在通道区下方利用共同注入改善finfet半导体器件的方法
在通道区下方利用共同注入改善finfet半导体器件的方法
【技术领域】
[0001]本公开一般涉及集成电路的制造，更具体地，涉及形成在鳍式场效晶体管(FinFET)半导体器件的通道区下的共同注入的各种方法以及所得半导体器件。
【背景技术】
[0002]在现代集成电路中，例如，微处理器，存储器件等，非常大数量的电路组件，特别是晶体管，被提供于且被操作于受限的芯片区域。使用金属氧化物半导体(MOS)技术在集成电路制造中，场效应晶体管(FETs)(包括NMOS和PMOS晶体管)被提供于通常在开关模式中操作。也就是说，这些晶体管器件表现出高度导电状态(开启状态(on-state))以及高阻抗状态(关闭状态(off-state))。FETs可以采用各种形式和配置。例如，在其它配置中，FETs可以是所谓的平面FET器件或三维(3D)器件，例如FinFET器件。
[0003]场效应晶体管(FET)，无论是认为的NMOS晶体管或PMOS晶体管，而且无论是平面或三维FinFET器件，通常地包括形成在半导体衬底中被通道区分开的掺杂源/漏区。栅极绝缘层位于通道区的上方和导电栅极电极位于栅极绝缘层的上方。栅极绝缘层和栅极电极有时可以被称为器件的栅极结构。通过施加适当的电压至栅极电极，通道区变成导电并允许电流从源极区流向漏极区。在平面FET器件中，栅极结构形成在衬底的大抵上平坦上平面。在一些情况下，一或多个Il晶成长(epitaxial growth)工艺被执行，以形成在平面FET器件的源极/漏极区内形成的凹槽内的磊晶半导体材料。在某些情况下，磊晶材料可以形成在源极/漏极区而不在用于平面FET器件的衬底内形成任何凹槽。用于此类平面FET器件的栅极结构可以利用所谓的“先栅极”或“替代栅极”(后栅极)制造技术来制造。
[0004]为改善FETs的操作速度，并提高FETs在集成电路器件上的密度，多年来器件设计者已经大幅减少FETs的物理尺寸。更具体而言，FETs的通道长度已显着减少，其导致了FETs开关速度的改善。然而，减小FET的通道长度也减少了源极区和漏极区之间的距离。在某些情况下，在源极和漏极之间的间隔的这种减少使得其难以有效地抑制源极区以及通道的电势能(electrical potential)受到漏极的电势能的不利影响。这就是有时被称为所谓的短通道效应，其中该FET作为有源开关的特性被降级。
[0005]相对于其具有平面结构的FET，所谓的FinFET器件具有三维(3D)结构。图1是形成半导体衬底B上方的现有技术的FinFET的半导体器件的“A”的透视图，其后将被引用以便说明在非常高水平的FinFET器件的一些基本特征的。在这个例子中，FinFET器件A包括三个示例性鳍片C、栅极结构D、侧壁间隔件E以及栅极帽F。栅极结构D典型地由一层绝缘材料(未单独示出)，例如:一层高k绝缘材料或二氧化硅，以及一或多个导电材料层(例如，金属和/或多晶硅)组成，来作为用于器件A的栅极电极。鳍片C具有一个三维结构:高度H，宽度W和轴向长度L。轴向长度L对应于当其可操作时在器件A内的电流行进方向。被栅极结构D所覆盖的鳍片C的部分是FinFET器件A的通道区。在常规的处理流程中，位于在间隔件E外面的鳍片C的部分，也就是，在器件A的源极/漏极区中，通过执行一或多个磊晶成长工艺，可以在尺寸增加或甚至合并于一起(图1未示意此状况)。执行在器件A的源极/漏极区内的增加尺寸或合并鳍片C的工艺，以减少源极/漏极区的电阻及/或使其更容易建立电接触至源极/漏极区。即便没有执行磊晶“合并”处理，磊晶成长工艺通常执行于鳍片C上以增加其物理尺寸。在FinFET器件A中，栅极结构D可以包围鳍片C的部分或全部的上表面以及两侧以形成三栅极结构(tr1-gate structure)，以便使用具有三维结构的通道而不是平面结构。在某些情况下，绝缘帽层(未示出)，例如，氮化硅，是位于在鳍片C的顶部且FinFET器件仅具有双栅极结构(只有侧壁)。用于这样FinFET器件的栅极结构D可以使用所谓的“先栅极”或“替换栅极”(后栅极)的制造技术来制造。
[0006]不同于平面FET，在FinFET器件内，通道被形成垂直于半导体衬底的表面，以便减少半导体器件的物理尺寸。而且，在FinFET内，在器件的漏极区的接面电容被大幅降低，其趋向于显着减少短通道效应。当适当电压被施加至FinFET器件的栅极电极，鳍片C的表面(及表面附近的内侧部分)，也就是，鳍片的垂直取向的侧壁和顶部表面，形成表面反转层或有助于电流传导的体积反转层。在FinFET器件中，“通道宽度”估计是大约两倍(2x)于垂直的鳍片高度加上鳍片的顶部表面的宽度，也就是，鳍片宽度(对于三栅极器件)。多个鳍片可以在相同的足迹(foot-print)内形成作为平面型晶体管器件。因此，对于给定的积空间(或足迹)，FinFET器件趋向能够产生驱动电流密度显着地较高于平面晶体管器件。此外，当器件被转到“OFF”时，FinFET器件的漏电流相较于平面FET的漏电流是显着地减少，由于在FinFET器件上的〃鳍片〃通道的优秀栅极电性控制。简略说，相比于平面FET，FinFET器件的三维结构是优良的MOSFET结构，特别是在20纳米CMOS技术节点及其上。
[0007]集成电路产品通常使用具有不同的目标栅极长度的晶体管器件来制造。随着器件尺寸的不断缩小，FinFET晶体管器件趋向表现出不同的电性能特性取决于，除其它事项外，用于FinFET晶体管器件的目标栅极长度。例如，FinFET晶体管器件通常被看作是“短通道”器件或“长通道”器件。当然，根据当前公认的器件技术节点的意见并解释，短通道器件和长通道器件的区别之一是程度。例如，使用当前技术，长通道FinFET器件可被认为是具有约50nm或更长栅极长度的晶体管器件，而短通道FinFET器件可被认为是那些具有小于约40nm以下栅极长度的。因为这涉及到短通道FinFET器件，作为制造的短通道的FinFET器件的阈值电压(Vt)往往对应相对近于用于这样的短通道FinFET器件的目标阀值电压。然而，对于长通道FinFET器件，特别是长通道N型FinFET器件，作为建成的器件的阈值电压往往低于FinFET半导体器件的目标阈值电压。在数字方面，作为一个例子，长通道器件的阈值电压可约100毫伏，是低于设计工艺所预计的目标阈值电压。如此，集成电路产品的设计可由于比较于FinFET器件的设计、或目标阀值电压的已建成阈值电压内的变化而预期到。
[0008]本公开涉及在鳍式场效晶体管半导体器件的通道区下方形成共同注入区的各种方法以及所得半导体器件，其可以回避，或至少减少，上述发现的一或多个问题的影响。
【发明内容】
[0009]下面描述本发明的简化概述，以便提供本发明的一些方面的基本理解。此概述并非本发明的详尽概述。它并不旨在标识本发明的关键或重要元素，或者描绘本发明的范围。其唯一目的在于以简化形式呈现一些概念，作为稍后论述的更详细描述的开头。
[0010]一般地，本公开涉及一种涉及在鳍式场效晶体管半导体器件的通道区下方形成共同注入区的各种方法以及所得半导体器件。一个示例性方法公开了包括，除其它事项外，在半导体衬底中形成多个沟槽从而定义鳍片，进行井离子注入工艺以在至少所述衬底中形成井注入区，进行冲停注入工艺以在所述鳍片中形成冲停注入区，进行利用至少一中性注入材料的至少一中性注 入工艺以形成在所述鳍片中的中性硼扩散阻挡注入区，其中，所述中性硼扩散阻挡注入区位于将会变成所述器件的所述通道区下方且延伸到将会变成所述器件的所述源极/漏极区内，且其中，所述中性硼扩散阻挡注入区位于所述冲停注入区或所述井注入区的上方，以及在形成所述井注入区、所述冲停注入区和所述中性硼扩散阻挡注入区后，在所述鳍片上方形成栅极结构。
[0011]本文揭露的另一示例性方法包括，除其它事项外，在半导体衬底中形成多个沟槽从而定义鳍片，进行井离子注入工艺以在至少所述衬底中形成井注入区，进行冲停注入工艺以在所述鳍片中形成冲停注入区，形成在所述鳍片中由碳及/或锗及/或氮组成的中性硼扩散阻挡注入区，其中，所述中性硼扩散阻挡注入区位于将会变成所述器件的所述通道区下方且延伸到将会变成所述器件的所述源极/漏极区内，且其中，通过进行碳离子注入工艺和锗离子注入工艺及/或氮注入工艺，所述中性硼扩散阻挡注入区位于所述冲停注入区或所述井注入区的上方，以及在形成所述井注入区、所述冲停注入区和所述中性硼扩散阻挡注入区后，在所述鳍片上方形成栅极结构。
【附图说明】
[0012]本公开通过参考后续说明并结合伴随的附图而可以理解，其中，相同的附图标记标识相同的组件，且其中:
[0013]图1是现有技术FinFET器件的示例性实施例的透视图；以及
[0014]图2A-2F描绘本文揭示的在FinFET半导体器件的通道区下方形成共同注入区的示例性方法以及所得半导体器件。
[0015]尽管本文所公开的主题易受各种修改和替代形式，通过附图中的例子且文中详细的说明已经示出具体实施例。然而，应当理解，本文的描述具体实施例并非意在限制本发明所公开的特定形式，相反地，其意图在于涵盖落在由所附加权利要求限定本发明的精神和范围内的所有的修改、均等物及替代物。
【具体实施方式】
[0016]本发明的各种示例性实施例描述如下。为了清楚起见，并非实际实现的所有特征都在本说明书中描述。当然应当理解，在任何这种实际实施例的发展，必须作出大量的实现特定的决定以实现开发者的特定目标，诸如系统相关和商业相关限制的规格，这将从一实施到另一个的发生变化。此外，应当理解，这样的开发努力可能是复杂和费时的，但是仍然对于本领域普通技术人员具有本公开益处的领域中的例行任务。
[0017]本主题将参照附图进行说明。各种结构、系统和器件在附图的示例性描绘是为了解释的目的之用，以便不模糊本公开内容与本领域技术人员公知的那些细节。尽管如此，附图被包含在描述和解释本发明的示例性例子。此处所使用的文字和词语应被理解和解释以具有在那些相关领域技术人员所能理解的文字和词语一致的意义。未特别定义的术语或短语，也就是，如同本领域的技术人员所理解的通常及习惯性意义不同的定义，意在由本文前后一致使用术语或词语来暗示。该术语或短语意图具有特殊含义的范围内，即，不同于技术人员所理解的其它意义，这种特殊定义将明确陈述在本说明书中以定义性方式直接且明确地提供对于术语或短语的特殊定义。
[0018]本公开一般涉及FinFET半导体器件的通道区下方形成共同注入区的各种方法及所得的半导体器件。此外，根据本申请的一个完整阅读中，对于本领域技术人员是显而易见的，本方法适用于各种器件，包括，但不限于，逻辑器件，存储器器件等。本文公开的方法和器件可使用各种技术来制造产品，并且它们可以被用来制造各种不同的器件，例如，存储器器件，逻辑器件，ASICs等。可以采用参照附图，本文所公开的器件和方法的各种示例性实施例现在将更加详细地描述。
[0019]在一实施例中，示例性器件100将形成于半导体衬底102中以及半导体衬底102上方，且具有堆积配置。在本文中所描绘的示例性例子中，器件100是N型FinFET器件。此夕卜，各种掺杂区，例如，源极/漏极区、晕注入区、井区等，都没有在附图中示出。衬底102可以由硅制成，或者可以由硅以外的材料制成。因此，术语“衬底”或“半导体衬底”应被理解为涵盖所有半导体材料和这些材料的各种形式。本文所公开的器件100的各种组件和结构可以使用各种不同的材料来形成，并通过各种公知技术执行，例如，化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺、热生长工艺、旋涂工艺等。这些各个材料层的厚度也根据特定应用而变化。
[0020]在一般情况下，在随后的附图中包含简单的俯视图和各种剖视图。如图2A的右上角仅示出简单俯视图，视图“X-X”是在器件100的栅极宽度方向上通过器件100的源极/漏极区所截取的剖视图，而视图“Y-Y”是通过示例性鳍片的长轴所截取的剖视图，即，沿着穿过在晶体管器件的栅极长度方向(电流输送方向)内的栅极结构的鳍片的长轴的剖视图。
[0021]如图2A所示出，在制造中的状态，隔离材料(未示出)可以形成在衬底102内以在衬底102内定义隔开的有源区。隔离区可以用传统的技术形成，例如，传统的浅沟槽隔离区可以形成在衬底102内。在FinFET器件的情况下，隔离区可以在如后更充分描述的鳍片结构形成之前或之后形成。在图2A制造的状态，衬底102具有暴露的上表面102S。仅作为参考，在用于器件100的将要形成栅结构和将要形成鳍片的大致位置描绘于图2A中的虚线。
[0022]图2B描绘出了在执行若干附加工艺操作后的器件100。首先，一或多个蚀刻工艺，例如，非等向性蚀刻工艺，经执行以通过图案化蚀刻掩模(未示出)以定义在衬底102内多个鳍片形成的沟槽104。沟槽104的形成造成在多个初始鳍片结构106的形成。此后，绝缘材料108的凹槽层，诸如二氧化硅的层，形成在鳍片106之间的沟槽104中。在一示例性实施例中，绝缘材料108的凹槽层通过跨器件的绝缘材料的初始层的毯式沉积而形成以便于过度填充沟槽104。此后，可执行可选的化学机械研磨(CMP)工艺以平坦化材料108的层的上表面。然后，定时的，可以在绝缘材料108的层上执行凹陷回蚀工艺以凹入绝缘材料108的层的上表面108S至期望高度水平，从而暴露在凹入表面108S上方鳍片16的所需量。材料108的层可以由各种不同的材料组成，如二氧化硅等，并且它可以通过执行各种技术，例如，化学气相沉积(CVD)等来形成。
[0023]鳍片结构106的宽度和高度以及沟槽104的深度，可以根据特定应用而变化。此夕卜，鳍片形成沟槽104和鳍片106的形状和配置可以根据特定应用而变化。在附图中所描绘的示例性实施例中，鳍片形成沟槽104和鳍片106都被描绘为具有均匀的尺寸和形状。然而，在鳍片形成沟槽104和鳍片106的尺寸和形状的这样均匀性对实施本文公开的本发明的至少一些方面是不需要的。在附图中，所述鳍片形成沟槽104被描绘为通过进行非等向性蚀刻工艺所形成，此导致鳍片形成沟槽104具有示例性地描绘，通常为矩形配置。在实际的真实世界的器件中，鳍片形成沟槽104的侧壁可稍微向内渐缩，尽管此配置并未在附图中示出。在一些情况下，鳍片形成沟槽104可具有折返轮廓(未示出)于鳍片形成沟槽104的底部附近。在程度上的鳍片形成沟槽104是通过执行湿蚀刻工艺而形成，所述鳍片形成沟槽104可趋向相较于通过非等向性蚀刻工艺形成的鳍片形成沟槽104的近矩形配置，具有更圆配置或非线性配置。因此，鳍片形成沟槽104的尺寸和配置，以及其所制成的方式，以及鳍片106的一般配置，不应该被认为是本发明的限制。为了公开的目的，仅大致矩形的鳍片形成沟槽104和鳍片106将在随后的 附图中描绘。此外，器件100可以形成具有任何期望数量的鳍片106。
[0024]本文公开的方法涉及在FinFET器件100的衬底/鳍片中形成各种掺杂区。如同将本申请完整的阅读之后的本领域的技术人员可以理解的，此处公开的各种掺杂区可以任何所需的顺序形成。因此，此处所描述的用于掺杂区的形成的示例性排列顺序不应被认为是本公开发明的限制。
[0025]图2C描绘的器件100在执行井离子注入工艺110在器件100上之后，以在衬底102内定义井注入区110A。在器件100是N型FinFET器件的情况下，井离子注入工艺可以利用P型掺杂剂材料来完成，P型掺杂剂材料可例如硼或硼二氟化物。在井注入工艺110期间使用的掺杂剂的剂量和注入能量可以依据特定应用而改变。在一示例性实施例中，井注入工艺110可以使用硼落入Ie12 -1e14离子/cm2范围的掺杂剂剂量以及落在Ι-lOOkeV范围的能级(energy level)。井注入区IlOA的掺杂剂浓度也根据特定应用而可变化。在一示例性实施例中，井注入区IlOA可具有约Ie17-1e19离子/cm 3的掺杂剂浓度。
[0026]图2D描绘器件100在执行冲停离子注入工艺112于器件100上之后，以定义在鳍片106中的冲停注入区112A。在该器件是N型FinFET器件的情况下，冲停离子注入工艺112使用P型掺杂剂材料来执行，P型掺杂剂材料可例如硼或硼二氟化物。在冲停注入工艺112期间使用的掺杂剂剂量和注入能量可根据特定应用而变化。在一示例实施例中，冲停注入工艺112可以使用落入在5e12 -1e14离子/cm2的范围内的掺杂剂剂量以及使用落入1-1OOkeV范围内的能级来执行。冲停注入区112A的掺杂剂浓度也可根据特定应用而变化。在一示例性实施例中，冲停注入区112A可具有约Ie17-1e19离子/cm3的掺杂剂浓度。在一实施例中，冲停注入区112A和鳍片106的顶部之间的垂直距离可为约30-50纳米。
[0027]图2E描绘器件100在一或多个中性离子注入工艺114执行在器件100上之后，以在衬底102中定义中性硼扩散阻挡注入区114A。在该器件是N型FinFET器件的情况下，中性离子注入工艺114可以使用一或多个中性材料来执行，中性材料也就是非N型或非P型材料，作为注入材料，例如，单独的碳、碳和锗、碳和锗和氮、碳和氮、锗、氮等。中性硼扩散阻挡注入区114A可通过执行一或多个注入工艺来形成。在中性离子注入工艺114期间使用的中性物质的剂量和注入能量，可根据特定应用而改变。在单独的碳被注入以形成硼扩散阻挡注入区114A，单一离子注入工艺114可使用落入le13-5e14离子/cm2的范围内的碳的剂量以及落入5-lOkeV的范围内的能级来执行。在使用单独的氮以形成中性硼扩散阻挡注入区114A的情况下，氮可使用类似的注入条件相对于单独的硼的使用被注入至上面描述情况，以形成中性硼扩散阻挡注入区114A。
[0028]在不同的中性材料的组合被注入以形成中性硼扩散阻挡注入区114A，例如，碳和锗，可以执行两个(或更多)分开的中性离子注入工艺114，并且，在这种情况下，碳和锗可以任何所需顺序被注入。在一示例性实施例中，碳离子注入工艺114可以使用的碳的剂量落在Ie13 -1e15离子/cm2的范围内以及能级落在l_50keV的范围内来执行，同时使用锗的剂量落在Ie13-1e15离子/cm2范围内以及能级落在l_50keV的范围内来执行。在非常具体的实例中，中性硼扩散阻挡注入区114A可通过使用剂量为约4e13离子/cm 2的碳和大约SKeV的能级来进行第一注入工艺114而形成，同时锗注入工艺114可以使用剂量约3e13离子/cm2的锗和约35keV的能级来执行。
[0029]在中性硼扩散阻挡注入区114A中的中性材料的浓度也可根据特定应用而变化。在一示例性实施例中，中性硼扩散阻挡注入区114A可具有所注入的中性材料的浓度落在约5e17 - 5e19离子/cm3的范围内。在一实施例中，中性硼扩散阻挡注入区114A的垂直厚度可为约20-50纳米。基于当前技术，鳍片106的上表面106S和中性硼扩散阻挡注入区114A的上表面之间的距离116可以为约20-40纳米。
[0030]图2F描绘在一示例性且图示地描绘栅极结构120被形成在器件100上之后的器件100。此处所描绘的栅极结构120意在具有代表性的性质且它可能使用公知的先栅极或公知的替换栅极技术所形成。还描绘了示例性的栅极帽层122和侧壁间隔物124。栅极结构120可以包括由例如高k材料(k值为大于10)或二氧化硅的材料所制成的示例性栅绝缘层120A。栅极结构120还可以包括示例性描绘的栅极电极120B。在一示例性实施例中，示例性栅电极120可以由金属或多晶硅的一或多层所构成。栅极帽层122和侧壁间隔件124可以由多种不同的材料形成，例如，通常为氮化硅及/或低k材料。在图2F中还描绘了虚线126，其对应于在衬底102内示例性源极/漏极区的形成。源极/漏极区126可以通过进行传统离子注入技术且/或磊晶成长硅-磷层而形成。如所描绘的，中性硼扩散阻挡注入区114A位于器件的通道区128下方且在鳍片106S的上表面下以距离116被垂直间隔开(见图2E)。同样需要注意的是，中性硼扩散阻挡注入区114A的上表面位于比任一所述注入区110A、112A更靠近鳍片106的上表面。
[0031]正如名称所暗示的，中性硼扩散阻挡注入区114A的目的是阻止或限制注入硼在冲停注入区112A及/或井注入区IlOA进入FinFET器件100的通道区128的向上扩散。本发明人已经发现，通过形成本文中所描述的中性硼扩散阻挡注入区114A，可以在长通道N型FinFET器件观察到显着和意想不到的好处。如此处所用的术语“长通道”器件通常是指器件具有栅极长度大于约50纳米以上。例如，中性硼扩散阻挡注入区114A使用碳和锗(碳剂量约为5e13离子/cm 2，锗剂量约为5e13离子/cm2)形成的情况下，已建立长通道N型FinFET器件的阈值电压增加，从而让已建立长通道N型FinFET器件的阈值电压大致上符合用于长通道N型FinFET器件的目标阀值电压。此外，发明人观察到，当中性硼扩散阻挡注入区114A的形成改进或修改的长通道N型FinFET器件的各种电力方面时，在短通道N型FinFET器件(约40纳米或更小的栅极长度)中的中性硼扩散阻挡注入区114A的形成也改善了短通道效应，从而提高了器件性能，且对于这种短通道N型FinFET器件的特性和性能没有任何显着不利影响。
[0032]更具体地，本发明人对几个不同版本的具有约14纳米至约250纳米的通道长度的N型FinFET器件进行测试。基于测试，透过形成在器件中的上述中性硼扩散阻挡注入区114A (碳+锗)，已建立的长通道N型FinFET器件的阈值电压增加了约+50-150毫伏，从而导致在已建成的器件的阀值电压大体上匹配用于长通道N型FinFET器件的目标阈值电压。中性硼扩散阻挡注入区114A的形成也具有提高大约5-10%的短通道N型FinFET器件的1。?/1。?电力特性且减少约30-50mV的短通道N型FinFET器件的DIBL (漏极感应势皇降低(drain-1nduced-barrier-lowering))特性的期望效果。此外，中性硼扩散阻挡注入区114A的形成具有趋向于理想地限制在源极/漏极区中注入的N型掺杂剂材料 的运动或迀移的附加好处。如从前述中可以看出，中性硼扩散阻挡注入区114A的形成限制硼进入器件的通道区的向上扩散，从而帮助调节长通道器件的阈值电压并改善短通道器件的性能。对于FinFET器件，长通道器件阈值电压比短通道器件阈值电压对于在硼扩散阻挡层114A中锗和碳的浓度更为敏感，且因此硼扩散阻挡层114A的存在有助于调节并设置长通道阈值电压在期望目标值，而不是在短通道阈值电压特性的显着不利改变。
[0033]上面公开的特定实施例仅是示例性的，如同本发明可以不同方式被修改和实践但对于具有教导受益于本文的那些本领域技术人员来说等效的方式是显然的。例如，可以用不同的顺序来执行上述的处理步骤。此外，除了所附的权利要求书中描述的以外，没有任何意图限制此处所示的构造或设计的细节。上面公开的特定实施例显然可以被改变或修改，并且所有这样的变化都在本发明的范围及精神内。请注意，使用的术语，诸如“第一”、“第二”、“第三”或“第四”用来描述在本说明书和所附的权利要求书中的各种处理或构造，只用来作为速记参考这些步骤/结构，而且并不一定意味着这些步骤/结构以这样的排列顺序被执行/形成。当然，取决于确切的权利要求的语言，这样工艺的排列顺序可以或可以不是必要的。因此，本文所寻求的保护列于所附的权利要求书。
【主权项】
1.一种形成具有间隔开的源极/漏极区和位于所述间隔开的源极/漏极区之间的通道区的鳍式场效晶体管器件的方法，所述方法包括: 在半导体衬底中形成多个沟槽从而定义鳍片； 进行井离子注入工艺以在至少所述衬底中形成井注入区； 进行冲停注入工艺以在所述鳍片中形成冲停注入区； 进行利用至少一中性注入材料的至少一中性注入工艺以形成在所述鳍片中的中性硼扩散阻挡注入区，其中，所述中性硼扩散阻挡注入区位于将会变成所述器件的所述通道区下方且延伸到将会变成所述器件的所述源极/漏极区内，且其中，所述中性硼扩散阻挡注入区的上表面位于相较于所述冲停注入区或所述井注入区的任一个，而更靠近所述鳍片的上表面；以及 在形成所述井注入区、所述冲停注入区和所述中性硼扩散阻挡注入区后，在所述鳍片上方形成栅极结构。2.如权利要求1所述的方法，其中，所述鳍式场效晶体管器件是N型鳍式场效晶体管器件。3.如权利要求1所述的方法，其中，所述使用P型掺杂剂材料、使用落在Ie12 -1e14离子/cm2范围内的掺杂剂剂量以及落在1-1OOkeV范围内的能级进行所述井离子注入工艺。4.如权利要求1所述的方法，其中，所述井注入区的掺杂剂浓度具有约Ie17 -1e19离子/ cm3的掺杂剂浓度。5.如权利要求1所述的方法，其中，使用P型掺杂剂材料、使用落在5e12 -1e14离子/cm2范围内的掺杂剂剂量以及落在10-50keV范围内的能级进行所述冲停注入工艺。6.如权利要求1所述的方法，其中，所述冲停注入区的掺杂剂浓度具有约Ie17 -1e19离子/cm3的掺杂剂浓度。7.如权利要求1所述的方法，其中，使用单一中性注入材料、使用落在Ie13 - 5e14离子/ cm2范围内的所述单一中性注入材料的剂量以及落在5-10keV范围内的能级进行所述至少一中性注入工艺。8.如权利要求1所述的方法，其中，所述中性硼扩散阻挡注入区具有约5e17 - 5e19离子/cm3的所述至少一中性注入材料的浓度。9.如权利要求1所述的方法，其中，所述至少一中性注入材料是由碳、碳和锗的组合、碳、锗和氮的组合、或锗和氮的组合组成。10.如权利要求1所述的方法，其中，所述至少一中性注入材料是由碳和锗组成。11.如权利要求10所述的方法，其中，执行利用所述至少一种中性注入材料的所述至少一中性注入工艺以形成在所述鳍片中的所述中性硼扩散阻挡注入区包括进行碳离子注入工艺和锗离子注入工艺以形成由碳和锗组成的中性硼扩散阻挡注入区。12.如权利要求11所述的方法，其中，所述碳离子注入工艺是使用约4e13离子/cm2的碳的剂量来进行，且所述锗离子注入工艺是使用约3e13离子/cm 2的锗的剂量来进行。13.如权利要求11所述的方法，其中，所述碳离子注入工艺是使用落在Ie13 - 5e14离子/cm2范围内的碳的剂量以及落在5-lOkeV范围内的能级来进行，且所述锗离子注入工艺是使用落在Ie13 - 5e14离子/cm2范围内的锗的剂量以及落在25-45keV范围内的能级来进行。14.如权利要求1所述的方法，其中，所述冲停注入工艺在所述井注入工艺被进行之后进行，且所述至少一中性注入工艺在所述冲停注入工艺被进行之后进行。15.如权利要求1所述的方法，还包括在形成所述栅极结构之后，形成在各个所述源极/漏极区内的源极/漏极接触结构。16.一种形成具有间隔开的源极/漏极区和位于所述间隔开的源极/漏极区之间的通道区的N型鳍式场效晶体管器件的方法，所述方法包括: 在半导体衬底中形成多个沟槽从而定义鳍片； 进行井离子注入工艺以在至少所述衬底中形成井注入区； 进行冲停注入工艺以在所述鳍片中形成冲停注入区； 形成在所述鳍片中由碳和锗组成的中性硼扩散阻挡注入区，其中，所述中性硼扩散阻挡注入区位于将会变成所述器件的所述通道区下方且延伸到将会变成所述器件的所述源极/漏极区内，且其中，通过进行碳离子注入工艺和锗离子注入工艺，所述中性硼扩散阻挡注入区的上表面位于相较于所述冲停注入区或所述井注入区的任一个，而更靠近所述鳍片的上表面；以及 在形成所述井注入区、所述冲停注入区和所述中性硼扩散阻挡注入区后，在所述鳍片上方形成栅极结构。17.如权利要求16所述的方法，其中，所述碳离子注入工艺是使用约5e13离子/cm2的碳的剂量来进行，且所述锗离子注入工艺是使用约5e13离子/cm 2的锗的剂量来进行。18.如权利要求16所述的方法，其中，所述碳离子注入工艺是使用落在Ie13 - 5e14离子/cm2范围内的碳的剂量以及落在5-lOkeV范围内的能级来进行，且所述锗离子注入工艺是使用落在Ie13 - 5e14离子/cm2范围内的锗的剂量以及落在25-45keV范围内的能级来进行。19.如权利要求16所述的方法，其中，在所述锗注入离子工艺之前进行所述碳离子注入工艺。20.如权利要求16所述的方法，其中，在所述碳注入离子工艺之前进行所述锗离子注入工艺。21.根据权利要求16的方法，其中，所述中性硼扩散阻挡注入区具有约5e17 - 5e19离子/cm3的碳的浓度，以及约5e 17 - 5e19离子/cm 3的锗的浓度。
【专利摘要】本文涉及在通道区下方利用共同注入改善FINFET半导体器件的方法，公开的示例性方法包括，除其它事项外，形成衬底内的鳍片，在至少所述衬底中形成井注入区，在所述鳍片中形成冲停注入区，进行利用至少一中性注入材料的至少一中性注入工艺以形成在所述鳍片中的中性硼扩散阻挡注入区，其中所述中性硼扩散阻挡注入区的上表面位于相较于所述冲停注入区或所述井注入区的任一个，而更靠近所述鳍片的上表面；且形成所述井注入区、所述冲停注入区和所述中性硼扩散阻挡注入区后，在所述鳍片上方形成栅极结构。
【IPC分类】H01L21/336, H01L21/265
【公开号】CN104900498
【申请号】CN201510100557
【发明人】M·乔希, J·M·范梅尔, M·埃勒
【申请人】格罗方德半导体公司
【公开日】2015年9月9日
【申请日】2015年3月6日
【公告号】US9082698
【技术领域】
[0001]本公开一般涉及集成电路的制造，更具体地，涉及形成在鳍式场效晶体管(FinFET)半导体器件的通道区下的共同注入的各种方法以及所得半导体器件。
【背景技术】
[0002]在现代集成电路中，例如，微处理器，存储器件等，非常大数量的电路组件，特别是晶体管，被提供于且被操作于受限的芯片区域。使用金属氧化物半导体(MOS)技术在集成电路制造中，场效应晶体管(FETs)(包括NMOS和PMOS晶体管)被提供于通常在开关模式中操作。也就是说，这些晶体管器件表现出高度导电状态(开启状态(on-state))以及高阻抗状态(关闭状态(off-state))。FETs可以采用各种形式和配置。例如，在其它配置中，FETs可以是所谓的平面FET器件或三维(3D)器件，例如FinFET器件。
[0003]场效应晶体管(FET)，无论是认为的NMOS晶体管或PMOS晶体管，而且无论是平面或三维FinFET器件，通常地包括形成在半导体衬底中被通道区分开的掺杂源/漏区。栅极绝缘层位于通道区的上方和导电栅极电极位于栅极绝缘层的上方。栅极绝缘层和栅极电极有时可以被称为器件的栅极结构。通过施加适当的电压至栅极电极，通道区变成导电并允许电流从源极区流向漏极区。在平面FET器件中，栅极结构形成在衬底的大抵上平坦上平面。在一些情况下，一或多个Il晶成长(epitaxial growth)工艺被执行，以形成在平面FET器件的源极/漏极区内形成的凹槽内的磊晶半导体材料。在某些情况下，磊晶材料可以形成在源极/漏极区而不在用于平面FET器件的衬底内形成任何凹槽。用于此类平面FET器件的栅极结构可以利用所谓的“先栅极”或“替代栅极”(后栅极)制造技术来制造。
[0004]为改善FETs的操作速度，并提高FETs在集成电路器件上的密度，多年来器件设计者已经大幅减少FETs的物理尺寸。更具体而言，FETs的通道长度已显着减少，其导致了FETs开关速度的改善。然而，减小FET的通道长度也减少了源极区和漏极区之间的距离。在某些情况下，在源极和漏极之间的间隔的这种减少使得其难以有效地抑制源极区以及通道的电势能(electrical potential)受到漏极的电势能的不利影响。这就是有时被称为所谓的短通道效应，其中该FET作为有源开关的特性被降级。
[0005]相对于其具有平面结构的FET，所谓的FinFET器件具有三维(3D)结构。图1是形成半导体衬底B上方的现有技术的FinFET的半导体器件的“A”的透视图，其后将被引用以便说明在非常高水平的FinFET器件的一些基本特征的。在这个例子中，FinFET器件A包括三个示例性鳍片C、栅极结构D、侧壁间隔件E以及栅极帽F。栅极结构D典型地由一层绝缘材料(未单独示出)，例如:一层高k绝缘材料或二氧化硅，以及一或多个导电材料层(例如，金属和/或多晶硅)组成，来作为用于器件A的栅极电极。鳍片C具有一个三维结构:高度H，宽度W和轴向长度L。轴向长度L对应于当其可操作时在器件A内的电流行进方向。被栅极结构D所覆盖的鳍片C的部分是FinFET器件A的通道区。在常规的处理流程中，位于在间隔件E外面的鳍片C的部分，也就是，在器件A的源极/漏极区中，通过执行一或多个磊晶成长工艺，可以在尺寸增加或甚至合并于一起(图1未示意此状况)。执行在器件A的源极/漏极区内的增加尺寸或合并鳍片C的工艺，以减少源极/漏极区的电阻及/或使其更容易建立电接触至源极/漏极区。即便没有执行磊晶“合并”处理，磊晶成长工艺通常执行于鳍片C上以增加其物理尺寸。在FinFET器件A中，栅极结构D可以包围鳍片C的部分或全部的上表面以及两侧以形成三栅极结构(tr1-gate structure)，以便使用具有三维结构的通道而不是平面结构。在某些情况下，绝缘帽层(未示出)，例如，氮化硅，是位于在鳍片C的顶部且FinFET器件仅具有双栅极结构(只有侧壁)。用于这样FinFET器件的栅极结构D可以使用所谓的“先栅极”或“替换栅极”(后栅极)的制造技术来制造。
[0006]不同于平面FET，在FinFET器件内，通道被形成垂直于半导体衬底的表面，以便减少半导体器件的物理尺寸。而且，在FinFET内，在器件的漏极区的接面电容被大幅降低，其趋向于显着减少短通道效应。当适当电压被施加至FinFET器件的栅极电极，鳍片C的表面(及表面附近的内侧部分)，也就是，鳍片的垂直取向的侧壁和顶部表面，形成表面反转层或有助于电流传导的体积反转层。在FinFET器件中，“通道宽度”估计是大约两倍(2x)于垂直的鳍片高度加上鳍片的顶部表面的宽度，也就是，鳍片宽度(对于三栅极器件)。多个鳍片可以在相同的足迹(foot-print)内形成作为平面型晶体管器件。因此，对于给定的积空间(或足迹)，FinFET器件趋向能够产生驱动电流密度显着地较高于平面晶体管器件。此外，当器件被转到“OFF”时，FinFET器件的漏电流相较于平面FET的漏电流是显着地减少，由于在FinFET器件上的〃鳍片〃通道的优秀栅极电性控制。简略说，相比于平面FET，FinFET器件的三维结构是优良的MOSFET结构，特别是在20纳米CMOS技术节点及其上。
[0007]集成电路产品通常使用具有不同的目标栅极长度的晶体管器件来制造。随着器件尺寸的不断缩小，FinFET晶体管器件趋向表现出不同的电性能特性取决于，除其它事项外，用于FinFET晶体管器件的目标栅极长度。例如，FinFET晶体管器件通常被看作是“短通道”器件或“长通道”器件。当然，根据当前公认的器件技术节点的意见并解释，短通道器件和长通道器件的区别之一是程度。例如，使用当前技术，长通道FinFET器件可被认为是具有约50nm或更长栅极长度的晶体管器件，而短通道FinFET器件可被认为是那些具有小于约40nm以下栅极长度的。因为这涉及到短通道FinFET器件，作为制造的短通道的FinFET器件的阈值电压(Vt)往往对应相对近于用于这样的短通道FinFET器件的目标阀值电压。然而，对于长通道FinFET器件，特别是长通道N型FinFET器件，作为建成的器件的阈值电压往往低于FinFET半导体器件的目标阈值电压。在数字方面，作为一个例子，长通道器件的阈值电压可约100毫伏，是低于设计工艺所预计的目标阈值电压。如此，集成电路产品的设计可由于比较于FinFET器件的设计、或目标阀值电压的已建成阈值电压内的变化而预期到。
[0008]本公开涉及在鳍式场效晶体管半导体器件的通道区下方形成共同注入区的各种方法以及所得半导体器件，其可以回避，或至少减少，上述发现的一或多个问题的影响。
【发明内容】
[0009]下面描述本发明的简化概述，以便提供本发明的一些方面的基本理解。此概述并非本发明的详尽概述。它并不旨在标识本发明的关键或重要元素，或者描绘本发明的范围。其唯一目的在于以简化形式呈现一些概念，作为稍后论述的更详细描述的开头。
[0010]一般地，本公开涉及一种涉及在鳍式场效晶体管半导体器件的通道区下方形成共同注入区的各种方法以及所得半导体器件。一个示例性方法公开了包括，除其它事项外，在半导体衬底中形成多个沟槽从而定义鳍片，进行井离子注入工艺以在至少所述衬底中形成井注入区，进行冲停注入工艺以在所述鳍片中形成冲停注入区，进行利用至少一中性注入材料的至少一中性注 入工艺以形成在所述鳍片中的中性硼扩散阻挡注入区，其中，所述中性硼扩散阻挡注入区位于将会变成所述器件的所述通道区下方且延伸到将会变成所述器件的所述源极/漏极区内，且其中，所述中性硼扩散阻挡注入区位于所述冲停注入区或所述井注入区的上方，以及在形成所述井注入区、所述冲停注入区和所述中性硼扩散阻挡注入区后，在所述鳍片上方形成栅极结构。
[0011]本文揭露的另一示例性方法包括，除其它事项外，在半导体衬底中形成多个沟槽从而定义鳍片，进行井离子注入工艺以在至少所述衬底中形成井注入区，进行冲停注入工艺以在所述鳍片中形成冲停注入区，形成在所述鳍片中由碳及/或锗及/或氮组成的中性硼扩散阻挡注入区，其中，所述中性硼扩散阻挡注入区位于将会变成所述器件的所述通道区下方且延伸到将会变成所述器件的所述源极/漏极区内，且其中，通过进行碳离子注入工艺和锗离子注入工艺及/或氮注入工艺，所述中性硼扩散阻挡注入区位于所述冲停注入区或所述井注入区的上方，以及在形成所述井注入区、所述冲停注入区和所述中性硼扩散阻挡注入区后，在所述鳍片上方形成栅极结构。
【附图说明】
[0012]本公开通过参考后续说明并结合伴随的附图而可以理解，其中，相同的附图标记标识相同的组件，且其中:
[0013]图1是现有技术FinFET器件的示例性实施例的透视图；以及
[0014]图2A-2F描绘本文揭示的在FinFET半导体器件的通道区下方形成共同注入区的示例性方法以及所得半导体器件。
[0015]尽管本文所公开的主题易受各种修改和替代形式，通过附图中的例子且文中详细的说明已经示出具体实施例。然而，应当理解，本文的描述具体实施例并非意在限制本发明所公开的特定形式，相反地，其意图在于涵盖落在由所附加权利要求限定本发明的精神和范围内的所有的修改、均等物及替代物。
【具体实施方式】
[0016]本发明的各种示例性实施例描述如下。为了清楚起见，并非实际实现的所有特征都在本说明书中描述。当然应当理解，在任何这种实际实施例的发展，必须作出大量的实现特定的决定以实现开发者的特定目标，诸如系统相关和商业相关限制的规格，这将从一实施到另一个的发生变化。此外，应当理解，这样的开发努力可能是复杂和费时的，但是仍然对于本领域普通技术人员具有本公开益处的领域中的例行任务。
[0017]本主题将参照附图进行说明。各种结构、系统和器件在附图的示例性描绘是为了解释的目的之用，以便不模糊本公开内容与本领域技术人员公知的那些细节。尽管如此，附图被包含在描述和解释本发明的示例性例子。此处所使用的文字和词语应被理解和解释以具有在那些相关领域技术人员所能理解的文字和词语一致的意义。未特别定义的术语或短语，也就是，如同本领域的技术人员所理解的通常及习惯性意义不同的定义，意在由本文前后一致使用术语或词语来暗示。该术语或短语意图具有特殊含义的范围内，即，不同于技术人员所理解的其它意义，这种特殊定义将明确陈述在本说明书中以定义性方式直接且明确地提供对于术语或短语的特殊定义。
[0018]本公开一般涉及FinFET半导体器件的通道区下方形成共同注入区的各种方法及所得的半导体器件。此外，根据本申请的一个完整阅读中，对于本领域技术人员是显而易见的，本方法适用于各种器件，包括，但不限于，逻辑器件，存储器器件等。本文公开的方法和器件可使用各种技术来制造产品，并且它们可以被用来制造各种不同的器件，例如，存储器器件，逻辑器件，ASICs等。可以采用参照附图，本文所公开的器件和方法的各种示例性实施例现在将更加详细地描述。
[0019]在一实施例中，示例性器件100将形成于半导体衬底102中以及半导体衬底102上方，且具有堆积配置。在本文中所描绘的示例性例子中，器件100是N型FinFET器件。此夕卜，各种掺杂区，例如，源极/漏极区、晕注入区、井区等，都没有在附图中示出。衬底102可以由硅制成，或者可以由硅以外的材料制成。因此，术语“衬底”或“半导体衬底”应被理解为涵盖所有半导体材料和这些材料的各种形式。本文所公开的器件100的各种组件和结构可以使用各种不同的材料来形成，并通过各种公知技术执行，例如，化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺、热生长工艺、旋涂工艺等。这些各个材料层的厚度也根据特定应用而变化。
[0020]在一般情况下，在随后的附图中包含简单的俯视图和各种剖视图。如图2A的右上角仅示出简单俯视图，视图“X-X”是在器件100的栅极宽度方向上通过器件100的源极/漏极区所截取的剖视图，而视图“Y-Y”是通过示例性鳍片的长轴所截取的剖视图，即，沿着穿过在晶体管器件的栅极长度方向(电流输送方向)内的栅极结构的鳍片的长轴的剖视图。
[0021]如图2A所示出，在制造中的状态，隔离材料(未示出)可以形成在衬底102内以在衬底102内定义隔开的有源区。隔离区可以用传统的技术形成，例如，传统的浅沟槽隔离区可以形成在衬底102内。在FinFET器件的情况下，隔离区可以在如后更充分描述的鳍片结构形成之前或之后形成。在图2A制造的状态，衬底102具有暴露的上表面102S。仅作为参考，在用于器件100的将要形成栅结构和将要形成鳍片的大致位置描绘于图2A中的虚线。
[0022]图2B描绘出了在执行若干附加工艺操作后的器件100。首先，一或多个蚀刻工艺，例如，非等向性蚀刻工艺，经执行以通过图案化蚀刻掩模(未示出)以定义在衬底102内多个鳍片形成的沟槽104。沟槽104的形成造成在多个初始鳍片结构106的形成。此后，绝缘材料108的凹槽层，诸如二氧化硅的层，形成在鳍片106之间的沟槽104中。在一示例性实施例中，绝缘材料108的凹槽层通过跨器件的绝缘材料的初始层的毯式沉积而形成以便于过度填充沟槽104。此后，可执行可选的化学机械研磨(CMP)工艺以平坦化材料108的层的上表面。然后，定时的，可以在绝缘材料108的层上执行凹陷回蚀工艺以凹入绝缘材料108的层的上表面108S至期望高度水平，从而暴露在凹入表面108S上方鳍片16的所需量。材料108的层可以由各种不同的材料组成，如二氧化硅等，并且它可以通过执行各种技术，例如，化学气相沉积(CVD)等来形成。
[0023]鳍片结构106的宽度和高度以及沟槽104的深度，可以根据特定应用而变化。此夕卜，鳍片形成沟槽104和鳍片106的形状和配置可以根据特定应用而变化。在附图中所描绘的示例性实施例中，鳍片形成沟槽104和鳍片106都被描绘为具有均匀的尺寸和形状。然而，在鳍片形成沟槽104和鳍片106的尺寸和形状的这样均匀性对实施本文公开的本发明的至少一些方面是不需要的。在附图中，所述鳍片形成沟槽104被描绘为通过进行非等向性蚀刻工艺所形成，此导致鳍片形成沟槽104具有示例性地描绘，通常为矩形配置。在实际的真实世界的器件中，鳍片形成沟槽104的侧壁可稍微向内渐缩，尽管此配置并未在附图中示出。在一些情况下，鳍片形成沟槽104可具有折返轮廓(未示出)于鳍片形成沟槽104的底部附近。在程度上的鳍片形成沟槽104是通过执行湿蚀刻工艺而形成，所述鳍片形成沟槽104可趋向相较于通过非等向性蚀刻工艺形成的鳍片形成沟槽104的近矩形配置，具有更圆配置或非线性配置。因此，鳍片形成沟槽104的尺寸和配置，以及其所制成的方式，以及鳍片106的一般配置，不应该被认为是本发明的限制。为了公开的目的，仅大致矩形的鳍片形成沟槽104和鳍片106将在随后的 附图中描绘。此外，器件100可以形成具有任何期望数量的鳍片106。
[0024]本文公开的方法涉及在FinFET器件100的衬底/鳍片中形成各种掺杂区。如同将本申请完整的阅读之后的本领域的技术人员可以理解的，此处公开的各种掺杂区可以任何所需的顺序形成。因此，此处所描述的用于掺杂区的形成的示例性排列顺序不应被认为是本公开发明的限制。
[0025]图2C描绘的器件100在执行井离子注入工艺110在器件100上之后，以在衬底102内定义井注入区110A。在器件100是N型FinFET器件的情况下，井离子注入工艺可以利用P型掺杂剂材料来完成，P型掺杂剂材料可例如硼或硼二氟化物。在井注入工艺110期间使用的掺杂剂的剂量和注入能量可以依据特定应用而改变。在一示例性实施例中，井注入工艺110可以使用硼落入Ie12 -1e14离子/cm2范围的掺杂剂剂量以及落在Ι-lOOkeV范围的能级(energy level)。井注入区IlOA的掺杂剂浓度也根据特定应用而可变化。在一示例性实施例中，井注入区IlOA可具有约Ie17-1e19离子/cm 3的掺杂剂浓度。
[0026]图2D描绘器件100在执行冲停离子注入工艺112于器件100上之后，以定义在鳍片106中的冲停注入区112A。在该器件是N型FinFET器件的情况下，冲停离子注入工艺112使用P型掺杂剂材料来执行，P型掺杂剂材料可例如硼或硼二氟化物。在冲停注入工艺112期间使用的掺杂剂剂量和注入能量可根据特定应用而变化。在一示例实施例中，冲停注入工艺112可以使用落入在5e12 -1e14离子/cm2的范围内的掺杂剂剂量以及使用落入1-1OOkeV范围内的能级来执行。冲停注入区112A的掺杂剂浓度也可根据特定应用而变化。在一示例性实施例中，冲停注入区112A可具有约Ie17-1e19离子/cm3的掺杂剂浓度。在一实施例中，冲停注入区112A和鳍片106的顶部之间的垂直距离可为约30-50纳米。
[0027]图2E描绘器件100在一或多个中性离子注入工艺114执行在器件100上之后，以在衬底102中定义中性硼扩散阻挡注入区114A。在该器件是N型FinFET器件的情况下，中性离子注入工艺114可以使用一或多个中性材料来执行，中性材料也就是非N型或非P型材料，作为注入材料，例如，单独的碳、碳和锗、碳和锗和氮、碳和氮、锗、氮等。中性硼扩散阻挡注入区114A可通过执行一或多个注入工艺来形成。在中性离子注入工艺114期间使用的中性物质的剂量和注入能量，可根据特定应用而改变。在单独的碳被注入以形成硼扩散阻挡注入区114A，单一离子注入工艺114可使用落入le13-5e14离子/cm2的范围内的碳的剂量以及落入5-lOkeV的范围内的能级来执行。在使用单独的氮以形成中性硼扩散阻挡注入区114A的情况下，氮可使用类似的注入条件相对于单独的硼的使用被注入至上面描述情况，以形成中性硼扩散阻挡注入区114A。
[0028]在不同的中性材料的组合被注入以形成中性硼扩散阻挡注入区114A，例如，碳和锗，可以执行两个(或更多)分开的中性离子注入工艺114，并且，在这种情况下，碳和锗可以任何所需顺序被注入。在一示例性实施例中，碳离子注入工艺114可以使用的碳的剂量落在Ie13 -1e15离子/cm2的范围内以及能级落在l_50keV的范围内来执行，同时使用锗的剂量落在Ie13-1e15离子/cm2范围内以及能级落在l_50keV的范围内来执行。在非常具体的实例中，中性硼扩散阻挡注入区114A可通过使用剂量为约4e13离子/cm 2的碳和大约SKeV的能级来进行第一注入工艺114而形成，同时锗注入工艺114可以使用剂量约3e13离子/cm2的锗和约35keV的能级来执行。
[0029]在中性硼扩散阻挡注入区114A中的中性材料的浓度也可根据特定应用而变化。在一示例性实施例中，中性硼扩散阻挡注入区114A可具有所注入的中性材料的浓度落在约5e17 - 5e19离子/cm3的范围内。在一实施例中，中性硼扩散阻挡注入区114A的垂直厚度可为约20-50纳米。基于当前技术，鳍片106的上表面106S和中性硼扩散阻挡注入区114A的上表面之间的距离116可以为约20-40纳米。
[0030]图2F描绘在一示例性且图示地描绘栅极结构120被形成在器件100上之后的器件100。此处所描绘的栅极结构120意在具有代表性的性质且它可能使用公知的先栅极或公知的替换栅极技术所形成。还描绘了示例性的栅极帽层122和侧壁间隔物124。栅极结构120可以包括由例如高k材料(k值为大于10)或二氧化硅的材料所制成的示例性栅绝缘层120A。栅极结构120还可以包括示例性描绘的栅极电极120B。在一示例性实施例中，示例性栅电极120可以由金属或多晶硅的一或多层所构成。栅极帽层122和侧壁间隔件124可以由多种不同的材料形成，例如，通常为氮化硅及/或低k材料。在图2F中还描绘了虚线126，其对应于在衬底102内示例性源极/漏极区的形成。源极/漏极区126可以通过进行传统离子注入技术且/或磊晶成长硅-磷层而形成。如所描绘的，中性硼扩散阻挡注入区114A位于器件的通道区128下方且在鳍片106S的上表面下以距离116被垂直间隔开(见图2E)。同样需要注意的是，中性硼扩散阻挡注入区114A的上表面位于比任一所述注入区110A、112A更靠近鳍片106的上表面。
[0031]正如名称所暗示的，中性硼扩散阻挡注入区114A的目的是阻止或限制注入硼在冲停注入区112A及/或井注入区IlOA进入FinFET器件100的通道区128的向上扩散。本发明人已经发现，通过形成本文中所描述的中性硼扩散阻挡注入区114A，可以在长通道N型FinFET器件观察到显着和意想不到的好处。如此处所用的术语“长通道”器件通常是指器件具有栅极长度大于约50纳米以上。例如，中性硼扩散阻挡注入区114A使用碳和锗(碳剂量约为5e13离子/cm 2，锗剂量约为5e13离子/cm2)形成的情况下，已建立长通道N型FinFET器件的阈值电压增加，从而让已建立长通道N型FinFET器件的阈值电压大致上符合用于长通道N型FinFET器件的目标阀值电压。此外，发明人观察到，当中性硼扩散阻挡注入区114A的形成改进或修改的长通道N型FinFET器件的各种电力方面时，在短通道N型FinFET器件(约40纳米或更小的栅极长度)中的中性硼扩散阻挡注入区114A的形成也改善了短通道效应，从而提高了器件性能，且对于这种短通道N型FinFET器件的特性和性能没有任何显着不利影响。
[0032]更具体地，本发明人对几个不同版本的具有约14纳米至约250纳米的通道长度的N型FinFET器件进行测试。基于测试，透过形成在器件中的上述中性硼扩散阻挡注入区114A (碳+锗)，已建立的长通道N型FinFET器件的阈值电压增加了约+50-150毫伏，从而导致在已建成的器件的阀值电压大体上匹配用于长通道N型FinFET器件的目标阈值电压。中性硼扩散阻挡注入区114A的形成也具有提高大约5-10%的短通道N型FinFET器件的1。?/1。?电力特性且减少约30-50mV的短通道N型FinFET器件的DIBL (漏极感应势皇降低(drain-1nduced-barrier-lowering))特性的期望效果。此外，中性硼扩散阻挡注入区114A的形成具有趋向于理想地限制在源极/漏极区中注入的N型掺杂剂材料 的运动或迀移的附加好处。如从前述中可以看出，中性硼扩散阻挡注入区114A的形成限制硼进入器件的通道区的向上扩散，从而帮助调节长通道器件的阈值电压并改善短通道器件的性能。对于FinFET器件，长通道器件阈值电压比短通道器件阈值电压对于在硼扩散阻挡层114A中锗和碳的浓度更为敏感，且因此硼扩散阻挡层114A的存在有助于调节并设置长通道阈值电压在期望目标值，而不是在短通道阈值电压特性的显着不利改变。
[0033]上面公开的特定实施例仅是示例性的，如同本发明可以不同方式被修改和实践但对于具有教导受益于本文的那些本领域技术人员来说等效的方式是显然的。例如，可以用不同的顺序来执行上述的处理步骤。此外，除了所附的权利要求书中描述的以外，没有任何意图限制此处所示的构造或设计的细节。上面公开的特定实施例显然可以被改变或修改，并且所有这样的变化都在本发明的范围及精神内。请注意，使用的术语，诸如“第一”、“第二”、“第三”或“第四”用来描述在本说明书和所附的权利要求书中的各种处理或构造，只用来作为速记参考这些步骤/结构，而且并不一定意味着这些步骤/结构以这样的排列顺序被执行/形成。当然，取决于确切的权利要求的语言，这样工艺的排列顺序可以或可以不是必要的。因此，本文所寻求的保护列于所附的权利要求书。
【主权项】
1.一种形成具有间隔开的源极/漏极区和位于所述间隔开的源极/漏极区之间的通道区的鳍式场效晶体管器件的方法，所述方法包括: 在半导体衬底中形成多个沟槽从而定义鳍片； 进行井离子注入工艺以在至少所述衬底中形成井注入区； 进行冲停注入工艺以在所述鳍片中形成冲停注入区； 进行利用至少一中性注入材料的至少一中性注入工艺以形成在所述鳍片中的中性硼扩散阻挡注入区，其中，所述中性硼扩散阻挡注入区位于将会变成所述器件的所述通道区下方且延伸到将会变成所述器件的所述源极/漏极区内，且其中，所述中性硼扩散阻挡注入区的上表面位于相较于所述冲停注入区或所述井注入区的任一个，而更靠近所述鳍片的上表面；以及 在形成所述井注入区、所述冲停注入区和所述中性硼扩散阻挡注入区后，在所述鳍片上方形成栅极结构。2.如权利要求1所述的方法，其中，所述鳍式场效晶体管器件是N型鳍式场效晶体管器件。3.如权利要求1所述的方法，其中，所述使用P型掺杂剂材料、使用落在Ie12 -1e14离子/cm2范围内的掺杂剂剂量以及落在1-1OOkeV范围内的能级进行所述井离子注入工艺。4.如权利要求1所述的方法，其中，所述井注入区的掺杂剂浓度具有约Ie17 -1e19离子/ cm3的掺杂剂浓度。5.如权利要求1所述的方法，其中，使用P型掺杂剂材料、使用落在5e12 -1e14离子/cm2范围内的掺杂剂剂量以及落在10-50keV范围内的能级进行所述冲停注入工艺。6.如权利要求1所述的方法，其中，所述冲停注入区的掺杂剂浓度具有约Ie17 -1e19离子/cm3的掺杂剂浓度。7.如权利要求1所述的方法，其中，使用单一中性注入材料、使用落在Ie13 - 5e14离子/ cm2范围内的所述单一中性注入材料的剂量以及落在5-10keV范围内的能级进行所述至少一中性注入工艺。8.如权利要求1所述的方法，其中，所述中性硼扩散阻挡注入区具有约5e17 - 5e19离子/cm3的所述至少一中性注入材料的浓度。9.如权利要求1所述的方法，其中，所述至少一中性注入材料是由碳、碳和锗的组合、碳、锗和氮的组合、或锗和氮的组合组成。10.如权利要求1所述的方法，其中，所述至少一中性注入材料是由碳和锗组成。11.如权利要求10所述的方法，其中，执行利用所述至少一种中性注入材料的所述至少一中性注入工艺以形成在所述鳍片中的所述中性硼扩散阻挡注入区包括进行碳离子注入工艺和锗离子注入工艺以形成由碳和锗组成的中性硼扩散阻挡注入区。12.如权利要求11所述的方法，其中，所述碳离子注入工艺是使用约4e13离子/cm2的碳的剂量来进行，且所述锗离子注入工艺是使用约3e13离子/cm 2的锗的剂量来进行。13.如权利要求11所述的方法，其中，所述碳离子注入工艺是使用落在Ie13 - 5e14离子/cm2范围内的碳的剂量以及落在5-lOkeV范围内的能级来进行，且所述锗离子注入工艺是使用落在Ie13 - 5e14离子/cm2范围内的锗的剂量以及落在25-45keV范围内的能级来进行。14.如权利要求1所述的方法，其中，所述冲停注入工艺在所述井注入工艺被进行之后进行，且所述至少一中性注入工艺在所述冲停注入工艺被进行之后进行。15.如权利要求1所述的方法，还包括在形成所述栅极结构之后，形成在各个所述源极/漏极区内的源极/漏极接触结构。16.一种形成具有间隔开的源极/漏极区和位于所述间隔开的源极/漏极区之间的通道区的N型鳍式场效晶体管器件的方法，所述方法包括: 在半导体衬底中形成多个沟槽从而定义鳍片； 进行井离子注入工艺以在至少所述衬底中形成井注入区； 进行冲停注入工艺以在所述鳍片中形成冲停注入区； 形成在所述鳍片中由碳和锗组成的中性硼扩散阻挡注入区，其中，所述中性硼扩散阻挡注入区位于将会变成所述器件的所述通道区下方且延伸到将会变成所述器件的所述源极/漏极区内，且其中，通过进行碳离子注入工艺和锗离子注入工艺，所述中性硼扩散阻挡注入区的上表面位于相较于所述冲停注入区或所述井注入区的任一个，而更靠近所述鳍片的上表面；以及 在形成所述井注入区、所述冲停注入区和所述中性硼扩散阻挡注入区后，在所述鳍片上方形成栅极结构。17.如权利要求16所述的方法，其中，所述碳离子注入工艺是使用约5e13离子/cm2的碳的剂量来进行，且所述锗离子注入工艺是使用约5e13离子/cm 2的锗的剂量来进行。18.如权利要求16所述的方法，其中，所述碳离子注入工艺是使用落在Ie13 - 5e14离子/cm2范围内的碳的剂量以及落在5-lOkeV范围内的能级来进行，且所述锗离子注入工艺是使用落在Ie13 - 5e14离子/cm2范围内的锗的剂量以及落在25-45keV范围内的能级来进行。19.如权利要求16所述的方法，其中，在所述锗注入离子工艺之前进行所述碳离子注入工艺。20.如权利要求16所述的方法，其中，在所述碳注入离子工艺之前进行所述锗离子注入工艺。21.根据权利要求16的方法，其中，所述中性硼扩散阻挡注入区具有约5e17 - 5e19离子/cm3的碳的浓度，以及约5e 17 - 5e19离子/cm 3的锗的浓度。
【专利摘要】本文涉及在通道区下方利用共同注入改善FINFET半导体器件的方法，公开的示例性方法包括，除其它事项外，形成衬底内的鳍片，在至少所述衬底中形成井注入区，在所述鳍片中形成冲停注入区，进行利用至少一中性注入材料的至少一中性注入工艺以形成在所述鳍片中的中性硼扩散阻挡注入区，其中所述中性硼扩散阻挡注入区的上表面位于相较于所述冲停注入区或所述井注入区的任一个，而更靠近所述鳍片的上表面；且形成所述井注入区、所述冲停注入区和所述中性硼扩散阻挡注入区后，在所述鳍片上方形成栅极结构。
【IPC分类】H01L21/336, H01L21/265
【公开号】CN104900498
【申请号】CN201510100557
【发明人】M·乔希, J·M·范梅尔, M·埃勒
【申请人】格罗方德半导体公司
【公开日】2015年9月9日
【申请日】2015年3月6日
【公告号】US9082698
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