一种高k金属栅极结构的制作方法
一种高k金属栅极结构的制作方法
【技术领域】
[0001]本发明涉及半导体集成电路制造技术领域，更具体地，涉及一种应用应力技术形成高K金属栅极结构的制作方法。
【背景技术】
[0002]在45nm技术节点及以上的MOS晶体管工艺中，一般都是采用二氧化硅作为栅氧化层，采用多晶硅作为栅极材料。随着半导体器件几何尺寸的进一步缩小，栅氧化层厚度也随着减小，这将带来越来越高的栅漏电流。在32nm技术节点及以下，已经大规模地采用高K介质/金属栅(HKMG)结构来代替栅氧化层/多晶硅栅极结构作为解决方案。目前在32nm技术节点上，采用HKMG结构后，栅漏电流已降为原来的十分之一。
[0003]在制作HKMG结构晶体管的工艺方面，存在着两种集成方案:前栅集成方案(Gate-First)和后栅集成方案(Gate-Last)。现今已基本采用Gate-Last集成方案，该方案的好处在于消除了金属栅极受到包括高温结退火在内的多次热处理，进而引起电学性能的漂移的影响。Gate-Last又可分为高K介质(HK)先做、金属栅(MG)后做(HK First&MGLast)和HK/MG都后做(HK Last&MG Last)这两种方案。
[0004]目前后栅集成方案的一种工艺步骤通常可包括:
[0005]I)采用HK+多晶娃工艺制作金属伪栅极(dummy poly)，然后在上面覆盖二氧化娃隔离层；
[0006]2)对二氧化硅隔离层进行化学机械抛光(CMP)平坦化，直到多晶硅露出，然后通过湿法刻蚀去除栅极内的多晶硅，形成栅极沟槽；
[0007]3)在栅极沟槽内依次淀积功函数金属(例如TiN、TaN等扩散阻挡层材料)和栅极金属；
[0008]4)CMP栅极沟槽外的栅极金属和功函数金属，然后分别淀积刻蚀阻挡层(一般为SiN或SiCN)和二氧化硅，并进行后续接触孔的制作。
[0009]在采用HK Last&MG Last工艺时，为了在去除伪栅极时保护下层的高K介质层，通常需要沉积一层保护层(cap layer)作为刻蚀阻挡层(etch step layer)。现有技术一般选用TiN作为这层cap layer，而TiN—般拥有较大的压应力。众所周知的是，NMOS需要拉应力，而PMOS需要压应力，以向沟道区施加适当的应力，从而提高载流子的迀移率。上述现有技术选用的TiN由于只具有单一的应力，只能对NMOS或PMOS其中之一的电子迀移率或空穴迀移率的提高作出贡献，但在有利于其中之一的情况下，却会对另一器件的电性能带来不利影响。
[0010]因此，现有的HK Last&MG Last工艺没有考虑到在金属栅极形成过程中引入的TiN应力层所带来的负面作用，需要加以优化。
【发明内容】
[0011]本发明的目的在于克服现有技术存在的上述缺陷，提供一种高K金属栅极结构的制作方法，通过引入应力技术，可对高K介质的保护层进行优化。
[0012]为实现上述目的，本发明的技术方案如下:
[0013]一种高K金属栅极结构的制作方法，包括以下步骤:
[0014]步骤SOl:提供一形成有多晶硅伪栅极的CMOS结构，所述CMOS结构具有NMOS和PMOS区域，在所述CMOS结构上沉积一接触刻蚀阻挡层，然后，覆盖一层间介质隔离层；
[0015]步骤S02:通过CMP平坦化至多晶硅露出；
[0016]步骤S03:去除NMOS和PMOS区域的所述多晶硅伪栅极，形成栅极沟槽；
[0017]步骤S04:依次沉积界面层、高K介质层和高压应力保护层；
[0018]步骤S05:对NMOS区域的所述高压应力保护层进行离子注入，以使其应力得到释放；
[0019]步骤S06:在栅极沟槽内淀积栅极金属，形成金属栅极。
[0020]优选地，所述界面层为氧化硅。
[0021]优选地，所述界面层的厚度不大于10埃。
[0022]优选地，步骤S04中，依次沉积界面层、高K介质层和高拉应力保护层；步骤S05中，对PMOS区域的所述高拉应力保护层进行离子注入，以使其应力得到释放。
[0023]优选地，步骤S05中，采用Si离子或N离子等离子体，对所述保护层进行离子注入。
[0024]优选地，所述保护层为TiN。
[0025]优选地，所述接触刻蚀阻挡层为SiN。
[0026]优选地，所述层间介质隔离层为氧化硅。
[0027]优选地，采用等离子化学汽相沉积生长所述SiN接触刻蚀阻挡层。
[0028]优选地，采用湿法刻蚀去除所述多晶硅伪栅极。
[0029]从上述技术方案可以看出，本发明引入应力技术，在制作金属栅极时，通过对NMOS或PMOS区域高K介质的TiN高应力保护层进行离子注入，以使该侧TiN保护层的高应力得到释放而转化为低应力，从而可在NMOS和PMOS上引入具有不同应力的TiN保护层，在提高NMOS或PMOS其中之一载流子迀移率的同时，又不会对另一器件的电性能带来不利影响。
【附图说明】
[0030]图1是本发明一种高K金属栅极结构的制作方法的流程图；
[0031]图2?图7是本发明一较佳实施例中根据图1的方法形成高K金属栅极结构的工艺结构示意图。
【具体实施方式】
[0032]下面结合附图，对本发明的【具体实施方式】作进一步的详细说明。
[0033]需要说明的是，在下述的【具体实施方式】中，在详述本发明的实施方式时，为了清楚地表示本发明的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放大、变形及简化处理，因此，应避免以此作为对本发明的限定来加以理解。
[0034]在以下本发明的【具体实施方式】中，请参阅图1，图1是本发明一种高K金属栅极结构的制作方法的流程图。同时，请参阅图2?图7，图2?图7是本发明一较佳实施例中根据图1的方法形成高K金属栅极结构的工艺结构示意图。图2?图7中形成的器件结构，可与图1中的各步骤相对应。如图1所示，本发明的一种高K金属栅极结构的制作方法，包括以下步骤:
[0035]如框01所示，步骤SOl:提供一形成有多晶硅伪栅极的CMOS结构，所述CMOS结构具有NMOS和PMOS区域，在所述CMOS结构上沉积一接触刻蚀阻挡层，然后，覆盖一层间介质隔离层。
[0036]请参阅图2。在本发明的高K介质/金属栅极(HKMG)结构的制作过程中，可采用现有后栅集成方案(Gate-Last)的HK La st&MG Last工艺来执行。首先，在半导体衬底I上形成具有多晶硅伪栅极2的CMOS结构；其中，在伪栅极2两侧具有栅极侧墙3，CM0S结构具有NMOS和PMOS区域。然后，在所述CMOS结构上沉积一层接触刻蚀阻挡层4 (CESL);接着，再覆盖一层层间介质隔离层5 (ILD)。作为一可选的实施方式，所述接触刻蚀阻挡层4可为SiN ;所述层间介质隔离层5可为氧化硅。进一步地，可采用例如等离子化学汽相沉积生长所述SiN接触刻蚀阻挡层4。所述衬底I可以采用电子领域中已知的任何类型，如体硅、绝缘层上半导体(SOI)、完全耗尽、部分耗尽、FIN型或其他类型衬底；亦可采用现有的常规工艺来制备所述衬底的内部结构，包括制备浅沟槽隔离(STI)、源漏注入区域(Source、Drain)。
[0037]如框02所示，步骤S02:通过CMP平坦化至多晶硅露出。
[0038]请参阅图3。接下来，通过CMP工艺对所述层间介质隔离层5进行平坦化，直至将多晶娃伪栅极2露出为止。
[0039]如框03所示，步骤S03:去除NMOS和PMOS区域的所述多晶硅伪栅极，形成栅极沟槽。
[0040]请参阅图4。接下来，可采用例如湿法刻蚀工艺，将NMOS和PMOS区域的所述多晶硅伪栅极2去除，保留下栅极侧墙3。因而，在去除多晶硅伪栅极后侧墙3的内侧位置，形成了栅极沟槽6。
[0041]如框04所示，步骤S04:依次沉积界面层、高K介质层和高压应力保护层。
[0042]请参阅图5。接下来，在NMOS和PMOS区域的器件结构表面及栅极沟槽6内壁依次沉积一层界面层、高K介质层7和高压应力保护层8。作为一可选的实施方式，所述界面层(图略)可为氧化硅，其厚度优选不大于10埃；所述保护层8可为TiN，用于对高K介质层7进行保护。本发明不限于此。
[0043]如框05所示，步骤S05:对NMOS区域的所述高压应力保护层进行离子注入，以使其应力得到释放。
[0044]请参阅图6。接下来，可采用例如在PMOS区域旋涂光刻胶的方式，利用光刻胶9将该区域、包括栅极沟槽覆盖进行保护；然后，对NMOS区域的所述高压应力保护层(例如TiN)进行离子注入(如图中箭头所指)，以使NMOS区域保护层的应力得到释放，转化为不同于PMOS区域保护层8的低应力保护层8-1。作为一可选的实施方式，可采用Si离子或N离子等离子体，对所述保护层进行离子注入。离子注入能够释放应力的原因是由于离子注入工艺会造成保护层例如氮化硅晶格的损伤，从而使得高应力释放，转变成低应力材料。
[0045]如框06所示，步骤S06:在栅极沟槽内淀积栅极金属，形成金属栅极。
[0046]请参阅图7。接下来，将覆盖在PMOS区域的光刻胶9去除；然后，可采用例如化学气相沉积或物理气相沉积工艺，在NMOS和PMOS区域的栅极沟槽6内生长栅极金属10，从而形成金属栅极。
[0047]作为一可选的实施方式，在上述的步骤S04中，也可以采用在NMOS和PMOS区域的器件结构表面及栅极沟槽内壁依次沉积一层界面层、高K介质层和高拉应力保护层；然后，在步骤S05中，对PMOS区域的高拉应力保护层(例如TiN)进行离子注入，以使PMOS区域高拉应力保护层的应力得到释放。
[0048]综上所述，本发明引入应力技术，在制作金属栅极时，通过对NMOS或PMOS区域高K介质的TiN高应力保护层进行离子注入，以使该侧TiN保护层的高应力得到释放而转化为低应力，从而可在NMOS和PMOS上引入具有不同应力的TiN保护层，在提高NMOS或PMOS其中之一载流子迀移率的同时，又不会对另一器件的电性能带来不利影响。
[0049]以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。
【主权项】
1.一种高K金属栅极结构的制作方法，其特征在于，包括以下步骤: 步骤SOl:提供一形成有多晶硅伪栅极的CMOS结构，所述CMOS结构具有NMOS和PMOS区域，在所述CMOS结构上沉积一接触刻蚀阻挡层，然后，覆盖一层间介质隔离层； 步骤S02:通过CMP平坦化至多晶硅露出； 步骤S03:去除匪OS和PMOS区域的所述多晶硅伪栅极，形成栅极沟槽； 步骤S04:依次沉积界面层、高K介质层和高压应力保护层； 步骤S05:对NMOS区域的所述高压应力保护层进行离子注入，以使其应力得到释放； 步骤S06:在栅极沟槽内淀积栅极金属，形成金属栅极。2.根据权利要求1所述的高K金属栅极结构的制作方法，其特征在于，所述界面层为氧化娃。3.根据权利要求2所述的高K金属栅极结构的制作方法，其特征在于，所述界面层的厚度不大于10埃。4.根据权利要求1所述的高K金属栅极结构的制作方法，其特征在于，步骤S04中，依次沉积界面层、高K介质层和高拉应力保护层；步骤S05中，对PMOS区域的所述高拉应力保护层进行离子注入，以使其应力得到释放。5.根据权利要求1或4所述的高K金属栅极结构的制作方法，其特征在于，步骤S05中，采用Si离子或N离子等离子体，对所述保护层进行离子注入。6.根据权利要求5所述的高K金属栅极结构的制作方法，其特征在于，所述保护层为TiN07.根据权利要求1所述的高K金属栅极结构的制作方法，其特征在于，所述接触刻蚀阻挡层为SiN。8.根据权利要求1所述的高K金属栅极结构的制作方法，其特征在于，所述层间介质隔离层为氧化硅。9.根据权利要求7所述的高K金属栅极结构的制作方法，其特征在于，采用等离子化学汽相沉积生长所述SiN接触刻蚀阻挡层。10.根据权利要求1所述的高K金属栅极结构的制作方法，其特征在于，采用湿法刻蚀去除所述多晶硅伪栅极。
【专利摘要】本发明公开了一种高K金属栅极结构的制作方法，在制作金属栅极时，通过对NMOS或PMOS区域高K介质的TiN高应力保护层进行离子注入，以使该侧TiN保护层的高应力得到释放而转化为低应力，从而可在NMOS和PMOS上引入具有不同应力的TiN保护层，在提高NMOS或PMOS其中之一载流子迁移率的同时，又不会对另一器件的电性能带来不利影响。
【IPC分类】H01L21/265, H01L21/28, H01L21/336
【公开号】CN104900505
【申请号】CN201510367057
【发明人】鲍宇, 周军, 朱亚丹
【申请人】上海华力微电子有限公司
【公开日】2015年9月9日
【申请日】2015年6月29日
【技术领域】
[0001]本发明涉及半导体集成电路制造技术领域，更具体地，涉及一种应用应力技术形成高K金属栅极结构的制作方法。
【背景技术】
[0002]在45nm技术节点及以上的MOS晶体管工艺中，一般都是采用二氧化硅作为栅氧化层，采用多晶硅作为栅极材料。随着半导体器件几何尺寸的进一步缩小，栅氧化层厚度也随着减小，这将带来越来越高的栅漏电流。在32nm技术节点及以下，已经大规模地采用高K介质/金属栅(HKMG)结构来代替栅氧化层/多晶硅栅极结构作为解决方案。目前在32nm技术节点上，采用HKMG结构后，栅漏电流已降为原来的十分之一。
[0003]在制作HKMG结构晶体管的工艺方面，存在着两种集成方案:前栅集成方案(Gate-First)和后栅集成方案(Gate-Last)。现今已基本采用Gate-Last集成方案，该方案的好处在于消除了金属栅极受到包括高温结退火在内的多次热处理，进而引起电学性能的漂移的影响。Gate-Last又可分为高K介质(HK)先做、金属栅(MG)后做(HK First&MGLast)和HK/MG都后做(HK Last&MG Last)这两种方案。
[0004]目前后栅集成方案的一种工艺步骤通常可包括:
[0005]I)采用HK+多晶娃工艺制作金属伪栅极(dummy poly)，然后在上面覆盖二氧化娃隔离层；
[0006]2)对二氧化硅隔离层进行化学机械抛光(CMP)平坦化，直到多晶硅露出，然后通过湿法刻蚀去除栅极内的多晶硅，形成栅极沟槽；
[0007]3)在栅极沟槽内依次淀积功函数金属(例如TiN、TaN等扩散阻挡层材料)和栅极金属；
[0008]4)CMP栅极沟槽外的栅极金属和功函数金属，然后分别淀积刻蚀阻挡层(一般为SiN或SiCN)和二氧化硅，并进行后续接触孔的制作。
[0009]在采用HK Last&MG Last工艺时，为了在去除伪栅极时保护下层的高K介质层，通常需要沉积一层保护层(cap layer)作为刻蚀阻挡层(etch step layer)。现有技术一般选用TiN作为这层cap layer，而TiN—般拥有较大的压应力。众所周知的是，NMOS需要拉应力，而PMOS需要压应力，以向沟道区施加适当的应力，从而提高载流子的迀移率。上述现有技术选用的TiN由于只具有单一的应力，只能对NMOS或PMOS其中之一的电子迀移率或空穴迀移率的提高作出贡献，但在有利于其中之一的情况下，却会对另一器件的电性能带来不利影响。
[0010]因此，现有的HK Last&MG Last工艺没有考虑到在金属栅极形成过程中引入的TiN应力层所带来的负面作用，需要加以优化。
【发明内容】
[0011]本发明的目的在于克服现有技术存在的上述缺陷，提供一种高K金属栅极结构的制作方法，通过引入应力技术，可对高K介质的保护层进行优化。
[0012]为实现上述目的，本发明的技术方案如下:
[0013]一种高K金属栅极结构的制作方法，包括以下步骤:
[0014]步骤SOl:提供一形成有多晶硅伪栅极的CMOS结构，所述CMOS结构具有NMOS和PMOS区域，在所述CMOS结构上沉积一接触刻蚀阻挡层，然后，覆盖一层间介质隔离层；
[0015]步骤S02:通过CMP平坦化至多晶硅露出；
[0016]步骤S03:去除NMOS和PMOS区域的所述多晶硅伪栅极，形成栅极沟槽；
[0017]步骤S04:依次沉积界面层、高K介质层和高压应力保护层；
[0018]步骤S05:对NMOS区域的所述高压应力保护层进行离子注入，以使其应力得到释放；
[0019]步骤S06:在栅极沟槽内淀积栅极金属，形成金属栅极。
[0020]优选地，所述界面层为氧化硅。
[0021]优选地，所述界面层的厚度不大于10埃。
[0022]优选地，步骤S04中，依次沉积界面层、高K介质层和高拉应力保护层；步骤S05中，对PMOS区域的所述高拉应力保护层进行离子注入，以使其应力得到释放。
[0023]优选地，步骤S05中，采用Si离子或N离子等离子体，对所述保护层进行离子注入。
[0024]优选地，所述保护层为TiN。
[0025]优选地，所述接触刻蚀阻挡层为SiN。
[0026]优选地，所述层间介质隔离层为氧化硅。
[0027]优选地，采用等离子化学汽相沉积生长所述SiN接触刻蚀阻挡层。
[0028]优选地，采用湿法刻蚀去除所述多晶硅伪栅极。
[0029]从上述技术方案可以看出，本发明引入应力技术，在制作金属栅极时，通过对NMOS或PMOS区域高K介质的TiN高应力保护层进行离子注入，以使该侧TiN保护层的高应力得到释放而转化为低应力，从而可在NMOS和PMOS上引入具有不同应力的TiN保护层，在提高NMOS或PMOS其中之一载流子迀移率的同时，又不会对另一器件的电性能带来不利影响。
【附图说明】
[0030]图1是本发明一种高K金属栅极结构的制作方法的流程图；
[0031]图2?图7是本发明一较佳实施例中根据图1的方法形成高K金属栅极结构的工艺结构示意图。
【具体实施方式】
[0032]下面结合附图，对本发明的【具体实施方式】作进一步的详细说明。
[0033]需要说明的是，在下述的【具体实施方式】中，在详述本发明的实施方式时，为了清楚地表示本发明的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放大、变形及简化处理，因此，应避免以此作为对本发明的限定来加以理解。
[0034]在以下本发明的【具体实施方式】中，请参阅图1，图1是本发明一种高K金属栅极结构的制作方法的流程图。同时，请参阅图2?图7，图2?图7是本发明一较佳实施例中根据图1的方法形成高K金属栅极结构的工艺结构示意图。图2?图7中形成的器件结构，可与图1中的各步骤相对应。如图1所示，本发明的一种高K金属栅极结构的制作方法，包括以下步骤:
[0035]如框01所示，步骤SOl:提供一形成有多晶硅伪栅极的CMOS结构，所述CMOS结构具有NMOS和PMOS区域，在所述CMOS结构上沉积一接触刻蚀阻挡层，然后，覆盖一层间介质隔离层。
[0036]请参阅图2。在本发明的高K介质/金属栅极(HKMG)结构的制作过程中，可采用现有后栅集成方案(Gate-Last)的HK La st&MG Last工艺来执行。首先，在半导体衬底I上形成具有多晶硅伪栅极2的CMOS结构；其中，在伪栅极2两侧具有栅极侧墙3，CM0S结构具有NMOS和PMOS区域。然后，在所述CMOS结构上沉积一层接触刻蚀阻挡层4 (CESL);接着，再覆盖一层层间介质隔离层5 (ILD)。作为一可选的实施方式，所述接触刻蚀阻挡层4可为SiN ;所述层间介质隔离层5可为氧化硅。进一步地，可采用例如等离子化学汽相沉积生长所述SiN接触刻蚀阻挡层4。所述衬底I可以采用电子领域中已知的任何类型，如体硅、绝缘层上半导体(SOI)、完全耗尽、部分耗尽、FIN型或其他类型衬底；亦可采用现有的常规工艺来制备所述衬底的内部结构，包括制备浅沟槽隔离(STI)、源漏注入区域(Source、Drain)。
[0037]如框02所示，步骤S02:通过CMP平坦化至多晶硅露出。
[0038]请参阅图3。接下来，通过CMP工艺对所述层间介质隔离层5进行平坦化，直至将多晶娃伪栅极2露出为止。
[0039]如框03所示，步骤S03:去除NMOS和PMOS区域的所述多晶硅伪栅极，形成栅极沟槽。
[0040]请参阅图4。接下来，可采用例如湿法刻蚀工艺，将NMOS和PMOS区域的所述多晶硅伪栅极2去除，保留下栅极侧墙3。因而，在去除多晶硅伪栅极后侧墙3的内侧位置，形成了栅极沟槽6。
[0041]如框04所示，步骤S04:依次沉积界面层、高K介质层和高压应力保护层。
[0042]请参阅图5。接下来，在NMOS和PMOS区域的器件结构表面及栅极沟槽6内壁依次沉积一层界面层、高K介质层7和高压应力保护层8。作为一可选的实施方式，所述界面层(图略)可为氧化硅，其厚度优选不大于10埃；所述保护层8可为TiN，用于对高K介质层7进行保护。本发明不限于此。
[0043]如框05所示，步骤S05:对NMOS区域的所述高压应力保护层进行离子注入，以使其应力得到释放。
[0044]请参阅图6。接下来，可采用例如在PMOS区域旋涂光刻胶的方式，利用光刻胶9将该区域、包括栅极沟槽覆盖进行保护；然后，对NMOS区域的所述高压应力保护层(例如TiN)进行离子注入(如图中箭头所指)，以使NMOS区域保护层的应力得到释放，转化为不同于PMOS区域保护层8的低应力保护层8-1。作为一可选的实施方式，可采用Si离子或N离子等离子体，对所述保护层进行离子注入。离子注入能够释放应力的原因是由于离子注入工艺会造成保护层例如氮化硅晶格的损伤，从而使得高应力释放，转变成低应力材料。
[0045]如框06所示，步骤S06:在栅极沟槽内淀积栅极金属，形成金属栅极。
[0046]请参阅图7。接下来，将覆盖在PMOS区域的光刻胶9去除；然后，可采用例如化学气相沉积或物理气相沉积工艺，在NMOS和PMOS区域的栅极沟槽6内生长栅极金属10，从而形成金属栅极。
[0047]作为一可选的实施方式，在上述的步骤S04中，也可以采用在NMOS和PMOS区域的器件结构表面及栅极沟槽内壁依次沉积一层界面层、高K介质层和高拉应力保护层；然后，在步骤S05中，对PMOS区域的高拉应力保护层(例如TiN)进行离子注入，以使PMOS区域高拉应力保护层的应力得到释放。
[0048]综上所述，本发明引入应力技术，在制作金属栅极时，通过对NMOS或PMOS区域高K介质的TiN高应力保护层进行离子注入，以使该侧TiN保护层的高应力得到释放而转化为低应力，从而可在NMOS和PMOS上引入具有不同应力的TiN保护层，在提高NMOS或PMOS其中之一载流子迀移率的同时，又不会对另一器件的电性能带来不利影响。
[0049]以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。
【主权项】
1.一种高K金属栅极结构的制作方法，其特征在于，包括以下步骤: 步骤SOl:提供一形成有多晶硅伪栅极的CMOS结构，所述CMOS结构具有NMOS和PMOS区域，在所述CMOS结构上沉积一接触刻蚀阻挡层，然后，覆盖一层间介质隔离层； 步骤S02:通过CMP平坦化至多晶硅露出； 步骤S03:去除匪OS和PMOS区域的所述多晶硅伪栅极，形成栅极沟槽； 步骤S04:依次沉积界面层、高K介质层和高压应力保护层； 步骤S05:对NMOS区域的所述高压应力保护层进行离子注入，以使其应力得到释放； 步骤S06:在栅极沟槽内淀积栅极金属，形成金属栅极。2.根据权利要求1所述的高K金属栅极结构的制作方法，其特征在于，所述界面层为氧化娃。3.根据权利要求2所述的高K金属栅极结构的制作方法，其特征在于，所述界面层的厚度不大于10埃。4.根据权利要求1所述的高K金属栅极结构的制作方法，其特征在于，步骤S04中，依次沉积界面层、高K介质层和高拉应力保护层；步骤S05中，对PMOS区域的所述高拉应力保护层进行离子注入，以使其应力得到释放。5.根据权利要求1或4所述的高K金属栅极结构的制作方法，其特征在于，步骤S05中，采用Si离子或N离子等离子体，对所述保护层进行离子注入。6.根据权利要求5所述的高K金属栅极结构的制作方法，其特征在于，所述保护层为TiN07.根据权利要求1所述的高K金属栅极结构的制作方法，其特征在于，所述接触刻蚀阻挡层为SiN。8.根据权利要求1所述的高K金属栅极结构的制作方法，其特征在于，所述层间介质隔离层为氧化硅。9.根据权利要求7所述的高K金属栅极结构的制作方法，其特征在于，采用等离子化学汽相沉积生长所述SiN接触刻蚀阻挡层。10.根据权利要求1所述的高K金属栅极结构的制作方法，其特征在于，采用湿法刻蚀去除所述多晶硅伪栅极。
【专利摘要】本发明公开了一种高K金属栅极结构的制作方法，在制作金属栅极时，通过对NMOS或PMOS区域高K介质的TiN高应力保护层进行离子注入，以使该侧TiN保护层的高应力得到释放而转化为低应力，从而可在NMOS和PMOS上引入具有不同应力的TiN保护层，在提高NMOS或PMOS其中之一载流子迁移率的同时，又不会对另一器件的电性能带来不利影响。
【IPC分类】H01L21/265, H01L21/28, H01L21/336
【公开号】CN104900505
【申请号】CN201510367057
【发明人】鲍宇, 周军, 朱亚丹
【申请人】上海华力微电子有限公司
【公开日】2015年9月9日
【申请日】2015年6月29日
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