一种半导体器件蚀刻方法及半导体器件形成方法
一种半导体器件蚀刻方法及半导体器件形成方法
【技术领域】
[0001] 本发明涉及半导体工艺技术领域，特别是涉及一种半导体器件蚀刻方法及半导体 器件形成方法。
【背景技术】
[0002] 多晶娃蚀刻过程中，主蚀刻步骤（Mai址tching)通常采用EPD(蚀刻终点侦测）方 式再加上一定量的过蚀刻确保娃蚀刻干净，而主蚀刻步骤的蚀刻特性也固定了半导体器件 下层的氧化物层（under-layeiOxide或0N0)的厚度。
[0003] 现有的半导体制造（FAB)的蚀刻工序中，虽然有调节终点侦测方式对于所述氧化 物层进行蚀刻范围调节的功能，但可调节范围太小只有±1()A(即"埃"，10的负10次方米)， 非常有限；而如果通过修改主蚀刻步骤来调节所述氧化物层的厚度，可能会影响到现有的 蚀刻形貌，且需要耗费大量人力及时间对新程式进行调试、验证。
【发明内容】
[0004] 鉴于W上所述现有技术的缺点，本发明的目的在于提供一种半导体器件蚀刻方法 及形成方法，W解决上述蚀刻可调节性差的问题。
[0005] 为实现上述目的及其他相关目的，本发明提供一种半导体器件蚀刻方法，包括：主 蚀刻流程，包括：所述半导体器件的基底层上的氧化物层上形成多晶层；通过第一蚀刻流 体对所述多晶层进行蚀刻；满足预设的第一次蚀刻终点侦测条件时，结束所述主蚀刻流程， 所述多晶层残留有第一预设厚度；至少一次副蚀刻流程，包括：通过第二蚀刻流体对所述 残留的多晶层进行蚀刻，其中，所述第二蚀刻流体的蚀刻速率慢于所述第一蚀刻流体；满足 预设的第二次蚀刻终点侦测条件时，结束所述副蚀刻流程，所述氧化物层残留有第二预设 厚度。
[0006] 优选的，所述第一蚀刻流体及第二蚀刻流体为气体。
[0007] 优选的，所述第一蚀刻流体为漠化氨比上氯气的配比大于5 ;1的蚀刻气体。
[0008] 优选的，所述第二蚀刻流体为漠化氨、碳氣化合物及稀释性成分所组成的蚀刻气 体。
[0009] 优选的，所述第二蚀刻流体对所述多晶层和所述氧化物层的选择比为15 ;1。
[0010] 优选的，所述氧化物层厚度大于100埃。
[0011] 优选的，所述第二预设厚度指在所述氧化物层蚀刻损失0~80埃厚度后的残留厚 度。
[0012] 优选的，所述半导体器件为0. 18微米嵌入式电可擦除只读存储器，所述第一预设 厚度为500埃，所述第二预设厚度为40~120埃。
[0013] 优选的，所述多晶层上有光阻层。
[0014] 本发明还提供一种半导体器件形成方法，包括所述蚀刻方法。
[0015] 如上所述，本发明提供的一种半导体器件蚀刻方法及半导体器件形成方法，包括： 主蚀刻流程、至少一次副蚀刻流程，在所述主蚀刻流程中，半导体器件基底层上的氧化物层 上形成多晶层，通过第一蚀刻流体对多晶层蚀刻，在满足预设的第一次蚀刻终点侦测条件 时，结束主蚀刻流程在所述多晶层残留有第一预设厚度，而所述副蚀刻流程中，通过第二蚀 刻流体对所述残留的多晶层进行蚀刻，所述第二蚀刻流体的蚀刻速率慢于所述第一蚀刻流 体，在满足预设的第二次蚀刻终点侦测条件时，结束所述副蚀刻流程，所述氧化物层残留有 第二预设厚度，从而增加了对氧化物层蚀刻量的可调节范围，同时无需更改主蚀刻步骤，调 节下层的氧化物层厚度亦不会影响蚀刻形貌。
【附图说明】
[0016] 图1为本发明的一种半导体器件蚀刻方法的实施例的流程示意图。
[0017] 图2a及化为本发明的一种半导体器件形成方法的原理图。
【具体实施方式】
[0018]W下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书 所掲露的内容轻易地了解本发明的其他优点与功效。本发明还可W通过另外不同的具体实 施方式加W实施或应用，本说明书中的各项细节也可W基于不同观点与应用，在没有背离 本发明的精神下进行各种修饰或改变。
[0019] 请参阅图1，本发明提供一种半导体器件蚀刻方法，包括：主蚀刻流程、副蚀刻流 程。
[0020] 所述主蚀刻流程，包括：
[0021] 步骤S1 ;所述半导体器件的基底层（substrate)上的氧化物层上通过蚀刻形成多 晶层；本实施例中，所述半导体器件为多晶娃材质，则多晶层为多晶娃层（Poly层)。
[0022] 步骤S2 ;通过第一蚀刻流体对所述多晶层（即化ly层）进行蚀刻；
[0023] 步骤S3;满足预设的第一次蚀刻终点侦测条件时，结束所述主蚀刻流程，所述多 晶层残留有第一预设厚度；
[0024] 所述副蚀刻流程，包括：
[00巧]步骤S4 ;通过第二蚀刻流体对所述残留的多晶层进行蚀刻，其中，所述第二蚀刻 流体的蚀刻速率慢于所述第一蚀刻流体；
[0026]步骤S5;满足预设的第二次蚀刻终点侦测条件时，结束所述副蚀刻流程，所述氧 化物层残留有第二预设厚度。
[0027] 需说明的，在本实施例中，所述第一次、第二次蚀刻终点侦测（EPD)的条件即分别 为所述多晶层蚀刻掉一定蚀刻量而残留有第一预设厚度，所述氧化物层蚀刻掉一定蚀刻量 而残留有第二预设厚度，该时就达到器件的蚀刻要求，可W算完成蚀刻流程了，但在其他实 施例中，所述条件也可W另外设定，比如一些触发信号或者满足蚀刻完成某一图案的条件 等，本领域技术人员均可据W按实际需求实现。
[0028] 另外，所述副蚀刻流程可W不止一次，可W多次，仅需达成满足所述第二次蚀刻终 点侦测的条件即可。
[0029] 优选的，所述蚀刻为干法蚀刻，所述第一蚀刻流体及第二蚀刻流体为气体。
[0030] 优选的，所述第一蚀刻流体为漠化氨比上氯气的配比大于5 ;1的蚀刻气体。
[0031]优选的，所述第二蚀刻流体为漠化氨、碳氣化合物及稀释性成分所组成的蚀刻气 体。
[0032] 优选的，所述氧化物层厚度大于100埃。
[0033] 优选的，所述第二预设厚度指在所述氧化物层蚀刻损失0~80埃厚度后的残留厚 度。
[0034] 优选的，所述 半导体器件为0. 18微米嵌入式电可擦除只读存储器，所述第一预设 厚度为500埃，所述第二预设厚度为40~120埃。
[00巧]优选的，所述多晶层上有光阻层（或称掩膜层）。
[0036] 需说明的是，本实施例中，所述第一蚀刻流体及第二蚀刻流体为气体，在其他实施 例中也可W是液体，该只是干蚀刻法和湿蚀刻法的区别。
[0037] 如图2a及图化所示，用W具体说明本发明的半导体器件蚀刻方法的原理；
[0038]W0. 18微米的嵌入式电可擦除只读存储器的蚀刻举例，在所述主蚀刻流程中，第 一次蚀刻终点侦测（EPD)，采用普通的主蚀刻气体，漠化氨/氯气（皿r/C12)的配比乂 ： 1，可 W比正常的EPD方式略早侦测到终点，该步蚀刻完成后，大部分区域的化ly层剩余第一预 设厚度，大概500埃左右，蚀刻的基本形貌已经确定，蚀刻后如图2a所不;。
[0039] 在所述副蚀刻流程中，作第二次蚀刻终点侦测（EPD)，选择的第二蚀刻流体，是可 W在蚀刻中反应形成较主蚀刻流程所形成的更重的聚合物（Polymer);且所述第二蚀刻流 体的蚀刻率是相对第一蚀刻流体慢的，并且，所述第二蚀刻流体对所述多晶层和所述氧化 物层的选择比为15 ;1，本实施例中第二蚀刻流体是气体，常用漠化氨（皿r)搭配一定量的 碳氣化合物（CxFy)及稀释性气体巧n氮气（Ar)、氮气化e)和気气狂e)等)，根据不同的终 点侦测设置，氧化物层（Oxide/ONO)可调节范围精确控制在±40埃左右，蚀刻的形貌不会 受到影响。如上所述，第一次EPD侦测到时，大块区域的化ly层残余在500埃左右，第二次 EPD侦测到时，化ly层蚀刻干净，且对底部化ide/ONO有一定的损失（Loss),剩余的氧化物 层厚度即为第二预设厚度，蚀刻后如图化所示。
[0040] 其中，所述EPD方式可W设定时间等参数，W下表为例，但并非W此为限。
[0041]
[0042] 另，本发明还提供一种半导体器件形成方法，包括所述半导体器件蚀刻方法，通过 此控制方法本领域技术人员可W大大提升半导体器件形成的效率。
[0043] 综上所述，本发明提供的一种半导体器件蚀刻方法及半导体器件形成方法，包括： 主蚀刻流程、至少一次副蚀刻流程，在所述主蚀刻流程中，半导体器件基底层上的氧化物层 上形成多晶层，通过第一蚀刻流体对多晶层蚀刻，在满足预设的第一次蚀刻终点侦测条件 时，结束主蚀刻流程在所述多晶层残留有第一预设厚度，而所述副蚀刻流程中，通过第二蚀 刻流体对所述残留的多晶层进行蚀刻，所述第二蚀刻流体的蚀刻速率慢于所述第一蚀刻流 体，在满足预设的第二次蚀刻终点侦测条件时，结束所述副蚀刻流程，所述氧化物层残留有 第二预设厚度，从而增加了对氧化物层蚀刻量的可调节范围，同时无需更改主蚀刻步骤，调 节下层的氧化物层厚度亦不会影响蚀刻形貌。
[0044] 上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟 悉此技术的人±皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因 此，举凡所属技术领域中具有通常知识者在未脱离本发明所掲示的精神与技术思想下所完 成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
【主权项】
1. 一种半导体器件蚀刻方法，其特征在于，包括： 主蚀刻流程，包括： 所述半导体器件的基底层上的氧化物层上形成多晶层； 通过第一蚀刻流体对所述多晶层进行蚀刻； 满足预设的第一次蚀刻终点侦测条件时，结束所述主蚀刻流程，所述多晶层残留有第 一预设厚度； 至少一次副蚀刻流程，包括： 通过第二蚀刻流体对所述残留的多晶层进行蚀刻，其中，所述第二蚀刻流体的蚀刻速 率慢于所述第一蚀刻流体； 满足预设的第二次蚀刻终点侦测条件时，结束所述副蚀刻流程，所述氧化物层残留有 第二预设厚度。2. 根据权利要求1所述的半导体器件蚀刻方法，其特征在于：所述第一蚀刻流体及第 二蚀刻流体为气体。3. 根据权利要求2所述的半导体器件蚀刻方法，其特征在于：所述第一蚀刻流体为溴 化氢比上氯气的配比大于5 :1的蚀刻气体。4. 根据权利要求2所述的半导体器件蚀刻方法，其特征在于：所述第二蚀刻流体为溴 化氢、碳氟化合物及稀释性成分所组成的蚀刻气体。5. 根据权利要求4所述的半导体器件蚀刻方法，其特征在于：所述第二蚀刻流体对所 述多晶层和所述氧化物层的选择比为15 :1。6. 根据权利要求1所述的半导体器件蚀刻方法，其特征在于：所述氧化物层厚度大于 100 埃。7. 根据权利要求6所述的半导体器件蚀刻方法，其特征在于：所述第二预设厚度指在 所述氧化物层蚀刻损失〇~80埃厚度后的残留厚度。8. 根据权利要求7所述的半导体器件蚀刻方法，其特征在于：所述半导体器件为0. 18 微米嵌入式电可擦除只读存储器，所述第一预设厚度为500埃，所述第二预设厚度为40~ 120 埃。9. 根据权利要求1所述的半导体器件蚀刻方法，其特征在于：所述多晶层上有光阻层。10. -种半导体器件形成方法，其特征在于，包括如权利要求1至9中任一项所述的半 导体器件蚀刻方法。
【专利摘要】本发明提供的一种半导体器件蚀刻方法及半导体器件形成方法，包括：主蚀刻流程、至少一次副蚀刻流程，在所述主蚀刻流程中，半导体器件基底层上的氧化物层上形成多晶层，通过第一蚀刻流体对多晶层蚀刻，在满足预设的第一次蚀刻终点侦测条件时，结束主蚀刻流程在所述多晶层残留有第一预设厚度，而所述副蚀刻流程中，通过第二蚀刻流体对所述残留的多晶层进行蚀刻，所述第二蚀刻流体的蚀刻速率慢于所述第一蚀刻流体，在满足预设的第二次蚀刻终点侦测条件时，结束所述副蚀刻流程，所述氧化物层残留有第二预设厚度，从而增加了对氧化物层蚀刻量的可调节范围，同时无需更改主蚀刻步骤，调节下层的氧化物层厚度亦不会影响蚀刻形貌。
【IPC分类】H01L21/311, H01L21/8247
【公开号】CN104900515
【申请号】CN201410084245
【发明人】华强, 周耀辉
【申请人】无锡华润上华科技有限公司
【公开日】2015年9月9日
【申请日】2014年3月7日
【技术领域】
[0001] 本发明涉及半导体工艺技术领域，特别是涉及一种半导体器件蚀刻方法及半导体 器件形成方法。
【背景技术】
[0002] 多晶娃蚀刻过程中，主蚀刻步骤（Mai址tching)通常采用EPD(蚀刻终点侦测）方 式再加上一定量的过蚀刻确保娃蚀刻干净，而主蚀刻步骤的蚀刻特性也固定了半导体器件 下层的氧化物层（under-layeiOxide或0N0)的厚度。
[0003] 现有的半导体制造（FAB)的蚀刻工序中，虽然有调节终点侦测方式对于所述氧化 物层进行蚀刻范围调节的功能，但可调节范围太小只有±1()A(即"埃"，10的负10次方米)， 非常有限；而如果通过修改主蚀刻步骤来调节所述氧化物层的厚度，可能会影响到现有的 蚀刻形貌，且需要耗费大量人力及时间对新程式进行调试、验证。
【发明内容】
[0004] 鉴于W上所述现有技术的缺点，本发明的目的在于提供一种半导体器件蚀刻方法 及形成方法，W解决上述蚀刻可调节性差的问题。
[0005] 为实现上述目的及其他相关目的，本发明提供一种半导体器件蚀刻方法，包括：主 蚀刻流程，包括：所述半导体器件的基底层上的氧化物层上形成多晶层；通过第一蚀刻流 体对所述多晶层进行蚀刻；满足预设的第一次蚀刻终点侦测条件时，结束所述主蚀刻流程， 所述多晶层残留有第一预设厚度；至少一次副蚀刻流程，包括：通过第二蚀刻流体对所述 残留的多晶层进行蚀刻，其中，所述第二蚀刻流体的蚀刻速率慢于所述第一蚀刻流体；满足 预设的第二次蚀刻终点侦测条件时，结束所述副蚀刻流程，所述氧化物层残留有第二预设 厚度。
[0006] 优选的，所述第一蚀刻流体及第二蚀刻流体为气体。
[0007] 优选的，所述第一蚀刻流体为漠化氨比上氯气的配比大于5 ;1的蚀刻气体。
[0008] 优选的，所述第二蚀刻流体为漠化氨、碳氣化合物及稀释性成分所组成的蚀刻气 体。
[0009] 优选的，所述第二蚀刻流体对所述多晶层和所述氧化物层的选择比为15 ;1。
[0010] 优选的，所述氧化物层厚度大于100埃。
[0011] 优选的，所述第二预设厚度指在所述氧化物层蚀刻损失0~80埃厚度后的残留厚 度。
[0012] 优选的，所述半导体器件为0. 18微米嵌入式电可擦除只读存储器，所述第一预设 厚度为500埃，所述第二预设厚度为40~120埃。
[0013] 优选的，所述多晶层上有光阻层。
[0014] 本发明还提供一种半导体器件形成方法，包括所述蚀刻方法。
[0015] 如上所述，本发明提供的一种半导体器件蚀刻方法及半导体器件形成方法，包括： 主蚀刻流程、至少一次副蚀刻流程，在所述主蚀刻流程中，半导体器件基底层上的氧化物层 上形成多晶层，通过第一蚀刻流体对多晶层蚀刻，在满足预设的第一次蚀刻终点侦测条件 时，结束主蚀刻流程在所述多晶层残留有第一预设厚度，而所述副蚀刻流程中，通过第二蚀 刻流体对所述残留的多晶层进行蚀刻，所述第二蚀刻流体的蚀刻速率慢于所述第一蚀刻流 体，在满足预设的第二次蚀刻终点侦测条件时，结束所述副蚀刻流程，所述氧化物层残留有 第二预设厚度，从而增加了对氧化物层蚀刻量的可调节范围，同时无需更改主蚀刻步骤，调 节下层的氧化物层厚度亦不会影响蚀刻形貌。
【附图说明】
[0016] 图1为本发明的一种半导体器件蚀刻方法的实施例的流程示意图。
[0017] 图2a及化为本发明的一种半导体器件形成方法的原理图。
【具体实施方式】
[0018]W下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书 所掲露的内容轻易地了解本发明的其他优点与功效。本发明还可W通过另外不同的具体实 施方式加W实施或应用，本说明书中的各项细节也可W基于不同观点与应用，在没有背离 本发明的精神下进行各种修饰或改变。
[0019] 请参阅图1，本发明提供一种半导体器件蚀刻方法，包括：主蚀刻流程、副蚀刻流 程。
[0020] 所述主蚀刻流程，包括：
[0021] 步骤S1 ;所述半导体器件的基底层（substrate)上的氧化物层上通过蚀刻形成多 晶层；本实施例中，所述半导体器件为多晶娃材质，则多晶层为多晶娃层（Poly层)。
[0022] 步骤S2 ;通过第一蚀刻流体对所述多晶层（即化ly层）进行蚀刻；
[0023] 步骤S3;满足预设的第一次蚀刻终点侦测条件时，结束所述主蚀刻流程，所述多 晶层残留有第一预设厚度；
[0024] 所述副蚀刻流程，包括：
[00巧]步骤S4 ;通过第二蚀刻流体对所述残留的多晶层进行蚀刻，其中，所述第二蚀刻 流体的蚀刻速率慢于所述第一蚀刻流体；
[0026]步骤S5;满足预设的第二次蚀刻终点侦测条件时，结束所述副蚀刻流程，所述氧 化物层残留有第二预设厚度。
[0027] 需说明的，在本实施例中，所述第一次、第二次蚀刻终点侦测（EPD)的条件即分别 为所述多晶层蚀刻掉一定蚀刻量而残留有第一预设厚度，所述氧化物层蚀刻掉一定蚀刻量 而残留有第二预设厚度，该时就达到器件的蚀刻要求，可W算完成蚀刻流程了，但在其他实 施例中，所述条件也可W另外设定，比如一些触发信号或者满足蚀刻完成某一图案的条件 等，本领域技术人员均可据W按实际需求实现。
[0028] 另外，所述副蚀刻流程可W不止一次，可W多次，仅需达成满足所述第二次蚀刻终 点侦测的条件即可。
[0029] 优选的，所述蚀刻为干法蚀刻，所述第一蚀刻流体及第二蚀刻流体为气体。
[0030] 优选的，所述第一蚀刻流体为漠化氨比上氯气的配比大于5 ;1的蚀刻气体。
[0031]优选的，所述第二蚀刻流体为漠化氨、碳氣化合物及稀释性成分所组成的蚀刻气 体。
[0032] 优选的，所述氧化物层厚度大于100埃。
[0033] 优选的，所述第二预设厚度指在所述氧化物层蚀刻损失0~80埃厚度后的残留厚 度。
[0034] 优选的，所述 半导体器件为0. 18微米嵌入式电可擦除只读存储器，所述第一预设 厚度为500埃，所述第二预设厚度为40~120埃。
[00巧]优选的，所述多晶层上有光阻层（或称掩膜层）。
[0036] 需说明的是，本实施例中，所述第一蚀刻流体及第二蚀刻流体为气体，在其他实施 例中也可W是液体，该只是干蚀刻法和湿蚀刻法的区别。
[0037] 如图2a及图化所示，用W具体说明本发明的半导体器件蚀刻方法的原理；
[0038]W0. 18微米的嵌入式电可擦除只读存储器的蚀刻举例，在所述主蚀刻流程中，第 一次蚀刻终点侦测（EPD)，采用普通的主蚀刻气体，漠化氨/氯气（皿r/C12)的配比乂 ： 1，可 W比正常的EPD方式略早侦测到终点，该步蚀刻完成后，大部分区域的化ly层剩余第一预 设厚度，大概500埃左右，蚀刻的基本形貌已经确定，蚀刻后如图2a所不;。
[0039] 在所述副蚀刻流程中，作第二次蚀刻终点侦测（EPD)，选择的第二蚀刻流体，是可 W在蚀刻中反应形成较主蚀刻流程所形成的更重的聚合物（Polymer);且所述第二蚀刻流 体的蚀刻率是相对第一蚀刻流体慢的，并且，所述第二蚀刻流体对所述多晶层和所述氧化 物层的选择比为15 ;1，本实施例中第二蚀刻流体是气体，常用漠化氨（皿r)搭配一定量的 碳氣化合物（CxFy)及稀释性气体巧n氮气（Ar)、氮气化e)和気气狂e)等)，根据不同的终 点侦测设置，氧化物层（Oxide/ONO)可调节范围精确控制在±40埃左右，蚀刻的形貌不会 受到影响。如上所述，第一次EPD侦测到时，大块区域的化ly层残余在500埃左右，第二次 EPD侦测到时，化ly层蚀刻干净，且对底部化ide/ONO有一定的损失（Loss),剩余的氧化物 层厚度即为第二预设厚度，蚀刻后如图化所示。
[0040] 其中，所述EPD方式可W设定时间等参数，W下表为例，但并非W此为限。
[0041]
[0042] 另，本发明还提供一种半导体器件形成方法，包括所述半导体器件蚀刻方法，通过 此控制方法本领域技术人员可W大大提升半导体器件形成的效率。
[0043] 综上所述，本发明提供的一种半导体器件蚀刻方法及半导体器件形成方法，包括： 主蚀刻流程、至少一次副蚀刻流程，在所述主蚀刻流程中，半导体器件基底层上的氧化物层 上形成多晶层，通过第一蚀刻流体对多晶层蚀刻，在满足预设的第一次蚀刻终点侦测条件 时，结束主蚀刻流程在所述多晶层残留有第一预设厚度，而所述副蚀刻流程中，通过第二蚀 刻流体对所述残留的多晶层进行蚀刻，所述第二蚀刻流体的蚀刻速率慢于所述第一蚀刻流 体，在满足预设的第二次蚀刻终点侦测条件时，结束所述副蚀刻流程，所述氧化物层残留有 第二预设厚度，从而增加了对氧化物层蚀刻量的可调节范围，同时无需更改主蚀刻步骤，调 节下层的氧化物层厚度亦不会影响蚀刻形貌。
[0044] 上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟 悉此技术的人±皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因 此，举凡所属技术领域中具有通常知识者在未脱离本发明所掲示的精神与技术思想下所完 成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
【主权项】
1. 一种半导体器件蚀刻方法，其特征在于，包括： 主蚀刻流程，包括： 所述半导体器件的基底层上的氧化物层上形成多晶层； 通过第一蚀刻流体对所述多晶层进行蚀刻； 满足预设的第一次蚀刻终点侦测条件时，结束所述主蚀刻流程，所述多晶层残留有第 一预设厚度； 至少一次副蚀刻流程，包括： 通过第二蚀刻流体对所述残留的多晶层进行蚀刻，其中，所述第二蚀刻流体的蚀刻速 率慢于所述第一蚀刻流体； 满足预设的第二次蚀刻终点侦测条件时，结束所述副蚀刻流程，所述氧化物层残留有 第二预设厚度。2. 根据权利要求1所述的半导体器件蚀刻方法，其特征在于：所述第一蚀刻流体及第 二蚀刻流体为气体。3. 根据权利要求2所述的半导体器件蚀刻方法，其特征在于：所述第一蚀刻流体为溴 化氢比上氯气的配比大于5 :1的蚀刻气体。4. 根据权利要求2所述的半导体器件蚀刻方法，其特征在于：所述第二蚀刻流体为溴 化氢、碳氟化合物及稀释性成分所组成的蚀刻气体。5. 根据权利要求4所述的半导体器件蚀刻方法，其特征在于：所述第二蚀刻流体对所 述多晶层和所述氧化物层的选择比为15 :1。6. 根据权利要求1所述的半导体器件蚀刻方法，其特征在于：所述氧化物层厚度大于 100 埃。7. 根据权利要求6所述的半导体器件蚀刻方法，其特征在于：所述第二预设厚度指在 所述氧化物层蚀刻损失〇~80埃厚度后的残留厚度。8. 根据权利要求7所述的半导体器件蚀刻方法，其特征在于：所述半导体器件为0. 18 微米嵌入式电可擦除只读存储器，所述第一预设厚度为500埃，所述第二预设厚度为40~ 120 埃。9. 根据权利要求1所述的半导体器件蚀刻方法，其特征在于：所述多晶层上有光阻层。10. -种半导体器件形成方法，其特征在于，包括如权利要求1至9中任一项所述的半 导体器件蚀刻方法。
【专利摘要】本发明提供的一种半导体器件蚀刻方法及半导体器件形成方法，包括：主蚀刻流程、至少一次副蚀刻流程，在所述主蚀刻流程中，半导体器件基底层上的氧化物层上形成多晶层，通过第一蚀刻流体对多晶层蚀刻，在满足预设的第一次蚀刻终点侦测条件时，结束主蚀刻流程在所述多晶层残留有第一预设厚度，而所述副蚀刻流程中，通过第二蚀刻流体对所述残留的多晶层进行蚀刻，所述第二蚀刻流体的蚀刻速率慢于所述第一蚀刻流体，在满足预设的第二次蚀刻终点侦测条件时，结束所述副蚀刻流程，所述氧化物层残留有第二预设厚度，从而增加了对氧化物层蚀刻量的可调节范围，同时无需更改主蚀刻步骤，调节下层的氧化物层厚度亦不会影响蚀刻形貌。
【IPC分类】H01L21/311, H01L21/8247
【公开号】CN104900515
【申请号】CN201410084245
【发明人】华强, 周耀辉
【申请人】无锡华润上华科技有限公司
【公开日】2015年9月9日
【申请日】2014年3月7日
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