半导体器件的形成方法
半导体器件的形成方法
【技术领域】
[0001]本发明涉及半导体制造技术领域，尤其涉及一种半导体器件的形成方法。
【背景技术】
[0002]随着集成电路制造技术的快速发展，促使集成电路中的半导体器件，尤其是MOS(Metal Oxide Semiconductor,金属-氧化物-半导体)晶体管的尺寸不断地缩小，以此满足集成电路发展的小型化和集成化的要求。
[0003]请参考图1，图1是一种晶体管的剖面结构示意图，包括:位于衬底100表面的栅极结构101,所述栅极结构101包括:位于衬底100表面的栅介质层110、位于栅介质层110表面的栅极层111、以及位于栅介质层110和栅极层111侧壁表面的侧墙112 ;位于所述衬底100和栅极结构101表面的介质层102 ;位于所述栅极结构101两侧的衬底100内的源区103a和漏区103b。
[0004]其中，为了能够对所述源区103a和漏区103b施加偏压，所述源区103a和漏区103b表面还具有导电插塞104,所述导电插塞104能够与芯片电路电互联。
[0005]然而，在现有技术中，所述导电插塞与源区或漏区之间的接触电阻较大，随着半导体器件尺寸的不断缩小，所述接触电阻对于晶体管的驱动电流影响尤为显著。因此，如何降低导电插塞与源区和漏区之间的接触电阻是亟待解决的问题之一。
【发明内容】
[0006]本发明解决的问题是提供一种半导体器件的形成方法，使所形成的半导体器件驱动电流增强、性能更稳定。
[0007]为解决上述问题，本发明提供一种半导体器件的形成方法，包括:提供衬底，所述衬底表面具有栅极结构，所述栅极结构两侧的衬底内具有源区和漏区，所述源区和漏区表面具有停止层，所述衬底、栅极结构和停止层表面具有介质层，所述停止层和介质层的材料不同；刻蚀部分介质层，直至暴露出所述停止层表面为止，在介质层内形成第一开口 ；采用无定形化工艺处理第一开口底部的停止层，使所述第一开口底部的停止层成为无定形层，所述无定形层的密度小于未经无定形化处理工艺的停止层密度；去除第一开口底部的无定形层，并暴露出第一开口底部的源区和漏区表面、以及停止层的侧壁表面，所述第一开口底部的停止层侧壁表面相对于第一开口侧壁的介质层表面齐平；在去除所述无定形层之后，在所述第一开口内形成导电结构。
[0008]可选的，所述无定形化工艺为离子注入工艺，所述离子注入工艺的注入方向垂直于衬底表面，所注入的离子为锗离子、氟化硼离子或铟离子。
[0009]可选的，所述离子注入工艺所注入的离子为锗离子时，所述离子注入工艺的参数包括:注入能量为5keV?30keV,注入剂量lE14atom/cm2?lE15atom/cm2。
[0010]可选的，所述离子注入工艺所注入的离子为氟化硼离子时，所述离子注入工艺的参数包括:注入能量为3keV?40keV,注入剂量lE14atom/cm2?lE15atom/cm2。
[0011]可选的，所述离子注入工艺所注入的离子为铟离子时，所述离子注入工艺的参数包括:注入能量为30keV?10keV,注入剂量lE13atom/cm2?lE14atom/cm2。
[0012]可选的，所述停止层的材料为氮化硅，所述介质层的材料为氧化硅。
[0013]可选的，去除第一开口底部的无定形层的工艺为湿法刻蚀工艺，刻蚀液为磷酸溶液，所述磷酸溶液中水和磷酸的体积比为300:1?500:1。
[0014]可选的，所述介质层的形成工艺为等离子体增强化学气相沉积工艺；所述停止层的形成工艺为等离子体增强化学气相沉积工艺。
[0015]可选的，还包括:位于源区和漏区表面的半导体层，所述停止层形成于所述半导体层表面；在去除第一开口底部的无定形层之后，暴露出所述半导体层表面。
[0016]可选的,所述半导体层的材料为娃,所述半导体层的厚度为100埃?200埃。
[0017]可选的，还包括:在形成导电结构之前，采用自对准硅化工艺使第一开口底部的半导体层表面形成接触层，所述接触层的材料为金属化半导体材料。
[0018]可选的，所述栅极结构包括:位于衬底表面的栅介质层、位于栅介质层表面的栅极层、以及位于栅极层和栅介质层侧壁表面的侧墙。
[0019]可选的，所述栅介质层的材料为高K介质材料，所述栅极层的材料为金属，所述栅极结构采用后栅工艺形成。
[0020]可选的，形成所述栅极结构的后栅工艺包括:在衬底表面形成伪栅极结构，所述伪栅极结构包括伪栅介质层、位于伪栅介质层表面的伪栅极层、以及位于伪栅极层和伪栅介质层侧壁表面的侧墙；在所述伪栅极结构两侧的衬底内形成源区和漏区；在形成源区和漏区之后，在衬底表面和所述伪栅极结构侧壁表面形成停止层；在所述停止层表面形成第一子介质层，所述第一子介质层和停止层暴露出所述伪栅极层；去除所述伪栅极层和伪栅介质层，在所述第一子介质层内形成第二开口 ；在所述第二开口的侧壁和底部表面形成栅介质层；在所述栅介质层表面形成填充满第二开口的栅极层；在所述第一子介质层和栅极层表面形成第二子介质层，所述第二子介质层和第一子介质层形成介质层。
[0021]可选的，所述源区和漏区内具有应力层，所述应力层的材料为硅锗或碳化硅。
[0022]可选的，所述应力层的形成工艺包括:在形成停止层和第一子介质层之前，在所述伪栅极结构两侧的衬底内形成第三开口 ；采用选择性外延沉积工艺在所述第三开口内应力层。
[0023]可选的，所述第一开口的形成工艺包括:在介质层表面形成掩膜层，所述掩膜层暴露出源区和漏区的对应位置；以所述掩膜层为掩膜，采用各向异性干法刻蚀工艺刻蚀所述介质层，直至暴露出停止层表面为止，在介质层内形成第一开口。
[0024]可选的，所述第一开口顶部的图形为矩形，形成于所述第一开口内的导电结构顶部图形为矩形。
[0025]与现有技术相比，本发明的技术方案具有以下优点:
[0026]本发明的形成方法中，在衬底和栅极结构表面形成停止层，在所述停止层表面形成介质层，且所述介质层和停止层的材料不同，使得所述停止层与介质层之间具有刻蚀选择性，因此所述停止层能够定义刻蚀第一开口的停止位置。在介质层内形成第一开口的刻蚀工艺停止于所述停止层表面之后，对第一开口底部的部分停止层进行无定形化处理，使得开口底部形成的无定形层密度小于未经无定形化处理的停止层密度，则所述无定形化层易于被去除，去除所述无定形化层的工艺对源区或漏区的损伤较小，有利于降低源区或漏区与导电结构之间的接触电阻。其次，由于无定形层密度小于剩余的停止层密度，因此经过所述无定形层相对于剩余的停止层之间具有刻蚀选择性，使得去除无定形层的工艺对停止层的损伤较小。而且，由于仅在第一开口底部的停止层进行了无定形化处理，而由介质层覆盖的停止层未经无定形化处理，因此在去除无定形层之后，暴露出的停止层侧壁能够相对于介质层侧壁齐平，从而避免在第一开口底部发生底切现象。因此，形成于所述第一开口内的导电结构与源区和漏区之间的接触电阻降低，所形成的晶体管的驱动电流增强，晶体管的性能改善、稳定性提高。
[0027]进一步，所述无定形化工艺为离子注入工艺，所述离子注入工艺的注入方向垂直于衬底表面，所注入的离子为锗离子、氟化硼离子或铟离子。首先，由于所述锗离子、氟化硼离子或铟离子均为粒子尺寸均较大，因此经过所述锗离子、氟化硼离子或铟离子的注入，能够将第一开口底部的部分停止层击打疏松，以此使所述部分停止层成为无定形层。其次，所述离子注入工艺的注入方向垂直于衬底表面，因此能够使所形成的无定形层侧壁与第一开口的侧壁保持齐平，从而在去除所述无定形层之后，暴露出的停止层侧壁相对于介质层侧壁齐平，以此避免第一开口底部发生底切现象。
[0028]进一步，去除第一开口底部的无定形层的工艺为湿法刻蚀工艺，刻蚀液为磷酸溶液，所述磷酸溶液中水和磷酸的体积比为300:1?500:1。由于所述磷酸溶液的浓度较低，因此所述磷酸溶液对于未被无定形化处理的剩余停止层、以及源区和漏区表面的损伤较低，不仅保证了源区和漏区表面的形貌良好，而且避免了第一开口底部发生底切现象，形成于第一开口内的导电结构与源区和漏区之间的接触电阻降低，所形成的半导体器件的驱动电流提高、性能改善。
【附图说明】
[0029]图1是一种晶体管的剖面结构示意图；
[0030]图2至图4是一种在源区和漏区表面形成导电插塞的过程的剖面结构；
[0031]图5至图10是本发明实施例的半导体器件的形成过程的剖面结构示意图。
【具体实施方式】
[0032]如【背景技术】所述，所述导电插塞与源区或漏区之间的接触电阻较大，容易使降低晶体管的驱动电流，使晶体管的性能变差。
[0033]经过研究发现，由于在形成导电插塞的过程中，容易对源区和漏区表面造成损伤，导致导电插塞与源区或漏区之间接触界面的形貌变差，从而造成导电插塞与源区或 漏区之间的接触电阻增加。具体请参考图2至图4，是一种在源区和漏区表面形成导电插塞的过程的剖面结构。
[0034]请参考图2，衬底100表面具有栅极结构101，所述栅极结构101两侧的衬底100表面具有源区103a和漏区103b，所述衬底100和栅极结构101表面具有介质层102，所述介质层102表面具有暴露出源区103a和漏区103b对应位置的掩膜层105。
[0035]请参考图3，以所述掩膜层105为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述介质层102直至暴露出源区103a和漏区103b表面为止，在介质层102内形成开口 106。
[0036]请参考图4，去除掩膜层105 (如图3所示)，并在所述开口 106内填充导电材料以形成导电插塞104。
[0037]其中，由于形成开口 106的工艺为各向异性的干法刻蚀工艺，因此所述刻蚀工艺容易导致源区103a和漏区103b表面受到损伤，继而造成开口 106内形成的导电插塞104与源区103a和漏区103b之间的接触界面形貌变差，使得所述导电插塞104与源区103a或漏区103b之间的接触电阻变大。随着半导体器件的尺寸缩小，所述接触电阻对于降低晶体管驱动电流的影响更为显著。
[0038]为了降低导电插塞与源区或漏区之间的接触电阻，一种方法是在源区和漏区表面形成娃覆盖层(Si capping layer),所述介质层形成于所述娃覆盖层表面；在形成介质层内形成暴露出娃覆盖层的开口之后，采用自对准娃化(Self-Aligned Silicide)工艺在所述开口底部的硅覆盖层内扩散金属原子，使所述硅覆盖层形成金属硅化物层；在所述自对准硅化工艺之后，再于开口内形成导电插塞。由于所述导电插塞与源区或漏区之间具有金属硅化物层，所述金属硅化物层能够降低接触电阻。然而，由于形成所述开口的刻蚀工艺需要暴露出所述硅覆盖层，因此所述刻蚀工艺依旧会造成硅覆盖层损伤和减薄，则以所述硅覆盖层形成的金属硅化物层厚度较薄，使得所述金属硅化物层对于降低接触电阻的能力有限，依旧会引起晶体管的驱动电流较小的问题。
[0039]另一种降低导电插塞与源区或漏区之间的接触电阻的方法是，在形成介质层之前，在衬底和栅极结构表面形成氮化硅层，而以氧化硅为材料的介质层形成于所述氮化硅层表面。由于所述氮化硅层与介质层具有刻蚀选择性，所述氮化硅层能够作为在介质层内形成开口的刻蚀停止层(CESL, Contact Etch Stop Layer),即所述在介质层内形成开口的各向异性干法刻蚀工艺停止于所述氮化硅层表面，并且在所述各向异性干法刻蚀工艺之后，以湿法刻蚀工艺去除开口底部剩余的氮化硅层，以此减少开口的形成工艺对源区和漏区的损伤。然而，即使形成所述氮化硅层作为刻蚀停止层，在以湿法刻蚀工艺去除开口底部的氮化硅层时，依旧会对源区和漏区表面造成损伤。
[0040]而且，由于所述湿法刻蚀工艺各向同性，在以垂直于衬底表面的方向刻蚀所述氮化硅层时，还能够以平行于衬底表面的方向对是氮化硅进行刻蚀，因此，在去除所述氮化硅层之后，第一开口底部的氮化硅层侧壁会现对于介质层侧壁凹陷，即发生底切(Undercut)现象，当在所述第一开口内形成导电插塞时，氮化硅层侧壁的氮化硅层侧壁会在第一开口底部形成空隙，造成导电插塞和源区和漏区之间的接触电阻增加。
[0041]为了解决上述问题，本发明提出一种半导体器件的形成方法。其中，在衬底和栅极结构表面形成停止层，在所述停止层表面形成介质层，且所述介质层和停止层的材料不同，使得所述停止层与介质层之间具有刻蚀选择性，因此所述停止层能够定义刻蚀第一开口的停止位置。在介质层内形成第一开口的刻蚀工艺停止于所述停止层表面之后，对第一开口底部的部分停止层进行无定形化处理，使得开口底部形成的无定形层密度小于未经无定形化处理的停止层密度，则所述无定形化层易于被去除，去除所述无定形化层的工艺对源区或漏区的损伤较小，有利于降低源区或漏区与导电结构之间的接触电阻。其次，由于无定形层密度小于剩余的停止层密度，因此经过所述无定形层相对于剩余的停止层之间具有刻蚀选择性，使得去除无定形层的工艺对停止层的损伤较小。而且，由于仅在第一开口底部的停止层进行了无定形化处理，而由介质层覆盖的停止层未经无定形化处理，因此在去除无定形层之后，暴露出的停止层侧壁能够相对于介质层侧壁齐平，从而避免在第一开口底部发生底切现象。因此，形成于所述第一开口内的导电结构与源区和漏区之间的接触电阻降低，所形成的晶体管的驱动电流增强，晶体管的性能改善、稳定性提高。
[0042]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0043]图5至图10是本发明实施例的半导体器件的形成过程的剖面结构示意图。
[0044]请参考图5，提供衬底200，所述衬底200表面具有栅极结构201，所述栅极结构201两侧的衬底200内具有源区和漏区，所述源区和漏区(未示出)表面具有停止层203，所述衬底200、栅极结构201和停止层203表面具有介质层204，所述停止层203和介质层204的材料不同。
[0045]所述衬底200为硅衬底、锗衬底、硅锗衬底、碳化硅衬底、绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。本实施例中，所述衬底200为硅衬底。
[0046]所述栅极结构201用于形成PMOS晶体管或NMOS晶体管。所述栅极结构201包括:位于衬底200表面的栅介质层210、位于栅介质层210表面的栅极层211、以及位于栅极层211和栅介质层210侧壁表面的侧墙212。本实施例中，所述栅介质层210的材料为高K介质材料，所述栅极层211的材料为金属，所述栅极结构201采用后栅工艺形成，所述栅极结构201所形成的晶体管为高K金属栅(HKMG，High-K Metal Gate)晶体管。在其他实施例中，所述栅介质层210的材料为氧化硅，所述栅极层211的材料为多晶硅。
[0047]形成所述栅极结构201的后栅工艺包括:在衬底200表面形成伪栅极结构，所述伪栅极结构包括伪栅介质层、位于伪栅介质层表面的伪栅极层、以及位于伪栅极层和伪栅介质层侧壁表面的侧墙212 ;以所述伪栅极结构为掩膜在所述伪栅极结构两侧的衬底200内形成源区和漏区；在形成源区和漏区之后，在衬底200表面和所述伪栅极结构侧壁表面形成停止层203 ;在所述停止层203表面形成第一子介质层，所述第一子介质层和停止层203暴露出所述伪栅极层；去除所述伪栅极层和伪栅介质层，在所述第一子介质层内形成第二开口 ；在所述第二开口的侧壁和底部表面形成栅介质层210 ;在所述栅介质层210表面形成填充满第二开口的栅极层211 ;在所述第一子介质层和栅极层211表面形成第二子介质层，所述第二子介质层和第一子介质层形成介质层204。
[0048]其中，所述伪栅介质层的材料为氧化硅，所述伪栅基础的材料为多晶硅，所述侧墙212的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合。本实施例中，所述停止层203和第一子介质层的形成工艺包括:在衬底200和伪栅极结构表面沉积停止膜；在所述停止膜表面沉积第一子介质膜；采用抛光工艺平坦化所述第一子介质膜和停止膜，直至暴露出伪栅极层顶部表面为止，形成停止层203和第一子介质膜；在本实施例中，所述停止层203除了位于源区和漏区表面，还位于衬底200表面和侧墙212表面。
[0049]所述停止膜的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺；本实施例中，所述停止膜的形成工艺为等离子体增强化学气相沉积工艺(PECVD，PlasmaEnhanced CVD)所述第一子介质膜和第二子介质膜的形成工艺为等离子体增强化学气相沉积工艺，所形成的第一子介质膜和第二子介质膜为等离子体增强氧化膜(PEOX，PlasmaEnhanced Oxide),即所述介质层204为等离子体增强氧化膜。
[0050]本实施例中，所述停止层203的材料为氮化硅，所述介质层204的材料为氧化硅，所述停止层203和介质层204之间具有刻蚀选择性。所述位于伪栅极结构顶部的部分停止膜能够用于定义抛光工艺的停止位置，而位于源区和漏区表面的停止层203能够在后续形成第一开口时，定义刻蚀工艺的停止位置。
[0051 ] 在本实施例中，所述在形成所述源区和漏区之前，在伪栅极结构两侧的衬底内形成有应力层205，所述应力层205的材料为硅锗或碳化硅；当所形成的晶体管为PMOS晶体管时，所述应力层205的材料为硅锗(SiGe);当所形成的晶体管为NMOS晶体管时，所述应力层205的材料为碳化硅(SiC)。
[0052]所述应力层205的形成工艺包括:在形成停止层203和第一子介质层之前，在所述伪栅极结构两侧的衬底内形成第三开口 ；采用选择性外延沉积工艺在所述第三开口内应力层 205。
[0053]在所述选择性外延沉积工艺过程中，能够通过原位掺杂工艺在应力层205内掺杂P型离子或N型离子，以形成源区和漏区；或者， 在所述选择性外延沉积工艺之后，采用离子注入工艺形成源区和漏区。在其他实施例中，在形成源区和漏区之前，也能够不形成应力层。
[0054]本实施例中，所述第三开口的形成工艺包括:以各向异性的干法刻蚀工艺刻蚀衬底以形成侧壁垂直于衬底200表面的第三开口 ；再以各向异性的湿法刻蚀工艺使所述第三开口的侧壁形成顶角，且所述顶角向伪栅极结构底部延伸，使所述第三开口的侧壁相对于衬底200表面呈“ Σ ”型。在所述具有“ Σ ”型侧壁的第三开口内形成的应力层205能够向晶体管沟道区提供更大应力，以增强沟道区的载流子迁移率。在其他实施例中，所述第三开口的侧壁也能够垂直于衬底200表面。
[0055]所述源区和漏区表面还具有半导体层206，所述停止层203形成于所述半导体层206表面。本实施例中，所述半导体层206位于所述应力205的表面，所述半导体层206的材料为半导体材料，本实施例中的半导体层206材料为硅、厚度为100埃?200埃；在其他实施例中，所述半导体层206的材料还能够与应力层205的材料一致。所述半导体层206的形成工艺为选择性外延沉积工艺。在后续去除第一开口底部的无定形层之后，暴露出所述半导体层206表面。
[0056]本实施例中，所述栅极结构201周围的衬底200中具有隔离结构221，所述隔离结构221的材料为氧化硅。而且，所述隔离结构221表面也能够形成栅极结构201，所述栅极结构201能够作为替代栅，用于使器件分布更均匀，以利于抛光等工艺的进行；此外，所述位于隔离结构221表面的栅极结构201也能够作为芯片电路中的电容结构或电阻结构。
[0057]请参考图6，在介质层204表面形成掩膜层207，所述掩膜层207暴露出源区和漏区的对应位置。
[0058]所述掩膜层207定义了需要形成第一开口的对应位置。本实施例中所述掩膜层207为光刻胶层，所述光刻胶层采用旋涂或喷涂工艺形成，并且经过曝光工艺以图形化。为了提高晶体管的载流子迁移率、提高驱动电流，本实施例中使所述掩膜层207暴露出的区域图形为矩形或条形，且所述矩形的长边与栅极结构201平行，即后续形成的导电结构平行于衬底200表面方向的图形为矩形或条形，使得导电结构与源区或漏区之间的接触面积较大，晶体管驱动电流提闻。
[0059]在本实施例中，由于所述掩膜层207为光刻胶层，因此在形成所述光刻胶层之前，需要在介质层表面形成抗反射结构222，所述抗反射层222用于在曝光工艺中，避免曝光光线在光刻胶层和介质层204的接触界面上发生漫反射而造成曝光图形不稳定的问题。后续刻蚀介质层204之前，现以所述掩膜层207刻蚀所述抗反射结构222，直至暴露出介质层204表面为止。
[0060]所述抗反射层222包括介质抗反射层(DARC, Dielectric Ant1-Reflect1nCoating)、位于所述介质抗反射层表面的粘结层、以及位于粘结层表面的底层抗反射层(BARC7Back Ant1-Reflect1n Coating)。所述介质抗反射层的材料为氮氧化娃,形成工艺化学气相沉积工艺或原子层沉积工艺；所述粘结层的材料为氧化硅，用于增强底层抗反射层和介质抗反射层之间的结合能力，形成工艺为热氧化工艺、化学气相沉积工艺或原子层沉积工艺；所述底层抗反射层的材料为无机材料(例如氮化硅)或有机抗反射材料，形成工艺为化学气相沉积工艺或涂布工艺。
[0061]请参考图7，以所述掩膜层207为掩膜，采用各向异性干法刻蚀工艺刻蚀所述介质层204，直至暴露出停止层203表面为止，在介质层204内形成第一开口 208。
[0062]由于所述介质层204与停止层203的材料不同，所述介质层204与停止层203之间具有刻蚀选择性，因此所述各向异性的干法刻蚀工艺能够停止于所述停止层203表面。本实施例中，所述介质层204的材料为氧化硅，所述各向异性的干法刻蚀工艺参数包括:刻蚀气体为CF4、CHF3> C2F6中的一种或多种，载气为He，压强为20mTorr?200mTorr，刻蚀气体的流速为50sccm?100sccm,载气的流速为50sccm?lOOOsccm。
[0063]在本实施例中，由于掩膜层207图形为矩形，则所形成的所述第一开口 208平行于衬底200表面得到图形为矩形，而且所述矩形的长边平行于所述栅极结构201，使得后续形成于所述第一开口 205内的导电结构与源区和漏区之间的接触面积较大，则源区和漏区之间的电流增大，晶体管沟道区的载流子迁移率提高。
[0064]在本实施例中，所述掩膜层207和抗反射层222在后续形成导电结构之后去除，所述掩膜层207和抗反射层222能够在后续的无定形化工艺、去除无定形层的工艺以及形成导电结构的工艺中保护介质层204的表面免受损伤。
[0065]请参考图8，采用无定形化工艺处理第一开口 208底部的停止层203，使所述第一开口 208底部的停止层203成为无定形层209,所述无定形层209的密度小于未经无定形化处理工艺的停止层203密度。
[0066]所述无定形化工艺能够使第一开口 208底部的部分停止层203无定形化，以形成无定形层209，使得形成于第一开口 208底部的无定形层209与未经过无定形化处理的剩余停止层203之间具有刻蚀选择性，以便在后续刻蚀去除无定形化层时，减少对剩余停止层203的侵蚀。
[0067]本实施例中，所述无定形化工艺为离子注入工艺，所述离子注入工艺的注入方向垂直于衬底表面，所注入的离子为锗离子、氟化硼离子或铟离子。首先，由于所述锗离子、氟化硼离子或铟离子的粒子尺寸均较大，因此通过所述锗离子、氟化硼离子或铟离子的轰击，使第一开口 208底部的部分停止层203疏松，以形成无定形层209，而所述无定形层209相对于剩余的停止层203更易去除，因此在后续去除所述无定形层209之后，剩余的停止层203受到的损伤较小。
[0068]其次，所述离子注入工艺的注入方向垂直于衬底200表面，因此能够使所形成的无定形层209侧壁与第一开口 208的侧壁保持齐平，从而保证了在后续去除所述无定形层209之后，能够使暴露出的停止层203侧壁相对于介质层204侧壁齐平，以此避免在第一开口 208底部发生底切现象，则后续在所述第一开口 208内形成导电结构之后，所述不会在所述导电结构底部产生空隙，有利于降低导电结构与源区和漏区之间的接触电阻。
[0069]在本实施例中，所述离子注入工艺所注入的离子为锗离子时，所述离子注入工艺的参数包括:注入能量为5keV?30keV,注入剂量lE14atom/cm2?lE15atom/cm2。
[0070]在另一实施例中，所述离子注入工艺所注入的离子为氟化硼离子时，所述离子注入工艺的参数包括:注入能量为3keV?40keV,注入剂量lE14atom/cm2?lE15atom/cm2。
[0071]在其他实施例中，所述离子注入工艺所注入的离子为铟离子时，所述离子注入工艺的参数包括:注入能量为30keV?10keV,注入剂量lE13atom/cm2?lE14atom/cm2。
[0072]请参考图9，去除第一开口 208底部的无定形层209 (如图10所示)，并暴露出第一开口 208底部的源区和漏区表面、以及停止层203的侧壁表面，所述第一开口 208底部的停止层203侧壁表面相对于第一开口 208侧壁的介质层204表面齐平。
[0073]本实施例中，去除第一开口 208底部的无定形层209的工艺为湿法刻蚀工艺，刻蚀液为磷酸溶液，所述磷酸溶液中水和磷酸的体积比为300:1?500:1。
[0074]由于所述磷酸溶液的浓度较低，采用所述磷酸溶液刻蚀无定形层时，对于未被无定形化处理的剩余停止层203、的损伤较小，能够避免因第一开口 208底部的停止层203侧壁相对于介质层204侧壁凹陷而形成底切。而且，所述低浓度的磷酸溶液对半导体层206表面的损伤也较少，能够避免半导体层206受到损伤而减薄。
[0075]首先，由于半导体层206的厚度不会被减薄，使得后续以自对准硅化工艺形成于半导体层206表面的接触层厚度较厚，从而增强了源区和漏区之间的电流，以此避免晶体管产生漏电流。
[0076]其次，由于所述半导体层206的厚度不会减薄，则后续形成于第一开口 208内的导电结构到应力层205的距离较大，能够避免所形成的导电结构使得应力层205的应力被释放，保证了晶体管的沟道区具有较好的载流子迁移率。
[0077]再次，由于所述半导体层206的厚度不会被减薄，因此前序形成半导体层206时，无需使半导体层206形成过厚，以防止半导体层206因损伤而减薄，从而节省了工艺时间和工艺成本，使半导体层206的厚度更为精确均匀。
[0078]请参考图10，在去除所述无定形层209之后，在所述第一开口 208内形成导电结构220。
[0079]在本实施例中，在形成导电结构220之前，采用自对 准硅化(Self-AlignedSilicide)工艺使第一开口 208底部的半导体层206表面形成接触层213，所述接触层213的材料为金属化半导体材料。所述自对准硅化工艺包括:在掩膜层207表面和第一开口 208的侧壁和底部表面形成金属层；采用退火工艺使金属层的原子向半导体层202内扩散，在半导体层206表面形成接触层213 ;在退火工艺之后，去除剩余金属层。其中，所述金属层的材料为镍、钴或钛，所述金属层的形成工艺为化学气相沉积工艺或物理气相沉积工艺；所述退火工艺为快速热退火、尖峰退火或激光退火，退火温度为700°C?800°C。本实施例中，在去除金属层之后，去除掩膜层207 (如图9所示)和抗反射层222 (如图9所示)。
[0080]在形成所述接触层213之后，在所述第一开口 208内形成导电结构220。所述导电结构220的材料为铜、钨或铝，所述导电结构220的形成方法包括:介质层204表面和第一开口 208内沉积导电膜；平坦化所述导电膜，直至暴露出介质层204为止。其中，所述导电膜的形成工艺为化学气相沉积工艺或物理气相沉积工艺；所述平坦化工艺为化学机械抛光或回刻蚀工艺，所述回刻蚀工艺能够为干法刻蚀工艺或湿法刻蚀工艺。
[0081]在一实施例中，在形成所述导电膜之前，在介质层204表面和第一开口 208内沉积阻挡层，所述阻挡层的材料为钛、氮化钛、钽、氮化钛中的一种或多种组合，所述阻挡层用于定义了平坦化工艺的停止位置，当平坦化工艺暴露出所述阻挡层之后，继续平坦化所述阻挡层，直至暴露出介质层204表面。
[0082]综上所述，在本实施例中，在衬底和栅极结构表面形成停止层，在所述停止层表面形成介质层，且所述介质层和停止层的材料不同，使得所述停止层与介质层之间具有刻蚀选择性，因此所述停止层能够定义刻蚀第一开口的停止位置。在介质层内形成第一开口的刻蚀工艺停止于所述停止层表面之后，对第一开口底部的部分停止层进行无定形化处理，使得开口底部形成的无定形层密度小于未经无定形化处理的停止层密度，则所述无定形化层易于被去除，去除所述无定形化层的工艺对源区或漏区的损伤较小，有利于降低源区或漏区与导电结构之间的接触电阻。其次，由于无定形层密度小于剩余的停止层密度，因此经过所述无定形层相对于剩余的停止层之间具有刻蚀选择性，使得去除无定形层的工艺对停止层的损伤较小。而且，由于仅在第一开口底部的停止层进行了无定形化处理，而由介质层覆盖的停止层未经无定形化处理，因此在去除无定形层之后，暴露出的停止层侧壁能够相对于介质层侧壁齐平，从而避免在第一开口底部发生底切现象。因此，形成于所述第一开口内的导电结构与源区和漏区之间的接触电阻降低，所形成的晶体管的驱动电流增强，晶体管的性能改善、稳定性提高。
[0083]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【主权项】
1.一种半导体器件的形成方法，其特征在于，包括: 提供衬底，所述衬底表面具有栅极结构，所述栅极结构两侧的衬底内具有源区和漏区，所述源区和漏区表面具有停止层，所述衬底、栅极结构和停止层表面具有介质层，所述停止层和介质层的材料不同； 刻蚀部分介质层，直至暴露出所述停止层表面为止，在介质层内形成第一开口 ； 采用无定形化工艺处理第一开口底部的停止层，使所述第一开口底部的停止层成为无定形层，所述无定形层的密度小于未经无定形化处理工艺的停止层密度； 去除第一开口底部的无定形层，并暴露出第一开口底部的源区和漏区表面、以及停止层的侧壁表面，所述第一开口底部的停止层侧壁表面相对于第一开口侧壁的介质层表面齐平; 在去除所述无定形层之后，在所述第一开口内形成导电结构。2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述无定形化工艺为离子注入工艺，所述离子注入工艺的注入方向垂直于衬底表面，所注入的离子为锗离子、氟化硼离子或铟离子。3.如权利要求2所述的半导体器件的形成方法，其特征在于，所述离子注入工艺所注入的离子为锗离子时，所述离子注入工艺的参数包括:注入能量为5keV?30keV，注入剂量lE14atom/cm2 ?lE15atom/cm2。4.如权利要求2所述的半导体器件的形成方法，其特征在于，所述离子注入工艺所注入的离子为氟化硼离子时，所述离子注入工艺的参数包括:注入能量为3keV?40keV，注入剂量 lE14atom/cm2 ?lE15atom/cm2。5.如权利要求2所述的半导体器件的形成方法，其特征在于，所述离子注入工艺所注入的离子为铟离子时，所述离子注入工艺的参数包括:注入能量为30keV?10keV,注入剂量 lE13atom/cm2 ?lE14atom/cm2。6.如权利要求1所述的半导体器件的形成方法，其特征在于，所述停止层的材料为氮化硅，所述介质层的材料为氧化硅。7.如权利要求6所述的半导体器件的形成方法，其特征在于，去除第一开口底部的无定形层的工艺为湿法刻蚀工艺，刻蚀液为磷酸溶液，所述磷酸溶液中水和磷酸的体积比为300:1 ?500:1。8.如权利要求6所述的半导体器件的形成方法，其特征在于，所述介质层的形成工艺为等离子体增强化学气相沉积工艺；所述停止层的形成工艺为等离子体增强化学气相沉积工艺。9.如权利要求1所述的半导体器件的形成方法，其特征在于，还包括:位于源区和漏区表面的半导体层，所述停止层形成于所述半导体层表面；在去除第一开口底部的无定形层之后，暴露出所述半导体层表面。10.如权利要求9所述的半导体器件的形成方法，其特征在于，所述半导体层的厚度为100埃?200埃。11.如权利要求9所述的半导体器件的形成方法，其特征在于，还包括:在形成导电结构之前，采用自对准硅化工艺使第一开口底部的半导体层表面形成接触层，所述接触层的材料为金属化半导体材料。12.如权利要求1所述的半导体器件的形成方法，其特征在于，所述栅极结构包括:位于衬底表面的栅介质层、位于栅介质层表面的栅极层、以及位于栅极层和栅介质层侧壁表面的侧墙。13.如权利要求12所述的半导体器件的形成方法，其特征在于，所述栅介质层的材料为高K介质材料，所述栅极层的材料为金属，所述栅极结构采用后栅工艺形成。14.如权利要求13所述的半导体器件的形成方法，其特征在于，形成所述栅极结构的后栅工艺包括:在衬底表面形成伪栅极结构，所述伪栅极结构包括伪栅介质层、位于伪栅介质层表面的伪栅极层、以及位于伪栅极层和伪栅介质层侧壁表面的侧墙；在所述伪栅极结构两侧的衬底内形成源区和漏区；在形成源区和漏区之后，在衬底表面和所述伪栅极结构侧壁表面形成停止层；在所述停止层表面形成第一子介质层，所述第一子介质层和停止层暴露出所述伪栅极层；去除所述伪栅极层和伪栅介质层，在所述第一子介质层内形成第二开口 ；在所述第二开口的侧壁和底部表面形成栅介质层；在所述栅介质层表面形成填充满第二开口的栅极层；在所述第一子介质层和栅极层表面形成第二子介质层，所述第二子介质层和第一子介质层形成介质层。15.如权利要求14所述的半导体器件的形成方法，其特征在于，所述源区和漏区内具有应力层，所述应力层的材料为硅锗或碳化硅。16.如权利要求15所述的半导体器件的形成方法，其特征在于，所述应力层的形成工艺包括:在形成停止层和第一子介质层之前，在所述伪栅极结构两侧的衬底内形成第三开口 ；采用选择性外延沉积工艺在所述第三开口内应力层。17.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一开口的形成工艺包括:在介质层表面形成掩膜层，所述掩膜层暴露出源区和漏区的对应位置；以所述掩膜层为掩膜，采用各向异性干法刻蚀工艺刻蚀所述介质层，直至暴露出停止层表面为止，在介质层内形成第一开口。18.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一开口顶部的图形为矩形，形成于所述第一开口内的导电结构顶部图形为矩形。
【专利摘要】一种半导体器件的形成方法，包括：提供表面具有栅极结构的衬底，栅极结构两侧的衬底内具有源区和漏区，源区和漏区表面具有停止层，衬底、栅极结构和停止层表面具有介质层，停止层和介质层的材料不同；刻蚀部分介质层，直至暴露出停止层表面为止，在介质层内形成第一开口；采用无定形化工艺处理第一开口底部的停止层，使第一开口底部的停止层形成无定形层，无定形层的密度小于未经无定形化处理工艺的停止层密度；去除第一开口底部的无定形层，并暴露出第一开口底部的源区和漏区表面、以及停止层的侧壁表面，第一开口底部的停止层侧壁表面相对于第一开口侧壁的介质层表面齐平；之后，在第一开口内形成导电结构。所形成的半导体器件性能改善。
【IPC分类】H01L21/336, H01L21/265
【公开号】CN104900520
【申请号】CN201410076992
【发明人】傅丰华, 虞肖鹏, 洪中山
【申请人】中芯国际集成电路制造(上海)有限公司
【公开日】2015年9月9日
【申请日】2014年3月4日
【技术领域】
[0001]本发明涉及半导体制造技术领域，尤其涉及一种半导体器件的形成方法。
【背景技术】
[0002]随着集成电路制造技术的快速发展，促使集成电路中的半导体器件，尤其是MOS(Metal Oxide Semiconductor,金属-氧化物-半导体)晶体管的尺寸不断地缩小，以此满足集成电路发展的小型化和集成化的要求。
[0003]请参考图1，图1是一种晶体管的剖面结构示意图，包括:位于衬底100表面的栅极结构101,所述栅极结构101包括:位于衬底100表面的栅介质层110、位于栅介质层110表面的栅极层111、以及位于栅介质层110和栅极层111侧壁表面的侧墙112 ;位于所述衬底100和栅极结构101表面的介质层102 ;位于所述栅极结构101两侧的衬底100内的源区103a和漏区103b。
[0004]其中，为了能够对所述源区103a和漏区103b施加偏压，所述源区103a和漏区103b表面还具有导电插塞104,所述导电插塞104能够与芯片电路电互联。
[0005]然而，在现有技术中，所述导电插塞与源区或漏区之间的接触电阻较大，随着半导体器件尺寸的不断缩小，所述接触电阻对于晶体管的驱动电流影响尤为显著。因此，如何降低导电插塞与源区和漏区之间的接触电阻是亟待解决的问题之一。
【发明内容】
[0006]本发明解决的问题是提供一种半导体器件的形成方法，使所形成的半导体器件驱动电流增强、性能更稳定。
[0007]为解决上述问题，本发明提供一种半导体器件的形成方法，包括:提供衬底，所述衬底表面具有栅极结构，所述栅极结构两侧的衬底内具有源区和漏区，所述源区和漏区表面具有停止层，所述衬底、栅极结构和停止层表面具有介质层，所述停止层和介质层的材料不同；刻蚀部分介质层，直至暴露出所述停止层表面为止，在介质层内形成第一开口 ；采用无定形化工艺处理第一开口底部的停止层，使所述第一开口底部的停止层成为无定形层，所述无定形层的密度小于未经无定形化处理工艺的停止层密度；去除第一开口底部的无定形层，并暴露出第一开口底部的源区和漏区表面、以及停止层的侧壁表面，所述第一开口底部的停止层侧壁表面相对于第一开口侧壁的介质层表面齐平；在去除所述无定形层之后，在所述第一开口内形成导电结构。
[0008]可选的，所述无定形化工艺为离子注入工艺，所述离子注入工艺的注入方向垂直于衬底表面，所注入的离子为锗离子、氟化硼离子或铟离子。
[0009]可选的，所述离子注入工艺所注入的离子为锗离子时，所述离子注入工艺的参数包括:注入能量为5keV?30keV,注入剂量lE14atom/cm2?lE15atom/cm2。
[0010]可选的，所述离子注入工艺所注入的离子为氟化硼离子时，所述离子注入工艺的参数包括:注入能量为3keV?40keV,注入剂量lE14atom/cm2?lE15atom/cm2。
[0011]可选的，所述离子注入工艺所注入的离子为铟离子时，所述离子注入工艺的参数包括:注入能量为30keV?10keV,注入剂量lE13atom/cm2?lE14atom/cm2。
[0012]可选的，所述停止层的材料为氮化硅，所述介质层的材料为氧化硅。
[0013]可选的，去除第一开口底部的无定形层的工艺为湿法刻蚀工艺，刻蚀液为磷酸溶液，所述磷酸溶液中水和磷酸的体积比为300:1?500:1。
[0014]可选的，所述介质层的形成工艺为等离子体增强化学气相沉积工艺；所述停止层的形成工艺为等离子体增强化学气相沉积工艺。
[0015]可选的，还包括:位于源区和漏区表面的半导体层，所述停止层形成于所述半导体层表面；在去除第一开口底部的无定形层之后，暴露出所述半导体层表面。
[0016]可选的,所述半导体层的材料为娃,所述半导体层的厚度为100埃?200埃。
[0017]可选的，还包括:在形成导电结构之前，采用自对准硅化工艺使第一开口底部的半导体层表面形成接触层，所述接触层的材料为金属化半导体材料。
[0018]可选的，所述栅极结构包括:位于衬底表面的栅介质层、位于栅介质层表面的栅极层、以及位于栅极层和栅介质层侧壁表面的侧墙。
[0019]可选的，所述栅介质层的材料为高K介质材料，所述栅极层的材料为金属，所述栅极结构采用后栅工艺形成。
[0020]可选的，形成所述栅极结构的后栅工艺包括:在衬底表面形成伪栅极结构，所述伪栅极结构包括伪栅介质层、位于伪栅介质层表面的伪栅极层、以及位于伪栅极层和伪栅介质层侧壁表面的侧墙；在所述伪栅极结构两侧的衬底内形成源区和漏区；在形成源区和漏区之后，在衬底表面和所述伪栅极结构侧壁表面形成停止层；在所述停止层表面形成第一子介质层，所述第一子介质层和停止层暴露出所述伪栅极层；去除所述伪栅极层和伪栅介质层，在所述第一子介质层内形成第二开口 ；在所述第二开口的侧壁和底部表面形成栅介质层；在所述栅介质层表面形成填充满第二开口的栅极层；在所述第一子介质层和栅极层表面形成第二子介质层，所述第二子介质层和第一子介质层形成介质层。
[0021]可选的，所述源区和漏区内具有应力层，所述应力层的材料为硅锗或碳化硅。
[0022]可选的，所述应力层的形成工艺包括:在形成停止层和第一子介质层之前，在所述伪栅极结构两侧的衬底内形成第三开口 ；采用选择性外延沉积工艺在所述第三开口内应力层。
[0023]可选的，所述第一开口的形成工艺包括:在介质层表面形成掩膜层，所述掩膜层暴露出源区和漏区的对应位置；以所述掩膜层为掩膜，采用各向异性干法刻蚀工艺刻蚀所述介质层，直至暴露出停止层表面为止，在介质层内形成第一开口。
[0024]可选的，所述第一开口顶部的图形为矩形，形成于所述第一开口内的导电结构顶部图形为矩形。
[0025]与现有技术相比，本发明的技术方案具有以下优点:
[0026]本发明的形成方法中，在衬底和栅极结构表面形成停止层，在所述停止层表面形成介质层，且所述介质层和停止层的材料不同，使得所述停止层与介质层之间具有刻蚀选择性，因此所述停止层能够定义刻蚀第一开口的停止位置。在介质层内形成第一开口的刻蚀工艺停止于所述停止层表面之后，对第一开口底部的部分停止层进行无定形化处理，使得开口底部形成的无定形层密度小于未经无定形化处理的停止层密度，则所述无定形化层易于被去除，去除所述无定形化层的工艺对源区或漏区的损伤较小，有利于降低源区或漏区与导电结构之间的接触电阻。其次，由于无定形层密度小于剩余的停止层密度，因此经过所述无定形层相对于剩余的停止层之间具有刻蚀选择性，使得去除无定形层的工艺对停止层的损伤较小。而且，由于仅在第一开口底部的停止层进行了无定形化处理，而由介质层覆盖的停止层未经无定形化处理，因此在去除无定形层之后，暴露出的停止层侧壁能够相对于介质层侧壁齐平，从而避免在第一开口底部发生底切现象。因此，形成于所述第一开口内的导电结构与源区和漏区之间的接触电阻降低，所形成的晶体管的驱动电流增强，晶体管的性能改善、稳定性提高。
[0027]进一步，所述无定形化工艺为离子注入工艺，所述离子注入工艺的注入方向垂直于衬底表面，所注入的离子为锗离子、氟化硼离子或铟离子。首先，由于所述锗离子、氟化硼离子或铟离子均为粒子尺寸均较大，因此经过所述锗离子、氟化硼离子或铟离子的注入，能够将第一开口底部的部分停止层击打疏松，以此使所述部分停止层成为无定形层。其次，所述离子注入工艺的注入方向垂直于衬底表面，因此能够使所形成的无定形层侧壁与第一开口的侧壁保持齐平，从而在去除所述无定形层之后，暴露出的停止层侧壁相对于介质层侧壁齐平，以此避免第一开口底部发生底切现象。
[0028]进一步，去除第一开口底部的无定形层的工艺为湿法刻蚀工艺，刻蚀液为磷酸溶液，所述磷酸溶液中水和磷酸的体积比为300:1?500:1。由于所述磷酸溶液的浓度较低，因此所述磷酸溶液对于未被无定形化处理的剩余停止层、以及源区和漏区表面的损伤较低，不仅保证了源区和漏区表面的形貌良好，而且避免了第一开口底部发生底切现象，形成于第一开口内的导电结构与源区和漏区之间的接触电阻降低，所形成的半导体器件的驱动电流提高、性能改善。
【附图说明】
[0029]图1是一种晶体管的剖面结构示意图；
[0030]图2至图4是一种在源区和漏区表面形成导电插塞的过程的剖面结构；
[0031]图5至图10是本发明实施例的半导体器件的形成过程的剖面结构示意图。
【具体实施方式】
[0032]如【背景技术】所述，所述导电插塞与源区或漏区之间的接触电阻较大，容易使降低晶体管的驱动电流，使晶体管的性能变差。
[0033]经过研究发现，由于在形成导电插塞的过程中，容易对源区和漏区表面造成损伤，导致导电插塞与源区或漏区之间接触界面的形貌变差，从而造成导电插塞与源区或 漏区之间的接触电阻增加。具体请参考图2至图4，是一种在源区和漏区表面形成导电插塞的过程的剖面结构。
[0034]请参考图2，衬底100表面具有栅极结构101，所述栅极结构101两侧的衬底100表面具有源区103a和漏区103b，所述衬底100和栅极结构101表面具有介质层102，所述介质层102表面具有暴露出源区103a和漏区103b对应位置的掩膜层105。
[0035]请参考图3，以所述掩膜层105为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述介质层102直至暴露出源区103a和漏区103b表面为止，在介质层102内形成开口 106。
[0036]请参考图4，去除掩膜层105 (如图3所示)，并在所述开口 106内填充导电材料以形成导电插塞104。
[0037]其中，由于形成开口 106的工艺为各向异性的干法刻蚀工艺，因此所述刻蚀工艺容易导致源区103a和漏区103b表面受到损伤，继而造成开口 106内形成的导电插塞104与源区103a和漏区103b之间的接触界面形貌变差，使得所述导电插塞104与源区103a或漏区103b之间的接触电阻变大。随着半导体器件的尺寸缩小，所述接触电阻对于降低晶体管驱动电流的影响更为显著。
[0038]为了降低导电插塞与源区或漏区之间的接触电阻，一种方法是在源区和漏区表面形成娃覆盖层(Si capping layer),所述介质层形成于所述娃覆盖层表面；在形成介质层内形成暴露出娃覆盖层的开口之后，采用自对准娃化(Self-Aligned Silicide)工艺在所述开口底部的硅覆盖层内扩散金属原子，使所述硅覆盖层形成金属硅化物层；在所述自对准硅化工艺之后，再于开口内形成导电插塞。由于所述导电插塞与源区或漏区之间具有金属硅化物层，所述金属硅化物层能够降低接触电阻。然而，由于形成所述开口的刻蚀工艺需要暴露出所述硅覆盖层，因此所述刻蚀工艺依旧会造成硅覆盖层损伤和减薄，则以所述硅覆盖层形成的金属硅化物层厚度较薄，使得所述金属硅化物层对于降低接触电阻的能力有限，依旧会引起晶体管的驱动电流较小的问题。
[0039]另一种降低导电插塞与源区或漏区之间的接触电阻的方法是，在形成介质层之前，在衬底和栅极结构表面形成氮化硅层，而以氧化硅为材料的介质层形成于所述氮化硅层表面。由于所述氮化硅层与介质层具有刻蚀选择性，所述氮化硅层能够作为在介质层内形成开口的刻蚀停止层(CESL, Contact Etch Stop Layer),即所述在介质层内形成开口的各向异性干法刻蚀工艺停止于所述氮化硅层表面，并且在所述各向异性干法刻蚀工艺之后，以湿法刻蚀工艺去除开口底部剩余的氮化硅层，以此减少开口的形成工艺对源区和漏区的损伤。然而，即使形成所述氮化硅层作为刻蚀停止层，在以湿法刻蚀工艺去除开口底部的氮化硅层时，依旧会对源区和漏区表面造成损伤。
[0040]而且，由于所述湿法刻蚀工艺各向同性，在以垂直于衬底表面的方向刻蚀所述氮化硅层时，还能够以平行于衬底表面的方向对是氮化硅进行刻蚀，因此，在去除所述氮化硅层之后，第一开口底部的氮化硅层侧壁会现对于介质层侧壁凹陷，即发生底切(Undercut)现象，当在所述第一开口内形成导电插塞时，氮化硅层侧壁的氮化硅层侧壁会在第一开口底部形成空隙，造成导电插塞和源区和漏区之间的接触电阻增加。
[0041]为了解决上述问题，本发明提出一种半导体器件的形成方法。其中，在衬底和栅极结构表面形成停止层，在所述停止层表面形成介质层，且所述介质层和停止层的材料不同，使得所述停止层与介质层之间具有刻蚀选择性，因此所述停止层能够定义刻蚀第一开口的停止位置。在介质层内形成第一开口的刻蚀工艺停止于所述停止层表面之后，对第一开口底部的部分停止层进行无定形化处理，使得开口底部形成的无定形层密度小于未经无定形化处理的停止层密度，则所述无定形化层易于被去除，去除所述无定形化层的工艺对源区或漏区的损伤较小，有利于降低源区或漏区与导电结构之间的接触电阻。其次，由于无定形层密度小于剩余的停止层密度，因此经过所述无定形层相对于剩余的停止层之间具有刻蚀选择性，使得去除无定形层的工艺对停止层的损伤较小。而且，由于仅在第一开口底部的停止层进行了无定形化处理，而由介质层覆盖的停止层未经无定形化处理，因此在去除无定形层之后，暴露出的停止层侧壁能够相对于介质层侧壁齐平，从而避免在第一开口底部发生底切现象。因此，形成于所述第一开口内的导电结构与源区和漏区之间的接触电阻降低，所形成的晶体管的驱动电流增强，晶体管的性能改善、稳定性提高。
[0042]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0043]图5至图10是本发明实施例的半导体器件的形成过程的剖面结构示意图。
[0044]请参考图5，提供衬底200，所述衬底200表面具有栅极结构201，所述栅极结构201两侧的衬底200内具有源区和漏区，所述源区和漏区(未示出)表面具有停止层203，所述衬底200、栅极结构201和停止层203表面具有介质层204，所述停止层203和介质层204的材料不同。
[0045]所述衬底200为硅衬底、锗衬底、硅锗衬底、碳化硅衬底、绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。本实施例中，所述衬底200为硅衬底。
[0046]所述栅极结构201用于形成PMOS晶体管或NMOS晶体管。所述栅极结构201包括:位于衬底200表面的栅介质层210、位于栅介质层210表面的栅极层211、以及位于栅极层211和栅介质层210侧壁表面的侧墙212。本实施例中，所述栅介质层210的材料为高K介质材料，所述栅极层211的材料为金属，所述栅极结构201采用后栅工艺形成，所述栅极结构201所形成的晶体管为高K金属栅(HKMG，High-K Metal Gate)晶体管。在其他实施例中，所述栅介质层210的材料为氧化硅，所述栅极层211的材料为多晶硅。
[0047]形成所述栅极结构201的后栅工艺包括:在衬底200表面形成伪栅极结构，所述伪栅极结构包括伪栅介质层、位于伪栅介质层表面的伪栅极层、以及位于伪栅极层和伪栅介质层侧壁表面的侧墙212 ;以所述伪栅极结构为掩膜在所述伪栅极结构两侧的衬底200内形成源区和漏区；在形成源区和漏区之后，在衬底200表面和所述伪栅极结构侧壁表面形成停止层203 ;在所述停止层203表面形成第一子介质层，所述第一子介质层和停止层203暴露出所述伪栅极层；去除所述伪栅极层和伪栅介质层，在所述第一子介质层内形成第二开口 ；在所述第二开口的侧壁和底部表面形成栅介质层210 ;在所述栅介质层210表面形成填充满第二开口的栅极层211 ;在所述第一子介质层和栅极层211表面形成第二子介质层，所述第二子介质层和第一子介质层形成介质层204。
[0048]其中，所述伪栅介质层的材料为氧化硅，所述伪栅基础的材料为多晶硅，所述侧墙212的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合。本实施例中，所述停止层203和第一子介质层的形成工艺包括:在衬底200和伪栅极结构表面沉积停止膜；在所述停止膜表面沉积第一子介质膜；采用抛光工艺平坦化所述第一子介质膜和停止膜，直至暴露出伪栅极层顶部表面为止，形成停止层203和第一子介质膜；在本实施例中，所述停止层203除了位于源区和漏区表面，还位于衬底200表面和侧墙212表面。
[0049]所述停止膜的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺；本实施例中，所述停止膜的形成工艺为等离子体增强化学气相沉积工艺(PECVD，PlasmaEnhanced CVD)所述第一子介质膜和第二子介质膜的形成工艺为等离子体增强化学气相沉积工艺，所形成的第一子介质膜和第二子介质膜为等离子体增强氧化膜(PEOX，PlasmaEnhanced Oxide),即所述介质层204为等离子体增强氧化膜。
[0050]本实施例中，所述停止层203的材料为氮化硅，所述介质层204的材料为氧化硅，所述停止层203和介质层204之间具有刻蚀选择性。所述位于伪栅极结构顶部的部分停止膜能够用于定义抛光工艺的停止位置，而位于源区和漏区表面的停止层203能够在后续形成第一开口时，定义刻蚀工艺的停止位置。
[0051 ] 在本实施例中，所述在形成所述源区和漏区之前，在伪栅极结构两侧的衬底内形成有应力层205，所述应力层205的材料为硅锗或碳化硅；当所形成的晶体管为PMOS晶体管时，所述应力层205的材料为硅锗(SiGe);当所形成的晶体管为NMOS晶体管时，所述应力层205的材料为碳化硅(SiC)。
[0052]所述应力层205的形成工艺包括:在形成停止层203和第一子介质层之前，在所述伪栅极结构两侧的衬底内形成第三开口 ；采用选择性外延沉积工艺在所述第三开口内应力层 205。
[0053]在所述选择性外延沉积工艺过程中，能够通过原位掺杂工艺在应力层205内掺杂P型离子或N型离子，以形成源区和漏区；或者， 在所述选择性外延沉积工艺之后，采用离子注入工艺形成源区和漏区。在其他实施例中，在形成源区和漏区之前，也能够不形成应力层。
[0054]本实施例中，所述第三开口的形成工艺包括:以各向异性的干法刻蚀工艺刻蚀衬底以形成侧壁垂直于衬底200表面的第三开口 ；再以各向异性的湿法刻蚀工艺使所述第三开口的侧壁形成顶角，且所述顶角向伪栅极结构底部延伸，使所述第三开口的侧壁相对于衬底200表面呈“ Σ ”型。在所述具有“ Σ ”型侧壁的第三开口内形成的应力层205能够向晶体管沟道区提供更大应力，以增强沟道区的载流子迁移率。在其他实施例中，所述第三开口的侧壁也能够垂直于衬底200表面。
[0055]所述源区和漏区表面还具有半导体层206，所述停止层203形成于所述半导体层206表面。本实施例中，所述半导体层206位于所述应力205的表面，所述半导体层206的材料为半导体材料，本实施例中的半导体层206材料为硅、厚度为100埃?200埃；在其他实施例中，所述半导体层206的材料还能够与应力层205的材料一致。所述半导体层206的形成工艺为选择性外延沉积工艺。在后续去除第一开口底部的无定形层之后，暴露出所述半导体层206表面。
[0056]本实施例中，所述栅极结构201周围的衬底200中具有隔离结构221，所述隔离结构221的材料为氧化硅。而且，所述隔离结构221表面也能够形成栅极结构201，所述栅极结构201能够作为替代栅，用于使器件分布更均匀，以利于抛光等工艺的进行；此外，所述位于隔离结构221表面的栅极结构201也能够作为芯片电路中的电容结构或电阻结构。
[0057]请参考图6，在介质层204表面形成掩膜层207，所述掩膜层207暴露出源区和漏区的对应位置。
[0058]所述掩膜层207定义了需要形成第一开口的对应位置。本实施例中所述掩膜层207为光刻胶层，所述光刻胶层采用旋涂或喷涂工艺形成，并且经过曝光工艺以图形化。为了提高晶体管的载流子迁移率、提高驱动电流，本实施例中使所述掩膜层207暴露出的区域图形为矩形或条形，且所述矩形的长边与栅极结构201平行，即后续形成的导电结构平行于衬底200表面方向的图形为矩形或条形，使得导电结构与源区或漏区之间的接触面积较大，晶体管驱动电流提闻。
[0059]在本实施例中，由于所述掩膜层207为光刻胶层，因此在形成所述光刻胶层之前，需要在介质层表面形成抗反射结构222，所述抗反射层222用于在曝光工艺中，避免曝光光线在光刻胶层和介质层204的接触界面上发生漫反射而造成曝光图形不稳定的问题。后续刻蚀介质层204之前，现以所述掩膜层207刻蚀所述抗反射结构222，直至暴露出介质层204表面为止。
[0060]所述抗反射层222包括介质抗反射层(DARC, Dielectric Ant1-Reflect1nCoating)、位于所述介质抗反射层表面的粘结层、以及位于粘结层表面的底层抗反射层(BARC7Back Ant1-Reflect1n Coating)。所述介质抗反射层的材料为氮氧化娃,形成工艺化学气相沉积工艺或原子层沉积工艺；所述粘结层的材料为氧化硅，用于增强底层抗反射层和介质抗反射层之间的结合能力，形成工艺为热氧化工艺、化学气相沉积工艺或原子层沉积工艺；所述底层抗反射层的材料为无机材料(例如氮化硅)或有机抗反射材料，形成工艺为化学气相沉积工艺或涂布工艺。
[0061]请参考图7，以所述掩膜层207为掩膜，采用各向异性干法刻蚀工艺刻蚀所述介质层204，直至暴露出停止层203表面为止，在介质层204内形成第一开口 208。
[0062]由于所述介质层204与停止层203的材料不同，所述介质层204与停止层203之间具有刻蚀选择性，因此所述各向异性的干法刻蚀工艺能够停止于所述停止层203表面。本实施例中，所述介质层204的材料为氧化硅，所述各向异性的干法刻蚀工艺参数包括:刻蚀气体为CF4、CHF3> C2F6中的一种或多种，载气为He，压强为20mTorr?200mTorr，刻蚀气体的流速为50sccm?100sccm,载气的流速为50sccm?lOOOsccm。
[0063]在本实施例中，由于掩膜层207图形为矩形，则所形成的所述第一开口 208平行于衬底200表面得到图形为矩形，而且所述矩形的长边平行于所述栅极结构201，使得后续形成于所述第一开口 205内的导电结构与源区和漏区之间的接触面积较大，则源区和漏区之间的电流增大，晶体管沟道区的载流子迁移率提高。
[0064]在本实施例中，所述掩膜层207和抗反射层222在后续形成导电结构之后去除，所述掩膜层207和抗反射层222能够在后续的无定形化工艺、去除无定形层的工艺以及形成导电结构的工艺中保护介质层204的表面免受损伤。
[0065]请参考图8，采用无定形化工艺处理第一开口 208底部的停止层203，使所述第一开口 208底部的停止层203成为无定形层209,所述无定形层209的密度小于未经无定形化处理工艺的停止层203密度。
[0066]所述无定形化工艺能够使第一开口 208底部的部分停止层203无定形化，以形成无定形层209，使得形成于第一开口 208底部的无定形层209与未经过无定形化处理的剩余停止层203之间具有刻蚀选择性，以便在后续刻蚀去除无定形化层时，减少对剩余停止层203的侵蚀。
[0067]本实施例中，所述无定形化工艺为离子注入工艺，所述离子注入工艺的注入方向垂直于衬底表面，所注入的离子为锗离子、氟化硼离子或铟离子。首先，由于所述锗离子、氟化硼离子或铟离子的粒子尺寸均较大，因此通过所述锗离子、氟化硼离子或铟离子的轰击，使第一开口 208底部的部分停止层203疏松，以形成无定形层209，而所述无定形层209相对于剩余的停止层203更易去除，因此在后续去除所述无定形层209之后，剩余的停止层203受到的损伤较小。
[0068]其次，所述离子注入工艺的注入方向垂直于衬底200表面，因此能够使所形成的无定形层209侧壁与第一开口 208的侧壁保持齐平，从而保证了在后续去除所述无定形层209之后，能够使暴露出的停止层203侧壁相对于介质层204侧壁齐平，以此避免在第一开口 208底部发生底切现象，则后续在所述第一开口 208内形成导电结构之后，所述不会在所述导电结构底部产生空隙，有利于降低导电结构与源区和漏区之间的接触电阻。
[0069]在本实施例中，所述离子注入工艺所注入的离子为锗离子时，所述离子注入工艺的参数包括:注入能量为5keV?30keV,注入剂量lE14atom/cm2?lE15atom/cm2。
[0070]在另一实施例中，所述离子注入工艺所注入的离子为氟化硼离子时，所述离子注入工艺的参数包括:注入能量为3keV?40keV,注入剂量lE14atom/cm2?lE15atom/cm2。
[0071]在其他实施例中，所述离子注入工艺所注入的离子为铟离子时，所述离子注入工艺的参数包括:注入能量为30keV?10keV,注入剂量lE13atom/cm2?lE14atom/cm2。
[0072]请参考图9，去除第一开口 208底部的无定形层209 (如图10所示)，并暴露出第一开口 208底部的源区和漏区表面、以及停止层203的侧壁表面，所述第一开口 208底部的停止层203侧壁表面相对于第一开口 208侧壁的介质层204表面齐平。
[0073]本实施例中，去除第一开口 208底部的无定形层209的工艺为湿法刻蚀工艺，刻蚀液为磷酸溶液，所述磷酸溶液中水和磷酸的体积比为300:1?500:1。
[0074]由于所述磷酸溶液的浓度较低，采用所述磷酸溶液刻蚀无定形层时，对于未被无定形化处理的剩余停止层203、的损伤较小，能够避免因第一开口 208底部的停止层203侧壁相对于介质层204侧壁凹陷而形成底切。而且，所述低浓度的磷酸溶液对半导体层206表面的损伤也较少，能够避免半导体层206受到损伤而减薄。
[0075]首先，由于半导体层206的厚度不会被减薄，使得后续以自对准硅化工艺形成于半导体层206表面的接触层厚度较厚，从而增强了源区和漏区之间的电流，以此避免晶体管产生漏电流。
[0076]其次，由于所述半导体层206的厚度不会减薄，则后续形成于第一开口 208内的导电结构到应力层205的距离较大，能够避免所形成的导电结构使得应力层205的应力被释放，保证了晶体管的沟道区具有较好的载流子迁移率。
[0077]再次，由于所述半导体层206的厚度不会被减薄，因此前序形成半导体层206时，无需使半导体层206形成过厚，以防止半导体层206因损伤而减薄，从而节省了工艺时间和工艺成本，使半导体层206的厚度更为精确均匀。
[0078]请参考图10，在去除所述无定形层209之后，在所述第一开口 208内形成导电结构220。
[0079]在本实施例中，在形成导电结构220之前，采用自对 准硅化(Self-AlignedSilicide)工艺使第一开口 208底部的半导体层206表面形成接触层213，所述接触层213的材料为金属化半导体材料。所述自对准硅化工艺包括:在掩膜层207表面和第一开口 208的侧壁和底部表面形成金属层；采用退火工艺使金属层的原子向半导体层202内扩散，在半导体层206表面形成接触层213 ;在退火工艺之后，去除剩余金属层。其中，所述金属层的材料为镍、钴或钛，所述金属层的形成工艺为化学气相沉积工艺或物理气相沉积工艺；所述退火工艺为快速热退火、尖峰退火或激光退火，退火温度为700°C?800°C。本实施例中，在去除金属层之后，去除掩膜层207 (如图9所示)和抗反射层222 (如图9所示)。
[0080]在形成所述接触层213之后，在所述第一开口 208内形成导电结构220。所述导电结构220的材料为铜、钨或铝，所述导电结构220的形成方法包括:介质层204表面和第一开口 208内沉积导电膜；平坦化所述导电膜，直至暴露出介质层204为止。其中，所述导电膜的形成工艺为化学气相沉积工艺或物理气相沉积工艺；所述平坦化工艺为化学机械抛光或回刻蚀工艺，所述回刻蚀工艺能够为干法刻蚀工艺或湿法刻蚀工艺。
[0081]在一实施例中，在形成所述导电膜之前，在介质层204表面和第一开口 208内沉积阻挡层，所述阻挡层的材料为钛、氮化钛、钽、氮化钛中的一种或多种组合，所述阻挡层用于定义了平坦化工艺的停止位置，当平坦化工艺暴露出所述阻挡层之后，继续平坦化所述阻挡层，直至暴露出介质层204表面。
[0082]综上所述，在本实施例中，在衬底和栅极结构表面形成停止层，在所述停止层表面形成介质层，且所述介质层和停止层的材料不同，使得所述停止层与介质层之间具有刻蚀选择性，因此所述停止层能够定义刻蚀第一开口的停止位置。在介质层内形成第一开口的刻蚀工艺停止于所述停止层表面之后，对第一开口底部的部分停止层进行无定形化处理，使得开口底部形成的无定形层密度小于未经无定形化处理的停止层密度，则所述无定形化层易于被去除，去除所述无定形化层的工艺对源区或漏区的损伤较小，有利于降低源区或漏区与导电结构之间的接触电阻。其次，由于无定形层密度小于剩余的停止层密度，因此经过所述无定形层相对于剩余的停止层之间具有刻蚀选择性，使得去除无定形层的工艺对停止层的损伤较小。而且，由于仅在第一开口底部的停止层进行了无定形化处理，而由介质层覆盖的停止层未经无定形化处理，因此在去除无定形层之后，暴露出的停止层侧壁能够相对于介质层侧壁齐平，从而避免在第一开口底部发生底切现象。因此，形成于所述第一开口内的导电结构与源区和漏区之间的接触电阻降低，所形成的晶体管的驱动电流增强，晶体管的性能改善、稳定性提高。
[0083]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【主权项】
1.一种半导体器件的形成方法，其特征在于，包括: 提供衬底，所述衬底表面具有栅极结构，所述栅极结构两侧的衬底内具有源区和漏区，所述源区和漏区表面具有停止层，所述衬底、栅极结构和停止层表面具有介质层，所述停止层和介质层的材料不同； 刻蚀部分介质层，直至暴露出所述停止层表面为止，在介质层内形成第一开口 ； 采用无定形化工艺处理第一开口底部的停止层，使所述第一开口底部的停止层成为无定形层，所述无定形层的密度小于未经无定形化处理工艺的停止层密度； 去除第一开口底部的无定形层，并暴露出第一开口底部的源区和漏区表面、以及停止层的侧壁表面，所述第一开口底部的停止层侧壁表面相对于第一开口侧壁的介质层表面齐平; 在去除所述无定形层之后，在所述第一开口内形成导电结构。2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述无定形化工艺为离子注入工艺，所述离子注入工艺的注入方向垂直于衬底表面，所注入的离子为锗离子、氟化硼离子或铟离子。3.如权利要求2所述的半导体器件的形成方法，其特征在于，所述离子注入工艺所注入的离子为锗离子时，所述离子注入工艺的参数包括:注入能量为5keV?30keV，注入剂量lE14atom/cm2 ?lE15atom/cm2。4.如权利要求2所述的半导体器件的形成方法，其特征在于，所述离子注入工艺所注入的离子为氟化硼离子时，所述离子注入工艺的参数包括:注入能量为3keV?40keV，注入剂量 lE14atom/cm2 ?lE15atom/cm2。5.如权利要求2所述的半导体器件的形成方法，其特征在于，所述离子注入工艺所注入的离子为铟离子时，所述离子注入工艺的参数包括:注入能量为30keV?10keV,注入剂量 lE13atom/cm2 ?lE14atom/cm2。6.如权利要求1所述的半导体器件的形成方法，其特征在于，所述停止层的材料为氮化硅，所述介质层的材料为氧化硅。7.如权利要求6所述的半导体器件的形成方法，其特征在于，去除第一开口底部的无定形层的工艺为湿法刻蚀工艺，刻蚀液为磷酸溶液，所述磷酸溶液中水和磷酸的体积比为300:1 ?500:1。8.如权利要求6所述的半导体器件的形成方法，其特征在于，所述介质层的形成工艺为等离子体增强化学气相沉积工艺；所述停止层的形成工艺为等离子体增强化学气相沉积工艺。9.如权利要求1所述的半导体器件的形成方法，其特征在于，还包括:位于源区和漏区表面的半导体层，所述停止层形成于所述半导体层表面；在去除第一开口底部的无定形层之后，暴露出所述半导体层表面。10.如权利要求9所述的半导体器件的形成方法，其特征在于，所述半导体层的厚度为100埃?200埃。11.如权利要求9所述的半导体器件的形成方法，其特征在于，还包括:在形成导电结构之前，采用自对准硅化工艺使第一开口底部的半导体层表面形成接触层，所述接触层的材料为金属化半导体材料。12.如权利要求1所述的半导体器件的形成方法，其特征在于，所述栅极结构包括:位于衬底表面的栅介质层、位于栅介质层表面的栅极层、以及位于栅极层和栅介质层侧壁表面的侧墙。13.如权利要求12所述的半导体器件的形成方法，其特征在于，所述栅介质层的材料为高K介质材料，所述栅极层的材料为金属，所述栅极结构采用后栅工艺形成。14.如权利要求13所述的半导体器件的形成方法，其特征在于，形成所述栅极结构的后栅工艺包括:在衬底表面形成伪栅极结构，所述伪栅极结构包括伪栅介质层、位于伪栅介质层表面的伪栅极层、以及位于伪栅极层和伪栅介质层侧壁表面的侧墙；在所述伪栅极结构两侧的衬底内形成源区和漏区；在形成源区和漏区之后，在衬底表面和所述伪栅极结构侧壁表面形成停止层；在所述停止层表面形成第一子介质层，所述第一子介质层和停止层暴露出所述伪栅极层；去除所述伪栅极层和伪栅介质层，在所述第一子介质层内形成第二开口 ；在所述第二开口的侧壁和底部表面形成栅介质层；在所述栅介质层表面形成填充满第二开口的栅极层；在所述第一子介质层和栅极层表面形成第二子介质层，所述第二子介质层和第一子介质层形成介质层。15.如权利要求14所述的半导体器件的形成方法，其特征在于，所述源区和漏区内具有应力层，所述应力层的材料为硅锗或碳化硅。16.如权利要求15所述的半导体器件的形成方法，其特征在于，所述应力层的形成工艺包括:在形成停止层和第一子介质层之前，在所述伪栅极结构两侧的衬底内形成第三开口 ；采用选择性外延沉积工艺在所述第三开口内应力层。17.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一开口的形成工艺包括:在介质层表面形成掩膜层，所述掩膜层暴露出源区和漏区的对应位置；以所述掩膜层为掩膜，采用各向异性干法刻蚀工艺刻蚀所述介质层，直至暴露出停止层表面为止，在介质层内形成第一开口。18.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一开口顶部的图形为矩形，形成于所述第一开口内的导电结构顶部图形为矩形。
【专利摘要】一种半导体器件的形成方法，包括：提供表面具有栅极结构的衬底，栅极结构两侧的衬底内具有源区和漏区，源区和漏区表面具有停止层，衬底、栅极结构和停止层表面具有介质层，停止层和介质层的材料不同；刻蚀部分介质层，直至暴露出停止层表面为止，在介质层内形成第一开口；采用无定形化工艺处理第一开口底部的停止层，使第一开口底部的停止层形成无定形层，无定形层的密度小于未经无定形化处理工艺的停止层密度；去除第一开口底部的无定形层，并暴露出第一开口底部的源区和漏区表面、以及停止层的侧壁表面，第一开口底部的停止层侧壁表面相对于第一开口侧壁的介质层表面齐平；之后，在第一开口内形成导电结构。所形成的半导体器件性能改善。
【IPC分类】H01L21/336, H01L21/265
【公开号】CN104900520
【申请号】CN201410076992
【发明人】傅丰华, 虞肖鹏, 洪中山
【申请人】中芯国际集成电路制造(上海)有限公司
【公开日】2015年9月9日
【申请日】2014年3月4日
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