Mos晶体管的制作方法及半导体器件的制作方法
Mos晶体管的制作方法及半导体器件的制作方法
【技术领域】
[0001] 本发明涉及半导体制造技术领域，尤其涉及一种M0S晶体管的制作方法及半导体 器件的制作方法。
【背景技术】
[0002] 随着集成电路特征尺寸缩小至深亚微米的领域，晶体管的栅极尺寸缩小，相应地 作为栅介质层的二氧化娃层的厚度也需要减小，W提高晶体管的栅极电容，防止器件出现 短沟道效应。但是当栅介质层厚度逐渐缩小，栅介质层的厚度减小至3纳米W下，随之产生 很多问题，例如；（0漏电流增加；（2)杂质扩散，即栅介质层和半导体衬底之间存在杂质浓 度梯度，所述杂质会从栅极中扩散到半导体衬底中或者固定在栅介质层中，最终影响器件 的性能。因此，高K介质层与金属栅极的栅极叠层结构被引入到M0S晶体管中。为了避免 金属栅极的金属材料对晶体管其他结构的影响，所述金属栅极和高K介质层的栅极叠层结 构通常采用"后栅（gatelast)"工艺制作。
[0003] 现有技术中采用后栅工艺制作半导体器件的方法请参考图1至图4。
[0004] 首先，参考图1所示，提供半导体衬底100,所述半导体衬底100包括功能区I和外 围区II，所述半导体衬底100内形成有用于隔离外围区II和功能区I的隔离结构200。所 述功能区I的表面上依次形成有第一伪栅介质层102、第一伪栅极103和位于所述第一伪栅 介质层102、第一伪栅极103两侧的第一侧墙104 ;所述外围区II的表面上依次形成有第二 伪栅介质层202、第二伪栅极203和位于所述第二伪栅介质层202、第二伪栅极203两侧的 第二侧墙204。所述第一侧墙104和所述第二侧墙204的材料包括氧化娃或氮化娃。所述 第一伪栅介质层102的厚度小于所述第二伪栅介质层202的厚度。
[0005] 然后，继续参考图1，W所述第一伪栅极103和所述第一侧墙104为掩模，进行离子 注入，在所述第一侧墙104两侧的功能区I内形成第一源区105和第一漏区106 所述第 二伪栅极203和所述第二侧墙204为掩模，进行离子注入，在所述第二侧墙204两侧的外围 区II内形成第二源区205和第二漏区206。
[0006] 接着，参考图2所示，在所述半导体衬底100上形成上表面与所述第一伪栅极103 的上表面和所述第二伪栅极203的上表面齐平的层间介质层300,所述层间介质层300的材 料为氧化娃。
[0007] 接着，参考图3所示，去除图2中的所述第一伪栅极103、第二伪栅极203和第一伪 栅介质层102,形成露出功能区I上表面的第一沟槽W及露出第二伪栅介质层202上表面的 第二沟槽。由于半导体器件对外围电路中的M0S晶体管的性能要求比较低，因此一般保留 第二伪栅介质层202。具体地，采用干法刻蚀该I]蚀气体包括HF)或湿法刻蚀该I]蚀溶液包括 稀释的氨氣酸）去除所述第一伪栅介质层102。
[0008] 最后，参考图4所示，在所述第一沟槽的侧壁和底部依次形成界面层110、第一高K 介质层108和第一金属栅极109 ;在所述第二沟槽的侧壁和底部依次形成第二高K介质层 208和第二金属栅极209,所述第一金属栅极109的上表面、所述第二金属栅极209的上表 面均与所述层间介质层300的上表面齐平。
[0009] 至此，在功能区I形成功能M0S晶体管，在外围区II形成外围M0S晶体管。
[0010] 但是在对图4所示的半导体器件进行检测时发现：功能M0S晶体管的第一侧墙 104和层间介质层300中含有高K介质材料和金属栅极材料，最终影响了功能M0S晶体管W 及半导体器件的电学性能。
【发明内容】
[0011] 本发明解决的问题是提供一种M0S晶体管的制作方法及半导体器件的制作方法， 可W避免去除伪栅介质层时对侧墙和层间介质层的损害，提高了M0S晶体管和半导体器件 的电学性能。
[0012] 为解决上述问题，本发明提供一种M0S晶体管的制作方法，包括：
[0013] 提供半导体衬底；
[0014] 在所述半导体衬底上形成伪栅结构，所述伪栅结构从下至上依次包括伪栅介质层 和伪栅极；
[0015] 在所述半导体衬底上形成位于所述伪栅结构两侧的侧墙；
[0016] 在所述侧墙两侧的所述半导体衬底中进行重惨杂离子注入，形成重惨杂区；
[0017] 在所述半导体衬底上形成层间介质层，所述层间介质层的上表面与所述伪栅结构 的上表面齐平；
[0018] 去除所述伪栅结构W形成暴露出所述半导体衬底的沟槽，去除所述伪栅结构包括 采用水溶液清洗的方式去除所述伪栅介质层；
[0019] 在所述沟槽的侧壁和底部形成高K介质层；
[0020] 在所述高K介质层上形成金属栅极，所述金属栅极填充满所述沟槽。
[0021] 为解决上述问题，本发明还提供了一种半导体器件的制作方法，包括：
[0022] 提供半导体衬底，所述半导体衬底包括功能区和外围区；
[0023] 在所述功能区上形成第一伪栅结构，且在所述外围区上形成第二伪栅结构，所述 第一伪栅结构从下至上依次包括第一伪栅介质层和第一伪栅极，所述第二伪栅结构从下至 上依次包括第二伪栅介质层和第二伪栅极；
[0024] 在所述功能区上形成位于所述第一伪栅结构两侧的第一侧墙，且在所述外围区上 形成位于所述第二伪栅结构两侧的第二侧墙；
[00巧]在所述第一侧墙两侧的所述功能区中进行重惨杂离子注入W形成第一重惨杂区， 在所述第二侧墙两侧的所述外围区中进行重惨杂离子注入W形成第二重惨杂区；
[0026] 在所述半导体衬底上形成层间介质层，所述层间介质层的上表面、所述第一伪栅 结构的上表面和所述第二伪栅结构的上表面均齐平；
[0027] 去除所述第一伪栅结构W形成暴露出所述功能区的第一沟槽，且去除所述第二伪 栅极W形成暴露出所述第二伪栅介质层的第二沟槽，去除所述第一伪栅结构包括采用水溶 液清洗的方式去除所述第一伪栅介质层；
[0028] 在所述第一沟槽的侧壁和底部形成第一高K介质层，且在所述第二沟槽的侧壁和 底部形成第二高K介质层；
[0029] 在所述第一高K介质层上形成填充满所述第一沟槽的第一金属栅极，且在所述第 二高K介质层上形成填充满所述第二沟槽的第二金属栅极。
[0030] 与现有技术相比，本发明的技术方案具有W下优点：
[0031] 本发明提供的M0S晶体管的制作方法的技术方案中，通过选择合适的伪栅介质 层的材料，可W在后续采用水溶液清洗的方式去除所述伪栅介质层，由此避免了去除所述 伪栅介质层的过程中对侧墙和层间介质层的损伤，从而不会在侧墙和层间介质层中形成空 洞，最终就可W避免高K介质层材料和金属栅极材料形成在侧墙和层间介质层中，提高了 M0S晶体管的电学性能。
[0032] 本发明提供的半导体器件的制作方法的技术方案中，针对功能区，通过选择合适 的第一伪栅介质层的材料，可W在后续采用水溶液清洗的方式去除所述第一伪栅介质层， 由此避免了去除所述第一伪栅介质层的过程中对第一侧墙和层间介质层的损伤，从而不会 在第一侧墙和层间介质层中形成空 洞，最终就可W避免第一高K介质层材料和第一金属栅 极材料形成在第一侧墙和层间介质层中，提高了半导体器件的电学性能。
【附图说明】
[0033] 图1至图4是现有技术中半导体器件的制作方法各步骤对应的结构示意图；
[0034] 图5是本发明实施例提供的半导体器件的制作方法的流程示意图；
[00巧]图6至图12是本发明实施例提供的半导体器件的制作方法各步骤对应的结构示 意图。
【具体实施方式】
[0036] 正如【背景技术】部分所述，在采用现有技术中的后栅工艺制作功能区的M0S晶体管 时，会在M0S晶体管的侧墙W及层间介质层中形成高K介质材料和金属栅极材料，最终影响 了功能M0S晶体管和半导体器件的电学性能。
[0037] 经过研究发现，请再次参考图1至图4所示，现有技术中第一伪栅介质层102的材 料为氧化娃，第一侧墙104的材料包括氧化娃或氮化娃，层间介质层300的材料为氧化娃。 由于在形成第一高K介质层108之前，第一伪栅介质层102会受到损害，而半导体器件对 功能区的M0S晶体管的性能要求比较高，因此在形成第一侧墙104和层间介质层300之后 且在形成第一高K介质层108之前需要采用含氣的溶液或含氣的气体去除第一伪栅介质层 102,而氣元素会同时腐蚀第一侧墙104和层间介质层300,会在第一侧墙104和层间介质 层300中形成很多空洞（cave),从而在去除第一伪栅介质层102之后形成第一高K介质层 108和第一金属栅极109时，第一高K介质层108的材料W及第一金属栅极109的材料也 会同时形成在所述空洞中，即导致第一侧墙104和层间介质层300中含有第一高K介质层 108的材料和第一金属栅极109的材料，最终影响了M0S晶体管和半导体器件的电学性能。
[0038] 针对上述问题，本发明提供了一种M0S晶体管的制作方法及半导体器件的制作方 法，其改变去除伪栅介质层的方式，W防止去除伪栅介质层的过程对侧墙和层间介质层的 损伤，最终提高了M0S晶体管及半导体器件的电学性能。
[0039] 为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明 的具体实施例做详细的说明。
[0040] 参考图5所示，本发明实施例提供了一种半导体器件的制作方法，可W包括W下 步骤：
[0041] 步骤Sl，提供半导体衬底，所述半导体衬底包括功能区和外围区；
[0042] 步骤S2,在所述功能区上形成第一伪栅结构，且在所述外围区上形成第二伪栅结 构，所述第一伪栅结构从下至上依次包括第一伪栅介质层和第一伪栅极，所述第二伪栅结 构从下至上依次包括第二伪栅介质层和第二伪栅极，所述第一伪栅介质层的材料包括错和 氧化错中的一种或两种；
[0043] 步骤S3,在所述功能区上形成位于所述第一伪栅结构两侧的第一侧墙，且在所述 外围区上形成位于所述第二伪栅结构两侧的第二侧墙；
[0044] 步骤S4,在所述第一侧墙两侧的所述功能区中进行重惨杂离子注入W形成第一重 惨杂区，在所述第二侧墙两侧的所述外围区中进行重惨杂离子注入W形成第二重惨杂区；
[0045] 步骤S5,在所述半导体衬底上形成层间介质层，所述层间介质层的上表面、所述第 一伪栅结构的上表面和所述第二伪栅结构的上表面均齐平；
[0046] 步骤S6,去除所述第一伪栅结构W形成暴露出所述功能区的第一沟槽，且去除所 述第二伪栅极W形成暴露出所述第二伪栅介质层的第二沟槽，去除所述第一伪栅结构包括 采用水溶液清洗的方式去除所述第一伪栅介质层；
[0047] 步骤S7,在所述第一沟槽内依次形成界面层、第一高K介质层和第一金属栅极，且 在所述第二沟槽内依次形成第二高K介质层和第二金属栅极。
[0048] 本实施例将第一伪栅介质层的材料从现有技术中的氧化娃改为错或/和氧化错， 从而在形成第一侧墙和层间介质层之后，就可W改用水溶液清洗方式去除所述第一伪栅介 质层，而水溶液清洗的方式不会对第一侧墙和层间介质层造成任何腐蚀，即去除第一伪栅 介质层的过程中不会在第一侧墙和层间介质层中形成空洞，最终就可W避免第一高K介质 层材料和第一金属栅极材料形成在第一侧墙和层间介质层中，提高了功能区M0S晶体管和 半导体器件的电学性能。
[0049] 参考图6所示，提供半导体衬底10,所述半导体衬底10包括功能区I和外围区II， 所述功能区I和所述外围区II之间通过隔离结构20进行隔离。
[0050] 所述功能区I用于形成功能电路，半导体器件对功能电路中的M0S晶体管的性能 要求比较高；所述外围区II用于形成外围电路，半导体器件对外围电路中的M0S晶体管的 性能要求比较低。
[0051] 所述隔离结构20可W为浅沟槽隔离结构（STI)或场氧化结构。所述浅沟槽隔离结 构或场氧化结构与现有技术相同，作为本领域技术人员的公知技术，在此不做详细地说明。
[0052] 继续参考图6所示，采用炉管氧化工艺在所述功能区I和外围区II上形成第二伪 栅介质材料层22。
[0053] 所述第二伪栅介质材料层22的材料为氧化娃，其厚度范围可W为20A~50A。
[0054] 接着参考图7所示，去除所述功能区I上的第二伪栅介质材料层22。
[00巧]本实施例可W通过光刻和湿刻工艺去除所述功能区I上的第二伪栅介质材料层 22,从而仅剩余外围区II上的第二伪栅介质材料层22。
[0056] 接着参考图8所示，在剩余的第二伪栅介质材料层22W及功能区I上形成第一伪 栅介质材料层31。
[0057] 本实施例中所述第一伪栅介质层31的材料可W包括错和氧化错中的一种或两 种，从而后续可w采用水溶液清洗的方式进行去除。
[0058] 需要说明的是，在本发明的其它实施例中，所述第一伪栅材料层31还可W选用其 它能够采用水溶液清洗的方式进行去除的介质材料，其不限制本发明的保护范围。
[0059] 所述第一伪栅介质材料层31可W采用等离子体增强化学气相沉积工艺（PECVD) 或原子层沉积工艺（ALD)形成，所述第一伪栅介质材料层31的厚度范围可W包括 loA、iooA。
[0060] 需要说明的是，本实施例中第二伪栅介质材料层22W及第一伪栅介质材料层31 均未形成在隔离结构20上，但本发明对此并不做限制。
[0061] 接着参考图9所示，在图8中的所述第一伪栅介质材料层31上形成多晶娃层（图 中未示出）；通过刻蚀工艺依次刻蚀功能区I上的多晶娃层和第一伪栅介质材料层31，从而 形成从下至上依次包括第一伪栅介质层31'和第一伪栅极41的第一伪栅结构，且通过刻 蚀工艺依次刻蚀外围区II上的多晶娃层、第一伪栅介质材料层31和第二伪栅介质材料层 22,从而形成从下至上依次包括第二伪栅介质层22'、第一伪栅介质层31'和第二伪栅极 42的第二伪栅结构。
[0062] 需要说明的是，在本发明的其他实施例中，在形成多晶娃层之前，还可W去除图8 中位于第二伪栅介质材料层22的第一伪栅介质材料层31，从而刻蚀之后形成的第二伪栅 结构从下至上依次包括第二伪栅介质层22'和第二伪栅极42。
[0063] 继续参考图9所示，在所述第一伪栅结构两侧的功能区I上形成第一侧墙51，且在 所述第二伪栅结构两侧的外围区II上形成第二侧墙52。
[0064] 所述第一侧墙51和所述第二侧墙52可W为单层结构，其材料可W为氧化娃或氮 化娃；所述第一侧墙51和所述第二侧墙52也可W为叠层结构，其材料可W包括氧化娃和氮 化娃的任意组合。
[0065] 为了节省工艺，所述第一侧墙51和所述第二侧墙52可W同时形成。
[0066] 需要说明的是，在本发明的其他实施例中，在形成第一侧墙51和第二侧墙52之 前，还可W在第一伪栅结构两侧的功能区I上形成第一偏移间隙壁且在第二伪栅结构两侧 的外围区II上形成第二偏移间隙壁，然后W第一偏移间隙壁和第一伪栅结构为掩模，进行 轻惨杂离子注入，从而在功能区I中形成第一轻惨杂区，且W第二偏移间隙壁和第二伪栅 结构为掩模，进行轻惨杂离子注入，从而在外围区II中形成第二轻惨杂区。
[0067] 所述第一偏移间隙壁和所述第二偏移间隙壁的材料可W为氧化娃、氮化娃和氮氧 化娃中的一种或任意组合。
[0068] 继续参考图9所示，分别W第一侧墙51和第一伪栅结构为第一掩模，进行重惨杂 离子注入，从而在功能区I中形成第一重惨杂区（图中未示出，即功能区M0S管的源/漏区)； 且W第二侧墙52和第二伪栅结构为掩模，进行重惨杂离子注入，从而在外围区II中形成第 二重惨杂区（图中未示出，即外围区M0S管的源/漏区)，所述第一重惨杂区和所述第二重惨 杂区可W同时形成，其对于本领域技术人员是熟知的，在此不再费述。
[0069] 继续参考图9所示，在所述半导体衬底10上形成层间介质层60,且可W通过化学 机械研磨（CMP)等平坦化处理使层间介质层60的上表面、第一伪栅结构的上表面和第二伪 栅结构的上表面齐平。
[0070] 所述层间介质层60的材料可W为氧化娃，其可W利用沉积工艺制作。所述沉积工 艺可w为原子层沉积工艺、低压化学气相沉积工艺或亚常压化学气相沉积工艺。
[0071] 接着参考图10所示，去除图9中的第一伪栅极41和第二伪栅极42。
[0072] 所述第一伪栅极41和所述第二伪栅极42的材料均为多晶娃，其可W采用湿法刻 蚀工艺或等离子体刻蚀工艺进行去除。
[0073] 为了避免在去除第一伪栅极41和第二伪栅极42的过程中对层间介质层60、第一 侧墙51和第二侧墙52造成损害，本实施例在采用湿法刻蚀工艺或等离子体刻蚀工艺去除 第一伪栅极41和第二伪栅极42时，可W避免采用含氣的溶液或气体，而是改用含氯或漠的 溶液或气体进行替代。
[0074] 需要说明的是，所述第一伪栅极41和所述第二伪栅极42既可W同步被去除，也可 W分步被去除。
[00巧]接着参考图11所示，去除图10中功能区I上的第一伪栅介质层31'W及外围区II上的第一伪栅介质层31'，从而形成暴露出功能区I的第一沟槽和暴露出第二伪栅介质 层22'的第二沟槽。
[0076] 由于第一伪栅介质层31'的材料为错或/和氧化错，因此可W直接采用水溶液 清洗的方式去除所述第一伪栅介质层31'。具体地，可W采用去离子水（DIW)或含水溶液 (aqueoussolution)清洗去除所述第一伪栅介质层31'，其温度范围可W为20°C~60°C, 女口 ；2〇1：、3〇1：、4〇1：、5〇1：或6〇1：等；清洗时间可^为1〇8(砂）~3111^(分钟)，如；1〇3、 30s、lmin、2min或 3min等。
[0077] 由于水溶液不会与氧化娃或氮化娃发生反应，从而在采用水溶液清洗的方式去除 所述第一伪栅介质31'时，不会腐蚀暴露在外的第一侧墙51、第二侧墙52和层间介质层 60,因此不会在第一侧墙51、第二侧墙52和层间介质层60中形成空洞。
[0078] 当形成有第一偏移间隙壁和第二偏移间隙壁时，也不会腐蚀所述第一偏移间隙壁 和第二偏移间隙壁。
[0079] 接着参考图12所示，在所述第一沟槽的侧壁和底部依次形成界面层71、第一高K 介质层81和第一金属栅极91，在所述第二沟槽的侧壁和底部依次形成第二高K介质层82 和第二金属栅极92。
[0080] 所述界面层71的材料可W为氧化娃或氮氧化娃，其厚度范围可W为5A~lOA, 其具体可W采用快速热氧化法（RapidThermal化idation，RT0)或化学生长法形成，在此 不再费述。
[0081] 本实施例在形成界面层71之后，还可W采用等离子处理方式或化学处理方式在 所述界面层71上表面形成氨氧根（Of)富集的表面，该氨氧根使后续形成的第一高K介质 层81更容易在界面层71上成核，增加了高K介质材料在界面层71上的覆盖率，提高了界 面层71与第一高K介质层81之间的界面特性。
[0082] 需要说明的是，在本发明的其它实施例中，可W省略形成界面层71的步骤，其不 限制本发明的保护范围。
[0083] 需要说明的是，在本发明的其他实施例中，所述界面层71还可W同时形成在第二 沟槽的侧壁和底部，其对外围区M0S管的性能基本没有影响。
[0084] 所述第一高K介质层81和第二高K介质层82可W采用原子层沉积法(ALD)、金属 有机气相沉积法(M0CVD)、化学气相沉积法（CVD)、物理气相沉积法（PVD)或其它沉积技术 形成，其材料可w为氧化給、氧化給娃、氧化铜、氧化铅、氧化铅娃、氧化铁、氧化粗、氧化顿 餓铁、氧化顿铁或氧化铅等，其厚度范围可W为1OA~100A。
[0085] 所述第一金属栅极91和第二金属栅极92的材料和制作方法与现有技术相同，作 为本领域技术人员的公知技术，在此不做费述。
[0086] 本实施例中所述第一高K介质层81和所述第二高K介质层82可W同时形成，所 述第一金属栅极91和所述第二金属栅极92也可W同时形成，从而可W进一步节省工艺。
[0087] 此外，由于NM0S晶体管和PM0S晶体管对应不同的功函数，因此当待形成的M0S晶 体管的类型不同时，其对应的金属栅极的具体材料和结构也会有所差异，在此不再费述。
[0088] 由于第一侧墙51、第二侧墙52和层间介质层60中不包括空洞，因此与第一高K介 质层81和第二高K介质层82对应的高K介质层材料W及与第一金属栅极91和第二金属 栅极92对应的金属栅极材料不会形成在第一侧墙51、第二侧墙52和层间介质层60中，最 终提高了功能区M0S晶体管和半导体器件的电学性能。
[0089] 相应地，本发明实施例还提供了一种M0S晶体管的制作方法，可W包括W下步骤：
[0090] 提供半导体衬底；
[0091] 在所述半导体衬底上形成伪栅结构，所述伪栅结构从下至上依次包括伪栅介质层 和伪栅极；
[0092] 在所述半导体衬底上形成位于所述伪栅结构两侧的侧墙；
[0093] 在所述侧墙两侧的所述半导体衬底中进行重惨杂离子注入，形成重惨杂区；
[0094] 在所述半导体衬底上形成层间介质层，所述层间介质层的上表面与所述伪栅结构 的上表面齐平；
[0095] 去除 所述伪栅结构W形成暴露出所述半导体衬底的沟槽，去除所述伪栅结构包括 采用水溶液清洗的方式去除所述伪栅介质层；
[0096] 在所述沟槽的侧壁和底部形成高K介质层；
[0097] 在所述高K介质层上形成金属栅极，所述金属栅极填充满所述沟槽。
[0098] 其中，所述伪栅介质层的材料包括错和氧化错中的一种或两种。
[0099] 其中，所述侧墙的材料包括氧化娃或氮化娃中的一种或多种；所述层间介质层的 材料包括氧化娃。
[0100] 其中，采用水溶液清洗的方式去除所述伪栅介质层的温度范围可W包括2(TC~ 60°C,清洗时间可W包括10s~3min。
[0101] 其中，所述伪栅介质层可W采用等离子体增强化学气相沉积工艺或原子层沉积工 艺形成，所述伪栅介质层的厚度范围可W包括]OA~100A。
[0102] 此外，本实施例在形成所述高K介质层之前，还可W在所述沟槽的侧壁和底部形 成界面层。
[0103] 其中，所述界面层的材料可W为氧化娃，其厚度可W为5A~loA。
[0104] 本实施例的各步骤具体可W参考上述实施例提供的半导体器件的制作方法中功 能区中M0S晶体管的制作方法，在此不再费述。
[0105] 本实施例通过选择合适的伪栅介质层的材料，可W在后续采用水溶液清洗的方式 去除所述伪栅介质层，由此避免了去除所述伪栅介质层的过程中对侧墙和层间介质层的损 伤，从而不会在侧墙和层间介质层中形成空洞，最终就可W避免高K介质层材料和金属栅 极材料形成在侧墙和层间介质层中，提高了MOS晶体管的电学性能。
[0106] 虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本 发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当W权利要求所 限定的范围为准。
【主权项】
1. 一种MOS晶体管的制作方法，其特征在于，包括： 提供半导体衬底； 在所述半导体衬底上形成伪栅结构，所述伪栅结构从下至上依次包括伪栅介质层和伪 栅极； 在所述半导体衬底上形成位于所述伪栅结构两侧的侧墙； 在所述侧墙两侧的所述半导体衬底中进行重掺杂离子注入，形成重掺杂区； 在所述半导体衬底上形成层间介质层，所述层间介质层的上表面与所述伪栅结构的上 表面齐平； 去除所述伪栅结构以形成暴露出所述半导体衬底的沟槽，去除所述伪栅结构包括采用 水溶液清洗的方式去除所述伪栅介质层； 在所述沟槽的侧壁和底部形成高K介质层； 在所述高K介质层上形成金属栅极，所述金属栅极填充满所述沟槽。2. 如权利要求1所述的MOS晶体管的制作方法，其特征在于，所述伪栅介质层的材料包 括锗和氧化锗中的一种或两种。3. 如权利要求1所述的MOS晶体管的制作方法，其特征在于，还包括：在形成所述高K 介质层之前，在所述沟槽的侧壁和底部形成界面层。4. 如权利要求3所述的MOS晶体管的制作方法，其特征在于，所述界面层的材料为氧化 硅，其厚度为5A~丨0A。5. 如权利要求1所述的MOS晶体管的制作方法，其特征在于，所述侧墙的材料包括氧化 硅或氮化硅中的一种或多种；所述层间介质层的材料包括氧化硅。6. 如权利要求1所述的MOS晶体管的制作方法，其特征在于，采用水溶液清洗的方式去 除所述伪栅介质层的温度范围包括20°C~60°C，清洗时间包括IOs~3min。7. 如权利要求1所述的MOS晶体管的制作方法，其特征在于，所述伪栅介质层采用等 离子体增强化学气相沉积工艺或原子层沉积工艺形成，所述伪栅介质层的厚度范围包括 IOA ~iooA。8. -种半导体器件的制作方法，其特征在于，包括： 提供半导体衬底，所述半导体衬底包括功能区和外围区； 在所述功能区上形成第一伪栅结构，且在所述外围区上形成第二伪栅结构，所述第一 伪栅结构从下至上依次包括第一伪栅介质层和第一伪栅极，所述第二伪栅结构从下至上依 次包括第二伪栅介质层和第二伪栅极； 在所述功能区上形成位于所述第一伪栅结构两侧的第一侧墙，且在所述外围区上形成 位于所述第二伪栅结构两侧的第二侧墙； 在所述第一侧墙两侧的所述功能区中进行重掺杂离子注入以形成第一重掺杂区，在所 述第二侧墙两侧的所述外围区中进行重掺杂离子注入以形成第二重掺杂区； 在所述半导体衬底上形成层间介质层，所述层间介质层的上表面、所述第一伪栅结构 的上表面和所述第二伪栅结构的上表面均齐平； 去除所述第一伪栅结构以形成暴露出所述功能区的第一沟槽，且去除所述第二伪栅极 以形成暴露出所述第二伪栅介质层的第二沟槽，去除所述第一伪栅结构包括采用水溶液清 洗的方式去除所述第一伪栅介质层； 在所述第一沟槽的侧壁和底部形成第一高K介质层，且在所述第二沟槽的侧壁和底部 形成第二高K介质层； 在所述第一高K介质层上形成填充满所述第一沟槽的第一金属栅极，且在所述第二高 K介质层上形成填充满所述第二沟槽的第二金属栅极。9. 如权利要求8所述的半导体器件的制作方法，其特征在于，所述第一伪栅介质层的 材料包括锗和氧化锗中的一种或两种。10. 如权利要求8所述的半导体器件的制作方法，其特征在于，还包括：在形成所述第 一高K介质层之前，在所述第一沟槽的侧壁和底部形成界面层。11. 如权利要求10所述的半导体器件的制作方法，其特征在于，所述界面层的材料为 氧化硅或氮氧化硅，其厚度为5A~丨OA。12. 如权利要求8所述的半导体器件的制作方法，其特征在于，所述第一侧墙或所述第 二侧墙的材料包括氧化硅或氮化硅中的一种或任意组合；所述层间介质层的材料包括氧化 硅。13. 如权利要求8所述的半导体器件的制作方法，其特征在于，采用水溶液清洗的方式 去除所述第一伪栅介质层的温度范围包括20°C~60°C，清洗时间包括IOs~3min。14. 如权利要求8所述的半导体器件的制作方法，其特征在于，所述第一伪栅介质层采 用等离子体增强化学气相沉积工艺或原子层沉积工艺形成，所述第一伪栅介质层的厚度范 围包括IOA~100A。15. 如权利要求8所述的半导体器件的制作方法，其特征在于，所述第二伪栅介质层的 材料为氧化硅，其厚度范围包括20人~50A。
【专利摘要】一种MOS晶体管的制作方法及半导体器件的制作方法。所述MOS晶体管的制作方法包括：提供半导体衬底；在半导体衬底上形成伪栅结构，伪栅结构依次包括伪栅介质层和伪栅极；在半导体衬底上形成位于伪栅结构两侧的侧墙；在侧墙两侧的半导体衬底中进行重掺杂离子注入，形成重掺杂区；在半导体衬底上形成层间介质层，层间介质层的上表面与伪栅结构的上表面齐平；去除伪栅结构以形成暴露出半导体衬底的沟槽，去除伪栅结构包括采用水溶液清洗的方式去除伪栅介质层；在沟槽的侧壁和底部形成高K介质层；在高K介质层上形成填充满沟槽的金属栅极。本发明可避免去除伪栅介质层时对侧墙或层间介质层的损害，提高MOS晶体管及半导体器件的电学性能。
【IPC分类】H01L21/336, H01L21/28
【公开号】CN104900522
【申请号】CN201410077192
【发明人】何永根
【申请人】中芯国际集成电路制造(上海)有限公司
【公开日】2015年9月9日
【申请日】2014年3月4日
【技术领域】
[0001] 本发明涉及半导体制造技术领域，尤其涉及一种M0S晶体管的制作方法及半导体 器件的制作方法。
【背景技术】
[0002] 随着集成电路特征尺寸缩小至深亚微米的领域，晶体管的栅极尺寸缩小，相应地 作为栅介质层的二氧化娃层的厚度也需要减小，W提高晶体管的栅极电容，防止器件出现 短沟道效应。但是当栅介质层厚度逐渐缩小，栅介质层的厚度减小至3纳米W下，随之产生 很多问题，例如；（0漏电流增加；（2)杂质扩散，即栅介质层和半导体衬底之间存在杂质浓 度梯度，所述杂质会从栅极中扩散到半导体衬底中或者固定在栅介质层中，最终影响器件 的性能。因此，高K介质层与金属栅极的栅极叠层结构被引入到M0S晶体管中。为了避免 金属栅极的金属材料对晶体管其他结构的影响，所述金属栅极和高K介质层的栅极叠层结 构通常采用"后栅（gatelast)"工艺制作。
[0003] 现有技术中采用后栅工艺制作半导体器件的方法请参考图1至图4。
[0004] 首先，参考图1所示，提供半导体衬底100,所述半导体衬底100包括功能区I和外 围区II，所述半导体衬底100内形成有用于隔离外围区II和功能区I的隔离结构200。所 述功能区I的表面上依次形成有第一伪栅介质层102、第一伪栅极103和位于所述第一伪栅 介质层102、第一伪栅极103两侧的第一侧墙104 ;所述外围区II的表面上依次形成有第二 伪栅介质层202、第二伪栅极203和位于所述第二伪栅介质层202、第二伪栅极203两侧的 第二侧墙204。所述第一侧墙104和所述第二侧墙204的材料包括氧化娃或氮化娃。所述 第一伪栅介质层102的厚度小于所述第二伪栅介质层202的厚度。
[0005] 然后，继续参考图1，W所述第一伪栅极103和所述第一侧墙104为掩模，进行离子 注入，在所述第一侧墙104两侧的功能区I内形成第一源区105和第一漏区106 所述第 二伪栅极203和所述第二侧墙204为掩模，进行离子注入，在所述第二侧墙204两侧的外围 区II内形成第二源区205和第二漏区206。
[0006] 接着，参考图2所示，在所述半导体衬底100上形成上表面与所述第一伪栅极103 的上表面和所述第二伪栅极203的上表面齐平的层间介质层300,所述层间介质层300的材 料为氧化娃。
[0007] 接着，参考图3所示，去除图2中的所述第一伪栅极103、第二伪栅极203和第一伪 栅介质层102,形成露出功能区I上表面的第一沟槽W及露出第二伪栅介质层202上表面的 第二沟槽。由于半导体器件对外围电路中的M0S晶体管的性能要求比较低，因此一般保留 第二伪栅介质层202。具体地，采用干法刻蚀该I]蚀气体包括HF)或湿法刻蚀该I]蚀溶液包括 稀释的氨氣酸）去除所述第一伪栅介质层102。
[0008] 最后，参考图4所示，在所述第一沟槽的侧壁和底部依次形成界面层110、第一高K 介质层108和第一金属栅极109 ;在所述第二沟槽的侧壁和底部依次形成第二高K介质层 208和第二金属栅极209,所述第一金属栅极109的上表面、所述第二金属栅极209的上表 面均与所述层间介质层300的上表面齐平。
[0009] 至此，在功能区I形成功能M0S晶体管，在外围区II形成外围M0S晶体管。
[0010] 但是在对图4所示的半导体器件进行检测时发现：功能M0S晶体管的第一侧墙 104和层间介质层300中含有高K介质材料和金属栅极材料，最终影响了功能M0S晶体管W 及半导体器件的电学性能。
【发明内容】
[0011] 本发明解决的问题是提供一种M0S晶体管的制作方法及半导体器件的制作方法， 可W避免去除伪栅介质层时对侧墙和层间介质层的损害，提高了M0S晶体管和半导体器件 的电学性能。
[0012] 为解决上述问题，本发明提供一种M0S晶体管的制作方法，包括：
[0013] 提供半导体衬底；
[0014] 在所述半导体衬底上形成伪栅结构，所述伪栅结构从下至上依次包括伪栅介质层 和伪栅极；
[0015] 在所述半导体衬底上形成位于所述伪栅结构两侧的侧墙；
[0016] 在所述侧墙两侧的所述半导体衬底中进行重惨杂离子注入，形成重惨杂区；
[0017] 在所述半导体衬底上形成层间介质层，所述层间介质层的上表面与所述伪栅结构 的上表面齐平；
[0018] 去除所述伪栅结构W形成暴露出所述半导体衬底的沟槽，去除所述伪栅结构包括 采用水溶液清洗的方式去除所述伪栅介质层；
[0019] 在所述沟槽的侧壁和底部形成高K介质层；
[0020] 在所述高K介质层上形成金属栅极，所述金属栅极填充满所述沟槽。
[0021] 为解决上述问题，本发明还提供了一种半导体器件的制作方法，包括：
[0022] 提供半导体衬底，所述半导体衬底包括功能区和外围区；
[0023] 在所述功能区上形成第一伪栅结构，且在所述外围区上形成第二伪栅结构，所述 第一伪栅结构从下至上依次包括第一伪栅介质层和第一伪栅极，所述第二伪栅结构从下至 上依次包括第二伪栅介质层和第二伪栅极；
[0024] 在所述功能区上形成位于所述第一伪栅结构两侧的第一侧墙，且在所述外围区上 形成位于所述第二伪栅结构两侧的第二侧墙；
[00巧]在所述第一侧墙两侧的所述功能区中进行重惨杂离子注入W形成第一重惨杂区， 在所述第二侧墙两侧的所述外围区中进行重惨杂离子注入W形成第二重惨杂区；
[0026] 在所述半导体衬底上形成层间介质层，所述层间介质层的上表面、所述第一伪栅 结构的上表面和所述第二伪栅结构的上表面均齐平；
[0027] 去除所述第一伪栅结构W形成暴露出所述功能区的第一沟槽，且去除所述第二伪 栅极W形成暴露出所述第二伪栅介质层的第二沟槽，去除所述第一伪栅结构包括采用水溶 液清洗的方式去除所述第一伪栅介质层；
[0028] 在所述第一沟槽的侧壁和底部形成第一高K介质层，且在所述第二沟槽的侧壁和 底部形成第二高K介质层；
[0029] 在所述第一高K介质层上形成填充满所述第一沟槽的第一金属栅极，且在所述第 二高K介质层上形成填充满所述第二沟槽的第二金属栅极。
[0030] 与现有技术相比，本发明的技术方案具有W下优点：
[0031] 本发明提供的M0S晶体管的制作方法的技术方案中，通过选择合适的伪栅介质 层的材料，可W在后续采用水溶液清洗的方式去除所述伪栅介质层，由此避免了去除所述 伪栅介质层的过程中对侧墙和层间介质层的损伤，从而不会在侧墙和层间介质层中形成空 洞，最终就可W避免高K介质层材料和金属栅极材料形成在侧墙和层间介质层中，提高了 M0S晶体管的电学性能。
[0032] 本发明提供的半导体器件的制作方法的技术方案中，针对功能区，通过选择合适 的第一伪栅介质层的材料，可W在后续采用水溶液清洗的方式去除所述第一伪栅介质层， 由此避免了去除所述第一伪栅介质层的过程中对第一侧墙和层间介质层的损伤，从而不会 在第一侧墙和层间介质层中形成空 洞，最终就可W避免第一高K介质层材料和第一金属栅 极材料形成在第一侧墙和层间介质层中，提高了半导体器件的电学性能。
【附图说明】
[0033] 图1至图4是现有技术中半导体器件的制作方法各步骤对应的结构示意图；
[0034] 图5是本发明实施例提供的半导体器件的制作方法的流程示意图；
[00巧]图6至图12是本发明实施例提供的半导体器件的制作方法各步骤对应的结构示 意图。
【具体实施方式】
[0036] 正如【背景技术】部分所述，在采用现有技术中的后栅工艺制作功能区的M0S晶体管 时，会在M0S晶体管的侧墙W及层间介质层中形成高K介质材料和金属栅极材料，最终影响 了功能M0S晶体管和半导体器件的电学性能。
[0037] 经过研究发现，请再次参考图1至图4所示，现有技术中第一伪栅介质层102的材 料为氧化娃，第一侧墙104的材料包括氧化娃或氮化娃，层间介质层300的材料为氧化娃。 由于在形成第一高K介质层108之前，第一伪栅介质层102会受到损害，而半导体器件对 功能区的M0S晶体管的性能要求比较高，因此在形成第一侧墙104和层间介质层300之后 且在形成第一高K介质层108之前需要采用含氣的溶液或含氣的气体去除第一伪栅介质层 102,而氣元素会同时腐蚀第一侧墙104和层间介质层300,会在第一侧墙104和层间介质 层300中形成很多空洞（cave),从而在去除第一伪栅介质层102之后形成第一高K介质层 108和第一金属栅极109时，第一高K介质层108的材料W及第一金属栅极109的材料也 会同时形成在所述空洞中，即导致第一侧墙104和层间介质层300中含有第一高K介质层 108的材料和第一金属栅极109的材料，最终影响了M0S晶体管和半导体器件的电学性能。
[0038] 针对上述问题，本发明提供了一种M0S晶体管的制作方法及半导体器件的制作方 法，其改变去除伪栅介质层的方式，W防止去除伪栅介质层的过程对侧墙和层间介质层的 损伤，最终提高了M0S晶体管及半导体器件的电学性能。
[0039] 为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明 的具体实施例做详细的说明。
[0040] 参考图5所示，本发明实施例提供了一种半导体器件的制作方法，可W包括W下 步骤：
[0041] 步骤Sl，提供半导体衬底，所述半导体衬底包括功能区和外围区；
[0042] 步骤S2,在所述功能区上形成第一伪栅结构，且在所述外围区上形成第二伪栅结 构，所述第一伪栅结构从下至上依次包括第一伪栅介质层和第一伪栅极，所述第二伪栅结 构从下至上依次包括第二伪栅介质层和第二伪栅极，所述第一伪栅介质层的材料包括错和 氧化错中的一种或两种；
[0043] 步骤S3,在所述功能区上形成位于所述第一伪栅结构两侧的第一侧墙，且在所述 外围区上形成位于所述第二伪栅结构两侧的第二侧墙；
[0044] 步骤S4,在所述第一侧墙两侧的所述功能区中进行重惨杂离子注入W形成第一重 惨杂区，在所述第二侧墙两侧的所述外围区中进行重惨杂离子注入W形成第二重惨杂区；
[0045] 步骤S5,在所述半导体衬底上形成层间介质层，所述层间介质层的上表面、所述第 一伪栅结构的上表面和所述第二伪栅结构的上表面均齐平；
[0046] 步骤S6,去除所述第一伪栅结构W形成暴露出所述功能区的第一沟槽，且去除所 述第二伪栅极W形成暴露出所述第二伪栅介质层的第二沟槽，去除所述第一伪栅结构包括 采用水溶液清洗的方式去除所述第一伪栅介质层；
[0047] 步骤S7,在所述第一沟槽内依次形成界面层、第一高K介质层和第一金属栅极，且 在所述第二沟槽内依次形成第二高K介质层和第二金属栅极。
[0048] 本实施例将第一伪栅介质层的材料从现有技术中的氧化娃改为错或/和氧化错， 从而在形成第一侧墙和层间介质层之后，就可W改用水溶液清洗方式去除所述第一伪栅介 质层，而水溶液清洗的方式不会对第一侧墙和层间介质层造成任何腐蚀，即去除第一伪栅 介质层的过程中不会在第一侧墙和层间介质层中形成空洞，最终就可W避免第一高K介质 层材料和第一金属栅极材料形成在第一侧墙和层间介质层中，提高了功能区M0S晶体管和 半导体器件的电学性能。
[0049] 参考图6所示，提供半导体衬底10,所述半导体衬底10包括功能区I和外围区II， 所述功能区I和所述外围区II之间通过隔离结构20进行隔离。
[0050] 所述功能区I用于形成功能电路，半导体器件对功能电路中的M0S晶体管的性能 要求比较高；所述外围区II用于形成外围电路，半导体器件对外围电路中的M0S晶体管的 性能要求比较低。
[0051] 所述隔离结构20可W为浅沟槽隔离结构（STI)或场氧化结构。所述浅沟槽隔离结 构或场氧化结构与现有技术相同，作为本领域技术人员的公知技术，在此不做详细地说明。
[0052] 继续参考图6所示，采用炉管氧化工艺在所述功能区I和外围区II上形成第二伪 栅介质材料层22。
[0053] 所述第二伪栅介质材料层22的材料为氧化娃，其厚度范围可W为20A~50A。
[0054] 接着参考图7所示，去除所述功能区I上的第二伪栅介质材料层22。
[00巧]本实施例可W通过光刻和湿刻工艺去除所述功能区I上的第二伪栅介质材料层 22,从而仅剩余外围区II上的第二伪栅介质材料层22。
[0056] 接着参考图8所示，在剩余的第二伪栅介质材料层22W及功能区I上形成第一伪 栅介质材料层31。
[0057] 本实施例中所述第一伪栅介质层31的材料可W包括错和氧化错中的一种或两 种，从而后续可w采用水溶液清洗的方式进行去除。
[0058] 需要说明的是，在本发明的其它实施例中，所述第一伪栅材料层31还可W选用其 它能够采用水溶液清洗的方式进行去除的介质材料，其不限制本发明的保护范围。
[0059] 所述第一伪栅介质材料层31可W采用等离子体增强化学气相沉积工艺（PECVD) 或原子层沉积工艺（ALD)形成，所述第一伪栅介质材料层31的厚度范围可W包括 loA、iooA。
[0060] 需要说明的是，本实施例中第二伪栅介质材料层22W及第一伪栅介质材料层31 均未形成在隔离结构20上，但本发明对此并不做限制。
[0061] 接着参考图9所示，在图8中的所述第一伪栅介质材料层31上形成多晶娃层（图 中未示出）；通过刻蚀工艺依次刻蚀功能区I上的多晶娃层和第一伪栅介质材料层31，从而 形成从下至上依次包括第一伪栅介质层31'和第一伪栅极41的第一伪栅结构，且通过刻 蚀工艺依次刻蚀外围区II上的多晶娃层、第一伪栅介质材料层31和第二伪栅介质材料层 22,从而形成从下至上依次包括第二伪栅介质层22'、第一伪栅介质层31'和第二伪栅极 42的第二伪栅结构。
[0062] 需要说明的是，在本发明的其他实施例中，在形成多晶娃层之前，还可W去除图8 中位于第二伪栅介质材料层22的第一伪栅介质材料层31，从而刻蚀之后形成的第二伪栅 结构从下至上依次包括第二伪栅介质层22'和第二伪栅极42。
[0063] 继续参考图9所示，在所述第一伪栅结构两侧的功能区I上形成第一侧墙51，且在 所述第二伪栅结构两侧的外围区II上形成第二侧墙52。
[0064] 所述第一侧墙51和所述第二侧墙52可W为单层结构，其材料可W为氧化娃或氮 化娃；所述第一侧墙51和所述第二侧墙52也可W为叠层结构，其材料可W包括氧化娃和氮 化娃的任意组合。
[0065] 为了节省工艺，所述第一侧墙51和所述第二侧墙52可W同时形成。
[0066] 需要说明的是，在本发明的其他实施例中，在形成第一侧墙51和第二侧墙52之 前，还可W在第一伪栅结构两侧的功能区I上形成第一偏移间隙壁且在第二伪栅结构两侧 的外围区II上形成第二偏移间隙壁，然后W第一偏移间隙壁和第一伪栅结构为掩模，进行 轻惨杂离子注入，从而在功能区I中形成第一轻惨杂区，且W第二偏移间隙壁和第二伪栅 结构为掩模，进行轻惨杂离子注入，从而在外围区II中形成第二轻惨杂区。
[0067] 所述第一偏移间隙壁和所述第二偏移间隙壁的材料可W为氧化娃、氮化娃和氮氧 化娃中的一种或任意组合。
[0068] 继续参考图9所示，分别W第一侧墙51和第一伪栅结构为第一掩模，进行重惨杂 离子注入，从而在功能区I中形成第一重惨杂区（图中未示出，即功能区M0S管的源/漏区)； 且W第二侧墙52和第二伪栅结构为掩模，进行重惨杂离子注入，从而在外围区II中形成第 二重惨杂区（图中未示出，即外围区M0S管的源/漏区)，所述第一重惨杂区和所述第二重惨 杂区可W同时形成，其对于本领域技术人员是熟知的，在此不再费述。
[0069] 继续参考图9所示，在所述半导体衬底10上形成层间介质层60,且可W通过化学 机械研磨（CMP)等平坦化处理使层间介质层60的上表面、第一伪栅结构的上表面和第二伪 栅结构的上表面齐平。
[0070] 所述层间介质层60的材料可W为氧化娃，其可W利用沉积工艺制作。所述沉积工 艺可w为原子层沉积工艺、低压化学气相沉积工艺或亚常压化学气相沉积工艺。
[0071] 接着参考图10所示，去除图9中的第一伪栅极41和第二伪栅极42。
[0072] 所述第一伪栅极41和所述第二伪栅极42的材料均为多晶娃，其可W采用湿法刻 蚀工艺或等离子体刻蚀工艺进行去除。
[0073] 为了避免在去除第一伪栅极41和第二伪栅极42的过程中对层间介质层60、第一 侧墙51和第二侧墙52造成损害，本实施例在采用湿法刻蚀工艺或等离子体刻蚀工艺去除 第一伪栅极41和第二伪栅极42时，可W避免采用含氣的溶液或气体，而是改用含氯或漠的 溶液或气体进行替代。
[0074] 需要说明的是，所述第一伪栅极41和所述第二伪栅极42既可W同步被去除，也可 W分步被去除。
[00巧]接着参考图11所示，去除图10中功能区I上的第一伪栅介质层31'W及外围区II上的第一伪栅介质层31'，从而形成暴露出功能区I的第一沟槽和暴露出第二伪栅介质 层22'的第二沟槽。
[0076] 由于第一伪栅介质层31'的材料为错或/和氧化错，因此可W直接采用水溶液 清洗的方式去除所述第一伪栅介质层31'。具体地，可W采用去离子水（DIW)或含水溶液 (aqueoussolution)清洗去除所述第一伪栅介质层31'，其温度范围可W为20°C~60°C, 女口 ；2〇1：、3〇1：、4〇1：、5〇1：或6〇1：等；清洗时间可^为1〇8(砂）~3111^(分钟)，如；1〇3、 30s、lmin、2min或 3min等。
[0077] 由于水溶液不会与氧化娃或氮化娃发生反应，从而在采用水溶液清洗的方式去除 所述第一伪栅介质31'时，不会腐蚀暴露在外的第一侧墙51、第二侧墙52和层间介质层 60,因此不会在第一侧墙51、第二侧墙52和层间介质层60中形成空洞。
[0078] 当形成有第一偏移间隙壁和第二偏移间隙壁时，也不会腐蚀所述第一偏移间隙壁 和第二偏移间隙壁。
[0079] 接着参考图12所示，在所述第一沟槽的侧壁和底部依次形成界面层71、第一高K 介质层81和第一金属栅极91，在所述第二沟槽的侧壁和底部依次形成第二高K介质层82 和第二金属栅极92。
[0080] 所述界面层71的材料可W为氧化娃或氮氧化娃，其厚度范围可W为5A~lOA, 其具体可W采用快速热氧化法（RapidThermal化idation，RT0)或化学生长法形成，在此 不再费述。
[0081] 本实施例在形成界面层71之后，还可W采用等离子处理方式或化学处理方式在 所述界面层71上表面形成氨氧根（Of)富集的表面，该氨氧根使后续形成的第一高K介质 层81更容易在界面层71上成核，增加了高K介质材料在界面层71上的覆盖率，提高了界 面层71与第一高K介质层81之间的界面特性。
[0082] 需要说明的是，在本发明的其它实施例中，可W省略形成界面层71的步骤，其不 限制本发明的保护范围。
[0083] 需要说明的是，在本发明的其他实施例中，所述界面层71还可W同时形成在第二 沟槽的侧壁和底部，其对外围区M0S管的性能基本没有影响。
[0084] 所述第一高K介质层81和第二高K介质层82可W采用原子层沉积法(ALD)、金属 有机气相沉积法(M0CVD)、化学气相沉积法（CVD)、物理气相沉积法（PVD)或其它沉积技术 形成，其材料可w为氧化給、氧化給娃、氧化铜、氧化铅、氧化铅娃、氧化铁、氧化粗、氧化顿 餓铁、氧化顿铁或氧化铅等，其厚度范围可W为1OA~100A。
[0085] 所述第一金属栅极91和第二金属栅极92的材料和制作方法与现有技术相同，作 为本领域技术人员的公知技术，在此不做费述。
[0086] 本实施例中所述第一高K介质层81和所述第二高K介质层82可W同时形成，所 述第一金属栅极91和所述第二金属栅极92也可W同时形成，从而可W进一步节省工艺。
[0087] 此外，由于NM0S晶体管和PM0S晶体管对应不同的功函数，因此当待形成的M0S晶 体管的类型不同时，其对应的金属栅极的具体材料和结构也会有所差异，在此不再费述。
[0088] 由于第一侧墙51、第二侧墙52和层间介质层60中不包括空洞，因此与第一高K介 质层81和第二高K介质层82对应的高K介质层材料W及与第一金属栅极91和第二金属 栅极92对应的金属栅极材料不会形成在第一侧墙51、第二侧墙52和层间介质层60中，最 终提高了功能区M0S晶体管和半导体器件的电学性能。
[0089] 相应地，本发明实施例还提供了一种M0S晶体管的制作方法，可W包括W下步骤：
[0090] 提供半导体衬底；
[0091] 在所述半导体衬底上形成伪栅结构，所述伪栅结构从下至上依次包括伪栅介质层 和伪栅极；
[0092] 在所述半导体衬底上形成位于所述伪栅结构两侧的侧墙；
[0093] 在所述侧墙两侧的所述半导体衬底中进行重惨杂离子注入，形成重惨杂区；
[0094] 在所述半导体衬底上形成层间介质层，所述层间介质层的上表面与所述伪栅结构 的上表面齐平；
[0095] 去除 所述伪栅结构W形成暴露出所述半导体衬底的沟槽，去除所述伪栅结构包括 采用水溶液清洗的方式去除所述伪栅介质层；
[0096] 在所述沟槽的侧壁和底部形成高K介质层；
[0097] 在所述高K介质层上形成金属栅极，所述金属栅极填充满所述沟槽。
[0098] 其中，所述伪栅介质层的材料包括错和氧化错中的一种或两种。
[0099] 其中，所述侧墙的材料包括氧化娃或氮化娃中的一种或多种；所述层间介质层的 材料包括氧化娃。
[0100] 其中，采用水溶液清洗的方式去除所述伪栅介质层的温度范围可W包括2(TC~ 60°C,清洗时间可W包括10s~3min。
[0101] 其中，所述伪栅介质层可W采用等离子体增强化学气相沉积工艺或原子层沉积工 艺形成，所述伪栅介质层的厚度范围可W包括]OA~100A。
[0102] 此外，本实施例在形成所述高K介质层之前，还可W在所述沟槽的侧壁和底部形 成界面层。
[0103] 其中，所述界面层的材料可W为氧化娃，其厚度可W为5A~loA。
[0104] 本实施例的各步骤具体可W参考上述实施例提供的半导体器件的制作方法中功 能区中M0S晶体管的制作方法，在此不再费述。
[0105] 本实施例通过选择合适的伪栅介质层的材料，可W在后续采用水溶液清洗的方式 去除所述伪栅介质层，由此避免了去除所述伪栅介质层的过程中对侧墙和层间介质层的损 伤，从而不会在侧墙和层间介质层中形成空洞，最终就可W避免高K介质层材料和金属栅 极材料形成在侧墙和层间介质层中，提高了MOS晶体管的电学性能。
[0106] 虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本 发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当W权利要求所 限定的范围为准。
【主权项】
1. 一种MOS晶体管的制作方法，其特征在于，包括： 提供半导体衬底； 在所述半导体衬底上形成伪栅结构，所述伪栅结构从下至上依次包括伪栅介质层和伪 栅极； 在所述半导体衬底上形成位于所述伪栅结构两侧的侧墙； 在所述侧墙两侧的所述半导体衬底中进行重掺杂离子注入，形成重掺杂区； 在所述半导体衬底上形成层间介质层，所述层间介质层的上表面与所述伪栅结构的上 表面齐平； 去除所述伪栅结构以形成暴露出所述半导体衬底的沟槽，去除所述伪栅结构包括采用 水溶液清洗的方式去除所述伪栅介质层； 在所述沟槽的侧壁和底部形成高K介质层； 在所述高K介质层上形成金属栅极，所述金属栅极填充满所述沟槽。2. 如权利要求1所述的MOS晶体管的制作方法，其特征在于，所述伪栅介质层的材料包 括锗和氧化锗中的一种或两种。3. 如权利要求1所述的MOS晶体管的制作方法，其特征在于，还包括：在形成所述高K 介质层之前，在所述沟槽的侧壁和底部形成界面层。4. 如权利要求3所述的MOS晶体管的制作方法，其特征在于，所述界面层的材料为氧化 硅，其厚度为5A~丨0A。5. 如权利要求1所述的MOS晶体管的制作方法，其特征在于，所述侧墙的材料包括氧化 硅或氮化硅中的一种或多种；所述层间介质层的材料包括氧化硅。6. 如权利要求1所述的MOS晶体管的制作方法，其特征在于，采用水溶液清洗的方式去 除所述伪栅介质层的温度范围包括20°C~60°C，清洗时间包括IOs~3min。7. 如权利要求1所述的MOS晶体管的制作方法，其特征在于，所述伪栅介质层采用等 离子体增强化学气相沉积工艺或原子层沉积工艺形成，所述伪栅介质层的厚度范围包括 IOA ~iooA。8. -种半导体器件的制作方法，其特征在于，包括： 提供半导体衬底，所述半导体衬底包括功能区和外围区； 在所述功能区上形成第一伪栅结构，且在所述外围区上形成第二伪栅结构，所述第一 伪栅结构从下至上依次包括第一伪栅介质层和第一伪栅极，所述第二伪栅结构从下至上依 次包括第二伪栅介质层和第二伪栅极； 在所述功能区上形成位于所述第一伪栅结构两侧的第一侧墙，且在所述外围区上形成 位于所述第二伪栅结构两侧的第二侧墙； 在所述第一侧墙两侧的所述功能区中进行重掺杂离子注入以形成第一重掺杂区，在所 述第二侧墙两侧的所述外围区中进行重掺杂离子注入以形成第二重掺杂区； 在所述半导体衬底上形成层间介质层，所述层间介质层的上表面、所述第一伪栅结构 的上表面和所述第二伪栅结构的上表面均齐平； 去除所述第一伪栅结构以形成暴露出所述功能区的第一沟槽，且去除所述第二伪栅极 以形成暴露出所述第二伪栅介质层的第二沟槽，去除所述第一伪栅结构包括采用水溶液清 洗的方式去除所述第一伪栅介质层； 在所述第一沟槽的侧壁和底部形成第一高K介质层，且在所述第二沟槽的侧壁和底部 形成第二高K介质层； 在所述第一高K介质层上形成填充满所述第一沟槽的第一金属栅极，且在所述第二高 K介质层上形成填充满所述第二沟槽的第二金属栅极。9. 如权利要求8所述的半导体器件的制作方法，其特征在于，所述第一伪栅介质层的 材料包括锗和氧化锗中的一种或两种。10. 如权利要求8所述的半导体器件的制作方法，其特征在于，还包括：在形成所述第 一高K介质层之前，在所述第一沟槽的侧壁和底部形成界面层。11. 如权利要求10所述的半导体器件的制作方法，其特征在于，所述界面层的材料为 氧化硅或氮氧化硅，其厚度为5A~丨OA。12. 如权利要求8所述的半导体器件的制作方法，其特征在于，所述第一侧墙或所述第 二侧墙的材料包括氧化硅或氮化硅中的一种或任意组合；所述层间介质层的材料包括氧化 硅。13. 如权利要求8所述的半导体器件的制作方法，其特征在于，采用水溶液清洗的方式 去除所述第一伪栅介质层的温度范围包括20°C~60°C，清洗时间包括IOs~3min。14. 如权利要求8所述的半导体器件的制作方法，其特征在于，所述第一伪栅介质层采 用等离子体增强化学气相沉积工艺或原子层沉积工艺形成，所述第一伪栅介质层的厚度范 围包括IOA~100A。15. 如权利要求8所述的半导体器件的制作方法，其特征在于，所述第二伪栅介质层的 材料为氧化硅，其厚度范围包括20人~50A。
【专利摘要】一种MOS晶体管的制作方法及半导体器件的制作方法。所述MOS晶体管的制作方法包括：提供半导体衬底；在半导体衬底上形成伪栅结构，伪栅结构依次包括伪栅介质层和伪栅极；在半导体衬底上形成位于伪栅结构两侧的侧墙；在侧墙两侧的半导体衬底中进行重掺杂离子注入，形成重掺杂区；在半导体衬底上形成层间介质层，层间介质层的上表面与伪栅结构的上表面齐平；去除伪栅结构以形成暴露出半导体衬底的沟槽，去除伪栅结构包括采用水溶液清洗的方式去除伪栅介质层；在沟槽的侧壁和底部形成高K介质层；在高K介质层上形成填充满沟槽的金属栅极。本发明可避免去除伪栅介质层时对侧墙或层间介质层的损害，提高MOS晶体管及半导体器件的电学性能。
【IPC分类】H01L21/336, H01L21/28
【公开号】CN104900522
【申请号】CN201410077192
【发明人】何永根
【申请人】中芯国际集成电路制造(上海)有限公司
【公开日】2015年9月9日
【申请日】2014年3月4日
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