晶体管的形成方法
晶体管的形成方法
【技术领域】
[0001]本发明涉及半导体技术领域，特别涉及一种晶体管的形成方法。
【背景技术】
[0002]随着半导体工艺技术的不断发展，工艺节点逐渐减小，晶体管的尺寸也越来越小，导致晶体管的短沟道效应也越发显著。
[0003]晶体管的源极和漏极之间的距离减小，导致沟道中的电场线可以从漏极穿越到源极，并导致源极端势垒高度降低(漏致势垒降低，DIBL效应)，从而使源极注入到沟道的电子数量增加，导致漏极电流增加，影响晶体管的性能，沟道长度越短，DIBL效应就越严重。
[0004]由于晶体管的源极和漏极周围具有很高的源漏寄生电容，对晶体管的性能影响较大，采用绝缘层上硅(SOI)作为衬底形成的晶体管，虽然可以减小晶体管源极、漏极和衬底之间的寄生电容，但是由于小尺寸的SOI衬底制作成本高，并且由于SOI衬底中埋层的导热率较低，使得晶体管沟道区域产生的热量不能释放出去，导致温度过高，从而影响晶体管的性能。
[0005]并且，漏极的电压还可以通过SOI衬底中的埋层耦合至源极，造成漏至势垒降低效应，影响晶体管的性能。
【发明内容】
[0006]本发明解决的问题是提供一种晶体管的形成方法，提高晶体管的性能。
[0007]为解决上述问题，本发明提供一种晶体管的形成方法，包括:提供半导体衬底；在所述半导体衬底表面形成隔离层和位于隔离层表面的第一牺牲层；刻蚀所述第一牺牲层和隔离层，形成暴露出部分半导体衬底的凹槽；在所述凹槽底部的半导体衬底表面形成外延层；去除所述第一牺牲层；形成覆盖隔离层和外延层的半导体层；在所述外延层上方的半导体层上形成栅极结构；在所述栅极结构两侧的半导体层内形成源极和漏极。
[0008]可选的，还包括:对所述外延层进行离子注入，形成掺杂区，所述掺杂区的掺杂类型与待形成的晶体管的掺杂类型相反。
[0009]可选的，所述掺杂区的掺杂浓度为lE19atom/cm3?lE21atom/cm3。
[0010]可选的，部分掺杂区位于外延层下方的半导体衬底内，并且位于半导体衬底内的掺杂区宽度大于位于半导体衬底上的掺杂区宽度。
[0011]可选的，包括:所述外延层的表面与隔离层表面齐平。
[0012]可选的，所述半导体层的形成方法包括:在所述隔离层和掺杂区表面形成半导体材料层之后，采用化学机械研磨工艺使所述半导体材料层平坦化，形成半导体层。
[0013]可选的，所述凹槽的两端宽度大于凹槽的中部宽度。
[0014]可选的，所述凹槽的两端宽度是中部宽度的1.5倍以上。
[0015]可选的，去除所述第一牺牲层和形成所述半导体层的方法包括:在去除所述第一牺牲层之前，在所述凹槽底部形成第二牺牲层以及位于第二牺牲层表面的填充满所述凹槽的第二停止层；以所述第二停止层为掩膜，去除所述第一牺牲层以及第二停止层下方的部分第二牺牲层，使所述第二停止层中部悬空；在所述隔离层和掺杂区表面形成半导体材料层，所述半导体材料层填充满第二停止层下方的空间；对所述半导体材料层进行平坦化，形成半导体层，所述半导体层的表面与第二停止层表面齐平；去除所述停止层。
[0016]可选的，还包括:在所述第一牺牲层表面形成第一停止层。
[0017]可选的，形成所述第二停止层的方法包括:在所述凹槽内壁以及第一停止层表面形成第二牺牲材料层；在所述第二牺牲材料层表面形成填充满所述凹槽的第二停止材料层；对所述第二停止材料层和第二牺牲材料层进行平坦化，去除所述第一牺牲层表面的第一停止层、第二牺牲材料层和第二停止材料层，形成表面与第一牺牲层表面齐平的第二停止层。
[0018]可选的，所述半导体层的厚度为1nm?lOOnm。
[0019]可选的，所述半导体层为本征半导体层。
[0020]可选的，所述第一牺牲层的材料与隔离层的材料不同，所述第二牺牲层的材料与第一牺牲层的材料相同。
[0021]可选的，所述隔离层的材料为氧化硅、第一牺牲层的材料为氮化硅、第二牺牲层的材料为氮化硅。
[0022]可选的，所述半导体衬底为体硅衬底。
[0023]可选的，还包括:形成所述栅极结构之后，对所述栅极结构两侧的半导体层进行轻掺杂离子注入，在所述半导体层内形成轻掺杂区。
[0024]可选的，所述源极和漏极的形成方法包括:形成所述轻掺杂区之后，在所述栅极结构的侧壁表面形成侧墙；以所述侧墙和栅极结构为掩膜，对所述栅极结构两侧的半导体层内进行重掺杂离子注入，形成源极和漏极。
[0025]可选的，还包括:在所述源极、漏极和栅极结构表面形成金属硅化物层。
[0026]可选的，所述金属硅化物层与源极、漏极形成肖特基接触。
[0027]与现有技术相比，本发明的技术方案具有以下优点:
[0028]本发明的技术方案中，在半导体衬底表面形成隔离层和位于隔离层表面的第一牺牲层之后，刻蚀所述第一牺牲层和隔离层，形成凹槽；在所述凹槽底部形成外延层；去除第一牺牲层之后，在所述隔离层和外延层表面形成半导体层；在外延层上方的半导体层上形成栅极结构，在所述栅极结构两侧的半导体层内形成源极和漏极。由于所述栅极结构形成在外延层上方的半导体层上，所以，所述漏极和源极形成在隔离层上，使得所述源极和漏极通过隔离层与半导体衬底隔离，从而可以降低源极和漏极的寄生电容。并且，所述半导体层通过隔离层之间的外延层与半导体衬底连通，由于半导体材料的热导效率高于绝缘介质材料的热导效率，从而使得晶体管工作时产生的热量可以通过外延层，传递至半导体衬底内，提高晶体管的散热效率，从而提高晶体管的热稳定性。
[0029]进一步，可以对所述外延层进行离子注入，形成掺杂区，并且所述掺杂区的掺杂离子类型与待形成的晶体管的掺杂类型相反，即所述掺杂区的掺杂类型与源极、漏极的掺杂类型相反。所述源极和漏极下方的隔离层之间通过掺杂区断开，所述掺杂区使晶体管在工作时，源极和漏极之间的电场线被断开，从而避免漏极电压通过隔离层耦合到源极上而导致漏至势垒降低效应，从而可以提高晶体管的性能。
[0030]进一步的，本发明的技术方案中，所述凹槽的两端宽度大于凹槽的中部宽度，形成所述外延层之后，在所述凹槽内形成第二牺牲层和位于第二牺牲层第二停止层，使得所述第二停止层的两端宽度与大于中部宽度；在去除第一牺牲层和第二牺牲层的过程中，由于第二停止层中部下方的第二牺牲层的宽度较小，从而当第二停止层中部下方的第二牺牲层被完全去除后，所述第二停止层两端下方还具有部分第二牺牲层可以将第二停止层支撑住，使第二停止层的中部悬空，从而后续可以在所述第二停止层下方形成半导体层，并且使所述第二停止层作为形成半导体层的研磨停止层，从而能够较好的控制形成的半导体层的厚度。
【附图说明】
[0031]图1至图15是本发明的晶体管的形成过程的结构示意图。
【具体实施方式】
[0032]如【背景技术】中所述，现有技术中采用SOI衬底形成的晶体管，虽然可以降低晶体管的源极和漏极的寄生电容，但是晶体管的散热效率较差，漏至势垒降低效应显著，所述晶体管的性能有待进一步的提高。
[0033]本实施例的晶体管的形成方法，使晶体管的源极和漏极下方通过隔离层与半导体衬底隔离，降低晶体管的寄生电容；并且使晶体管的栅极下方的沟道区域与半导体衬底连通，提高晶 体管的散热效率；而且，所述沟道区域与半导体衬底之间具有掺杂区，可以阻止漏极电压通过隔离层耦合到源极上，从而改善晶体管的漏至势垒降低效应，从而提高晶体管的性能。
[0034]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0035]请参考图1，提供半导体衬底100，在所述半导体衬底100表面形成隔离层101和位于隔离层101表面的第一牺牲层102。
[0036]所述半导体衬底100的材料包括硅、锗、锗化硅、砷化镓等半导体材料，所述半导体衬底100可以是体材料也可以是复合结构如绝缘体上硅。本领域的技术人员可以根据半导体衬底100上形成的半导体器件选择所述半导体衬底100的类型，因此所述半导体衬底的类型不应限制本发明的保护范围。
[0037]本实施例中，所述半导体衬底100的材料为体硅衬底，采用体硅衬底可以降低形成晶体管的成本。
[0038]所述隔离层101和第一牺牲层102的材料不同，使得所述隔离层101与第一牺牲层102之间具有较高的刻蚀选择性，后续在去除所述第一牺牲层102的过程中，不会对隔离层101造成破坏。
[0039]本实施例中，所述隔离层101的材料为氧化硅、所述第一牺牲层102的材料为氮化硅。在本发明的其他所述例中，所述隔离层101和第一牺牲层102还可以采用其他合适的材料。
[0040]在本所述例中，还在所述第一牺牲层102表面形成第一停止层103，所述第一停止层103可以作为后续形成第二停止层的平坦化停止层。所述第一停止层103的材料与第一牺牲层102的材料不同，本实施例中，所述第一停止层103的材料为氧化硅。在本发明的其他实施例中，也可以不形成所述停止层103。
[0041]可以采用化学气相沉积工艺分别形成所述隔离层101、第一牺牲层102、第一停止层103。所述隔离层101作为后续形成的源极、漏极与半导体衬底之间的隔离结构，所述隔离层101的厚度为1nm?lOOnm，能够起到较好的隔离作用。所述第一牺牲层的102的厚度为1nm?10nm,所述第一牺牲层102的厚度决定后续形成的源极与漏极的厚度。所述第一停止层103的厚度为1nm?50nm。
[0042]请参考图2，刻蚀所述第一停止层103、第一牺牲层102和隔离层101，形成暴露出部分半导体衬底100的凹槽104。
[0043]形成所述凹槽104的方法包括:在所述第一停止层103表面形成具有开口的图形化掩膜层，所述开口定义了需要形成的凹槽104的位置和尺寸；沿所述开口依次刻蚀第一停止层103、第一牺牲层102和隔离层101至半导体衬底100表面，形成所述凹槽104。
[0044]采用干法刻蚀工艺刻蚀所述第一停止层103、第一牺牲层102和隔离层101。所述干法刻蚀工艺采用的刻蚀气体可以是包括CF4、CHF3、C3H8中的一种或几种含F的刻蚀气体。
[0045]请参考图3，为本实施例中，形成所述凹槽104后的俯视示意图。图2为沿图3中割线AA’方向的剖面示意图。后续示意图除非有特别说明，均是按照该方向的剖面示意图。
[0046]所述凹槽104的两端宽度大于凹槽104的中部宽度。本实施例中，所述凹槽104的两端宽度为凹槽104的中部宽度的1.5倍。在本发明的其他实施例中，所述凹槽104的两端宽度还可以是凹槽104的中部宽度的1.5倍以上。后续在所述凹槽104底部形成第二牺牲层以及第二牺牲层表面的第二停止层，使第二停止层的两端宽度大于中部宽度，在去除第二停止层下方的第二牺牲层的过程中，当第二停止层中部下方的第二牺牲层被去除后，第二停止层两端下方还具有部分第二牺牲层未被去除，所以可以使所述第二停止层的中部悬空，以便在所述第二停止层下方形成半导体层。
[0047]在本发明的其他所述例中，所述凹槽104的两端宽度还可以与所述凹槽中部的宽度相问。
[0048]请参考图4，在所述凹槽104底部的半导体衬底100表面形成外延层105。
[0049]所述外延层105的材料为半导体材料，本实施例中，所述外延层105的材料为硅。在本发明的其他实施例中，所述外延层105的材料还可以是锗、锗硅等其他半导体材料。
[0050]采用选择性外延工艺形成所述外延层105。本实施例中，外延层105的表面与隔离层101的表面齐平，后续可以使形成在所述隔离层101以及外延层105表面的半导体层的底部平坦，形成质量较高。在本发明的其他实施例中，所述外延层105的表面还可以高于或低于所述隔离层101的表面。
[0051]请参考图5，对所述外延层105 (请参考图4)进行离子注入，形成掺杂区106。
[0052]所述离子注入工艺以凹槽104两侧的第一停止层103作为掩膜，对所述凹槽104底部的外延层105进行N型或者P型掺杂离子注入。所述离子注入的掺杂离子的类型与待形成的晶体管的类型相反，使所述掺杂区106的掺杂类型与待形成的晶体管的类型相反，并且所述掺杂区106内的掺杂离子浓度为lE19atom/cm3?lE21atom/cm3。
[0053]本实施例中，所述待形成的晶体管为NMOS晶体管,所以对所述外延层105进行P型掺杂离子注入，形成P型掺杂区106。所述掺杂区106内的掺杂浓度较高，后续在所述隔离层上形成源极和漏极，所述掺杂区106将隔离层断开，使漏极与源极之间的电场线断开，从而改善源极与漏极之间通过隔离层耦合而导致的漏至势垒降低效应。
[0054]本实施例中，由于离子注入的深度大于外延层105的厚度并且掺杂离子会向半导体衬底100内扩散作用，使所述掺杂区106部分位于外延层105下方的半导体衬底100内，并且在掺杂离子的扩散作用下，使得位于半导体衬底100内的掺杂区106横向扩展，最终使位于半导体衬底100内的掺杂区106宽度大于位于半导体衬底100上的掺杂区106宽度。
[0055]在本发明的其他所述例中，也可以不对所述外延层进行离子注入。
[0056]请参考图6，在所述凹槽104 (请参考图5)内壁以及第一停止层103表面形成第二牺牲材料层201 ;在所述第二牺牲材料层201表面形成填充满所述凹槽104的第二停止材料层202。
[0057]所述第二牺牲材料层201的材料与隔离层101的材料不同，避免后续在去除所述第二牺牲材料层201的过程中对隔离层101造成破坏。
[0058]本实施例中，所述第二牺牲材料层201的材料与第一牺牲层102的材料相同，为氮化硅。本发明的其他实施例中，所述第二牺牲材料层201的材料也可以与半导体衬底100的材料不同。
[0059]所述第二停止材料层202的材料与第一牺牲层102、第二牺牲材料层201的材料均不相同，本实施例中，所述第二停止材料层202的材料为氧化硅。
[0060]请参考图7，对所述第二停止材料层202 (请参考图6)和第二牺牲材料层201 (请参考图6)进行平坦化，去除所述第一牺牲层102表面的第一停止层103 (请参考图6)、第二牺牲材料层201和第二停止材料层202，形成表面与第一牺牲层102表面齐平的第二停止层202a和第二牺牲层201a。
[0061]本实施例中，采用化学机械研磨工艺进行上述平坦化处理。在进行平坦化的过程中，所述第一停止层103作为研磨停止层，判断所述化学机械研磨的停止 位置。本实施例中，在研磨至所述第一停止层103后，适当进行一定时间的过研磨，将第一停止层103去除，从而暴露出所述第一牺牲层102的表面，以利于后续去除所述第一牺牲层102。
[0062]由于所述凹槽104 (请参考图5)的两端宽度大于中部宽度，所以，在所述凹槽104内形成的第二停止层202a的两端宽度大于中部宽度。
[0063]请参考图8，以所述第二停止层202a为掩膜，去除所述第一牺牲层102以及第二停止层202a下方的部分第二牺牲层201a，使所述第二停止层202a中部悬空。
[0064]具体的，去除所述第一牺牲层102以及第二停止层202a下方的部分第二牺牲层201a包括:以所述第二停止层202a为掩膜，采用干法刻蚀工艺，以所述隔离层101作为刻蚀停止层，去除位于第二停止层202a外侧的第一牺牲层102以及部分第二牺牲层201a ;然后采用湿法刻蚀工艺刻蚀位于第二停止层202a下方的部分第二牺牲层201a，所述湿法刻蚀工艺为各向同性刻蚀工艺。由于所述第二停止层202a的两端宽度大于中部宽度，所以，位于所述第二停止层202a中部下方的第二牺牲层201a的宽度小于第二停止层202a两端下方的第二牺牲层201a的宽度。当所述湿法刻蚀工艺将位于第二停止层202a中部下方的第二牺牲层201a完全去除时，停止所述湿法刻蚀工艺，此时，在第二停止层202a两端下方仍有部分未被去除的第二牺牲层201a，所述剩余的第二牺牲层201a支撑所述第二停止层202a,使所述第二停止层202a中部悬空，以便后续在所述第二停止层202a中部下方形成半导体层。
[0065]请参考图9，为去除所述第一牺牲层102以及第二停止层202a下方的部分第二牺牲层201a，使所述第二停止层202a中部悬空的俯视示意图，图8沿图9中沿割线AA’的剖面示意图。
[0066]去除所述第一牺牲层102以及第二停止层202a下方的部分第二牺牲层201a后，暴露出隔离层101及部分掺杂区106的表面。
[0067]请参考图10，为沿图9中割线BB’的剖面示意图。
[0068]在掺杂区106表面的部分第二牺牲层201a支撑第二停止层202a的两端，使所述第二停止层202a的中部悬空。
[0069]请参考图11，形成覆盖隔离层101和掺杂区106的半导体层300。
[0070]所述半导体层300的形成工艺为外延工艺，所述半导体层300的材料为硅、锗、锗硅等半导体材料，本实施例中，所述半导体层300的材料为硅。
[0071]具体的，形成所述半导体层300的方法包括:在所述隔离层101和掺杂区106表面形成半导体材料层，所述半导体材料层填充满第二停止层202a下方的空间；以所述第二停止层202a为研磨停止层，对所述半导体材料层进行平坦化，形成半导体层300，所述半导体层300的表面与第二停止层202a表面齐平。形成所述半导体材料层的工艺可以是化学气相沉积工艺。
[0072]以所述第二停止层202a作为研磨停止层，可以较好的控制形成的半导体层300的厚度。本实施例中所述半导体层300的厚度为1nm?10nm,位于第二停止层202a下方的半导体层300的厚度小于其他位置处的半导体层300的厚度。
[0073]后续在掺杂区106上方的半导体层300表面形成栅极结构，使所述掺杂区106上方的半导体层300作为晶体管的沟道区域。
[0074]本实施例中，所述半导体层300为未掺杂的本征半导体层，载流子在所述本征半导体层300内不会受到掺杂离子的散射作用，从而可以提高载流子的迁移率。
[0075]在本发明的其他所述例中，在形成所述掺杂区106 (请参考图5)之后，可以直接区域位于隔离层101上方的第一牺牲层102和第一停止层103，然后直接在所述隔离层101和掺杂区106表面形成半导体层。由于所述半导体层在生长过程中，首先会沿掺杂区106表面垂直生长，然后向两侧横向生长，当所述半导体层生长到一定厚度时，位于掺杂区106表面的半导体层的厚度大于两侧的隔离层101表面的半导体层的厚度，然后对所述半导体层进行平坦化，由于没有停止层作为判断平坦化结束位置，所以，只能通过调整平坦化过程的时间来调节形成的半导体层的厚度。这种方法工艺步骤简单，但是工艺难度较大。
[0076]本实施例中，由于形成有所述第二停止层202a，作为形成半导体层300的平坦化停止层，所以，能够较为准确的控制形成的半导体层300的厚度。
[0077]请参考图12，去除所述第二停止层202a(请参考图11)，在所述掺杂区上方的半导体层上形成栅极结构，所述栅极结构包括位于半导体层300表面的栅介质层301和位于所述栅介质层301表面的栅极302。
[0078]可以采用湿法刻蚀工艺去除所述第二停止层202a。在本所述例中，保留了位于第二停止层202a两端下方的剩余的第二牺牲层201a (请参考图10)，在本发明的其他实施例中，在去除所述第二停止层202a后，还可以采用湿法刻蚀工艺去除所述第二牺牲层201a。
[0079]所述栅极结构的形成方法包括:在所述半导体层300表面形成栅介质材料层和位于所述栅介质材料层表面的栅极材料层；在所述栅极材料层表面形成掩膜层，所述掩膜层位于掺杂区106上方，定义出待形成的栅极结构的位置和尺寸；以所述掩膜层为掩膜，刻蚀所述栅极材料层和栅介质材料层，形成栅介质层301和位于所述栅介质层301表面的栅极302 ;然后去除所述掩膜层。
[0080]本实施例中，所述栅极302的材料为多晶硅，所述栅介质层301的材料为氧化硅。在本发明的其他所述例中，所述栅介质层301的材料还可以是高K介质材料，所述栅极302的材料还可以是金属材料。
[0081]请参考图13，对所述栅极结构两侧的半导体层300内进行轻掺杂离子注入，在所述半导体层300内形成轻掺杂区310。
[0082]所述轻掺杂离子注入的掺杂离子类型与待形成的晶体管的类型相同，所述轻掺杂区301可以改善晶体管的短沟道效应。
[0083]进行轻掺杂离子注入后，进行退火处理以激活所述掺杂离子，由于掺杂离子的扩散作用，部分轻掺杂区310位于栅极结构下方。
[0084]请参考图14，在所述栅介质层301和栅极302侧侧壁表面侧墙303，以所述栅极结构和侧墙303为掩膜，为所述栅极结构和侧墙303两侧的半导体层300内进行重掺杂离子注入，形成源极311和漏极312。
[0085]所述重掺杂离子注入的掺杂离子类型与待形成的晶体管的类型相同。
[0086]进行重掺杂离子注入后，进行退火处理以激活所述掺杂离子，由于掺杂离子的扩散作用，部分源极311和漏极312位于栅极结构下方。
[0087]所述源极311和漏极312下方具有隔离层101，所述隔离层101作为源极311、漏极312与半导体衬底100之间的隔离结构，可以减小源极311和漏极312的寄生电容，并且减少源极311和漏极312向半导体衬底100的漏电流。
[0088]所述栅极结构下方具有半导体层300，作为晶体管的沟道区域。并且所属半导体层300通过掺杂区106与半导体衬底100连接，由于半导体材料的导热效率高于绝缘介质材料的导热效率，所以，所述晶体管产生的热量可以通过所以掺杂区106向半导体衬底100内转移并散出，从而提高晶体管的热稳 定性。
[0089]由于所述隔离层101横向之间通过所述掺杂区106断开，所述掺杂区106的掺杂类型与源极311、漏极312的掺杂类型相反。在晶体管工作过程中，源极311和漏极312之间的电场线被掺杂区106断开，从而漏极的电压不能通过所述隔离层101耦合至源极311上，从而可以改善晶体管的漏至势垒降低相应，提高晶体管的性能。
[0090]请参考图15，在所述源极311、漏极312和栅极结构表面形成金属硅化物层313。
[0091]形成所述金属硅化物层313的方法包括:在所述源极311、漏极312、侧墙303和栅极302表面形成金属层，进行退火处理，使金属层内的金属原子与硅反应，形成金属硅化物层。本实施例中，所述源极311、漏极312、栅极302的材料为硅，所以，在所述源极311、漏极312和栅极302表面均形成了金属硅化物层313，然后采用湿法刻蚀工艺去除未反应的金属层。
[0092]形成所述金属硅化物层313可以降低源极311、漏极312以及栅极302表面的接触电阻。
[0093]本实施例中，与金属层接触的源极311和漏极312与金属层完全反应形成了金属硅化物层，而侧墙303下方具有部分未反应的源极311和漏极312，所述金属硅化物层313与源极311、漏极312构成肖特基接触，可以降低源极312和漏极312中电子进入所述金属硅化物层中的势垒，进一步降低了所述源极311和漏极312的接触电阻。由于金属原子进入源极311、漏极312以及栅极302内形成所述金属硅化物层313，所以所述金属硅化物层的表面高于源极311、漏极312以及侧墙303表面。
[0094]综上所述，本实施例的晶体管的形成方法，使晶体管的源极和漏极下方通过隔离层与半导体衬底隔离，降低了源极和漏极的寄生电容；而晶体管的沟道区域通过掺杂区与半导体衬底连通，使得晶体管产生的热量可以通过该掺杂区向半导体衬底中传递并散出，提闻晶体管的散热效率，提闻晶体管的热稳定性；所述惨杂区的类型与源极、漏极的惨杂类型相反，源极和漏极下方的隔离层通过该掺杂区断开，使源极和漏极之间的电场线断开，避免漏极电压通过隔离层耦合到源极而导致漏至势垒降低效应。
[0095]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【主权项】
1.一种晶体管的形成方法，其特征在于，包括: 提供半导体衬底； 在所述半导体衬底表面形成隔离层和位于隔离层表面的第一牺牲层；刻蚀所述第一牺牲层和隔离层，形成暴露出部分半导体衬底的凹槽；在所述凹槽底部的半导体衬底表面形成外延层； 去除所述第一牺牲层； 形成覆盖隔离层和外延层的半导体层； 在所述外延层上方的半导体层上形成栅极结构； 在所述栅极结构两侧的半导体层内形成源极和漏极。2.根据权利要求1所述的晶体管的形成方法，其特征在于，还包括:对所述外延层进行离子注入，形成掺杂区，所述掺杂区的掺杂类型与待形成的晶体管的掺杂类型相反。3.根据权利要求2所述的晶体管的形成方法，其特征在于，所述掺杂区的掺杂浓度为lE19atom/cm3 ?lE21atom/cm3。4.根据权利要求2所述的晶体管的形成方法，其特征在于，部分掺杂区位于外延层下方的半导体衬底内，并且位于半导体衬底内的掺杂区宽度大于位于半导体衬底上的掺杂区览度。5.根据权利要求1所述的晶体管的形成方法，其特征在于，包括:所述外延层的表面与隔尚层表面齐平。6.根据权利要求2所述的晶体管的形成方法，其特征在于，所述半导体层的形成方法包括:在所述隔离层和掺杂区表面形成半导体材料层之后，采用化学机械研磨工艺使所述半导体材料层平坦化，形成半导体层。7.根据权利要求1所述的晶体管的形成方法，其特征在于，所述凹槽的两端宽度大于凹槽的中部宽度。8.根据权利要求7所述的晶体管的形成方法，其特征在于，所述凹槽的两端宽度是中部宽度的1.5倍以上。9.根据权利要求7所述的晶体管的形成方法，其特征在于，去除所述第一牺牲层和形成所述半导体层的方法包括:在去除所述第一牺牲层之前，在所述凹槽底部形成第二牺牲层以及位于第二牺牲层表面的填充满所述凹槽的第二停止层；以所述第二停止层为掩膜，去除所述第一牺牲层以及第二停止层下方的部分第二牺牲层，使所述第二停止层中部悬空；在所述隔离层和掺杂区表面形成半导体材料层，所述半导体材料层填充满第二停止层下方的空间；对所述半导体材料层进行平坦化，形成半导体层，所述半导体层的表面与第二停止层表面齐平；去除所述停止层。10.根据权利要求9所述的晶体管的形成方法，其特征在于，还包括:在所述第一牺牲层表面形成第一停止层。11.根据权利要求10所述的晶体管的形成方法，其特征在于，形成所述第二停止层的方法包括:在所述凹槽内壁以及第一停止层表面形成第二牺牲材料层；在所述第二牺牲材料层表面形成填充满所述凹槽的第二停止材料层；对所述第二停止材料层和第二牺牲材料层进行平坦化，去除所述第一牺牲层表面的第一停止层、第二牺牲材料层和第二停止材料层，形成表面与第一牺牲层表面齐平的第二停止层。12.根据权利要求1所述的晶体管的形成方法，其特征在于，所述半导体层的厚度为1nm ?10nm013.根据权利要求1所述的晶体管的形成方法，其特征在于，所述半导体层为本征半导体层。14.根据权利要求11所述的晶体管的形成方法，其特征在于，所述第一牺牲层的材料与隔离层的材料不同，所述第二牺牲层的材料与第一牺牲层的材料相同。15.根据权利要求14所述的晶体管的形成方法，其特征在于，所述隔离层的材料为氧化硅、第一牺牲层的材料为氮化硅、第二牺牲层的材料为氮化硅。16.根据权利要求1所述的晶体管的形成方法，其特征在于，所述半导体衬底为体硅衬 。17.根据权利要求1所述的晶体管的形成方法，其特征在于，还包括:形成所述栅极结构之后，对所述栅极结构两侧的半导体层进行轻掺杂离子注入，在所述半导体层内形成轻惨杂区。18.根据权利要求17所述的晶体管的形成方法，其特征在于，所述源极和漏极的形成方法包括:形成所述轻掺杂区之后，在所述栅极结构的侧壁表面形成侧墙；以所述侧墙和栅极结构为掩膜，对所述栅极结构两侧的半导体层内进行重掺杂离子注入，形成源极和漏极。19.根据权利要求1所述的晶体管的形成方法，其特征在于，还包括:在所述源极、漏极和栅极结构表面形成金属娃化物层。20.根据权利要求19所述的晶体管的形成方法，其特征在于，所述金属硅化物层与源极、漏极形成肖特基接触。
【专利摘要】一种晶体管的形成方法，包括：提供半导体衬底；在所述半导体衬底表面形成隔离层和位于隔离层表面的第一牺牲层；刻蚀所述第一牺牲层和隔离层，形成暴露出部分半导体衬底的凹槽；在所述凹槽底部的半导体衬底表面形成外延层；对所述外延层进行离子注入，形成掺杂区；去除所述第一牺牲层；形成覆盖隔离层和掺杂区的半导体层；在所述掺杂区上方的半导体层上形成栅极结构；在所述栅极结构两侧的半导体层内形成源极和漏极。上述方法可以提高形成的晶体管的性能。
【IPC分类】H01L21/28, H01L21/336
【公开号】CN104900523
【申请号】CN201410077193
【发明人】刘金华
【申请人】中芯国际集成电路制造(上海)有限公司
【公开日】2015年9月9日
【申请日】2014年3月4日
【技术领域】
[0001]本发明涉及半导体技术领域，特别涉及一种晶体管的形成方法。
【背景技术】
[0002]随着半导体工艺技术的不断发展，工艺节点逐渐减小，晶体管的尺寸也越来越小，导致晶体管的短沟道效应也越发显著。
[0003]晶体管的源极和漏极之间的距离减小，导致沟道中的电场线可以从漏极穿越到源极，并导致源极端势垒高度降低(漏致势垒降低，DIBL效应)，从而使源极注入到沟道的电子数量增加，导致漏极电流增加，影响晶体管的性能，沟道长度越短，DIBL效应就越严重。
[0004]由于晶体管的源极和漏极周围具有很高的源漏寄生电容，对晶体管的性能影响较大，采用绝缘层上硅(SOI)作为衬底形成的晶体管，虽然可以减小晶体管源极、漏极和衬底之间的寄生电容，但是由于小尺寸的SOI衬底制作成本高，并且由于SOI衬底中埋层的导热率较低，使得晶体管沟道区域产生的热量不能释放出去，导致温度过高，从而影响晶体管的性能。
[0005]并且，漏极的电压还可以通过SOI衬底中的埋层耦合至源极，造成漏至势垒降低效应，影响晶体管的性能。
【发明内容】
[0006]本发明解决的问题是提供一种晶体管的形成方法，提高晶体管的性能。
[0007]为解决上述问题，本发明提供一种晶体管的形成方法，包括:提供半导体衬底；在所述半导体衬底表面形成隔离层和位于隔离层表面的第一牺牲层；刻蚀所述第一牺牲层和隔离层，形成暴露出部分半导体衬底的凹槽；在所述凹槽底部的半导体衬底表面形成外延层；去除所述第一牺牲层；形成覆盖隔离层和外延层的半导体层；在所述外延层上方的半导体层上形成栅极结构；在所述栅极结构两侧的半导体层内形成源极和漏极。
[0008]可选的，还包括:对所述外延层进行离子注入，形成掺杂区，所述掺杂区的掺杂类型与待形成的晶体管的掺杂类型相反。
[0009]可选的，所述掺杂区的掺杂浓度为lE19atom/cm3?lE21atom/cm3。
[0010]可选的，部分掺杂区位于外延层下方的半导体衬底内，并且位于半导体衬底内的掺杂区宽度大于位于半导体衬底上的掺杂区宽度。
[0011]可选的，包括:所述外延层的表面与隔离层表面齐平。
[0012]可选的，所述半导体层的形成方法包括:在所述隔离层和掺杂区表面形成半导体材料层之后，采用化学机械研磨工艺使所述半导体材料层平坦化，形成半导体层。
[0013]可选的，所述凹槽的两端宽度大于凹槽的中部宽度。
[0014]可选的，所述凹槽的两端宽度是中部宽度的1.5倍以上。
[0015]可选的，去除所述第一牺牲层和形成所述半导体层的方法包括:在去除所述第一牺牲层之前，在所述凹槽底部形成第二牺牲层以及位于第二牺牲层表面的填充满所述凹槽的第二停止层；以所述第二停止层为掩膜，去除所述第一牺牲层以及第二停止层下方的部分第二牺牲层，使所述第二停止层中部悬空；在所述隔离层和掺杂区表面形成半导体材料层，所述半导体材料层填充满第二停止层下方的空间；对所述半导体材料层进行平坦化，形成半导体层，所述半导体层的表面与第二停止层表面齐平；去除所述停止层。
[0016]可选的，还包括:在所述第一牺牲层表面形成第一停止层。
[0017]可选的，形成所述第二停止层的方法包括:在所述凹槽内壁以及第一停止层表面形成第二牺牲材料层；在所述第二牺牲材料层表面形成填充满所述凹槽的第二停止材料层；对所述第二停止材料层和第二牺牲材料层进行平坦化，去除所述第一牺牲层表面的第一停止层、第二牺牲材料层和第二停止材料层，形成表面与第一牺牲层表面齐平的第二停止层。
[0018]可选的，所述半导体层的厚度为1nm?lOOnm。
[0019]可选的，所述半导体层为本征半导体层。
[0020]可选的，所述第一牺牲层的材料与隔离层的材料不同，所述第二牺牲层的材料与第一牺牲层的材料相同。
[0021]可选的，所述隔离层的材料为氧化硅、第一牺牲层的材料为氮化硅、第二牺牲层的材料为氮化硅。
[0022]可选的，所述半导体衬底为体硅衬底。
[0023]可选的，还包括:形成所述栅极结构之后，对所述栅极结构两侧的半导体层进行轻掺杂离子注入，在所述半导体层内形成轻掺杂区。
[0024]可选的，所述源极和漏极的形成方法包括:形成所述轻掺杂区之后，在所述栅极结构的侧壁表面形成侧墙；以所述侧墙和栅极结构为掩膜，对所述栅极结构两侧的半导体层内进行重掺杂离子注入，形成源极和漏极。
[0025]可选的，还包括:在所述源极、漏极和栅极结构表面形成金属硅化物层。
[0026]可选的，所述金属硅化物层与源极、漏极形成肖特基接触。
[0027]与现有技术相比，本发明的技术方案具有以下优点:
[0028]本发明的技术方案中，在半导体衬底表面形成隔离层和位于隔离层表面的第一牺牲层之后，刻蚀所述第一牺牲层和隔离层，形成凹槽；在所述凹槽底部形成外延层；去除第一牺牲层之后，在所述隔离层和外延层表面形成半导体层；在外延层上方的半导体层上形成栅极结构，在所述栅极结构两侧的半导体层内形成源极和漏极。由于所述栅极结构形成在外延层上方的半导体层上，所以，所述漏极和源极形成在隔离层上，使得所述源极和漏极通过隔离层与半导体衬底隔离，从而可以降低源极和漏极的寄生电容。并且，所述半导体层通过隔离层之间的外延层与半导体衬底连通，由于半导体材料的热导效率高于绝缘介质材料的热导效率，从而使得晶体管工作时产生的热量可以通过外延层，传递至半导体衬底内，提高晶体管的散热效率，从而提高晶体管的热稳定性。
[0029]进一步，可以对所述外延层进行离子注入，形成掺杂区，并且所述掺杂区的掺杂离子类型与待形成的晶体管的掺杂类型相反，即所述掺杂区的掺杂类型与源极、漏极的掺杂类型相反。所述源极和漏极下方的隔离层之间通过掺杂区断开，所述掺杂区使晶体管在工作时，源极和漏极之间的电场线被断开，从而避免漏极电压通过隔离层耦合到源极上而导致漏至势垒降低效应，从而可以提高晶体管的性能。
[0030]进一步的，本发明的技术方案中，所述凹槽的两端宽度大于凹槽的中部宽度，形成所述外延层之后，在所述凹槽内形成第二牺牲层和位于第二牺牲层第二停止层，使得所述第二停止层的两端宽度与大于中部宽度；在去除第一牺牲层和第二牺牲层的过程中，由于第二停止层中部下方的第二牺牲层的宽度较小，从而当第二停止层中部下方的第二牺牲层被完全去除后，所述第二停止层两端下方还具有部分第二牺牲层可以将第二停止层支撑住，使第二停止层的中部悬空，从而后续可以在所述第二停止层下方形成半导体层，并且使所述第二停止层作为形成半导体层的研磨停止层，从而能够较好的控制形成的半导体层的厚度。
【附图说明】
[0031]图1至图15是本发明的晶体管的形成过程的结构示意图。
【具体实施方式】
[0032]如【背景技术】中所述，现有技术中采用SOI衬底形成的晶体管，虽然可以降低晶体管的源极和漏极的寄生电容，但是晶体管的散热效率较差，漏至势垒降低效应显著，所述晶体管的性能有待进一步的提高。
[0033]本实施例的晶体管的形成方法，使晶体管的源极和漏极下方通过隔离层与半导体衬底隔离，降低晶体管的寄生电容；并且使晶体管的栅极下方的沟道区域与半导体衬底连通，提高晶 体管的散热效率；而且，所述沟道区域与半导体衬底之间具有掺杂区，可以阻止漏极电压通过隔离层耦合到源极上，从而改善晶体管的漏至势垒降低效应，从而提高晶体管的性能。
[0034]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0035]请参考图1，提供半导体衬底100，在所述半导体衬底100表面形成隔离层101和位于隔离层101表面的第一牺牲层102。
[0036]所述半导体衬底100的材料包括硅、锗、锗化硅、砷化镓等半导体材料，所述半导体衬底100可以是体材料也可以是复合结构如绝缘体上硅。本领域的技术人员可以根据半导体衬底100上形成的半导体器件选择所述半导体衬底100的类型，因此所述半导体衬底的类型不应限制本发明的保护范围。
[0037]本实施例中，所述半导体衬底100的材料为体硅衬底，采用体硅衬底可以降低形成晶体管的成本。
[0038]所述隔离层101和第一牺牲层102的材料不同，使得所述隔离层101与第一牺牲层102之间具有较高的刻蚀选择性，后续在去除所述第一牺牲层102的过程中，不会对隔离层101造成破坏。
[0039]本实施例中，所述隔离层101的材料为氧化硅、所述第一牺牲层102的材料为氮化硅。在本发明的其他所述例中，所述隔离层101和第一牺牲层102还可以采用其他合适的材料。
[0040]在本所述例中，还在所述第一牺牲层102表面形成第一停止层103，所述第一停止层103可以作为后续形成第二停止层的平坦化停止层。所述第一停止层103的材料与第一牺牲层102的材料不同，本实施例中，所述第一停止层103的材料为氧化硅。在本发明的其他实施例中，也可以不形成所述停止层103。
[0041]可以采用化学气相沉积工艺分别形成所述隔离层101、第一牺牲层102、第一停止层103。所述隔离层101作为后续形成的源极、漏极与半导体衬底之间的隔离结构，所述隔离层101的厚度为1nm?lOOnm，能够起到较好的隔离作用。所述第一牺牲层的102的厚度为1nm?10nm,所述第一牺牲层102的厚度决定后续形成的源极与漏极的厚度。所述第一停止层103的厚度为1nm?50nm。
[0042]请参考图2，刻蚀所述第一停止层103、第一牺牲层102和隔离层101，形成暴露出部分半导体衬底100的凹槽104。
[0043]形成所述凹槽104的方法包括:在所述第一停止层103表面形成具有开口的图形化掩膜层，所述开口定义了需要形成的凹槽104的位置和尺寸；沿所述开口依次刻蚀第一停止层103、第一牺牲层102和隔离层101至半导体衬底100表面，形成所述凹槽104。
[0044]采用干法刻蚀工艺刻蚀所述第一停止层103、第一牺牲层102和隔离层101。所述干法刻蚀工艺采用的刻蚀气体可以是包括CF4、CHF3、C3H8中的一种或几种含F的刻蚀气体。
[0045]请参考图3，为本实施例中，形成所述凹槽104后的俯视示意图。图2为沿图3中割线AA’方向的剖面示意图。后续示意图除非有特别说明，均是按照该方向的剖面示意图。
[0046]所述凹槽104的两端宽度大于凹槽104的中部宽度。本实施例中，所述凹槽104的两端宽度为凹槽104的中部宽度的1.5倍。在本发明的其他实施例中，所述凹槽104的两端宽度还可以是凹槽104的中部宽度的1.5倍以上。后续在所述凹槽104底部形成第二牺牲层以及第二牺牲层表面的第二停止层，使第二停止层的两端宽度大于中部宽度，在去除第二停止层下方的第二牺牲层的过程中，当第二停止层中部下方的第二牺牲层被去除后，第二停止层两端下方还具有部分第二牺牲层未被去除，所以可以使所述第二停止层的中部悬空，以便在所述第二停止层下方形成半导体层。
[0047]在本发明的其他所述例中，所述凹槽104的两端宽度还可以与所述凹槽中部的宽度相问。
[0048]请参考图4，在所述凹槽104底部的半导体衬底100表面形成外延层105。
[0049]所述外延层105的材料为半导体材料，本实施例中，所述外延层105的材料为硅。在本发明的其他实施例中，所述外延层105的材料还可以是锗、锗硅等其他半导体材料。
[0050]采用选择性外延工艺形成所述外延层105。本实施例中，外延层105的表面与隔离层101的表面齐平，后续可以使形成在所述隔离层101以及外延层105表面的半导体层的底部平坦，形成质量较高。在本发明的其他实施例中，所述外延层105的表面还可以高于或低于所述隔离层101的表面。
[0051]请参考图5，对所述外延层105 (请参考图4)进行离子注入，形成掺杂区106。
[0052]所述离子注入工艺以凹槽104两侧的第一停止层103作为掩膜，对所述凹槽104底部的外延层105进行N型或者P型掺杂离子注入。所述离子注入的掺杂离子的类型与待形成的晶体管的类型相反，使所述掺杂区106的掺杂类型与待形成的晶体管的类型相反，并且所述掺杂区106内的掺杂离子浓度为lE19atom/cm3?lE21atom/cm3。
[0053]本实施例中，所述待形成的晶体管为NMOS晶体管,所以对所述外延层105进行P型掺杂离子注入，形成P型掺杂区106。所述掺杂区106内的掺杂浓度较高，后续在所述隔离层上形成源极和漏极，所述掺杂区106将隔离层断开，使漏极与源极之间的电场线断开，从而改善源极与漏极之间通过隔离层耦合而导致的漏至势垒降低效应。
[0054]本实施例中，由于离子注入的深度大于外延层105的厚度并且掺杂离子会向半导体衬底100内扩散作用，使所述掺杂区106部分位于外延层105下方的半导体衬底100内，并且在掺杂离子的扩散作用下，使得位于半导体衬底100内的掺杂区106横向扩展，最终使位于半导体衬底100内的掺杂区106宽度大于位于半导体衬底100上的掺杂区106宽度。
[0055]在本发明的其他所述例中，也可以不对所述外延层进行离子注入。
[0056]请参考图6，在所述凹槽104 (请参考图5)内壁以及第一停止层103表面形成第二牺牲材料层201 ;在所述第二牺牲材料层201表面形成填充满所述凹槽104的第二停止材料层202。
[0057]所述第二牺牲材料层201的材料与隔离层101的材料不同，避免后续在去除所述第二牺牲材料层201的过程中对隔离层101造成破坏。
[0058]本实施例中，所述第二牺牲材料层201的材料与第一牺牲层102的材料相同，为氮化硅。本发明的其他实施例中，所述第二牺牲材料层201的材料也可以与半导体衬底100的材料不同。
[0059]所述第二停止材料层202的材料与第一牺牲层102、第二牺牲材料层201的材料均不相同，本实施例中，所述第二停止材料层202的材料为氧化硅。
[0060]请参考图7，对所述第二停止材料层202 (请参考图6)和第二牺牲材料层201 (请参考图6)进行平坦化，去除所述第一牺牲层102表面的第一停止层103 (请参考图6)、第二牺牲材料层201和第二停止材料层202，形成表面与第一牺牲层102表面齐平的第二停止层202a和第二牺牲层201a。
[0061]本实施例中，采用化学机械研磨工艺进行上述平坦化处理。在进行平坦化的过程中，所述第一停止层103作为研磨停止层，判断所述化学机械研磨的停止 位置。本实施例中，在研磨至所述第一停止层103后，适当进行一定时间的过研磨，将第一停止层103去除，从而暴露出所述第一牺牲层102的表面，以利于后续去除所述第一牺牲层102。
[0062]由于所述凹槽104 (请参考图5)的两端宽度大于中部宽度，所以，在所述凹槽104内形成的第二停止层202a的两端宽度大于中部宽度。
[0063]请参考图8，以所述第二停止层202a为掩膜，去除所述第一牺牲层102以及第二停止层202a下方的部分第二牺牲层201a，使所述第二停止层202a中部悬空。
[0064]具体的，去除所述第一牺牲层102以及第二停止层202a下方的部分第二牺牲层201a包括:以所述第二停止层202a为掩膜，采用干法刻蚀工艺，以所述隔离层101作为刻蚀停止层，去除位于第二停止层202a外侧的第一牺牲层102以及部分第二牺牲层201a ;然后采用湿法刻蚀工艺刻蚀位于第二停止层202a下方的部分第二牺牲层201a，所述湿法刻蚀工艺为各向同性刻蚀工艺。由于所述第二停止层202a的两端宽度大于中部宽度，所以，位于所述第二停止层202a中部下方的第二牺牲层201a的宽度小于第二停止层202a两端下方的第二牺牲层201a的宽度。当所述湿法刻蚀工艺将位于第二停止层202a中部下方的第二牺牲层201a完全去除时，停止所述湿法刻蚀工艺，此时，在第二停止层202a两端下方仍有部分未被去除的第二牺牲层201a，所述剩余的第二牺牲层201a支撑所述第二停止层202a,使所述第二停止层202a中部悬空，以便后续在所述第二停止层202a中部下方形成半导体层。
[0065]请参考图9，为去除所述第一牺牲层102以及第二停止层202a下方的部分第二牺牲层201a，使所述第二停止层202a中部悬空的俯视示意图，图8沿图9中沿割线AA’的剖面示意图。
[0066]去除所述第一牺牲层102以及第二停止层202a下方的部分第二牺牲层201a后，暴露出隔离层101及部分掺杂区106的表面。
[0067]请参考图10，为沿图9中割线BB’的剖面示意图。
[0068]在掺杂区106表面的部分第二牺牲层201a支撑第二停止层202a的两端，使所述第二停止层202a的中部悬空。
[0069]请参考图11，形成覆盖隔离层101和掺杂区106的半导体层300。
[0070]所述半导体层300的形成工艺为外延工艺，所述半导体层300的材料为硅、锗、锗硅等半导体材料，本实施例中，所述半导体层300的材料为硅。
[0071]具体的，形成所述半导体层300的方法包括:在所述隔离层101和掺杂区106表面形成半导体材料层，所述半导体材料层填充满第二停止层202a下方的空间；以所述第二停止层202a为研磨停止层，对所述半导体材料层进行平坦化，形成半导体层300，所述半导体层300的表面与第二停止层202a表面齐平。形成所述半导体材料层的工艺可以是化学气相沉积工艺。
[0072]以所述第二停止层202a作为研磨停止层，可以较好的控制形成的半导体层300的厚度。本实施例中所述半导体层300的厚度为1nm?10nm,位于第二停止层202a下方的半导体层300的厚度小于其他位置处的半导体层300的厚度。
[0073]后续在掺杂区106上方的半导体层300表面形成栅极结构，使所述掺杂区106上方的半导体层300作为晶体管的沟道区域。
[0074]本实施例中，所述半导体层300为未掺杂的本征半导体层，载流子在所述本征半导体层300内不会受到掺杂离子的散射作用，从而可以提高载流子的迁移率。
[0075]在本发明的其他所述例中，在形成所述掺杂区106 (请参考图5)之后，可以直接区域位于隔离层101上方的第一牺牲层102和第一停止层103，然后直接在所述隔离层101和掺杂区106表面形成半导体层。由于所述半导体层在生长过程中，首先会沿掺杂区106表面垂直生长，然后向两侧横向生长，当所述半导体层生长到一定厚度时，位于掺杂区106表面的半导体层的厚度大于两侧的隔离层101表面的半导体层的厚度，然后对所述半导体层进行平坦化，由于没有停止层作为判断平坦化结束位置，所以，只能通过调整平坦化过程的时间来调节形成的半导体层的厚度。这种方法工艺步骤简单，但是工艺难度较大。
[0076]本实施例中，由于形成有所述第二停止层202a，作为形成半导体层300的平坦化停止层，所以，能够较为准确的控制形成的半导体层300的厚度。
[0077]请参考图12，去除所述第二停止层202a(请参考图11)，在所述掺杂区上方的半导体层上形成栅极结构，所述栅极结构包括位于半导体层300表面的栅介质层301和位于所述栅介质层301表面的栅极302。
[0078]可以采用湿法刻蚀工艺去除所述第二停止层202a。在本所述例中，保留了位于第二停止层202a两端下方的剩余的第二牺牲层201a (请参考图10)，在本发明的其他实施例中，在去除所述第二停止层202a后，还可以采用湿法刻蚀工艺去除所述第二牺牲层201a。
[0079]所述栅极结构的形成方法包括:在所述半导体层300表面形成栅介质材料层和位于所述栅介质材料层表面的栅极材料层；在所述栅极材料层表面形成掩膜层，所述掩膜层位于掺杂区106上方，定义出待形成的栅极结构的位置和尺寸；以所述掩膜层为掩膜，刻蚀所述栅极材料层和栅介质材料层，形成栅介质层301和位于所述栅介质层301表面的栅极302 ;然后去除所述掩膜层。
[0080]本实施例中，所述栅极302的材料为多晶硅，所述栅介质层301的材料为氧化硅。在本发明的其他所述例中，所述栅介质层301的材料还可以是高K介质材料，所述栅极302的材料还可以是金属材料。
[0081]请参考图13，对所述栅极结构两侧的半导体层300内进行轻掺杂离子注入，在所述半导体层300内形成轻掺杂区310。
[0082]所述轻掺杂离子注入的掺杂离子类型与待形成的晶体管的类型相同，所述轻掺杂区301可以改善晶体管的短沟道效应。
[0083]进行轻掺杂离子注入后，进行退火处理以激活所述掺杂离子，由于掺杂离子的扩散作用，部分轻掺杂区310位于栅极结构下方。
[0084]请参考图14，在所述栅介质层301和栅极302侧侧壁表面侧墙303，以所述栅极结构和侧墙303为掩膜，为所述栅极结构和侧墙303两侧的半导体层300内进行重掺杂离子注入，形成源极311和漏极312。
[0085]所述重掺杂离子注入的掺杂离子类型与待形成的晶体管的类型相同。
[0086]进行重掺杂离子注入后，进行退火处理以激活所述掺杂离子，由于掺杂离子的扩散作用，部分源极311和漏极312位于栅极结构下方。
[0087]所述源极311和漏极312下方具有隔离层101，所述隔离层101作为源极311、漏极312与半导体衬底100之间的隔离结构，可以减小源极311和漏极312的寄生电容，并且减少源极311和漏极312向半导体衬底100的漏电流。
[0088]所述栅极结构下方具有半导体层300，作为晶体管的沟道区域。并且所属半导体层300通过掺杂区106与半导体衬底100连接，由于半导体材料的导热效率高于绝缘介质材料的导热效率，所以，所述晶体管产生的热量可以通过所以掺杂区106向半导体衬底100内转移并散出，从而提高晶体管的热稳 定性。
[0089]由于所述隔离层101横向之间通过所述掺杂区106断开，所述掺杂区106的掺杂类型与源极311、漏极312的掺杂类型相反。在晶体管工作过程中，源极311和漏极312之间的电场线被掺杂区106断开，从而漏极的电压不能通过所述隔离层101耦合至源极311上，从而可以改善晶体管的漏至势垒降低相应，提高晶体管的性能。
[0090]请参考图15，在所述源极311、漏极312和栅极结构表面形成金属硅化物层313。
[0091]形成所述金属硅化物层313的方法包括:在所述源极311、漏极312、侧墙303和栅极302表面形成金属层，进行退火处理，使金属层内的金属原子与硅反应，形成金属硅化物层。本实施例中，所述源极311、漏极312、栅极302的材料为硅，所以，在所述源极311、漏极312和栅极302表面均形成了金属硅化物层313，然后采用湿法刻蚀工艺去除未反应的金属层。
[0092]形成所述金属硅化物层313可以降低源极311、漏极312以及栅极302表面的接触电阻。
[0093]本实施例中，与金属层接触的源极311和漏极312与金属层完全反应形成了金属硅化物层，而侧墙303下方具有部分未反应的源极311和漏极312，所述金属硅化物层313与源极311、漏极312构成肖特基接触，可以降低源极312和漏极312中电子进入所述金属硅化物层中的势垒，进一步降低了所述源极311和漏极312的接触电阻。由于金属原子进入源极311、漏极312以及栅极302内形成所述金属硅化物层313，所以所述金属硅化物层的表面高于源极311、漏极312以及侧墙303表面。
[0094]综上所述，本实施例的晶体管的形成方法，使晶体管的源极和漏极下方通过隔离层与半导体衬底隔离，降低了源极和漏极的寄生电容；而晶体管的沟道区域通过掺杂区与半导体衬底连通，使得晶体管产生的热量可以通过该掺杂区向半导体衬底中传递并散出，提闻晶体管的散热效率，提闻晶体管的热稳定性；所述惨杂区的类型与源极、漏极的惨杂类型相反，源极和漏极下方的隔离层通过该掺杂区断开，使源极和漏极之间的电场线断开，避免漏极电压通过隔离层耦合到源极而导致漏至势垒降低效应。
[0095]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【主权项】
1.一种晶体管的形成方法，其特征在于，包括: 提供半导体衬底； 在所述半导体衬底表面形成隔离层和位于隔离层表面的第一牺牲层；刻蚀所述第一牺牲层和隔离层，形成暴露出部分半导体衬底的凹槽；在所述凹槽底部的半导体衬底表面形成外延层； 去除所述第一牺牲层； 形成覆盖隔离层和外延层的半导体层； 在所述外延层上方的半导体层上形成栅极结构； 在所述栅极结构两侧的半导体层内形成源极和漏极。2.根据权利要求1所述的晶体管的形成方法，其特征在于，还包括:对所述外延层进行离子注入，形成掺杂区，所述掺杂区的掺杂类型与待形成的晶体管的掺杂类型相反。3.根据权利要求2所述的晶体管的形成方法，其特征在于，所述掺杂区的掺杂浓度为lE19atom/cm3 ?lE21atom/cm3。4.根据权利要求2所述的晶体管的形成方法，其特征在于，部分掺杂区位于外延层下方的半导体衬底内，并且位于半导体衬底内的掺杂区宽度大于位于半导体衬底上的掺杂区览度。5.根据权利要求1所述的晶体管的形成方法，其特征在于，包括:所述外延层的表面与隔尚层表面齐平。6.根据权利要求2所述的晶体管的形成方法，其特征在于，所述半导体层的形成方法包括:在所述隔离层和掺杂区表面形成半导体材料层之后，采用化学机械研磨工艺使所述半导体材料层平坦化，形成半导体层。7.根据权利要求1所述的晶体管的形成方法，其特征在于，所述凹槽的两端宽度大于凹槽的中部宽度。8.根据权利要求7所述的晶体管的形成方法，其特征在于，所述凹槽的两端宽度是中部宽度的1.5倍以上。9.根据权利要求7所述的晶体管的形成方法，其特征在于，去除所述第一牺牲层和形成所述半导体层的方法包括:在去除所述第一牺牲层之前，在所述凹槽底部形成第二牺牲层以及位于第二牺牲层表面的填充满所述凹槽的第二停止层；以所述第二停止层为掩膜，去除所述第一牺牲层以及第二停止层下方的部分第二牺牲层，使所述第二停止层中部悬空；在所述隔离层和掺杂区表面形成半导体材料层，所述半导体材料层填充满第二停止层下方的空间；对所述半导体材料层进行平坦化，形成半导体层，所述半导体层的表面与第二停止层表面齐平；去除所述停止层。10.根据权利要求9所述的晶体管的形成方法，其特征在于，还包括:在所述第一牺牲层表面形成第一停止层。11.根据权利要求10所述的晶体管的形成方法，其特征在于，形成所述第二停止层的方法包括:在所述凹槽内壁以及第一停止层表面形成第二牺牲材料层；在所述第二牺牲材料层表面形成填充满所述凹槽的第二停止材料层；对所述第二停止材料层和第二牺牲材料层进行平坦化，去除所述第一牺牲层表面的第一停止层、第二牺牲材料层和第二停止材料层，形成表面与第一牺牲层表面齐平的第二停止层。12.根据权利要求1所述的晶体管的形成方法，其特征在于，所述半导体层的厚度为1nm ?10nm013.根据权利要求1所述的晶体管的形成方法，其特征在于，所述半导体层为本征半导体层。14.根据权利要求11所述的晶体管的形成方法，其特征在于，所述第一牺牲层的材料与隔离层的材料不同，所述第二牺牲层的材料与第一牺牲层的材料相同。15.根据权利要求14所述的晶体管的形成方法，其特征在于，所述隔离层的材料为氧化硅、第一牺牲层的材料为氮化硅、第二牺牲层的材料为氮化硅。16.根据权利要求1所述的晶体管的形成方法，其特征在于，所述半导体衬底为体硅衬 。17.根据权利要求1所述的晶体管的形成方法，其特征在于，还包括:形成所述栅极结构之后，对所述栅极结构两侧的半导体层进行轻掺杂离子注入，在所述半导体层内形成轻惨杂区。18.根据权利要求17所述的晶体管的形成方法，其特征在于，所述源极和漏极的形成方法包括:形成所述轻掺杂区之后，在所述栅极结构的侧壁表面形成侧墙；以所述侧墙和栅极结构为掩膜，对所述栅极结构两侧的半导体层内进行重掺杂离子注入，形成源极和漏极。19.根据权利要求1所述的晶体管的形成方法，其特征在于，还包括:在所述源极、漏极和栅极结构表面形成金属娃化物层。20.根据权利要求19所述的晶体管的形成方法，其特征在于，所述金属硅化物层与源极、漏极形成肖特基接触。
【专利摘要】一种晶体管的形成方法，包括：提供半导体衬底；在所述半导体衬底表面形成隔离层和位于隔离层表面的第一牺牲层；刻蚀所述第一牺牲层和隔离层，形成暴露出部分半导体衬底的凹槽；在所述凹槽底部的半导体衬底表面形成外延层；对所述外延层进行离子注入，形成掺杂区；去除所述第一牺牲层；形成覆盖隔离层和掺杂区的半导体层；在所述掺杂区上方的半导体层上形成栅极结构；在所述栅极结构两侧的半导体层内形成源极和漏极。上述方法可以提高形成的晶体管的性能。
【IPC分类】H01L21/28, H01L21/336
【公开号】CN104900523
【申请号】CN201410077193
【发明人】刘金华
【申请人】中芯国际集成电路制造(上海)有限公司
【公开日】2015年9月9日
【申请日】2014年3月4日
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