Vdmos的制造方法和vdmos的制作方法
Vdmos的制造方法和vdmos的制作方法
【技术领域】
[0001]本发明涉及半导体技术领域，尤其涉及一种垂直双扩散金属氧化物半导体晶体管(Vertical Double-diffused MOSFET ;简称:VDM0S)的制造方法和 VDMOS。
【背景技术】
[0002]图1为现有技术中平面型VDMOS的结构原理图，如图1所示，为了提高非箝位感性开关(UIS)能力，即防止源区、体区和N型外延层三者形成的三极管导通，现有技术采用的方法为将源区与体区通过金属短接起来。
[0003]但是，从图1中获知，现有的VDMOS其非箝位感性开关nS能力低，仍存在改善空间。例如:通常现有的VDM0S，其源区掺杂浓度较高，源区与P+区接触为N+P接触，该接触可增加上述三极管导通能力；上述情形都导致VDMOS的非箝位感性开关(UIS)能力下降。
【发明内容】
[0004]本发明提供一种VDMOS的制造方法和VDM0S，用于降低以源区、体区和N型外延层三者形成的三极管导通的导通能力，进而提高UIS能力。
[0005]一方面，本发明实施例提供一种VDMOS的制造方法，包括:
[0006]在N型外延层上依次生成栅氧化层、多晶硅层、P-体区；
[0007]在所述P-体区注入N型杂质形成N型源区，所述N型源区包括N-源区和N+源区；所述N+源区位于所述栅氧化层与N-源区之间；
[0008]在所述多晶硅层和所述栅氧化层上依次形成氧化层、P+区、介质层、接触孔和金属层，以使得所述金属层分别与所述N-源区、N+源区、栅氧化层、氧化层、介质层中每层的侧面以及所述P+区相连接。
[0009]另一方面，本发明实施例提供一种VDM0S，包括:N型衬底，在所述N型衬底上表面形成的N型外延层，在所述N型外延层上表面形成的栅氧化层，在所述栅氧化层上表面形成的多晶硅层，在所述N型衬底上形成的P-体区、由在所述P-体区注入N型杂质形成的N型源区，所述N型源区包括N-源区和N+源区；所述N+源区位于所述栅氧化层与N-源区之间；在所述P-体区内形成的P+体区，在所述P+体区上方形成的接触孔，以及在所述介质层的上表面、所述接触孔中以及所述N型衬底的下表面形成的金属层；
[0010]其中，所述金属层分别与所述N-源区、所述N+源区、所述栅氧化层、所述氧化层和所述介质层中每层的侧面及所述P+区相连接。
[0011]本发明提供的VDMOS的制造方法和VDM0S，将N型源区分为两部分；即在N型源区中靠近第一氧化层的部分区域内形成N+源区，在N型源区中远离第一氧化层的部分区域内形成N-源区。这种N型源区结构在保证其正常工作所需杂质浓度的前提下，使N型源区与体区接触面为低掺杂的N-源区与P型体区接触，有效降低了以源区-体区-外延层构成的寄生三极管的发射极注入效率，从而降低寄生三极管导通的可能，增强了 VDMOS的UIS能力。
【附图说明】
[0012]图1为现有技术中的VDMOS的剖面结构示意图；
[0013]图2为本发明实施例提供的VDMOS的制造方法一个实施例的流程图；
[0014]图3a为本发明实施例中栅氧化层和多晶硅层的形成方法的示意图；
[0015]图3b为本发明实施例中P-体区的形成方法的示意图
[0016]图3c为本发明实施例中N型源区的形成方法的示意图；
[0017]图3d为本发明实施例中氧化层和P+体区的形成方法的示意图；
[0018]图3e为本发明实施例中介质层和接触孔的形成方式的示意图；
[0019]图3f为本发明实施例中金属层的形成方式的示意图；
[0020]图3g为本发明实施例中接触孔内凸台结构形成方式的示意图；
[0021]图3h为本发明实施例中第一 P+型区形成方式的示意图
[0022]图3i为本发明实施例中接触孔和第一 P+型区同时存在的形成示意图。
【具体实施方式】
[0023]为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。为了方便说明，放大或者缩小了不同层和区域的尺寸，所以图中所示大小和比例并不一定代表实际尺寸，也不反映尺寸的比例关系。
[0024]图2为本发明实施例提供的VDMOS的制造方法一个实施例的流程图，如图2所示，该方法具体包括:
[0025]S201，在N型外延层上依次生成栅氧化层、多晶硅层、P-体区；
[0026]在本实施例中，图3a为本发明实施例中栅氧化层和多晶硅层的形成方法的示意图，如图3a所示，将该栅氧化层形成在N型外延层的上表面，并在该栅氧化层的上表面形成多晶硅层。其中，N型外延层形成在N型衬底的上表面。该栅氧化层生长温度大于或等于900°C，且小于或等于1100°C;其厚度大于或等于0.05um，且小于或等于0.20um。该多晶硅层生长温度大于或等于500°C，且小于或等于700°C ;其厚度大于或等于0.3um,且小于或等于 0.8um。
[0027]另外，图3b为本发明实施例中P-体区的形成方法的示意图，如图3b所示，P-体区的形成方式具体为:注入硼离子以形成P-体区，其中，硼离子的剂量大于或等于1.0E13个/cm2,且小于或等于1.0E15个/cm2 ;其能量大于或等于100KEV，且小于或等于150KEV。然后采用预设驱入温度和预设驱入时间对该P-体区进行驱入，其中，该预设驱入温度大于或等于1100°C，且小于或等于1200°C ;预设驱入时间大于或等于50分钟，且小于或等于200分钟。
[0028]S202，在P-体区注入N型杂质形成N型源区,该N型源区包括N-源区和N+源区；该N+源区位于栅氧化层与N-源区之间；
[0029]图3c为本发明实施例中N型源区的形成方法的示意图，如图3c所示，N型源区的形成方式具体为:在P-体区注入N型杂质形成N型源区，该N型源区包括N-源区和N+源区；其中，N+源区位于栅氧化层与N-源区之间。
[0030]本实施例中具体给出了注入N型杂质的一种具体实现方式:将注入过程分为两次注入，首先在P-体区注入磷离子以形成N型源区的N-源区部分，该磷离子的剂量大于或等于1.0E13个/cm2，且小于或等于1.0E14个/cm2 ;其能量为大于或等于100KEV，且小于或等于150KEV ;其次，在P-体区再次注入砷离子形成N+源区部分，该砷离子的剂量大于或等于1.0E15个/cm2，且小于或等于1.0E16个/cm2 ;其能量为大于或等于100KEV，且小于或等于150KEV。在注入砷离子之前，如果上述栅氧化层的厚度超过0.05um，则需要进行栅氧化层的刻蚀，以使栅氧化层的厚度小于或等于0.05um，否则会影响砷离子的注入。
[0031]S203在所述多晶硅层和所述栅氧化层上依次形成氧化层、P+区、介质层、接触孔和金属层，以使得金属层分别与N-源区、N+源区、栅氧化层、氧化层、介质层中每层的侧面以及P+区相连接；
[0032]在本实施例中，图3d为本发明实施例中氧化层和P+体区的形成方法的示意图，如图3d所示，该氧化层和P+体区的形成方式具体为:在多晶硅层和栅氧化层的上表面采用低压化学气相淀积的方法形成氧化层，其中，该氧化层的生长温度大于或等于600°C，且小于或等于800°C;其厚度大于或等于0.1um,且小于或等于0.3um。然后注入硼离子(即图3d中所示的P型离子)以形成该P+体区，其中，该硼离子剂量大于或等于1.0E15个/cm2，且小于或等于1.0E16个/cm2 ;其能量为大于或等于100KEV，且小于或等于150KEV。
[0033]另外，图3e为本发明实施例中介质层和接触孔的形成方式的示意图，如图3e所示，介质层由不掺杂二氧化硅和磷硅玻璃制成，其中，不掺杂的二氧化硅的厚度为0.2um ；磷硅玻璃的厚度为0.8um。
[0034]图3f为本发明实施例中金属层的形成方式的示意图，如图3f所示，在介质层侧的金属层可以称之为正面金属层。在N型衬底侧的金属层称之为背面金属层(或者钛镍银复合层)。由图3f可知，正面金属层分别与N-源区、N+源区、栅氧化层、氧化层、介质层的侧面以及所述P+ 区相连接。
[0035]本发明提供的VDMOS的制造方法，在N型外延层上依次生成栅氧化层、多晶硅层、P-体区；在P-体区注入N型杂质形成N型源区，该N型源区包括N-源区和N+源区；该N+源区位于所述栅氧化层与N-源区之间；再依次形成氧化层、P+区、介质层、接触孔和金属层，以使得金属层分别与N-源区、N+源区、栅氧化层、氧化层、介质层的侧面以及所述P+区相连接。该方案将N型源区分为两部分；即在N型源区中靠近第一氧化层的部分区域内形成N+源区，在N型源区中远离第一氧化层的部分区域内形成N-源区。这种N型源区结构在保证其正常工作所需杂质浓度的前提下，使N型源区与体区接触面为低掺杂的N-源区与P型体区接触，有效降低了以源区-体区-外延层构成的寄生三极管的发射极注入效率，从而降低寄生三极管导通的可能，增强了 VDMOS的UIS能力。
[0036]进一步的，在上述图2所示实施例的基础上，在步骤203中形成接触孔的一种具体实现方式为:
[0037]采用预置工艺流程形成接触孔的原始接触孔结构；该原始接触孔结构即为如图3e中所示的接触孔的结构。其接触孔的侧壁为一个光滑曲面。
[0038]采用氢氟酸对原始接触孔的侧壁进行湿法刻蚀，去除N+源区表面覆盖的部分栅氧化层、氧化层和介质层，以在接触孔的侧壁上N+源区所在位置形成凸台结构。图3g为本发明实施例中接触孔内凸台结构形成方式的示意图。最后将包含该凸台结构的原始接触孔结构作为图2所示实施例中最终的接触孔的结构，随后可继续进行金属层的填充，将源区与P-体区短接起来。这种凸台结构使得金属层与源区的接触面积增大，短接效果变好，可以进一步降低以源区-体区-外延层构成的寄生三极管导通的可能。从而进一步改善了VDMOS器件的UIS能力。
[0039]再进一步的，在上述图2所示实施例的基础上，在形成接触孔之后，且形成金属层之前，还包括:
[0040]在接触孔中注入P型杂质，以在P-体区中形成第一P+型区。图3h为本发明实施例中第一 P+型区形成方式的示意图。如图3h所示，向接触孔中注入P型杂质如硼离子，以形成第一 P+型区，其中，注入硼离子的剂量大于或等于1.0E15个/cm2，且小于或等于1.0E16个/cm2 ;其能量为大于或等于100KEV，且小于或等于150KEV。该第一 P+型区可以进一步减小P-体区内的电阻，增加源区与P-体区的短接效果，从而进一步改善了 VDMOS器件的UIS能力。
[0041]更进一步的，在上述图2所示实施例的基础上，还可将上述接触孔的形成的凸台结构与第一 P+型区结构相结合，即形成如图3i所示的接触孔和第一 P+型区同时存在的形成示意图。
[0042]本实施例中，通过在接触孔内源区表面形成上述凸台结构增大源区与金属层的接触面积；以及在P-体区内形成第一 P+型区来减小P-体区的整体电阻，增加源区与P-体区的短接效果，从而进一步改善了 VDMOS器件的UIS能力。
[0043]本发明还提供了一种VDM0S，包括:N型衬底，在N型衬底上表面形成的N型外延层，在N型外延层上表面形成的栅氧化层，在栅氧化层上表面形成的多晶硅层，在N型衬底上形成的P-体区、由在P-体区注入N型杂质形成的N型源区，所述N型源区包括N-源区和N+源区；该N+源区位于栅氧化层与N-源区之间；在P-体区内形成的P+体区，在P+体区上方形成的接触孔，以及在介质层的上表面、所述接触孔中以及N型衬底的下表面形成的金属层；
[0044]其中，金属层分别与N-源区、N+源区、栅氧化层、氧化层、介质层中每层的侧面以及P+区相连接。
[0045]进一步的，还包括:上述金属层中与栅氧化层、氧化层和介质层的侧壁相接触的部分区域，其沿水平方向延伸至N+源区表面，以使金属层与N+源区相接触的表面形成凸台结构。
[0046]再进一步的，还包括:在P-体区中形成的第一 P+型区，该第一 P+型区与P+区接触。
[0047]最后应说明的是:以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
【主权项】
1.一种VDMOS的制造方法，其特征在于，包括: 在N型外延层上依次生成栅氧化层、多晶硅层、P-体区； 在所述P-体区注入N型杂质形成N型源区，所述N型源区包括N-源区和N+源区；所述N+源区位于所述栅氧化层与N-源区之间； 在所述多晶硅层和所述栅氧化层上依次形成氧化层、P+区、介质层、接触孔和金属层，以使得所述金属层分别与所述N-源区、N+源区、栅氧化层、氧化层、介质层中每层的侧面以及所述P+区相连接。2.根据权利要求1所述的方法，其特征在于，所述在所述P-体区注入N型杂质形成N-源区和N+源区，包括: 在所述P-体区注入磷离子形成N-源区； 在所述P-体区中注入砷离子形成N+源区。3.根据权利要求2所述的方法，其特征在于，所述在所述P-体区注入N型杂质形成N-源区时，注入的N型杂质为磷离子，注入剂量为1.0E13?1.0E14个/cm2，注入能量为10kEV ?150KEV。4.根据权利要求2所述的方法，其特征在于，所述在所述N-源区中再次注入N型杂质形成N+源区时，注入的N型杂质为砷离子，注入剂量为1.0E15?1.0E16个/cm2，注入能量为 10kEV ?150KEV。5.根据权利要求1-4任一项所述的方法，其特征在于，形成所述接触孔的过程，包括: 采用预置工艺流程形成所述接触孔的原始接触孔结构； 采用氢氟酸对所述原始接触孔的侧壁进行湿法刻蚀，去除所述N+源区表面覆盖的部分所述栅氧化层、所述氧化层和所述介质层，以在所述接触孔的侧壁上所述N+源区所在位置形成凸台结构； 将包含所述凸台结构的所述原始接触孔结构作为最终的所述接触孔。6.根据权利要求1-4任一项所述的方法，其特征在于，在形成所述接触孔之后，且形成所述金属层之前，还包括: 在所述接触孔中注入P型杂质，以在所述P-体区中形成第一 P+型区。7.一种VDM0S，其特征在于，包括:N型衬底，在所述N型衬底上表面形成的N型外延层，在所述N型外延层上表面形成的栅氧化层，在所述栅氧化层上表面形成的多晶硅层，在所述N型衬底上形成的P-体区、由在所述P-体区注入N型杂质形成的N型源区，所述N型源区包括N-源区和N+源区；所述N+源区位于所述栅氧化层与N-源区之间；在所述P-体区内形成的P+体区，在所述P+体区上方形成的接触孔，以及在所述介质层的上表面、所述接触孔中以及所述N型衬底的下表面形成的金属层； 其中，所述金属层分别与所述N-源区、所述N+源区、所述栅氧化层、所述氧化层和所述介质层中每层的侧面及所述P+区相连接。8.根据权利要求7所述的VDM0S，其特征在于，所述金属层中与所述栅氧化层、所述氧化层和所述介质层的侧壁相接触的部分区域，其沿水平方向延伸至所述N+源区表面，以使所述金属层与所述N+源区相接触的表面形成凸台结构。9.根据权利要求7或8所述的VDM0S，其特征在于，还包括: 在所述P-体区中形成的第一 P+型区，所述第一 P+型区与所述P+区接触。
【专利摘要】本发明提供一种VDMOS的制造方法和VDMOS，方法包括：在N型外延层上依次生成栅氧化层、多晶硅层、P-体区；在所述P-体区注入N型杂质形成N型源区，所述N型源区包括N-源区和N+源区；所述N+源区位于所述栅氧化层与N-源区之间；在所述多晶硅层和所述栅氧化层上依次形成氧化层、P+区、介质层、接触孔和金属层，以使得所述金属层分别与所述N-源区、N+源区、栅氧化层、氧化层、介质层中每层的侧面以及所述P+区相连接。本发明实施例有效解决了现有技术中，VDMOS的非箝位感性开关（UIS）能力低的技术问题。
【IPC分类】H01L21/336, H01L29/78
【公开号】CN104900526
【申请号】CN201410083225
【发明人】马万里, 闻正锋
【申请人】北大方正集团有限公司, 深圳方正微电子有限公司
【公开日】2015年9月9日
【申请日】2014年3月7日
【技术领域】
[0001]本发明涉及半导体技术领域，尤其涉及一种垂直双扩散金属氧化物半导体晶体管(Vertical Double-diffused MOSFET ;简称:VDM0S)的制造方法和 VDMOS。
【背景技术】
[0002]图1为现有技术中平面型VDMOS的结构原理图，如图1所示，为了提高非箝位感性开关(UIS)能力，即防止源区、体区和N型外延层三者形成的三极管导通，现有技术采用的方法为将源区与体区通过金属短接起来。
[0003]但是，从图1中获知，现有的VDMOS其非箝位感性开关nS能力低，仍存在改善空间。例如:通常现有的VDM0S，其源区掺杂浓度较高，源区与P+区接触为N+P接触，该接触可增加上述三极管导通能力；上述情形都导致VDMOS的非箝位感性开关(UIS)能力下降。
【发明内容】
[0004]本发明提供一种VDMOS的制造方法和VDM0S，用于降低以源区、体区和N型外延层三者形成的三极管导通的导通能力，进而提高UIS能力。
[0005]一方面，本发明实施例提供一种VDMOS的制造方法，包括:
[0006]在N型外延层上依次生成栅氧化层、多晶硅层、P-体区；
[0007]在所述P-体区注入N型杂质形成N型源区，所述N型源区包括N-源区和N+源区；所述N+源区位于所述栅氧化层与N-源区之间；
[0008]在所述多晶硅层和所述栅氧化层上依次形成氧化层、P+区、介质层、接触孔和金属层，以使得所述金属层分别与所述N-源区、N+源区、栅氧化层、氧化层、介质层中每层的侧面以及所述P+区相连接。
[0009]另一方面，本发明实施例提供一种VDM0S，包括:N型衬底，在所述N型衬底上表面形成的N型外延层，在所述N型外延层上表面形成的栅氧化层，在所述栅氧化层上表面形成的多晶硅层，在所述N型衬底上形成的P-体区、由在所述P-体区注入N型杂质形成的N型源区，所述N型源区包括N-源区和N+源区；所述N+源区位于所述栅氧化层与N-源区之间；在所述P-体区内形成的P+体区，在所述P+体区上方形成的接触孔，以及在所述介质层的上表面、所述接触孔中以及所述N型衬底的下表面形成的金属层；
[0010]其中，所述金属层分别与所述N-源区、所述N+源区、所述栅氧化层、所述氧化层和所述介质层中每层的侧面及所述P+区相连接。
[0011]本发明提供的VDMOS的制造方法和VDM0S，将N型源区分为两部分；即在N型源区中靠近第一氧化层的部分区域内形成N+源区，在N型源区中远离第一氧化层的部分区域内形成N-源区。这种N型源区结构在保证其正常工作所需杂质浓度的前提下，使N型源区与体区接触面为低掺杂的N-源区与P型体区接触，有效降低了以源区-体区-外延层构成的寄生三极管的发射极注入效率，从而降低寄生三极管导通的可能，增强了 VDMOS的UIS能力。
【附图说明】
[0012]图1为现有技术中的VDMOS的剖面结构示意图；
[0013]图2为本发明实施例提供的VDMOS的制造方法一个实施例的流程图；
[0014]图3a为本发明实施例中栅氧化层和多晶硅层的形成方法的示意图；
[0015]图3b为本发明实施例中P-体区的形成方法的示意图
[0016]图3c为本发明实施例中N型源区的形成方法的示意图；
[0017]图3d为本发明实施例中氧化层和P+体区的形成方法的示意图；
[0018]图3e为本发明实施例中介质层和接触孔的形成方式的示意图；
[0019]图3f为本发明实施例中金属层的形成方式的示意图；
[0020]图3g为本发明实施例中接触孔内凸台结构形成方式的示意图；
[0021]图3h为本发明实施例中第一 P+型区形成方式的示意图
[0022]图3i为本发明实施例中接触孔和第一 P+型区同时存在的形成示意图。
【具体实施方式】
[0023]为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。为了方便说明，放大或者缩小了不同层和区域的尺寸，所以图中所示大小和比例并不一定代表实际尺寸，也不反映尺寸的比例关系。
[0024]图2为本发明实施例提供的VDMOS的制造方法一个实施例的流程图，如图2所示，该方法具体包括:
[0025]S201，在N型外延层上依次生成栅氧化层、多晶硅层、P-体区；
[0026]在本实施例中，图3a为本发明实施例中栅氧化层和多晶硅层的形成方法的示意图，如图3a所示，将该栅氧化层形成在N型外延层的上表面，并在该栅氧化层的上表面形成多晶硅层。其中，N型外延层形成在N型衬底的上表面。该栅氧化层生长温度大于或等于900°C，且小于或等于1100°C;其厚度大于或等于0.05um，且小于或等于0.20um。该多晶硅层生长温度大于或等于500°C，且小于或等于700°C ;其厚度大于或等于0.3um,且小于或等于 0.8um。
[0027]另外，图3b为本发明实施例中P-体区的形成方法的示意图，如图3b所示，P-体区的形成方式具体为:注入硼离子以形成P-体区，其中，硼离子的剂量大于或等于1.0E13个/cm2,且小于或等于1.0E15个/cm2 ;其能量大于或等于100KEV，且小于或等于150KEV。然后采用预设驱入温度和预设驱入时间对该P-体区进行驱入，其中，该预设驱入温度大于或等于1100°C，且小于或等于1200°C ;预设驱入时间大于或等于50分钟，且小于或等于200分钟。
[0028]S202，在P-体区注入N型杂质形成N型源区,该N型源区包括N-源区和N+源区；该N+源区位于栅氧化层与N-源区之间；
[0029]图3c为本发明实施例中N型源区的形成方法的示意图，如图3c所示，N型源区的形成方式具体为:在P-体区注入N型杂质形成N型源区，该N型源区包括N-源区和N+源区；其中，N+源区位于栅氧化层与N-源区之间。
[0030]本实施例中具体给出了注入N型杂质的一种具体实现方式:将注入过程分为两次注入，首先在P-体区注入磷离子以形成N型源区的N-源区部分，该磷离子的剂量大于或等于1.0E13个/cm2，且小于或等于1.0E14个/cm2 ;其能量为大于或等于100KEV，且小于或等于150KEV ;其次，在P-体区再次注入砷离子形成N+源区部分，该砷离子的剂量大于或等于1.0E15个/cm2，且小于或等于1.0E16个/cm2 ;其能量为大于或等于100KEV，且小于或等于150KEV。在注入砷离子之前，如果上述栅氧化层的厚度超过0.05um，则需要进行栅氧化层的刻蚀，以使栅氧化层的厚度小于或等于0.05um，否则会影响砷离子的注入。
[0031]S203在所述多晶硅层和所述栅氧化层上依次形成氧化层、P+区、介质层、接触孔和金属层，以使得金属层分别与N-源区、N+源区、栅氧化层、氧化层、介质层中每层的侧面以及P+区相连接；
[0032]在本实施例中，图3d为本发明实施例中氧化层和P+体区的形成方法的示意图，如图3d所示，该氧化层和P+体区的形成方式具体为:在多晶硅层和栅氧化层的上表面采用低压化学气相淀积的方法形成氧化层，其中，该氧化层的生长温度大于或等于600°C，且小于或等于800°C;其厚度大于或等于0.1um,且小于或等于0.3um。然后注入硼离子(即图3d中所示的P型离子)以形成该P+体区，其中，该硼离子剂量大于或等于1.0E15个/cm2，且小于或等于1.0E16个/cm2 ;其能量为大于或等于100KEV，且小于或等于150KEV。
[0033]另外，图3e为本发明实施例中介质层和接触孔的形成方式的示意图，如图3e所示，介质层由不掺杂二氧化硅和磷硅玻璃制成，其中，不掺杂的二氧化硅的厚度为0.2um ；磷硅玻璃的厚度为0.8um。
[0034]图3f为本发明实施例中金属层的形成方式的示意图，如图3f所示，在介质层侧的金属层可以称之为正面金属层。在N型衬底侧的金属层称之为背面金属层(或者钛镍银复合层)。由图3f可知，正面金属层分别与N-源区、N+源区、栅氧化层、氧化层、介质层的侧面以及所述P+ 区相连接。
[0035]本发明提供的VDMOS的制造方法，在N型外延层上依次生成栅氧化层、多晶硅层、P-体区；在P-体区注入N型杂质形成N型源区，该N型源区包括N-源区和N+源区；该N+源区位于所述栅氧化层与N-源区之间；再依次形成氧化层、P+区、介质层、接触孔和金属层，以使得金属层分别与N-源区、N+源区、栅氧化层、氧化层、介质层的侧面以及所述P+区相连接。该方案将N型源区分为两部分；即在N型源区中靠近第一氧化层的部分区域内形成N+源区，在N型源区中远离第一氧化层的部分区域内形成N-源区。这种N型源区结构在保证其正常工作所需杂质浓度的前提下，使N型源区与体区接触面为低掺杂的N-源区与P型体区接触，有效降低了以源区-体区-外延层构成的寄生三极管的发射极注入效率，从而降低寄生三极管导通的可能，增强了 VDMOS的UIS能力。
[0036]进一步的，在上述图2所示实施例的基础上，在步骤203中形成接触孔的一种具体实现方式为:
[0037]采用预置工艺流程形成接触孔的原始接触孔结构；该原始接触孔结构即为如图3e中所示的接触孔的结构。其接触孔的侧壁为一个光滑曲面。
[0038]采用氢氟酸对原始接触孔的侧壁进行湿法刻蚀，去除N+源区表面覆盖的部分栅氧化层、氧化层和介质层，以在接触孔的侧壁上N+源区所在位置形成凸台结构。图3g为本发明实施例中接触孔内凸台结构形成方式的示意图。最后将包含该凸台结构的原始接触孔结构作为图2所示实施例中最终的接触孔的结构，随后可继续进行金属层的填充，将源区与P-体区短接起来。这种凸台结构使得金属层与源区的接触面积增大，短接效果变好，可以进一步降低以源区-体区-外延层构成的寄生三极管导通的可能。从而进一步改善了VDMOS器件的UIS能力。
[0039]再进一步的，在上述图2所示实施例的基础上，在形成接触孔之后，且形成金属层之前，还包括:
[0040]在接触孔中注入P型杂质，以在P-体区中形成第一P+型区。图3h为本发明实施例中第一 P+型区形成方式的示意图。如图3h所示，向接触孔中注入P型杂质如硼离子，以形成第一 P+型区，其中，注入硼离子的剂量大于或等于1.0E15个/cm2，且小于或等于1.0E16个/cm2 ;其能量为大于或等于100KEV，且小于或等于150KEV。该第一 P+型区可以进一步减小P-体区内的电阻，增加源区与P-体区的短接效果，从而进一步改善了 VDMOS器件的UIS能力。
[0041]更进一步的，在上述图2所示实施例的基础上，还可将上述接触孔的形成的凸台结构与第一 P+型区结构相结合，即形成如图3i所示的接触孔和第一 P+型区同时存在的形成示意图。
[0042]本实施例中，通过在接触孔内源区表面形成上述凸台结构增大源区与金属层的接触面积；以及在P-体区内形成第一 P+型区来减小P-体区的整体电阻，增加源区与P-体区的短接效果，从而进一步改善了 VDMOS器件的UIS能力。
[0043]本发明还提供了一种VDM0S，包括:N型衬底，在N型衬底上表面形成的N型外延层，在N型外延层上表面形成的栅氧化层，在栅氧化层上表面形成的多晶硅层，在N型衬底上形成的P-体区、由在P-体区注入N型杂质形成的N型源区，所述N型源区包括N-源区和N+源区；该N+源区位于栅氧化层与N-源区之间；在P-体区内形成的P+体区，在P+体区上方形成的接触孔，以及在介质层的上表面、所述接触孔中以及N型衬底的下表面形成的金属层；
[0044]其中，金属层分别与N-源区、N+源区、栅氧化层、氧化层、介质层中每层的侧面以及P+区相连接。
[0045]进一步的，还包括:上述金属层中与栅氧化层、氧化层和介质层的侧壁相接触的部分区域，其沿水平方向延伸至N+源区表面，以使金属层与N+源区相接触的表面形成凸台结构。
[0046]再进一步的，还包括:在P-体区中形成的第一 P+型区，该第一 P+型区与P+区接触。
[0047]最后应说明的是:以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
【主权项】
1.一种VDMOS的制造方法，其特征在于，包括: 在N型外延层上依次生成栅氧化层、多晶硅层、P-体区； 在所述P-体区注入N型杂质形成N型源区，所述N型源区包括N-源区和N+源区；所述N+源区位于所述栅氧化层与N-源区之间； 在所述多晶硅层和所述栅氧化层上依次形成氧化层、P+区、介质层、接触孔和金属层，以使得所述金属层分别与所述N-源区、N+源区、栅氧化层、氧化层、介质层中每层的侧面以及所述P+区相连接。2.根据权利要求1所述的方法，其特征在于，所述在所述P-体区注入N型杂质形成N-源区和N+源区，包括: 在所述P-体区注入磷离子形成N-源区； 在所述P-体区中注入砷离子形成N+源区。3.根据权利要求2所述的方法，其特征在于，所述在所述P-体区注入N型杂质形成N-源区时，注入的N型杂质为磷离子，注入剂量为1.0E13?1.0E14个/cm2，注入能量为10kEV ?150KEV。4.根据权利要求2所述的方法，其特征在于，所述在所述N-源区中再次注入N型杂质形成N+源区时，注入的N型杂质为砷离子，注入剂量为1.0E15?1.0E16个/cm2，注入能量为 10kEV ?150KEV。5.根据权利要求1-4任一项所述的方法，其特征在于，形成所述接触孔的过程，包括: 采用预置工艺流程形成所述接触孔的原始接触孔结构； 采用氢氟酸对所述原始接触孔的侧壁进行湿法刻蚀，去除所述N+源区表面覆盖的部分所述栅氧化层、所述氧化层和所述介质层，以在所述接触孔的侧壁上所述N+源区所在位置形成凸台结构； 将包含所述凸台结构的所述原始接触孔结构作为最终的所述接触孔。6.根据权利要求1-4任一项所述的方法，其特征在于，在形成所述接触孔之后，且形成所述金属层之前，还包括: 在所述接触孔中注入P型杂质，以在所述P-体区中形成第一 P+型区。7.一种VDM0S，其特征在于，包括:N型衬底，在所述N型衬底上表面形成的N型外延层，在所述N型外延层上表面形成的栅氧化层，在所述栅氧化层上表面形成的多晶硅层，在所述N型衬底上形成的P-体区、由在所述P-体区注入N型杂质形成的N型源区，所述N型源区包括N-源区和N+源区；所述N+源区位于所述栅氧化层与N-源区之间；在所述P-体区内形成的P+体区，在所述P+体区上方形成的接触孔，以及在所述介质层的上表面、所述接触孔中以及所述N型衬底的下表面形成的金属层； 其中，所述金属层分别与所述N-源区、所述N+源区、所述栅氧化层、所述氧化层和所述介质层中每层的侧面及所述P+区相连接。8.根据权利要求7所述的VDM0S，其特征在于，所述金属层中与所述栅氧化层、所述氧化层和所述介质层的侧壁相接触的部分区域，其沿水平方向延伸至所述N+源区表面，以使所述金属层与所述N+源区相接触的表面形成凸台结构。9.根据权利要求7或8所述的VDM0S，其特征在于，还包括: 在所述P-体区中形成的第一 P+型区，所述第一 P+型区与所述P+区接触。
【专利摘要】本发明提供一种VDMOS的制造方法和VDMOS，方法包括：在N型外延层上依次生成栅氧化层、多晶硅层、P-体区；在所述P-体区注入N型杂质形成N型源区，所述N型源区包括N-源区和N+源区；所述N+源区位于所述栅氧化层与N-源区之间；在所述多晶硅层和所述栅氧化层上依次形成氧化层、P+区、介质层、接触孔和金属层，以使得所述金属层分别与所述N-源区、N+源区、栅氧化层、氧化层、介质层中每层的侧面以及所述P+区相连接。本发明实施例有效解决了现有技术中，VDMOS的非箝位感性开关（UIS）能力低的技术问题。
【IPC分类】H01L21/336, H01L29/78
【公开号】CN104900526
【申请号】CN201410083225
【发明人】马万里, 闻正锋
【申请人】北大方正集团有限公司, 深圳方正微电子有限公司
【公开日】2015年9月9日
【申请日】2014年3月7日
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