一种vdmos的制造方法和vdmos的制作方法
一种vdmos的制造方法和vdmos的制作方法
【技术领域】
[0001]本发明涉及半导体芯片形成工艺技术，尤其涉及一种垂直双扩散金属氧化物半导体晶体管(Vertical Double-diffused MOSFET ;简称:VDM0S)的制造方法和 VDMOS。
【背景技术】
[0002]图1为现有技术中平面型VDMOS管的结构原理图，如图1中所示，栅漏之间的电容，主要是因为多晶硅栅极/栅氧化层/N型外延层之间形成的寄生电容造成，这个电容会影响VDMOS的动态特性。
[0003]为了降低这个电容值，目前主要有两种方法，第一种是整体增加栅氧化层的厚度，但这会影响到VDMOS的其他参数，比如阈值电压。第二种办法则是局部增加栅氧化层的厚度(如图2所示)，这种方法虽然可以在一定程度上降低栅漏电容，同时也可以避免栅氧化层厚度的变化对阈值电压的影响，但是这种办法也不能从根本上解决问题，并且其制作工艺复杂。
【发明内容】
[0004]本发明提供一种VDMOS的制造方法和VDM0S，用于消除多晶硅栅极/栅氧化层/N型外延层之间形成的寄生电容。
[0005]一方面，本发明提供一种VDMOS的制造方法，包括:
[0006]在N型外延层上形成栅氧化层；
[0007]在所述栅氧化层上形成多晶硅层，所述多晶硅层的中间固定区域为绝缘区域，所述多晶硅层的中间固定区域外的其他区域为掺杂区域；
[0008]在所述N型外延层上依次形成P-体区、N型源区、氮化硅层、P+区、介质层、接触孔和金属层。
[0009]另一个方面,本发明提供一种VDM0S,包括:N型衬底,位于所述N型衬底上表面的N型外延层，位于所述N型外延层上表面的栅氧化层，位于所述栅氧化层上的多晶硅层，所述多晶硅层的中间固定区域为绝缘区域，所述多晶硅层的中间固定区域外的其他区域为掺杂区域，位于所述N型外延层上的P-体区、N型源区、P+区，位于所述多晶硅层和栅氧化层上的氮化硅层，位于所属氮化硅层上的介质层，位于所述P+区上方的接触孔，以及位于所述介质层的上表面、所述接触孔中以及所述N型衬底的下表面的金属层。
[0010]本发明提供的VDMOS的制造方法和VDMOS:在N型外延层上形成栅氧化层；在栅氧化层上形成多晶硅层，该多晶硅层的中间固定区域为绝缘区域，多晶硅层的中间固定区域外的其他区域为掺杂区域；依次形成P-体区、N型源区、氮化硅层、P+区、介质层、接触孔和金属层。由于作为栅极的多晶硅层中正对于N型外延层的中间固定区域为绝缘区域，因此这部分区域的的多晶硅栅极/栅氧化层/N型外延层之间无法形成寄生电容，从而彻底消除了 VDMOS的栅-漏电容。
【附图说明】
[0011]图1为现有技术中平面型VDMOS的一个结构原理图；
[0012]图2为现有技术中平面型VDMOS的另一个结构原理图
[0013]图3为本发明实施例提供的VDMOS的制造方法一个实施例的流程图；
[0014]图4a为本发明实施例中栅氧化层的形成方法的示意图；
[0015]图4b为本发明实施例中多晶硅层的形成方法的示意图；
[0016]图4c为本发明实施例中P-体区的形成方法的示意图；
[0017]图4d为本发明实施例中N型源区的形成方法的示意图；
[0018]图4e为本发明实施例中氮化硅层和P+体区的形成方法的示意图；
[0019]图4f为本发明实施例中介质层和接触孔的形成方式的示意图；
[0020]图4g为本发明实施例中金属层的形成方式的示意图；
[0021]图5为本发明实施例中在栅氧化层上形成多晶硅层的方法流程图；
[0022]图6a为本发明实施例提供的原始多晶硅层和氮化硅隔离层的形成方式的示意图；
[0023]图6b为本发明实施例提供的氮化硅隔离层进行刻蚀处理后的结构示意图；
[0024]图6c为本发明实施例提供的原始多晶硅层进行磷离子掺杂后形成的结构示意图。
【具体实施方式】
[0025]图3为本发明实施例提供的VDMOS的制造方法一个实施例的流程图，如图3所示，该方法具体包括:
[0026]S301，在N型外延层上形成栅氧化层；
[0027]在本实施例中，图4a为本实施例中栅氧化层的形成方法的示意图，如图4a所示，将该栅氧化层形成在N型外延层的上表面。其中，N型外延层形成在N型衬底的上表面。该栅氧化层生长温度大于或等于90(TC，且小于或等于1100°C ;其厚度大于或等于0.05um，且小于或等于0.20um。
[0028]S302，在栅氧化层上形成多晶硅层，该多晶硅层的中间固定区域为绝缘区域，多晶硅层的中间固定区域外的其他区域为掺杂区域；
[0029]在本实施例中，图4b为本实施例中多晶硅层的形成方法的示意图，如图4d所示，在多晶硅层的中间固定区域为绝缘区域，多晶硅层的中间固定区域外的其他区域为掺杂区域，而在绝缘区域表面的氮化硅为本实施例中形成整个多晶硅层的过程中用到的辅助层结构。
[0030]S303，依次形成P-体区、N型源区、氮化硅层、P+区、介质层、接触孔和金属层；
[0031]图4c为本实施例中P-体区的形成方法的示意图，如图4c所示，P-体区的形成方式具体为:注入硼离子以形成P-体区，其中，硼离子的剂量大于或等于1.0E13个/cm2，且小于或等于1.0E15个/cm2 ;其能量大于或等于80KEV，且小于或等于120KEV ;注入能量的选择原则:刚好能够使硼离子穿透栅氧化层，同时又不能穿透氮化硅层。然后采用预设驱入温度和预设驱入时间对该P-体区进行驱入，其中，该预设驱入温度大于或等于1100°C，且小于或等于1200°C ;预设驱入时间大于或等于50分钟，且小于或等于200分钟。从图4c中可以看到，在热驱入过程下，P-体区在掺杂多晶硅层的横向区域也扩大了一些。但仍有一部分多晶硅保持了不掺杂状态(绝缘区域)，这部分多晶硅的性质仍接近绝缘体。所以，可以看出，对于寄生的栅漏电容来说，现在电容的上极板变成了绝缘体，这样是形不成电容的。故寄生的电容效应完全被消除了。
[0032]图4d为本实施例中N型源区的形成方法的示意图，如图4d所示，N型源区的形成方式具体为:注入砷离子或者磷离子以形成N型源区，其中，该砷离子或者磷离子的剂量大于或等于1.0E15个/cm2，且小于或等于1.0E16个/cm2 ;其能量为大于或等于100KEV，且小于或等于150KEV。如果所采用的栅氧化层超过0.05um，在N型源区注入前，需要进行栅氧化层的刻蚀，以减少栅氧化层的厚度，否则会影响砷或磷离子的注入。这里需说明的是:注入能量的选择原则:刚好能够穿透栅氧化层，同时又不能穿透氮化硅隔离层。
[0033]图4e为本实施例中氮化硅层和P+体区的形成方法的示意图，如图4e所示，该氮化硅层和P+体区的形成方式具体为:在多晶硅层(也包括多晶硅层上的氮化硅隔离层上)和栅氧化层的上表面形成氮化硅层，其中，该氮化硅层的生长温度大于或等于600°C，且小于或等于800°C;其厚度大于或等于0.1um,且小于或等于0.3um。然后注入硼离子(即图4e中所示的P型离子)以形成该P+体区，其中，该硼离子剂量大于或等于1.0E15个/cm2，且小于或等于1.0E16个/cm2 ;其能量为大于或等于100KEV，且小于或等于150KEV。
[0034]在本实施例中，具体的，图4f为本实施例中介质层和接触孔的形成方式的示意图，如 图4f所示，介质层由不掺杂二氧化硅和磷硅玻璃制成，其中，不掺杂的二氧化硅的厚度为0.2um ;磷硅玻璃的厚度为0.8um。
[0035]另外，图4g为本实施例中金属层的形成方式的示意图，如图4g所示，在介质层侧的金属层可以称之为正面金属层，其需要进行光刻和刻蚀处理。在N型衬底侧的金属层称之为背面金属层(或者钛镍银复合层)。由图4g可知，由于作为栅极的多晶硅层中存在绝缘区域，因此这部分区域对应的多晶硅栅极/栅氧化层/N型外延层之间无法形成寄生电容。
[0036]本发明提供的VDMOS的制造方法:在N型外延层上形成栅氧化层；在栅氧化层上形成多晶硅层，该多晶硅层的中间固定区域为绝缘区域，多晶硅层的中间固定区域外的其他区域为掺杂区域；在N型外延层上依次形成P-体区、N型源区、氮化硅层、P+区、介质层、接触孔和金属层。由于作为栅极的多晶硅层中正对于N型外延层的中间固定区域为绝缘区域，因此这部分区域的的多晶硅栅极/栅氧化层/N型外延层之间无法形成寄生电容，从而彻底消除了 VDMOS的栅-漏电容。
[0037]进一步的，图5给出了图3所示实施例的VDMOS的制造方法中，在栅氧化层上形成多晶硅层的一种具体实现方式，如图5所示，该方式具体包括:
[0038]S501，在栅氧化层上依次形成原始多晶硅层和氮化硅隔离层；图6a为本实施例提供的原始多晶硅层和氮化硅隔离层的形成方式的示意图，如图6a所示，其中，原始多晶硅层生长温度大于或等于500°C，且小于或等于700°C ;其厚度大于或等于0.3um，且小于或等于0.Sum。这里需说明的是:该原始多晶硅层中未掺杂，因此其性能接近绝缘体。
[0039]在上述多晶硅层表面形成氮化硅隔离层，该氮化硅隔离层的生长温度大于或等于7000C，且小于或等于900°C ;且其厚度大于或等于0.1um,且小于或等于0.5um。此处，也可以采用其他类型的膜层来替代氮化硅隔离层，比如二氧化硅。具体地，膜层类型以及厚度的选择原则是其阻挡离子注入的能力，要比栅氧化层强。
[0040]S502，对氮化硅隔离层进行刻蚀处理，以暴露预定区域内的原始多晶硅层，并将除预定区域内的其他区域的原始多晶硅层作为多晶硅层的绝缘区域；图6b为本实施例提供的氮化硅隔离层进行刻蚀处理后的结构示意图。
[0041]S503，对预定区域内的原始多晶硅层进行磷离子掺杂，以在预定区域内形成掺磷多晶硅层；图6c为本实施例提供的原始多晶硅层进行磷离子掺杂后形成的结构示意图，如图6c所示，具体掺杂过程为:将图6b所示器件架构置于高温炉管中，采用三氯氧磷进行磷掺杂。其中，掺杂过程中炉管温度大于或等于700°C，且小于或等于1000°C ;被氮化硅隔离层覆盖的原始多晶硅区域将不会被掺杂。
[0042]S504，对掺磷多晶硅层进行刻蚀处理，使得掺磷多晶硅层在多晶硅层的绝缘区域外围固定区域内保留；并将保留的掺磷多晶硅层作为多晶硅层的掺杂区域，最终形成图4b所示结构。
[0043]本发明提供的VDMOS的制造方法:在N型外延层上形成栅氧化层；在栅氧化层上形成多晶硅层，该多晶硅层的中间固定区域为绝缘区域，多晶硅层的中间固定区域外的其他区域为掺杂区域；在N型外延层上依次形成P-体区、N型源区、氮化硅层、P+区、介质层、接触孔和金属层。由于作为栅极的多晶硅层中正对于N型外延层的中间固定区域为绝缘区域，因此这部分区域的的多晶硅栅极/栅氧化层/N型外延层之间无法形成寄生电容，从而彻底消除了 VDMOS的栅-漏电容。
[0044]本发明还提供了一种VDM0S,包括:N型衬底,位于N型衬底上表面的N型外延层，位于N型外延层上表面的栅氧化层，位于栅氧化层上的多晶硅层，该多晶硅层的中间固定区域为绝缘区域，该多晶硅层的中间固定区域外的其他区域为掺杂区域，位于N型外延层上的P-体区、N型源区、P+区，位于多晶硅层和栅氧化层上的氮化硅层，位于氮化硅层上的介质层，位于P+区上方的接触孔，以及位于介质层的上表面、接触孔中以及N型衬底的下表面的金属层。
[0045]最后应说明的是:以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
【主权项】
1.一种垂直双扩散金属氧化物半导体晶体VDMOS的制造方法，其特征在于，包括: 在N型外延层上形成栅氧化层； 在所述栅氧化层上形成多晶硅层，所述多晶硅层的中间固定区域为绝缘区域，所述多晶硅层的中间固定区域外的其他区域为掺杂区域； 在所述N型外延层上依次形成P-体区、N型源区、氮化硅层、P+区、介质层、接触孔和金属层。2.根据权利要求1所述的方法，其特征在于，所述在所述栅氧化层上形成多晶硅层，包括: 在所述栅氧化层上依次形成原始多晶硅层和氮化硅隔离层； 对所述氮化硅隔离层进行刻蚀处理，以暴露预定区域内的所述原始多晶硅层；并将除所述预定区域内的其他区域的所述原始多晶硅层作为所述多晶硅层的绝缘区域； 对所述预定区域内的所述原始多晶硅层进行磷离子掺杂，以在所述预定区域内形成掺憐多晶娃层； 对所述掺磷多晶硅层进行刻蚀处理，使得所述掺磷多晶硅层在所述多晶硅层的绝缘区域外围固定区域内保留；并将保留的所述掺磷多晶硅层作为所述多晶硅层的掺杂区域。3.根据权利要求2所述的方法，其特征在于，所述对所述预定区域内的所述原始多晶硅层进行磷离子掺杂，以在所述预定区域内形成掺磷多晶硅层，包括: 将所述预定区域内的所述原始多晶硅层置于充斥三氯氧磷的炉管中，以在所述预定区域内形成掺磷多晶硅层；所述炉管温度大于或等于700°C，且小于或等于1000°C。4.根据权利要求2所述的方法，其特征在于，所述原始多晶硅层的厚度大于或等于0.3微米，且小于或等于0.8微米。5.根据权利要求2所述的方法，其特征在于，所述氮化硅隔离层的厚度大于或等于0.1微米，且小于或等于0.5微米。6.根据权利要求5所述的方法，其特征在于，所述氮化硅隔离层的生长温度大于或等于700°C，且小于或等于900°C。7.一种VDM0S，其特征在于，包括:N型衬底，位于所述N型衬底上表面的N型外延层，位于所述N型外延层上表面的栅氧化层，位于所述栅氧化层上的多晶硅层，所述多晶硅层的中间固定区域为绝缘区域，所述多晶硅层的中间固定区域外的其他区域为掺杂区域，位于所述N型外延层上的P-体区、N型源区、P+区，位于所述多晶硅层和栅氧化层上的氮化硅层，位于所述氮化硅层上的介质层，位于所述P+区上方的接触孔，以及位于所述介质层的上表面、所述接触孔中以及所述N型衬底的下表面的金属层。
【专利摘要】本发明提供一种VDMOS的制造方法和VDMOS，该方法包括：在N型外延层上形成栅氧化层；在栅氧化层上形成多晶硅层，该多晶硅层的中间固定区域为绝缘区域，该多晶硅层的中间固定区域外的其他区域为掺杂区域；在N型外延层上依次形成P-体区、N型源区、氮化硅层、P+区、介质层、接触孔和金属层。本发明实施例彻底消除了现有VDMOS的栅-漏电容。
【IPC分类】H01L21/336, H01L29/78
【公开号】CN104900527
【申请号】CN201410083649
【发明人】马万里, 李理, 赵圣哲
【申请人】北大方正集团有限公司, 深圳方正微电子有限公司
【公开日】2015年9月9日
【申请日】2014年3月7日
【技术领域】
[0001]本发明涉及半导体芯片形成工艺技术，尤其涉及一种垂直双扩散金属氧化物半导体晶体管(Vertical Double-diffused MOSFET ;简称:VDM0S)的制造方法和 VDMOS。
【背景技术】
[0002]图1为现有技术中平面型VDMOS管的结构原理图，如图1中所示，栅漏之间的电容，主要是因为多晶硅栅极/栅氧化层/N型外延层之间形成的寄生电容造成，这个电容会影响VDMOS的动态特性。
[0003]为了降低这个电容值，目前主要有两种方法，第一种是整体增加栅氧化层的厚度，但这会影响到VDMOS的其他参数，比如阈值电压。第二种办法则是局部增加栅氧化层的厚度(如图2所示)，这种方法虽然可以在一定程度上降低栅漏电容，同时也可以避免栅氧化层厚度的变化对阈值电压的影响，但是这种办法也不能从根本上解决问题，并且其制作工艺复杂。
【发明内容】
[0004]本发明提供一种VDMOS的制造方法和VDM0S，用于消除多晶硅栅极/栅氧化层/N型外延层之间形成的寄生电容。
[0005]一方面，本发明提供一种VDMOS的制造方法，包括:
[0006]在N型外延层上形成栅氧化层；
[0007]在所述栅氧化层上形成多晶硅层，所述多晶硅层的中间固定区域为绝缘区域，所述多晶硅层的中间固定区域外的其他区域为掺杂区域；
[0008]在所述N型外延层上依次形成P-体区、N型源区、氮化硅层、P+区、介质层、接触孔和金属层。
[0009]另一个方面,本发明提供一种VDM0S,包括:N型衬底,位于所述N型衬底上表面的N型外延层，位于所述N型外延层上表面的栅氧化层，位于所述栅氧化层上的多晶硅层，所述多晶硅层的中间固定区域为绝缘区域，所述多晶硅层的中间固定区域外的其他区域为掺杂区域，位于所述N型外延层上的P-体区、N型源区、P+区，位于所述多晶硅层和栅氧化层上的氮化硅层，位于所属氮化硅层上的介质层，位于所述P+区上方的接触孔，以及位于所述介质层的上表面、所述接触孔中以及所述N型衬底的下表面的金属层。
[0010]本发明提供的VDMOS的制造方法和VDMOS:在N型外延层上形成栅氧化层；在栅氧化层上形成多晶硅层，该多晶硅层的中间固定区域为绝缘区域，多晶硅层的中间固定区域外的其他区域为掺杂区域；依次形成P-体区、N型源区、氮化硅层、P+区、介质层、接触孔和金属层。由于作为栅极的多晶硅层中正对于N型外延层的中间固定区域为绝缘区域，因此这部分区域的的多晶硅栅极/栅氧化层/N型外延层之间无法形成寄生电容，从而彻底消除了 VDMOS的栅-漏电容。
【附图说明】
[0011]图1为现有技术中平面型VDMOS的一个结构原理图；
[0012]图2为现有技术中平面型VDMOS的另一个结构原理图
[0013]图3为本发明实施例提供的VDMOS的制造方法一个实施例的流程图；
[0014]图4a为本发明实施例中栅氧化层的形成方法的示意图；
[0015]图4b为本发明实施例中多晶硅层的形成方法的示意图；
[0016]图4c为本发明实施例中P-体区的形成方法的示意图；
[0017]图4d为本发明实施例中N型源区的形成方法的示意图；
[0018]图4e为本发明实施例中氮化硅层和P+体区的形成方法的示意图；
[0019]图4f为本发明实施例中介质层和接触孔的形成方式的示意图；
[0020]图4g为本发明实施例中金属层的形成方式的示意图；
[0021]图5为本发明实施例中在栅氧化层上形成多晶硅层的方法流程图；
[0022]图6a为本发明实施例提供的原始多晶硅层和氮化硅隔离层的形成方式的示意图；
[0023]图6b为本发明实施例提供的氮化硅隔离层进行刻蚀处理后的结构示意图；
[0024]图6c为本发明实施例提供的原始多晶硅层进行磷离子掺杂后形成的结构示意图。
【具体实施方式】
[0025]图3为本发明实施例提供的VDMOS的制造方法一个实施例的流程图，如图3所示，该方法具体包括:
[0026]S301，在N型外延层上形成栅氧化层；
[0027]在本实施例中，图4a为本实施例中栅氧化层的形成方法的示意图，如图4a所示，将该栅氧化层形成在N型外延层的上表面。其中，N型外延层形成在N型衬底的上表面。该栅氧化层生长温度大于或等于90(TC，且小于或等于1100°C ;其厚度大于或等于0.05um，且小于或等于0.20um。
[0028]S302，在栅氧化层上形成多晶硅层，该多晶硅层的中间固定区域为绝缘区域，多晶硅层的中间固定区域外的其他区域为掺杂区域；
[0029]在本实施例中，图4b为本实施例中多晶硅层的形成方法的示意图，如图4d所示，在多晶硅层的中间固定区域为绝缘区域，多晶硅层的中间固定区域外的其他区域为掺杂区域，而在绝缘区域表面的氮化硅为本实施例中形成整个多晶硅层的过程中用到的辅助层结构。
[0030]S303，依次形成P-体区、N型源区、氮化硅层、P+区、介质层、接触孔和金属层；
[0031]图4c为本实施例中P-体区的形成方法的示意图，如图4c所示，P-体区的形成方式具体为:注入硼离子以形成P-体区，其中，硼离子的剂量大于或等于1.0E13个/cm2，且小于或等于1.0E15个/cm2 ;其能量大于或等于80KEV，且小于或等于120KEV ;注入能量的选择原则:刚好能够使硼离子穿透栅氧化层，同时又不能穿透氮化硅层。然后采用预设驱入温度和预设驱入时间对该P-体区进行驱入，其中，该预设驱入温度大于或等于1100°C，且小于或等于1200°C ;预设驱入时间大于或等于50分钟，且小于或等于200分钟。从图4c中可以看到，在热驱入过程下，P-体区在掺杂多晶硅层的横向区域也扩大了一些。但仍有一部分多晶硅保持了不掺杂状态(绝缘区域)，这部分多晶硅的性质仍接近绝缘体。所以，可以看出，对于寄生的栅漏电容来说，现在电容的上极板变成了绝缘体，这样是形不成电容的。故寄生的电容效应完全被消除了。
[0032]图4d为本实施例中N型源区的形成方法的示意图，如图4d所示，N型源区的形成方式具体为:注入砷离子或者磷离子以形成N型源区，其中，该砷离子或者磷离子的剂量大于或等于1.0E15个/cm2，且小于或等于1.0E16个/cm2 ;其能量为大于或等于100KEV，且小于或等于150KEV。如果所采用的栅氧化层超过0.05um，在N型源区注入前，需要进行栅氧化层的刻蚀，以减少栅氧化层的厚度，否则会影响砷或磷离子的注入。这里需说明的是:注入能量的选择原则:刚好能够穿透栅氧化层，同时又不能穿透氮化硅隔离层。
[0033]图4e为本实施例中氮化硅层和P+体区的形成方法的示意图，如图4e所示，该氮化硅层和P+体区的形成方式具体为:在多晶硅层(也包括多晶硅层上的氮化硅隔离层上)和栅氧化层的上表面形成氮化硅层，其中，该氮化硅层的生长温度大于或等于600°C，且小于或等于800°C;其厚度大于或等于0.1um,且小于或等于0.3um。然后注入硼离子(即图4e中所示的P型离子)以形成该P+体区，其中，该硼离子剂量大于或等于1.0E15个/cm2，且小于或等于1.0E16个/cm2 ;其能量为大于或等于100KEV，且小于或等于150KEV。
[0034]在本实施例中，具体的，图4f为本实施例中介质层和接触孔的形成方式的示意图，如 图4f所示，介质层由不掺杂二氧化硅和磷硅玻璃制成，其中，不掺杂的二氧化硅的厚度为0.2um ;磷硅玻璃的厚度为0.8um。
[0035]另外，图4g为本实施例中金属层的形成方式的示意图，如图4g所示，在介质层侧的金属层可以称之为正面金属层，其需要进行光刻和刻蚀处理。在N型衬底侧的金属层称之为背面金属层(或者钛镍银复合层)。由图4g可知，由于作为栅极的多晶硅层中存在绝缘区域，因此这部分区域对应的多晶硅栅极/栅氧化层/N型外延层之间无法形成寄生电容。
[0036]本发明提供的VDMOS的制造方法:在N型外延层上形成栅氧化层；在栅氧化层上形成多晶硅层，该多晶硅层的中间固定区域为绝缘区域，多晶硅层的中间固定区域外的其他区域为掺杂区域；在N型外延层上依次形成P-体区、N型源区、氮化硅层、P+区、介质层、接触孔和金属层。由于作为栅极的多晶硅层中正对于N型外延层的中间固定区域为绝缘区域，因此这部分区域的的多晶硅栅极/栅氧化层/N型外延层之间无法形成寄生电容，从而彻底消除了 VDMOS的栅-漏电容。
[0037]进一步的，图5给出了图3所示实施例的VDMOS的制造方法中，在栅氧化层上形成多晶硅层的一种具体实现方式，如图5所示，该方式具体包括:
[0038]S501，在栅氧化层上依次形成原始多晶硅层和氮化硅隔离层；图6a为本实施例提供的原始多晶硅层和氮化硅隔离层的形成方式的示意图，如图6a所示，其中，原始多晶硅层生长温度大于或等于500°C，且小于或等于700°C ;其厚度大于或等于0.3um，且小于或等于0.Sum。这里需说明的是:该原始多晶硅层中未掺杂，因此其性能接近绝缘体。
[0039]在上述多晶硅层表面形成氮化硅隔离层，该氮化硅隔离层的生长温度大于或等于7000C，且小于或等于900°C ;且其厚度大于或等于0.1um,且小于或等于0.5um。此处，也可以采用其他类型的膜层来替代氮化硅隔离层，比如二氧化硅。具体地，膜层类型以及厚度的选择原则是其阻挡离子注入的能力，要比栅氧化层强。
[0040]S502，对氮化硅隔离层进行刻蚀处理，以暴露预定区域内的原始多晶硅层，并将除预定区域内的其他区域的原始多晶硅层作为多晶硅层的绝缘区域；图6b为本实施例提供的氮化硅隔离层进行刻蚀处理后的结构示意图。
[0041]S503，对预定区域内的原始多晶硅层进行磷离子掺杂，以在预定区域内形成掺磷多晶硅层；图6c为本实施例提供的原始多晶硅层进行磷离子掺杂后形成的结构示意图，如图6c所示，具体掺杂过程为:将图6b所示器件架构置于高温炉管中，采用三氯氧磷进行磷掺杂。其中，掺杂过程中炉管温度大于或等于700°C，且小于或等于1000°C ;被氮化硅隔离层覆盖的原始多晶硅区域将不会被掺杂。
[0042]S504，对掺磷多晶硅层进行刻蚀处理，使得掺磷多晶硅层在多晶硅层的绝缘区域外围固定区域内保留；并将保留的掺磷多晶硅层作为多晶硅层的掺杂区域，最终形成图4b所示结构。
[0043]本发明提供的VDMOS的制造方法:在N型外延层上形成栅氧化层；在栅氧化层上形成多晶硅层，该多晶硅层的中间固定区域为绝缘区域，多晶硅层的中间固定区域外的其他区域为掺杂区域；在N型外延层上依次形成P-体区、N型源区、氮化硅层、P+区、介质层、接触孔和金属层。由于作为栅极的多晶硅层中正对于N型外延层的中间固定区域为绝缘区域，因此这部分区域的的多晶硅栅极/栅氧化层/N型外延层之间无法形成寄生电容，从而彻底消除了 VDMOS的栅-漏电容。
[0044]本发明还提供了一种VDM0S,包括:N型衬底,位于N型衬底上表面的N型外延层，位于N型外延层上表面的栅氧化层，位于栅氧化层上的多晶硅层，该多晶硅层的中间固定区域为绝缘区域，该多晶硅层的中间固定区域外的其他区域为掺杂区域，位于N型外延层上的P-体区、N型源区、P+区，位于多晶硅层和栅氧化层上的氮化硅层，位于氮化硅层上的介质层，位于P+区上方的接触孔，以及位于介质层的上表面、接触孔中以及N型衬底的下表面的金属层。
[0045]最后应说明的是:以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
【主权项】
1.一种垂直双扩散金属氧化物半导体晶体VDMOS的制造方法，其特征在于，包括: 在N型外延层上形成栅氧化层； 在所述栅氧化层上形成多晶硅层，所述多晶硅层的中间固定区域为绝缘区域，所述多晶硅层的中间固定区域外的其他区域为掺杂区域； 在所述N型外延层上依次形成P-体区、N型源区、氮化硅层、P+区、介质层、接触孔和金属层。2.根据权利要求1所述的方法，其特征在于，所述在所述栅氧化层上形成多晶硅层，包括: 在所述栅氧化层上依次形成原始多晶硅层和氮化硅隔离层； 对所述氮化硅隔离层进行刻蚀处理，以暴露预定区域内的所述原始多晶硅层；并将除所述预定区域内的其他区域的所述原始多晶硅层作为所述多晶硅层的绝缘区域； 对所述预定区域内的所述原始多晶硅层进行磷离子掺杂，以在所述预定区域内形成掺憐多晶娃层； 对所述掺磷多晶硅层进行刻蚀处理，使得所述掺磷多晶硅层在所述多晶硅层的绝缘区域外围固定区域内保留；并将保留的所述掺磷多晶硅层作为所述多晶硅层的掺杂区域。3.根据权利要求2所述的方法，其特征在于，所述对所述预定区域内的所述原始多晶硅层进行磷离子掺杂，以在所述预定区域内形成掺磷多晶硅层，包括: 将所述预定区域内的所述原始多晶硅层置于充斥三氯氧磷的炉管中，以在所述预定区域内形成掺磷多晶硅层；所述炉管温度大于或等于700°C，且小于或等于1000°C。4.根据权利要求2所述的方法，其特征在于，所述原始多晶硅层的厚度大于或等于0.3微米，且小于或等于0.8微米。5.根据权利要求2所述的方法，其特征在于，所述氮化硅隔离层的厚度大于或等于0.1微米，且小于或等于0.5微米。6.根据权利要求5所述的方法，其特征在于，所述氮化硅隔离层的生长温度大于或等于700°C，且小于或等于900°C。7.一种VDM0S，其特征在于，包括:N型衬底，位于所述N型衬底上表面的N型外延层，位于所述N型外延层上表面的栅氧化层，位于所述栅氧化层上的多晶硅层，所述多晶硅层的中间固定区域为绝缘区域，所述多晶硅层的中间固定区域外的其他区域为掺杂区域，位于所述N型外延层上的P-体区、N型源区、P+区，位于所述多晶硅层和栅氧化层上的氮化硅层，位于所述氮化硅层上的介质层，位于所述P+区上方的接触孔，以及位于所述介质层的上表面、所述接触孔中以及所述N型衬底的下表面的金属层。
【专利摘要】本发明提供一种VDMOS的制造方法和VDMOS，该方法包括：在N型外延层上形成栅氧化层；在栅氧化层上形成多晶硅层，该多晶硅层的中间固定区域为绝缘区域，该多晶硅层的中间固定区域外的其他区域为掺杂区域；在N型外延层上依次形成P-体区、N型源区、氮化硅层、P+区、介质层、接触孔和金属层。本发明实施例彻底消除了现有VDMOS的栅-漏电容。
【IPC分类】H01L21/336, H01L29/78
【公开号】CN104900527
【申请号】CN201410083649
【发明人】马万里, 李理, 赵圣哲
【申请人】北大方正集团有限公司, 深圳方正微电子有限公司
【公开日】2015年9月9日
【申请日】2014年3月7日
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