一种特征尺寸收缩的半导体器件的封装方法及结构的制作方法
一种特征尺寸收缩的半导体器件的封装方法及结构的制作方法
【技术领域】
[0001]本发明涉及半导体封装技术领域，特别是涉及一种特征尺寸收缩的半导体器件的封装方法及结构。
【背景技术】
[0002]随着半导体技术的不断进步，特征尺寸的工艺节点越来越小，产品性能呈指数提高，但同时制造成本也基本呈指数上升。在激烈的市场竞争中，要求从业者既要不断革新工艺节点，跟上市场的脚步，同时也需要充分挖掘现有工艺的潜力，以获得性价比更佳的产品O
[0003]因此，业界往往会在原有的工艺基础上，尝试进行一定比例(一般在80%?95%之间)的尺寸收缩(Shrink)，由此便可在不增加或增加极少成本的情况下，增加一晶圆上可制造芯片的数量，进一步提高产品的性能。
[0004]所谓晶圆级封装(WLP)工艺是指不对晶圆进行切割，直接在整片晶圆上实施封装，因此具有成本更低、封装时间更短等优点。如图1a所示，在原有工艺生产的第一产品的顶层金属层中设置与WLP工艺上的PAD (焊盘)对应的图案PAD-1，WLP工艺上的PAD通过所述第一产品上的图案PAD-1对第一产品进行对位封装。然而，如图1b所示，采用WLP工艺对在原有的工艺基础上进行尺寸收缩的第二产品进行封装，第二产品收缩后由于WLP工艺上的PAD无法与收缩后的第二产品一一对应，导致WLP工艺上的PAD位置与第二产品的顶层金属层中设置的图案PAD-2发生变化，因此WLP工艺上的PAD无法通过所述第二产品上的图案PAD-2对第二产品进行对位封装。业界通常做法是对收缩后的第二产品重新调试整个WLP工艺，进行性能测试，这无疑增加了性能测试中的不稳定因素，且浪费大量的时间，延长了新产品开发的周期。
[0005]为此，本发明提供一种方法，在所述第二产品上制作一过渡层，使收缩后的产品完全可以采用原有的封装工艺进行封装。所述过渡层中包括在第二产品上形成的介质层、在介质层中制作连接孔、填在连接孔中的金属及制作在介质层及连接孔之上的第二顶层金属层6A。按照一般填充孔的方法，是在孔中一步淀积出再分布层(孔中金属和第二顶层金属层6A)，但是该种方法会造成高度差和内嵌角，如图2所示，不利于后续封装制程的进行。
【发明内容】
[0006]鉴于以上所述现有技术的缺点，本发明的目的在于提供一种特征尺寸收缩的半导体器件的封装方法及结构，用于解决现有技术中特征尺寸收缩后半导体器件无法用现有的封装工艺进行器件封装的问题。
[0007]为实现上述目的及其他相关目的，本发明提供一种特征尺寸收缩的半导体器件的封装方法，所述特征尺寸收缩的半导体器件的封装方法至少包括步骤:
[0008]提供用于制作第一产品的半导体基底，在所述半导体基底上制作按照所述第一产品的特征尺寸进行收缩的第二产品，所述第二产品具有位于顶部的第一顶层金属层；
[0009]在所述第一顶层金属层上淀积介质层，并在所述介质层中制作暴露所述第一顶层金属层的连接孔；
[0010]在所述连接孔中填充铜金属，并平坦化所述铜金属使铜金属表面与介质层表面齐平，，填充的铜金属形成第一焊盘；
[0011]在所述第一焊盘以及介质层表面上淀积铝金属形成第二顶层金属层，采用光刻工艺保留用于连接所述第二产品的第一焊盘到所述第一产品的第二焊盘之间区域的第二顶层金属层；
[0012]在所述第二顶层金属层以及暴露的介质层表面覆盖绝缘层，并在所述绝缘层中制作暴露所述第二顶层金属层的第二焊盘；
[0013]采用所述第一产品的晶圆级封装测试工艺对准所述第二焊盘，对包括所述半导体基底及位于所述半导体基底上的各部分进行封装测试。
[0014]优选地，所述第二产品的特征尺寸收缩为第一产品特征尺寸的85%?97%。
[0015]优选地，所述第二产品的特征尺寸收缩为第一产品特征尺寸的95%。
[0016]优选地，所述第一焊盘和第二焊盘的特征尺寸为30?100 μ m。
[0017]优选地，所述半导体基底至少包括半导体器件层以及在所述半导体器件层中形成的金属互连层。
[0018]优选地，所述第一产品为LDMOS、CMOS、MS、LG、CIS、EEPROM 或 FLASH 中的一种。
[0019]优选地，在形成所述介质层步骤后，还包括在所述介质层上形成抗反射涂层，在所述介质层和抗反射涂层中制作暴露所述第一顶层金属层的连接孔。
[0020]优选地，所述第二顶层金属层的厚度范围为0.5?2μπι。
[0021]本发明还提供一种特征尺寸收缩的半导体器件的封装结构，所述特征尺寸收缩的半导体器件的封装结构至少包括:
[0022]用于制作第一产品的半导体基底；
[0023]按照所述第一产品的特征尺寸收缩的第二产品，所述第二产品位于所述半导体基底上且所述第二产品具有位于顶部的第一顶层金属层；
[0024]介质层，淀积于所述第一顶层金属层上；
[0025]第一焊盘，制作于所述介质层中，所述第一焊盘为铜金属；
[0026]第二顶层金属层，形成于所述第一焊盘及介质层的表面上且用于连接所述第一焊盘到所述第一产品的第二焊盘的之间区域，所述第二顶层金属层为铝金属层；
[0027]绝缘层，覆盖于所述第二顶层金属层以及暴露的介质层表面；
[0028]第二焊盘，制作于所述绝缘层中；
[0029]封装体，采用所述第一产品的晶圆级封装测试工艺对准所述第二焊盘将所述半导体基底及位于所述半导体基底上的各部分进行塑封。
[0030]优选地，所述封装结构还包括位于所述介质层和第二顶层金属层间的抗反射涂层，所述第一焊盘还位于所述抗反射涂层中。
[0031]优选地，所述第二顶层金属层的厚度范围为0.5?2μηι。
[0032]如上所述，本发明的特征尺寸收缩的半导体器件的封装方法及结构，包括步骤:提供用于制作第一产品的半导体基底，在所述半导体基底上制作按照所述第一产品的特征尺寸进行收缩的第二产品，所述产品具有位于顶部第一金属层；在所述第二产品上淀积介质层，并在所述介质层中制作暴露所述第一顶层金属层的连接孔；在所述连接孔中填充铜金属，并抛光所述铜金属表面使铜金属表面与介质层表面齐平，填充的铜金属形成第一焊盘；在所述第一焊盘以及介质层表面上淀积铝金属形成第二顶层金属层，采用光刻工艺保留用于连接所述第二产品的第一焊盘到所述第一产品的第二焊盘之间区域的第二顶层金属层；在所述第二顶层金属层以及暴露的介质层表面覆盖绝缘层，并在所述绝缘层中制作暴露所述第二顶层金属层的第二焊盘；采用所述第一产品的晶圆级封装测试工艺对准所述第二焊盘，对包括所述半导体基底及位于所述半导体基底上的各部分进行封装测试。因此本发明通过增加第二产品中的第一焊盘以及用于连接第二产品的第一焊盘和第一产品中的第二焊盘的第二顶层金属层作为过渡层，将尺寸收缩后的焊盘位置重新转换为原有产品的焊盘位置，使尺寸收缩后的产品完全可以采用原有的封装工艺进行封装，节省了封装调试所用的时间，可大幅缩短产品开发周期。另外，本发明通过先在连接孔中填充铜金属再将连接孔中的铜金属抛光使与介质层齐平，这样既可以使铜金属表面平坦，还可以保证后续键合等工艺中不需要另外制作聚合物层就能达到良好的键合质量。
【附图说明】
[0033]图1a为现有技术中的晶圆级封装工艺对第一产品进行封装的焊盘对位俯视示意图。
[0034]图1b为现有技术中的晶圆级封装工艺对尺寸收缩后的第二产品进行封装的焊盘对位时位置和大小发生变化的俯视示意图。
[0035]图2为现有技术中半导体器件的第二顶层金属层表面出现内嵌角的结构示意图。
[0036]图3为本发明的特征尺寸收缩的半导体器件的封装方法的流程示意图；
[0037]图4a至图4d为本发明的特征尺寸收缩的半导体器件封装方法中各个步骤所呈现的结构示意图。
[0038]元件标号说明
[0039]I半导体基底
[0040]11半导体器件层
[0041]12金属互连层
[0042]2第一顶层金属层
[0043]3介质层
[0044]4抗反射涂层
[0045]5第一焊盘
[0046]6,6A第二顶层金属层
[0047]7绝缘层
[0048]8第二焊盘
【具体实施方式】
[0049]以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的【具体实施方式】加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
[0050]请参阅附图。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0051]本发明提供一种特征尺寸收缩的半导体器件的封装的方法，如图3所示，所述特征尺寸收缩的半导体器件的封装方法至少包括以下步骤:
[0052]SI，提供用于制作第一产品的半导体基底，在所述半导体基底上制作按照所述第一产品的特征尺寸进行收缩的第二产品，所述第二产品具有位于顶部第一顶层金属层；
[0053]S2，在所述第一顶层金属层上淀积介质层，并在所述介质层中制作暴露所述第一顶层金属层的连接孔；
[0054]S3，在所述连接孔中填充铜金属，并平坦化所述铜金属使铜金属表面与介质层表面齐平，填充的铜金属形成第一焊盘；
[0055]S4，在所述第一焊盘以及介质层表面上淀积铝金属形成第二顶层金属层，采用光刻工艺保留用于连接所述第二产品的第一焊盘到所述第一产品的第二焊盘之间区域的第二顶层金属层；
[0056]S5，在所述第二顶层金属层以及暴露的介质层表面覆盖绝缘层，并在所述绝缘层中制作暴露所述第二顶层金属层的第二焊盘；
[0057]S6，采用所述第一产品的晶圆级封装测试工艺对准所述第二焊盘，对包括所述半导体基底及位于所述半导体基底上的各部分进行封装测试。
[0058]下面结合附图对本发明的半导体器件收缩尺寸的封装方法进行详细说明。
[0059]首先执行步骤SI，参见图4a，提供用于制作第一产品的半导体基底1，在所述半导体基底I上制作按照所述第一产品的特征尺寸进行收缩的第二产品，所述第二产品具有位于顶部第一顶层金属层2。
[0060]其中，所述的第一产品可以为横向扩散金属氧化物半导体(Laterally DiffusedMetal Oxide SEMI conductor，LDMOS)、CMOS、MS、LG、CIS、EEPROM、FLASH 等各种工艺制程中的任意一种。并且，所述半导体基底I至少包括半导体器件层11以及在所述半导体器件层11中形成的金属互连层12。
[0061]所述第二产品至少包括位于顶部的第一顶层金属层2，所述第二产品需按照所述第一产品的特征尺寸收缩至85%?97%，在本发明的最佳实施例中，所述第二产品的特征尺寸收缩为第一产品特征尺寸的95%。
[0062]然后执行步骤S2，参见图4b，在所述第一顶层金属层2上淀积介质层3，并在所述介质层3中制作暴露所述第一顶层金属层2的连接孔。
[0063]接着执行步骤S3，继续参见图4b，在所述连接孔中填充铜金属，并平坦化所述铜金属使铜金属表面与介质层表面齐平，填充的铜金属形成第一焊盘5。
[0064]进一步的，在本发明的最佳实施例中，还可以在所述介质层3的表面上涂布替代光刻胶的抗反射涂层(DRC) 4，然后采用光刻工艺打开所述抗反射涂层4，以所述抗反射涂层4为掩模，在所述介质层3中形成暴露所述第一顶层金属层2的连接孔。然后，在所述介质层3以及与位于其上的抗反射涂层4的连接孔中淀积铜金属；之后利用化学机械抛光工艺平坦化铜金属使铜金属的表面与抗反射涂层4的表面齐平，连接孔中被抛光的铜金属形成所述第一焊盘5。通常所述介质层3的表面上涂布光刻胶，由于金属层会渗透所述光刻胶而导致器件污染，出现性能缺陷。
[0065]再执行步骤S4，请参阅图4c，在所述第一焊盘5以及介质层3表面上淀积铝金属形成第二顶层金属层6，采用光刻工艺保留用于连接所述第二产品的第一焊盘5到所述第一产品的第二焊盘8之间区域的第二顶层金属层6。
[0066]进一步的，在本发明的最佳实施例中，在所述第一焊盘5以及所述抗反射涂层4的表面淀积铝金属，形成所述第二顶层金属层6，并采用光刻工艺保留用于连接所述第一焊盘5至所述第一产品的第二焊盘8之间区域的第二顶层金属层6。由于所述抗反射涂层4的存在，可以防止光刻时位于其上的第二顶层金属层6出现光的衍射、干涉等问题。
[0067]所述第一焊盘5用于将所述半导体基底I中的金属互连层12与所述第二顶层金属层6进行电学连接。
[0068]需要说明的是，传统工艺中采用的是一步铝淀积的方法，在将铝金属填充满连接孔后继续淀积铝金属使铝金属覆盖在介质层上，形成第二顶层金属层，此时，连接孔中的铝金属(即第一焊盘)与第二顶层金属层为一体，这种工艺形成的第二顶层金属层容易发生内陷，产生高度差和内嵌角，导致第二顶层金属层表面不平坦，在后续金线键合时需要额外制作一层聚合物层辅助平坦化以提高键合质量。而本发明的连接孔的填充工艺与形成第二顶层金属层5的工艺是分离的两步工艺，其中，填充连接孔工艺是先淀积金属，之后进行抛光工艺使之平坦，这就使得后续形成的第二顶层金属层6不会形成内嵌角，提高键合的可靠性；并且填充在连接孔的是第一焊盘5是容易进行平坦化工艺的铜金属，而形成的第二顶层金属层6是铝金属，由于铜金属具有优良的导电性，所述第二顶层金属层6铝可以制作成较薄的厚度，从而进一步减小器件的整体尺寸。
[0069]所述第二顶层金属层6的厚度可以在0.5?2μηι之间选择,本实施例中，所述第二顶层金属层6的厚度为I μ m。
[0070]接着执行步骤S5中，请参阅图4c和4d，在所述第二顶层金属层6以及暴露的介质层3表面覆盖绝缘层7，并在所述绝缘层7中制作暴露所述第二顶层金属层6的第二焊盘8。
[0071]制作所述第二焊盘8的方法优选采用干法刻蚀只用于本发明效果的说明，但并不用于限定所述第二焊盘的制作。
[0072]最后执行步骤S6，采用所述第一产品的晶圆级封装测试工艺对准所述第二焊盘8，对所述半导体基底1、第二产品、介质层3、第一焊盘5、第二顶层金属层6、绝缘层7和第二焊盘8进行封装，形成一封装体，然后进行测试。
[0073]进一步的，如所述介质层3和第二顶层金属层6还存在所述抗反射涂层4，则采用所述第一产品的晶圆级封装测试工艺，对所述半导体基底1、第二产品、介质层3、抗反射涂层4、第一焊盘5、第二顶层金属层6、绝缘层7和第二焊盘8进行封装，形成所述封装体，然后进行测试。
[0074]本发明还提供一种特征尺寸收缩的半导体器件的封装结构，如图4d显示为本发明优选实施例中特征尺寸收缩的半导体器件的封装结构截面示意图。如图4d所示，所述特征尺寸收缩的半导体器件的封装结构至少包括:
[0075]用于制作第一产品的半导体基底I ;所述半导 体基底I至少包括半导体器件层11以及在所述半导体器件层11中形成的金属互连层12。
[0076]按照所述第一产品的特征尺寸进行收缩的第二产品，所述第二产品位于所述半导体基底I上，且所述第二产品具有位于顶部的第一顶层金属层2 ；
[0077]介质层3，所述介质层3淀积于所述第一顶层金属层2上；
[0078]第一焊盘5，所述第一焊盘5制作于所述介质层3中，所述第一焊盘5为铜金属；
[0079]第二顶层金属层6，所述第二顶层金属层6形成于所述第一焊盘5及介质层3的表面上且用于连接所述第一焊盘5到所述第一产品的第二焊盘8的之间区域，所述第二顶层金属层6为铝金属；且所述铝金属的厚度可以在0.5?2 μ m内选择。
[0080]绝缘层7，所述绝缘层7覆盖于所述第二顶层金属层6以及暴露出的介质层3的表面；
[0081]第二焊盘8，所述第二焊盘8制作于所述绝缘层7中；
[0082]封装体，所述封装体采用所述第一产品的晶圆级封装测试工艺，对准所述第二焊盘8将所述半导体基底I及位于所述半导体基底I上的各部分进行塑封。
[0083]位于所述半导体基底上的各部分分别为所述第二产品、介质层3、第一焊盘5、第二顶层金属层6、绝缘层7和第二焊盘8。
[0084]进一步的，所述特征尺寸收缩的半导体器件的封装结构还包括一抗反射涂层4，所述抗反射涂层4位于所述介质层3和第二顶层金属层6间，且所述第一焊盘5还位于所述抗反射涂层4中，则位于所述半导体基底I上的各部分分别为具有第一顶层金属层2的第二产品、介质层3、抗反射涂层4、第一焊盘5、第二顶层金属层6、绝缘层7和第二焊盘8。
[0085]综上所述，本发明提供一种特征尺寸收缩的半导体器件的封装方法及结构，通过增加所述第一焊盘以及用于连接所述第一焊盘和第二焊盘的第二顶层金属层作为过渡层，将尺寸收缩后的焊盘位置重新转换为原有产品的焊盘位置，使尺寸收缩后的产品完全可以采用原有的封装工艺进行封装，节省了封装调试所用的时间，可大幅缩短产品开发周期。
[0086]此外，由于不需要重新调试工艺，而是采用统一的原有封装工艺，相应减少了新产品开发过程中的不确定因素，可更好的将尺寸缩小后的产品与原有产品进行性能对比。
[0087]另外，本发明通过先在连接孔中填充铜金属再将连接孔中的铜金属抛光使与介质层齐平，这样既可以使铜金属表面平坦，还可以保证后续键合等工艺中不需要另外制作聚合物层就能达到良好的键合质量。并且由于第一焊盘是铜金属，其具有优良的导电性，因此，第二顶层金属层铝层可以制作成较薄的厚度，从而进一步减小器件的整体尺寸。
[0088]所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
[0089]上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
【主权项】
1.一种特征尺寸收缩的半导体器件的封装方法，其特征在于，所述特征尺寸收缩的半导体器件的封装方法至少包括步骤: 提供用于制作第一产品的半导体基底，在所述半导体基底上制作按照所述第一产品的特征尺寸进行收缩的第二产品，所述第二产品具有位于顶部的第一顶层金属层； 在所述第一顶层金属层上淀积介质层，并在所述介质层中制作暴露所述第一顶层金属层的连接孔； 在所述连接孔中填充铜金属，并平坦化所述铜金属使铜金属表面与介质层表面齐平，填充的铜金属形成第一焊盘； 在所述第一焊盘以及介质层表面上淀积铝金属形成第二顶层金属层，采用光刻工艺保留用于连接所述第二产品的第一焊盘到所述第一产品的第二焊盘之间区域的第二顶层金属层； 在所述第二顶层金属层以及暴露的介质层表面覆盖绝缘层，并在所述绝缘层中制作暴露所述第二顶层金属层的第二焊盘； 采用所述第一产品的晶圆级封装测试工艺对准所述第二焊盘，对包括所述半导体基底及位于所述半导体基底上的各部分进行封装测试。2.根据权利要求1所述的特征尺寸收缩的半导体器件的封装方法，其特征在于:所述第二产品的特征尺寸收缩为第一产品特征尺寸的85%?97%。3.根据权利要求2所述的特征尺寸收缩的半导体器件的封装方法，其特征在于:所述第二产品的特征尺寸收缩为第一产品特征尺寸的95%。4.根据权利要求1所述的特征尺寸收缩的半导体器件的封装方法，其特征在于:所述第一焊盘和第二焊盘的特征尺寸为30?100 μ mo5.根据权利要求1所述的特征尺寸收缩的半导体器件的封装方法，其特征在于:所述半导体基底至少包括半导体器件层以及在所述半导体器件层中形成的金属互连层。6.根据权利要求1所述的特征尺寸收缩的半导体器件的封装方法，其特征在于:所述第一产品为 LDMOS、CMOS、MS、LG、CIS、EEPROM 或 FLASH 中的一种。7.根据权利要求1所述的特征尺寸收缩的半导体器件的封装方法，其特征在于:在形成所述介质层步骤后，还包括在所述介质层上形成抗反射涂层，在所述介质层和抗反射涂层中制作暴露所述第一顶层金属层的连接孔。8.根据权利要求1所述的特征尺寸收缩的半导体器件的封装方法，其特征在于:所述第二顶层金属层的厚度范围为0.5?2 μ m。9.一种特征尺寸收缩的半导体器件的封装结构，其特征在于，所述特征尺寸收缩的半导体器件的封装结构至少包括: 用于制作第一产品的半导体基底； 按照所述第一产品的特征尺寸收缩的第二产品，所述第二产品位于所述半导体基底上且所述第二产品具有位于顶部的第一顶层金属层； 介质层，淀积于所述第一顶层金属层上； 第一焊盘，制作于所述介质层中，所述第一焊盘为铜金属； 第二顶层金属层，形成于所述第一焊盘及介质层的表面上且用于连接所述第一焊盘到所述第一产品的第二焊盘的之间区域，所述第二顶层金属层为铝金属层； 绝缘层，覆盖于所述第二顶层金属层以及暴露的介质层表面； 第二焊盘，制作于所述绝缘层中； 封装体，采用所述第一产品的晶圆级封装测试工艺对准所述第二焊盘将所述半导体基底及位于所述半导体基底上的各部分进行塑封。10.根据权利要求9所述的特征尺寸收缩的半导体器件的封装结构，其特征在于:所述封装结构还包括位于所述介质层和第二顶层金属层间的抗反射涂层，所述第一焊盘还位于所述抗反射涂层中。11.根据权利要求9所述的特征尺寸收缩的半导体器件的封装结构，其特征在于:所述第二顶层金属层的厚度范围为0.5?2 μ m。
【专利摘要】本发明提供一种特征尺寸收缩的半导体器件的封装方法及结构，包括提供用于制作第一产品的半导体基底；在半导体基底上制作按照第一产品的尺寸收缩的第二产品，第二产品具有第一顶层金属层；淀积介质层；在连接孔内形成铜金属并平坦化制作第一焊盘；形成第二顶层金属层铝；覆盖绝缘层，制作第二焊盘；对准第二焊盘进行晶圆级封装测试工艺。本发明通过在第二产品中增加第二焊盘以及连接第一焊盘和第二焊盘的第二顶层金属层作为过渡层，将尺寸收缩后的焊盘位置转换为原有产品的焊盘位置，使之能采用原有的封装工艺进行封装，另外，通过填充铜金属并将铜金属抛光使与介质层齐平，既可以使铜金属表面平坦，还可以保证后续键合工艺中具有良好的键合质量。
【IPC分类】H01L23/485, H01L21/60
【公开号】CN104900542
【申请号】CN201410081016
【发明人】仇峰, 罗学辉, 刘丽丽, 刘孟彬
【申请人】中芯国际集成电路制造(上海)有限公司
【公开日】2015年9月9日
【申请日】2014年3月6日
【技术领域】
[0001]本发明涉及半导体封装技术领域，特别是涉及一种特征尺寸收缩的半导体器件的封装方法及结构。
【背景技术】
[0002]随着半导体技术的不断进步，特征尺寸的工艺节点越来越小，产品性能呈指数提高，但同时制造成本也基本呈指数上升。在激烈的市场竞争中，要求从业者既要不断革新工艺节点，跟上市场的脚步，同时也需要充分挖掘现有工艺的潜力，以获得性价比更佳的产品O
[0003]因此，业界往往会在原有的工艺基础上，尝试进行一定比例(一般在80%?95%之间)的尺寸收缩(Shrink)，由此便可在不增加或增加极少成本的情况下，增加一晶圆上可制造芯片的数量，进一步提高产品的性能。
[0004]所谓晶圆级封装(WLP)工艺是指不对晶圆进行切割，直接在整片晶圆上实施封装，因此具有成本更低、封装时间更短等优点。如图1a所示，在原有工艺生产的第一产品的顶层金属层中设置与WLP工艺上的PAD (焊盘)对应的图案PAD-1，WLP工艺上的PAD通过所述第一产品上的图案PAD-1对第一产品进行对位封装。然而，如图1b所示，采用WLP工艺对在原有的工艺基础上进行尺寸收缩的第二产品进行封装，第二产品收缩后由于WLP工艺上的PAD无法与收缩后的第二产品一一对应，导致WLP工艺上的PAD位置与第二产品的顶层金属层中设置的图案PAD-2发生变化，因此WLP工艺上的PAD无法通过所述第二产品上的图案PAD-2对第二产品进行对位封装。业界通常做法是对收缩后的第二产品重新调试整个WLP工艺，进行性能测试，这无疑增加了性能测试中的不稳定因素，且浪费大量的时间，延长了新产品开发的周期。
[0005]为此，本发明提供一种方法，在所述第二产品上制作一过渡层，使收缩后的产品完全可以采用原有的封装工艺进行封装。所述过渡层中包括在第二产品上形成的介质层、在介质层中制作连接孔、填在连接孔中的金属及制作在介质层及连接孔之上的第二顶层金属层6A。按照一般填充孔的方法，是在孔中一步淀积出再分布层(孔中金属和第二顶层金属层6A)，但是该种方法会造成高度差和内嵌角，如图2所示，不利于后续封装制程的进行。
【发明内容】
[0006]鉴于以上所述现有技术的缺点，本发明的目的在于提供一种特征尺寸收缩的半导体器件的封装方法及结构，用于解决现有技术中特征尺寸收缩后半导体器件无法用现有的封装工艺进行器件封装的问题。
[0007]为实现上述目的及其他相关目的，本发明提供一种特征尺寸收缩的半导体器件的封装方法，所述特征尺寸收缩的半导体器件的封装方法至少包括步骤:
[0008]提供用于制作第一产品的半导体基底，在所述半导体基底上制作按照所述第一产品的特征尺寸进行收缩的第二产品，所述第二产品具有位于顶部的第一顶层金属层；
[0009]在所述第一顶层金属层上淀积介质层，并在所述介质层中制作暴露所述第一顶层金属层的连接孔；
[0010]在所述连接孔中填充铜金属，并平坦化所述铜金属使铜金属表面与介质层表面齐平，，填充的铜金属形成第一焊盘；
[0011]在所述第一焊盘以及介质层表面上淀积铝金属形成第二顶层金属层，采用光刻工艺保留用于连接所述第二产品的第一焊盘到所述第一产品的第二焊盘之间区域的第二顶层金属层；
[0012]在所述第二顶层金属层以及暴露的介质层表面覆盖绝缘层，并在所述绝缘层中制作暴露所述第二顶层金属层的第二焊盘；
[0013]采用所述第一产品的晶圆级封装测试工艺对准所述第二焊盘，对包括所述半导体基底及位于所述半导体基底上的各部分进行封装测试。
[0014]优选地，所述第二产品的特征尺寸收缩为第一产品特征尺寸的85%?97%。
[0015]优选地，所述第二产品的特征尺寸收缩为第一产品特征尺寸的95%。
[0016]优选地，所述第一焊盘和第二焊盘的特征尺寸为30?100 μ m。
[0017]优选地，所述半导体基底至少包括半导体器件层以及在所述半导体器件层中形成的金属互连层。
[0018]优选地，所述第一产品为LDMOS、CMOS、MS、LG、CIS、EEPROM 或 FLASH 中的一种。
[0019]优选地，在形成所述介质层步骤后，还包括在所述介质层上形成抗反射涂层，在所述介质层和抗反射涂层中制作暴露所述第一顶层金属层的连接孔。
[0020]优选地，所述第二顶层金属层的厚度范围为0.5?2μπι。
[0021]本发明还提供一种特征尺寸收缩的半导体器件的封装结构，所述特征尺寸收缩的半导体器件的封装结构至少包括:
[0022]用于制作第一产品的半导体基底；
[0023]按照所述第一产品的特征尺寸收缩的第二产品，所述第二产品位于所述半导体基底上且所述第二产品具有位于顶部的第一顶层金属层；
[0024]介质层，淀积于所述第一顶层金属层上；
[0025]第一焊盘，制作于所述介质层中，所述第一焊盘为铜金属；
[0026]第二顶层金属层，形成于所述第一焊盘及介质层的表面上且用于连接所述第一焊盘到所述第一产品的第二焊盘的之间区域，所述第二顶层金属层为铝金属层；
[0027]绝缘层，覆盖于所述第二顶层金属层以及暴露的介质层表面；
[0028]第二焊盘，制作于所述绝缘层中；
[0029]封装体，采用所述第一产品的晶圆级封装测试工艺对准所述第二焊盘将所述半导体基底及位于所述半导体基底上的各部分进行塑封。
[0030]优选地，所述封装结构还包括位于所述介质层和第二顶层金属层间的抗反射涂层，所述第一焊盘还位于所述抗反射涂层中。
[0031]优选地，所述第二顶层金属层的厚度范围为0.5?2μηι。
[0032]如上所述，本发明的特征尺寸收缩的半导体器件的封装方法及结构，包括步骤:提供用于制作第一产品的半导体基底，在所述半导体基底上制作按照所述第一产品的特征尺寸进行收缩的第二产品，所述产品具有位于顶部第一金属层；在所述第二产品上淀积介质层，并在所述介质层中制作暴露所述第一顶层金属层的连接孔；在所述连接孔中填充铜金属，并抛光所述铜金属表面使铜金属表面与介质层表面齐平，填充的铜金属形成第一焊盘；在所述第一焊盘以及介质层表面上淀积铝金属形成第二顶层金属层，采用光刻工艺保留用于连接所述第二产品的第一焊盘到所述第一产品的第二焊盘之间区域的第二顶层金属层；在所述第二顶层金属层以及暴露的介质层表面覆盖绝缘层，并在所述绝缘层中制作暴露所述第二顶层金属层的第二焊盘；采用所述第一产品的晶圆级封装测试工艺对准所述第二焊盘，对包括所述半导体基底及位于所述半导体基底上的各部分进行封装测试。因此本发明通过增加第二产品中的第一焊盘以及用于连接第二产品的第一焊盘和第一产品中的第二焊盘的第二顶层金属层作为过渡层，将尺寸收缩后的焊盘位置重新转换为原有产品的焊盘位置，使尺寸收缩后的产品完全可以采用原有的封装工艺进行封装，节省了封装调试所用的时间，可大幅缩短产品开发周期。另外，本发明通过先在连接孔中填充铜金属再将连接孔中的铜金属抛光使与介质层齐平，这样既可以使铜金属表面平坦，还可以保证后续键合等工艺中不需要另外制作聚合物层就能达到良好的键合质量。
【附图说明】
[0033]图1a为现有技术中的晶圆级封装工艺对第一产品进行封装的焊盘对位俯视示意图。
[0034]图1b为现有技术中的晶圆级封装工艺对尺寸收缩后的第二产品进行封装的焊盘对位时位置和大小发生变化的俯视示意图。
[0035]图2为现有技术中半导体器件的第二顶层金属层表面出现内嵌角的结构示意图。
[0036]图3为本发明的特征尺寸收缩的半导体器件的封装方法的流程示意图；
[0037]图4a至图4d为本发明的特征尺寸收缩的半导体器件封装方法中各个步骤所呈现的结构示意图。
[0038]元件标号说明
[0039]I半导体基底
[0040]11半导体器件层
[0041]12金属互连层
[0042]2第一顶层金属层
[0043]3介质层
[0044]4抗反射涂层
[0045]5第一焊盘
[0046]6,6A第二顶层金属层
[0047]7绝缘层
[0048]8第二焊盘
【具体实施方式】
[0049]以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的【具体实施方式】加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
[0050]请参阅附图。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0051]本发明提供一种特征尺寸收缩的半导体器件的封装的方法，如图3所示，所述特征尺寸收缩的半导体器件的封装方法至少包括以下步骤:
[0052]SI，提供用于制作第一产品的半导体基底，在所述半导体基底上制作按照所述第一产品的特征尺寸进行收缩的第二产品，所述第二产品具有位于顶部第一顶层金属层；
[0053]S2，在所述第一顶层金属层上淀积介质层，并在所述介质层中制作暴露所述第一顶层金属层的连接孔；
[0054]S3，在所述连接孔中填充铜金属，并平坦化所述铜金属使铜金属表面与介质层表面齐平，填充的铜金属形成第一焊盘；
[0055]S4，在所述第一焊盘以及介质层表面上淀积铝金属形成第二顶层金属层，采用光刻工艺保留用于连接所述第二产品的第一焊盘到所述第一产品的第二焊盘之间区域的第二顶层金属层；
[0056]S5，在所述第二顶层金属层以及暴露的介质层表面覆盖绝缘层，并在所述绝缘层中制作暴露所述第二顶层金属层的第二焊盘；
[0057]S6，采用所述第一产品的晶圆级封装测试工艺对准所述第二焊盘，对包括所述半导体基底及位于所述半导体基底上的各部分进行封装测试。
[0058]下面结合附图对本发明的半导体器件收缩尺寸的封装方法进行详细说明。
[0059]首先执行步骤SI，参见图4a，提供用于制作第一产品的半导体基底1，在所述半导体基底I上制作按照所述第一产品的特征尺寸进行收缩的第二产品，所述第二产品具有位于顶部第一顶层金属层2。
[0060]其中，所述的第一产品可以为横向扩散金属氧化物半导体(Laterally DiffusedMetal Oxide SEMI conductor，LDMOS)、CMOS、MS、LG、CIS、EEPROM、FLASH 等各种工艺制程中的任意一种。并且，所述半导体基底I至少包括半导体器件层11以及在所述半导体器件层11中形成的金属互连层12。
[0061]所述第二产品至少包括位于顶部的第一顶层金属层2，所述第二产品需按照所述第一产品的特征尺寸收缩至85%?97%，在本发明的最佳实施例中，所述第二产品的特征尺寸收缩为第一产品特征尺寸的95%。
[0062]然后执行步骤S2，参见图4b，在所述第一顶层金属层2上淀积介质层3，并在所述介质层3中制作暴露所述第一顶层金属层2的连接孔。
[0063]接着执行步骤S3，继续参见图4b，在所述连接孔中填充铜金属，并平坦化所述铜金属使铜金属表面与介质层表面齐平，填充的铜金属形成第一焊盘5。
[0064]进一步的，在本发明的最佳实施例中，还可以在所述介质层3的表面上涂布替代光刻胶的抗反射涂层(DRC) 4，然后采用光刻工艺打开所述抗反射涂层4，以所述抗反射涂层4为掩模，在所述介质层3中形成暴露所述第一顶层金属层2的连接孔。然后，在所述介质层3以及与位于其上的抗反射涂层4的连接孔中淀积铜金属；之后利用化学机械抛光工艺平坦化铜金属使铜金属的表面与抗反射涂层4的表面齐平，连接孔中被抛光的铜金属形成所述第一焊盘5。通常所述介质层3的表面上涂布光刻胶，由于金属层会渗透所述光刻胶而导致器件污染，出现性能缺陷。
[0065]再执行步骤S4，请参阅图4c，在所述第一焊盘5以及介质层3表面上淀积铝金属形成第二顶层金属层6，采用光刻工艺保留用于连接所述第二产品的第一焊盘5到所述第一产品的第二焊盘8之间区域的第二顶层金属层6。
[0066]进一步的，在本发明的最佳实施例中，在所述第一焊盘5以及所述抗反射涂层4的表面淀积铝金属，形成所述第二顶层金属层6，并采用光刻工艺保留用于连接所述第一焊盘5至所述第一产品的第二焊盘8之间区域的第二顶层金属层6。由于所述抗反射涂层4的存在，可以防止光刻时位于其上的第二顶层金属层6出现光的衍射、干涉等问题。
[0067]所述第一焊盘5用于将所述半导体基底I中的金属互连层12与所述第二顶层金属层6进行电学连接。
[0068]需要说明的是，传统工艺中采用的是一步铝淀积的方法，在将铝金属填充满连接孔后继续淀积铝金属使铝金属覆盖在介质层上，形成第二顶层金属层，此时，连接孔中的铝金属(即第一焊盘)与第二顶层金属层为一体，这种工艺形成的第二顶层金属层容易发生内陷，产生高度差和内嵌角，导致第二顶层金属层表面不平坦，在后续金线键合时需要额外制作一层聚合物层辅助平坦化以提高键合质量。而本发明的连接孔的填充工艺与形成第二顶层金属层5的工艺是分离的两步工艺，其中，填充连接孔工艺是先淀积金属，之后进行抛光工艺使之平坦，这就使得后续形成的第二顶层金属层6不会形成内嵌角，提高键合的可靠性；并且填充在连接孔的是第一焊盘5是容易进行平坦化工艺的铜金属，而形成的第二顶层金属层6是铝金属，由于铜金属具有优良的导电性，所述第二顶层金属层6铝可以制作成较薄的厚度，从而进一步减小器件的整体尺寸。
[0069]所述第二顶层金属层6的厚度可以在0.5?2μηι之间选择,本实施例中，所述第二顶层金属层6的厚度为I μ m。
[0070]接着执行步骤S5中，请参阅图4c和4d，在所述第二顶层金属层6以及暴露的介质层3表面覆盖绝缘层7，并在所述绝缘层7中制作暴露所述第二顶层金属层6的第二焊盘8。
[0071]制作所述第二焊盘8的方法优选采用干法刻蚀只用于本发明效果的说明，但并不用于限定所述第二焊盘的制作。
[0072]最后执行步骤S6，采用所述第一产品的晶圆级封装测试工艺对准所述第二焊盘8，对所述半导体基底1、第二产品、介质层3、第一焊盘5、第二顶层金属层6、绝缘层7和第二焊盘8进行封装，形成一封装体，然后进行测试。
[0073]进一步的，如所述介质层3和第二顶层金属层6还存在所述抗反射涂层4，则采用所述第一产品的晶圆级封装测试工艺，对所述半导体基底1、第二产品、介质层3、抗反射涂层4、第一焊盘5、第二顶层金属层6、绝缘层7和第二焊盘8进行封装，形成所述封装体，然后进行测试。
[0074]本发明还提供一种特征尺寸收缩的半导体器件的封装结构，如图4d显示为本发明优选实施例中特征尺寸收缩的半导体器件的封装结构截面示意图。如图4d所示，所述特征尺寸收缩的半导体器件的封装结构至少包括:
[0075]用于制作第一产品的半导体基底I ;所述半导 体基底I至少包括半导体器件层11以及在所述半导体器件层11中形成的金属互连层12。
[0076]按照所述第一产品的特征尺寸进行收缩的第二产品，所述第二产品位于所述半导体基底I上，且所述第二产品具有位于顶部的第一顶层金属层2 ；
[0077]介质层3，所述介质层3淀积于所述第一顶层金属层2上；
[0078]第一焊盘5，所述第一焊盘5制作于所述介质层3中，所述第一焊盘5为铜金属；
[0079]第二顶层金属层6，所述第二顶层金属层6形成于所述第一焊盘5及介质层3的表面上且用于连接所述第一焊盘5到所述第一产品的第二焊盘8的之间区域，所述第二顶层金属层6为铝金属；且所述铝金属的厚度可以在0.5?2 μ m内选择。
[0080]绝缘层7，所述绝缘层7覆盖于所述第二顶层金属层6以及暴露出的介质层3的表面；
[0081]第二焊盘8，所述第二焊盘8制作于所述绝缘层7中；
[0082]封装体，所述封装体采用所述第一产品的晶圆级封装测试工艺，对准所述第二焊盘8将所述半导体基底I及位于所述半导体基底I上的各部分进行塑封。
[0083]位于所述半导体基底上的各部分分别为所述第二产品、介质层3、第一焊盘5、第二顶层金属层6、绝缘层7和第二焊盘8。
[0084]进一步的，所述特征尺寸收缩的半导体器件的封装结构还包括一抗反射涂层4，所述抗反射涂层4位于所述介质层3和第二顶层金属层6间，且所述第一焊盘5还位于所述抗反射涂层4中，则位于所述半导体基底I上的各部分分别为具有第一顶层金属层2的第二产品、介质层3、抗反射涂层4、第一焊盘5、第二顶层金属层6、绝缘层7和第二焊盘8。
[0085]综上所述，本发明提供一种特征尺寸收缩的半导体器件的封装方法及结构，通过增加所述第一焊盘以及用于连接所述第一焊盘和第二焊盘的第二顶层金属层作为过渡层，将尺寸收缩后的焊盘位置重新转换为原有产品的焊盘位置，使尺寸收缩后的产品完全可以采用原有的封装工艺进行封装，节省了封装调试所用的时间，可大幅缩短产品开发周期。
[0086]此外，由于不需要重新调试工艺，而是采用统一的原有封装工艺，相应减少了新产品开发过程中的不确定因素，可更好的将尺寸缩小后的产品与原有产品进行性能对比。
[0087]另外，本发明通过先在连接孔中填充铜金属再将连接孔中的铜金属抛光使与介质层齐平，这样既可以使铜金属表面平坦，还可以保证后续键合等工艺中不需要另外制作聚合物层就能达到良好的键合质量。并且由于第一焊盘是铜金属，其具有优良的导电性，因此，第二顶层金属层铝层可以制作成较薄的厚度，从而进一步减小器件的整体尺寸。
[0088]所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
[0089]上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
【主权项】
1.一种特征尺寸收缩的半导体器件的封装方法，其特征在于，所述特征尺寸收缩的半导体器件的封装方法至少包括步骤: 提供用于制作第一产品的半导体基底，在所述半导体基底上制作按照所述第一产品的特征尺寸进行收缩的第二产品，所述第二产品具有位于顶部的第一顶层金属层； 在所述第一顶层金属层上淀积介质层，并在所述介质层中制作暴露所述第一顶层金属层的连接孔； 在所述连接孔中填充铜金属，并平坦化所述铜金属使铜金属表面与介质层表面齐平，填充的铜金属形成第一焊盘； 在所述第一焊盘以及介质层表面上淀积铝金属形成第二顶层金属层，采用光刻工艺保留用于连接所述第二产品的第一焊盘到所述第一产品的第二焊盘之间区域的第二顶层金属层； 在所述第二顶层金属层以及暴露的介质层表面覆盖绝缘层，并在所述绝缘层中制作暴露所述第二顶层金属层的第二焊盘； 采用所述第一产品的晶圆级封装测试工艺对准所述第二焊盘，对包括所述半导体基底及位于所述半导体基底上的各部分进行封装测试。2.根据权利要求1所述的特征尺寸收缩的半导体器件的封装方法，其特征在于:所述第二产品的特征尺寸收缩为第一产品特征尺寸的85%?97%。3.根据权利要求2所述的特征尺寸收缩的半导体器件的封装方法，其特征在于:所述第二产品的特征尺寸收缩为第一产品特征尺寸的95%。4.根据权利要求1所述的特征尺寸收缩的半导体器件的封装方法，其特征在于:所述第一焊盘和第二焊盘的特征尺寸为30?100 μ mo5.根据权利要求1所述的特征尺寸收缩的半导体器件的封装方法，其特征在于:所述半导体基底至少包括半导体器件层以及在所述半导体器件层中形成的金属互连层。6.根据权利要求1所述的特征尺寸收缩的半导体器件的封装方法，其特征在于:所述第一产品为 LDMOS、CMOS、MS、LG、CIS、EEPROM 或 FLASH 中的一种。7.根据权利要求1所述的特征尺寸收缩的半导体器件的封装方法，其特征在于:在形成所述介质层步骤后，还包括在所述介质层上形成抗反射涂层，在所述介质层和抗反射涂层中制作暴露所述第一顶层金属层的连接孔。8.根据权利要求1所述的特征尺寸收缩的半导体器件的封装方法，其特征在于:所述第二顶层金属层的厚度范围为0.5?2 μ m。9.一种特征尺寸收缩的半导体器件的封装结构，其特征在于，所述特征尺寸收缩的半导体器件的封装结构至少包括: 用于制作第一产品的半导体基底； 按照所述第一产品的特征尺寸收缩的第二产品，所述第二产品位于所述半导体基底上且所述第二产品具有位于顶部的第一顶层金属层； 介质层，淀积于所述第一顶层金属层上； 第一焊盘，制作于所述介质层中，所述第一焊盘为铜金属； 第二顶层金属层，形成于所述第一焊盘及介质层的表面上且用于连接所述第一焊盘到所述第一产品的第二焊盘的之间区域，所述第二顶层金属层为铝金属层； 绝缘层，覆盖于所述第二顶层金属层以及暴露的介质层表面； 第二焊盘，制作于所述绝缘层中； 封装体，采用所述第一产品的晶圆级封装测试工艺对准所述第二焊盘将所述半导体基底及位于所述半导体基底上的各部分进行塑封。10.根据权利要求9所述的特征尺寸收缩的半导体器件的封装结构，其特征在于:所述封装结构还包括位于所述介质层和第二顶层金属层间的抗反射涂层，所述第一焊盘还位于所述抗反射涂层中。11.根据权利要求9所述的特征尺寸收缩的半导体器件的封装结构，其特征在于:所述第二顶层金属层的厚度范围为0.5?2 μ m。
【专利摘要】本发明提供一种特征尺寸收缩的半导体器件的封装方法及结构，包括提供用于制作第一产品的半导体基底；在半导体基底上制作按照第一产品的尺寸收缩的第二产品，第二产品具有第一顶层金属层；淀积介质层；在连接孔内形成铜金属并平坦化制作第一焊盘；形成第二顶层金属层铝；覆盖绝缘层，制作第二焊盘；对准第二焊盘进行晶圆级封装测试工艺。本发明通过在第二产品中增加第二焊盘以及连接第一焊盘和第二焊盘的第二顶层金属层作为过渡层，将尺寸收缩后的焊盘位置转换为原有产品的焊盘位置，使之能采用原有的封装工艺进行封装，另外，通过填充铜金属并将铜金属抛光使与介质层齐平，既可以使铜金属表面平坦，还可以保证后续键合工艺中具有良好的键合质量。
【IPC分类】H01L23/485, H01L21/60
【公开号】CN104900542
【申请号】CN201410081016
【发明人】仇峰, 罗学辉, 刘丽丽, 刘孟彬
【申请人】中芯国际集成电路制造(上海)有限公司
【公开日】2015年9月9日
【申请日】2014年3月6日
最新回复(0)