提高了板级可靠性的晶片级封装装置的制造方法
提高了板级可靠性的晶片级封装装置的制造方法
【技术领域】
[0001]本发明涉及晶片级封装的技术领域，更具体地，涉及一种提高了板级可靠性的晶片级封装装置、电子装置以及制造该晶片级封装装置的方法。
【背景技术】
[0002]多年来，封装技术已经发展到开发更小、更便宜、更可靠和更环境友好的封装装置。例如，已经开发了采用可直接表面安装的封装装置的芯片级封装技术。扁平无引线封装技术，诸如四方扁平无引线(QFN)封装技术，将集成电路芯片物理地和电地连接到印刷电路板上。扁平无引线封装技术通常采用引线框架，该引线框架包括安装在其上的集成电路芯片(管芯)。该管芯可以通过引线键合技术或倒装芯片技术与引线框架电互连。
【发明内容】
[0003]描述了晶片级封装装置、电子装置和制造方法，所述制造方法包括在晶片级封装装置上形成暴露的引线末端以便在晶片级封装装置上提供焊料支撑结构。焊料角焊缝可以被优化以便提高板级可靠性并使得容易进行视觉检查。在各实现方式中，采用根据本发明的示例技术的晶片级封装装置包括:包含至少一个集成电路管芯的经处理的半导体晶片、设置在所述至少一个集成电路管芯上的金属垫、设置在所述至少一个集成电路管芯上以及所述金属垫的至少一部分上的第一电介质层、至少部分地形成在所述金属垫和所述第一电介质层上的再分布层、设置在所述第一电介质层上以及所述再分布层的一部分上的第二电介质层、形成在所述再分布层上的第一柱、至少部分地形成在所述第二电介质层上的模制层、形成在所述第一柱上的第二柱、和形成在所述第二柱上的镀覆层。另外，一种电子装置可以包括印刷电路板和上述晶片级装置。在各实现方式中，一种采用根据本发明的示例技术来制造表面安装装置的方法包括:接纳经处理的集成电路晶片；在所述经处理的集成电路晶片上形成金属垫；在所述集成电路晶片的至少一部分和所述金属垫的至少一部分上形成第一电介质层；至少部分地在所述金属垫和所述第一电介质层上形成再分布层结构；在所述第一电介质层上以及所述再分布层结构的一部分上形成第二电介质层；在所述再分布层结构上形成柱；在所述第二电介质层上以及所述柱的一部分上形成模制层；在所述柱上以及所述模制层的一部分上形成柱层，其中所述柱层从第一柱延伸到另一柱；在所述柱层上形成镀覆层；和单体化所述经处理的集成电路晶片，其包括沿横跨所述镀覆层的锯切道进行切割，其中单体化所述经处理的集成电路晶片结果得到一种晶片级封装件，其具有在所述晶片级封装件的至少两个侧面上暴露的垫触头。
[0004]根据本发明的一个方面，一种晶片级封装装置，其包括:经处理的半导体晶片，其包括至少一个集成电路管芯；金属垫，其设置在所述至少一个集成电路管芯上；第一电介质层，其设置在所述至少一个集成电路管芯上以及所述金属垫的至少一部分上；再分布层，其至少部分地形成在所述金属垫和所述第一电介质层上；第二电介质层，其设置在所述第一电介质层上以及所述再分布层的一部分上；柱结构，其形成在所述再分布层上；模制层，其至少部分地形成在所述第二电介质层上；柱层，其形成在所述柱结构上；和镀覆层，其形成在所述柱层上。
[0005]可选地，设置在所述至少一个集成电路管芯上的所述金属垫包括铝。
[0006]可选地，所述第一电介质层或所述第二电介质层中的至少一个包括聚苯并恶唑材料。
[0007]可选地，所述第一电介质层或所述第二电介质层中的至少一个包括聚酰亚胺材料。
[0008]可选地，所述柱结构或所述柱层中的至少一个包括铜。
[0009]可选地，所述柱结构包括屏障材料。
[0010]可选地，所述柱层在所述柱结构上形成悬臂。
[0011]可选地，所述模制层包括环氧基材料。
[0012]可选地，形成在所述柱层上的镀覆层包括锡。
[0013]根据本发明的另一方面，一种电子装置，其包括:印刷电路板；以及晶片级封装件，其结合到所述印刷电路板上，所述晶片级封装件包括:
[0014]经处理的半导体晶片，其包括至少一个集成电路管芯；金属垫，其设置在所述至少一个集成电路管芯上；第一电介质层，其设置在所述至少一个集成电路管芯上以及所述金属垫的至少一部分上；再分布层，其至少部分地形成在所述金属垫和所述第一电介质层上；第二电介质层，其设置在所述第一电介质层上以及所述再分布层的一部分上；柱结构，其形成在所述再分布层上；模制层，其至少部分地形成在所述第二电介质层上；柱层，其形成在所述柱结构上；和镀覆层，其形成在所述柱层上。
[0015]可选地，设置在所述至少一个集成电路管芯上的所述金属垫包括铝。
[0016]可选地，所述第一电介质层或所述第二电介质层中的至少一个包括聚苯并恶唑材料。
[0017]可选地，所述第一电介质层或所述第二电介质层中的至少一个包括聚酰亚胺材料。
[0018]可选地，所述柱结构或所述柱层中的至少一个包括铜。
[0019]可选地，所述柱结构包括屏障材料。
[0020]可选地，所述模制层包括环氧基材料。
[0021]可选地，形成在所述柱层上的镀覆层包括锡。
[0022]可选地，所述电子装置还包括结合到所述印刷电路板的焊垫上并结合到所述晶片级封装件的暴露引线末端的至少一部分上的焊料支撑结构。
[0023]根据本发明的又一方面，一种方法，其包括:接纳经处理的集成电路晶片；在所述经处理的集成电路晶片上形成金属垫；在所述集成电路晶片的至少一部分和所述金属垫的至少一部分上形成第一电介质层；至少部分地在所述金属垫和所述第一电介质层上形成再分布层结构；在所述第一电介质层上以及所述再分布层结构的一部分上形成第二电介质层；在所述再分布层结构上形成柱结构；在所述第二电介质层上以及所述柱结构的一部分上形成模制层；在所述柱结构上以及所述模制层的一部分上形成柱层，其中所述柱层从第一柱结构延伸到另一柱结构；和在所述柱层上形成镀覆层。
[0024]可选地，所述方法还包括单体化所述经处理的集成电路晶片，单体化所述经处理的集成电路晶片包括沿横跨所述镀覆层的锯切道进行切割，其中单体化所述经处理的集成电路晶片结果得到一种晶片级封装装置，其具有在所述晶片级封装装置的至少两个侧面上暴露的垫触头。本
【发明内容】
被提供以便以简化形式介绍下文在【具体实施方式】中进一步描述的概念的精选者。本
【发明内容】
并不打算用来标识所要求保护的主题的关键特征或必要特征，也不打算用来帮助确定所要求保护的主题的范围。
【附图说明】
[0025]详细说明将参照附图进行描述。说明书和附图的不同实例中可以使用相同的附图标记表示相似或相同的项目。
[0026]图1A是示出了根据本发明实施例的包括暴露的引线末端的晶片级封装装置的实施方式的示意剖视图。
[0027]图1B是示出了根据本发明实施例的包括暴露的引线末端的晶片级封装装置的实施方式的部分仰视图。
[0028]图1C是示出了根据本发明实施例的包括暴露的引线末端的晶片级封装装置的实施方式的部分剖视图。
[0029]图1D是示出了根据本发明实施例的包括暴露的引线末端的晶片级封装装置的实施方式的部分剖视图，其中该晶片级封装装置结合到印刷电路板上。
[0030]图2是示出了用于制造包括暴露的引线末端的晶片级封装装置(诸如图1A至ID中示出的表面安装装置)的示例性方法的流程图。
[0031]图3A是示出了根据图2所示方法制造诸如图1A至ID所示装置的晶片级封装装置的示意性局部剖面侧视图。
[0032]图3B是示出了根据图2所示方法制造诸如图1A至ID所示装置的晶片级封装装置的示意性局部剖面侧视图。
[0033]图3C是示出了根据图2所示方法制造诸如图1A至ID所示装置的晶片级封装装置的示意性局部剖面侧视图。
[0034]图3D是示出了根据图2所示方法制造诸如图1A至ID所示装置的晶片级封装装置的示意性局部剖面侧视图。
[0035]图3E是示出了根据图2所示方法制造诸如图1A至ID所示装置的晶片级封装装置的示意性局部剖面侧视图。
【具体实施方式】
[0036]概述
[0037]晶片级封装是芯片级封装技术，其涵盖了用以将集成电路芯片在分割之前在晶片级进行封装 的多种工艺。晶片级封装将晶片制造过程扩展至包括装置互连和装置保护过程。因此，晶片级封装通过允许晶片制造、封装、测试、和老化过程在晶片级的一体化而简化了制造过程。
[0038]采用扁平无引线封装技术(诸如QFN封装技术)的装置通过将集成电路芯片完全包封在封装件内而为包含在装置封装件中的集成电路芯片(管芯)提供了良好的机械保护。然而，扁平无引线(例如，QFN)封装装置可能制造起来比较昂贵，并且可能通常提供相对少的引脚数(例如，QFN的引脚通常沿底边缘被设置)。QFN封装件可以结合到其它装置，诸如利用焊料连接件将封装件结合到印刷电路板上。然而，晶片级QFN与其它装置的焊料接头通常不能进行检查并且可能导致与具有焊料支撑结构的引线框架QFN相比降低的板级可靠性。
[0039]因此，描述了晶片级封装装置、电子装置和制造方法，所述制造方法包括在晶片级封装装置上形成暴露的引线末端以便在晶片级封装装置上提供焊料支撑结构的。焊料角焊缝可以被优化以便提高板级可靠性并使得容易进行视觉检查。在各实现方式中，采用根据本发明的示例技术的晶片级封装装置包括:包含至少一个集成电路管芯的经处理的半导体晶片、设置在所述至少一个集成电路管芯上的金属垫、设置在所述至少一个集成电路管芯上以及所述金属垫的至少一部分上的第一电介质层、至少部分地形成在所述金属垫和所述第一电介质层上的再分布层、设置在所述第一电介质层上以及所述再分布层的一部分上的第二电介质层、形成在所述再分布层上的第一柱、至少部分地形成在所述第二电介质层上的模制层、形成在所述第一柱上的第二柱、和形成在所述第二柱上的镀覆层。另外，一种电子装置可以包括印刷电路板和上述晶片级装置。在各实现方式中，一种采用根据本发明的示例技术来制造表面安装装置的方法包括:接纳经处理的集成电路晶片；在所述经处理的集成电路晶片上形成金属垫；在所述集成电路晶片的至少一部分和所述金属垫的至少一部分上形成第一电介质层；至少部分地在所述金属垫和所述第一电介质层上形成再分布层结构；在所述第一电介质层上以及所述再分布层结构的一部分上形成第二电介质层；在所述再分布层结构上形成柱；在所述第二电介质层上以及所述柱的一部分上形成模制层；在所述柱上以及所述模制层的一部分上形成柱层，其中所述柱层从第一柱延伸到另一柱；在所述柱层上形成镀覆层；和单体化所述经处理的集成电路晶片，其包括沿横跨所述镀覆层的锯切道进行切割，其中单体化所述经处理的集成电路晶片结果得到一种晶片级封装件，其具有在所述晶片级封装件的至少两个侧面上暴露的垫触头。
[0040]示例件实施方式
[0041]图1A至ID示出了根据本发明的实施例的晶片级封装装置100。如图1A所示，晶片级封装装置100可以包括集成电路管芯106ο在各实现方式中，集成电路管芯106可以包括已由经处理的半导体晶片形成和/或作为经处理的半导体晶片的一部分的至少一个集成电路管芯106。集成电路管芯106可以包括数字集成电路、模拟集成电路、混合信号集成电路，等等。在一个或多个实现方式中，集成电路管芯106可以包括数字逻辑装置、模拟装置(例如，放大器，等)，以及它们的组合等。在图1A所示的实现方式中，经处理的半导体晶片的一部分被示出为包括第一集成电路管芯封装件102和第二集成电路管芯封装件104。
[0042]如上所述，集成电路管芯106可以利用各种制造技术进行制造。例如，集成电路管芯106可以经由互补金属氧化物半导体(CMOS)技术、双极半导体技术等进行制造。集成电路管芯106可以包括形成于其中的电互连件(例如，集成电路、再分布层、过孔、触垫，等)。在各实现方式中，集成电路管芯106可以包括有源管芯(例如，处理器)和/或无源管芯(例如，电容器、晶体管等)。此外，集成电路管芯106可以包括和/或构造成结合到电互连件(例如，触垫、金属垫，如铜和/或铝，凸点下金属化层(UBM)等)，该电互连件构造成在集成电路管芯106(通过再分布层、过孔，和/或其它电互连件)和外部部件(例如，印刷电路板130)之间提供电连接。
[0043]如图1A所示，晶片级封装装置100包括形成在集成电路管芯106上的金属垫108。在各实现方式中，金属垫108可以构造成在集成电路管芯106和诸如柱和/或再分布布线(例如，再分布层结构112)的其它金属布线之间提供电接触。在一个【具体实施方式】中，金属垫108包括形成于集成电路管芯106上的铝垫。在其它实施方式中，金属垫108可以包括除铝之外的其它金属，例如铜。金属垫108可以使用诸如沉积(例如，物理的，化学的，镀覆等)的方法来形成。
[0044]晶片级封装装置100包括电介质层109和电介质层110。如图1A所示，电介质层109形成在经处理的半导体晶片的表面上，所述经处理的半导体晶片具有形成于其中的至少一个集成电路管芯106。在一个【具体实施方式】中，电介质层109可以包括二氧化硅(S12)和氮化硅(Si3N4)的组合。可以设想，其它电介质材料可以用来形成电介质层109，例如PBO等。如图1A所示，电介质层110可以形成在经处理的半导体晶片和/或电介质层109的表面上。另外，电介质层110可以抵靠和覆盖金属垫108和/或电介质层109的一部分来设置。在一些实施方式中，电介质层109及电介质层110可使用相同或类似的材料来形成和/或使用相同的处理步骤来形成。在一个【具体实施方式】中，电介质层110可以形成(例如，通过涂覆或沉积)为遍及该经处理的半导体晶片和金属垫108并随后被蚀刻以露出金属垫108的至少一部分。电介质层109和/或电介质层110可以用作集成电路管芯106、金属垫108和其它电装置之间的电绝缘层。在一些实现方式中，电介质层110可以包括苯并环丁烯(BCB)聚合物材料、聚酰亚胺(PI)材料、聚苯并恶唑(PBO)材料、氧化物材料(例如，二氧化硅(S12))、和/或它们的组合物等。在一个【具体实施方式】中，电介质层110包括聚苯并恶唑(PBO)。
[0045]如图1A所示，晶片级封装装置100还包括形成在金属垫108上和电介质层110的一部分上的再分布层结构112。在各实现方式中，再分布层结构112作用成用于在晶片级封装装置100中重新分布电互连件的重布线和互连系统。再分布层结构112可以将导电垫(例如，金属垫108)与另一部件(例如，焊料凸点，未示出)电互连。此外，再分布层结构112还可以包括其它相关的互连部件，诸如凸点下金属化层(UBM)、触垫、金属线和/或布线等。在一个【具体实施方式】中，再分布层结构112可以包括钛(Ti)屏障层和铜(Cu)晶种，该铜晶种被电镀到完整厚度，以形成邻近并抵接金属垫108的金属线和/或导电垫。如图1A所示，另一(第二)电介质层114可以以与上述第一电介质层110类似的方式形成在第一电介质层110上和再分布层结构112的一部分上，其中电介质层114可以形成为遍及再分布层结构112的至少一部分，并随后被蚀刻和/或被去除以露出再分布层结构112的至少一部分。在各实施方式中，电介质层114可以包括苯并环丁烯(BCB)聚合物材料、聚酰亚胺(PI)材料、聚苯并恶唑(PBO)材料、氧化物材料(例如，二氧化硅(S12))、其它电绝缘材料，和/或它们的组合物等。在一个【具体实施方式】中，电介质层114包括聚苯并恶唑(PBO)。
[0046]接着，柱结构116可以设置在再分布层结构112的一部分上，如图1A中所示。在各实现方式中，柱结构116可以形成在再分布层结构112的已经去除了一部分电介质层114的那部分上，这在再分布层结构112和柱结构116之间提供了合适的电接触。柱结构116可以包括从再分布层结构112延伸并用来从再分布层结构112形成支护(standoff)的结构。在一些实现方式中，柱结构116可以包括钛(或钛/钨)屏障层和/或电镀铜、铝或其它导电金属。
[0047]在各实现方式中，柱层120设置在柱结构116上。如图1A所示，柱层120可以与第一柱结构116重叠并且延伸越过锯切道124(在切割和单体化之前)到达另一个(例如，第二)柱结构116。在一个实现方式中，柱层120可以包括屏障材料(例如，钛，钛/钨等)、铝、和/或铜。柱层120可以与每个柱结构116重叠，例如图1A所示的部分悬臂构造。在各实现方式中，柱层120在单体化过程中被锯穿，并且柱层120的由于单体化过程而露出的侧面产生暴露的引 线末端，这能够为焊料126提供增大的表面面积以附着并形成焊料角焊缝，从而进一步提供焊料连接强度和提高的板级可靠性。
[0048]如图1A所示，晶片级封装装置100包括模制层118。在各实现方式中，模制层118可以包括塑料模制化合物，该化合物还可以包括复合材料例如，环氧树脂，酚醛硬化剂，二氧化硅，催化剂，颜料，热固性树脂，和脱模剂。在一个【具体实施方式】中，模制层118包括环氧基材料。模制层118可以形成在电介质层114上以及在柱结构116和柱层120的周围和/或下方。在各实现方式中，模制层118可以用来电绝缘以及机械支撑和保护柱结构116和柱层120。用于晶片级封装装置100中所使用的模制层118的模制化合物可以被选择为具有低吸湿率、在板安装温度下的高抗弯强度，或者两者的组合。在各实现方式中，模制层118可以使用诸如注射模制、用热固性树脂填充和固化、压缩模制、传递模制等方法来形成。
[0049]在形成模制层118之后，镀覆层122可以形成在柱层120的表面上。如图1A和IB所示，镀覆层122可以形成在柱层120的暴露表面上。图1B示出了晶片级封装装置100的俯视图，该图示出了形成在柱层120上的镀覆层122以及模制层118。这里，锯切道124被示出为穿过多个镀覆层122，所述多个镀覆层当被锯切和被单体化时形成第一集成电路管芯封装件102和第二集成电路管芯封装件104。尽管只有两个集成电路管芯封装件被示出，但是另外的集成电路管芯封装件可以使用这种技术来形成。
[0050]在各实现方式中，镀覆层122可以包括适合于焊接的材料，例如无铅的金属，如锡-银-铜(Sn-Ag-Cu)合金(即，SAC)、锡-银(Sn-Ag)合金、锡-铜(Sn-Cu)合金等。在一个【具体实施方式】中，锡-铅(PbSn)材料可以被用作镀覆层122。镀覆层122可以形成为使得其与模制层118的表面平齐，或使得其从模制层122偏移，如图1A中所示。
[0051]图1C示出了单体化的晶片级封装装置100的侧视图。如从图1C的晶片级封装装置100的侧视图中可以看出的，单体化的晶片级封装装置100包括集成电路管芯106、模制层118、和形成暴露的引线末端的已锯切的镀覆层122。暴露的引线末端构造成附着到焊料126上，使得焊料126连接部形成焊料角焊缝，结果得到加强的焊料连接和提高的板级可靠性。
[0052]图1D示出了示例性电子装置132的局部视图，电子装置132包括利用焊料126和焊垫128结合到印刷电路板130上的晶片级封装装置100。如图1D所示，焊料126附着到晶片级封装装置100的底部(例如，远离所述集成电路的那侧)上的已锯切的柱层120(暴露的引线末端)、以及晶片级封装装置100的侧面(例如，具有获得自单体化过程的柱层120的表面)上的暴露的柱层120。在该实施例中，焊料126与已锯切的柱层120的多个侧面接触(例如，由于锯切而露出的和从镀覆层122中露出的侧面)。这种构造导致焊接角焊缝和焊料支撑结构。
[0053]示例件方法
[0054]图2示出了采用半导体封装技术来制造带有暴露的引线末端的晶片级封装装置(诸如图1A至ID所示的晶片级封装装置100)的示例性方法200。图3A至3E示出了在示例性晶片级封装装置300 (诸如图1A至ID中所示的晶片级封装装置100)的制造过程中的经处理的半导体晶片334的剖面。
[0055]在所示的方法200中，经处理的集成电路晶片和集成电路管芯被接纳(方框202)。如图3A所示，接纳经处理的半导体晶片334可以包括接纳已被处理以形成一个或多个集成电路(例如，第一集成电路管芯封装件302，第二集成电路管芯封装件304，等)的经处理的半导体晶片。在一些实现方式中，经处理的半导体晶片334可以包括形成在经处理的半导体晶片334的具有至少一个暴露的金属垫108的表面上的电介质层109。在其它实现方式中，电介质层109和/或至少一个金属垫108在接纳经处理的半导体晶片334之后被形成。金属垫108可以被预形成并暴露在经处理的半导体晶片和集成电路管芯(一个或多个)306上。形成金属垫308可以包括使用至少一种适当的沉积技术，例如物理气相沉积、化学气相沉积、分子束外延，等。其它技术，例如光刻和刻蚀可用于形成金属垫308。金属垫308可以包括导电材料，诸如铜和/或铝。
[0056]如图3A所示，第一电介质层形成在经处理的半导体晶片的表面上(方框206)。在各实现方式中，第一电介质层310可以被沉积和/或形成为遍及位于经处理的半导体晶片334的表面上的电介质层109以及金属垫(一个或多个)308。第一电介质层310可以使用例如一种或多种合适的沉积技术(例如以上讨论的那些技术)而形成和/或沉积为遍及电介质层109、经处理的半导体晶片334和金属垫(一个或多个)308。在一个实施方式中，形成第一电介质层310可以包括使用旋涂法将第一电介质层310涂覆在电介质层109、经处理的半导体晶片334、和/或金属垫308上。在其它实施方式中，形成第一电介质层310可以包括使用沉积技术，例如物理气相沉积和/或化学气相沉积。在沉积后，第一电介质层310可以使用光刻和/或蚀刻技术被蚀刻和/或暴露以便至少部分地露出金属垫(一个或多个)308。在各实现方式中，第一电介质层310可以包括合适的电介质材料，例如苯并环丁烯聚合物(BCB)、聚酰亚胺(PI)、聚苯并恶唑(PBO)、二氧化硅(S12)，等。在一个具体的实施方式中，形成第一电介质层310包括形成一层聚苯并恶唑(PBO)。
[0057]如图3B所示，再分布层结构被形成在金属垫和第一电介质层上(方框208)。在各实现方式中，形成再分布层结构312包括在金属垫308上和第一电介质层310的至少一部分上沉积导电材料(例如，铜、铝，等)，然后选择性地蚀刻所沉积的导电材料以形成再分布层结构312。在各实施方式中，合适的沉积工艺可以包括溅射、物理气相沉积、电镀等。在沉积之后，再分布层结构312可以根据需要使用光刻和/或蚀刻技术被蚀刻。在一个【具体实施方式】中，形成再分布层结构312包括形成薄的钛(Ti)屏障层和铜(Cu)晶种到金属垫308和/或第一电介质层310上，并进一步电镀铜晶种到需要的铜厚度。在其它一些实施方式中，屏障层可以包括其它材料，例如，钛/钨(Ti/W)层。在图3B中进一步示出，第二电介质层被形成在再分布层结构和第一电介质层上(方框210)。在各实现方式中，形成第二电介质层314可类似于形成第一电介质层310，诸如使用旋涂法或其它沉积技术，以及光刻和蚀刻。
[0058]第二电介质层314可以被选择性地蚀刻，以至少部分地露出再分布层结构312的至少一部分。在一个实施方式中，第二电介质层314可以用合适的电介质材料诸如苯并环丁烯聚合物(BCB)、聚酰亚胺(PI)、聚苯并恶唑(PBO)、二氧化硅(S12)等来形成。
[0059]接着，柱结构形成在再分布层结构上(方框212)。在一些实现方式中，柱结构316可以经由适当的镀铜工艺来形成。在使用镀覆步骤的一个实施方式中，形成柱结构316包括形成钛的薄屏障层(其它材料也可使用，如钛/钨)和铜晶种层，然后电镀铜晶种层至所需厚度。柱结构316的大小、形状和尺寸可以根据晶片级封装装置100的各种设计/制造考虑因素而有所不同。在一个实施方式中，柱结构316可以利用镀覆工艺来形成，然后被选择性地蚀刻以形成导电柱结构。
[0060]柱层形成在柱结构上(方框214)。在各实现方式中，柱层320可以形成在柱结构316上，使得柱层320从第一柱结构延伸到第二柱结构或在多个柱结构之间延伸，如图3D所示。柱层320可以通过使用沉积和/或镀覆技术以与形成柱结构316类似的方式来沉积或形成。在一个具体实现方式中，形成柱层320包括形成薄钛屏障层和铜晶种层，并随后电镀铜晶种层到需要的铜厚度。在另一实施方式中，形成柱层320可以包括使用物理沉积、光刻和/或蚀刻技术。另外，柱层320可以被预形成，并随后放置在和结合到柱结构316和晶片级封装装置300上。柱层320可以形成为使得锯切道324可以横穿所形成的柱层320，结果得到在单体化的晶片级封装装置100中露出的引线末端。
[0061]模制层被形成(方框216)。在各实现方式中，模制层318形成在第二电介质层314、柱结构 316、柱层320和/或集成电路管芯306上和/或周围。如图3C和3D所示，形成模制层318可以包括利用模制材料形成在柱层320的周围和覆盖柱层320。在一个实施方式中，模制层318可以在形成柱层320之前被形成。在另一个实施方式中，模制层318可以在形成柱层320之后被形成。在一些实现方式中，形成模制层318可以包括使用诸如压缩模制，传递模制，选择性包封，注射模制，和/或其它包封和/或模制工艺的各种工艺。在一些实施方式中，模制材料可以包括:例如，环氧基材料，硅树脂，和/或聚氨基甲酸乙酯。通常，模制层318可以包括构造成对晶片级封装装置100提供机械和环境保护的绝缘材料。在一个【具体实施方式】中，形成模制层318包括利用环氧树脂模制。包封柱结构316和/或柱层320可以起到保护晶片级封装装置100和使集成电路装置302电绝缘的作用。在各实现方式中，模制层318形成为使得柱层320的至少一部分被露出。
[0062]然后，镀覆层形成在露出的柱层表面上(方框218)。在各实现方式中，在柱层320上形成镀覆层322包括使用诸如沉积(例如，溅射、物理气相沉积等)的工艺。在其它的实现方式中，形成镀覆层322可以包括印刷和/或涂制镀覆层322。在又其它的实现方式中，形成镀覆层322可以包括使用镀覆工艺。在各实现方式中，形成镀覆层322可以包括形成适于附着到焊接材料上同时保持导电性的材料。在一些实施方式中，镀覆层322可以包括锡-银-铜(Sn-Ag-Cu)合金(即，SAC)，锡-银(Sn-Ag)合金，锡-铜(Sn-Cu)合金，铜，销等。
[0063]在形成镀覆层之后，经处理的半导体晶片和集成电路可以被单体化(方框220)。在各实现方式中，单体化经处理的半导体晶片和/或每个集成电路管芯306可以包括使用切割锯。在一个实施方式中并且如图3E所示，单体化集成电路管芯306可以包括使用切割锯来切穿至少镀覆层322、柱层320、模制层318和/或经处理的半导体晶片334。在各实现方式中，晶片级封装装置100可以沿横跨镀覆层322和/或柱层320的锯切道324被单体化和切割。在各实现方式中，切割锯，诸如用于单体化经处理的半导体晶片的切割锯，可以配备有圆形的镀有金刚石的切割刀片。在此步骤中，经处理的半导体晶片334可以被安装在一框架中，并放置在切割锯下方，在一些实施方式中，刀片从约30，OOORPM到60，000RPM旋转同时使用切割流体/水混合物来沿锯切道124切割。切穿柱层320导致暴露的引线末端，这提供了构造成便于形成焊料角焊缝和/或焊料支撑结构的附加焊料附着表面。
[0064]在制造晶片级封装装置100之后，晶片级封装装置100可以被进一步处理和/或与印刷电路板130或其它基板结合以形成可以用在诸如移动电话和/或计算系统等其它系统中的电子装置132。在一个实现方式中，晶片级封装装置100可以使用焊料附接至印刷电路板130。在该实现方式中，焊料连接部126可以在单体化和切割过程之后附接/附着至镀覆层324和柱层320的暴露侧，这可以形成焊料角焊缝和焊料支撑结构，结果得到改进的板级可靠性。
[0065]结论
[0066]虽然以专用于结构特征和/或处理操作的语言描述了本发明主题，但是应当理解，在所附权利要求中限定的主题并非必须限于上述具体特征或行为。相反，上述具体特征和行为是作为实施权利要求的示例性形式公开的。
【主权项】
1.一种晶片级封装装置，其包括:经处理的半导体晶片，其包括至少一个集成电路管芯；金属垫，其设置在所述至少一个集成电路管芯上；第一电介质层，其设置在所述至少一个集成电路管芯上以及所述金属垫的至少一部分上;再分布层，其至少部分地形成在所述金属垫和所述第一电介质层上；第二电介质层，其设置在所述第一电介质层上以及所述再分布层的一部分上；柱结构，其形成在所述再分布层上；模制层，其至少部分地形成在所述第二电介质层上；柱层，其形成在所述柱结构上；和镀覆层，其形成在所述柱层上。2.根据权利要求1所述的晶片级封装装置，其中，设置在所述至少一个集成电路管芯上的所述金属垫包括铝。3.根据权利要求1所述的晶片级封装装置，其中，所述第一电介质层或所述第二电介质层中的至少一个包括聚苯并恶唑材料。4.根据权利要求1所述的晶片级封装装置，其中，所述第一电介质层或所述第二电介质层中的至少一个包括聚酰亚胺材料。5.根据权利要求1所述的晶片级封装装置，其中，所述柱结构或所述柱层中的至少一个包括铜。6.根据权利要求1所述的晶片级封装装置，其中，所述柱结构包括屏障材料。7.根据权利要求1所述的晶片级封装装置，其中，所述柱层在所述柱结构上形成悬臂。8.根据权利要求1所述的晶片级封装装置，其中，所述模制层包括环氧基材料。9.根据权利要求1所述的晶片级封装装置，其中，形成在所述柱层上的镀覆层包括锡。10.一种电子装置，其包括:印刷电路板；以及晶片级封装件，其结合到所述印刷电路板上，所述晶片级封装件包括:经处理的半导体晶片，其包括至少一个集成电路管芯；金属垫，其设置在所述至少一个集成电路管芯上；第一电介质层，其设置在所述至少一个集成电路管芯上以及所述金属垫的至少一部分上;再分布层，其至少部分地形成在所述金属垫和所述第一电介质层上；第二电介质层，其设置在所述第一电介质层上以及所述再分布层的一部分上；柱结构，其形成在所述再分布层上；模制层，其至少部分地形成在所述第二电介质层上；柱层，其形成在所述柱结构上；和镀覆层，其形成在所述柱层上。11.根据权利要求10所述的电子装置，其中，设置在所述至少一个集成电路管芯上的所述金属垫包括铝。12.根据权利要求10所述的电子装置，其中，所述第一电介质层或所述第二电介质层中的至少一个包括聚苯并恶唑材料。13.根据权利要求10所述的电子装置，其中，所述第一电介质层或所述第二电介质层中的至少一个包括聚酰亚胺材料。14.根据权利要求10所述的电子装置，其中，所述柱结构或所述柱层中的至少一个包括铜。15.根据权利要求10所述的电子装置，其中，所述柱结构包括屏障材料。16.根据权利要求10所述的电子装置，其中，所述模制层包括环氧基材料。17.根据权利要求10所述的电子装置，其中，形成在所述柱层上的镀覆层包括锡。18.根据权利要求10所述的电子装置，其还包括结合到所述印刷电路板的焊垫上并结合到所述晶片级封装件的暴露引线末端的至少一部分上的焊料支撑结构。19.一种方法，其包括: 接纳经处理的集成电路晶片； 在所述经处理的集成电路晶片上形成金属垫； 在所述集成电路晶片的至少一部分和所述金属垫的至少一部分上形成第一电介质层； 至少部分地在所述金属垫和所述第一电介质层上形成再分布层结构； 在所述第一电介质层上以及所述再分布层结构的一部分上形成第二电介质层； 在所述再分布层结构上形成柱结构； 在所述第二电介质层上以及所述柱结构的一部分上形成模制层； 在所述柱结构上以及所述模制层的一部分上形成柱层，其中所述柱层从第一柱结构延伸到另一柱结构；和 在所述柱层上形成镀覆层。20.根据权利要求19所述的方法，其还包括单体化所述经处理的集成电路晶片，单体化所述经处理的集成电路晶片包括沿横跨所述镀覆层的锯切道进行切割，其中单体化所述经处理的集成电路晶片结果得到一种晶片级封装装置，其具有在所述晶片级封装装置的至少两个侧面上暴露的垫触头。
【专利摘要】本发明描述了一种晶片级封装装置、电子装置和用于制造该晶片级封装装置的制造方法，该方法包括在晶片级封装装置上形成暴露的引线末端，以便当将晶片级封装装置结合到另一电部件时提供焊料支撑结构。在各实现方式中，晶片级封装装置包括至少一个集成电路管芯、金属垫、第一电介质层、再分布层、第二电介质层、柱结构、模制层、柱层、和镀覆层，其中柱层被锯切以在晶片级封装装置的至少两个侧面上形成垫触头。暴露的垫触头便于形成焊料角焊缝和支撑结构，结果得到改善的板级可靠性。
【IPC分类】H01L21/60, H01L23/492
【公开号】CN104900544
【申请号】CN201510093046
【发明人】P·R·哈珀, M·梅森, A·V·萨莫伊洛夫
【申请人】马克西姆综合产品公司
【公开日】2015年9月9日
【申请日】2015年3月2日
【公告号】US20150255413
【技术领域】
[0001]本发明涉及晶片级封装的技术领域，更具体地，涉及一种提高了板级可靠性的晶片级封装装置、电子装置以及制造该晶片级封装装置的方法。
【背景技术】
[0002]多年来，封装技术已经发展到开发更小、更便宜、更可靠和更环境友好的封装装置。例如，已经开发了采用可直接表面安装的封装装置的芯片级封装技术。扁平无引线封装技术，诸如四方扁平无引线(QFN)封装技术，将集成电路芯片物理地和电地连接到印刷电路板上。扁平无引线封装技术通常采用引线框架，该引线框架包括安装在其上的集成电路芯片(管芯)。该管芯可以通过引线键合技术或倒装芯片技术与引线框架电互连。
【发明内容】
[0003]描述了晶片级封装装置、电子装置和制造方法，所述制造方法包括在晶片级封装装置上形成暴露的引线末端以便在晶片级封装装置上提供焊料支撑结构。焊料角焊缝可以被优化以便提高板级可靠性并使得容易进行视觉检查。在各实现方式中，采用根据本发明的示例技术的晶片级封装装置包括:包含至少一个集成电路管芯的经处理的半导体晶片、设置在所述至少一个集成电路管芯上的金属垫、设置在所述至少一个集成电路管芯上以及所述金属垫的至少一部分上的第一电介质层、至少部分地形成在所述金属垫和所述第一电介质层上的再分布层、设置在所述第一电介质层上以及所述再分布层的一部分上的第二电介质层、形成在所述再分布层上的第一柱、至少部分地形成在所述第二电介质层上的模制层、形成在所述第一柱上的第二柱、和形成在所述第二柱上的镀覆层。另外，一种电子装置可以包括印刷电路板和上述晶片级装置。在各实现方式中，一种采用根据本发明的示例技术来制造表面安装装置的方法包括:接纳经处理的集成电路晶片；在所述经处理的集成电路晶片上形成金属垫；在所述集成电路晶片的至少一部分和所述金属垫的至少一部分上形成第一电介质层；至少部分地在所述金属垫和所述第一电介质层上形成再分布层结构；在所述第一电介质层上以及所述再分布层结构的一部分上形成第二电介质层；在所述再分布层结构上形成柱；在所述第二电介质层上以及所述柱的一部分上形成模制层；在所述柱上以及所述模制层的一部分上形成柱层，其中所述柱层从第一柱延伸到另一柱；在所述柱层上形成镀覆层；和单体化所述经处理的集成电路晶片，其包括沿横跨所述镀覆层的锯切道进行切割，其中单体化所述经处理的集成电路晶片结果得到一种晶片级封装件，其具有在所述晶片级封装件的至少两个侧面上暴露的垫触头。
[0004]根据本发明的一个方面，一种晶片级封装装置，其包括:经处理的半导体晶片，其包括至少一个集成电路管芯；金属垫，其设置在所述至少一个集成电路管芯上；第一电介质层，其设置在所述至少一个集成电路管芯上以及所述金属垫的至少一部分上；再分布层，其至少部分地形成在所述金属垫和所述第一电介质层上；第二电介质层，其设置在所述第一电介质层上以及所述再分布层的一部分上；柱结构，其形成在所述再分布层上；模制层，其至少部分地形成在所述第二电介质层上；柱层，其形成在所述柱结构上；和镀覆层，其形成在所述柱层上。
[0005]可选地，设置在所述至少一个集成电路管芯上的所述金属垫包括铝。
[0006]可选地，所述第一电介质层或所述第二电介质层中的至少一个包括聚苯并恶唑材料。
[0007]可选地，所述第一电介质层或所述第二电介质层中的至少一个包括聚酰亚胺材料。
[0008]可选地，所述柱结构或所述柱层中的至少一个包括铜。
[0009]可选地，所述柱结构包括屏障材料。
[0010]可选地，所述柱层在所述柱结构上形成悬臂。
[0011]可选地，所述模制层包括环氧基材料。
[0012]可选地，形成在所述柱层上的镀覆层包括锡。
[0013]根据本发明的另一方面，一种电子装置，其包括:印刷电路板；以及晶片级封装件，其结合到所述印刷电路板上，所述晶片级封装件包括:
[0014]经处理的半导体晶片，其包括至少一个集成电路管芯；金属垫，其设置在所述至少一个集成电路管芯上；第一电介质层，其设置在所述至少一个集成电路管芯上以及所述金属垫的至少一部分上；再分布层，其至少部分地形成在所述金属垫和所述第一电介质层上；第二电介质层，其设置在所述第一电介质层上以及所述再分布层的一部分上；柱结构，其形成在所述再分布层上；模制层，其至少部分地形成在所述第二电介质层上；柱层，其形成在所述柱结构上；和镀覆层，其形成在所述柱层上。
[0015]可选地，设置在所述至少一个集成电路管芯上的所述金属垫包括铝。
[0016]可选地，所述第一电介质层或所述第二电介质层中的至少一个包括聚苯并恶唑材料。
[0017]可选地，所述第一电介质层或所述第二电介质层中的至少一个包括聚酰亚胺材料。
[0018]可选地，所述柱结构或所述柱层中的至少一个包括铜。
[0019]可选地，所述柱结构包括屏障材料。
[0020]可选地，所述模制层包括环氧基材料。
[0021]可选地，形成在所述柱层上的镀覆层包括锡。
[0022]可选地，所述电子装置还包括结合到所述印刷电路板的焊垫上并结合到所述晶片级封装件的暴露引线末端的至少一部分上的焊料支撑结构。
[0023]根据本发明的又一方面，一种方法，其包括:接纳经处理的集成电路晶片；在所述经处理的集成电路晶片上形成金属垫；在所述集成电路晶片的至少一部分和所述金属垫的至少一部分上形成第一电介质层；至少部分地在所述金属垫和所述第一电介质层上形成再分布层结构；在所述第一电介质层上以及所述再分布层结构的一部分上形成第二电介质层；在所述再分布层结构上形成柱结构；在所述第二电介质层上以及所述柱结构的一部分上形成模制层；在所述柱结构上以及所述模制层的一部分上形成柱层，其中所述柱层从第一柱结构延伸到另一柱结构；和在所述柱层上形成镀覆层。
[0024]可选地，所述方法还包括单体化所述经处理的集成电路晶片，单体化所述经处理的集成电路晶片包括沿横跨所述镀覆层的锯切道进行切割，其中单体化所述经处理的集成电路晶片结果得到一种晶片级封装装置，其具有在所述晶片级封装装置的至少两个侧面上暴露的垫触头。本
【发明内容】
被提供以便以简化形式介绍下文在【具体实施方式】中进一步描述的概念的精选者。本
【发明内容】
并不打算用来标识所要求保护的主题的关键特征或必要特征，也不打算用来帮助确定所要求保护的主题的范围。
【附图说明】
[0025]详细说明将参照附图进行描述。说明书和附图的不同实例中可以使用相同的附图标记表示相似或相同的项目。
[0026]图1A是示出了根据本发明实施例的包括暴露的引线末端的晶片级封装装置的实施方式的示意剖视图。
[0027]图1B是示出了根据本发明实施例的包括暴露的引线末端的晶片级封装装置的实施方式的部分仰视图。
[0028]图1C是示出了根据本发明实施例的包括暴露的引线末端的晶片级封装装置的实施方式的部分剖视图。
[0029]图1D是示出了根据本发明实施例的包括暴露的引线末端的晶片级封装装置的实施方式的部分剖视图，其中该晶片级封装装置结合到印刷电路板上。
[0030]图2是示出了用于制造包括暴露的引线末端的晶片级封装装置(诸如图1A至ID中示出的表面安装装置)的示例性方法的流程图。
[0031]图3A是示出了根据图2所示方法制造诸如图1A至ID所示装置的晶片级封装装置的示意性局部剖面侧视图。
[0032]图3B是示出了根据图2所示方法制造诸如图1A至ID所示装置的晶片级封装装置的示意性局部剖面侧视图。
[0033]图3C是示出了根据图2所示方法制造诸如图1A至ID所示装置的晶片级封装装置的示意性局部剖面侧视图。
[0034]图3D是示出了根据图2所示方法制造诸如图1A至ID所示装置的晶片级封装装置的示意性局部剖面侧视图。
[0035]图3E是示出了根据图2所示方法制造诸如图1A至ID所示装置的晶片级封装装置的示意性局部剖面侧视图。
【具体实施方式】
[0036]概述
[0037]晶片级封装是芯片级封装技术，其涵盖了用以将集成电路芯片在分割之前在晶片级进行封装 的多种工艺。晶片级封装将晶片制造过程扩展至包括装置互连和装置保护过程。因此，晶片级封装通过允许晶片制造、封装、测试、和老化过程在晶片级的一体化而简化了制造过程。
[0038]采用扁平无引线封装技术(诸如QFN封装技术)的装置通过将集成电路芯片完全包封在封装件内而为包含在装置封装件中的集成电路芯片(管芯)提供了良好的机械保护。然而，扁平无引线(例如，QFN)封装装置可能制造起来比较昂贵，并且可能通常提供相对少的引脚数(例如，QFN的引脚通常沿底边缘被设置)。QFN封装件可以结合到其它装置，诸如利用焊料连接件将封装件结合到印刷电路板上。然而，晶片级QFN与其它装置的焊料接头通常不能进行检查并且可能导致与具有焊料支撑结构的引线框架QFN相比降低的板级可靠性。
[0039]因此，描述了晶片级封装装置、电子装置和制造方法，所述制造方法包括在晶片级封装装置上形成暴露的引线末端以便在晶片级封装装置上提供焊料支撑结构的。焊料角焊缝可以被优化以便提高板级可靠性并使得容易进行视觉检查。在各实现方式中，采用根据本发明的示例技术的晶片级封装装置包括:包含至少一个集成电路管芯的经处理的半导体晶片、设置在所述至少一个集成电路管芯上的金属垫、设置在所述至少一个集成电路管芯上以及所述金属垫的至少一部分上的第一电介质层、至少部分地形成在所述金属垫和所述第一电介质层上的再分布层、设置在所述第一电介质层上以及所述再分布层的一部分上的第二电介质层、形成在所述再分布层上的第一柱、至少部分地形成在所述第二电介质层上的模制层、形成在所述第一柱上的第二柱、和形成在所述第二柱上的镀覆层。另外，一种电子装置可以包括印刷电路板和上述晶片级装置。在各实现方式中，一种采用根据本发明的示例技术来制造表面安装装置的方法包括:接纳经处理的集成电路晶片；在所述经处理的集成电路晶片上形成金属垫；在所述集成电路晶片的至少一部分和所述金属垫的至少一部分上形成第一电介质层；至少部分地在所述金属垫和所述第一电介质层上形成再分布层结构；在所述第一电介质层上以及所述再分布层结构的一部分上形成第二电介质层；在所述再分布层结构上形成柱；在所述第二电介质层上以及所述柱的一部分上形成模制层；在所述柱上以及所述模制层的一部分上形成柱层，其中所述柱层从第一柱延伸到另一柱；在所述柱层上形成镀覆层；和单体化所述经处理的集成电路晶片，其包括沿横跨所述镀覆层的锯切道进行切割，其中单体化所述经处理的集成电路晶片结果得到一种晶片级封装件，其具有在所述晶片级封装件的至少两个侧面上暴露的垫触头。
[0040]示例件实施方式
[0041]图1A至ID示出了根据本发明的实施例的晶片级封装装置100。如图1A所示，晶片级封装装置100可以包括集成电路管芯106ο在各实现方式中，集成电路管芯106可以包括已由经处理的半导体晶片形成和/或作为经处理的半导体晶片的一部分的至少一个集成电路管芯106。集成电路管芯106可以包括数字集成电路、模拟集成电路、混合信号集成电路，等等。在一个或多个实现方式中，集成电路管芯106可以包括数字逻辑装置、模拟装置(例如，放大器，等)，以及它们的组合等。在图1A所示的实现方式中，经处理的半导体晶片的一部分被示出为包括第一集成电路管芯封装件102和第二集成电路管芯封装件104。
[0042]如上所述，集成电路管芯106可以利用各种制造技术进行制造。例如，集成电路管芯106可以经由互补金属氧化物半导体(CMOS)技术、双极半导体技术等进行制造。集成电路管芯106可以包括形成于其中的电互连件(例如，集成电路、再分布层、过孔、触垫，等)。在各实现方式中，集成电路管芯106可以包括有源管芯(例如，处理器)和/或无源管芯(例如，电容器、晶体管等)。此外，集成电路管芯106可以包括和/或构造成结合到电互连件(例如，触垫、金属垫，如铜和/或铝，凸点下金属化层(UBM)等)，该电互连件构造成在集成电路管芯106(通过再分布层、过孔，和/或其它电互连件)和外部部件(例如，印刷电路板130)之间提供电连接。
[0043]如图1A所示，晶片级封装装置100包括形成在集成电路管芯106上的金属垫108。在各实现方式中，金属垫108可以构造成在集成电路管芯106和诸如柱和/或再分布布线(例如，再分布层结构112)的其它金属布线之间提供电接触。在一个【具体实施方式】中，金属垫108包括形成于集成电路管芯106上的铝垫。在其它实施方式中，金属垫108可以包括除铝之外的其它金属，例如铜。金属垫108可以使用诸如沉积(例如，物理的，化学的，镀覆等)的方法来形成。
[0044]晶片级封装装置100包括电介质层109和电介质层110。如图1A所示，电介质层109形成在经处理的半导体晶片的表面上，所述经处理的半导体晶片具有形成于其中的至少一个集成电路管芯106。在一个【具体实施方式】中，电介质层109可以包括二氧化硅(S12)和氮化硅(Si3N4)的组合。可以设想，其它电介质材料可以用来形成电介质层109，例如PBO等。如图1A所示，电介质层110可以形成在经处理的半导体晶片和/或电介质层109的表面上。另外，电介质层110可以抵靠和覆盖金属垫108和/或电介质层109的一部分来设置。在一些实施方式中，电介质层109及电介质层110可使用相同或类似的材料来形成和/或使用相同的处理步骤来形成。在一个【具体实施方式】中，电介质层110可以形成(例如，通过涂覆或沉积)为遍及该经处理的半导体晶片和金属垫108并随后被蚀刻以露出金属垫108的至少一部分。电介质层109和/或电介质层110可以用作集成电路管芯106、金属垫108和其它电装置之间的电绝缘层。在一些实现方式中，电介质层110可以包括苯并环丁烯(BCB)聚合物材料、聚酰亚胺(PI)材料、聚苯并恶唑(PBO)材料、氧化物材料(例如，二氧化硅(S12))、和/或它们的组合物等。在一个【具体实施方式】中，电介质层110包括聚苯并恶唑(PBO)。
[0045]如图1A所示，晶片级封装装置100还包括形成在金属垫108上和电介质层110的一部分上的再分布层结构112。在各实现方式中，再分布层结构112作用成用于在晶片级封装装置100中重新分布电互连件的重布线和互连系统。再分布层结构112可以将导电垫(例如，金属垫108)与另一部件(例如，焊料凸点，未示出)电互连。此外，再分布层结构112还可以包括其它相关的互连部件，诸如凸点下金属化层(UBM)、触垫、金属线和/或布线等。在一个【具体实施方式】中，再分布层结构112可以包括钛(Ti)屏障层和铜(Cu)晶种，该铜晶种被电镀到完整厚度，以形成邻近并抵接金属垫108的金属线和/或导电垫。如图1A所示，另一(第二)电介质层114可以以与上述第一电介质层110类似的方式形成在第一电介质层110上和再分布层结构112的一部分上，其中电介质层114可以形成为遍及再分布层结构112的至少一部分，并随后被蚀刻和/或被去除以露出再分布层结构112的至少一部分。在各实施方式中，电介质层114可以包括苯并环丁烯(BCB)聚合物材料、聚酰亚胺(PI)材料、聚苯并恶唑(PBO)材料、氧化物材料(例如，二氧化硅(S12))、其它电绝缘材料，和/或它们的组合物等。在一个【具体实施方式】中，电介质层114包括聚苯并恶唑(PBO)。
[0046]接着，柱结构116可以设置在再分布层结构112的一部分上，如图1A中所示。在各实现方式中，柱结构116可以形成在再分布层结构112的已经去除了一部分电介质层114的那部分上，这在再分布层结构112和柱结构116之间提供了合适的电接触。柱结构116可以包括从再分布层结构112延伸并用来从再分布层结构112形成支护(standoff)的结构。在一些实现方式中，柱结构116可以包括钛(或钛/钨)屏障层和/或电镀铜、铝或其它导电金属。
[0047]在各实现方式中，柱层120设置在柱结构116上。如图1A所示，柱层120可以与第一柱结构116重叠并且延伸越过锯切道124(在切割和单体化之前)到达另一个(例如，第二)柱结构116。在一个实现方式中，柱层120可以包括屏障材料(例如，钛，钛/钨等)、铝、和/或铜。柱层120可以与每个柱结构116重叠，例如图1A所示的部分悬臂构造。在各实现方式中，柱层120在单体化过程中被锯穿，并且柱层120的由于单体化过程而露出的侧面产生暴露的引 线末端，这能够为焊料126提供增大的表面面积以附着并形成焊料角焊缝，从而进一步提供焊料连接强度和提高的板级可靠性。
[0048]如图1A所示，晶片级封装装置100包括模制层118。在各实现方式中，模制层118可以包括塑料模制化合物，该化合物还可以包括复合材料例如，环氧树脂，酚醛硬化剂，二氧化硅，催化剂，颜料，热固性树脂，和脱模剂。在一个【具体实施方式】中，模制层118包括环氧基材料。模制层118可以形成在电介质层114上以及在柱结构116和柱层120的周围和/或下方。在各实现方式中，模制层118可以用来电绝缘以及机械支撑和保护柱结构116和柱层120。用于晶片级封装装置100中所使用的模制层118的模制化合物可以被选择为具有低吸湿率、在板安装温度下的高抗弯强度，或者两者的组合。在各实现方式中，模制层118可以使用诸如注射模制、用热固性树脂填充和固化、压缩模制、传递模制等方法来形成。
[0049]在形成模制层118之后，镀覆层122可以形成在柱层120的表面上。如图1A和IB所示，镀覆层122可以形成在柱层120的暴露表面上。图1B示出了晶片级封装装置100的俯视图，该图示出了形成在柱层120上的镀覆层122以及模制层118。这里，锯切道124被示出为穿过多个镀覆层122，所述多个镀覆层当被锯切和被单体化时形成第一集成电路管芯封装件102和第二集成电路管芯封装件104。尽管只有两个集成电路管芯封装件被示出，但是另外的集成电路管芯封装件可以使用这种技术来形成。
[0050]在各实现方式中，镀覆层122可以包括适合于焊接的材料，例如无铅的金属，如锡-银-铜(Sn-Ag-Cu)合金(即，SAC)、锡-银(Sn-Ag)合金、锡-铜(Sn-Cu)合金等。在一个【具体实施方式】中，锡-铅(PbSn)材料可以被用作镀覆层122。镀覆层122可以形成为使得其与模制层118的表面平齐，或使得其从模制层122偏移，如图1A中所示。
[0051]图1C示出了单体化的晶片级封装装置100的侧视图。如从图1C的晶片级封装装置100的侧视图中可以看出的，单体化的晶片级封装装置100包括集成电路管芯106、模制层118、和形成暴露的引线末端的已锯切的镀覆层122。暴露的引线末端构造成附着到焊料126上，使得焊料126连接部形成焊料角焊缝，结果得到加强的焊料连接和提高的板级可靠性。
[0052]图1D示出了示例性电子装置132的局部视图，电子装置132包括利用焊料126和焊垫128结合到印刷电路板130上的晶片级封装装置100。如图1D所示，焊料126附着到晶片级封装装置100的底部(例如，远离所述集成电路的那侧)上的已锯切的柱层120(暴露的引线末端)、以及晶片级封装装置100的侧面(例如，具有获得自单体化过程的柱层120的表面)上的暴露的柱层120。在该实施例中，焊料126与已锯切的柱层120的多个侧面接触(例如，由于锯切而露出的和从镀覆层122中露出的侧面)。这种构造导致焊接角焊缝和焊料支撑结构。
[0053]示例件方法
[0054]图2示出了采用半导体封装技术来制造带有暴露的引线末端的晶片级封装装置(诸如图1A至ID所示的晶片级封装装置100)的示例性方法200。图3A至3E示出了在示例性晶片级封装装置300 (诸如图1A至ID中所示的晶片级封装装置100)的制造过程中的经处理的半导体晶片334的剖面。
[0055]在所示的方法200中，经处理的集成电路晶片和集成电路管芯被接纳(方框202)。如图3A所示，接纳经处理的半导体晶片334可以包括接纳已被处理以形成一个或多个集成电路(例如，第一集成电路管芯封装件302，第二集成电路管芯封装件304，等)的经处理的半导体晶片。在一些实现方式中，经处理的半导体晶片334可以包括形成在经处理的半导体晶片334的具有至少一个暴露的金属垫108的表面上的电介质层109。在其它实现方式中，电介质层109和/或至少一个金属垫108在接纳经处理的半导体晶片334之后被形成。金属垫108可以被预形成并暴露在经处理的半导体晶片和集成电路管芯(一个或多个)306上。形成金属垫308可以包括使用至少一种适当的沉积技术，例如物理气相沉积、化学气相沉积、分子束外延，等。其它技术，例如光刻和刻蚀可用于形成金属垫308。金属垫308可以包括导电材料，诸如铜和/或铝。
[0056]如图3A所示，第一电介质层形成在经处理的半导体晶片的表面上(方框206)。在各实现方式中，第一电介质层310可以被沉积和/或形成为遍及位于经处理的半导体晶片334的表面上的电介质层109以及金属垫(一个或多个)308。第一电介质层310可以使用例如一种或多种合适的沉积技术(例如以上讨论的那些技术)而形成和/或沉积为遍及电介质层109、经处理的半导体晶片334和金属垫(一个或多个)308。在一个实施方式中，形成第一电介质层310可以包括使用旋涂法将第一电介质层310涂覆在电介质层109、经处理的半导体晶片334、和/或金属垫308上。在其它实施方式中，形成第一电介质层310可以包括使用沉积技术，例如物理气相沉积和/或化学气相沉积。在沉积后，第一电介质层310可以使用光刻和/或蚀刻技术被蚀刻和/或暴露以便至少部分地露出金属垫(一个或多个)308。在各实现方式中，第一电介质层310可以包括合适的电介质材料，例如苯并环丁烯聚合物(BCB)、聚酰亚胺(PI)、聚苯并恶唑(PBO)、二氧化硅(S12)，等。在一个具体的实施方式中，形成第一电介质层310包括形成一层聚苯并恶唑(PBO)。
[0057]如图3B所示，再分布层结构被形成在金属垫和第一电介质层上(方框208)。在各实现方式中，形成再分布层结构312包括在金属垫308上和第一电介质层310的至少一部分上沉积导电材料(例如，铜、铝，等)，然后选择性地蚀刻所沉积的导电材料以形成再分布层结构312。在各实施方式中，合适的沉积工艺可以包括溅射、物理气相沉积、电镀等。在沉积之后，再分布层结构312可以根据需要使用光刻和/或蚀刻技术被蚀刻。在一个【具体实施方式】中，形成再分布层结构312包括形成薄的钛(Ti)屏障层和铜(Cu)晶种到金属垫308和/或第一电介质层310上，并进一步电镀铜晶种到需要的铜厚度。在其它一些实施方式中，屏障层可以包括其它材料，例如，钛/钨(Ti/W)层。在图3B中进一步示出，第二电介质层被形成在再分布层结构和第一电介质层上(方框210)。在各实现方式中，形成第二电介质层314可类似于形成第一电介质层310，诸如使用旋涂法或其它沉积技术，以及光刻和蚀刻。
[0058]第二电介质层314可以被选择性地蚀刻，以至少部分地露出再分布层结构312的至少一部分。在一个实施方式中，第二电介质层314可以用合适的电介质材料诸如苯并环丁烯聚合物(BCB)、聚酰亚胺(PI)、聚苯并恶唑(PBO)、二氧化硅(S12)等来形成。
[0059]接着，柱结构形成在再分布层结构上(方框212)。在一些实现方式中，柱结构316可以经由适当的镀铜工艺来形成。在使用镀覆步骤的一个实施方式中，形成柱结构316包括形成钛的薄屏障层(其它材料也可使用，如钛/钨)和铜晶种层，然后电镀铜晶种层至所需厚度。柱结构316的大小、形状和尺寸可以根据晶片级封装装置100的各种设计/制造考虑因素而有所不同。在一个实施方式中，柱结构316可以利用镀覆工艺来形成，然后被选择性地蚀刻以形成导电柱结构。
[0060]柱层形成在柱结构上(方框214)。在各实现方式中，柱层320可以形成在柱结构316上，使得柱层320从第一柱结构延伸到第二柱结构或在多个柱结构之间延伸，如图3D所示。柱层320可以通过使用沉积和/或镀覆技术以与形成柱结构316类似的方式来沉积或形成。在一个具体实现方式中，形成柱层320包括形成薄钛屏障层和铜晶种层，并随后电镀铜晶种层到需要的铜厚度。在另一实施方式中，形成柱层320可以包括使用物理沉积、光刻和/或蚀刻技术。另外，柱层320可以被预形成，并随后放置在和结合到柱结构316和晶片级封装装置300上。柱层320可以形成为使得锯切道324可以横穿所形成的柱层320，结果得到在单体化的晶片级封装装置100中露出的引线末端。
[0061]模制层被形成(方框216)。在各实现方式中，模制层318形成在第二电介质层314、柱结构 316、柱层320和/或集成电路管芯306上和/或周围。如图3C和3D所示，形成模制层318可以包括利用模制材料形成在柱层320的周围和覆盖柱层320。在一个实施方式中，模制层318可以在形成柱层320之前被形成。在另一个实施方式中，模制层318可以在形成柱层320之后被形成。在一些实现方式中，形成模制层318可以包括使用诸如压缩模制，传递模制，选择性包封，注射模制，和/或其它包封和/或模制工艺的各种工艺。在一些实施方式中，模制材料可以包括:例如，环氧基材料，硅树脂，和/或聚氨基甲酸乙酯。通常，模制层318可以包括构造成对晶片级封装装置100提供机械和环境保护的绝缘材料。在一个【具体实施方式】中，形成模制层318包括利用环氧树脂模制。包封柱结构316和/或柱层320可以起到保护晶片级封装装置100和使集成电路装置302电绝缘的作用。在各实现方式中，模制层318形成为使得柱层320的至少一部分被露出。
[0062]然后，镀覆层形成在露出的柱层表面上(方框218)。在各实现方式中，在柱层320上形成镀覆层322包括使用诸如沉积(例如，溅射、物理气相沉积等)的工艺。在其它的实现方式中，形成镀覆层322可以包括印刷和/或涂制镀覆层322。在又其它的实现方式中，形成镀覆层322可以包括使用镀覆工艺。在各实现方式中，形成镀覆层322可以包括形成适于附着到焊接材料上同时保持导电性的材料。在一些实施方式中，镀覆层322可以包括锡-银-铜(Sn-Ag-Cu)合金(即，SAC)，锡-银(Sn-Ag)合金，锡-铜(Sn-Cu)合金，铜，销等。
[0063]在形成镀覆层之后，经处理的半导体晶片和集成电路可以被单体化(方框220)。在各实现方式中，单体化经处理的半导体晶片和/或每个集成电路管芯306可以包括使用切割锯。在一个实施方式中并且如图3E所示，单体化集成电路管芯306可以包括使用切割锯来切穿至少镀覆层322、柱层320、模制层318和/或经处理的半导体晶片334。在各实现方式中，晶片级封装装置100可以沿横跨镀覆层322和/或柱层320的锯切道324被单体化和切割。在各实现方式中，切割锯，诸如用于单体化经处理的半导体晶片的切割锯，可以配备有圆形的镀有金刚石的切割刀片。在此步骤中，经处理的半导体晶片334可以被安装在一框架中，并放置在切割锯下方，在一些实施方式中，刀片从约30，OOORPM到60，000RPM旋转同时使用切割流体/水混合物来沿锯切道124切割。切穿柱层320导致暴露的引线末端，这提供了构造成便于形成焊料角焊缝和/或焊料支撑结构的附加焊料附着表面。
[0064]在制造晶片级封装装置100之后，晶片级封装装置100可以被进一步处理和/或与印刷电路板130或其它基板结合以形成可以用在诸如移动电话和/或计算系统等其它系统中的电子装置132。在一个实现方式中，晶片级封装装置100可以使用焊料附接至印刷电路板130。在该实现方式中，焊料连接部126可以在单体化和切割过程之后附接/附着至镀覆层324和柱层320的暴露侧，这可以形成焊料角焊缝和焊料支撑结构，结果得到改进的板级可靠性。
[0065]结论
[0066]虽然以专用于结构特征和/或处理操作的语言描述了本发明主题，但是应当理解，在所附权利要求中限定的主题并非必须限于上述具体特征或行为。相反，上述具体特征和行为是作为实施权利要求的示例性形式公开的。
【主权项】
1.一种晶片级封装装置，其包括:经处理的半导体晶片，其包括至少一个集成电路管芯；金属垫，其设置在所述至少一个集成电路管芯上；第一电介质层，其设置在所述至少一个集成电路管芯上以及所述金属垫的至少一部分上;再分布层，其至少部分地形成在所述金属垫和所述第一电介质层上；第二电介质层，其设置在所述第一电介质层上以及所述再分布层的一部分上；柱结构，其形成在所述再分布层上；模制层，其至少部分地形成在所述第二电介质层上；柱层，其形成在所述柱结构上；和镀覆层，其形成在所述柱层上。2.根据权利要求1所述的晶片级封装装置，其中，设置在所述至少一个集成电路管芯上的所述金属垫包括铝。3.根据权利要求1所述的晶片级封装装置，其中，所述第一电介质层或所述第二电介质层中的至少一个包括聚苯并恶唑材料。4.根据权利要求1所述的晶片级封装装置，其中，所述第一电介质层或所述第二电介质层中的至少一个包括聚酰亚胺材料。5.根据权利要求1所述的晶片级封装装置，其中，所述柱结构或所述柱层中的至少一个包括铜。6.根据权利要求1所述的晶片级封装装置，其中，所述柱结构包括屏障材料。7.根据权利要求1所述的晶片级封装装置，其中，所述柱层在所述柱结构上形成悬臂。8.根据权利要求1所述的晶片级封装装置，其中，所述模制层包括环氧基材料。9.根据权利要求1所述的晶片级封装装置，其中，形成在所述柱层上的镀覆层包括锡。10.一种电子装置，其包括:印刷电路板；以及晶片级封装件，其结合到所述印刷电路板上，所述晶片级封装件包括:经处理的半导体晶片，其包括至少一个集成电路管芯；金属垫，其设置在所述至少一个集成电路管芯上；第一电介质层，其设置在所述至少一个集成电路管芯上以及所述金属垫的至少一部分上;再分布层，其至少部分地形成在所述金属垫和所述第一电介质层上；第二电介质层，其设置在所述第一电介质层上以及所述再分布层的一部分上；柱结构，其形成在所述再分布层上；模制层，其至少部分地形成在所述第二电介质层上；柱层，其形成在所述柱结构上；和镀覆层，其形成在所述柱层上。11.根据权利要求10所述的电子装置，其中，设置在所述至少一个集成电路管芯上的所述金属垫包括铝。12.根据权利要求10所述的电子装置，其中，所述第一电介质层或所述第二电介质层中的至少一个包括聚苯并恶唑材料。13.根据权利要求10所述的电子装置，其中，所述第一电介质层或所述第二电介质层中的至少一个包括聚酰亚胺材料。14.根据权利要求10所述的电子装置，其中，所述柱结构或所述柱层中的至少一个包括铜。15.根据权利要求10所述的电子装置，其中，所述柱结构包括屏障材料。16.根据权利要求10所述的电子装置，其中，所述模制层包括环氧基材料。17.根据权利要求10所述的电子装置，其中，形成在所述柱层上的镀覆层包括锡。18.根据权利要求10所述的电子装置，其还包括结合到所述印刷电路板的焊垫上并结合到所述晶片级封装件的暴露引线末端的至少一部分上的焊料支撑结构。19.一种方法，其包括: 接纳经处理的集成电路晶片； 在所述经处理的集成电路晶片上形成金属垫； 在所述集成电路晶片的至少一部分和所述金属垫的至少一部分上形成第一电介质层； 至少部分地在所述金属垫和所述第一电介质层上形成再分布层结构； 在所述第一电介质层上以及所述再分布层结构的一部分上形成第二电介质层； 在所述再分布层结构上形成柱结构； 在所述第二电介质层上以及所述柱结构的一部分上形成模制层； 在所述柱结构上以及所述模制层的一部分上形成柱层，其中所述柱层从第一柱结构延伸到另一柱结构；和 在所述柱层上形成镀覆层。20.根据权利要求19所述的方法，其还包括单体化所述经处理的集成电路晶片，单体化所述经处理的集成电路晶片包括沿横跨所述镀覆层的锯切道进行切割，其中单体化所述经处理的集成电路晶片结果得到一种晶片级封装装置，其具有在所述晶片级封装装置的至少两个侧面上暴露的垫触头。
【专利摘要】本发明描述了一种晶片级封装装置、电子装置和用于制造该晶片级封装装置的制造方法，该方法包括在晶片级封装装置上形成暴露的引线末端，以便当将晶片级封装装置结合到另一电部件时提供焊料支撑结构。在各实现方式中，晶片级封装装置包括至少一个集成电路管芯、金属垫、第一电介质层、再分布层、第二电介质层、柱结构、模制层、柱层、和镀覆层，其中柱层被锯切以在晶片级封装装置的至少两个侧面上形成垫触头。暴露的垫触头便于形成焊料角焊缝和支撑结构，结果得到改善的板级可靠性。
【IPC分类】H01L21/60, H01L23/492
【公开号】CN104900544
【申请号】CN201510093046
【发明人】P·R·哈珀, M·梅森, A·V·萨莫伊洛夫
【申请人】马克西姆综合产品公司
【公开日】2015年9月9日
【申请日】2015年3月2日
【公告号】US20150255413
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