半导体器件的形成方法
半导体器件的形成方法
【技术领域】
[0001] 本发明涉及半导体技术领域，尤其是涉及一种半导体器件的形成方法。
【背景技术】
[0002] 随着集成电路制造技术的发展，集成电路的特征尺寸也不断减小，集成电路的集 成度不断增加。如超大集成电路（VeryLargeScaleIntegration,化SI)要求在几毫米面 积的娃片上集成上万至百万元器件。
[0003]为了提高集成电路的集成度，现有的半导体器件包括多层介质层结构，半导体器 件的各元器件分布于各层介质层内，各介质层内的元器件通过各介质层内的导电结构连 接。但导电结构间的寄生电容和寄生电阻会引起的电阻电容延迟（ResistiveCapacitive Delay,简称RCDelay)。为了降低所述电阻电容延迟效应，现有技术在介质层多采用超低K 介质(简称ULK)材料进行电隔离，所述ULK材料能够降低导电结构之间的寄生电容，从而降 低电阻电容延迟。
[0004] 基于现有的ULK材料多为多孔结构，为了避免在形成硬掩模层工艺中受到氧气等 离子气体损伤，现有工艺中采用旋涂的方法在ULK层上形成0MCTS(八甲基环氧娃焼）层， 并在0MCTS层上依此形成TE0S层和TiN层W作为硬掩模层。
[0005] 图1为现有在低K介质层内形成的导电结构的剖面结构示意图，形成过程包括：
[0006]先在半导体衬底10上形成ULK材料层11，之后在ULK材料层11上形成0MCTS层 12,在0MCTS层12上依次形成TE0S层13和TiN层14 ;之后在TiN层14上涂覆光刻胶层 (图中未显示)，经曝光显影工艺在光刻胶层内形成图案后，W光刻胶图案为掩模刻蚀TiN层 14、TE0S层13和0MCTS层12W形成硬掩模图案，并W硬掩模图案为掩模刻蚀ULK材料层 11，在ULK材料层11内形成通孔16,之后在通孔16内填充金属材料W形成金属插塞。
[0007] 其中，光刻胶层的材料多为有机物，其与0MCTS层刻蚀比相近，所述TiN层用W隔 绝0MCTS层直接和光刻胶层，避免后续光刻胶层去除工艺中造成0MCTS层损失，而所述TE0S 层可提高TiN层和0MCTS层的结合强度。
[0008] 然而，参考图2所示，采用现有的上述工艺后，在所述ULK层内形成通孔，并填充金 属材料形成金属插塞上端较窄，形态较差，进而会影响金属插塞的性能。
[0009] 为此，如何提高金属插塞的结构形态是本领域技术人员亟需解决的问题。
【发明内容】
[0010] 本发明解决的问题是提供一种半导体器件的形成方法，在避免介电层受到损伤的 同时，优化后续在介电层内形成的开孔中形成的金属插塞的结构形态。
[0011] 为解决上述问题，本发明提供一种半导体器件的形成方法，包括：
[0012] 提供半导体衬底；
[0013] 在所述半导体衬底上形成介电层；
[0014] 在所述介电层上形成第一硬掩模层，所述第一硬掩模层的材料为惨碳的氧化娃；
[0015] 在所述第一硬掩模层上形成第二硬掩模层，所述第二硬掩模层的材料为惨碳和氣 的氧化娃；
[0016] 刻蚀所述第二硬掩模层和第一硬掩模层，形成硬掩模图案；
[0017] 沿所述硬掩模图案刻蚀所述介电层，在所述介电层内形成开孔；
[0018] 采用清洗溶液清洗所述开孔，所述清洗溶液清洗所述第二硬掩模层的速率大于清 洗第一硬掩模层的速率。
[0019] 可选地，所述清洗溶液为氨氣酸溶液。
[0020] 可选地，在所述氨氣酸溶液中，水和氨氣酸的体积比为300:1~1000:1。
[0021] 可选地，所述清洗溶液清洗所述第一硬掩模层的速率与清洗第二硬掩模层的速率 的比为1:2至1:3。
[0022] 可选地，所述第一硬掩模层的厚度为50~250A。
[0023] 可选地，所述第二硬掩模层的厚度为50~250A。
[0024] 可选地，所述第一硬掩模层的形成工艺为阳CVD，所述阳CVD的工艺参数包括：
[0025] 反应气体包括SiH4和CA，所述SiH4的流量为100~3000sccm，所述CA的流量 为100~2000sccm，功率为100~2000W，气压为1~lOtorr，温度为100~400°C。
[0026] 可选地，所述第二硬掩模层的形成工艺为阳CVD，所述阳CVD的工艺参数包括：
[0027] 反应气体包括SiH4、0)2和氣源气体，所述SiH4的流量为100~3000sccm，所述CA 的流量为100~2000sccm，氣源气体的流量为100~2000sccm，功率为100~2000W，气压 为1~lOtorr，温度为100~40(TC。
[002引可选地，所述氣源气体为：化，町或SiF4。
[002引可选地，所述介电层的材料为超低K介质材料。
[0030] 可选地，还包括：
[0031] 在所述第二硬掩模层上形成第H硬掩模层，所述第H硬掩模层的材料为金属氮化 物；
[0032] 刻蚀所述第二硬掩模层和第一硬掩模层的工艺包括：
[0033] 在所述第H硬掩模层上形成光刻胶层；
[0034]图案化所述光刻胶层后，W所述光刻胶层为掩模刻蚀所述第H硬掩模层、第二硬 掩模层和第一硬掩模层。
[00巧]可选地，所述第H硬掩模层的材料为TiN层。
[0036] 可选地，还包括向所述介质层的开孔内填充金属材料，用W形成金属插塞。
[0037] 与现有技术相比，本发明的技术方案具有W下优点：
[0038] 在半导体衬底的介电层上，形成W惨碳的氧化娃为材料的第一硬掩模层，其中惨 碳的氧化娃形成工艺中，不会形成氧气等离子气体，因而避免基于氧气等离子气体的使用 造成介电层损伤；之后，在第一掩模层上形成W惨碳和氣的氧化娃为材料的第二硬掩模层， W第一硬掩模层和第二硬掩模层为整体作为硬掩模层，再W硬掩模层内的硬掩模图案为掩 模刻蚀介电层，在介电层内形成开孔后，采用清洗溶液清洗开孔，W去除刻蚀副产物。其中， 清洗溶液清洗开孔的过程中，清洗第二硬掩模速率大于清洗第一硬掩模层的速率，即在开 孔过程中，第二硬掩模层清洗去除的速率大于第一硬掩模层清洗去除的速率，因而在清洗 工艺后，可有效扩大第二硬掩模层、第一硬掩模层W及介电层内的开孔的上端开口尺寸，因 而，在后续向介电层的开孔内填充金属材料w形成金属插塞过程中，便于金属材料进入介 电层的开孔内，优化开孔内的形成的金属层的结构形态；
[0039]此外，第一硬掩模层的材料为惨碳的氧化娃，第二硬掩模层的材料为惨碳和氣的 氧化娃，上述技术方案可有效提高第一硬掩模层和第二硬掩模间的连接强度。
[0040] 进一步，所述第一硬掩模层采用Si&和C〇2为反应气体，第二硬掩模层WSi&和 0)2和氣源气体为反应气体，上述技术方案可有效简化第二硬掩模层的形成工艺，从而降低 制备成本。
[0041] 进一步地，采用HF溶液作为清洗剂清洗所述开孔，HF溶液对于第一硬掩模层和 第二硬掩模层的清洗速率比为1:2~1:3,使得在采用清洗溶液清洗开孔口，使得所述介质 层、第一硬掩模层和第二硬掩模层内的开口呈卿趴形，扩大所述开孔的上端开口尺寸。
【附图说明】
[0042]图1现有的一种超低K介电层内形成开孔的结构示意图；
[0043] 图2现有的在超低K介质材料内形成的金属插塞的电镜图；
[0044]图3为现 有的在超低K介质材料内形成开孔后的缺陷的结构示意图；
[0045] 图4至图7是本发明半导体器件的形成方法的一个实施例示意图；
[0046] 图8为采用本发明半导体器件的形成方法的一个实施例在超低K介电层内形成的 金属插塞的电镜图。
【具体实施方式】
[0047] 如【背景技术】所述，现有技术所形成的导电插塞的结构形态较差，从而影响金属插 塞的性能。分析其原因，参考图3所示：
[0048] 现有技术在ULK层12内形成开孔15后，需要采用稀释的氨氣酸溶液进行湿法清 洗工艺，W去除开孔15内，在刻蚀硬掩模层、W及ULK层时所形成的刻蚀副产生物。但在湿 法清洗工艺中，氨氣酸溶液会腐蚀一部分的ULK层1U0MCTS层12，TE0S层13,W及TiN层 14。但相比与其他材料，TE0S层14的蚀刻速率较慢，因而在开孔15内的侧壁上，位于TE0S 层14部分会形成凸起16。基于所述凸起16的缘故，在ULK层11内的开孔上方的口径较 小，因而在ULK层11内形成的金属插塞的上端较细，结构形态较差；此外，在后续向开孔15 内填充金属材料时，所述凸起16影响其下方形成的金属材料的密实性。基于上述原因，会 降低最终形成的金属插塞的性能。
[0049] 为了解决上述问题，本发明提供了一种半导体器件的形成方法，在有效避免ULK 层受损同时，可有效优化ULK层内形成的开孔的结构形态，进而优化后续在ULK层的开孔内 形成的金属插塞的结构形态。
[0050] 为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明 的具体实施例做详细的说明。
[0051] 图4至图7是本发明实施例的半导体器件的形成过程的剖面结构示意图。
[0052] 先参考图4所示，提供半导体衬底20,在半导体衬底20上形成介电层21，在介电 层上形成第一硬掩模层22,并在第一硬掩模层22上形成第二硬掩模层23,所述第一硬掩模 层22和第二硬掩模层22为整体作为硬掩模层。
[0053] 本实施例中，所述半导体衬底20包括；半导体基底、或是半导体基底和形成于半 导体基底内或半导体基底表面的半导体器器件，所述半导体器件包括CMOS器件，所述CMOS 器件包括晶体管、存储器、电容器或电件，和用于使所述半导体器件电连接的电互连结构， W及用于电隔离所述半导体器件和电互连结构的绝缘层等结构。
[0054] 所述半导体基底为娃衬底、娃错衬底、碳化娃衬底、绝缘体上娃（SOI)衬底、绝缘体 上错（G0I)衬底、玻璃衬底或III-V族化合物衬底。
[0055] 本实施例中，所述介电层21的材料为超低K介质材料，具体地，所述介电层21的 材料的K值小于等于2.6。后续在所述介电层21内形成导电结构后，采用超低K材料的介 电层21可有效减小相邻导电结构之间的寄生电容，从而减少信号在导电结构内传输时发 生的电阻电容延迟（RCDelay)效应。
[0056] 本实施例中，所述介电层26多为多孔结构，如多孔结构的氧化娃，其形成工艺包 括：采用化学气相沉积工艺在半导体衬底20表面形成无孔的氧化娃层；采用多孔处理工艺 (例如紫外线处理工艺）对所述无孔的氧化娃层进行处理，形成多孔超低K介质材料的介电 层21。
[0057] 在其他实施例中，所述介电层21的材料还能够为其他超低K介质材料，例如氮化 测（BN)，其并不限定本发明的保护范围。
[0058] 需要说明的是，在形成所述介电层21之前，还可在半导体衬底20表面形成刻蚀阻 挡层（图中未显示)，所述介电层21形成于所述刻蚀阻挡层表面，所述刻蚀阻挡层的材料与 介电层21的材料不同。本实施例的阻挡层的材料为碳氮化娃，所述刻蚀阻挡层用于在后续 刻蚀介电层21时定义刻蚀工艺的停止位置，并保护半导体衬底20表面免受损伤。
[0059] 所述第一硬掩模层22的材料为惨碳的氧化娃，厚度为50~250A。
[0060] 本实施例中，所述第一硬掩模层22的材料为SiOC，形成工艺为PECVD，具体过程包 括：
[0061] 控制反应腔中的功率为100~2000W，温度为100~40(TC，向反应腔中通入Si& 和0)2作为反应气体。其中，所述SiH4的流量为100~3000sccm，所述0)2的流量为100~ 2000sccm,反应气体的气压为1~lOtorr。
[0062] 本实施例中，形成所述第一硬掩模层22的工艺为采用Si&和C〇2为反应气体的 PECVD工艺，并不产生含氧气等离子体，因而可有效避免基于氧气等离子体产生而造成所述 介电层21受损的缺陷。
[0063]本实施例中，所述第二硬掩模层23的材料为惨碳和氣的氧化娃，厚度为 50~250A。所述第二硬掩模层23的形成工艺为阳CVD，具体包括：
[0064] 控制反应腔中的功率为100~2000W，温度为100~40(TC，向反应腔中通入Si& 和0)2,W及氣源气体作为反应气体，从而形成惨碳和氣的氧化娃层（SiOCF层）。
[0065] 本实施例中，所述SiH*的流量为100~3〇OOsccm，C〇2的流量为100~2〇OOsccm， 氣源气体的流量为100~2000sccm，各反应气体的气压为1~lOtorr。
[006引本实施例中，所述氣源气体为CF"町或SiF4。
[0067] 本实施例中，第一硬掩模层22材料为惨碳的氧化娃，所述第二硬掩模层23的材料 为惨碳和氣的氧化娃，所述第一硬掩模层22和第二硬掩模层23间具有较好的连接强度，因 而可有效提高W第一硬掩模层22和第二硬掩模层23为整体的硬掩模层的性能，有效提高 后续在硬掩模层内形成的硬掩模图案精确度。此外，所述第一硬掩模层采用Si&和O),为 反应气体，第二硬掩模层WSi&和0)2和氣源气体为反应气体，上述技术方案可采用原位沉 积工艺形成所述第一硬掩模层22和第二硬掩模层23,W简化第二硬掩模层23的形成工艺， 从而降低制备成本。
[0068] 继续参考图4所示，本实施例中，在形成所述第二硬掩模层23后，在所述第二硬掩 模23上形成W金属氮化物为材料的第H硬掩模层24,之后在第H硬掩模层24上附图光刻 胶层25,并经曝光、显影工艺后，在所述光刻胶层25内形成光刻胶图案。
[0069] 本实施例中，第H硬掩模层24与第二硬掩模层23具有较好的连接强度，所述第二 硬掩模层23可有效提高第一硬掩模层22、第二硬掩模层23和第H硬掩模层24的连接强 度，进而可有效提高后续刻蚀W第一硬掩模层22、第二硬掩模层23和第H硬掩模层24为整 体的硬掩模层后，形成的硬掩模图案的精确度。
[0070] 当然，若直接在所述第二硬掩模层上形成光刻胶层也可实现本发明的目的，其并 不影响本发明的保护范围。
[0071] 本实施例中，所述第H硬掩模层24的材料为氮化铁（TiN)。
[0072] 接着参考图5所示，W所述光刻胶层35为掩模，依次刻蚀所述第H硬掩模层24、第 二硬掩模层23和第一硬掩模层22,形成硬掩模图案，其中在所述硬掩模图案包括开孔26。
[0073]本实施例中，刻蚀各硬掩模层的工艺为干法刻蚀工艺，其为本领域的成熟技术，在 此不再费述。
[0074] 参考图6所示，之后，W硬掩模层(第立硬掩模层24、第二硬掩模层23和第一硬掩 模层22为整体）内的硬掩模图案为掩模，沿着开孔26刻蚀所述介电层21，从而在所述第H 硬掩模层24、第二硬掩模层23和第一硬掩模层22W及所述介电层21内形成开孔27。
[00巧]之后 ，去除所述光刻胶层25。去除所述光刻胶层25的工艺为湿法工艺，该工艺为 本领域内的成熟工艺，在此不再费述。
[0076] 本实施例中，在去除所述光刻胶层25后，在形成导电结构前，采用清洗溶液清洗 所述第H硬掩模层24、第二硬掩模层23和第一硬掩模层22W及介电层21内的开孔27。
[0077] 在刻蚀各层硬掩模层、介电层21W及去除光刻胶层25过程中，会产生副产物30， 所述副产物30容易附着于所述开孔27的侧壁和底部表面，从而导致后续形成于介电层21 开孔内的导电结构的性能不良。W清洗溶液对所述开孔27的侧壁和底部表面进行清洗，可 去除开孔27内的副产物30。
[0078] 本实施例中，所述清洗溶液清洗所述第二硬掩膜层的速率大于清洗所述第一硬掩 模层的速率。
[0079] 可选地，所述清洗溶液为氨氣酸溶液。进一步可选地，在所述氨氣酸溶液中，水和 氨氣酸的体积比为300:1~1000:1。所述清洗溶液清洗所述第一硬掩模层的速率与清洗第 二硬掩模层的速率的比为1:2至1:3。
[0080] 参考图7所示，本实施例中，所述第一掩模层22的材料为惨碳的氧化娃，而介电层 21的材料为多孔低K介质材料，清洗溶液清洗所述开孔27过程中，清洗溶液清洗第一掩模 层22的速率与清洗介电层21的速率相近，因此在经过湿法清洗之后，所述开孔27内所述 第一掩模层22的侧壁与介电层21侧壁表面能够保持齐平；而所述第二硬掩模层23的材料 为惨碳和氣的氧化娃，第H硬掩模层24的材料为TiN。在清洗过程中，所述第H硬掩模层 24和第二硬掩模层23的清洗去除的速率要大于所述第一硬掩模层22的清洗去除的速率， 第H硬掩模层的清洗去除速率要大于所述第二硬掩模层23的清洗去除速率。为此在清洗 溶液清洗开孔27后，在所述第H硬掩模层24、第二硬掩模层23、第一硬掩模层22和介电层 21在清洗过程中的清洗速率依此递减，从而使开孔28呈上端开口较大的卿趴型，且开孔28 侧壁具有良好的平整度。
[0081] 本实施例中在湿法清洗工艺后，在所述开孔28内填充金属材料，用W在介电层21 内形成金属插塞。
[0082] 本实施例中，所述金属材料为铜。其形成工艺包括，先采用PVD(物理气相沉积)工 艺在所述第H硬掩模层24表面，W及开孔28的侧壁和底部形成铜巧晶层，之后采用铜电锻 法在所述铜巧晶层的基础上形成填充满所述开孔28的金属层。
[0083] 本实施例中，基于所述开孔28为上端开口较大的卿趴形结构，在PVD工艺中，便于 铜原子进入所述开孔28内，并在开孔28的底部和侧壁形成均匀性良好的铜巧晶层，从而可 有效提高最终在所述开孔28内形成的金属层的密实性。
[0084] 本实施例中，若所述第二硬掩模层23的厚度过小，则第一硬掩模层22上方的开口 不够大，便于铜原子进入所述开孔28内的效果不明显；若厚度较厚，第一硬掩模层22上方 的开口够大，却造成第二硬掩模层材料的浪费。
[0085] 本实施例中，所述第二硬掩模层23的厚度为5~250A。
[0086] 图8为采用本实施例，在所述介电层21内形成的金属插塞的电镜图。对比与图2 所示的现有技术在ULK层内形成的金属插塞的电镜图，采用本实施例图8中所示的金属插 塞的结构形态明显优于图2中所示的金属插塞的结构形态。
[0087] 虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本 发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当W权利要求所 限定的范围为准。
【主权项】
1. 一种半导体器件的形成方法，其特征在于：包括： 提供半导体衬底； 在所述半导体衬底上形成介电层； 在所述介电层上形成第一硬掩模层，所述第一硬掩模层的材料为掺碳的氧化娃； 在所述第一硬掩模层上形成第二硬掩模层，所述第二硬掩模层的材料为掺碳和氟的氧 化硅； 刻蚀所述第二硬掩模层和第一硬掩模层，形成硬掩模图案； 沿所述硬掩模图案刻蚀所述介电层，在所述介电层内形成开孔； 采用清洗溶液清洗所述开孔，所述清洗溶液清洗所述第二硬掩模层的速率大于清洗第 一硬掩模层的速率。2. 如权利要求1所述的半导体器件的形成方法，其特征在于，所述清洗溶液为氢氟酸 溶液。3. 如权利要求2所述的半导体器件的形成方法，其特征在于，在所述氢氟酸溶液中，水 和氢氟酸的体积比为300:1~1000:1。4. 如权利要求1所述的半导体器件的形成方法，其特征在于，所述清洗溶液清洗所述 第一硬掩模层的速率与清洗第二硬掩模层的速率的比为1:2至1:3。5. 如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一硬掩模层的厚 度为50~250A。6. 如权利要求1所述的半导体器件的形成方法，其特征在于，所述第二硬掩模层的厚 度为50~250A。7. 如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一硬掩模层的形 成工艺为PECVD，所述PECVD的工艺参数包括： 反应气体包括SiH4和CO2，所述SiH4的流量为100~3000sccm，所述CO 2的流量为100~ 2000sccm，功率为100~2000W，气压为1~lOtorr，温度为100~400°C。8. 如权利要求1所述的半导体器件的形成方法，其特征在于，所述第二硬掩模层的形 成工艺为PECVD，所述PECVD的工艺参数包括： 反应气体包括SiH4、CO2和氟源气体，所述SiH4的流量为100~3000sccm，所述CO 2的 流量为100~2000sccm，氟源气体的流量为100~2000sccm，功率为100~2000W，气压为 1 ~lOtorr，温度为 100 ~40(TC。9. 如权利要求8所述的半导体器件的形成方法，其特征在于，所述氟源气体为：CF4, NF3或 SiF4。10. 如权利要求1所述的半导体器件的形成方法，其特征在于，所述介电层的材料为超 低K介质材料。11. 如权利要求1所述的半导体器件的形成方法，其特征在于，还包括： 在所述第二硬掩模层上形成第三硬掩模层，所述第三硬掩模层的材料为金属氮化物； 刻蚀所述第二硬掩模层和第一硬掩模层的工艺包括： 在所述第三硬掩模层上形成光刻胶层； 图案化所述光刻胶层后，以所述光刻胶层为掩模刻蚀所述第三硬掩模层、第二硬掩模 层和第一硬掩模层。12. 如权利要求11所述的半导体器件的形成方法，其特征在于，所述第三硬掩模层的 材料为TiN层。13. 如权利要求1所述的半导体器件的形成方法，其特征在于，还包括向所述介质层的 开孔内填充金属材料，用以形成金属插塞。
【专利摘要】本发明提供了一种半导体器件的形成方法，包括：在半导体衬底的介电层上，形成以掺碳的氧化硅为材料的第一硬掩模层，掺碳的氧化硅形成工艺中，不会形成氧气等离子气体，因而避免氧气等离子气体造成介电层损伤；在第一掩模层上形成以掺碳和氟的氧化硅为材料的第二硬掩模层，以第一硬掩模层和第二硬掩模层为整体作为硬掩模层，并以硬掩模层内的硬掩模图案为掩模刻蚀介电层，在介电层内形成开孔；之后采用清洗溶液清洗开孔。其中，清洗第二硬掩模层的速率大于清洗第一硬掩模层的速率，从而可有效扩大硬掩模层以及介电层内的开孔的开口，在后续向介电层的开孔内填充金属材料过程中，便于金属材料进入介电层的开孔内，优化开孔内的金属的结构形态。
【IPC分类】H01L21/768
【公开号】CN104900579
【申请号】CN201410077118
【发明人】周鸣
【申请人】中芯国际集成电路制造(上海)有限公司
【公开日】2015年9月9日
【申请日】2014年3月4日
【技术领域】
[0001] 本发明涉及半导体技术领域，尤其是涉及一种半导体器件的形成方法。
【背景技术】
[0002] 随着集成电路制造技术的发展，集成电路的特征尺寸也不断减小，集成电路的集 成度不断增加。如超大集成电路（VeryLargeScaleIntegration,化SI)要求在几毫米面 积的娃片上集成上万至百万元器件。
[0003]为了提高集成电路的集成度，现有的半导体器件包括多层介质层结构，半导体器 件的各元器件分布于各层介质层内，各介质层内的元器件通过各介质层内的导电结构连 接。但导电结构间的寄生电容和寄生电阻会引起的电阻电容延迟（ResistiveCapacitive Delay,简称RCDelay)。为了降低所述电阻电容延迟效应，现有技术在介质层多采用超低K 介质(简称ULK)材料进行电隔离，所述ULK材料能够降低导电结构之间的寄生电容，从而降 低电阻电容延迟。
[0004] 基于现有的ULK材料多为多孔结构，为了避免在形成硬掩模层工艺中受到氧气等 离子气体损伤，现有工艺中采用旋涂的方法在ULK层上形成0MCTS(八甲基环氧娃焼）层， 并在0MCTS层上依此形成TE0S层和TiN层W作为硬掩模层。
[0005] 图1为现有在低K介质层内形成的导电结构的剖面结构示意图，形成过程包括：
[0006]先在半导体衬底10上形成ULK材料层11，之后在ULK材料层11上形成0MCTS层 12,在0MCTS层12上依次形成TE0S层13和TiN层14 ;之后在TiN层14上涂覆光刻胶层 (图中未显示)，经曝光显影工艺在光刻胶层内形成图案后，W光刻胶图案为掩模刻蚀TiN层 14、TE0S层13和0MCTS层12W形成硬掩模图案，并W硬掩模图案为掩模刻蚀ULK材料层 11，在ULK材料层11内形成通孔16,之后在通孔16内填充金属材料W形成金属插塞。
[0007] 其中，光刻胶层的材料多为有机物，其与0MCTS层刻蚀比相近，所述TiN层用W隔 绝0MCTS层直接和光刻胶层，避免后续光刻胶层去除工艺中造成0MCTS层损失，而所述TE0S 层可提高TiN层和0MCTS层的结合强度。
[0008] 然而，参考图2所示，采用现有的上述工艺后，在所述ULK层内形成通孔，并填充金 属材料形成金属插塞上端较窄，形态较差，进而会影响金属插塞的性能。
[0009] 为此，如何提高金属插塞的结构形态是本领域技术人员亟需解决的问题。
【发明内容】
[0010] 本发明解决的问题是提供一种半导体器件的形成方法，在避免介电层受到损伤的 同时，优化后续在介电层内形成的开孔中形成的金属插塞的结构形态。
[0011] 为解决上述问题，本发明提供一种半导体器件的形成方法，包括：
[0012] 提供半导体衬底；
[0013] 在所述半导体衬底上形成介电层；
[0014] 在所述介电层上形成第一硬掩模层，所述第一硬掩模层的材料为惨碳的氧化娃；
[0015] 在所述第一硬掩模层上形成第二硬掩模层，所述第二硬掩模层的材料为惨碳和氣 的氧化娃；
[0016] 刻蚀所述第二硬掩模层和第一硬掩模层，形成硬掩模图案；
[0017] 沿所述硬掩模图案刻蚀所述介电层，在所述介电层内形成开孔；
[0018] 采用清洗溶液清洗所述开孔，所述清洗溶液清洗所述第二硬掩模层的速率大于清 洗第一硬掩模层的速率。
[0019] 可选地，所述清洗溶液为氨氣酸溶液。
[0020] 可选地，在所述氨氣酸溶液中，水和氨氣酸的体积比为300:1~1000:1。
[0021] 可选地，所述清洗溶液清洗所述第一硬掩模层的速率与清洗第二硬掩模层的速率 的比为1:2至1:3。
[0022] 可选地，所述第一硬掩模层的厚度为50~250A。
[0023] 可选地，所述第二硬掩模层的厚度为50~250A。
[0024] 可选地，所述第一硬掩模层的形成工艺为阳CVD，所述阳CVD的工艺参数包括：
[0025] 反应气体包括SiH4和CA，所述SiH4的流量为100~3000sccm，所述CA的流量 为100~2000sccm，功率为100~2000W，气压为1~lOtorr，温度为100~400°C。
[0026] 可选地，所述第二硬掩模层的形成工艺为阳CVD，所述阳CVD的工艺参数包括：
[0027] 反应气体包括SiH4、0)2和氣源气体，所述SiH4的流量为100~3000sccm，所述CA 的流量为100~2000sccm，氣源气体的流量为100~2000sccm，功率为100~2000W，气压 为1~lOtorr，温度为100~40(TC。
[002引可选地，所述氣源气体为：化，町或SiF4。
[002引可选地，所述介电层的材料为超低K介质材料。
[0030] 可选地，还包括：
[0031] 在所述第二硬掩模层上形成第H硬掩模层，所述第H硬掩模层的材料为金属氮化 物；
[0032] 刻蚀所述第二硬掩模层和第一硬掩模层的工艺包括：
[0033] 在所述第H硬掩模层上形成光刻胶层；
[0034]图案化所述光刻胶层后，W所述光刻胶层为掩模刻蚀所述第H硬掩模层、第二硬 掩模层和第一硬掩模层。
[00巧]可选地，所述第H硬掩模层的材料为TiN层。
[0036] 可选地，还包括向所述介质层的开孔内填充金属材料，用W形成金属插塞。
[0037] 与现有技术相比，本发明的技术方案具有W下优点：
[0038] 在半导体衬底的介电层上，形成W惨碳的氧化娃为材料的第一硬掩模层，其中惨 碳的氧化娃形成工艺中，不会形成氧气等离子气体，因而避免基于氧气等离子气体的使用 造成介电层损伤；之后，在第一掩模层上形成W惨碳和氣的氧化娃为材料的第二硬掩模层， W第一硬掩模层和第二硬掩模层为整体作为硬掩模层，再W硬掩模层内的硬掩模图案为掩 模刻蚀介电层，在介电层内形成开孔后，采用清洗溶液清洗开孔，W去除刻蚀副产物。其中， 清洗溶液清洗开孔的过程中，清洗第二硬掩模速率大于清洗第一硬掩模层的速率，即在开 孔过程中，第二硬掩模层清洗去除的速率大于第一硬掩模层清洗去除的速率，因而在清洗 工艺后，可有效扩大第二硬掩模层、第一硬掩模层W及介电层内的开孔的上端开口尺寸，因 而，在后续向介电层的开孔内填充金属材料w形成金属插塞过程中，便于金属材料进入介 电层的开孔内，优化开孔内的形成的金属层的结构形态；
[0039]此外，第一硬掩模层的材料为惨碳的氧化娃，第二硬掩模层的材料为惨碳和氣的 氧化娃，上述技术方案可有效提高第一硬掩模层和第二硬掩模间的连接强度。
[0040] 进一步，所述第一硬掩模层采用Si&和C〇2为反应气体，第二硬掩模层WSi&和 0)2和氣源气体为反应气体，上述技术方案可有效简化第二硬掩模层的形成工艺，从而降低 制备成本。
[0041] 进一步地，采用HF溶液作为清洗剂清洗所述开孔，HF溶液对于第一硬掩模层和 第二硬掩模层的清洗速率比为1:2~1:3,使得在采用清洗溶液清洗开孔口，使得所述介质 层、第一硬掩模层和第二硬掩模层内的开口呈卿趴形，扩大所述开孔的上端开口尺寸。
【附图说明】
[0042]图1现有的一种超低K介电层内形成开孔的结构示意图；
[0043] 图2现有的在超低K介质材料内形成的金属插塞的电镜图；
[0044]图3为现 有的在超低K介质材料内形成开孔后的缺陷的结构示意图；
[0045] 图4至图7是本发明半导体器件的形成方法的一个实施例示意图；
[0046] 图8为采用本发明半导体器件的形成方法的一个实施例在超低K介电层内形成的 金属插塞的电镜图。
【具体实施方式】
[0047] 如【背景技术】所述，现有技术所形成的导电插塞的结构形态较差，从而影响金属插 塞的性能。分析其原因，参考图3所示：
[0048] 现有技术在ULK层12内形成开孔15后，需要采用稀释的氨氣酸溶液进行湿法清 洗工艺，W去除开孔15内，在刻蚀硬掩模层、W及ULK层时所形成的刻蚀副产生物。但在湿 法清洗工艺中，氨氣酸溶液会腐蚀一部分的ULK层1U0MCTS层12，TE0S层13,W及TiN层 14。但相比与其他材料，TE0S层14的蚀刻速率较慢，因而在开孔15内的侧壁上，位于TE0S 层14部分会形成凸起16。基于所述凸起16的缘故，在ULK层11内的开孔上方的口径较 小，因而在ULK层11内形成的金属插塞的上端较细，结构形态较差；此外，在后续向开孔15 内填充金属材料时，所述凸起16影响其下方形成的金属材料的密实性。基于上述原因，会 降低最终形成的金属插塞的性能。
[0049] 为了解决上述问题，本发明提供了一种半导体器件的形成方法，在有效避免ULK 层受损同时，可有效优化ULK层内形成的开孔的结构形态，进而优化后续在ULK层的开孔内 形成的金属插塞的结构形态。
[0050] 为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明 的具体实施例做详细的说明。
[0051] 图4至图7是本发明实施例的半导体器件的形成过程的剖面结构示意图。
[0052] 先参考图4所示，提供半导体衬底20,在半导体衬底20上形成介电层21，在介电 层上形成第一硬掩模层22,并在第一硬掩模层22上形成第二硬掩模层23,所述第一硬掩模 层22和第二硬掩模层22为整体作为硬掩模层。
[0053] 本实施例中，所述半导体衬底20包括；半导体基底、或是半导体基底和形成于半 导体基底内或半导体基底表面的半导体器器件，所述半导体器件包括CMOS器件，所述CMOS 器件包括晶体管、存储器、电容器或电件，和用于使所述半导体器件电连接的电互连结构， W及用于电隔离所述半导体器件和电互连结构的绝缘层等结构。
[0054] 所述半导体基底为娃衬底、娃错衬底、碳化娃衬底、绝缘体上娃（SOI)衬底、绝缘体 上错（G0I)衬底、玻璃衬底或III-V族化合物衬底。
[0055] 本实施例中，所述介电层21的材料为超低K介质材料，具体地，所述介电层21的 材料的K值小于等于2.6。后续在所述介电层21内形成导电结构后，采用超低K材料的介 电层21可有效减小相邻导电结构之间的寄生电容，从而减少信号在导电结构内传输时发 生的电阻电容延迟（RCDelay)效应。
[0056] 本实施例中，所述介电层26多为多孔结构，如多孔结构的氧化娃，其形成工艺包 括：采用化学气相沉积工艺在半导体衬底20表面形成无孔的氧化娃层；采用多孔处理工艺 (例如紫外线处理工艺）对所述无孔的氧化娃层进行处理，形成多孔超低K介质材料的介电 层21。
[0057] 在其他实施例中，所述介电层21的材料还能够为其他超低K介质材料，例如氮化 测（BN)，其并不限定本发明的保护范围。
[0058] 需要说明的是，在形成所述介电层21之前，还可在半导体衬底20表面形成刻蚀阻 挡层（图中未显示)，所述介电层21形成于所述刻蚀阻挡层表面，所述刻蚀阻挡层的材料与 介电层21的材料不同。本实施例的阻挡层的材料为碳氮化娃，所述刻蚀阻挡层用于在后续 刻蚀介电层21时定义刻蚀工艺的停止位置，并保护半导体衬底20表面免受损伤。
[0059] 所述第一硬掩模层22的材料为惨碳的氧化娃，厚度为50~250A。
[0060] 本实施例中，所述第一硬掩模层22的材料为SiOC，形成工艺为PECVD，具体过程包 括：
[0061] 控制反应腔中的功率为100~2000W，温度为100~40(TC，向反应腔中通入Si& 和0)2作为反应气体。其中，所述SiH4的流量为100~3000sccm，所述0)2的流量为100~ 2000sccm,反应气体的气压为1~lOtorr。
[0062] 本实施例中，形成所述第一硬掩模层22的工艺为采用Si&和C〇2为反应气体的 PECVD工艺，并不产生含氧气等离子体，因而可有效避免基于氧气等离子体产生而造成所述 介电层21受损的缺陷。
[0063]本实施例中，所述第二硬掩模层23的材料为惨碳和氣的氧化娃，厚度为 50~250A。所述第二硬掩模层23的形成工艺为阳CVD，具体包括：
[0064] 控制反应腔中的功率为100~2000W，温度为100~40(TC，向反应腔中通入Si& 和0)2,W及氣源气体作为反应气体，从而形成惨碳和氣的氧化娃层（SiOCF层）。
[0065] 本实施例中，所述SiH*的流量为100~3〇OOsccm，C〇2的流量为100~2〇OOsccm， 氣源气体的流量为100~2000sccm，各反应气体的气压为1~lOtorr。
[006引本实施例中，所述氣源气体为CF"町或SiF4。
[0067] 本实施例中，第一硬掩模层22材料为惨碳的氧化娃，所述第二硬掩模层23的材料 为惨碳和氣的氧化娃，所述第一硬掩模层22和第二硬掩模层23间具有较好的连接强度，因 而可有效提高W第一硬掩模层22和第二硬掩模层23为整体的硬掩模层的性能，有效提高 后续在硬掩模层内形成的硬掩模图案精确度。此外，所述第一硬掩模层采用Si&和O),为 反应气体，第二硬掩模层WSi&和0)2和氣源气体为反应气体，上述技术方案可采用原位沉 积工艺形成所述第一硬掩模层22和第二硬掩模层23,W简化第二硬掩模层23的形成工艺， 从而降低制备成本。
[0068] 继续参考图4所示，本实施例中，在形成所述第二硬掩模层23后，在所述第二硬掩 模23上形成W金属氮化物为材料的第H硬掩模层24,之后在第H硬掩模层24上附图光刻 胶层25,并经曝光、显影工艺后，在所述光刻胶层25内形成光刻胶图案。
[0069] 本实施例中，第H硬掩模层24与第二硬掩模层23具有较好的连接强度，所述第二 硬掩模层23可有效提高第一硬掩模层22、第二硬掩模层23和第H硬掩模层24的连接强 度，进而可有效提高后续刻蚀W第一硬掩模层22、第二硬掩模层23和第H硬掩模层24为整 体的硬掩模层后，形成的硬掩模图案的精确度。
[0070] 当然，若直接在所述第二硬掩模层上形成光刻胶层也可实现本发明的目的，其并 不影响本发明的保护范围。
[0071] 本实施例中，所述第H硬掩模层24的材料为氮化铁（TiN)。
[0072] 接着参考图5所示，W所述光刻胶层35为掩模，依次刻蚀所述第H硬掩模层24、第 二硬掩模层23和第一硬掩模层22,形成硬掩模图案，其中在所述硬掩模图案包括开孔26。
[0073]本实施例中，刻蚀各硬掩模层的工艺为干法刻蚀工艺，其为本领域的成熟技术，在 此不再费述。
[0074] 参考图6所示，之后，W硬掩模层(第立硬掩模层24、第二硬掩模层23和第一硬掩 模层22为整体）内的硬掩模图案为掩模，沿着开孔26刻蚀所述介电层21，从而在所述第H 硬掩模层24、第二硬掩模层23和第一硬掩模层22W及所述介电层21内形成开孔27。
[00巧]之后 ，去除所述光刻胶层25。去除所述光刻胶层25的工艺为湿法工艺，该工艺为 本领域内的成熟工艺，在此不再费述。
[0076] 本实施例中，在去除所述光刻胶层25后，在形成导电结构前，采用清洗溶液清洗 所述第H硬掩模层24、第二硬掩模层23和第一硬掩模层22W及介电层21内的开孔27。
[0077] 在刻蚀各层硬掩模层、介电层21W及去除光刻胶层25过程中，会产生副产物30， 所述副产物30容易附着于所述开孔27的侧壁和底部表面，从而导致后续形成于介电层21 开孔内的导电结构的性能不良。W清洗溶液对所述开孔27的侧壁和底部表面进行清洗，可 去除开孔27内的副产物30。
[0078] 本实施例中，所述清洗溶液清洗所述第二硬掩膜层的速率大于清洗所述第一硬掩 模层的速率。
[0079] 可选地，所述清洗溶液为氨氣酸溶液。进一步可选地，在所述氨氣酸溶液中，水和 氨氣酸的体积比为300:1~1000:1。所述清洗溶液清洗所述第一硬掩模层的速率与清洗第 二硬掩模层的速率的比为1:2至1:3。
[0080] 参考图7所示，本实施例中，所述第一掩模层22的材料为惨碳的氧化娃，而介电层 21的材料为多孔低K介质材料，清洗溶液清洗所述开孔27过程中，清洗溶液清洗第一掩模 层22的速率与清洗介电层21的速率相近，因此在经过湿法清洗之后，所述开孔27内所述 第一掩模层22的侧壁与介电层21侧壁表面能够保持齐平；而所述第二硬掩模层23的材料 为惨碳和氣的氧化娃，第H硬掩模层24的材料为TiN。在清洗过程中，所述第H硬掩模层 24和第二硬掩模层23的清洗去除的速率要大于所述第一硬掩模层22的清洗去除的速率， 第H硬掩模层的清洗去除速率要大于所述第二硬掩模层23的清洗去除速率。为此在清洗 溶液清洗开孔27后，在所述第H硬掩模层24、第二硬掩模层23、第一硬掩模层22和介电层 21在清洗过程中的清洗速率依此递减，从而使开孔28呈上端开口较大的卿趴型，且开孔28 侧壁具有良好的平整度。
[0081] 本实施例中在湿法清洗工艺后，在所述开孔28内填充金属材料，用W在介电层21 内形成金属插塞。
[0082] 本实施例中，所述金属材料为铜。其形成工艺包括，先采用PVD(物理气相沉积)工 艺在所述第H硬掩模层24表面，W及开孔28的侧壁和底部形成铜巧晶层，之后采用铜电锻 法在所述铜巧晶层的基础上形成填充满所述开孔28的金属层。
[0083] 本实施例中，基于所述开孔28为上端开口较大的卿趴形结构，在PVD工艺中，便于 铜原子进入所述开孔28内，并在开孔28的底部和侧壁形成均匀性良好的铜巧晶层，从而可 有效提高最终在所述开孔28内形成的金属层的密实性。
[0084] 本实施例中，若所述第二硬掩模层23的厚度过小，则第一硬掩模层22上方的开口 不够大，便于铜原子进入所述开孔28内的效果不明显；若厚度较厚，第一硬掩模层22上方 的开口够大，却造成第二硬掩模层材料的浪费。
[0085] 本实施例中，所述第二硬掩模层23的厚度为5~250A。
[0086] 图8为采用本实施例，在所述介电层21内形成的金属插塞的电镜图。对比与图2 所示的现有技术在ULK层内形成的金属插塞的电镜图，采用本实施例图8中所示的金属插 塞的结构形态明显优于图2中所示的金属插塞的结构形态。
[0087] 虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本 发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当W权利要求所 限定的范围为准。
【主权项】
1. 一种半导体器件的形成方法，其特征在于：包括： 提供半导体衬底； 在所述半导体衬底上形成介电层； 在所述介电层上形成第一硬掩模层，所述第一硬掩模层的材料为掺碳的氧化娃； 在所述第一硬掩模层上形成第二硬掩模层，所述第二硬掩模层的材料为掺碳和氟的氧 化硅； 刻蚀所述第二硬掩模层和第一硬掩模层，形成硬掩模图案； 沿所述硬掩模图案刻蚀所述介电层，在所述介电层内形成开孔； 采用清洗溶液清洗所述开孔，所述清洗溶液清洗所述第二硬掩模层的速率大于清洗第 一硬掩模层的速率。2. 如权利要求1所述的半导体器件的形成方法，其特征在于，所述清洗溶液为氢氟酸 溶液。3. 如权利要求2所述的半导体器件的形成方法，其特征在于，在所述氢氟酸溶液中，水 和氢氟酸的体积比为300:1~1000:1。4. 如权利要求1所述的半导体器件的形成方法，其特征在于，所述清洗溶液清洗所述 第一硬掩模层的速率与清洗第二硬掩模层的速率的比为1:2至1:3。5. 如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一硬掩模层的厚 度为50~250A。6. 如权利要求1所述的半导体器件的形成方法，其特征在于，所述第二硬掩模层的厚 度为50~250A。7. 如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一硬掩模层的形 成工艺为PECVD，所述PECVD的工艺参数包括： 反应气体包括SiH4和CO2，所述SiH4的流量为100~3000sccm，所述CO 2的流量为100~ 2000sccm，功率为100~2000W，气压为1~lOtorr，温度为100~400°C。8. 如权利要求1所述的半导体器件的形成方法，其特征在于，所述第二硬掩模层的形 成工艺为PECVD，所述PECVD的工艺参数包括： 反应气体包括SiH4、CO2和氟源气体，所述SiH4的流量为100~3000sccm，所述CO 2的 流量为100~2000sccm，氟源气体的流量为100~2000sccm，功率为100~2000W，气压为 1 ~lOtorr，温度为 100 ~40(TC。9. 如权利要求8所述的半导体器件的形成方法，其特征在于，所述氟源气体为：CF4, NF3或 SiF4。10. 如权利要求1所述的半导体器件的形成方法，其特征在于，所述介电层的材料为超 低K介质材料。11. 如权利要求1所述的半导体器件的形成方法，其特征在于，还包括： 在所述第二硬掩模层上形成第三硬掩模层，所述第三硬掩模层的材料为金属氮化物； 刻蚀所述第二硬掩模层和第一硬掩模层的工艺包括： 在所述第三硬掩模层上形成光刻胶层； 图案化所述光刻胶层后，以所述光刻胶层为掩模刻蚀所述第三硬掩模层、第二硬掩模 层和第一硬掩模层。12. 如权利要求11所述的半导体器件的形成方法，其特征在于，所述第三硬掩模层的 材料为TiN层。13. 如权利要求1所述的半导体器件的形成方法，其特征在于，还包括向所述介质层的 开孔内填充金属材料，用以形成金属插塞。
【专利摘要】本发明提供了一种半导体器件的形成方法，包括：在半导体衬底的介电层上，形成以掺碳的氧化硅为材料的第一硬掩模层，掺碳的氧化硅形成工艺中，不会形成氧气等离子气体，因而避免氧气等离子气体造成介电层损伤；在第一掩模层上形成以掺碳和氟的氧化硅为材料的第二硬掩模层，以第一硬掩模层和第二硬掩模层为整体作为硬掩模层，并以硬掩模层内的硬掩模图案为掩模刻蚀介电层，在介电层内形成开孔；之后采用清洗溶液清洗开孔。其中，清洗第二硬掩模层的速率大于清洗第一硬掩模层的速率，从而可有效扩大硬掩模层以及介电层内的开孔的开口，在后续向介电层的开孔内填充金属材料过程中，便于金属材料进入介电层的开孔内，优化开孔内的金属的结构形态。
【IPC分类】H01L21/768
【公开号】CN104900579
【申请号】CN201410077118
【发明人】周鸣
【申请人】中芯国际集成电路制造(上海)有限公司
【公开日】2015年9月9日
【申请日】2014年3月4日
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