一种半导体结构及其制作方法
一种半导体结构及其制作方法
【技术领域】
[0001]本发明属于半导体制造领域，涉及一种半导体结构及其制作方法。
【背景技术】
[0002]由于在产品尺寸交付时间、供应稳定性、产品可靠性、器件尺寸和性价比等多方面存在优势，近几年来，微机电系统(MEMS)解决方案正在逐步打破石英晶体解决方案在频率控制和定时产品领域的完全垄断局面。
[0003]在先进的RF/混合信号CMOS技术(彡0.18 μ m)上直接进行高质量MEMS层后处理的技术，充分利用了经典CMOS制造工艺的可扩展性，作为模块化的后段制程选项附加到以前用于制造先进CMOS晶片的生产线，包括(a)起始材料以钝化和平面化CMOS晶片形式存在，接着(b)多晶SiGe采用表面微机械形式生成集成的MEMS器件，(c)在真空中通过晶圆级绑定，(d)裸片成型和标准化小尺寸打包装配，像一个标准的CMOS产品。该技术为频率控制工业带来显著的优势，包括更小尺寸、更高性能、更低成本和更好的可扩展性。
[0004]在CMOS上制作MEMS可以通过使用多晶锗硅(poly-SiGe)作为MEMS构建材料。由于其热特性兼容CMOS后端处理工艺，因此这种材料被认为是对CMOS有益的。多晶SiGe能够在400°C左右沉积。换句话说，当直接在主流CMOS技术上进行沉积时，它不会熔化现有的CMOS和后端材料，也允许使用纯锗(Ge)，Ge溶解在过氧化氢(H2O2)中，其中H2O2作为蚀刻齐U。H2O2常用于CMOS后端处理，比氢氟酸或其他常用于MEMS工艺的蚀刻剂更好。这两种主要特性使MEMS表面微机械工艺一体化兼容先进的CMOS技术。
[0005]工艺兼容性仅是问题的一部分。材料质量也至关重要。一般来说，材料的质量和沉积温度对于MEMS应用往往呈现相反方向。虽然像铝和铜一样的金属材料兼容CMOS工艺，但是方向性使得他们不适合作为结构材料。而SiGe在这个关键的方向性上却非常适合。在400°C以上和特定条件，SiGe是用于沉积的多晶材料，与多晶硅有着类似的属性，广泛用于MEMS材料。这些属性包括高断裂强度和低热弹性亏损(即高Q值)，并且当周期性通过压力时，SiGe不会出现滞后。这些属性对于制造高性能MEMS器件是绝对关键的，特别是频率控制所需的长期稳定性。
[0006]在半导体集成电路的后端工艺中，最后一层需要形成图形化的铝垫结构，所述铝垫结构形成于铜互连层上，作为输入/输出(I/o)或者电源/接地信号提供连接，在后端测试时作为探针卡连接的测试端和芯片封装引脚的焊接点；然后在铝垫的基础上形成重新布线层以满足封装的需求。
[0007]然而目前在CMOS上制作MEMS或其它器件的过程中仍然存在一些问题，其中，插塞工艺(Plug Process)通常用来制作悬浮微结构的锚点，在此过程中，圆片上会产生严重的火山状残留物缺陷(volcano defect)。聚焦离子束(FIB)分析显示,缺陷的产生是由于沉积的粘附层不满足要求，使得CMOS顶层金属Al与SiGe插塞反应并钻到表面。该缺陷命中率100%，无论是芯片还是划道均出现严重的缺陷。目前通常的解决办法是增加粘附层的厚度以加强Al与SiGe之间的隔离，但是，这仍然不能完全解决火山缺陷的问题。
[0008]因此，提供一种半导体结构及其制作方法以解决SiGe插塞与金属垫层反应导致出现火山缺陷的问题实属必要。
【发明内容】
[0009]鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体结构及其制作方法，用于解决现有技术中金属垫层与SiGe栓塞反应导致器件表面及划道上出现严重火山缺陷的问题。
[0010]为实现上述目的及其他相关目的，本发明提供一种半导体结构的制作方法，至少包括以下步骤:
[0011]S1:提供一半导体衬底，在所述半导体衬底上形成金属垫层；
[0012]S2:在所述金属垫层上形成一金属阻挡层；
[0013]S3:在所述金属阻挡层上形成介质层，并在所述介质层中形成至少一个凹槽；所述凹槽底部暴露出所述金属阻挡层表面；
[0014]S4:在所述凹槽的底部及侧壁表面形成粘附层；
[0015]S5:在所述凹槽中填充满SiGe材料，形成SiGe栓塞。
[0016]可选地，所述金属阻挡层为Ta/TaN复合层、TaN层、Ti/TiN层复合层或TiN层。
[0017]可选地，所述金属阻挡层的厚度为100?5000埃。
[0018]可选地，采用物理气相沉积法形成所述金属阻挡层。
[0019]可选地，所述金属垫层为铝垫或铜垫。
[0020]可选地，所述半导体衬底中包括CMOS器件及与所述CMOS器件连接的金属互连层。
[0021]可选地，所述金属垫层与所述金属互连层连接。
[0022]可选地，于所述步骤S5中，在形成SiGe栓塞之后，以所述SiGe栓塞为锚点在所述半导体衬底上方形成微型机电系统MEMS器件。
[0023]本发明还提供一种半导体结构，包括:
[0024]半导体衬底；
[0025]形成于所述半导体衬底上的金属垫层；
[0026]形成于所述金属垫层上的金属阻挡层；
[0027]形成于所述金属阻挡层上的介质层；
[0028]及至少一个SiGe栓塞；所述SiGe栓塞形成于所述介质层中且底部到达所述金属阻挡层表面；所述SiGe栓塞外侧面及底部被粘附层所包围。
[0029]可选地，所述金属阻挡层为Ta/TaN复合层、TaN层、Ti/TiN层复合层或TiN层。
[0030]可选地，所述金属垫层为铝垫或铜垫。
[0031]如上所述，本发明的一种半导体结构及其制作方法，具有以下有益效果:本发明通过在金属垫层上形成金属阻挡层，不受凹槽阶梯覆盖率的影响，简单而有效避免了金属垫层与SiGe栓塞的反应，能够完全避免火山缺陷的出现，提高器件性能。本发明的半导体结构不会增加器件的横向面积，对于器件的纵向厚度增加也可以忽略不计，有利于器件的小型化。
【附图说明】
[0032]图1显示为本发明的半导体结构的制作方法的工艺流程图。
[0033]图2显示为本发明的半导体结构的制作方法中在半导体衬底上形成金属垫层的示意图。
[0034]图3显示为本发明的半导体结构的制作方法中在金属垫层上形成金属阻挡层的示意图。
[0035]图4显示为本发明的半导体结构的制作方法中在金属阻挡层上形成介质层并形成凹槽的示意图。
[0036]图5显示为本发明的半导体结构的制作方法中在凹槽的底部及侧壁表面形成粘附层的示意图。
[0037]图6显示为本发明的半导体结构的制作方法中在凹槽中填充SiGe材料形成SiGe检塞的不意图。
[0038]图7显示为本发明的半导体结构的制作方法中以SiGe栓塞为锚点形成微型机电系统MEMS器件的示意图。
[0039]元件标号说明
[0040]SI ?S5 步骤
[0041]I半导体衬底
[0042]2金属垫层
[0043]3金属阻挡层
[0044]4介质层
[0045]5 凹槽
[0046]6粘附层
[0047]7SiGe 栓塞
[0048]8微型机电系统MEMS器件
【具体实施方式】
[0049]以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的【具体实施方式】加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
[0050]请参阅I至图7。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0051]本发明提供一种半导体结构的制作方法，请参阅图1，显示为该方法的工艺流程图，包括以下步骤:
[0052]步骤S1:提供一半导体衬底，在所述半导体衬底上形成金属垫层；
[0053]步骤S2:在所述金属垫层上形成一金属阻挡层；
[0054]步骤S3:在所述金属阻挡层上形成介质层，并在所述介质层中形成至少一个凹槽；所述凹槽底部暴露出所述金属阻挡层表面；
[0055]步骤S4:在所述凹槽的底部及侧壁表面形成粘附层；
[0056]步骤S5:在所述凹槽中填充满SiGe材料，形成SiGe栓塞。
[0057]首先请参阅图2，执行步骤S1:提供一半导体衬底1，在所述半导体衬底上形成金属垫层2。
[0058]具体的，所述半导体衬底I可以为硅、锗、S01、II1-V族等半导体材料，所述半导体衬底I中还可以包括CMOS器件如PM0S、NM0S等晶体管结构及与所述CMOS器件连接的金属互连层。所述金属垫层2为铝垫或铜垫，可采用蒸发、溅射、电镀等方法沉积并图形化得到。 [0059]本实施例中，所述半导体衬底I优选为包括CMOS器件及与所述CMOS器件连接的金属互连层，所述金属垫层2优选为铝垫，其中，所述金属垫层2与所述金属互连层连接用以作为信号输入或输出端。
[0060]接着请参阅图3，执行步骤S2:在所述金属垫层2上形成一金属阻挡层3。
[0061]具体的，采用物理气相沉积法(PVD)或其它沉积方法在所述金属垫层2上形成所述金属阻挡层3。所述金属阻挡层3可以为Ta/TaN复合层(下层为Ta，上层为TaN)、TaN层、Ti/TiN层复合层或TiN层。所述金属阻挡层3的厚度范围为100?5000埃，本实施例中，所述金属阻挡层3的厚度优选为1000埃。
[0062]然后请参阅图4，执行步骤S3:在所述金属阻挡层3上形成介质层4，并在所述介质层4中形成至少一个凹槽5 ;所述凹槽5底部暴露出所述金属阻挡层3表面。
[0063]具体的，采用化学气相沉积法(CVD)或其它沉积方法在所述金属阻挡层3上形成所述介质层4，所述介质层4可以为二氧化硅层、氮化硅层、低K介质层等，所述介质层4还可以为多层复合结构，其中多层复合结构中可以包含S1N层。
[0064]具体的，通过光刻及刻蚀等常规半导体工艺在所述介质层4中形成所述凹槽5。在刻蚀过程中，可以进行适当的过刻蚀以暴露出所述金属阻挡层3表面。
[0065]再请参阅图5，执行步骤S4:在所述凹槽5的底部及侧壁表面形成粘附层6。
[0066]具体的，采用化学气相沉积或其它沉积方法形成所述粘附层6，所述粘附层6的材料优选为TiN。
[0067]最后请参阅图6，执行步骤S5:在所述凹槽5中填充满SiGe材料，形成SiGe栓塞7。
[0068]由于SiGe材料很容易与铜垫或铝垫反应，于所述步骤S4中形成的粘附层6具有阻挡所述SiGe栓塞7与所述金属垫层2反应的作用，然而，由于形成所述粘附层6时受阶梯覆盖率的影响，所述凹槽5底部的粘附层厚度较薄或比较脆弱，使得阻挡作用削弱，所述金属垫层2很容易与所述SiGe栓塞7发生反应生成缺陷，该缺陷会钻到所述SiGe栓塞7表面，形成火山状残留物，严重影响器件性能。
[0069]当然也可以通过加厚所述凹槽底部的粘附层厚度来降低缺陷生成率，然而所述凹槽底部的粘附层厚度增加，所述凹槽侧壁的粘附层厚度亦增加，且增加的幅度更大，多个凹槽增加的厚度叠加，导致器件横向面积显著增大，不利于器件的小型化需求。
[0070]本发明通过直接在所述金属垫层2上形成所述金属阻挡层3，多组实验结果证明，火山状缺陷的出现的概率为零，说明在所述金属垫层2上形成所述金属阻挡层3可以有效避免SiGe栓塞7与所述金属垫层2反应，并且本发明的半导体结构的制作方法不会增加器件的横向面积，对于器件的纵向厚度增加也可以忽略不计。[0071 ] 进一步的，在形成SiGe栓塞7之后，可以以所述SiGe栓塞7为锚点在所述半导体衬底上方形成微型机电系统MEMS器件或其它器件。请参阅图7，显示为本发明的半导体结构的制作方法中以SiGe栓塞为锚点形成微型机电系统MEMS器件8的示意图。
[0072]具体的，所述微型机电系统MEMS器件8包括以所述SiGe栓塞7为锚点的悬臂梁结构或其它悬浮结构，作为各种传感器或振荡器等。所述微型机电系统MEMS器件可以采用常规的CMOS工艺制成，如光刻、蚀刻工艺(例如湿蚀刻、干蚀刻、等离子体蚀刻)、沉积工艺、平整工艺等。以图7所示结构为例，通过先沉积牺牲层、再沉积SiGe层并图形化、最后腐蚀去掉所述牺牲层得到悬浮微结构。
[0073]由于所述金属垫层2上形成有所述金属阻挡层3，能够有效避免SiGe栓塞7与所述金属垫层2反应，因此可以得到性能良好的CMOS上MEMS器件或其它器件。
[0074]本发明还提供一种半导体结构，请参阅图6，显示为所述半导体结构的剖面结构示意图，包括:
[0075]半导体衬底I ;
[0076]形成于所述半导体衬底I上的金属垫层2 ；
[0077]形成于所述金属垫层2上的金属阻挡层3 ；
[0078]形成于所述金属阻挡层3上的介质层4 ；
[0079]及至少一个SiGe栓塞7 ;所述SiGe栓塞7形成于所述介质层中且底部到达所述金属阻挡层表面；所述SiGe栓塞7外侧面及底部被粘附层6所包围。
[0080]具体的，所述半导体衬底I可以为硅、锗、S01、II1-V族等半导体材料，所述半导体衬底I中还可以包括CMOS器件如PM0S、NM0S等晶体管结构及与所述CMOS器件连接的金属互连层。所述金属阻挡层3为Ta/TaN复合层、TaN层、Ti/TiN层复合层或TiN层。所述金属垫层2为铝垫或铜垫。
[0081]进一步的，所述半导体结构还包括形成于所述SiGe栓塞7上方、以所述SiGe栓塞7为锚点的微型机电系统MEMS器件8 (如图7所示)。
[0082]本发明的半导体结构中，所述金属垫上形成有金属阻挡层，能够简单有效避免SiGe栓塞7与所述金属垫层2反应，避免火山缺陷的出现，且该半导体结构可以降低器件尺寸，有利于满足器件的小型化需求，可以作为性能优良的CMOS上MEMS器件或其它器件。
[0083]综上所述，本发明的半导体结构及其制作方法通过在金属垫层上形成金属阻挡层，不受凹槽阶梯覆盖率的影响，简单而有效地避免了金属垫层与SiGe栓塞的反应，能够完全避免火山缺陷的出现，提高器件性能。本发明的半导体结构不会增加器件的横向面积，对于器件的纵向厚度增加也可以忽略不计，有利于器件的小型化。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
[0084]上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
【主权项】
1.一种半导体结构的制作方法，其特征在于，至少包括以下步骤: S1:提供一半导体衬底，在所述半导体衬底上形成金属垫层； 52:在所述金属垫层上形成一金属阻挡层； 53:在所述金属阻挡层上形成介质层，并在所述介质层中形成至少一个凹槽；所述凹槽底部暴露出所述金属阻挡层表面； 54:在所述凹槽的底部及侧壁表面形成粘附层； 55:在所述凹槽中填充满SiGe材料，形成SiGe栓塞。2.根据权利要求1所述的半导体结构的制作方法，其特征在于:所述金属阻挡层为Ta/TaN見合层、TaN层、Ti/TiN层見合层或TiN层。3.根据权利要求1所述的半导体结构的制作方法，其特征在于:所述金属阻挡层的厚度为100?5000埃。4.根据权利要求1所述的半导体结构的制作方法，其特征在于:采用物理气相沉积法形成所述金属阻挡层。5.根据权利要求1所述的半导体结构的制作方法，其特征在于:所述金属垫层为铝垫或铜垫。6.根据权利要求1所述的半导体结构的制作方法，其特征在于:所述半导体衬底中包括CMOS器件及与所述CMOS器件连接的金属互连层。7.根据权利要求6所述的半导体结构的制作方法，其特征在于:所述金属垫层与所述金属互连层连接。8.根据权利要求1?7任意一项所述的半导体结构的制作方法，其特征在于:于所述步骤S5中，在形成SiGe栓塞之后，以所述SiGe栓塞为锚点在所述半导体衬底上方形成微型机电系统MEMS器件。9.一种半导体结构，其特征在于，包括: 半导体衬底； 形成于所述半导体衬底上的金属垫层； 形成于所述金属垫层上的金属阻挡层； 形成于所述金属阻挡层上的介质层； 及至少一个SiGe栓塞；所述SiGe栓塞形成于所述介质层中且底部到达所述金属阻挡层表面；所述SiGe栓塞外侧面及底部被粘附层所包围。10.根据权利要求9所述的半导体结构，其特征在于:所述金属阻挡层为Ta/TaN复合层、TaN层、Ti/TiN层見合层或TiN层。11.根据权利要求9所述的半导体结构，其特征在于:所述金属垫层为铝垫或铜垫。
【专利摘要】本发明提供一种半导体结构及其制作方法，该结构包括：半导体衬底；形成于所述半导体衬底上的金属垫层；形成于所述金属垫层上的金属阻挡层；形成于所述金属阻挡层上的介质层；及至少一个SiGe栓塞；所述SiGe栓塞形成于所述介质层中且底部到达所述金属阻挡层表面；所述SiGe栓塞外侧面及底部被粘附层所包围。本发明的半导体结构及其制作方法通过在金属垫层上形成金属阻挡层，不受凹槽阶梯覆盖率的影响，简单而有效地避免了金属垫层与SiGe栓塞的反应，能够完全避免火山缺陷的出现，提高器件性能。本发明的半导体结构不会增加器件的横向面积，对于器件的纵向厚度增加也可以忽略不计，有利于器件的小型化。
【IPC分类】H01L23/528, H01L21/768, H01L23/532
【公开号】CN104900582
【申请号】CN201410081019
【发明人】李杨珍, 郑召星, 袁俊, 董方亮
【申请人】中芯国际集成电路制造(上海)有限公司
【公开日】2015年9月9日
【申请日】2014年3月6日
【技术领域】
[0001]本发明属于半导体制造领域，涉及一种半导体结构及其制作方法。
【背景技术】
[0002]由于在产品尺寸交付时间、供应稳定性、产品可靠性、器件尺寸和性价比等多方面存在优势，近几年来，微机电系统(MEMS)解决方案正在逐步打破石英晶体解决方案在频率控制和定时产品领域的完全垄断局面。
[0003]在先进的RF/混合信号CMOS技术(彡0.18 μ m)上直接进行高质量MEMS层后处理的技术，充分利用了经典CMOS制造工艺的可扩展性，作为模块化的后段制程选项附加到以前用于制造先进CMOS晶片的生产线，包括(a)起始材料以钝化和平面化CMOS晶片形式存在，接着(b)多晶SiGe采用表面微机械形式生成集成的MEMS器件，(c)在真空中通过晶圆级绑定，(d)裸片成型和标准化小尺寸打包装配，像一个标准的CMOS产品。该技术为频率控制工业带来显著的优势，包括更小尺寸、更高性能、更低成本和更好的可扩展性。
[0004]在CMOS上制作MEMS可以通过使用多晶锗硅(poly-SiGe)作为MEMS构建材料。由于其热特性兼容CMOS后端处理工艺，因此这种材料被认为是对CMOS有益的。多晶SiGe能够在400°C左右沉积。换句话说，当直接在主流CMOS技术上进行沉积时，它不会熔化现有的CMOS和后端材料，也允许使用纯锗(Ge)，Ge溶解在过氧化氢(H2O2)中，其中H2O2作为蚀刻齐U。H2O2常用于CMOS后端处理，比氢氟酸或其他常用于MEMS工艺的蚀刻剂更好。这两种主要特性使MEMS表面微机械工艺一体化兼容先进的CMOS技术。
[0005]工艺兼容性仅是问题的一部分。材料质量也至关重要。一般来说，材料的质量和沉积温度对于MEMS应用往往呈现相反方向。虽然像铝和铜一样的金属材料兼容CMOS工艺，但是方向性使得他们不适合作为结构材料。而SiGe在这个关键的方向性上却非常适合。在400°C以上和特定条件，SiGe是用于沉积的多晶材料，与多晶硅有着类似的属性，广泛用于MEMS材料。这些属性包括高断裂强度和低热弹性亏损(即高Q值)，并且当周期性通过压力时，SiGe不会出现滞后。这些属性对于制造高性能MEMS器件是绝对关键的，特别是频率控制所需的长期稳定性。
[0006]在半导体集成电路的后端工艺中，最后一层需要形成图形化的铝垫结构，所述铝垫结构形成于铜互连层上，作为输入/输出(I/o)或者电源/接地信号提供连接，在后端测试时作为探针卡连接的测试端和芯片封装引脚的焊接点；然后在铝垫的基础上形成重新布线层以满足封装的需求。
[0007]然而目前在CMOS上制作MEMS或其它器件的过程中仍然存在一些问题，其中，插塞工艺(Plug Process)通常用来制作悬浮微结构的锚点，在此过程中，圆片上会产生严重的火山状残留物缺陷(volcano defect)。聚焦离子束(FIB)分析显示,缺陷的产生是由于沉积的粘附层不满足要求，使得CMOS顶层金属Al与SiGe插塞反应并钻到表面。该缺陷命中率100%，无论是芯片还是划道均出现严重的缺陷。目前通常的解决办法是增加粘附层的厚度以加强Al与SiGe之间的隔离，但是，这仍然不能完全解决火山缺陷的问题。
[0008]因此，提供一种半导体结构及其制作方法以解决SiGe插塞与金属垫层反应导致出现火山缺陷的问题实属必要。
【发明内容】
[0009]鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体结构及其制作方法，用于解决现有技术中金属垫层与SiGe栓塞反应导致器件表面及划道上出现严重火山缺陷的问题。
[0010]为实现上述目的及其他相关目的，本发明提供一种半导体结构的制作方法，至少包括以下步骤:
[0011]S1:提供一半导体衬底，在所述半导体衬底上形成金属垫层；
[0012]S2:在所述金属垫层上形成一金属阻挡层；
[0013]S3:在所述金属阻挡层上形成介质层，并在所述介质层中形成至少一个凹槽；所述凹槽底部暴露出所述金属阻挡层表面；
[0014]S4:在所述凹槽的底部及侧壁表面形成粘附层；
[0015]S5:在所述凹槽中填充满SiGe材料，形成SiGe栓塞。
[0016]可选地，所述金属阻挡层为Ta/TaN复合层、TaN层、Ti/TiN层复合层或TiN层。
[0017]可选地，所述金属阻挡层的厚度为100?5000埃。
[0018]可选地，采用物理气相沉积法形成所述金属阻挡层。
[0019]可选地，所述金属垫层为铝垫或铜垫。
[0020]可选地，所述半导体衬底中包括CMOS器件及与所述CMOS器件连接的金属互连层。
[0021]可选地，所述金属垫层与所述金属互连层连接。
[0022]可选地，于所述步骤S5中，在形成SiGe栓塞之后，以所述SiGe栓塞为锚点在所述半导体衬底上方形成微型机电系统MEMS器件。
[0023]本发明还提供一种半导体结构，包括:
[0024]半导体衬底；
[0025]形成于所述半导体衬底上的金属垫层；
[0026]形成于所述金属垫层上的金属阻挡层；
[0027]形成于所述金属阻挡层上的介质层；
[0028]及至少一个SiGe栓塞；所述SiGe栓塞形成于所述介质层中且底部到达所述金属阻挡层表面；所述SiGe栓塞外侧面及底部被粘附层所包围。
[0029]可选地，所述金属阻挡层为Ta/TaN复合层、TaN层、Ti/TiN层复合层或TiN层。
[0030]可选地，所述金属垫层为铝垫或铜垫。
[0031]如上所述，本发明的一种半导体结构及其制作方法，具有以下有益效果:本发明通过在金属垫层上形成金属阻挡层，不受凹槽阶梯覆盖率的影响，简单而有效避免了金属垫层与SiGe栓塞的反应，能够完全避免火山缺陷的出现，提高器件性能。本发明的半导体结构不会增加器件的横向面积，对于器件的纵向厚度增加也可以忽略不计，有利于器件的小型化。
【附图说明】
[0032]图1显示为本发明的半导体结构的制作方法的工艺流程图。
[0033]图2显示为本发明的半导体结构的制作方法中在半导体衬底上形成金属垫层的示意图。
[0034]图3显示为本发明的半导体结构的制作方法中在金属垫层上形成金属阻挡层的示意图。
[0035]图4显示为本发明的半导体结构的制作方法中在金属阻挡层上形成介质层并形成凹槽的示意图。
[0036]图5显示为本发明的半导体结构的制作方法中在凹槽的底部及侧壁表面形成粘附层的示意图。
[0037]图6显示为本发明的半导体结构的制作方法中在凹槽中填充SiGe材料形成SiGe检塞的不意图。
[0038]图7显示为本发明的半导体结构的制作方法中以SiGe栓塞为锚点形成微型机电系统MEMS器件的示意图。
[0039]元件标号说明
[0040]SI ?S5 步骤
[0041]I半导体衬底
[0042]2金属垫层
[0043]3金属阻挡层
[0044]4介质层
[0045]5 凹槽
[0046]6粘附层
[0047]7SiGe 栓塞
[0048]8微型机电系统MEMS器件
【具体实施方式】
[0049]以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的【具体实施方式】加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
[0050]请参阅I至图7。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0051]本发明提供一种半导体结构的制作方法，请参阅图1，显示为该方法的工艺流程图，包括以下步骤:
[0052]步骤S1:提供一半导体衬底，在所述半导体衬底上形成金属垫层；
[0053]步骤S2:在所述金属垫层上形成一金属阻挡层；
[0054]步骤S3:在所述金属阻挡层上形成介质层，并在所述介质层中形成至少一个凹槽；所述凹槽底部暴露出所述金属阻挡层表面；
[0055]步骤S4:在所述凹槽的底部及侧壁表面形成粘附层；
[0056]步骤S5:在所述凹槽中填充满SiGe材料，形成SiGe栓塞。
[0057]首先请参阅图2，执行步骤S1:提供一半导体衬底1，在所述半导体衬底上形成金属垫层2。
[0058]具体的，所述半导体衬底I可以为硅、锗、S01、II1-V族等半导体材料，所述半导体衬底I中还可以包括CMOS器件如PM0S、NM0S等晶体管结构及与所述CMOS器件连接的金属互连层。所述金属垫层2为铝垫或铜垫，可采用蒸发、溅射、电镀等方法沉积并图形化得到。 [0059]本实施例中，所述半导体衬底I优选为包括CMOS器件及与所述CMOS器件连接的金属互连层，所述金属垫层2优选为铝垫，其中，所述金属垫层2与所述金属互连层连接用以作为信号输入或输出端。
[0060]接着请参阅图3，执行步骤S2:在所述金属垫层2上形成一金属阻挡层3。
[0061]具体的，采用物理气相沉积法(PVD)或其它沉积方法在所述金属垫层2上形成所述金属阻挡层3。所述金属阻挡层3可以为Ta/TaN复合层(下层为Ta，上层为TaN)、TaN层、Ti/TiN层复合层或TiN层。所述金属阻挡层3的厚度范围为100?5000埃，本实施例中，所述金属阻挡层3的厚度优选为1000埃。
[0062]然后请参阅图4，执行步骤S3:在所述金属阻挡层3上形成介质层4，并在所述介质层4中形成至少一个凹槽5 ;所述凹槽5底部暴露出所述金属阻挡层3表面。
[0063]具体的，采用化学气相沉积法(CVD)或其它沉积方法在所述金属阻挡层3上形成所述介质层4，所述介质层4可以为二氧化硅层、氮化硅层、低K介质层等，所述介质层4还可以为多层复合结构，其中多层复合结构中可以包含S1N层。
[0064]具体的，通过光刻及刻蚀等常规半导体工艺在所述介质层4中形成所述凹槽5。在刻蚀过程中，可以进行适当的过刻蚀以暴露出所述金属阻挡层3表面。
[0065]再请参阅图5，执行步骤S4:在所述凹槽5的底部及侧壁表面形成粘附层6。
[0066]具体的，采用化学气相沉积或其它沉积方法形成所述粘附层6，所述粘附层6的材料优选为TiN。
[0067]最后请参阅图6，执行步骤S5:在所述凹槽5中填充满SiGe材料，形成SiGe栓塞7。
[0068]由于SiGe材料很容易与铜垫或铝垫反应，于所述步骤S4中形成的粘附层6具有阻挡所述SiGe栓塞7与所述金属垫层2反应的作用，然而，由于形成所述粘附层6时受阶梯覆盖率的影响，所述凹槽5底部的粘附层厚度较薄或比较脆弱，使得阻挡作用削弱，所述金属垫层2很容易与所述SiGe栓塞7发生反应生成缺陷，该缺陷会钻到所述SiGe栓塞7表面，形成火山状残留物，严重影响器件性能。
[0069]当然也可以通过加厚所述凹槽底部的粘附层厚度来降低缺陷生成率，然而所述凹槽底部的粘附层厚度增加，所述凹槽侧壁的粘附层厚度亦增加，且增加的幅度更大，多个凹槽增加的厚度叠加，导致器件横向面积显著增大，不利于器件的小型化需求。
[0070]本发明通过直接在所述金属垫层2上形成所述金属阻挡层3，多组实验结果证明，火山状缺陷的出现的概率为零，说明在所述金属垫层2上形成所述金属阻挡层3可以有效避免SiGe栓塞7与所述金属垫层2反应，并且本发明的半导体结构的制作方法不会增加器件的横向面积，对于器件的纵向厚度增加也可以忽略不计。[0071 ] 进一步的，在形成SiGe栓塞7之后，可以以所述SiGe栓塞7为锚点在所述半导体衬底上方形成微型机电系统MEMS器件或其它器件。请参阅图7，显示为本发明的半导体结构的制作方法中以SiGe栓塞为锚点形成微型机电系统MEMS器件8的示意图。
[0072]具体的，所述微型机电系统MEMS器件8包括以所述SiGe栓塞7为锚点的悬臂梁结构或其它悬浮结构，作为各种传感器或振荡器等。所述微型机电系统MEMS器件可以采用常规的CMOS工艺制成，如光刻、蚀刻工艺(例如湿蚀刻、干蚀刻、等离子体蚀刻)、沉积工艺、平整工艺等。以图7所示结构为例，通过先沉积牺牲层、再沉积SiGe层并图形化、最后腐蚀去掉所述牺牲层得到悬浮微结构。
[0073]由于所述金属垫层2上形成有所述金属阻挡层3，能够有效避免SiGe栓塞7与所述金属垫层2反应，因此可以得到性能良好的CMOS上MEMS器件或其它器件。
[0074]本发明还提供一种半导体结构，请参阅图6，显示为所述半导体结构的剖面结构示意图，包括:
[0075]半导体衬底I ;
[0076]形成于所述半导体衬底I上的金属垫层2 ；
[0077]形成于所述金属垫层2上的金属阻挡层3 ；
[0078]形成于所述金属阻挡层3上的介质层4 ；
[0079]及至少一个SiGe栓塞7 ;所述SiGe栓塞7形成于所述介质层中且底部到达所述金属阻挡层表面；所述SiGe栓塞7外侧面及底部被粘附层6所包围。
[0080]具体的，所述半导体衬底I可以为硅、锗、S01、II1-V族等半导体材料，所述半导体衬底I中还可以包括CMOS器件如PM0S、NM0S等晶体管结构及与所述CMOS器件连接的金属互连层。所述金属阻挡层3为Ta/TaN复合层、TaN层、Ti/TiN层复合层或TiN层。所述金属垫层2为铝垫或铜垫。
[0081]进一步的，所述半导体结构还包括形成于所述SiGe栓塞7上方、以所述SiGe栓塞7为锚点的微型机电系统MEMS器件8 (如图7所示)。
[0082]本发明的半导体结构中，所述金属垫上形成有金属阻挡层，能够简单有效避免SiGe栓塞7与所述金属垫层2反应，避免火山缺陷的出现，且该半导体结构可以降低器件尺寸，有利于满足器件的小型化需求，可以作为性能优良的CMOS上MEMS器件或其它器件。
[0083]综上所述，本发明的半导体结构及其制作方法通过在金属垫层上形成金属阻挡层，不受凹槽阶梯覆盖率的影响，简单而有效地避免了金属垫层与SiGe栓塞的反应，能够完全避免火山缺陷的出现，提高器件性能。本发明的半导体结构不会增加器件的横向面积，对于器件的纵向厚度增加也可以忽略不计，有利于器件的小型化。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
[0084]上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
【主权项】
1.一种半导体结构的制作方法，其特征在于，至少包括以下步骤: S1:提供一半导体衬底，在所述半导体衬底上形成金属垫层； 52:在所述金属垫层上形成一金属阻挡层； 53:在所述金属阻挡层上形成介质层，并在所述介质层中形成至少一个凹槽；所述凹槽底部暴露出所述金属阻挡层表面； 54:在所述凹槽的底部及侧壁表面形成粘附层； 55:在所述凹槽中填充满SiGe材料，形成SiGe栓塞。2.根据权利要求1所述的半导体结构的制作方法，其特征在于:所述金属阻挡层为Ta/TaN見合层、TaN层、Ti/TiN层見合层或TiN层。3.根据权利要求1所述的半导体结构的制作方法，其特征在于:所述金属阻挡层的厚度为100?5000埃。4.根据权利要求1所述的半导体结构的制作方法，其特征在于:采用物理气相沉积法形成所述金属阻挡层。5.根据权利要求1所述的半导体结构的制作方法，其特征在于:所述金属垫层为铝垫或铜垫。6.根据权利要求1所述的半导体结构的制作方法，其特征在于:所述半导体衬底中包括CMOS器件及与所述CMOS器件连接的金属互连层。7.根据权利要求6所述的半导体结构的制作方法，其特征在于:所述金属垫层与所述金属互连层连接。8.根据权利要求1?7任意一项所述的半导体结构的制作方法，其特征在于:于所述步骤S5中，在形成SiGe栓塞之后，以所述SiGe栓塞为锚点在所述半导体衬底上方形成微型机电系统MEMS器件。9.一种半导体结构，其特征在于，包括: 半导体衬底； 形成于所述半导体衬底上的金属垫层； 形成于所述金属垫层上的金属阻挡层； 形成于所述金属阻挡层上的介质层； 及至少一个SiGe栓塞；所述SiGe栓塞形成于所述介质层中且底部到达所述金属阻挡层表面；所述SiGe栓塞外侧面及底部被粘附层所包围。10.根据权利要求9所述的半导体结构，其特征在于:所述金属阻挡层为Ta/TaN复合层、TaN层、Ti/TiN层見合层或TiN层。11.根据权利要求9所述的半导体结构，其特征在于:所述金属垫层为铝垫或铜垫。
【专利摘要】本发明提供一种半导体结构及其制作方法，该结构包括：半导体衬底；形成于所述半导体衬底上的金属垫层；形成于所述金属垫层上的金属阻挡层；形成于所述金属阻挡层上的介质层；及至少一个SiGe栓塞；所述SiGe栓塞形成于所述介质层中且底部到达所述金属阻挡层表面；所述SiGe栓塞外侧面及底部被粘附层所包围。本发明的半导体结构及其制作方法通过在金属垫层上形成金属阻挡层，不受凹槽阶梯覆盖率的影响，简单而有效地避免了金属垫层与SiGe栓塞的反应，能够完全避免火山缺陷的出现，提高器件性能。本发明的半导体结构不会增加器件的横向面积，对于器件的纵向厚度增加也可以忽略不计，有利于器件的小型化。
【IPC分类】H01L23/528, H01L21/768, H01L23/532
【公开号】CN104900582
【申请号】CN201410081019
【发明人】李杨珍, 郑召星, 袁俊, 董方亮
【申请人】中芯国际集成电路制造(上海)有限公司
【公开日】2015年9月9日
【申请日】2014年3月6日
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