一种半导体器件的制作方法
一种半导体器件的制作方法
【技术领域】
[0001]本发明涉及半导体制造工艺，尤其涉及一种半导体器件的制作方法。
【背景技术】
[0002]随着集成电路(Integrate Circuit,简称IC)芯片设计与制造工艺的迅猛发展，IC芯片的设计尺寸变得越来越小，这种芯片减薄要求使得芯片制造工艺面临诸多挑战。在半导体IC芯片制造工艺中，两个金属互连层之间由层间介质分隔开来，两个金属互连层之间的电连接通常由通孔来完成。而在形成上部金属互连层之前，需要在层间介质上形成通孔。在半导体工艺制程的节点达到28nm及以下时，往往需要在金属互连层的层间介质上蚀刻一些Kelvin结构的金属通孔，这些通孔称为Kelvin通孔。
[0003]详细的，请参考图1A-1F，其为现有的半导体器件制作方法的各步骤相应结构的示意性剖面图。
[0004]如图1A所示，首先，在半导体衬底100表面依次形成第一阻挡层110、第一低k层间介电层120、TEOS掩膜层130和硬掩膜层140。
[0005]如图1B所示，然后，依次刻蚀所述硬掩膜层140、TEOS掩膜层130、第一低k层间介电层120和第一阻挡层110，以形成第一沟槽150，所述第一沟槽150暴露半导体衬底100的表面。
[0006]如图1C所示，随后，在第一沟槽150内以及硬掩膜层140表面形成第一金属层160,所述第一金属层160的材料优选为金属铜。
[0007]如图1D所示，接着，执行化学机械研磨工艺，直到硬掩膜层140和TEOS掩膜层130被完全去除，暴露出第一低K层间介电层120的表面，即形成了第一金属互连线170。
[0008]如图1E所示，接下来，在第一低k介电层120和第一金属互连线170表面形成中间阻挡层111，所述中间阻挡层的材料可选掺氮的碳化硅。
[0009]接下来，即可形成与第一金属互连线电连接的第二金属互连线，形成第二金属互连线的步骤与形成第一金属互连线类似。
[0010]如图1F所示，首先，在中间阻挡层表面依次形成第二低k层间介电层121，TE0S掩膜层和第二硬掩膜层；然后，刻蚀第二硬掩膜层，TEOS掩膜层和第二低k层间介电层，形成第二沟槽；接着，刻蚀第二沟槽的底部的第二低k层间介电层，再刻蚀第二沟槽底部的中间阻挡层以及部分第一低k层间介电层，以形成通孔180，所述通孔的截面宽度大于第一沟槽的截面宽度，小于第二沟槽的截面宽度，所述通孔底端位于第一低k介电层内；接着，在第二沟槽和通孔内以及第二硬掩膜层表面形成第二金属层；最后，执行第二化学机械研磨工艺，直至去除第二硬掩膜层，以形成与第一金属互连线电连接的第二金属互连线171。如此，重复上述步骤，即可形成多层金属互连线。在图1F中通孔的底部出现了凸起190，我们称为虎齿现象(Tiger Tooth)。
[0011]然而，在半导体工艺制程的节点达到28nm及以下时，结构设计时通孔底部特征尺寸(BCD)往往大于前一层金属顶部特征尺寸(TCD)，进而导致虎齿现象的出现。虎齿现象的出现会降低金属层与通孔之间EM和TDDB寿命，而且不利于缺口处的金属填充。而现有技术通过通孔过刻蚀的方式，来改善这种虎齿现象，但是这种方式工艺窗口有限。
[0012]因此，急需一种新的制造方法，以克服现有技术中的不足。
【发明内容】
[0013]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0014]为了解决现有技术中存在的问题，本发明提出了一种制作半导体器件的方法，包括下列步骤:
[0015]提供半导体衬底；
[0016]在所述半导体衬底上依次形成第一阻挡层、第一层间介电层和第二阻挡层；
[0017]刻蚀所述第二阻挡层、所述第一层间介电层和所述第一阻挡层，以形成第一沟槽；
[0018]在所述第一沟槽内填充第一金属层；
[0019]执行第一化学机械研磨工艺，停止于所述第二阻挡层中，以形成第一金属互连线.
[0020]在所述第二阻挡层和所述第一金属互连线表面依次形成中间阻挡层、第二层间介电层和第三阻挡层；
[0021]在所述中间阻挡层、所述第二层间介电层和所述第三阻挡层中形成第二沟槽和通孔以露出所述第一金属互连线；
[0022]在所述第二沟槽和所述通孔中填充第二金属层。
[0023]优选地，所述通孔底端镶嵌于所述中间阻挡层内。
[0024]优选地，所述通孔的截面宽度大于所述第一沟槽的截面宽度，小于所述第二沟槽的截面览度。
[0025]优选地，所述第一阻挡层、所述第二阻挡层、所述中间阻挡层和所述第三阻挡层的厚度通过晶片允收测试系统来监测。
[0026]优选地，形成所述第二阻挡层之后，还包括依次形成TEOS掩膜层和硬掩膜层的步骤。
[0027]优选地，所述硬掩膜层为金属硬掩膜层。
[0028]优选地，所述第一层间介电层和所述第二层间介电层为低k介电材料或者超低k介电材料。
[0029]综上所示，根据本发明的制造工艺通过在层间介电层和硬掩膜层之间沉积阻挡层的方式，有效增大了工艺窗口，避免在通孔底端出现虎齿现象，进而提高器件的可靠性和良品率。
【附图说明】
[0030]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0031]附图中:
[0032]图1A-1F，其为现有的半导体器件制作方法的各步骤相应结构的示意性剖面图；
[0033]图2A-图2F为根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图；
[0034]图3为根据本发明示例性实施例的方法依次实施的步骤的流程图。
【具体实施方式】
[0035]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0036]为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的本发明的制造工艺通过在层间介电层与硬掩膜之间沉积阻挡层的方式避免虎齿现象的产生。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0037]应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0038][示例性实施例]
[0039]下面将结合剖面示意图对本发明进行更详细的描述，其中标示了本发明的优选实施例，应该理解本领域技术人员可以进行修改在此描述的本发明，而仍然实现本发明的有利效果。
[0040]如图2A所示，首先，在半导体衬底200表面依次形成第一阻挡层210、第一层间介电层220、第二阻挡层211、TEOS掩膜层230和第一硬掩膜层240。
[0041]所述半导体衬底200可以为多层基片(例如，具有覆盖电介质和金属膜的硅衬底)、分级基片、绝缘体上硅基片(SOI)、外延硅基片、部分处理的基片(包括集成电路及其他元件的一部分)。所述半导体衬底200中也可以形成有一层或者多层的金属互连线，所述金属互连线的材料可以为铝、银、铬、钥、镍、钯、钼、钛、钽、铜中的一种或者几种，所述金属互连线的材料优选为铜金属。
[0042]所述第一阻挡层210的材料优选为掺氮的碳化硅(NDC)，其可以通过化学气相沉积的方式形成。所述掺氮的碳化硅相比于第一层间介电层220的材料而言更为致密，可保护第一层间介电层220不受化学试剂的损伤。可以理解的是，本发明的第一阻挡层210的材料并不局限于掺氮的碳化娃，也可以是其它较为致密、且与第一层间介电层220的介电常数较为接近的材料，例如其它掺氮的硅化物。
[0043]其中，所述第一层间介电层的材料，可以为低k介电材料(形成的为低k介电层)，也可以为超低k介电材料(形成的为超低k介电层)。在本实施例中，该介电层优选采用超低k介电材料。尤其地，当半导体器件采用工艺节点为32nm及以下的制程时，该介电层优选采用超低k介电材料。一般而言，低k介电材料是指介电常数(k值)小于4的介电材料 ，超低k介电材料是指介电常数(k值)小于2的介电材料。通常采用化学气相旋涂工艺(S0G)、甩胶技术或化学气相沉积技术制备。
[0044]所述第二阻挡层211材料可以选自掺氮的碳化硅(NDC)或者掺氮的硅化物，其可以通过化学气相沉积的方式形成，优选掺氮的碳化硅(NDC)。作为一个实例，形成第二阻挡层211的厚度为100埃?1000埃。在本实施例中，通过晶片允收测试系统(WAT)来监测阻挡层厚度。
[0045]所述TEOS硬掩膜层230材料为由等离子体增强型化学气相沉积工艺制备的TEOS (PETEOS)，采用TEOS作为原料生长氧化硅膜时，因TEOS的表面迁移率大，可避免低密度区域或空洞的产生，可覆盖高宽比大1:1的互连线空间。本实施例中，形成TEOS硬掩膜层230的厚度为50埃?100埃。由于TEOS硬掩膜层的等离子体增强沉积工艺是现有技术中常用的硬掩膜工艺，在此不再赘述。
[0046]所述硬掩膜层240材料可为金属硬掩膜。所述金属硬掩膜金属掩膜层的材料为采用化学气相沉积或者物理气相沉积形成的TaN或者TiN。
[0047]接着，在硬掩膜层240上形成三层掩膜结构(Tr1-1ayer)(未示出)，优选地，所述PR三层硬掩膜结构由依次形成的底部抗反射涂层(BARC)、低温氧化层(LTO)以及光阻层构成。相比于单独形成一层光阻层而言，利用三层掩膜结构共同做掩膜，可以降低光阻层的厚度，提高光刻分辨率，有利于形成尺寸较小的图形。详细的，首先利用光刻工艺，图形化所述光阻层；然后以图形化的光阻层为掩膜，依次刻蚀低温氧化层和底部抗反射涂层。
[0048]随后，如图2B所示，依次刻蚀所述硬掩膜层240、TEOS硬掩膜层230、第二阻挡层
211、第一层间介电层220和第一阻挡层210,以形成第一沟槽250,所述第一沟槽250暴露半导体衬底200的表面。采用干法刻蚀方法完成所述刻蚀过程，以形成沟槽250。干法蚀刻工艺包括但不限于:反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。最好通过一个或者多个RIE步骤进行干法蚀刻。作为一个实施例，在刻蚀硬掩膜层和阻挡层过程中，控制氧化物和氮化物的刻蚀选择比为1:1。
[0049]接着，如图2C所示，在第一沟槽250内以及第一硬掩膜层表面形成第一金属层260。所述第一金属层260的材料例如是金属铜,可通过物理气相沉积或者电镀的方式形成第一金属层260。
[0050]如图2D所示，接下来执行第一次化学机械研磨工艺，去除硬掩膜240层、TEOS硬掩膜层230和部分厚度的第一金属层260，而停止于所述第二阻挡层211中，以形成第一金属互连线270，即完成了一层金属互连线的制作工艺。
[0051]在本发明的一个具体实施例中，所述第二阻挡层的211的厚度较薄(优选150埃?200埃)，在执行第一次化学机械研磨工艺时，可保留全部的第二阻挡层211，也就是说，去除第一硬掩膜层240和第一 TEOS硬掩膜层230后即停止研磨。
[0052]在本实施例的另一个具体实例中，也可先形成较厚的第二阻挡层(例如大于200埃)，执行第一次化学机械研磨工艺时，再去除部分厚度的第二阻挡层，而仅保留预定厚度(如150?200埃)的第二阻挡层，也可在减小工艺控制难度的前提下，确保第二阻挡层不会由于厚度过大而影响整体的介电层的介电常数，确保最终的电性测试结构符合要求。
[0053]如图2E所示，接下来，在第二阻挡层211和第一金属互连线270表面沉积中间阻挡层212，所述中间阻挡层212的材料可选掺氮的碳化硅，其可以通过化学气相沉积的方式形成。
[0054]接下来，即可形成与第一金属互连线电连接的第二金属互连线，形成第二金属互连线的步骤与形成第一金属互连线类似。
[0055]如图2F所示，首先，在中间阻挡层表面依次形成第二层间介电层221，TE0S硬掩膜层、第三阻挡层213和硬掩膜层；然后，刻蚀硬掩膜层、TEOS硬掩膜层、第三阻挡层213和部分第二层间介电层，形成第二沟槽；接着，刻蚀第二沟槽的底部的第二层间介电层，再刻蚀第二沟槽底部的部分中间阻挡层，直到暴露出第一金属互连线的顶面，以形成镶嵌于中间阻挡层内的通孔280，所述通孔的截面宽度大于第一沟槽截面宽度，小于第二沟槽的截面宽度；接着，在第二沟槽和通孔内以及硬掩膜层表面形成第二金属层；最后，执行第二化学机械研磨工艺，直至去除硬掩膜层，以形成与第一金属互连线电连接的第二金属互连线271。如此，重复上述步骤，即可形成多层金属互连线。
[0056]通过此方法所形成的镶嵌在阻挡层内的通孔的底端未出现虎齿现象，避免了金属填充空隙的产生，增大了 EM和TDDB窗口，进而提高器件的可靠性和良品率。
[0057]参照图3，其中示出了根据本发明示例性实施例的方法依次实施的步骤的流程图，用于简要示出整个制造工艺的流程。
[0058]在步骤301中，提供半导体衬底；在半导体衬底上依次形成第一阻挡层、第一层间介电层和第二阻挡层。
[0059]在步骤302中，刻蚀第二阻挡层、第一层间介电层和第一阻挡层，以形成第一沟槽；在第一沟槽内填充第一金属层。
[0060]在步骤303中，执行第一化学机械研磨工艺，停止于第二阻挡层中，以形成第一金属互连线。
[0061]在步骤304中，在第二阻挡层和第一金属互连线表面依次形成中间阻挡层、第二层间介电层和第三阻挡层。
[0062]在步骤305中，在中间阻挡层、第二层间介电层和第三阻挡层中形成第二沟槽和通孔以露出第一金属互连线。
[0063]在步骤306中，在第二沟槽和通孔中填充第二金属层。
[0064]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【主权项】
1.一种半导体器件的制作方法，包括: 提供半导体衬底； 在所述半导体衬底上依次形成第一阻挡层、第一层间介电层和第二阻挡层； 刻蚀所述第二阻挡层、所述第一层间介电层和所述第一阻挡层，以形成第一沟槽； 在所述第一沟槽内填充第一金属层； 执行第一化学机械研磨工艺，停止于所述第二阻挡层中，以形成第一金属互连线； 在所述第二阻挡层和所述第一金属互连线表面依次形成中间阻挡层、第二层间介电层和第三阻挡层； 在所述中间阻挡层、所述第二层间介电层和所述第三阻挡层中形成第二沟槽和通孔以露出所述第一金属互连线； 在所述第二沟槽和所述通孔中填充第二金属层。2.如权利要求1所述的半导体器件的制作方法，其特征在于，所述通孔底端镶嵌于所述中间阻挡层内。3.如权利要求1所述的半导体器件的制作方法，其特征在于，所述通孔的截面宽度大于所述第一沟槽的截面宽度，小于所述第二沟槽的截面宽度。4.如权利要求1所述的半导体器件的制作方法，其特征在于，所述第一阻挡层、所述第二阻挡层、所述中间阻挡层和所述第三阻挡层的厚度通过晶片允收测试系统来监测。5.如权利要求1所述的半导体器件的制作方法，其特征在于，形成所述第二阻挡层之后，还包括依次形成TEOS掩膜层和硬掩膜层的步骤。6.如权利要求5所述的半导体器件的制作方法，其特征在于，所述硬掩膜层为金属硬掩膜层。7.如权利要求1所述的半导体器件的制作方法，其特征在于，所述第一层间介电层和所述第二层间介电层为低k介电材料或者超低k介电材料。
【专利摘要】本发明提供一种半导体器件的制作方法，所述方法包括：提供半导体衬底；在所述半导体衬底上依次形成第一阻挡层、第一层间介电层和第二阻挡层；刻蚀所述第二阻挡层、所述第一层间介电层和所述第一阻挡层，以形成第一沟槽；在所述第一沟槽内填充第一金属层；执行第一化学机械研磨工艺，停止于所述第二阻挡层中，以形成第一金属互连线；在所述第二阻挡层和所述第一金属互连线表面依次形成中间阻挡层、第二层间介电层和第三阻挡层；在所述中间阻挡层、所述第二层间介电层和所述第三阻挡层中形成第二沟槽和通孔以露出所述第一金属互连线；在所述第二沟槽和所述通孔中填充第二金属层。上述方法避免了通孔底端出现虎齿现象，提高了器件的可靠性和良品率。
【IPC分类】H01L21/768
【公开号】CN104900583
【申请号】CN201410081261
【发明人】胡敏达, 张城龙
【申请人】中芯国际集成电路制造(上海)有限公司, 中芯国际集成电路制造(北京)有限公司
【公开日】2015年9月9日
【申请日】2014年3月6日
【技术领域】
[0001]本发明涉及半导体制造工艺，尤其涉及一种半导体器件的制作方法。
【背景技术】
[0002]随着集成电路(Integrate Circuit,简称IC)芯片设计与制造工艺的迅猛发展，IC芯片的设计尺寸变得越来越小，这种芯片减薄要求使得芯片制造工艺面临诸多挑战。在半导体IC芯片制造工艺中，两个金属互连层之间由层间介质分隔开来，两个金属互连层之间的电连接通常由通孔来完成。而在形成上部金属互连层之前，需要在层间介质上形成通孔。在半导体工艺制程的节点达到28nm及以下时，往往需要在金属互连层的层间介质上蚀刻一些Kelvin结构的金属通孔，这些通孔称为Kelvin通孔。
[0003]详细的，请参考图1A-1F，其为现有的半导体器件制作方法的各步骤相应结构的示意性剖面图。
[0004]如图1A所示，首先，在半导体衬底100表面依次形成第一阻挡层110、第一低k层间介电层120、TEOS掩膜层130和硬掩膜层140。
[0005]如图1B所示，然后，依次刻蚀所述硬掩膜层140、TEOS掩膜层130、第一低k层间介电层120和第一阻挡层110，以形成第一沟槽150，所述第一沟槽150暴露半导体衬底100的表面。
[0006]如图1C所示，随后，在第一沟槽150内以及硬掩膜层140表面形成第一金属层160,所述第一金属层160的材料优选为金属铜。
[0007]如图1D所示，接着，执行化学机械研磨工艺，直到硬掩膜层140和TEOS掩膜层130被完全去除，暴露出第一低K层间介电层120的表面，即形成了第一金属互连线170。
[0008]如图1E所示，接下来，在第一低k介电层120和第一金属互连线170表面形成中间阻挡层111，所述中间阻挡层的材料可选掺氮的碳化硅。
[0009]接下来，即可形成与第一金属互连线电连接的第二金属互连线，形成第二金属互连线的步骤与形成第一金属互连线类似。
[0010]如图1F所示，首先，在中间阻挡层表面依次形成第二低k层间介电层121，TE0S掩膜层和第二硬掩膜层；然后，刻蚀第二硬掩膜层，TEOS掩膜层和第二低k层间介电层，形成第二沟槽；接着，刻蚀第二沟槽的底部的第二低k层间介电层，再刻蚀第二沟槽底部的中间阻挡层以及部分第一低k层间介电层，以形成通孔180，所述通孔的截面宽度大于第一沟槽的截面宽度，小于第二沟槽的截面宽度，所述通孔底端位于第一低k介电层内；接着，在第二沟槽和通孔内以及第二硬掩膜层表面形成第二金属层；最后，执行第二化学机械研磨工艺，直至去除第二硬掩膜层，以形成与第一金属互连线电连接的第二金属互连线171。如此，重复上述步骤，即可形成多层金属互连线。在图1F中通孔的底部出现了凸起190，我们称为虎齿现象(Tiger Tooth)。
[0011]然而，在半导体工艺制程的节点达到28nm及以下时，结构设计时通孔底部特征尺寸(BCD)往往大于前一层金属顶部特征尺寸(TCD)，进而导致虎齿现象的出现。虎齿现象的出现会降低金属层与通孔之间EM和TDDB寿命，而且不利于缺口处的金属填充。而现有技术通过通孔过刻蚀的方式，来改善这种虎齿现象，但是这种方式工艺窗口有限。
[0012]因此，急需一种新的制造方法，以克服现有技术中的不足。
【发明内容】
[0013]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0014]为了解决现有技术中存在的问题，本发明提出了一种制作半导体器件的方法，包括下列步骤:
[0015]提供半导体衬底；
[0016]在所述半导体衬底上依次形成第一阻挡层、第一层间介电层和第二阻挡层；
[0017]刻蚀所述第二阻挡层、所述第一层间介电层和所述第一阻挡层，以形成第一沟槽；
[0018]在所述第一沟槽内填充第一金属层；
[0019]执行第一化学机械研磨工艺，停止于所述第二阻挡层中，以形成第一金属互连线.
[0020]在所述第二阻挡层和所述第一金属互连线表面依次形成中间阻挡层、第二层间介电层和第三阻挡层；
[0021]在所述中间阻挡层、所述第二层间介电层和所述第三阻挡层中形成第二沟槽和通孔以露出所述第一金属互连线；
[0022]在所述第二沟槽和所述通孔中填充第二金属层。
[0023]优选地，所述通孔底端镶嵌于所述中间阻挡层内。
[0024]优选地，所述通孔的截面宽度大于所述第一沟槽的截面宽度，小于所述第二沟槽的截面览度。
[0025]优选地，所述第一阻挡层、所述第二阻挡层、所述中间阻挡层和所述第三阻挡层的厚度通过晶片允收测试系统来监测。
[0026]优选地，形成所述第二阻挡层之后，还包括依次形成TEOS掩膜层和硬掩膜层的步骤。
[0027]优选地，所述硬掩膜层为金属硬掩膜层。
[0028]优选地，所述第一层间介电层和所述第二层间介电层为低k介电材料或者超低k介电材料。
[0029]综上所示，根据本发明的制造工艺通过在层间介电层和硬掩膜层之间沉积阻挡层的方式，有效增大了工艺窗口，避免在通孔底端出现虎齿现象，进而提高器件的可靠性和良品率。
【附图说明】
[0030]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0031]附图中:
[0032]图1A-1F，其为现有的半导体器件制作方法的各步骤相应结构的示意性剖面图；
[0033]图2A-图2F为根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图；
[0034]图3为根据本发明示例性实施例的方法依次实施的步骤的流程图。
【具体实施方式】
[0035]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0036]为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的本发明的制造工艺通过在层间介电层与硬掩膜之间沉积阻挡层的方式避免虎齿现象的产生。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0037]应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0038][示例性实施例]
[0039]下面将结合剖面示意图对本发明进行更详细的描述，其中标示了本发明的优选实施例，应该理解本领域技术人员可以进行修改在此描述的本发明，而仍然实现本发明的有利效果。
[0040]如图2A所示，首先，在半导体衬底200表面依次形成第一阻挡层210、第一层间介电层220、第二阻挡层211、TEOS掩膜层230和第一硬掩膜层240。
[0041]所述半导体衬底200可以为多层基片(例如，具有覆盖电介质和金属膜的硅衬底)、分级基片、绝缘体上硅基片(SOI)、外延硅基片、部分处理的基片(包括集成电路及其他元件的一部分)。所述半导体衬底200中也可以形成有一层或者多层的金属互连线，所述金属互连线的材料可以为铝、银、铬、钥、镍、钯、钼、钛、钽、铜中的一种或者几种，所述金属互连线的材料优选为铜金属。
[0042]所述第一阻挡层210的材料优选为掺氮的碳化硅(NDC)，其可以通过化学气相沉积的方式形成。所述掺氮的碳化硅相比于第一层间介电层220的材料而言更为致密，可保护第一层间介电层220不受化学试剂的损伤。可以理解的是，本发明的第一阻挡层210的材料并不局限于掺氮的碳化娃，也可以是其它较为致密、且与第一层间介电层220的介电常数较为接近的材料，例如其它掺氮的硅化物。
[0043]其中，所述第一层间介电层的材料，可以为低k介电材料(形成的为低k介电层)，也可以为超低k介电材料(形成的为超低k介电层)。在本实施例中，该介电层优选采用超低k介电材料。尤其地，当半导体器件采用工艺节点为32nm及以下的制程时，该介电层优选采用超低k介电材料。一般而言，低k介电材料是指介电常数(k值)小于4的介电材料 ，超低k介电材料是指介电常数(k值)小于2的介电材料。通常采用化学气相旋涂工艺(S0G)、甩胶技术或化学气相沉积技术制备。
[0044]所述第二阻挡层211材料可以选自掺氮的碳化硅(NDC)或者掺氮的硅化物，其可以通过化学气相沉积的方式形成，优选掺氮的碳化硅(NDC)。作为一个实例，形成第二阻挡层211的厚度为100埃?1000埃。在本实施例中，通过晶片允收测试系统(WAT)来监测阻挡层厚度。
[0045]所述TEOS硬掩膜层230材料为由等离子体增强型化学气相沉积工艺制备的TEOS (PETEOS)，采用TEOS作为原料生长氧化硅膜时，因TEOS的表面迁移率大，可避免低密度区域或空洞的产生，可覆盖高宽比大1:1的互连线空间。本实施例中，形成TEOS硬掩膜层230的厚度为50埃?100埃。由于TEOS硬掩膜层的等离子体增强沉积工艺是现有技术中常用的硬掩膜工艺，在此不再赘述。
[0046]所述硬掩膜层240材料可为金属硬掩膜。所述金属硬掩膜金属掩膜层的材料为采用化学气相沉积或者物理气相沉积形成的TaN或者TiN。
[0047]接着，在硬掩膜层240上形成三层掩膜结构(Tr1-1ayer)(未示出)，优选地，所述PR三层硬掩膜结构由依次形成的底部抗反射涂层(BARC)、低温氧化层(LTO)以及光阻层构成。相比于单独形成一层光阻层而言，利用三层掩膜结构共同做掩膜，可以降低光阻层的厚度，提高光刻分辨率，有利于形成尺寸较小的图形。详细的，首先利用光刻工艺，图形化所述光阻层；然后以图形化的光阻层为掩膜，依次刻蚀低温氧化层和底部抗反射涂层。
[0048]随后，如图2B所示，依次刻蚀所述硬掩膜层240、TEOS硬掩膜层230、第二阻挡层
211、第一层间介电层220和第一阻挡层210,以形成第一沟槽250,所述第一沟槽250暴露半导体衬底200的表面。采用干法刻蚀方法完成所述刻蚀过程，以形成沟槽250。干法蚀刻工艺包括但不限于:反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。最好通过一个或者多个RIE步骤进行干法蚀刻。作为一个实施例，在刻蚀硬掩膜层和阻挡层过程中，控制氧化物和氮化物的刻蚀选择比为1:1。
[0049]接着，如图2C所示，在第一沟槽250内以及第一硬掩膜层表面形成第一金属层260。所述第一金属层260的材料例如是金属铜,可通过物理气相沉积或者电镀的方式形成第一金属层260。
[0050]如图2D所示，接下来执行第一次化学机械研磨工艺，去除硬掩膜240层、TEOS硬掩膜层230和部分厚度的第一金属层260，而停止于所述第二阻挡层211中，以形成第一金属互连线270，即完成了一层金属互连线的制作工艺。
[0051]在本发明的一个具体实施例中，所述第二阻挡层的211的厚度较薄(优选150埃?200埃)，在执行第一次化学机械研磨工艺时，可保留全部的第二阻挡层211，也就是说，去除第一硬掩膜层240和第一 TEOS硬掩膜层230后即停止研磨。
[0052]在本实施例的另一个具体实例中，也可先形成较厚的第二阻挡层(例如大于200埃)，执行第一次化学机械研磨工艺时，再去除部分厚度的第二阻挡层，而仅保留预定厚度(如150?200埃)的第二阻挡层，也可在减小工艺控制难度的前提下，确保第二阻挡层不会由于厚度过大而影响整体的介电层的介电常数，确保最终的电性测试结构符合要求。
[0053]如图2E所示，接下来，在第二阻挡层211和第一金属互连线270表面沉积中间阻挡层212，所述中间阻挡层212的材料可选掺氮的碳化硅，其可以通过化学气相沉积的方式形成。
[0054]接下来，即可形成与第一金属互连线电连接的第二金属互连线，形成第二金属互连线的步骤与形成第一金属互连线类似。
[0055]如图2F所示，首先，在中间阻挡层表面依次形成第二层间介电层221，TE0S硬掩膜层、第三阻挡层213和硬掩膜层；然后，刻蚀硬掩膜层、TEOS硬掩膜层、第三阻挡层213和部分第二层间介电层，形成第二沟槽；接着，刻蚀第二沟槽的底部的第二层间介电层，再刻蚀第二沟槽底部的部分中间阻挡层，直到暴露出第一金属互连线的顶面，以形成镶嵌于中间阻挡层内的通孔280，所述通孔的截面宽度大于第一沟槽截面宽度，小于第二沟槽的截面宽度；接着，在第二沟槽和通孔内以及硬掩膜层表面形成第二金属层；最后，执行第二化学机械研磨工艺，直至去除硬掩膜层，以形成与第一金属互连线电连接的第二金属互连线271。如此，重复上述步骤，即可形成多层金属互连线。
[0056]通过此方法所形成的镶嵌在阻挡层内的通孔的底端未出现虎齿现象，避免了金属填充空隙的产生，增大了 EM和TDDB窗口，进而提高器件的可靠性和良品率。
[0057]参照图3，其中示出了根据本发明示例性实施例的方法依次实施的步骤的流程图，用于简要示出整个制造工艺的流程。
[0058]在步骤301中，提供半导体衬底；在半导体衬底上依次形成第一阻挡层、第一层间介电层和第二阻挡层。
[0059]在步骤302中，刻蚀第二阻挡层、第一层间介电层和第一阻挡层，以形成第一沟槽；在第一沟槽内填充第一金属层。
[0060]在步骤303中，执行第一化学机械研磨工艺，停止于第二阻挡层中，以形成第一金属互连线。
[0061]在步骤304中，在第二阻挡层和第一金属互连线表面依次形成中间阻挡层、第二层间介电层和第三阻挡层。
[0062]在步骤305中，在中间阻挡层、第二层间介电层和第三阻挡层中形成第二沟槽和通孔以露出第一金属互连线。
[0063]在步骤306中，在第二沟槽和通孔中填充第二金属层。
[0064]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【主权项】
1.一种半导体器件的制作方法，包括: 提供半导体衬底； 在所述半导体衬底上依次形成第一阻挡层、第一层间介电层和第二阻挡层； 刻蚀所述第二阻挡层、所述第一层间介电层和所述第一阻挡层，以形成第一沟槽； 在所述第一沟槽内填充第一金属层； 执行第一化学机械研磨工艺，停止于所述第二阻挡层中，以形成第一金属互连线； 在所述第二阻挡层和所述第一金属互连线表面依次形成中间阻挡层、第二层间介电层和第三阻挡层； 在所述中间阻挡层、所述第二层间介电层和所述第三阻挡层中形成第二沟槽和通孔以露出所述第一金属互连线； 在所述第二沟槽和所述通孔中填充第二金属层。2.如权利要求1所述的半导体器件的制作方法，其特征在于，所述通孔底端镶嵌于所述中间阻挡层内。3.如权利要求1所述的半导体器件的制作方法，其特征在于，所述通孔的截面宽度大于所述第一沟槽的截面宽度，小于所述第二沟槽的截面宽度。4.如权利要求1所述的半导体器件的制作方法，其特征在于，所述第一阻挡层、所述第二阻挡层、所述中间阻挡层和所述第三阻挡层的厚度通过晶片允收测试系统来监测。5.如权利要求1所述的半导体器件的制作方法，其特征在于，形成所述第二阻挡层之后，还包括依次形成TEOS掩膜层和硬掩膜层的步骤。6.如权利要求5所述的半导体器件的制作方法，其特征在于，所述硬掩膜层为金属硬掩膜层。7.如权利要求1所述的半导体器件的制作方法，其特征在于，所述第一层间介电层和所述第二层间介电层为低k介电材料或者超低k介电材料。
【专利摘要】本发明提供一种半导体器件的制作方法，所述方法包括：提供半导体衬底；在所述半导体衬底上依次形成第一阻挡层、第一层间介电层和第二阻挡层；刻蚀所述第二阻挡层、所述第一层间介电层和所述第一阻挡层，以形成第一沟槽；在所述第一沟槽内填充第一金属层；执行第一化学机械研磨工艺，停止于所述第二阻挡层中，以形成第一金属互连线；在所述第二阻挡层和所述第一金属互连线表面依次形成中间阻挡层、第二层间介电层和第三阻挡层；在所述中间阻挡层、所述第二层间介电层和所述第三阻挡层中形成第二沟槽和通孔以露出所述第一金属互连线；在所述第二沟槽和所述通孔中填充第二金属层。上述方法避免了通孔底端出现虎齿现象，提高了器件的可靠性和良品率。
【IPC分类】H01L21/768
【公开号】CN104900583
【申请号】CN201410081261
【发明人】胡敏达, 张城龙
【申请人】中芯国际集成电路制造(上海)有限公司, 中芯国际集成电路制造(北京)有限公司
【公开日】2015年9月9日
【申请日】2014年3月6日
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