具有线型气隙的半导体器件及其制造方法
具有线型气隙的半导体器件及其制造方法
【专利说明】具有线型气隙的半导体器件及其制造方法
[0001]相关申请的交叉引用
[0002]本申请要求2014年3月5日提交的申请号为10-2014-0025949的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
[0003]示例性实施例涉及半导体器件，且更具体地涉及包括线型气隙的半导体器件和制造所述半导体器件的方法。
【背景技术】
[0004]半导体器件通常在导电结构之间包括电介质材料。随着半导体器件变得更加高度集成，导电结构之间的距离变得更窄，这导致寄生电容增加。增加的寄生电容恶化了半导体器件的性能。
[0005]可以通过降低电介质材料的介电常数来降低寄生电容。然而，在电介质材料具有高介电常数的情况下，寄生电容可以降低多少是存在限制的。
【发明内容】
[0006]实施例针对能够降低导电结构之间的寄生电容的半导体器件和制造所述半导体器件的方法。
[0007]根据一个实施例，一种制造半导体器件的方法包括:在衬底之上形成第一层间电介质层；通过刻蚀所述第一层间电介质层形成第一接触孔；形成填充所述第一接触孔的初步第一导电插塞；在所述初步第一导电插塞之上形成包括位线的位线结构；通过刻蚀所述初步第一导电插塞来形成第一导电插塞，使得在所述第一接触孔的侧壁和所述第一导电插塞之间形成间隙；在所述间隙中形成绝缘插塞；形成包括牺牲间隔件且从所述绝缘插塞的上部之上延伸至所述位线结构的侧壁之上的多层间隔件；形成与所述位线结构和所述第一导电插塞相邻的第二导电插塞，所述多层间隔件和所述绝缘插塞位于所述位线结构和所述第一导电插塞与所述第二导电插塞之间；以及通过去除所述牺牲间隔件在所述多层间隔件内形成线型气隙。所述制造半导体器件的方法还可以包括在所述衬底的外围电路区中形成平面栅结构，其中，在与形成所述第一导电插塞和所述位线结构大体相同的时间形成所述平面栅结构。
[0008]根据另一个实施例，一种半导体器件包括:在衬底之上包括接触孔的层间电介质层；设置在接触孔中的第一导电插塞；包括位线且形成在第一导电插塞之上的位线结构；第二导电插塞，形成在第一导电插塞的侧壁之上，且进一步在位线结构的侧壁之上延伸；提供在第一导电插塞和第二导电插塞之间的绝缘插塞；设置在位线结构和第二导电插塞之间的线型气隙；第三导电插塞，形成在第二导电插塞之上，同时覆盖线型气隙的一部分；以及覆盖层，形成在第三导电插塞之上，同时覆盖线型气隙的其他部分。所述半导体器件还可以包括:保护间隔件，形成在第一导电插塞和绝缘插塞之间，且在位线结构的侧壁之上延伸。保护间隔件可以包括氮化硅；以及其中绝缘插塞可以包括氮化硅。所述半导体器件还可以包括:保护间隔件，形成在第一导电插塞和绝缘插塞之间，且在位线结构的侧壁之上延伸；第一间隔件，形成在绝缘插塞的上部之上且在保护间隔件的侧壁之上延伸；以及第二间隔件，形成在第一间隔件的侧壁之上，其中，线型气隙设置在第一间隔件和第二间隔件之间，以及其中，第一间隔件和第二间隔件共同包围线型气隙。保护间隔件、第一间隔件和第二间隔件可以分别包括氮化硅。第一导电插塞和第二导电插塞可以包括多晶硅，以及其中第三导电插塞可以包括金属材料。第一导电插塞和位线具有相同的线宽。所述半导体器件还可以包括:插塞隔离层，形成在位线结构和相邻的位线结构之间，且进一步将第二导电插塞与相邻的第二导电插塞隔离。所述半导体器件还可以包括:掩埋栅型晶体管，包括掩埋在衬底中的掩埋字线；以及与第三导电插塞耦接的存储元件。衬底可以包括存储器单元区和外围电路区，并且第一导电插塞、位线结构、第二导电插塞以及第三导电插塞形成在存储器单元区中。半导体器件还可以包括:形成在外围电路区的衬底之上的非掩埋栅型晶体管。
【附图说明】
[0009]图1A是说明根据一个实施例的半导体器件的平面图；
[0010]图1B详细说明第一间隔件结构；
[0011]图1C详细说明第二间隔件结构；
[0012]图2A是沿着图1A中所示的线A-A’截取的半导体器件的截面图；
[0013]图2B是沿着图1A中所示的线B-B’截取的半导体器件的截面图；
[0014]图2C是沿着图1A中所示的线C-C’截取的半导体器件的截面图；
[0015]图3A至图3Q描述制造图1A中所示的半导体器件的方法和沿着线A_A’截取的半导体器件的截面图；
[0016]图4A至图4Q描述制造图1A中所示的半导体器件的方法和沿着线B_B’截取的半导体器件的截面图；
[0017]图5说明存储卡；
[0018]图6是示出了电子系统的框图。
【具体实施方式】
[0019]以下将参照附图更详细描述示例性实施例。然而，实施例可以以不同形式修改，且不应被解释为限制性的。在各附图和实施例中，相似的附图标记表示相似的部分。
[0020]附图不一定按比例，且在一些情况下，为了清楚地说明实施例的特征，比例可以被夸大。当第一层被称作在第二层“上”或在衬底“上”时，其不仅表示第一层直接形成在第二层上或直接形成在衬底上的情况，而且还表示在第一层和第二层之间或在第一层和衬底之间存在第三层的情况。
[0021]图1A是说明根据一个实施例的半导体器件的平面图。图1B详细说明第一间隔件结构，图1C详细说明第二间隔件结构。
[0022]图2A是沿着图1A中所示的线A-A’截取的半导体器件的截面图。图2B是沿着图1A中所示的线B-B’截取的半导体器件的截面图。图2C是沿着图1A中所示的线C-C’截取的半导体器件的截面图。
[0023]参见图1A至图1C和图2A至图2C，衬底101包括存储器单元区100和外围电路区200。隔离层102形成在衬底101中。隔离层102限定有源层103。栅沟槽104形成在存储器单元区100的衬底101中。栅沟槽104被形成为横跨有源区103和隔离层102而延伸。栅绝缘层105形成在栅沟槽104的表面上。掩埋字线106形成在栅绝缘层105之上以填充每个栅沟槽104的一部分。第一杂质区124和第二杂质区125形成在有源区103中。第一杂质区124和第二杂质区125可以被称作源极区和漏极区。结果，包括掩埋字线106、第一杂质区124和第二杂质区125的掩埋栅型晶体管形成在存储器单元区100中。密封层107形成在掩埋字线106之上。包括位线109的位线结构沿着与掩埋字线106相交叉的方向延伸。
[0024]位线结构包括位线109和位线硬掩模110。位线109经由第一导电插塞108与每个有源区103的一部分親接。第一导电插塞108与第一杂质区124親接。第一杂质区124具有凹陷的表面R，且第一导电插塞108形成在凹陷的表面R上。第一导电插塞108可以是包括多晶娃的娃插塞。第一导电插塞108形成在第一接触孔112内部，所述第一接触孔112形成在第一层间电介质层111中。第一导电插塞108的线宽比第一接触孔112的直径窄。这在每个第一接触孔112的侧壁与每个第一导电插塞108之间留有间隙112G。间隙112G被第一间隔件结构SPl填充。
[0025]第一间隔件结构SPl包括保护间隔件113和绝缘插塞114。保护间隔件113形成在每个第一导电插塞108的侧壁上，绝缘插塞114填充间隙112G。绝缘插塞114设置在第一导电插塞108和第二导电插塞120之间。如上述，保护间隔件113和绝缘插塞114不完全地包围第一接触孔112的侧壁，但它们以设置在第一导电插塞108和第二导电插塞120之间的柱体形状形成。保护间隔件113可以在位线109的侧壁之上延伸。保护间隔件113保护位线109和第一导电插塞108。保护间隔件113和绝缘插塞114每个都可以包括氮化硅。另外，包括线型气隙116的第二间隔件结构SP2形成在位线结构的侧壁上。第二间隔件结构SP2包括保护间隔件113、第一间隔件115和第二间隔件117。第一间隔件115向上延伸至比位线结构的上表面低的水平高度。线型气隙116设置在第一间隔件115和第二间隔件117之间。线型气隙116延伸以与位线109的侧壁平行。第二间隔件117和第一间隔件115组合在一起密封线型气隙116。线型气隙116可以向上延伸至与第一间隔件115的上表面相同的水平高度。保护间隔件113、第一间隔件115和第二间隔件117每个都可以包括氮化硅。
[0026]储存节点接触插塞126可以与第二杂质区125耦接。储存节点接触插塞126可以形成在第二接触孔119内部，所述第二接触孔119形成在第二层间电介质层118中。第二层间电介质层118形成在位线结构之间以及储存节点接触插塞126之间。第二层间电介质层118可以用作将相邻的储存节点接触插塞126彼此隔离的插塞隔离层。储存节点接触插塞126包括第二导电插塞120和形成在第二导电插塞120之上的第三导电插塞121。第二导电插塞120可以包括娃插塞。娃插塞可以包括例如多晶娃。第三导电插塞121是包括鹤(W)的金属插塞。每个第三导电插塞121的一部分与每个位线结构的上部的预定区域重叠。
[0027]覆盖层122形成在第三导电插塞121之上。覆盖层122覆盖线型气隙116 ( S卩，在线型气隙116之上延伸)。
[0028]如上述，线型气隙116形成在位线结构和储存节点接触插塞126之间。线型气隙116形成在位线109的侧壁上。线型气隙116被覆盖层122和第三导电插塞121覆盖。每个线型气隙116的一部分被一个第三导电插塞121覆盖，并且所述线型气隙116的其他部分被覆盖层122覆盖。
[0029]电连接至第三导电插塞121的存储元件123可以分别形成在第三导电插塞121之上。存储元件123可以以各种形状形成。
[0030]存储元件123可以是电容器。因此，存储元件123可以包括接触第三导电插塞121的储存节点。储存节 点可以具有圆筒或柱体形状。电容器电介质层可以形成在储存节点的表面上。电容器电介质层可以包括例如氧化锆、氧化铝、氧化铪或它们的组合。例如，电容器电介质层可以具有层叠了第一氧化锆、氧化铝以及第二氧化锆的ZAZ结构。板节点形成在电容器电介质层之上。储存节点和板节点每个都可以包括含金属材料。
[0031]存储元件123可以包括可变电阻器，所述可变电阻器可以包括相变材料。根据一个实施例，可变电阻器可以包括过渡金属氧化物。根据另一个实施例，可变电阻器可以包括磁隧道结(MTJ)。
[0032]参见图1A和图2C，包括平面栅结构200G的晶体管形成在外围电路区200的有源区201之上。平面栅结构200G包括第一电极203、第二电极204和栅硬掩模205。第一电极203可以由与第一导电插塞108相同的材料形成。第二电极204可以由与位线109相同的材料形成。栅间隔件206形成在平面栅结构200的侧壁上。源极区207和漏极区208形成在有源区201中。栅绝缘层202形成在平面栅结构200和有源区201之间。
[0033]如上述，半导体器件包括掩埋字线106、位线109、储存节点接触插塞126和存储元件123。储存节点接触插塞126的第二导电插塞120通过线型气隙116与位线109的侧壁分隔开。因此，位线109和储存节点接触插塞126之间的寄生电容减小。
[0034]在下文中，描述了制造图1中所示的半导体器件的方法。
[0035]图3A至图3Q描述制造图1A中所示的半导体器件的方法。图3A至图3Q示出了沿着线A-A’截取的半导体器件的截面图。图4A至图4Q描述制造图1A中所示的半导体器件的方法。图4A至图4Q示出了沿着线B-B’截取的半导体器件的截面图。
[0036]参见图3A和图4A，在衬底11中形成隔离层13。衬底11可以包括硅衬底、锗硅衬底或绝缘体上硅(SOI)衬底等。衬底11可以包括存储器单元区和外围电路区。可以经由浅沟槽隔离(STI)工艺形成隔离层13。隔离层13形成在隔离沟槽12中。隔离层13限定有源区14。有源区14可以具有岛状，每个岛具有长轴和短轴。隔离层13隔离多个有源区14。隔离层13可以包括氮化硅或氧化硅。
[0037]在存储器单元区中形成包括掩埋字线17的晶体管。掩埋字线17掩埋在衬底11中。掩埋字线17形成在栅沟槽15的内部。栅沟槽15形成为在衬底11中具有预定深度。栅沟槽15的深度可以比隔离沟槽12的深度浅。栅沟槽15可以具有沿着一个方向延伸的线形。可以通过刻蚀有源区14和隔离层13来形成栅沟槽15。栅沟槽15可以横跨有源区14和隔离层13而延伸。因而，一些栅沟槽15形成在有源区14中，而另外的栅沟槽15形成在隔离层13中。栅沟槽15的深度比隔离沟槽12的深度浅。
[0038]可以在栅沟槽15的表面上形成栅绝缘层16。可以经由热氧化形成栅绝缘层16。根据另一个实施例，可以经由化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺形成栅绝缘层16。栅绝缘层16可以包括例如高k电介质材料、氧化物、氮化物、氮氧化物或它们的组合。高k电介质材料可以是与氧化物和氮化物的介电常数相比具有高介电常数的绝缘材料。例如，高k电介质材料可以包括金属氧化物，诸如氧化铪和氧化铝。
[0039]在栅绝缘层16之上形成掩埋字线17。在掩埋字线17之上形成密封层18。可以通过形成含金属层以间隙填充栅沟槽15、然后执行回刻蚀工艺来形成掩埋字线17。含金属层可以包括包含诸如钛、钽或钨的金属作为主要成分的材料。例如，含金属层可以包括氮化钽(TaN)、氮化钛(TiN)、氮化钨(WN)、钨(W)或它们的组合。例如，掩埋字线17可以形成为两层结构，诸如钨(W)层叠在氮化钛(TiN)之上的TiN/W。根据另一个实施例，掩埋字线17可以包括功函数金属层。密封层18填充栅沟槽15，且形成在掩埋字线17之上。密封层18保护掩埋字线17免受后续工艺影响。密封层18可以包括电介质材料。密封层18可以包括氮化硅。在形成密封层18之后，可以在有源区14中形成第一杂质区和第二杂质区(参见图2A和图2B的附图标记“124”和“125”)。结果，在存储器单元区中形成包括掩埋字线17的掩埋栅型晶体管。
[0040]在衬底11之上形成第一层间电介质层19。在第一层间电介质层19之上形成刻蚀停止层20。第一层间电介质层19可以包括氧化娃。第一层间电介质层19可以包括氮化娃。
[0041]形成第一开口 21。通过对刻蚀停止层20和第一层间电介质层19进行刻蚀来形成第一开口 21。第一开口 21部分地暴露出有源区14。第一开口 21可以部分地暴露出掩埋字线17之间的有源区14。第一开口 21是第一导电插塞要形成于其中的接触孔。第一开口21的宽度可以比有源区14的短轴的宽度更宽。因此，在刻蚀第一开口 21的工艺中可以刻蚀隔离层13的一部分和密封层18的一部分。第一开口 21暴露出有源区14的一部分。
[0042]将经由第一开口 21暴露出的有源区14凹陷(参见附图标记“R”)。结果，有源区14的经由第一开口 21暴露出的表面变得比有源区14的未形成第一开口 21的表面低。凹陷工艺改善有源区14和第一导电插塞之间的接触电阻。
[0043]参见图3B和图4B，形成初步第一导电插塞22A。可以采用以下方法形成初步第一导电插塞22A。首先，在包括第一开口 21的衬底结构之上形成填充第一开口 21的第一导电层(未示出)。随后，以暴露出刻蚀停止层20的表面的方式来平坦化第一导电层(未示出)。结果，在存储器单元区中形成初步第一导电插塞22A。初步第一导电插塞22A的表面和刻蚀停止层20的表面可以持平。随后，初步第一导电插塞22A可以经由诸如注入工艺的惨杂工乙惨入杂质。初步弟一导电插塞22A可以包括多晶娃层。
[0044]参见图3C和图4C，在初步第一导电插塞22A之上层叠第二导电层23A和硬掩模层24A。第二导电层23A包括含金属层。硬掩模层24A包括绝缘材料。
[0045]参见图3D和图4D，形成位线结构。例如，刻蚀硬掩模层24A和第二导电层23A。结果，形成位线23和位线硬掩模24。位线23包括含钨材料。位线23可以包括钨层。位线硬掩模24保护位线23。位线硬掩模24包括绝缘材料。位线硬掩模24可以包括氮化娃。
[0046]随后，对刻蚀停止层20进行刻蚀。刻蚀停止层20也可以被刻蚀成具有与位线23相同的线宽。
[0047]随后，通过刻蚀初步第一导电插塞22A来形成第一导电插塞22。初步第一导电插塞22A可以被刻蚀成具有与位线23相同的线宽。第一导电插塞22形成在凹陷的有源区14之上。换言之，第一导电插塞22形成在第一开口 21内部。第一导电插塞22的线宽比第一开口 21的宽度窄。因此，间隙21A形成在相应的第一导电插塞22和第一层间电介质层19之间。间隙21A不是沿着位线23延伸的方向形成在第一导电插塞22周围。换言之，间隙21A是沿着与位线23相交叉的方向形成在第一导电插塞22周围。
[0048]如上述，随着第一导电插塞22形成，每个第一开口 21的一部分以间隙21A的形式再次开放。这是因为第一导电插塞22被刻蚀成具有比第一开口 21的宽度更窄的线宽。
[0049]在形成位线结构和第一导电插塞22之后，或在形成位线结构和第一导电插塞22时，可以在外围电路区中形成包括平面栅结构且为非掩埋栅型晶体管的晶体管。每个平面栅结构可以包括第一电极、第二电极和栅硬掩模层。通过刻蚀用作初步第一导电插塞的第一导电层(未示出)来形成第一电极，以及通过刻蚀用作位线的第二导电层23A来形成第二电极。通过刻蚀硬掩模层24A来形成栅硬掩模层。尽管在附图中未示出，但是在形成平面栅结构之后，可以在外围电路区的衬底11中形成源极区和漏极区。以这种方式，如在图2C中所示的非掩埋栅型晶体管可以形成在外围电路区中。
[0050]参见图3E和图4E，在位线结构之上形成保护间隔件层25A。S卩，在包括位线结构的衬底11之上形成保护间隔件层25A。保护间隔件层25A包括绝缘材料。保护间隔件层25A可以包括氧化硅或氮化硅。保护间隔件层25A被保形地形成(以内衬图案)，因而不完全填充间隙21A。保护间隔件层25A保护位线23和第一导电插塞22免受后续工艺影响。
[0051]在保护间隔件层25A之上形成插塞间隔件层26A。插塞间隔件层26A包括绝缘材料。插塞间隔件层26A和保护间隔件层25A可以由相同的材料形成。插塞间隔件层26A可以包括氧化硅或氮化硅。插塞间隔件层26A填充间隙21A。换言之，具有狭窄的宽度的间隙2IA可以被保护间隔件层25A填充。
[0052]参见图3F和图4F，将插塞间隔件层26A去除为留下在间隙21A中的一部分。可以执行回刻蚀工艺以将插塞间隔件层26A凹陷至间隙21A中。结果，绝缘插塞26可以形成在每个第一导电插塞22的侧壁上，保护间隔件层25A位于绝缘插塞26和每个第一导电插塞22的侧壁之间。可以将绝缘插塞26的上部水平高度控制成比位线结构的上表面低。例如，绝缘插塞26形成在每个第一导电插塞22的侧壁上，绝缘插塞26未在位线23的侧壁之上延伸。去除位于第一层间电介质层19的上表面之上的插塞间隔件层26A。绝缘插塞26采用柱体形式，所述柱体填充间隙21A。绝缘插塞26防止间隙21A在后续工艺中被多层间隔件层填充。简言之，绝缘插塞26防止气隙形成在第一导电插塞22的侧壁上。另外，通过从位线23的侧壁去除插塞间隔件层26A，可以加宽位线结构之间的开口面积。结果，保证了稍后要形成的第二开口的开口面积。
[0053]参见图3G和图4G，在绝缘插塞26之上形成第一间隔件层27A。第一间隔件层27A保形地形成(即，以内衬图案)在包括绝缘插塞26的衬底之上。第一间隔件层27A包括绝缘材料。第一间隔件层27A可以包括氧化硅或氮化硅。第一间隔件层27A保护绝缘插塞26的上部。保护间隔件 层25A和绝缘插塞26位于第一导电插塞22之上。保护间隔件层25A和第一间隔件层27A设置在位线23之上。
[0054]在第一间隔件层27A之上形成牺牲间隔件层28A。S卩，牺牲间隔件层28A形成在包括第一间隔件层27A的衬底之上。牺牲间隔件层28A包括绝缘材料。牺牲间隔件层28A可以包括氧化硅或氮化硅。牺牲间隔件层28A可以由与第一间隔件层27A不同的材料形成。当去除牺牲间隔件层28A时，第一间隔件层27A用作刻蚀阻挡。
[0055]参见图3H和图4H，形成保护层29。保护层29可以包括可在牺牲间隔件层28A和第一间隔件层27A的刻蚀工艺期间用作刻蚀阻挡的材料。保护层29可以包括含碳材料。保护层29可以包括经由旋涂工艺形成的碳层。
[0056]随后，将保护层29凹陷。可以执行回刻蚀工艺以将保护层29凹陷。保护层29可以被凹陷成使得保护层29的上层位于比位线23的上部表面高的水平高度。
[0057]将牺牲间隔件层28A凹陷。结果，形成牺牲间隔件28。可以执行回刻蚀工艺以将牺牲间隔件层28A凹陷。牺牲间隔件28可以保留在位线23的侧壁之上，且在位线硬掩模24的侧壁之上延伸。牺牲间隔件28的上表面和保护层29的上表面可以在同一平面上。在执行回刻蚀工艺以形成牺牲间隔件28时，第一间隔件层27A可以保持完整。
[0058]参见图31和图41，去除保护层29。保护层29可以经由干法刻蚀工艺或湿法刻蚀工艺去除。
[0059]将第一间隔件层27A凹陷。结果，形成第一间隔件27。可以执行回刻蚀工艺以将第一间隔件层27A凹陷。如果执行回刻蚀工艺以形成第一间隔件27，则牺牲间隔件28不遭受回刻蚀且可以保持完整。
[0060]参见图3J和图4J，形成第二间隔件层30A。第二间隔件层30A密封牺牲间隔件28。第二间隔件层30A保护牺牲间隔件28免受损害。结果，气隙可以形成为具有均匀的高度。
[0061]第二间隔件层30A包括绝缘材料。第二间隔件层30A可以包括氧化硅或氮化硅。第二间隔件层30A保护牺牲间隔件28免受外部损坏。
[0062]如上述，在形成了第二间隔件层30A时，完成了多层间隔件层。多层间隔件层包括保护间隔件层25A、第一间隔件27、牺牲间隔件28和第二间隔件层30A。
[0063]参见图3K和图4K，形成第二开口 31。在第二层间电介质层31A中形成第二开口31。为了形成第二开口 31，可以在沉积第二层间电介质层31A之后执行刻蚀工艺。第二层间电介质层31A包括绝缘材料。第二层间电介质层31A可以包括氧化硅或氮化硅。第二开口 31可以具有接触孔的形式。第二开口 31可以形成在由两个相邻的位线结构限定的区域中。
[0064]随后，将第二开口 31的下部向下延伸。例如，暴露出衬底11的在第二开口 31之下的表面。首先，刻蚀第二间隔件层30A以形成第二间隔件30。部分地刻蚀第一间隔件27、保护间隔件层25A和第一层间电介质层19以与第二间隔件30对准。
[0065]如上述，在位线结构的两侧形成有第二开口 31。在位线结构的侧壁上形成有多层间隔件结构。在第一导电插塞22的侧壁上形成有包括保护间隔件25和绝缘插塞26的第一间隔件结构。在位线23的侧壁上形成有包括保护间隔件25、第一间隔件27、牺牲间隔件28和第二间隔件30的第二间隔件结构。保护间隔件25可以从第一导电插塞22的侧壁之上起延伸在位线23的侧壁之上。
[0066]保护间隔件25、绝缘插塞26、第一间隔件27和第二间隔件30每个都可以包括氮化硅，并且牺牲间隔件28可以包括氧化硅。结果，具有“Ν-Ν-0-Ν”结构的第二间隔件结构形成在位线23的侧壁上，并且具有“N-N”结构的第一间隔件结构形成在第一导电插塞22的侧壁上。
[0067]参见图3L和图4L，形成第二导电插塞32。第二导电插塞32被形成为在第二开口31中凹陷。具体地，第三导电层(未示出)被形成在第二层间电介质层31A之上，且填充第二开口 31。可以通过选择性地去除第三导电层(未示出)而在第二开口 31的内部形成第二导电插塞32。可以对第三导电层(未示出)执行回刻蚀工艺以形成第二导电插塞32。第二导电插塞32可以包括含硅层。每个第二导电插塞32可以包括多晶硅层。多晶硅层可以经由掺杂工艺(诸如注入工艺)掺入杂质。第二导电插塞32接触衬底11的表面。第二导电插塞32被凹陷成使得第二导电插塞32的上表面定位得比位线结构和第二层间电介质层31A的上表面低。可以将第二导电插塞32的上表面控制成位于尽可能低的水平高度。这将形成在第二开口 31中的导电结构中的由第二导电插塞32占据的体积最小化。以这种方式，可以降低电阻。
[0068]参见图3M和图4M，在第二导电插塞32之上以及位线结构之上形成第四导电层33A。第四导电层33A以其填充第二开口 31的其余部分的方式形成在第二导电插塞32之上。第四导电层33A可以包括含金属层。第四导电层33A可以包括含钨材料。第四导电层33A可以包括钨层或钨化合物层。
[0069]随后，在第四导电层33A之上形成掩模层34。掩模层34可以图案化成与位线结构的上部重叠预定面积的形式。
[0070]参见图3N和图4N，形成第三导电插塞33。通过刻蚀第四导电层33A来形成第三导电插塞33。例如，通过利用掩模层34作为刻蚀阻挡来刻蚀第四导电层33A。
[0071]第三导电插塞33与位线结构和第二导电插塞32部分地重叠，且与第二导电插塞32耦接。在形成第三导电插塞33时，多层间隔件可以被暴露出。即，保护间隔件25、第一间隔件27、牺牲间隔件28和第二间隔件30可以被暴露出。
[0072]在形成第三导电插塞33之后，利用第三导电插塞33作为刻蚀阻挡来刻蚀保护间隔件25、第一间隔件27、牺牲间隔件28和第二间隔件30。另外，第二层间电介质层31A的一部分和位线硬掩模24的一部分被刻蚀成预定深度。结果，形成凹槽35。如在图1A的俯视图中所示，每个第二导电插塞32的至少一部分被第三导电插塞33覆盖，并且每个第二导电插塞32的其他部分被凹槽35暴露出。将凹槽35控制成具有足够深的深度以暴露出牺牲间隔件28的上部。
[0073]参见图30和图40，去除掩模层34。随后，去除牺牲间隔件28。结果，形成气隙36。即，牺牲间隔件28占据的区域被保留作为气隙36。执行剥离工艺以去除牺牲间隔件28。剥离工艺包括清洁工艺。使用能够去除牺牲间隔件28的湿化学品来执行清洁工艺。湿化学品流入第三导电插塞33的下部中以容易地去除第三导电插塞33之下的牺牲间隔件28。剥离工艺可以包括清洁工艺，且可以在刻蚀第三导电插塞33之后执行。
[0074]经由剥离工艺去除牺牲间隔件28，且牺牲间隔件28占据的空间保留作为气隙36。气隙36可以与位线23的侧壁平行地形成。这被称作“线型气隙36”。
[0075]如上述，在位线23的侧壁之上形成线型气隙36。结果，在位线23和第二导电插塞32之间形成包括保护间隔件25、第一间隔件27、线型气隙36和第二间隔件30的气隙间隔件结构。由于保护间隔件25、第一间隔件27和第二间隔件30每个都可以包括氮化硅，所以气隙间隔件结构可以具有“N-N-空气-N”结构。
[0076]由于不存在包围第二导电插塞32的侧壁的间隔件结构，所以可以充分保证要形成第二导电插塞32的空间。简言之，形成第二开口 31的余量可以增加。
[0077]线型气隙36的一些部分被暴露出，而每个线型气隙36的一些部分可以被第三导电插塞33覆盖。
[0078]参见图3P，形成覆盖层37。覆盖层37可以包括绝缘材料。覆盖层37可以包括具有不佳台阶覆盖性的材料。例如，覆盖层37可以经由等离子体化学气相沉积(PECVD)工艺形成，结果，线型气隙36仍然为空的，而不被覆盖层37填充。覆盖层37可以包括氧化硅或氮化硅。覆盖层37可以包括经由PECVD工艺形成的氮化硅。覆盖层37覆盖线型气隙36(S卩，形成在线型气隙36之上)且间隙填充凹槽35。另外，覆盖层37覆盖第三导电插塞33的上部。
[0079]如上述，每个线型气隙36的一部分被第三导电插塞33覆盖，而线型气隙36的其它部分被覆盖层37覆盖。
[0080]第一导电插塞22可以简称为位线接触插塞。第二导电插塞32和第三导电插塞33可以共同称作为储存节点接触插塞。根据一个实施例，线型气隙36形成在位线23和储存节点接触插塞之间。
[0081 ] 参见图3Q和图4Q，可以在第三导电插塞33之上形成与第三导电插塞33电耦接的存储元件38。
[0082]根据一个实施例，线型气隙36的形成改善位线23和储存节点接触插塞之间的电绝缘特性。例如，其降低了位线23和储存节点接触插塞之间的寄生电容。
[0083]另外，由于第三导电插塞33可以包括含金属材料，所以可以改善储存节点接触插塞的接触电阻。
[0084]根据一个实施例，储存节点接触插塞和位线23之间的线型气隙36的形成降低了寄生电容。降低的寄生电容可以改善感测余量。
[0085]另外，由于间隔件不必形成在第二导电插塞32的侧壁之上，所以第二导电插塞32可以被形成得更宽。因而，第二导电插塞32和第三导电插塞33之间的接触电阻可以降低，结果，改善了写入恢复时间tWR。因此，可以改善存储器单元的操作速率。
[0086]根据一个实施例的半导体器件可以应用于动态随机存取存储器(DRAM)，但不限于此。例如，其还可以应用于其他存储器，诸如静态随机存取存储器(SRAM)、快闪存储器、铁电随机存取存储器(FeRAM)、磁性随机存取存储器(MRAM)和相变随机存取存储器(PRAM)等。
[0087]图5说明存储卡。
[0088]参见图5，存储卡300可以包括控制器310和存储器320。控制器310和存储器320可以彼 此交换电信号。例如，在接收到控制器310的命令时，控制器310和存储器320可以彼此交换数据。以这种方式，存储卡300可以将数据储存在存储器320中，或将数据输出至外部。存储器320可以包括具有上述线型气隙的半导体器件。存储卡300可以用作各种便携设备的数据储存媒介。
[0089]图6是示出了电子系统的框图。
[0090]参见图6，电子系统400可以包括处理器410、输入/输出设备430和芯片420。处理器410、输入/输出设备430和芯片420可以经由总线440彼此对数据进行通信。处理器410执行程序，电子系统400执行控制。输入/输出设备430用于将数据输入至电子系统400/从电子系统400输出数据。电子系统400可以连接至外部设备、诸如个人计算机或网络，且通过使用输入/输出设备430与外部设备交换数据。芯片420可以储存用于处理器410的操作的代码和数据，且对处理器410给出的操作中的一些进行处理。例如，芯片420可以包括具有上述气隙的半导体器件。电子系统400可以形成使用芯片420的各种电子控制设备。
[0091]根据一个实施例，可以通过在位线的侧壁上形成线型气隙来降低位线和储存节点接触插塞之间的寄生电容。
[0092]根据一个实施例，由于间隔件不必形成在储存节点接触插塞的侧壁之上，所以储存节点接触插塞的电阻可以降低。替代地，形成在位线的侧壁之上的线型气隙可以有效地将储存节点接触插塞与位线绝缘。
[0093]线型气隙被插塞和覆盖层覆盖，因而在后续工艺期间可以稳定地保护线型气隙。
[0094]线型气隙的稳定覆盖还可以降低寄生电容和接触电阻。
[0095]通过以上实施例可以看出，本申请提供了以下的技术方案。
[0096]技术方案1.一种制造半导体器件的方法，包括:
[0097]在衬底之上形成第一层间电介质层；
[0098]通过刻蚀所述第一层间电介质层形成第一接触孔；
[0099]形成填充所述第一接触孔的初步第一导电插塞；
[0100]在所述初步第一导电插塞之上形成包括位线的位线结构；
[0101]通过刻蚀所述初步第一导电插塞来形成第一导电插塞，使得在所述第一接触孔的侧壁和所述第一导电插塞之间形成间隙；
[0102]在所述间隙中形成绝缘插塞；
[0103]形成多层间隔件，所述多层间隔件包括牺牲间隔件，且从所述绝缘插塞的上部之上延伸至所述位线结构的侧壁之上；
[0104]形成与所述位线结构和所述第一导电插塞相邻的第二导电插塞，所述多层间隔件和所述绝缘插塞位于所述位线结构和所述第一导电插塞与所述第二导电插塞之间；以及
[0105]通过去除所述牺牲间隔件在所述多层间隔件内形成线型气隙。
[0106]技术方案2.如技术方案I所述的方法，其中，形成所述绝缘插塞包括:
[0107]在所述间隙之上以及在所述位线结构之上以内衬图案形成保护间隔件；
[0108]在所述保护间隔件之上形成填充所述间隙的插塞间隔件层；以及
[0109]通过图案化所述插塞间隔件层使得所述插塞间隔件层凹陷在所述间隙中来形成所述绝缘插塞。
[0110]技术方案3.如技术方案2所述的方法，其中，所述保护间隔件和所述绝缘插塞分别包括氮化硅。
[0111]技术方案4.如技术方案I所述的方法，其中，形成所述第二导电插塞包括:
[0112]在位于所述位线结构和相邻的位线结构之间的所述多层间隔件之上形成第二层间电介质层；
[0113]通过图案化所述第二层间电介质层来形成第二接触孔；
[0114]延伸所述第二接触孔以暴露出所述衬底的表面；以及
[0115]形成填充所述第二接触孔的导电层；以及
[0116]通过将所述导电层凹陷来形成所述第二导电插塞。
[0117]技术方案5.如技术方案I所述的方法，其中，形成所述线型气隙包括:
[0118]在所述多层间隔件之上以及在所述第二导电插塞之上形成第三导电插塞；
[0119]通过利用所述第三导电插塞作为刻蚀阻挡来部分地刻蚀所述多层间隔件而暴露出所述牺牲间隔件；以及
[0120]去除所述牺牲间隔件以形成所述线型气隙。
[0121]技术方案6.如技术方案5所述的方法，其中，形成所述多层间隔件包括:
[0122]在包括所述绝缘插塞的所述衬底之上以及在所述位线结构之上形成第一间隔件层；
[0123]在所述第一间隔件层之上形成牺牲间隔件层；
[0124]将所述牺牲间隔件层和所述第一间隔件层图案化以形成所述牺牲间隔件和第一间隔件；以及
[0125]形成密封所述牺牲间隔件和所述第一间隔件的第二间隔件层。
[0126]技术方案7.如技术方案6所述的方法，其中，所述第一间隔件层和所述第二间隔件层每个都包括氮化硅，所述牺牲间隔件层包括氧化硅。
[0127]技术方案8.如技术方案5所述的方法，其中，所述第一导电插塞和所述第二导电插塞每个都包括多晶娃，所述第三导电插塞包括金属材料。
[0128]技术方案9.如技术方案5所述的方法，还包括:
[0129]在形成所述线型气隙之后，形成覆盖所述线型气隙的覆盖层；以及
[0130]形成与所述第三导电插塞耦接且延伸穿过所述覆盖层的存储元件。
[0131]技术方案10.如技术方案I所述的方法，还包括:
[0132]在形成所述第一层间电介质层之前，在所述衬底中形成掩埋字线。
[0133]技术方案11.如技术方案I所述的方法，还包括:
[0134]在所述衬底的外围电路区中形成平面栅结构，
[0135]其中，在与形成所述第一导电插塞和所述位线结构大体相同的时间形成所述平面栅结构。
【主权项】
1.一种制造半导体器件的方法，包括: 在衬底之上形成第一层间电介质层； 通过刻蚀所述第一层间电介质层形成第一接触孔； 形成填充所述第一接触孔的初步第一导电插塞； 在所述初步第一导电插塞之上形成包括位线的位线结构； 通过刻蚀所述初步第一导电插塞来形成第一导电插塞，使得在所述第一接触孔的侧壁和所述第一导电插塞之间形成间隙； 在所述间隙中形成绝缘插塞； 形成多层间隔件，所述多层间隔件包括牺牲间隔件，且从所述绝缘插塞的上部之上延伸至所述位线结构的侧壁之上； 形成与所述位线结构和所述第一导电插塞相邻的第二导电插塞，所述多层间隔件和所述绝缘插塞位于所述位线结构和所述第一导电插塞与所述第二导电插塞之间；以及通过去除所述牺牲间隔件在所述多层间隔件内形成线型气隙。2.如权利要求1所述的方法，其中，形成所述绝缘插塞包括: 在所述间隙之上以及在所述位线结构之上以内衬图案形成保护间隔件； 在所述保护间隔件之上形成填充所述间隙的插塞间隔件层；以及通过图案化所述插塞间隔件层使得所述插塞间隔件层凹陷在所述间隙中来形成所述绝缘插塞。3.如权利要求2所述的方法，其中，所述保护间隔件和所述绝缘插塞分别包括氮化硅。4.如权利要求1所述的方法，其中，形成所述第二导电插塞包括: 在位于所述位线结构和相邻的位线结构之间的所述多层间隔件之上形成第二层间电介质层； 通过图案化所述第二层间电介质层来形成第二接触孔； 延伸所述第二接触孔以暴露出所述衬底的表面；以及 形成填充所述第二接触孔的导电层；以及 通过将所述导电层凹陷来形成所述第二导电插塞。5.如权利要求1所述的方法，其中，形成所述线型气隙包括: 在所述多层间隔件之上以及在所述第二导电插塞之上形成第三导电插塞； 通过利用所述第三导电插塞作为刻蚀阻挡来部分地刻蚀所述多层间隔件而暴露出所述牺牲间隔件；以及 去除所述牺牲间隔件以形成所述线型气隙。6.如权利要求5所述的方法，其中，形成所述多层间隔件包括: 在包括所述绝缘插塞的所述衬底之上以及在所述位线结构之上形成第一间隔件层； 在所述第一间隔件层之上形成牺牲间隔件层； 将所述牺牲间隔件层和所述第一间隔件层图案化以形成所述牺牲间隔件和第一间隔件；以及 形成密封所述牺牲间隔件和所述第一间隔件的第二间隔件层。7.如权利要求6所述的方法，其中，所述第一间隔件层和所述第二间隔件层每个都包括氮化硅，所述牺牲间隔件层包括氧化硅。8.如权利要求5所述的方法，其中，所述第一导电插塞和所述第二导电插塞每个都包括多晶硅，所述第三导电插塞包括金属材料。9.如权利要求5所述的方法，还包括: 在形成所述线型气隙之后，形成覆盖所述线型气隙的覆盖层；以及 形成与所述第三导电插塞耦接且延伸穿过所述覆盖层的存储元件。10.如权利要求1所述的方法，还包括: 在形成所述第一层间电介质层之前，在所述衬底中形成掩埋字线。
【专利摘要】一种制造半导体器件的方法包括：在衬底之上形成第一层间电介质层；通过刻蚀第一层间电介质层形成第一接触孔；形成填充第一接触孔的初步第一导电插塞；在初步第一导电插塞之上形成包括位线的位线结构；通过刻蚀初步第一导电插塞来形成第一导电插塞，使得在第一接触孔的侧壁和第一导电插塞之间形成间隙；在间隙中形成绝缘插塞；形成包括牺牲间隔件且从绝缘插塞的上部之上延伸至位线结构的侧壁之上的多层间隔件；形成与位线结构和第一导电插塞相邻的第二导电插塞，多层间隔件和绝缘插塞位于位线结构和第一导电插塞与第二导电插塞之间；以及通过去除牺牲间隔件在多层间隔件内形成线型气隙。
【IPC分类】H01L21/768
【公开号】CN104900584
【申请号】CN201410802272
【发明人】黄昌渊, 姜相吉, 赵日熙, 朴大植, 朴海中, 权世汉
【申请人】爱思开海力士有限公司
【公开日】2015年9月9日
【申请日】2014年12月19日
【公告号】US20150255466
【专利说明】具有线型气隙的半导体器件及其制造方法
[0001]相关申请的交叉引用
[0002]本申请要求2014年3月5日提交的申请号为10-2014-0025949的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
[0003]示例性实施例涉及半导体器件，且更具体地涉及包括线型气隙的半导体器件和制造所述半导体器件的方法。
【背景技术】
[0004]半导体器件通常在导电结构之间包括电介质材料。随着半导体器件变得更加高度集成，导电结构之间的距离变得更窄，这导致寄生电容增加。增加的寄生电容恶化了半导体器件的性能。
[0005]可以通过降低电介质材料的介电常数来降低寄生电容。然而，在电介质材料具有高介电常数的情况下，寄生电容可以降低多少是存在限制的。
【发明内容】
[0006]实施例针对能够降低导电结构之间的寄生电容的半导体器件和制造所述半导体器件的方法。
[0007]根据一个实施例，一种制造半导体器件的方法包括:在衬底之上形成第一层间电介质层；通过刻蚀所述第一层间电介质层形成第一接触孔；形成填充所述第一接触孔的初步第一导电插塞；在所述初步第一导电插塞之上形成包括位线的位线结构；通过刻蚀所述初步第一导电插塞来形成第一导电插塞，使得在所述第一接触孔的侧壁和所述第一导电插塞之间形成间隙；在所述间隙中形成绝缘插塞；形成包括牺牲间隔件且从所述绝缘插塞的上部之上延伸至所述位线结构的侧壁之上的多层间隔件；形成与所述位线结构和所述第一导电插塞相邻的第二导电插塞，所述多层间隔件和所述绝缘插塞位于所述位线结构和所述第一导电插塞与所述第二导电插塞之间；以及通过去除所述牺牲间隔件在所述多层间隔件内形成线型气隙。所述制造半导体器件的方法还可以包括在所述衬底的外围电路区中形成平面栅结构，其中，在与形成所述第一导电插塞和所述位线结构大体相同的时间形成所述平面栅结构。
[0008]根据另一个实施例，一种半导体器件包括:在衬底之上包括接触孔的层间电介质层；设置在接触孔中的第一导电插塞；包括位线且形成在第一导电插塞之上的位线结构；第二导电插塞，形成在第一导电插塞的侧壁之上，且进一步在位线结构的侧壁之上延伸；提供在第一导电插塞和第二导电插塞之间的绝缘插塞；设置在位线结构和第二导电插塞之间的线型气隙；第三导电插塞，形成在第二导电插塞之上，同时覆盖线型气隙的一部分；以及覆盖层，形成在第三导电插塞之上，同时覆盖线型气隙的其他部分。所述半导体器件还可以包括:保护间隔件，形成在第一导电插塞和绝缘插塞之间，且在位线结构的侧壁之上延伸。保护间隔件可以包括氮化硅；以及其中绝缘插塞可以包括氮化硅。所述半导体器件还可以包括:保护间隔件，形成在第一导电插塞和绝缘插塞之间，且在位线结构的侧壁之上延伸；第一间隔件，形成在绝缘插塞的上部之上且在保护间隔件的侧壁之上延伸；以及第二间隔件，形成在第一间隔件的侧壁之上，其中，线型气隙设置在第一间隔件和第二间隔件之间，以及其中，第一间隔件和第二间隔件共同包围线型气隙。保护间隔件、第一间隔件和第二间隔件可以分别包括氮化硅。第一导电插塞和第二导电插塞可以包括多晶硅，以及其中第三导电插塞可以包括金属材料。第一导电插塞和位线具有相同的线宽。所述半导体器件还可以包括:插塞隔离层，形成在位线结构和相邻的位线结构之间，且进一步将第二导电插塞与相邻的第二导电插塞隔离。所述半导体器件还可以包括:掩埋栅型晶体管，包括掩埋在衬底中的掩埋字线；以及与第三导电插塞耦接的存储元件。衬底可以包括存储器单元区和外围电路区，并且第一导电插塞、位线结构、第二导电插塞以及第三导电插塞形成在存储器单元区中。半导体器件还可以包括:形成在外围电路区的衬底之上的非掩埋栅型晶体管。
【附图说明】
[0009]图1A是说明根据一个实施例的半导体器件的平面图；
[0010]图1B详细说明第一间隔件结构；
[0011]图1C详细说明第二间隔件结构；
[0012]图2A是沿着图1A中所示的线A-A’截取的半导体器件的截面图；
[0013]图2B是沿着图1A中所示的线B-B’截取的半导体器件的截面图；
[0014]图2C是沿着图1A中所示的线C-C’截取的半导体器件的截面图；
[0015]图3A至图3Q描述制造图1A中所示的半导体器件的方法和沿着线A_A’截取的半导体器件的截面图；
[0016]图4A至图4Q描述制造图1A中所示的半导体器件的方法和沿着线B_B’截取的半导体器件的截面图；
[0017]图5说明存储卡；
[0018]图6是示出了电子系统的框图。
【具体实施方式】
[0019]以下将参照附图更详细描述示例性实施例。然而，实施例可以以不同形式修改，且不应被解释为限制性的。在各附图和实施例中，相似的附图标记表示相似的部分。
[0020]附图不一定按比例，且在一些情况下，为了清楚地说明实施例的特征，比例可以被夸大。当第一层被称作在第二层“上”或在衬底“上”时，其不仅表示第一层直接形成在第二层上或直接形成在衬底上的情况，而且还表示在第一层和第二层之间或在第一层和衬底之间存在第三层的情况。
[0021]图1A是说明根据一个实施例的半导体器件的平面图。图1B详细说明第一间隔件结构，图1C详细说明第二间隔件结构。
[0022]图2A是沿着图1A中所示的线A-A’截取的半导体器件的截面图。图2B是沿着图1A中所示的线B-B’截取的半导体器件的截面图。图2C是沿着图1A中所示的线C-C’截取的半导体器件的截面图。
[0023]参见图1A至图1C和图2A至图2C，衬底101包括存储器单元区100和外围电路区200。隔离层102形成在衬底101中。隔离层102限定有源层103。栅沟槽104形成在存储器单元区100的衬底101中。栅沟槽104被形成为横跨有源区103和隔离层102而延伸。栅绝缘层105形成在栅沟槽104的表面上。掩埋字线106形成在栅绝缘层105之上以填充每个栅沟槽104的一部分。第一杂质区124和第二杂质区125形成在有源区103中。第一杂质区124和第二杂质区125可以被称作源极区和漏极区。结果，包括掩埋字线106、第一杂质区124和第二杂质区125的掩埋栅型晶体管形成在存储器单元区100中。密封层107形成在掩埋字线106之上。包括位线109的位线结构沿着与掩埋字线106相交叉的方向延伸。
[0024]位线结构包括位线109和位线硬掩模110。位线109经由第一导电插塞108与每个有源区103的一部分親接。第一导电插塞108与第一杂质区124親接。第一杂质区124具有凹陷的表面R，且第一导电插塞108形成在凹陷的表面R上。第一导电插塞108可以是包括多晶娃的娃插塞。第一导电插塞108形成在第一接触孔112内部，所述第一接触孔112形成在第一层间电介质层111中。第一导电插塞108的线宽比第一接触孔112的直径窄。这在每个第一接触孔112的侧壁与每个第一导电插塞108之间留有间隙112G。间隙112G被第一间隔件结构SPl填充。
[0025]第一间隔件结构SPl包括保护间隔件113和绝缘插塞114。保护间隔件113形成在每个第一导电插塞108的侧壁上，绝缘插塞114填充间隙112G。绝缘插塞114设置在第一导电插塞108和第二导电插塞120之间。如上述，保护间隔件113和绝缘插塞114不完全地包围第一接触孔112的侧壁，但它们以设置在第一导电插塞108和第二导电插塞120之间的柱体形状形成。保护间隔件113可以在位线109的侧壁之上延伸。保护间隔件113保护位线109和第一导电插塞108。保护间隔件113和绝缘插塞114每个都可以包括氮化硅。另外，包括线型气隙116的第二间隔件结构SP2形成在位线结构的侧壁上。第二间隔件结构SP2包括保护间隔件113、第一间隔件115和第二间隔件117。第一间隔件115向上延伸至比位线结构的上表面低的水平高度。线型气隙116设置在第一间隔件115和第二间隔件117之间。线型气隙116延伸以与位线109的侧壁平行。第二间隔件117和第一间隔件115组合在一起密封线型气隙116。线型气隙116可以向上延伸至与第一间隔件115的上表面相同的水平高度。保护间隔件113、第一间隔件115和第二间隔件117每个都可以包括氮化硅。
[0026]储存节点接触插塞126可以与第二杂质区125耦接。储存节点接触插塞126可以形成在第二接触孔119内部，所述第二接触孔119形成在第二层间电介质层118中。第二层间电介质层118形成在位线结构之间以及储存节点接触插塞126之间。第二层间电介质层118可以用作将相邻的储存节点接触插塞126彼此隔离的插塞隔离层。储存节点接触插塞126包括第二导电插塞120和形成在第二导电插塞120之上的第三导电插塞121。第二导电插塞120可以包括娃插塞。娃插塞可以包括例如多晶娃。第三导电插塞121是包括鹤(W)的金属插塞。每个第三导电插塞121的一部分与每个位线结构的上部的预定区域重叠。
[0027]覆盖层122形成在第三导电插塞121之上。覆盖层122覆盖线型气隙116 ( S卩，在线型气隙116之上延伸)。
[0028]如上述，线型气隙116形成在位线结构和储存节点接触插塞126之间。线型气隙116形成在位线109的侧壁上。线型气隙116被覆盖层122和第三导电插塞121覆盖。每个线型气隙116的一部分被一个第三导电插塞121覆盖，并且所述线型气隙116的其他部分被覆盖层122覆盖。
[0029]电连接至第三导电插塞121的存储元件123可以分别形成在第三导电插塞121之上。存储元件123可以以各种形状形成。
[0030]存储元件123可以是电容器。因此，存储元件123可以包括接触第三导电插塞121的储存节点。储存节 点可以具有圆筒或柱体形状。电容器电介质层可以形成在储存节点的表面上。电容器电介质层可以包括例如氧化锆、氧化铝、氧化铪或它们的组合。例如，电容器电介质层可以具有层叠了第一氧化锆、氧化铝以及第二氧化锆的ZAZ结构。板节点形成在电容器电介质层之上。储存节点和板节点每个都可以包括含金属材料。
[0031]存储元件123可以包括可变电阻器，所述可变电阻器可以包括相变材料。根据一个实施例，可变电阻器可以包括过渡金属氧化物。根据另一个实施例，可变电阻器可以包括磁隧道结(MTJ)。
[0032]参见图1A和图2C，包括平面栅结构200G的晶体管形成在外围电路区200的有源区201之上。平面栅结构200G包括第一电极203、第二电极204和栅硬掩模205。第一电极203可以由与第一导电插塞108相同的材料形成。第二电极204可以由与位线109相同的材料形成。栅间隔件206形成在平面栅结构200的侧壁上。源极区207和漏极区208形成在有源区201中。栅绝缘层202形成在平面栅结构200和有源区201之间。
[0033]如上述，半导体器件包括掩埋字线106、位线109、储存节点接触插塞126和存储元件123。储存节点接触插塞126的第二导电插塞120通过线型气隙116与位线109的侧壁分隔开。因此，位线109和储存节点接触插塞126之间的寄生电容减小。
[0034]在下文中，描述了制造图1中所示的半导体器件的方法。
[0035]图3A至图3Q描述制造图1A中所示的半导体器件的方法。图3A至图3Q示出了沿着线A-A’截取的半导体器件的截面图。图4A至图4Q描述制造图1A中所示的半导体器件的方法。图4A至图4Q示出了沿着线B-B’截取的半导体器件的截面图。
[0036]参见图3A和图4A，在衬底11中形成隔离层13。衬底11可以包括硅衬底、锗硅衬底或绝缘体上硅(SOI)衬底等。衬底11可以包括存储器单元区和外围电路区。可以经由浅沟槽隔离(STI)工艺形成隔离层13。隔离层13形成在隔离沟槽12中。隔离层13限定有源区14。有源区14可以具有岛状，每个岛具有长轴和短轴。隔离层13隔离多个有源区14。隔离层13可以包括氮化硅或氧化硅。
[0037]在存储器单元区中形成包括掩埋字线17的晶体管。掩埋字线17掩埋在衬底11中。掩埋字线17形成在栅沟槽15的内部。栅沟槽15形成为在衬底11中具有预定深度。栅沟槽15的深度可以比隔离沟槽12的深度浅。栅沟槽15可以具有沿着一个方向延伸的线形。可以通过刻蚀有源区14和隔离层13来形成栅沟槽15。栅沟槽15可以横跨有源区14和隔离层13而延伸。因而，一些栅沟槽15形成在有源区14中，而另外的栅沟槽15形成在隔离层13中。栅沟槽15的深度比隔离沟槽12的深度浅。
[0038]可以在栅沟槽15的表面上形成栅绝缘层16。可以经由热氧化形成栅绝缘层16。根据另一个实施例，可以经由化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺形成栅绝缘层16。栅绝缘层16可以包括例如高k电介质材料、氧化物、氮化物、氮氧化物或它们的组合。高k电介质材料可以是与氧化物和氮化物的介电常数相比具有高介电常数的绝缘材料。例如，高k电介质材料可以包括金属氧化物，诸如氧化铪和氧化铝。
[0039]在栅绝缘层16之上形成掩埋字线17。在掩埋字线17之上形成密封层18。可以通过形成含金属层以间隙填充栅沟槽15、然后执行回刻蚀工艺来形成掩埋字线17。含金属层可以包括包含诸如钛、钽或钨的金属作为主要成分的材料。例如，含金属层可以包括氮化钽(TaN)、氮化钛(TiN)、氮化钨(WN)、钨(W)或它们的组合。例如，掩埋字线17可以形成为两层结构，诸如钨(W)层叠在氮化钛(TiN)之上的TiN/W。根据另一个实施例，掩埋字线17可以包括功函数金属层。密封层18填充栅沟槽15，且形成在掩埋字线17之上。密封层18保护掩埋字线17免受后续工艺影响。密封层18可以包括电介质材料。密封层18可以包括氮化硅。在形成密封层18之后，可以在有源区14中形成第一杂质区和第二杂质区(参见图2A和图2B的附图标记“124”和“125”)。结果，在存储器单元区中形成包括掩埋字线17的掩埋栅型晶体管。
[0040]在衬底11之上形成第一层间电介质层19。在第一层间电介质层19之上形成刻蚀停止层20。第一层间电介质层19可以包括氧化娃。第一层间电介质层19可以包括氮化娃。
[0041]形成第一开口 21。通过对刻蚀停止层20和第一层间电介质层19进行刻蚀来形成第一开口 21。第一开口 21部分地暴露出有源区14。第一开口 21可以部分地暴露出掩埋字线17之间的有源区14。第一开口 21是第一导电插塞要形成于其中的接触孔。第一开口21的宽度可以比有源区14的短轴的宽度更宽。因此，在刻蚀第一开口 21的工艺中可以刻蚀隔离层13的一部分和密封层18的一部分。第一开口 21暴露出有源区14的一部分。
[0042]将经由第一开口 21暴露出的有源区14凹陷(参见附图标记“R”)。结果，有源区14的经由第一开口 21暴露出的表面变得比有源区14的未形成第一开口 21的表面低。凹陷工艺改善有源区14和第一导电插塞之间的接触电阻。
[0043]参见图3B和图4B，形成初步第一导电插塞22A。可以采用以下方法形成初步第一导电插塞22A。首先，在包括第一开口 21的衬底结构之上形成填充第一开口 21的第一导电层(未示出)。随后，以暴露出刻蚀停止层20的表面的方式来平坦化第一导电层(未示出)。结果，在存储器单元区中形成初步第一导电插塞22A。初步第一导电插塞22A的表面和刻蚀停止层20的表面可以持平。随后，初步第一导电插塞22A可以经由诸如注入工艺的惨杂工乙惨入杂质。初步弟一导电插塞22A可以包括多晶娃层。
[0044]参见图3C和图4C，在初步第一导电插塞22A之上层叠第二导电层23A和硬掩模层24A。第二导电层23A包括含金属层。硬掩模层24A包括绝缘材料。
[0045]参见图3D和图4D，形成位线结构。例如，刻蚀硬掩模层24A和第二导电层23A。结果，形成位线23和位线硬掩模24。位线23包括含钨材料。位线23可以包括钨层。位线硬掩模24保护位线23。位线硬掩模24包括绝缘材料。位线硬掩模24可以包括氮化娃。
[0046]随后，对刻蚀停止层20进行刻蚀。刻蚀停止层20也可以被刻蚀成具有与位线23相同的线宽。
[0047]随后，通过刻蚀初步第一导电插塞22A来形成第一导电插塞22。初步第一导电插塞22A可以被刻蚀成具有与位线23相同的线宽。第一导电插塞22形成在凹陷的有源区14之上。换言之，第一导电插塞22形成在第一开口 21内部。第一导电插塞22的线宽比第一开口 21的宽度窄。因此，间隙21A形成在相应的第一导电插塞22和第一层间电介质层19之间。间隙21A不是沿着位线23延伸的方向形成在第一导电插塞22周围。换言之，间隙21A是沿着与位线23相交叉的方向形成在第一导电插塞22周围。
[0048]如上述，随着第一导电插塞22形成，每个第一开口 21的一部分以间隙21A的形式再次开放。这是因为第一导电插塞22被刻蚀成具有比第一开口 21的宽度更窄的线宽。
[0049]在形成位线结构和第一导电插塞22之后，或在形成位线结构和第一导电插塞22时，可以在外围电路区中形成包括平面栅结构且为非掩埋栅型晶体管的晶体管。每个平面栅结构可以包括第一电极、第二电极和栅硬掩模层。通过刻蚀用作初步第一导电插塞的第一导电层(未示出)来形成第一电极，以及通过刻蚀用作位线的第二导电层23A来形成第二电极。通过刻蚀硬掩模层24A来形成栅硬掩模层。尽管在附图中未示出，但是在形成平面栅结构之后，可以在外围电路区的衬底11中形成源极区和漏极区。以这种方式，如在图2C中所示的非掩埋栅型晶体管可以形成在外围电路区中。
[0050]参见图3E和图4E，在位线结构之上形成保护间隔件层25A。S卩，在包括位线结构的衬底11之上形成保护间隔件层25A。保护间隔件层25A包括绝缘材料。保护间隔件层25A可以包括氧化硅或氮化硅。保护间隔件层25A被保形地形成(以内衬图案)，因而不完全填充间隙21A。保护间隔件层25A保护位线23和第一导电插塞22免受后续工艺影响。
[0051]在保护间隔件层25A之上形成插塞间隔件层26A。插塞间隔件层26A包括绝缘材料。插塞间隔件层26A和保护间隔件层25A可以由相同的材料形成。插塞间隔件层26A可以包括氧化硅或氮化硅。插塞间隔件层26A填充间隙21A。换言之，具有狭窄的宽度的间隙2IA可以被保护间隔件层25A填充。
[0052]参见图3F和图4F，将插塞间隔件层26A去除为留下在间隙21A中的一部分。可以执行回刻蚀工艺以将插塞间隔件层26A凹陷至间隙21A中。结果，绝缘插塞26可以形成在每个第一导电插塞22的侧壁上，保护间隔件层25A位于绝缘插塞26和每个第一导电插塞22的侧壁之间。可以将绝缘插塞26的上部水平高度控制成比位线结构的上表面低。例如，绝缘插塞26形成在每个第一导电插塞22的侧壁上，绝缘插塞26未在位线23的侧壁之上延伸。去除位于第一层间电介质层19的上表面之上的插塞间隔件层26A。绝缘插塞26采用柱体形式，所述柱体填充间隙21A。绝缘插塞26防止间隙21A在后续工艺中被多层间隔件层填充。简言之，绝缘插塞26防止气隙形成在第一导电插塞22的侧壁上。另外，通过从位线23的侧壁去除插塞间隔件层26A，可以加宽位线结构之间的开口面积。结果，保证了稍后要形成的第二开口的开口面积。
[0053]参见图3G和图4G，在绝缘插塞26之上形成第一间隔件层27A。第一间隔件层27A保形地形成(即，以内衬图案)在包括绝缘插塞26的衬底之上。第一间隔件层27A包括绝缘材料。第一间隔件层27A可以包括氧化硅或氮化硅。第一间隔件层27A保护绝缘插塞26的上部。保护间隔件 层25A和绝缘插塞26位于第一导电插塞22之上。保护间隔件层25A和第一间隔件层27A设置在位线23之上。
[0054]在第一间隔件层27A之上形成牺牲间隔件层28A。S卩，牺牲间隔件层28A形成在包括第一间隔件层27A的衬底之上。牺牲间隔件层28A包括绝缘材料。牺牲间隔件层28A可以包括氧化硅或氮化硅。牺牲间隔件层28A可以由与第一间隔件层27A不同的材料形成。当去除牺牲间隔件层28A时，第一间隔件层27A用作刻蚀阻挡。
[0055]参见图3H和图4H，形成保护层29。保护层29可以包括可在牺牲间隔件层28A和第一间隔件层27A的刻蚀工艺期间用作刻蚀阻挡的材料。保护层29可以包括含碳材料。保护层29可以包括经由旋涂工艺形成的碳层。
[0056]随后，将保护层29凹陷。可以执行回刻蚀工艺以将保护层29凹陷。保护层29可以被凹陷成使得保护层29的上层位于比位线23的上部表面高的水平高度。
[0057]将牺牲间隔件层28A凹陷。结果，形成牺牲间隔件28。可以执行回刻蚀工艺以将牺牲间隔件层28A凹陷。牺牲间隔件28可以保留在位线23的侧壁之上，且在位线硬掩模24的侧壁之上延伸。牺牲间隔件28的上表面和保护层29的上表面可以在同一平面上。在执行回刻蚀工艺以形成牺牲间隔件28时，第一间隔件层27A可以保持完整。
[0058]参见图31和图41，去除保护层29。保护层29可以经由干法刻蚀工艺或湿法刻蚀工艺去除。
[0059]将第一间隔件层27A凹陷。结果，形成第一间隔件27。可以执行回刻蚀工艺以将第一间隔件层27A凹陷。如果执行回刻蚀工艺以形成第一间隔件27，则牺牲间隔件28不遭受回刻蚀且可以保持完整。
[0060]参见图3J和图4J，形成第二间隔件层30A。第二间隔件层30A密封牺牲间隔件28。第二间隔件层30A保护牺牲间隔件28免受损害。结果，气隙可以形成为具有均匀的高度。
[0061]第二间隔件层30A包括绝缘材料。第二间隔件层30A可以包括氧化硅或氮化硅。第二间隔件层30A保护牺牲间隔件28免受外部损坏。
[0062]如上述，在形成了第二间隔件层30A时，完成了多层间隔件层。多层间隔件层包括保护间隔件层25A、第一间隔件27、牺牲间隔件28和第二间隔件层30A。
[0063]参见图3K和图4K，形成第二开口 31。在第二层间电介质层31A中形成第二开口31。为了形成第二开口 31，可以在沉积第二层间电介质层31A之后执行刻蚀工艺。第二层间电介质层31A包括绝缘材料。第二层间电介质层31A可以包括氧化硅或氮化硅。第二开口 31可以具有接触孔的形式。第二开口 31可以形成在由两个相邻的位线结构限定的区域中。
[0064]随后，将第二开口 31的下部向下延伸。例如，暴露出衬底11的在第二开口 31之下的表面。首先，刻蚀第二间隔件层30A以形成第二间隔件30。部分地刻蚀第一间隔件27、保护间隔件层25A和第一层间电介质层19以与第二间隔件30对准。
[0065]如上述，在位线结构的两侧形成有第二开口 31。在位线结构的侧壁上形成有多层间隔件结构。在第一导电插塞22的侧壁上形成有包括保护间隔件25和绝缘插塞26的第一间隔件结构。在位线23的侧壁上形成有包括保护间隔件25、第一间隔件27、牺牲间隔件28和第二间隔件30的第二间隔件结构。保护间隔件25可以从第一导电插塞22的侧壁之上起延伸在位线23的侧壁之上。
[0066]保护间隔件25、绝缘插塞26、第一间隔件27和第二间隔件30每个都可以包括氮化硅，并且牺牲间隔件28可以包括氧化硅。结果，具有“Ν-Ν-0-Ν”结构的第二间隔件结构形成在位线23的侧壁上，并且具有“N-N”结构的第一间隔件结构形成在第一导电插塞22的侧壁上。
[0067]参见图3L和图4L，形成第二导电插塞32。第二导电插塞32被形成为在第二开口31中凹陷。具体地，第三导电层(未示出)被形成在第二层间电介质层31A之上，且填充第二开口 31。可以通过选择性地去除第三导电层(未示出)而在第二开口 31的内部形成第二导电插塞32。可以对第三导电层(未示出)执行回刻蚀工艺以形成第二导电插塞32。第二导电插塞32可以包括含硅层。每个第二导电插塞32可以包括多晶硅层。多晶硅层可以经由掺杂工艺(诸如注入工艺)掺入杂质。第二导电插塞32接触衬底11的表面。第二导电插塞32被凹陷成使得第二导电插塞32的上表面定位得比位线结构和第二层间电介质层31A的上表面低。可以将第二导电插塞32的上表面控制成位于尽可能低的水平高度。这将形成在第二开口 31中的导电结构中的由第二导电插塞32占据的体积最小化。以这种方式，可以降低电阻。
[0068]参见图3M和图4M，在第二导电插塞32之上以及位线结构之上形成第四导电层33A。第四导电层33A以其填充第二开口 31的其余部分的方式形成在第二导电插塞32之上。第四导电层33A可以包括含金属层。第四导电层33A可以包括含钨材料。第四导电层33A可以包括钨层或钨化合物层。
[0069]随后，在第四导电层33A之上形成掩模层34。掩模层34可以图案化成与位线结构的上部重叠预定面积的形式。
[0070]参见图3N和图4N，形成第三导电插塞33。通过刻蚀第四导电层33A来形成第三导电插塞33。例如，通过利用掩模层34作为刻蚀阻挡来刻蚀第四导电层33A。
[0071]第三导电插塞33与位线结构和第二导电插塞32部分地重叠，且与第二导电插塞32耦接。在形成第三导电插塞33时，多层间隔件可以被暴露出。即，保护间隔件25、第一间隔件27、牺牲间隔件28和第二间隔件30可以被暴露出。
[0072]在形成第三导电插塞33之后，利用第三导电插塞33作为刻蚀阻挡来刻蚀保护间隔件25、第一间隔件27、牺牲间隔件28和第二间隔件30。另外，第二层间电介质层31A的一部分和位线硬掩模24的一部分被刻蚀成预定深度。结果，形成凹槽35。如在图1A的俯视图中所示，每个第二导电插塞32的至少一部分被第三导电插塞33覆盖，并且每个第二导电插塞32的其他部分被凹槽35暴露出。将凹槽35控制成具有足够深的深度以暴露出牺牲间隔件28的上部。
[0073]参见图30和图40，去除掩模层34。随后，去除牺牲间隔件28。结果，形成气隙36。即，牺牲间隔件28占据的区域被保留作为气隙36。执行剥离工艺以去除牺牲间隔件28。剥离工艺包括清洁工艺。使用能够去除牺牲间隔件28的湿化学品来执行清洁工艺。湿化学品流入第三导电插塞33的下部中以容易地去除第三导电插塞33之下的牺牲间隔件28。剥离工艺可以包括清洁工艺，且可以在刻蚀第三导电插塞33之后执行。
[0074]经由剥离工艺去除牺牲间隔件28，且牺牲间隔件28占据的空间保留作为气隙36。气隙36可以与位线23的侧壁平行地形成。这被称作“线型气隙36”。
[0075]如上述，在位线23的侧壁之上形成线型气隙36。结果，在位线23和第二导电插塞32之间形成包括保护间隔件25、第一间隔件27、线型气隙36和第二间隔件30的气隙间隔件结构。由于保护间隔件25、第一间隔件27和第二间隔件30每个都可以包括氮化硅，所以气隙间隔件结构可以具有“N-N-空气-N”结构。
[0076]由于不存在包围第二导电插塞32的侧壁的间隔件结构，所以可以充分保证要形成第二导电插塞32的空间。简言之，形成第二开口 31的余量可以增加。
[0077]线型气隙36的一些部分被暴露出，而每个线型气隙36的一些部分可以被第三导电插塞33覆盖。
[0078]参见图3P，形成覆盖层37。覆盖层37可以包括绝缘材料。覆盖层37可以包括具有不佳台阶覆盖性的材料。例如，覆盖层37可以经由等离子体化学气相沉积(PECVD)工艺形成，结果，线型气隙36仍然为空的，而不被覆盖层37填充。覆盖层37可以包括氧化硅或氮化硅。覆盖层37可以包括经由PECVD工艺形成的氮化硅。覆盖层37覆盖线型气隙36(S卩，形成在线型气隙36之上)且间隙填充凹槽35。另外，覆盖层37覆盖第三导电插塞33的上部。
[0079]如上述，每个线型气隙36的一部分被第三导电插塞33覆盖，而线型气隙36的其它部分被覆盖层37覆盖。
[0080]第一导电插塞22可以简称为位线接触插塞。第二导电插塞32和第三导电插塞33可以共同称作为储存节点接触插塞。根据一个实施例，线型气隙36形成在位线23和储存节点接触插塞之间。
[0081 ] 参见图3Q和图4Q，可以在第三导电插塞33之上形成与第三导电插塞33电耦接的存储元件38。
[0082]根据一个实施例，线型气隙36的形成改善位线23和储存节点接触插塞之间的电绝缘特性。例如，其降低了位线23和储存节点接触插塞之间的寄生电容。
[0083]另外，由于第三导电插塞33可以包括含金属材料，所以可以改善储存节点接触插塞的接触电阻。
[0084]根据一个实施例，储存节点接触插塞和位线23之间的线型气隙36的形成降低了寄生电容。降低的寄生电容可以改善感测余量。
[0085]另外，由于间隔件不必形成在第二导电插塞32的侧壁之上，所以第二导电插塞32可以被形成得更宽。因而，第二导电插塞32和第三导电插塞33之间的接触电阻可以降低，结果，改善了写入恢复时间tWR。因此，可以改善存储器单元的操作速率。
[0086]根据一个实施例的半导体器件可以应用于动态随机存取存储器(DRAM)，但不限于此。例如，其还可以应用于其他存储器，诸如静态随机存取存储器(SRAM)、快闪存储器、铁电随机存取存储器(FeRAM)、磁性随机存取存储器(MRAM)和相变随机存取存储器(PRAM)等。
[0087]图5说明存储卡。
[0088]参见图5，存储卡300可以包括控制器310和存储器320。控制器310和存储器320可以彼 此交换电信号。例如，在接收到控制器310的命令时，控制器310和存储器320可以彼此交换数据。以这种方式，存储卡300可以将数据储存在存储器320中，或将数据输出至外部。存储器320可以包括具有上述线型气隙的半导体器件。存储卡300可以用作各种便携设备的数据储存媒介。
[0089]图6是示出了电子系统的框图。
[0090]参见图6，电子系统400可以包括处理器410、输入/输出设备430和芯片420。处理器410、输入/输出设备430和芯片420可以经由总线440彼此对数据进行通信。处理器410执行程序，电子系统400执行控制。输入/输出设备430用于将数据输入至电子系统400/从电子系统400输出数据。电子系统400可以连接至外部设备、诸如个人计算机或网络，且通过使用输入/输出设备430与外部设备交换数据。芯片420可以储存用于处理器410的操作的代码和数据，且对处理器410给出的操作中的一些进行处理。例如，芯片420可以包括具有上述气隙的半导体器件。电子系统400可以形成使用芯片420的各种电子控制设备。
[0091]根据一个实施例，可以通过在位线的侧壁上形成线型气隙来降低位线和储存节点接触插塞之间的寄生电容。
[0092]根据一个实施例，由于间隔件不必形成在储存节点接触插塞的侧壁之上，所以储存节点接触插塞的电阻可以降低。替代地，形成在位线的侧壁之上的线型气隙可以有效地将储存节点接触插塞与位线绝缘。
[0093]线型气隙被插塞和覆盖层覆盖，因而在后续工艺期间可以稳定地保护线型气隙。
[0094]线型气隙的稳定覆盖还可以降低寄生电容和接触电阻。
[0095]通过以上实施例可以看出，本申请提供了以下的技术方案。
[0096]技术方案1.一种制造半导体器件的方法，包括:
[0097]在衬底之上形成第一层间电介质层；
[0098]通过刻蚀所述第一层间电介质层形成第一接触孔；
[0099]形成填充所述第一接触孔的初步第一导电插塞；
[0100]在所述初步第一导电插塞之上形成包括位线的位线结构；
[0101]通过刻蚀所述初步第一导电插塞来形成第一导电插塞，使得在所述第一接触孔的侧壁和所述第一导电插塞之间形成间隙；
[0102]在所述间隙中形成绝缘插塞；
[0103]形成多层间隔件，所述多层间隔件包括牺牲间隔件，且从所述绝缘插塞的上部之上延伸至所述位线结构的侧壁之上；
[0104]形成与所述位线结构和所述第一导电插塞相邻的第二导电插塞，所述多层间隔件和所述绝缘插塞位于所述位线结构和所述第一导电插塞与所述第二导电插塞之间；以及
[0105]通过去除所述牺牲间隔件在所述多层间隔件内形成线型气隙。
[0106]技术方案2.如技术方案I所述的方法，其中，形成所述绝缘插塞包括:
[0107]在所述间隙之上以及在所述位线结构之上以内衬图案形成保护间隔件；
[0108]在所述保护间隔件之上形成填充所述间隙的插塞间隔件层；以及
[0109]通过图案化所述插塞间隔件层使得所述插塞间隔件层凹陷在所述间隙中来形成所述绝缘插塞。
[0110]技术方案3.如技术方案2所述的方法，其中，所述保护间隔件和所述绝缘插塞分别包括氮化硅。
[0111]技术方案4.如技术方案I所述的方法，其中，形成所述第二导电插塞包括:
[0112]在位于所述位线结构和相邻的位线结构之间的所述多层间隔件之上形成第二层间电介质层；
[0113]通过图案化所述第二层间电介质层来形成第二接触孔；
[0114]延伸所述第二接触孔以暴露出所述衬底的表面；以及
[0115]形成填充所述第二接触孔的导电层；以及
[0116]通过将所述导电层凹陷来形成所述第二导电插塞。
[0117]技术方案5.如技术方案I所述的方法，其中，形成所述线型气隙包括:
[0118]在所述多层间隔件之上以及在所述第二导电插塞之上形成第三导电插塞；
[0119]通过利用所述第三导电插塞作为刻蚀阻挡来部分地刻蚀所述多层间隔件而暴露出所述牺牲间隔件；以及
[0120]去除所述牺牲间隔件以形成所述线型气隙。
[0121]技术方案6.如技术方案5所述的方法，其中，形成所述多层间隔件包括:
[0122]在包括所述绝缘插塞的所述衬底之上以及在所述位线结构之上形成第一间隔件层；
[0123]在所述第一间隔件层之上形成牺牲间隔件层；
[0124]将所述牺牲间隔件层和所述第一间隔件层图案化以形成所述牺牲间隔件和第一间隔件；以及
[0125]形成密封所述牺牲间隔件和所述第一间隔件的第二间隔件层。
[0126]技术方案7.如技术方案6所述的方法，其中，所述第一间隔件层和所述第二间隔件层每个都包括氮化硅，所述牺牲间隔件层包括氧化硅。
[0127]技术方案8.如技术方案5所述的方法，其中，所述第一导电插塞和所述第二导电插塞每个都包括多晶娃，所述第三导电插塞包括金属材料。
[0128]技术方案9.如技术方案5所述的方法，还包括:
[0129]在形成所述线型气隙之后，形成覆盖所述线型气隙的覆盖层；以及
[0130]形成与所述第三导电插塞耦接且延伸穿过所述覆盖层的存储元件。
[0131]技术方案10.如技术方案I所述的方法，还包括:
[0132]在形成所述第一层间电介质层之前，在所述衬底中形成掩埋字线。
[0133]技术方案11.如技术方案I所述的方法，还包括:
[0134]在所述衬底的外围电路区中形成平面栅结构，
[0135]其中，在与形成所述第一导电插塞和所述位线结构大体相同的时间形成所述平面栅结构。
【主权项】
1.一种制造半导体器件的方法，包括: 在衬底之上形成第一层间电介质层； 通过刻蚀所述第一层间电介质层形成第一接触孔； 形成填充所述第一接触孔的初步第一导电插塞； 在所述初步第一导电插塞之上形成包括位线的位线结构； 通过刻蚀所述初步第一导电插塞来形成第一导电插塞，使得在所述第一接触孔的侧壁和所述第一导电插塞之间形成间隙； 在所述间隙中形成绝缘插塞； 形成多层间隔件，所述多层间隔件包括牺牲间隔件，且从所述绝缘插塞的上部之上延伸至所述位线结构的侧壁之上； 形成与所述位线结构和所述第一导电插塞相邻的第二导电插塞，所述多层间隔件和所述绝缘插塞位于所述位线结构和所述第一导电插塞与所述第二导电插塞之间；以及通过去除所述牺牲间隔件在所述多层间隔件内形成线型气隙。2.如权利要求1所述的方法，其中，形成所述绝缘插塞包括: 在所述间隙之上以及在所述位线结构之上以内衬图案形成保护间隔件； 在所述保护间隔件之上形成填充所述间隙的插塞间隔件层；以及通过图案化所述插塞间隔件层使得所述插塞间隔件层凹陷在所述间隙中来形成所述绝缘插塞。3.如权利要求2所述的方法，其中，所述保护间隔件和所述绝缘插塞分别包括氮化硅。4.如权利要求1所述的方法，其中，形成所述第二导电插塞包括: 在位于所述位线结构和相邻的位线结构之间的所述多层间隔件之上形成第二层间电介质层； 通过图案化所述第二层间电介质层来形成第二接触孔； 延伸所述第二接触孔以暴露出所述衬底的表面；以及 形成填充所述第二接触孔的导电层；以及 通过将所述导电层凹陷来形成所述第二导电插塞。5.如权利要求1所述的方法，其中，形成所述线型气隙包括: 在所述多层间隔件之上以及在所述第二导电插塞之上形成第三导电插塞； 通过利用所述第三导电插塞作为刻蚀阻挡来部分地刻蚀所述多层间隔件而暴露出所述牺牲间隔件；以及 去除所述牺牲间隔件以形成所述线型气隙。6.如权利要求5所述的方法，其中，形成所述多层间隔件包括: 在包括所述绝缘插塞的所述衬底之上以及在所述位线结构之上形成第一间隔件层； 在所述第一间隔件层之上形成牺牲间隔件层； 将所述牺牲间隔件层和所述第一间隔件层图案化以形成所述牺牲间隔件和第一间隔件；以及 形成密封所述牺牲间隔件和所述第一间隔件的第二间隔件层。7.如权利要求6所述的方法，其中，所述第一间隔件层和所述第二间隔件层每个都包括氮化硅，所述牺牲间隔件层包括氧化硅。8.如权利要求5所述的方法，其中，所述第一导电插塞和所述第二导电插塞每个都包括多晶硅，所述第三导电插塞包括金属材料。9.如权利要求5所述的方法，还包括: 在形成所述线型气隙之后，形成覆盖所述线型气隙的覆盖层；以及 形成与所述第三导电插塞耦接且延伸穿过所述覆盖层的存储元件。10.如权利要求1所述的方法，还包括: 在形成所述第一层间电介质层之前，在所述衬底中形成掩埋字线。
【专利摘要】一种制造半导体器件的方法包括：在衬底之上形成第一层间电介质层；通过刻蚀第一层间电介质层形成第一接触孔；形成填充第一接触孔的初步第一导电插塞；在初步第一导电插塞之上形成包括位线的位线结构；通过刻蚀初步第一导电插塞来形成第一导电插塞，使得在第一接触孔的侧壁和第一导电插塞之间形成间隙；在间隙中形成绝缘插塞；形成包括牺牲间隔件且从绝缘插塞的上部之上延伸至位线结构的侧壁之上的多层间隔件；形成与位线结构和第一导电插塞相邻的第二导电插塞，多层间隔件和绝缘插塞位于位线结构和第一导电插塞与第二导电插塞之间；以及通过去除牺牲间隔件在多层间隔件内形成线型气隙。
【IPC分类】H01L21/768
【公开号】CN104900584
【申请号】CN201410802272
【发明人】黄昌渊, 姜相吉, 赵日熙, 朴大植, 朴海中, 权世汉
【申请人】爱思开海力士有限公司
【公开日】2015年9月9日
【申请日】2014年12月19日
【公告号】US20150255466
最新回复(0)