晶片封装体及其制造方法
晶片封装体及其制造方法
【技术领域】
[0001]本发明是关于一种封装体及其制造方法，且特别是有关于一种晶片封装体及其制造方法。
【背景技术】
[0002]在各项电子产品要求多功能且外型尚须轻薄短小的需求之下，各项电子产品所对应的半导体晶片，不仅其尺寸微缩化，当中的布线密度亦随之提升，因此后续在制造半导体晶片封装体的挑战亦渐趋严峻。其中，晶圆级晶片封装是半导体晶片封装方式的一种，是指晶圆上所有晶片生产完成后，直接对整片晶圆上所有晶片进行封装制程及测试，完成之后才切割制成单颗晶片封装体的晶片封装方式。在半导体晶片尺寸微缩化、布线密度提高的情形之下，晶片封装体在结构设计以及其制造方法上亦渐趋复杂。因此，不仅对各项在晶片封装体制造过程中所涉及制程要求提高，导致成本增加，尚具有良率降低的风险。据此，一种还可靠、更适于量产的晶片封装体及其制造方法，是当今晶片封装工艺重要的研发方向之一O
【发明内容】
[0003]本发明提供一种晶片封装体及其制造方法，其主要封装层叠如绝缘层、重布局层以及封装层仅需制作于半导体晶片的一面。因此晶片封装体中封装层叠仅需在半导体晶片的该面进行一次，即完成位于半导体晶片的电性导通路径，具有显著地降低制作成本的特殊功效。此外，半导体晶片的另一面在不涉及上开封装层叠的制作，因此半导体晶片的另一面可以是平坦平面，据此更能增加其在光学上应用的功能性，或是其与其他晶片封装体的堆叠上的简便性。
[0004]本发明的一态样提出一种晶片封装体，包含半导体晶片、穿孔、绝缘层、重布局层以及封装层；半导体晶片具有电子元件以及导电垫，导电垫与电子元件电性连接且配置于半导体晶片的上表面；穿孔自半导体晶片的下表面朝上表面延伸并暴露出导电垫；绝缘层自下表面朝上表面延伸，部分绝缘层位于穿孔之中，其中绝缘层具有开口以暴露出导电垫；绝缘层自下表面朝上表面延伸，部分重布局层位于穿孔之中，其中重布局层通过开口与导电垫电性连接；封装层自下表面朝上表面延伸，部分封装层位于穿孔之中。
[0005]在本发明的一实施方式中，上述半导体晶片的上表面是平坦表面。
[0006]在本发明的一实施方式中，上述穿孔包含凹部以及导孔，凹部自下表面朝上表面延伸，导孔自凹部朝上表面延伸，以暴露出导电垫，其中凹部的宽度大于导孔的宽度。
[0007]在本发明的一实施方式中，上述凹部的深度大于导孔的深度。
[0008]在本发明的一实施方式中，上述导孔的宽深比小于2。
[0009]在本发明的一实施方式中，晶片封装体进一步包含导电结构，导电结构位于下表面下，且与重布局层电性连接。
[0010]在本发明的一实施方式中，上述电子元件是感光元件。
[0011]在本发明的一实施方式中，晶片封装体进一步包含滤光层，该滤光层配置于上表面上。
[0012]在本发明的一实施方式中，晶片封装体进一步包含耐磨层，耐磨层配置于上表面上。
[0013]在本发明的一实施方式中，晶片封装体进一步包含疏水层，疏水层配置于该上表面上。
[0014]本发明的另一态样提出一种晶片封装体的制造方法，包含:提供半导体晶圆，半导体晶圆包含至少二半导体晶片相邻排列，半导体晶圆具有上表面及下表面，各半导体晶片的至少一侧具有至少一导电垫于上表面；形成至少二穿孔，至少二穿孔分别对应至少二半导体晶片，各穿孔自下表面朝上表面延伸，以暴露出各导电垫；形成绝缘层，绝缘层自下表面朝上表面延伸，部分绝缘层位于穿孔之中，其中绝缘层具有至少二开口以暴露出各导电垫；形成重布局层，重布局层自下表面朝上表面延伸，部分重布局层位于穿孔之中，其中重布局层通过开口与各导电垫电性连接；以及形成封装层，封装层自下表面朝上表面延伸，部分封装层位于穿孔之中。
[0015]在本发明的一实施方式中，上述形成穿孔的步骤包含形成至少二凹部，至少二凹部分别对应至少二半导体晶片，且自下表面朝上表面延伸；以及形成导孔，导孔自凹部朝上表面延伸，以暴露出导电垫。
[0016]在本发明的一实施方式中，晶片封装体的制造方法进一步包含形成至少二导电结构，至少二导电结构分别对应至少二半导体晶片且配置下表面下，且与重布局层电性连接。
[0017]在本发明的一实施方式中，上述导电结构是指锡球。
[0018]在本发明的一实施方式中，晶片封装体的制造方法进一步包含形成至少二焊接垫，至少二焊接垫分别对应至少二半导体晶片且配置下表面下，且与重布局层电性连接；以及形成焊接线，焊接线与焊接垫电性连接。
[0019]在本发明的一实施方式中，晶片封装体的制造方法进一步包含形成钝化层，钝化层位于上表面上且覆盖各半导体晶片。
[0020]在本发明的一实施方式中，晶片封装体的制造方法进一步包含形成疏水层，疏水层位于上表面上且覆盖各半导体晶片。
[0021]在本发明的一实施方式中，晶片封装体的制造方法进一步包含形成滤光层，滤光层位于上表面上且覆盖各半导体晶片。
[0022]在本发明的一实施方式中，晶片封装体的制造方法进一步包含沿切割道分割至少二半导体晶片，其中切割道位于至少二半导体晶片之间。
[0023]在本发明的一实施方式中，上述形成重布局层的方式包含全面形成导电薄膜，导电薄膜自下表面朝上表面延伸，部分导电薄膜位于穿孔之中。以微影蚀刻制程图案化导电薄膜。
【附图说明】
[0024]本发明的上述和其他态样、特征及其他优点参照说明书内容并配合附加图式得到更清楚的了解，其中:
[0025]图1是根据本发明一实施方式晶片封装体的局部剖面示意图。
[0026]图2是根据本发明另一实施方式晶片封装体的局部剖面示意图。
[0027]图3是根据本发明一实施方式于制造过程中一阶段的俯视示意图。
[0028]图4到图7是本发明一实施方式于制造过程中不同阶段的局部依照图3中剖面线4的剖面示意图。
[0029]图8到图11是本发明另一实施方式于制造过程中不同阶段的局部依照图3中剖面线4的剖面示意图。
[0030]附图中符号的简单说明如下:
[0031]10:半导体晶圆124:导孔
[0032]100:晶片封装体124w:导孔的宽度
[0033]110:半导体晶片124d:导孔的深度
[0034]112:电子元件130:绝缘层
[0035]113:内连线结构140:重布局层
[0036]114:导电垫150:封装层
[0037]116:上表面160:焊球
[0038]118:下表面170:滤光层
[0039]120:穿孔180:切割刀
[0040]122:凹部200:晶片封装体
[0041]122w:凹部的宽度SL:切割道
[0042]122d:凹部的深度。
【具体实施方式】
[0043]为了使所揭示内容的叙述更加详尽与完备，下文针对了本发明的实施态样与具体实施例提出了说明性的描述；但这并非实施或运用本发明具体实施例的唯一形式。以下所揭露的各实施例，在有益的情形下可相互组合或取代，也可在一实施例中附加其他的实施例，而无须进一步的记载或说明。在以下描述中，将详细叙述许多特定细节以使读者能够充分理解以下的实施例。然而，可在无所述特定细节的情况下实践本发明的实施例。
[0044]图1是根据本发明一实施方式晶片封装体的局部剖面示意图。请参照图1，晶片封装体100包含半导体晶片110、穿孔120、绝缘层130、重布局层140以及封装层150。半导体晶片110具有电子元件112以及至少一导电垫114，导电垫114与电子元件112电性连接且配置于半导体晶片I1的上表面116。半导体晶片110例如可以在娃(silicon)、锗(germanium)或II1-V族元素基材上制作电子元件112以及导电垫114。在本发明的一些实施方式中，电子元件是感光元件。然而本发明并不以此为限，电子元件112例如可以是有源元件(active element)或无源元件(passive elements)、数字电路或模拟电路等集成电路的电子元件(electronic components)、微机电系统(Micro ElectroMechanical Systems, MEMS)、微流体系统(micro fluidic systems)、或利用热、光线及压力等物理量变化来测量的物理感测器(physical sensor)、射频元件(RF circuits)、加速计(accelerators)、陀螺仪(gyroscopes)、微制动器(micro actuators)、表面声波元件、压力感测器(pressure sensors)，但不以此为限。如图1所示，导电垫114配置于半导体晶片110的上表面116，而电子元件112则配置于半导体晶片110的内部。导电垫114可以通过内连线结构113电性连接于电子元件112。导电垫114作为晶片封装体100中电子元件112信号控制的输入(input)/输出(output)端，导电垫114的材质例如可以是销(aluminu m)、铜(copper)或镲(nickel)或其他合适的导电材料。
[0045]继续参照图1，穿孔120自半导体晶片110的下表面118朝上表面116延伸并暴露出导电垫114。穿孔120制作的方式例如可以是由半导体晶片110的下表面118，对应半导体晶片110的上表面116的导电垫114位置，以微影蚀刻或激光钻孔的方式所形成。换言之，穿孔120由半导体晶片110的下表面118，将作为晶片封装体100中电子元件112信号控制的输入(input)/输出(output)端的导电垫114暴露出来，以供后续重布局层140对其电性连接。绝缘层130自下表面118朝上表面116延伸，部分绝缘层130位于穿孔120之中，其中绝缘层130具有开口 132以暴露出导电垫114。绝缘层130所使用的材料可以是氧化娃、氮化娃、氮氧化娃或其它合适的绝缘材料，以化学气相沉积法(chemical vapordeposit1n)顺应地(conformally)沿着半导体晶片110的下表面118、穿孔120的侧壁以及底部形成绝缘薄膜，再以微影蚀刻的方式对应导电垫114的位置形成开口 132以暴露出导电垫114。重布局层140自下表面118朝上表面116延伸，部分重布局层140位于穿孔120之中，其中重布局层140通过开口 132与导电垫114电性连接。重布局层140所使用的材料可以是销、铜或其它合适的导电材料，以派镀(sputtering)或蒸镀(evaporat1n)顺应地沿着绝缘层130以及绝缘层130的开口 132所暴露出的导电垫114沉积导电薄膜，再将导电薄膜以微影蚀刻的方式形成具有预定重布局线路图案的重布局层140。封装层150自下表面118朝上表面116延伸，部分封装层150位于穿孔120之中。封装层150所使用的材料可以是绿漆(solder mask)或其它合适的封装材料，以涂布方式顺应地沿着绝缘层130、重布局层140，在半导体晶片110的下表面118形成。如图1所示，在本发明的一些实施方式中，晶片封装体100进一步包含导电结构，导电结构可为焊球160于下表面118下，其中焊球160与重布局层140电性连接。焊球160的材料例如可以是锡或其他适合于焊接的金属或合金，焊球160作为晶片封装体100外接于印刷电路板或其他中介片(interposer)的连接桥梁，据此由印刷电路板或其他中介片的输入/输出的电流信号即可通过焊球160、重布局层140以及与电子元件112电性连接的导电垫114，对晶片封装体100内的电子元件112进行信号输入/输出控制。然而本发明并不以此为限。在本发明另一些实施方式中，晶片封装体100亦可进一步包含焊接垫以及连接于焊接垫的焊线，其中焊接垫与重布局层140电性连接，而焊线作为晶片封装体100外接于印刷电路板或其他中介片的连接桥梁，据此由印刷电路板或其他中介片的输入/输出的电流信号即可通过焊接垫以及连接于焊接垫的焊线、重布局层140以及与电子元件112电性连接的导电垫114，对晶片封装体100内的电子元件112进行信号输入/输出控制。
[0046]值得注意的是，本发明的晶片封装体100中导电垫114配置于半导体晶片110的上表面116，而穿孔120、绝缘层130、重布局层140、封装层150均由半导体晶片110的下表面118朝上表面116延伸。换言之，穿孔120绝缘层130、重布局层140、封装层150仅需制作于半导体晶片110的单面(即下表面118)。据此，晶片封装体100中穿孔120的蚀刻或激光钻孔、绝缘层130或重布局层140的薄膜沉积及微影蚀刻制程仅需在半导体晶片110的下表面118进行一次，即完成位于半导体晶片110上表面116的导电垫114的电性导通路径，进而对晶片封装体100内的电子元件112进行信号输入/输出控制。据此本发明的晶片封装体100简化的结构，具有可显著地降低制作成本的特殊功效。更重要的是，本发明的晶片封装体100中穿孔120、绝缘层130、重布局层140、封装层150均由半导体晶片110的下表面118朝上表面116延伸。换言之，半导体晶片110的上表面116并不涉及上开各元件的制作，因此半导体晶片110的上表面116在制作流程中可维持其完整性。在本发明的一些实施方式中，半导体晶片110的上表面116是平坦表面，因此针对半导体晶片110的上表面116加工的相关制程可被进一步简化。举例来说，本发明的晶片封装体100可进一步包含钝化层配置于半导体晶片110的上表面116，以提供隔绝空气或是应力缓冲等功能，以保护半导体晶片110内电子元件112、导电垫114以及内连线结构113等，钝化层例如可以是氧化娃(silicon oxide)、氮化娃(silicon nitride)或氮氧化娃(silicon ox/nitride)等绝缘材料，但不以此为限。如图1所示，在本发明的一些实施方式中，电子元件112是感光元件，晶片封装体100可进一步包含滤光层170配置上表面116上，滤光层170可以是针对不同滤光波段所制作的薄膜，用以搭配感光元件。在本发明的另一些实施方式中，晶片封装体100可进一步包含耐磨层配置于上表面116上，耐磨层例如可以是蓝宝石(sapphire)或其他高硬度的材料，以进一步保护半导体晶片110内电子元件112、导电垫114以及内连线结构113。在本发明的另一些实施方式中，晶片封装体100可进一步包含疏水层配置于上表面116上，疏水层例如可以是聚四氟乙烯(PTFE)、聚酯类、聚烯类、聚二甲基硅氧烷(polydimethylsi1xane)或其他适当的疏水性材料，可进一步有效地阻隔水气，提升晶片封装体100的可靠度。此外本发明的晶片封装体100中，半导体晶片110的上表面116并不涉及穿孔120、绝缘层130、重布局层140、封装层150等制作，因此本发明的晶片封装体100在封装流程中无须翻面，还可省去翻面制作时所需的暂时固定粘着等材料以及步骤，更具降低制作成本的特殊功效。
[0047]图2是根据本发明另一实施方式晶片封装体的局部剖面示意图。请参照图2，晶片封装体200包含半导体晶片110、穿孔120、绝缘层130、重布局层140以及封装层150。其中，半导体晶片110、绝缘层130、重布局层140以及封装层150等相关细节与前述实施方式的晶片封装体100相似，在此即不重复赘述。如图2所示，晶片封装体200与图1中晶片封装体100不同之处在于:穿孔120包含凹部122以及导孔124。凹部122自下表面118朝上表面116延伸。导孔124自凹部122朝上表面116延伸，以暴露出导电垫114。其中值得注意的是，凹部122的宽度122w大于导孔124的宽度124w。换言之，晶片封装体200的穿孔120由一开口较大的凹部122以及一开口较小的导孔124所组成。与图1中晶片封装体100相较，晶片封装体200的穿孔120结构具有薄膜更易于沉积的特殊功效。由于薄膜沉积制程上，针对不同孔洞的孔洞深度(trench depth)以及孔径(opening)大小，以及两者的比例(孔洞深宽比(aspect rat1)，有其填洞能力(gap-fill capability)的限制。一般而言，使薄膜沉积于孔径越小或深宽比越大的孔洞，需使用越高填洞能力的薄膜制程方能成功。因此，对绝缘层130、重布局层140以及封装层150等自下表面118朝上表面116延伸并充填入穿孔120的薄膜而言，晶片封装体200的穿孔120结构可使上开各薄膜更易形成于穿孔120之中，特别是重布局层140能够更容易沉积于穿孔120 (包含凹部122以及导孔124)之中，与半导体晶片110内电子元件112、导电垫114以及内连线结构113具有电性连接，而不会发生断线等疑虑。在本发明的一些实施方式中，凹部122的深度122d大于导孔124的深度124d。因此，开口较小的导孔124具有较小的深度124d，进一步减低导孔124的孔洞深宽比(aspect rat1)，使得重布局层140能够进一步成功沉积于穿孔120 (包含凹部122以及导孔124)之中，而与半导体晶片110内电子元件112、导电垫114以及内连线结构113具有电性连接，且更能进一步减少上述断线等疑虑。在本发明的一些实施方式中，导孔124的深宽比(124d/124w)小于2，即导孔124的深度124d不大于导孔124的宽度124w的两倍。据此，有关绝缘层130、重布局层140以及封装层150等薄膜沉积制程的填洞能力的限制门槛还可被显著降低，不仅提高上开各薄膜形成于穿孔120中的成功率，还可有效降低晶片封装体的制造成本。
[0048]图3是根据本发明一实施方式于制造过程中一阶段的俯视示意图；图4是图3中剖面线4于制造过程中一阶段的局部剖面示意图；图4到图7是图3中剖面线4于制造过程中不同阶段的局部剖面示意图。请先参照图3，提供半导体晶圆10包含至少二半导体晶片110相邻排列。半导体晶圆10例如可以是硅、锗或II1-V族元素等。半导体晶圆10上具有相邻排列的多个半导体晶片110，各晶片110包含电子元件以及导电垫如前所述，在此即不重复。如图3所示，各半导体晶片110之间以切割道SL作为晶片110边界。再参照图4所示，半导体晶圆10具有上表面(即各半导体晶片110的上表面116)及下表面(即各晶片110的下表面118 )，各晶片110的至少一侧具有至少一导电垫114于上表面116。导电垫114例如可以通过内连线结构113电性连接于电子元件112，在半导体晶片110中，导电垫114作为电子元件112信号控制的输入(input)/输出(output)端。
[0049]图5是图3中剖面线4于制造过程中另一阶段的局部剖面示意图。形成至少二穿孔120分别对应至少二晶片110，各穿孔120自下表面118朝上表面116延伸，以暴露出各导电垫114。形成穿孔120的方式例如可以是以微影蚀刻或激光钻孔，但不以此为限。如前所述，导电垫114作为半导体晶片110内电子元件112与外部的信号控制的输入/输出端，因此在半导体晶圆10自下表面118朝上表面116蚀刻并形成穿孔120的蚀刻或钻孔终点，即设定于露出各半导体晶片110各自的导电垫114为止。
[0050]图6是图3中剖面线4于制造过程中另一阶段的局部剖面示意图。在各穿孔120形成之后，接着形成绝缘层130自下表面118朝上表面116延伸，部分绝缘层130位于各穿孔120之中，其中绝缘层130具有至少二开口 132以暴露出各导电垫114。绝缘层130可以是氧化硅、氮化硅、氮氧化硅或其它合适的绝缘材料，以化学气相沉积法顺应地沿着半导体晶片110的下表面118、穿孔120的侧壁以及底部形成绝缘薄膜，再以微影蚀刻的方式对应导电垫114的位置形成开口 132以暴露出导电垫114。接着，形成重布局层140自下表面118朝上表面116延伸，部分重布局层140位于各穿孔120之中，其中重布局层140通过开口 132与各导电垫114电性连接。重布局层140例如可以是铝、铜、导电高分子或其它合适的导电材料。在本发明的一些实施方式中，形成重布局层140的方式包含全面形成导电薄膜自下表面118朝上表面116延伸，部分导电薄膜位于各穿孔120之中，再以微影蚀刻制程图案化导电薄膜。换言之，以溅镀、蒸镀或旋转涂布等方式顺应地沿着绝缘层130以及绝缘层130的开口 132所暴露出的导电垫114沉积导电薄膜，再将导电薄膜以微影蚀刻的方式形成具有预定重布局线路图案的重布局层140。
[0051]图7是图3中剖面线4于制造过程中另一阶段的局部剖面示意图。在重布局层140形成之后，接着形成封装层150自下表面118朝上表面116延伸，部分封装层150位于各穿孔120之中。封装层150例如可以是将绿漆(solder mask)以刷涂或旋转涂布等方式形成，但不以此方式为限。如图7所示，在本发明的一些实施方式中，晶片封装体的制造方法进一步包含形成至少二导电结构，导电结构可为焊球160分别对应该至少二半导体晶片且配置下表面118下，其中焊球160与重布局层140电性连接。焊球160例如可以是锡或其他适合于焊接的金属或合金以涂布或薄膜沉积搭配微影蚀刻形成。在本发明的一些实施方式中，焊球160是锡。据此由印刷电路板或其他中介片的输入/输出的电流信号即可通过焊球160、重布局层140以及与电子元件112电性连接的导电垫114，对半导体晶片110内的电子元件112进行信号输入/输出控制。然而本发明并不以此为限。在本发明另一些实施方式中，晶片封装体的制造方法亦可进一步包含形成至少二焊接垫分别对应至少二半导体晶片110且配置下表面118下，其中焊接垫与重布局层140电性连接，再形成焊接线与焊接垫电性连接。焊接垫与重布局层140电性连接，而焊线作为晶片封装体外接于印刷电路板或其他中介片的连接桥梁，据此由印刷电路板或其他中介片的输入/输出的电流信号即可通过焊接垫以及连接于焊接垫的焊线、重布局层140以及与电子元件112电性连接的导电垫114，对半导体晶片110内的电子元件112进行信号输入/输出控制。如图7以及图3所示，在本发明的一些实施方式中，晶片封装体的制造方法进一步包含沿切割道SL分割各半导体晶片110，其中切割道SL位于各半导体晶片110之间。如图7所示，分割的方式例如可以是以切割刀180沿切割道SL划过，以分开相邻两半导体晶片110，据此如图1所示的晶片封装体100即制作完成。
[0052]值得注意的是，在本发明晶片封装体的制造方法中，穿孔120、绝缘层130、重布局层140以及封装层150均由半导体晶片110的下表面118朝上表面116延伸。换言之，穿孔120绝缘层130、重布局层140以及封装层150仅制作于半导体晶片110的单面(即下表面118)。因此形成穿孔120的蚀刻或激光钻孔、形成绝缘层130、重布局层140的薄膜沉积及微影蚀刻制程，仅需在半导体晶片110的下表面118进行一次，即完成位于半导体晶片110上表面116的导电垫114的电性导通路径，据此本发明晶片封装体的制造方法具有节省晶片封装体制造成本的特殊功效。此外，上表面116并不涉及上开各元件的制作，因此半导体晶片110的上表面116在制作流程中可维持其完整性。在本发明一些实施方式中，电子元件112是感光元件，晶片封装体的制造方法进一步包含形成滤光层170于上表面上且覆盖各半导体晶片110。滤光层170可以是针对不同滤光波段所制作的薄膜，用以搭配感光元件。在本发明另一些实施方式中，晶片封装体的制造方法进一步包含形成钝化层于上表面上且覆盖各半导体晶片110，提供隔绝空气或是应力缓冲等保护半导体晶片110功能，以保护半导体晶片110内电子元件112、导电垫114以及内连线结构113等，钝化层例如可以是氧化娃(silicon oxide)、氮化娃(silicon nitride)或氮氧化娃(silicon ox/nitride)等绝缘材料，但不以此为限。在本发明的另一些实施方式中，晶片封装体的制造方法进一步包含形成耐磨层配置于上表面116上，耐磨层例如可以是蓝宝石(sapphire)或其他高硬度的材料，以进一步保护半导体晶片110内电子元件112、导电垫114以及内连线结构113。在本发明的另一些实施方式中，晶片封装体的制造方法进一步包含形成疏水层配置于上表面116上，疏水层例如可以是聚四氟乙烯(PTFE)、聚酯类、聚烯类、聚二甲基硅氧烧(polydimethylsi1xane)或其他适当的疏水性材料，可进一步有效地阻隔水气，提升晶片封装体的可靠度。
[0053]图8到图11是本发明另一实施方式于制造过程中不同阶段的局部依照图3中剖面线4的剖面示意图。请先参照图8，在本发明另一实施方式中，形成穿孔120的步骤包含形成至少二凹部122分别对应至少二半导体晶片110，各凹部122自下表面118朝上表面116延伸。形成各凹部122的方式例如可以是以微影蚀刻或激光钻孔，由下表面118朝上表面116形成分别对应于各半导体晶片110中导电垫114。值得注意的是，凹部122并未由半导体晶片110的下表面118穿透至上表面116，因此半导体晶片110中导电垫114并非由凹部122暴露出来。接着请参照图9，接着形成导孔124自凹部122朝上表面116延伸，以暴露出导电垫114。形成导孔124的方式例如可以是以微影蚀刻或激光钻孔。如前所述，导电垫114作为半导体晶片110内电子元件112与外部的信号控制的输入/输出端，因此由下表面118朝上表面116蚀刻并形成导孔124的蚀刻或钻孔终点，即设定于露出各半导体晶片110各自的导电垫114为止。和图5到图7所示的前述实施方式不同的是，本实施方式形成穿孔120的步骤分为两阶段进行，即先形成凹部122，再由凹部122形成导孔124以导电垫114暴露出来。如此便降低了形成穿孔120的制程难度，使穿孔120与导电垫114发生错位而无法将导电垫114暴露出来的风险进一步降低。据此便能有效提升形成穿孔120制程良率，还可降低晶片封装体的制造成本。此外，由于导孔124是由凹部122进一步蚀刻或钻孔所形成，因此在本发明的一些实施方式中，凹部122的宽度122w大于导孔124的宽度124w，即暴露导电垫114的开口可以更大。据此，本实施方式与图5到图7所示的前述实施方式相较，具有薄膜更易于沉积的特殊功效。因此，对绝缘层130、重布局层140以及封装层150等自下表面118朝上表面116延伸并充填入穿孔120的薄膜而言，更易形成于穿孔120之中，特别是重布局层140能够更容易沉积于穿孔120 (包含凹部122以及导孔124)之中，而与半导体晶片110内电子元件112、导电垫114以及内连线结构113具有电性连接，而不会发生断线等疑虑。在本发明的一些实施方式中，形成凹部122时所蚀刻或钻孔的深度可适度调整，使得凹部122的深度122d大于导孔124的深度124d。因此，开口较小的导孔124具有较小的深度124d，进一步减低导孔124的孔洞深宽比(aspect rat1)，使得重布局层140能够进一步成功沉积于穿孔120 (包含凹部122以及导孔124)之中，而与半导体晶片110内电子元件112、导电垫114以及内连线结构113具有电性连接，且更能进一步减少上述断线等疑虑。在本发明的一些实施方式中，形成凹部122和导孔124各自所蚀刻或钻孔的深度和宽度可视需要调整搭配，使得导孔124的深宽比(124d/124w)小于2，即导孔124的深度124d不大于导孔124的宽度124w的两倍。据此，有关绝缘层130、重布局层140以及封装层150等薄膜沉积制程的填洞能力的限制门槛还可被显著降低，不仅提高上 开各薄膜形成于穿孔120中的成功率，还可有效降低晶片封装体的制造成本。
[0054]请参照图10，接着形成绝缘层130自下表面118朝上表面116延伸，部分绝缘层130位于各穿孔120之中，其中绝缘层130具有至少二开口 132以暴露出各导电垫114。有关绝缘层130的材料以及制作方法如前所述，在此即不重复。接着请参照图11，形成重布局层140自下表面118朝上表面116延伸，部分重布局层140位于各穿孔120之中，其中重布局层140通过开口 132与各导电垫114电性连接。有关重布局层140的材料以及制作方法如前所述，在此即不重复。在重布局层140形成之后，接着形成封装层150自下表面118朝上表面116延伸，部分封装层150位于各穿孔120之中。在本发明的一些实施方式中，晶片封装体的制造方法进一步包含形成至少二导电结构，导电结构可为焊球160分别对应该至少二半导体晶片且配置下表面118下，其中焊球160与重布局层140电性连接。有关封装层150以及焊球160的材料以及制作方法如前所述，在此即不重复。据此由印刷电路板或其他中介片的输入/输出的电流信号即可通过焊球160、重布局层140以及与电子元件112电性连接的导电垫114，对半导体晶片110内的电子元件112进行信号输入/输出控制。然而本发明并不以此为限。在本发明另一些实施方式中，晶片封装体的制造方法亦可进一步包含形成至少二焊接垫分别对应至少二半导体晶片110且配置下表面118下，其中焊接垫与重布局层140电性连接，再形成焊接线与焊接垫电性连接。焊接垫与重布局层140电性连接，而焊线作为晶片封装体外接于印刷电路板或其他中介片的连接桥梁，据此由印刷电路板或其他中介片的输入/输出的电流信号即可通过焊接垫以及连接于焊接垫的焊线、重布局层140以及与电子元件112电性连接的导电垫114，对半导体晶片110内的电子元件112进行信号输入/输出控制。如图11以及图3所示，在本发明的一些实施方式中，晶片封装体的制造方法进一步包含沿切割道SL分割各半导体晶片110，其中切割道SL位于各半导体晶片110之间。如图11所示，分割的方式例如可以是以切割刀180沿切割道SL划过，以分开相邻两半导体晶片110，据此如图2所示的晶片封装体200即制作完成。
[0055]最后要强调的是，本发明所提供的晶片封装体及其制造方法，晶片封装体的导电垫配置于半导体晶片的上表面，而穿孔、绝缘层、重布局层、封装层均由半导体晶片的下表面朝上表面延伸。因此上开元件仅需制作于半导体晶片的单面，即完成位于半导体晶片上表面的导电垫的电性导通路径，具有可显著地降低制作成本的特殊功效。更重要的是，半导体晶片的上表面并不涉及上开各元件的制作，因此半导体晶片的上表面在制作流程中可维持其完整性，因此半导体晶片的上表面可以是平坦平面，据此更能增加其在光学上应用的功能性，或是其与其他晶片封装体的堆叠上的简便性。此外，本发明的晶片封装体在封装流程中无须翻面，还可省去翻面制作时所需的暂时固定粘着等材料以及步骤，更具降低制作成本的特殊功效。在本发明的一些实施方式中，晶片封装体的特殊的穿孔结构可使上开各薄膜更易形成于穿孔之中，特别是重布局层能够更容易沉积于凹部以及导孔之中，而与半导体晶片内电子元件、导电垫具有电性连接，不会发生断线等疑虑。此外，有关绝缘层、重布局层以及封装层等薄膜沉积制程填洞能力的限制门槛也被显著降低，不仅提高上开各薄膜形成于穿孔中的成功率，还可进一步有效降低晶片封装体的制造成本。
[0056]以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
【主权项】
1.一种晶片封装体，其特征在于，包含: 一半导体晶片，具有一电子元件以及至少一导电垫，该导电垫与该电子元件电性连接且配置于该半导体晶片的一上表面； 一穿孔，自该半导体晶片的一下表面朝该上表面延伸并暴露出该导电垫； 一绝缘层，自该下表面朝该上表面延伸，部分该绝缘层位于该穿孔之中，其中该绝缘层具有一开口以暴露出该导电垫； 一重布局层，自该下表面朝该上表面延伸，部分该重布局层位于该穿孔之中，其中该重布局层通过该开口与该导电垫电性连接；以及 一封装层，自该下表面朝该上表面延伸，部分该封装层位于该穿孔之中。2.根据权利要求1所述的晶片封装体，其特征在于，该半导体晶片的该上表面是一平坦表面。3.根据权利要求1所述的晶片封装体，其特征在于，该穿孔包含: 一凹部，自该下表面朝该上表面延伸；以及 一导孔，自该凹部朝该上表面延伸，以暴露出该导电垫， 其中该凹部的一宽度大于该导孔的一宽度。4.根据权利要求3所述的晶片封装体，其特征在于，该凹部的一深度大于该导孔的一深度。5.根据权利要求4所述的晶片封装体，其特征在于，该导孔的一宽深比小于2。6.根据权利要求1所述的晶片封装体，其特征在于，进一步包含一导电结构，该导电结构位于该下表面下，且与该重布局层电性连接。7.根据权利要求6所述的晶片封装体，其特征在于，该导电结构是指一锡球。8.根据权利要求1所述的晶片封装体，其特征在于，该电子元件是一感光元件。9.根据权利要求8所述的晶片封装体，其特征在于，进一步包含: 一滤光层，配置于该上表面上。10.根据权利要求1所述的晶片封装体，其特征在于，进一步包含: 一耐磨层，配置于该上表面上。11.根据权利要求1所述的晶片封装体，其特征在于，进一步包含: 一疏水层，配置于该上表面上。12.—种晶片封装体的制造方法，其特征在于，包含: 提供一半导体晶圆，该半导体晶圆包含相邻排列的至少二半导体晶片，且具有一上表面及一下表面，各该半导体晶片的至少一侧具有位于该上表面的至少一导电垫； 形成至少二穿孔，该至少二穿孔分别对应该至少二半导体晶片，且自该下表面朝该上表面延伸，以暴露出各该导电垫； 形成一绝缘层，该绝缘层自该下表面朝该上表面延伸，部分该绝缘层位于所述穿孔之中，其中该绝缘层具有至少二开口以暴露出各该导电垫； 形成一重布局层，该重布局层自该下表面朝该上表面延伸，部分该重布局层位于所述穿孔之中，其中该重布局层通过该开口与各该导电垫电性连接；以及 形成一封装层，该封装层自该下表面朝该上表面延伸，部分该封装层位于所述穿孔之中。13.根据权利要求12所述的晶片封装体的制造方法，其特征在于，形成该穿孔的步骤包含: 形成至少二凹部，该至少二凹部分别对应该至少二半导体晶片，所述凹部自该下表面朝该上表面延伸；以及 形成一导孔，该导孔自该凹部朝该上表面延伸，以暴露出该导电垫。14.根据权利要求12所述的晶片封装体的制造方法，其特征在于，进一步包含形成至少二导电结构，该至少二导电结构分别对应该至少二半导体晶片且配置该下表面下，其中该导电结构与该重布局层电性连接。15.根据权利要求14所述的晶片封装体的制造方法，其特征在于，该导电结构是指锡球。16.根据权利要求12所述的晶片封装体的制造方法，其特征在于，进一步包含: 形成至少二焊接垫，该至少二焊接垫分别对应该至少二半导体晶片且配置该下表面下，且与该重布局层电性连接；以及 形成一焊接线，该焊接线与该焊接垫电性连接。17.根据权利要求12所述的晶片封装体的制造方法，其特征在于，进一步包含: 形成一钝化层，该钝化层位于该上表面上且覆盖各该半导体晶片。18.根据权利要求12所述的晶片封装体的制造方法，其特征在于，进一步包含: 形成一疏水层，该疏水层位于该上表面上且覆盖各该半导体晶片。19.根据权利要求12所述的晶片封装体的制造方法，其特征在于，进一步包含: 形成一滤光层，该滤光层位于该上表面上且覆盖各该半导体晶片。20.根据权利要求12所述的晶片封装体的制造方法，其特征在于，进一步包含沿一切割道分割该至少二半导体晶片，其中该切割道位于该至少二半导体晶片之间。21.根据权利要求12所述的晶片封装体的制造方法，其特征在于，形成该重布局层的方式包含: 全面形成一导电薄膜，该导电薄膜自该下表面朝该上表面延伸，部分该导电薄膜位于所述穿孔之中；以及 以微影蚀刻制程图案化该导电薄膜。
【专利摘要】本发明提供一种晶片封装体及其制造方法。该晶片封装体包含半导体晶片、穿孔、绝缘层、重布局层以及封装层；半导体晶片具有电子元件以及导电垫，导电垫与电子元件电性连接且配置于半导体晶片的上表面；穿孔自半导体晶片的下表面朝上表面延伸并暴露出导电垫。绝缘层自下表面朝上表面延伸，部分绝缘层位于穿孔之中，其中绝缘层具有开口以暴露出导电垫；重布局层自下表面朝上表面延伸，部分重布局层位于穿孔之中，其中重布局层通过开口与导电垫电性连接；封装层自下表面朝上表面延伸，部分封装层位于穿孔之中。本发明能够显著地降低制作成本。
【IPC分类】H01L21/56, H01L23/31, H01L21/60
【公开号】CN104900607
【申请号】CN201510098974
【发明人】李柏汉, 郑家明, 刘建宏
【申请人】精材科技股份有限公司
【公开日】2015年9月9日
【申请日】2015年3月6日
【公告号】US20150255499
【技术领域】
[0001]本发明是关于一种封装体及其制造方法，且特别是有关于一种晶片封装体及其制造方法。
【背景技术】
[0002]在各项电子产品要求多功能且外型尚须轻薄短小的需求之下，各项电子产品所对应的半导体晶片，不仅其尺寸微缩化，当中的布线密度亦随之提升，因此后续在制造半导体晶片封装体的挑战亦渐趋严峻。其中，晶圆级晶片封装是半导体晶片封装方式的一种，是指晶圆上所有晶片生产完成后，直接对整片晶圆上所有晶片进行封装制程及测试，完成之后才切割制成单颗晶片封装体的晶片封装方式。在半导体晶片尺寸微缩化、布线密度提高的情形之下，晶片封装体在结构设计以及其制造方法上亦渐趋复杂。因此，不仅对各项在晶片封装体制造过程中所涉及制程要求提高，导致成本增加，尚具有良率降低的风险。据此，一种还可靠、更适于量产的晶片封装体及其制造方法，是当今晶片封装工艺重要的研发方向之一O
【发明内容】
[0003]本发明提供一种晶片封装体及其制造方法，其主要封装层叠如绝缘层、重布局层以及封装层仅需制作于半导体晶片的一面。因此晶片封装体中封装层叠仅需在半导体晶片的该面进行一次，即完成位于半导体晶片的电性导通路径，具有显著地降低制作成本的特殊功效。此外，半导体晶片的另一面在不涉及上开封装层叠的制作，因此半导体晶片的另一面可以是平坦平面，据此更能增加其在光学上应用的功能性，或是其与其他晶片封装体的堆叠上的简便性。
[0004]本发明的一态样提出一种晶片封装体，包含半导体晶片、穿孔、绝缘层、重布局层以及封装层；半导体晶片具有电子元件以及导电垫，导电垫与电子元件电性连接且配置于半导体晶片的上表面；穿孔自半导体晶片的下表面朝上表面延伸并暴露出导电垫；绝缘层自下表面朝上表面延伸，部分绝缘层位于穿孔之中，其中绝缘层具有开口以暴露出导电垫；绝缘层自下表面朝上表面延伸，部分重布局层位于穿孔之中，其中重布局层通过开口与导电垫电性连接；封装层自下表面朝上表面延伸，部分封装层位于穿孔之中。
[0005]在本发明的一实施方式中，上述半导体晶片的上表面是平坦表面。
[0006]在本发明的一实施方式中，上述穿孔包含凹部以及导孔，凹部自下表面朝上表面延伸，导孔自凹部朝上表面延伸，以暴露出导电垫，其中凹部的宽度大于导孔的宽度。
[0007]在本发明的一实施方式中，上述凹部的深度大于导孔的深度。
[0008]在本发明的一实施方式中，上述导孔的宽深比小于2。
[0009]在本发明的一实施方式中，晶片封装体进一步包含导电结构，导电结构位于下表面下，且与重布局层电性连接。
[0010]在本发明的一实施方式中，上述电子元件是感光元件。
[0011]在本发明的一实施方式中，晶片封装体进一步包含滤光层，该滤光层配置于上表面上。
[0012]在本发明的一实施方式中，晶片封装体进一步包含耐磨层，耐磨层配置于上表面上。
[0013]在本发明的一实施方式中，晶片封装体进一步包含疏水层，疏水层配置于该上表面上。
[0014]本发明的另一态样提出一种晶片封装体的制造方法，包含:提供半导体晶圆，半导体晶圆包含至少二半导体晶片相邻排列，半导体晶圆具有上表面及下表面，各半导体晶片的至少一侧具有至少一导电垫于上表面；形成至少二穿孔，至少二穿孔分别对应至少二半导体晶片，各穿孔自下表面朝上表面延伸，以暴露出各导电垫；形成绝缘层，绝缘层自下表面朝上表面延伸，部分绝缘层位于穿孔之中，其中绝缘层具有至少二开口以暴露出各导电垫；形成重布局层，重布局层自下表面朝上表面延伸，部分重布局层位于穿孔之中，其中重布局层通过开口与各导电垫电性连接；以及形成封装层，封装层自下表面朝上表面延伸，部分封装层位于穿孔之中。
[0015]在本发明的一实施方式中，上述形成穿孔的步骤包含形成至少二凹部，至少二凹部分别对应至少二半导体晶片，且自下表面朝上表面延伸；以及形成导孔，导孔自凹部朝上表面延伸，以暴露出导电垫。
[0016]在本发明的一实施方式中，晶片封装体的制造方法进一步包含形成至少二导电结构，至少二导电结构分别对应至少二半导体晶片且配置下表面下，且与重布局层电性连接。
[0017]在本发明的一实施方式中，上述导电结构是指锡球。
[0018]在本发明的一实施方式中，晶片封装体的制造方法进一步包含形成至少二焊接垫，至少二焊接垫分别对应至少二半导体晶片且配置下表面下，且与重布局层电性连接；以及形成焊接线，焊接线与焊接垫电性连接。
[0019]在本发明的一实施方式中，晶片封装体的制造方法进一步包含形成钝化层，钝化层位于上表面上且覆盖各半导体晶片。
[0020]在本发明的一实施方式中，晶片封装体的制造方法进一步包含形成疏水层，疏水层位于上表面上且覆盖各半导体晶片。
[0021]在本发明的一实施方式中，晶片封装体的制造方法进一步包含形成滤光层，滤光层位于上表面上且覆盖各半导体晶片。
[0022]在本发明的一实施方式中，晶片封装体的制造方法进一步包含沿切割道分割至少二半导体晶片，其中切割道位于至少二半导体晶片之间。
[0023]在本发明的一实施方式中，上述形成重布局层的方式包含全面形成导电薄膜，导电薄膜自下表面朝上表面延伸，部分导电薄膜位于穿孔之中。以微影蚀刻制程图案化导电薄膜。
【附图说明】
[0024]本发明的上述和其他态样、特征及其他优点参照说明书内容并配合附加图式得到更清楚的了解，其中:
[0025]图1是根据本发明一实施方式晶片封装体的局部剖面示意图。
[0026]图2是根据本发明另一实施方式晶片封装体的局部剖面示意图。
[0027]图3是根据本发明一实施方式于制造过程中一阶段的俯视示意图。
[0028]图4到图7是本发明一实施方式于制造过程中不同阶段的局部依照图3中剖面线4的剖面示意图。
[0029]图8到图11是本发明另一实施方式于制造过程中不同阶段的局部依照图3中剖面线4的剖面示意图。
[0030]附图中符号的简单说明如下:
[0031]10:半导体晶圆124:导孔
[0032]100:晶片封装体124w:导孔的宽度
[0033]110:半导体晶片124d:导孔的深度
[0034]112:电子元件130:绝缘层
[0035]113:内连线结构140:重布局层
[0036]114:导电垫150:封装层
[0037]116:上表面160:焊球
[0038]118:下表面170:滤光层
[0039]120:穿孔180:切割刀
[0040]122:凹部200:晶片封装体
[0041]122w:凹部的宽度SL:切割道
[0042]122d:凹部的深度。
【具体实施方式】
[0043]为了使所揭示内容的叙述更加详尽与完备，下文针对了本发明的实施态样与具体实施例提出了说明性的描述；但这并非实施或运用本发明具体实施例的唯一形式。以下所揭露的各实施例，在有益的情形下可相互组合或取代，也可在一实施例中附加其他的实施例，而无须进一步的记载或说明。在以下描述中，将详细叙述许多特定细节以使读者能够充分理解以下的实施例。然而，可在无所述特定细节的情况下实践本发明的实施例。
[0044]图1是根据本发明一实施方式晶片封装体的局部剖面示意图。请参照图1，晶片封装体100包含半导体晶片110、穿孔120、绝缘层130、重布局层140以及封装层150。半导体晶片110具有电子元件112以及至少一导电垫114，导电垫114与电子元件112电性连接且配置于半导体晶片I1的上表面116。半导体晶片110例如可以在娃(silicon)、锗(germanium)或II1-V族元素基材上制作电子元件112以及导电垫114。在本发明的一些实施方式中，电子元件是感光元件。然而本发明并不以此为限，电子元件112例如可以是有源元件(active element)或无源元件(passive elements)、数字电路或模拟电路等集成电路的电子元件(electronic components)、微机电系统(Micro ElectroMechanical Systems, MEMS)、微流体系统(micro fluidic systems)、或利用热、光线及压力等物理量变化来测量的物理感测器(physical sensor)、射频元件(RF circuits)、加速计(accelerators)、陀螺仪(gyroscopes)、微制动器(micro actuators)、表面声波元件、压力感测器(pressure sensors)，但不以此为限。如图1所示，导电垫114配置于半导体晶片110的上表面116，而电子元件112则配置于半导体晶片110的内部。导电垫114可以通过内连线结构113电性连接于电子元件112。导电垫114作为晶片封装体100中电子元件112信号控制的输入(input)/输出(output)端，导电垫114的材质例如可以是销(aluminu m)、铜(copper)或镲(nickel)或其他合适的导电材料。
[0045]继续参照图1，穿孔120自半导体晶片110的下表面118朝上表面116延伸并暴露出导电垫114。穿孔120制作的方式例如可以是由半导体晶片110的下表面118，对应半导体晶片110的上表面116的导电垫114位置，以微影蚀刻或激光钻孔的方式所形成。换言之，穿孔120由半导体晶片110的下表面118，将作为晶片封装体100中电子元件112信号控制的输入(input)/输出(output)端的导电垫114暴露出来，以供后续重布局层140对其电性连接。绝缘层130自下表面118朝上表面116延伸，部分绝缘层130位于穿孔120之中，其中绝缘层130具有开口 132以暴露出导电垫114。绝缘层130所使用的材料可以是氧化娃、氮化娃、氮氧化娃或其它合适的绝缘材料，以化学气相沉积法(chemical vapordeposit1n)顺应地(conformally)沿着半导体晶片110的下表面118、穿孔120的侧壁以及底部形成绝缘薄膜，再以微影蚀刻的方式对应导电垫114的位置形成开口 132以暴露出导电垫114。重布局层140自下表面118朝上表面116延伸，部分重布局层140位于穿孔120之中，其中重布局层140通过开口 132与导电垫114电性连接。重布局层140所使用的材料可以是销、铜或其它合适的导电材料，以派镀(sputtering)或蒸镀(evaporat1n)顺应地沿着绝缘层130以及绝缘层130的开口 132所暴露出的导电垫114沉积导电薄膜，再将导电薄膜以微影蚀刻的方式形成具有预定重布局线路图案的重布局层140。封装层150自下表面118朝上表面116延伸，部分封装层150位于穿孔120之中。封装层150所使用的材料可以是绿漆(solder mask)或其它合适的封装材料，以涂布方式顺应地沿着绝缘层130、重布局层140，在半导体晶片110的下表面118形成。如图1所示，在本发明的一些实施方式中，晶片封装体100进一步包含导电结构，导电结构可为焊球160于下表面118下，其中焊球160与重布局层140电性连接。焊球160的材料例如可以是锡或其他适合于焊接的金属或合金，焊球160作为晶片封装体100外接于印刷电路板或其他中介片(interposer)的连接桥梁，据此由印刷电路板或其他中介片的输入/输出的电流信号即可通过焊球160、重布局层140以及与电子元件112电性连接的导电垫114，对晶片封装体100内的电子元件112进行信号输入/输出控制。然而本发明并不以此为限。在本发明另一些实施方式中，晶片封装体100亦可进一步包含焊接垫以及连接于焊接垫的焊线，其中焊接垫与重布局层140电性连接，而焊线作为晶片封装体100外接于印刷电路板或其他中介片的连接桥梁，据此由印刷电路板或其他中介片的输入/输出的电流信号即可通过焊接垫以及连接于焊接垫的焊线、重布局层140以及与电子元件112电性连接的导电垫114，对晶片封装体100内的电子元件112进行信号输入/输出控制。
[0046]值得注意的是，本发明的晶片封装体100中导电垫114配置于半导体晶片110的上表面116，而穿孔120、绝缘层130、重布局层140、封装层150均由半导体晶片110的下表面118朝上表面116延伸。换言之，穿孔120绝缘层130、重布局层140、封装层150仅需制作于半导体晶片110的单面(即下表面118)。据此，晶片封装体100中穿孔120的蚀刻或激光钻孔、绝缘层130或重布局层140的薄膜沉积及微影蚀刻制程仅需在半导体晶片110的下表面118进行一次，即完成位于半导体晶片110上表面116的导电垫114的电性导通路径，进而对晶片封装体100内的电子元件112进行信号输入/输出控制。据此本发明的晶片封装体100简化的结构，具有可显著地降低制作成本的特殊功效。更重要的是，本发明的晶片封装体100中穿孔120、绝缘层130、重布局层140、封装层150均由半导体晶片110的下表面118朝上表面116延伸。换言之，半导体晶片110的上表面116并不涉及上开各元件的制作，因此半导体晶片110的上表面116在制作流程中可维持其完整性。在本发明的一些实施方式中，半导体晶片110的上表面116是平坦表面，因此针对半导体晶片110的上表面116加工的相关制程可被进一步简化。举例来说，本发明的晶片封装体100可进一步包含钝化层配置于半导体晶片110的上表面116，以提供隔绝空气或是应力缓冲等功能，以保护半导体晶片110内电子元件112、导电垫114以及内连线结构113等，钝化层例如可以是氧化娃(silicon oxide)、氮化娃(silicon nitride)或氮氧化娃(silicon ox/nitride)等绝缘材料，但不以此为限。如图1所示，在本发明的一些实施方式中，电子元件112是感光元件，晶片封装体100可进一步包含滤光层170配置上表面116上，滤光层170可以是针对不同滤光波段所制作的薄膜，用以搭配感光元件。在本发明的另一些实施方式中，晶片封装体100可进一步包含耐磨层配置于上表面116上，耐磨层例如可以是蓝宝石(sapphire)或其他高硬度的材料，以进一步保护半导体晶片110内电子元件112、导电垫114以及内连线结构113。在本发明的另一些实施方式中，晶片封装体100可进一步包含疏水层配置于上表面116上，疏水层例如可以是聚四氟乙烯(PTFE)、聚酯类、聚烯类、聚二甲基硅氧烷(polydimethylsi1xane)或其他适当的疏水性材料，可进一步有效地阻隔水气，提升晶片封装体100的可靠度。此外本发明的晶片封装体100中，半导体晶片110的上表面116并不涉及穿孔120、绝缘层130、重布局层140、封装层150等制作，因此本发明的晶片封装体100在封装流程中无须翻面，还可省去翻面制作时所需的暂时固定粘着等材料以及步骤，更具降低制作成本的特殊功效。
[0047]图2是根据本发明另一实施方式晶片封装体的局部剖面示意图。请参照图2，晶片封装体200包含半导体晶片110、穿孔120、绝缘层130、重布局层140以及封装层150。其中，半导体晶片110、绝缘层130、重布局层140以及封装层150等相关细节与前述实施方式的晶片封装体100相似，在此即不重复赘述。如图2所示，晶片封装体200与图1中晶片封装体100不同之处在于:穿孔120包含凹部122以及导孔124。凹部122自下表面118朝上表面116延伸。导孔124自凹部122朝上表面116延伸，以暴露出导电垫114。其中值得注意的是，凹部122的宽度122w大于导孔124的宽度124w。换言之，晶片封装体200的穿孔120由一开口较大的凹部122以及一开口较小的导孔124所组成。与图1中晶片封装体100相较，晶片封装体200的穿孔120结构具有薄膜更易于沉积的特殊功效。由于薄膜沉积制程上，针对不同孔洞的孔洞深度(trench depth)以及孔径(opening)大小，以及两者的比例(孔洞深宽比(aspect rat1)，有其填洞能力(gap-fill capability)的限制。一般而言，使薄膜沉积于孔径越小或深宽比越大的孔洞，需使用越高填洞能力的薄膜制程方能成功。因此，对绝缘层130、重布局层140以及封装层150等自下表面118朝上表面116延伸并充填入穿孔120的薄膜而言，晶片封装体200的穿孔120结构可使上开各薄膜更易形成于穿孔120之中，特别是重布局层140能够更容易沉积于穿孔120 (包含凹部122以及导孔124)之中，与半导体晶片110内电子元件112、导电垫114以及内连线结构113具有电性连接，而不会发生断线等疑虑。在本发明的一些实施方式中，凹部122的深度122d大于导孔124的深度124d。因此，开口较小的导孔124具有较小的深度124d，进一步减低导孔124的孔洞深宽比(aspect rat1)，使得重布局层140能够进一步成功沉积于穿孔120 (包含凹部122以及导孔124)之中，而与半导体晶片110内电子元件112、导电垫114以及内连线结构113具有电性连接，且更能进一步减少上述断线等疑虑。在本发明的一些实施方式中，导孔124的深宽比(124d/124w)小于2，即导孔124的深度124d不大于导孔124的宽度124w的两倍。据此，有关绝缘层130、重布局层140以及封装层150等薄膜沉积制程的填洞能力的限制门槛还可被显著降低，不仅提高上开各薄膜形成于穿孔120中的成功率，还可有效降低晶片封装体的制造成本。
[0048]图3是根据本发明一实施方式于制造过程中一阶段的俯视示意图；图4是图3中剖面线4于制造过程中一阶段的局部剖面示意图；图4到图7是图3中剖面线4于制造过程中不同阶段的局部剖面示意图。请先参照图3，提供半导体晶圆10包含至少二半导体晶片110相邻排列。半导体晶圆10例如可以是硅、锗或II1-V族元素等。半导体晶圆10上具有相邻排列的多个半导体晶片110，各晶片110包含电子元件以及导电垫如前所述，在此即不重复。如图3所示，各半导体晶片110之间以切割道SL作为晶片110边界。再参照图4所示，半导体晶圆10具有上表面(即各半导体晶片110的上表面116)及下表面(即各晶片110的下表面118 )，各晶片110的至少一侧具有至少一导电垫114于上表面116。导电垫114例如可以通过内连线结构113电性连接于电子元件112，在半导体晶片110中，导电垫114作为电子元件112信号控制的输入(input)/输出(output)端。
[0049]图5是图3中剖面线4于制造过程中另一阶段的局部剖面示意图。形成至少二穿孔120分别对应至少二晶片110，各穿孔120自下表面118朝上表面116延伸，以暴露出各导电垫114。形成穿孔120的方式例如可以是以微影蚀刻或激光钻孔，但不以此为限。如前所述，导电垫114作为半导体晶片110内电子元件112与外部的信号控制的输入/输出端，因此在半导体晶圆10自下表面118朝上表面116蚀刻并形成穿孔120的蚀刻或钻孔终点，即设定于露出各半导体晶片110各自的导电垫114为止。
[0050]图6是图3中剖面线4于制造过程中另一阶段的局部剖面示意图。在各穿孔120形成之后，接着形成绝缘层130自下表面118朝上表面116延伸，部分绝缘层130位于各穿孔120之中，其中绝缘层130具有至少二开口 132以暴露出各导电垫114。绝缘层130可以是氧化硅、氮化硅、氮氧化硅或其它合适的绝缘材料，以化学气相沉积法顺应地沿着半导体晶片110的下表面118、穿孔120的侧壁以及底部形成绝缘薄膜，再以微影蚀刻的方式对应导电垫114的位置形成开口 132以暴露出导电垫114。接着，形成重布局层140自下表面118朝上表面116延伸，部分重布局层140位于各穿孔120之中，其中重布局层140通过开口 132与各导电垫114电性连接。重布局层140例如可以是铝、铜、导电高分子或其它合适的导电材料。在本发明的一些实施方式中，形成重布局层140的方式包含全面形成导电薄膜自下表面118朝上表面116延伸，部分导电薄膜位于各穿孔120之中，再以微影蚀刻制程图案化导电薄膜。换言之，以溅镀、蒸镀或旋转涂布等方式顺应地沿着绝缘层130以及绝缘层130的开口 132所暴露出的导电垫114沉积导电薄膜，再将导电薄膜以微影蚀刻的方式形成具有预定重布局线路图案的重布局层140。
[0051]图7是图3中剖面线4于制造过程中另一阶段的局部剖面示意图。在重布局层140形成之后，接着形成封装层150自下表面118朝上表面116延伸，部分封装层150位于各穿孔120之中。封装层150例如可以是将绿漆(solder mask)以刷涂或旋转涂布等方式形成，但不以此方式为限。如图7所示，在本发明的一些实施方式中，晶片封装体的制造方法进一步包含形成至少二导电结构，导电结构可为焊球160分别对应该至少二半导体晶片且配置下表面118下，其中焊球160与重布局层140电性连接。焊球160例如可以是锡或其他适合于焊接的金属或合金以涂布或薄膜沉积搭配微影蚀刻形成。在本发明的一些实施方式中，焊球160是锡。据此由印刷电路板或其他中介片的输入/输出的电流信号即可通过焊球160、重布局层140以及与电子元件112电性连接的导电垫114，对半导体晶片110内的电子元件112进行信号输入/输出控制。然而本发明并不以此为限。在本发明另一些实施方式中，晶片封装体的制造方法亦可进一步包含形成至少二焊接垫分别对应至少二半导体晶片110且配置下表面118下，其中焊接垫与重布局层140电性连接，再形成焊接线与焊接垫电性连接。焊接垫与重布局层140电性连接，而焊线作为晶片封装体外接于印刷电路板或其他中介片的连接桥梁，据此由印刷电路板或其他中介片的输入/输出的电流信号即可通过焊接垫以及连接于焊接垫的焊线、重布局层140以及与电子元件112电性连接的导电垫114，对半导体晶片110内的电子元件112进行信号输入/输出控制。如图7以及图3所示，在本发明的一些实施方式中，晶片封装体的制造方法进一步包含沿切割道SL分割各半导体晶片110，其中切割道SL位于各半导体晶片110之间。如图7所示，分割的方式例如可以是以切割刀180沿切割道SL划过，以分开相邻两半导体晶片110，据此如图1所示的晶片封装体100即制作完成。
[0052]值得注意的是，在本发明晶片封装体的制造方法中，穿孔120、绝缘层130、重布局层140以及封装层150均由半导体晶片110的下表面118朝上表面116延伸。换言之，穿孔120绝缘层130、重布局层140以及封装层150仅制作于半导体晶片110的单面(即下表面118)。因此形成穿孔120的蚀刻或激光钻孔、形成绝缘层130、重布局层140的薄膜沉积及微影蚀刻制程，仅需在半导体晶片110的下表面118进行一次，即完成位于半导体晶片110上表面116的导电垫114的电性导通路径，据此本发明晶片封装体的制造方法具有节省晶片封装体制造成本的特殊功效。此外，上表面116并不涉及上开各元件的制作，因此半导体晶片110的上表面116在制作流程中可维持其完整性。在本发明一些实施方式中，电子元件112是感光元件，晶片封装体的制造方法进一步包含形成滤光层170于上表面上且覆盖各半导体晶片110。滤光层170可以是针对不同滤光波段所制作的薄膜，用以搭配感光元件。在本发明另一些实施方式中，晶片封装体的制造方法进一步包含形成钝化层于上表面上且覆盖各半导体晶片110，提供隔绝空气或是应力缓冲等保护半导体晶片110功能，以保护半导体晶片110内电子元件112、导电垫114以及内连线结构113等，钝化层例如可以是氧化娃(silicon oxide)、氮化娃(silicon nitride)或氮氧化娃(silicon ox/nitride)等绝缘材料，但不以此为限。在本发明的另一些实施方式中，晶片封装体的制造方法进一步包含形成耐磨层配置于上表面116上，耐磨层例如可以是蓝宝石(sapphire)或其他高硬度的材料，以进一步保护半导体晶片110内电子元件112、导电垫114以及内连线结构113。在本发明的另一些实施方式中，晶片封装体的制造方法进一步包含形成疏水层配置于上表面116上，疏水层例如可以是聚四氟乙烯(PTFE)、聚酯类、聚烯类、聚二甲基硅氧烧(polydimethylsi1xane)或其他适当的疏水性材料，可进一步有效地阻隔水气，提升晶片封装体的可靠度。
[0053]图8到图11是本发明另一实施方式于制造过程中不同阶段的局部依照图3中剖面线4的剖面示意图。请先参照图8，在本发明另一实施方式中，形成穿孔120的步骤包含形成至少二凹部122分别对应至少二半导体晶片110，各凹部122自下表面118朝上表面116延伸。形成各凹部122的方式例如可以是以微影蚀刻或激光钻孔，由下表面118朝上表面116形成分别对应于各半导体晶片110中导电垫114。值得注意的是，凹部122并未由半导体晶片110的下表面118穿透至上表面116，因此半导体晶片110中导电垫114并非由凹部122暴露出来。接着请参照图9，接着形成导孔124自凹部122朝上表面116延伸，以暴露出导电垫114。形成导孔124的方式例如可以是以微影蚀刻或激光钻孔。如前所述，导电垫114作为半导体晶片110内电子元件112与外部的信号控制的输入/输出端，因此由下表面118朝上表面116蚀刻并形成导孔124的蚀刻或钻孔终点，即设定于露出各半导体晶片110各自的导电垫114为止。和图5到图7所示的前述实施方式不同的是，本实施方式形成穿孔120的步骤分为两阶段进行，即先形成凹部122，再由凹部122形成导孔124以导电垫114暴露出来。如此便降低了形成穿孔120的制程难度，使穿孔120与导电垫114发生错位而无法将导电垫114暴露出来的风险进一步降低。据此便能有效提升形成穿孔120制程良率，还可降低晶片封装体的制造成本。此外，由于导孔124是由凹部122进一步蚀刻或钻孔所形成，因此在本发明的一些实施方式中，凹部122的宽度122w大于导孔124的宽度124w，即暴露导电垫114的开口可以更大。据此，本实施方式与图5到图7所示的前述实施方式相较，具有薄膜更易于沉积的特殊功效。因此，对绝缘层130、重布局层140以及封装层150等自下表面118朝上表面116延伸并充填入穿孔120的薄膜而言，更易形成于穿孔120之中，特别是重布局层140能够更容易沉积于穿孔120 (包含凹部122以及导孔124)之中，而与半导体晶片110内电子元件112、导电垫114以及内连线结构113具有电性连接，而不会发生断线等疑虑。在本发明的一些实施方式中，形成凹部122时所蚀刻或钻孔的深度可适度调整，使得凹部122的深度122d大于导孔124的深度124d。因此，开口较小的导孔124具有较小的深度124d，进一步减低导孔124的孔洞深宽比(aspect rat1)，使得重布局层140能够进一步成功沉积于穿孔120 (包含凹部122以及导孔124)之中，而与半导体晶片110内电子元件112、导电垫114以及内连线结构113具有电性连接，且更能进一步减少上述断线等疑虑。在本发明的一些实施方式中，形成凹部122和导孔124各自所蚀刻或钻孔的深度和宽度可视需要调整搭配，使得导孔124的深宽比(124d/124w)小于2，即导孔124的深度124d不大于导孔124的宽度124w的两倍。据此，有关绝缘层130、重布局层140以及封装层150等薄膜沉积制程的填洞能力的限制门槛还可被显著降低，不仅提高上 开各薄膜形成于穿孔120中的成功率，还可有效降低晶片封装体的制造成本。
[0054]请参照图10，接着形成绝缘层130自下表面118朝上表面116延伸，部分绝缘层130位于各穿孔120之中，其中绝缘层130具有至少二开口 132以暴露出各导电垫114。有关绝缘层130的材料以及制作方法如前所述，在此即不重复。接着请参照图11，形成重布局层140自下表面118朝上表面116延伸，部分重布局层140位于各穿孔120之中，其中重布局层140通过开口 132与各导电垫114电性连接。有关重布局层140的材料以及制作方法如前所述，在此即不重复。在重布局层140形成之后，接着形成封装层150自下表面118朝上表面116延伸，部分封装层150位于各穿孔120之中。在本发明的一些实施方式中，晶片封装体的制造方法进一步包含形成至少二导电结构，导电结构可为焊球160分别对应该至少二半导体晶片且配置下表面118下，其中焊球160与重布局层140电性连接。有关封装层150以及焊球160的材料以及制作方法如前所述，在此即不重复。据此由印刷电路板或其他中介片的输入/输出的电流信号即可通过焊球160、重布局层140以及与电子元件112电性连接的导电垫114，对半导体晶片110内的电子元件112进行信号输入/输出控制。然而本发明并不以此为限。在本发明另一些实施方式中，晶片封装体的制造方法亦可进一步包含形成至少二焊接垫分别对应至少二半导体晶片110且配置下表面118下，其中焊接垫与重布局层140电性连接，再形成焊接线与焊接垫电性连接。焊接垫与重布局层140电性连接，而焊线作为晶片封装体外接于印刷电路板或其他中介片的连接桥梁，据此由印刷电路板或其他中介片的输入/输出的电流信号即可通过焊接垫以及连接于焊接垫的焊线、重布局层140以及与电子元件112电性连接的导电垫114，对半导体晶片110内的电子元件112进行信号输入/输出控制。如图11以及图3所示，在本发明的一些实施方式中，晶片封装体的制造方法进一步包含沿切割道SL分割各半导体晶片110，其中切割道SL位于各半导体晶片110之间。如图11所示，分割的方式例如可以是以切割刀180沿切割道SL划过，以分开相邻两半导体晶片110，据此如图2所示的晶片封装体200即制作完成。
[0055]最后要强调的是，本发明所提供的晶片封装体及其制造方法，晶片封装体的导电垫配置于半导体晶片的上表面，而穿孔、绝缘层、重布局层、封装层均由半导体晶片的下表面朝上表面延伸。因此上开元件仅需制作于半导体晶片的单面，即完成位于半导体晶片上表面的导电垫的电性导通路径，具有可显著地降低制作成本的特殊功效。更重要的是，半导体晶片的上表面并不涉及上开各元件的制作，因此半导体晶片的上表面在制作流程中可维持其完整性，因此半导体晶片的上表面可以是平坦平面，据此更能增加其在光学上应用的功能性，或是其与其他晶片封装体的堆叠上的简便性。此外，本发明的晶片封装体在封装流程中无须翻面，还可省去翻面制作时所需的暂时固定粘着等材料以及步骤，更具降低制作成本的特殊功效。在本发明的一些实施方式中，晶片封装体的特殊的穿孔结构可使上开各薄膜更易形成于穿孔之中，特别是重布局层能够更容易沉积于凹部以及导孔之中，而与半导体晶片内电子元件、导电垫具有电性连接，不会发生断线等疑虑。此外，有关绝缘层、重布局层以及封装层等薄膜沉积制程填洞能力的限制门槛也被显著降低，不仅提高上开各薄膜形成于穿孔中的成功率，还可进一步有效降低晶片封装体的制造成本。
[0056]以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
【主权项】
1.一种晶片封装体，其特征在于，包含: 一半导体晶片，具有一电子元件以及至少一导电垫，该导电垫与该电子元件电性连接且配置于该半导体晶片的一上表面； 一穿孔，自该半导体晶片的一下表面朝该上表面延伸并暴露出该导电垫； 一绝缘层，自该下表面朝该上表面延伸，部分该绝缘层位于该穿孔之中，其中该绝缘层具有一开口以暴露出该导电垫； 一重布局层，自该下表面朝该上表面延伸，部分该重布局层位于该穿孔之中，其中该重布局层通过该开口与该导电垫电性连接；以及 一封装层，自该下表面朝该上表面延伸，部分该封装层位于该穿孔之中。2.根据权利要求1所述的晶片封装体，其特征在于，该半导体晶片的该上表面是一平坦表面。3.根据权利要求1所述的晶片封装体，其特征在于，该穿孔包含: 一凹部，自该下表面朝该上表面延伸；以及 一导孔，自该凹部朝该上表面延伸，以暴露出该导电垫， 其中该凹部的一宽度大于该导孔的一宽度。4.根据权利要求3所述的晶片封装体，其特征在于，该凹部的一深度大于该导孔的一深度。5.根据权利要求4所述的晶片封装体，其特征在于，该导孔的一宽深比小于2。6.根据权利要求1所述的晶片封装体，其特征在于，进一步包含一导电结构，该导电结构位于该下表面下，且与该重布局层电性连接。7.根据权利要求6所述的晶片封装体，其特征在于，该导电结构是指一锡球。8.根据权利要求1所述的晶片封装体，其特征在于，该电子元件是一感光元件。9.根据权利要求8所述的晶片封装体，其特征在于，进一步包含: 一滤光层，配置于该上表面上。10.根据权利要求1所述的晶片封装体，其特征在于，进一步包含: 一耐磨层，配置于该上表面上。11.根据权利要求1所述的晶片封装体，其特征在于，进一步包含: 一疏水层，配置于该上表面上。12.—种晶片封装体的制造方法，其特征在于，包含: 提供一半导体晶圆，该半导体晶圆包含相邻排列的至少二半导体晶片，且具有一上表面及一下表面，各该半导体晶片的至少一侧具有位于该上表面的至少一导电垫； 形成至少二穿孔，该至少二穿孔分别对应该至少二半导体晶片，且自该下表面朝该上表面延伸，以暴露出各该导电垫； 形成一绝缘层，该绝缘层自该下表面朝该上表面延伸，部分该绝缘层位于所述穿孔之中，其中该绝缘层具有至少二开口以暴露出各该导电垫； 形成一重布局层，该重布局层自该下表面朝该上表面延伸，部分该重布局层位于所述穿孔之中，其中该重布局层通过该开口与各该导电垫电性连接；以及 形成一封装层，该封装层自该下表面朝该上表面延伸，部分该封装层位于所述穿孔之中。13.根据权利要求12所述的晶片封装体的制造方法，其特征在于，形成该穿孔的步骤包含: 形成至少二凹部，该至少二凹部分别对应该至少二半导体晶片，所述凹部自该下表面朝该上表面延伸；以及 形成一导孔，该导孔自该凹部朝该上表面延伸，以暴露出该导电垫。14.根据权利要求12所述的晶片封装体的制造方法，其特征在于，进一步包含形成至少二导电结构，该至少二导电结构分别对应该至少二半导体晶片且配置该下表面下，其中该导电结构与该重布局层电性连接。15.根据权利要求14所述的晶片封装体的制造方法，其特征在于，该导电结构是指锡球。16.根据权利要求12所述的晶片封装体的制造方法，其特征在于，进一步包含: 形成至少二焊接垫，该至少二焊接垫分别对应该至少二半导体晶片且配置该下表面下，且与该重布局层电性连接；以及 形成一焊接线，该焊接线与该焊接垫电性连接。17.根据权利要求12所述的晶片封装体的制造方法，其特征在于，进一步包含: 形成一钝化层，该钝化层位于该上表面上且覆盖各该半导体晶片。18.根据权利要求12所述的晶片封装体的制造方法，其特征在于，进一步包含: 形成一疏水层，该疏水层位于该上表面上且覆盖各该半导体晶片。19.根据权利要求12所述的晶片封装体的制造方法，其特征在于，进一步包含: 形成一滤光层，该滤光层位于该上表面上且覆盖各该半导体晶片。20.根据权利要求12所述的晶片封装体的制造方法，其特征在于，进一步包含沿一切割道分割该至少二半导体晶片，其中该切割道位于该至少二半导体晶片之间。21.根据权利要求12所述的晶片封装体的制造方法，其特征在于，形成该重布局层的方式包含: 全面形成一导电薄膜，该导电薄膜自该下表面朝该上表面延伸，部分该导电薄膜位于所述穿孔之中；以及 以微影蚀刻制程图案化该导电薄膜。
【专利摘要】本发明提供一种晶片封装体及其制造方法。该晶片封装体包含半导体晶片、穿孔、绝缘层、重布局层以及封装层；半导体晶片具有电子元件以及导电垫，导电垫与电子元件电性连接且配置于半导体晶片的上表面；穿孔自半导体晶片的下表面朝上表面延伸并暴露出导电垫。绝缘层自下表面朝上表面延伸，部分绝缘层位于穿孔之中，其中绝缘层具有开口以暴露出导电垫；重布局层自下表面朝上表面延伸，部分重布局层位于穿孔之中，其中重布局层通过开口与导电垫电性连接；封装层自下表面朝上表面延伸，部分封装层位于穿孔之中。本发明能够显著地降低制作成本。
【IPC分类】H01L21/56, H01L23/31, H01L21/60
【公开号】CN104900607
【申请号】CN201510098974
【发明人】李柏汉, 郑家明, 刘建宏
【申请人】精材科技股份有限公司
【公开日】2015年9月9日
【申请日】2015年3月6日
【公告号】US20150255499
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