半导体结构及其制造方法
半导体结构及其制造方法
【技术领域】
[0001]本发明是有关于一种半导体结构及其制造方法，且特别是有关于一种具有导电插塞的半导体结构及其制造方法。
【背景技术】
[0002]半导体结构包括存储装置被使用于许多产品之中，例如MP3播放器、数字相机、计算机档案等等的储存元件中。随着应用的增加，对于存储装置的需求也趋向较小的尺寸、较大的存储容量。因应这种需求，系需要制造高元件密度的存储装置。
[0003]由于装置临界尺寸已经降低到技术的极限，因此设计者们开发一种提高存储装置密度的方法是使用三维叠层存储装置，藉以达成更高的存储容量，同时降低每一比特的成本。然而，此种存储装置复杂的结构也使得制造方法变得复杂。
【发明内容】
[0004]根据一实施例，公开一种半导体结构的制造方法，方法包括以下步骤:形成一第一导电结构于一基板上；形成一第二导电结构于基板上；第二导电结构具有材料异于第一导电结构的一上导电部分；形成一介电结构的一下介电部分于第一导电结构与第二导电结构上；形成介电层于下介电部分上；形成介电结构的一上介电部分于介电层上；介电层的材料异于上介电部分与下介电部分；形成一第一导电插塞，仅穿过上介电部分、介电层与下介电部分，以物性且电性接触第一导电结构；形成一第二导电插塞，穿过上介电部分、介电层与下介电部分，以物性且电性接触第二导电结构。
[0005]根据另一实施例，公开一种半导体结构，包括一基板、一第一导电结构、一第二导电结构、介电结构、介电层、一第一导电插塞、及一第二导电插塞。第一导电结构位于基板上。第二导电结构位于基板上，并具有材料异于第一导电结构的一上导电部分。介电结构包括一上介电部分与一下介电部分。介电层介于上介电部分与下介电部分之间，且材料异于上介电部分与下介电部分。第一导电插塞仅穿过上介电部分、介电层与下介电部分，以物性且电性接触第一导电结构。第二导电插塞穿过上介电部分、介电层与下介电部分，以物性且电性接触第二导电结构。
[0006]为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下:
【附图说明】
[0007]图1A至图1H绘示根据实施例的半导体结构的制造方法。
[0008]图2绘示根据一比较例的半导体结构。
[0009]【符号说明】
[0010]102:基板
[0011]104:第一导电结构
[0012]106:第一电路区
[0013]108、208:下介电部分
[0014]110:含硅结构
[0015]112:第二电路区域
[0016]114:导电条纹
[0017]116:介电条纹
[0018]118:绝缘材料
[0019]120:第一刻蚀停止层
[0020]122、122A、122B、122C、222C:上介电部分
[0021]124、224:介电层
[0022]126:上导电部分
[0023]128:第二导电结构
[0024]130:下导电部分
[0025]132:下介电部分
[0026]134:第二刻蚀停止层
[0027]136:图案化的掩模
[0028]138、238:介电层
[0029]140:上介电部分
[0030]142、242:介电结构
[0031]144:介电结构
[0032]146、246:第一导电插塞
[0033]148:第二导电插塞
[0034]150、152:穿孔
[0035]254:中介电部分
【具体实施方式】
[0036]图1A至图1H绘示根据实施例的半导体结构的制造方法。
[0037]请参照图1A，提供基板102。基板102可包括硅基板，例如多晶硅，或其他合适的半导体基板。第一导电结构104形成于第一电路区域106的基板102上。下介电部分108形成于第一导电结构104上。一实施例中，第一导电结构104包括多个不同阶层的导电阶梯，通过下介电部分108彼此分开。一实施例中，第一导电结构104的导电阶梯包括(未被金属化的)多晶硅材料。
[0038]含硅结构110形成于第二电路区域112的基板102上。一实施例中，含硅结构110包括多晶硅。含硅结构110可形成在三维叠层存储器的交错叠层的导电条纹114与介电条纹116上方，并通过绝缘材料118分开自导电条纹114与介电条纹116。一实施例中，第一导电结构104的导电阶梯与第二电路区域112的导电条纹114可配置在相同的阶层，含硅结构110可配置高过第一导电结构104。
[0039]形成第一刻蚀停止层120，以覆盖第一电路区域106中的下介电部分108与第二电路区域112中含硅结构110上的绝缘材料118。形成介电材料在第一刻蚀停止层120上，以在第一电路区域106中形成上介电部分122。一实施例中，可对上述介电材料进行平坦化工艺，例如化学机械抛光，其停止在第一刻蚀停止层120。
[0040]请参照图1B，可进行刻蚀步骤，移除部分的上介电部分122(图1A)、第一刻蚀停止层120 (图1A)与绝缘材料118，以露出含硅结构110的上部分，并留下第一电路区域106中的第一刻蚀停止层120以形成位在上介电部分122A下方的介电层124。
[0041]请参照图1C，可对含硅结构110(图1B)露出的上部分进行金属化程序，以形成材料包括金属娃化物的上导电部分126。形成的第二导电结构128包括上导电部分126与下导电部分130,其中下导电部分130维持包括如同含娃结构110未被金属化的多晶娃材料。第二导电结构128并不限于金属氧化物半导体(MOS)的栅极结构，也可应用至源极及漏极，或其他接触结构。
[0042]请参照图1D，可形成介电材料在第一电路区域106与第二电路区域112，以形成下介电部分132覆盖第二导电结构128，并形成上介电部分122B。形成第二刻蚀停止层134覆盖第一电路区域106中的上介电部分122B与第二电路区域112中的下介电部分132。
[0043]请参照图1E，形成图案化的掩模136覆盖第二电路区域112中的第二刻蚀停止层134 (图1D)。进行刻蚀工艺，以移除第二刻蚀停止层134在第一电路区域106中未被遮蔽的部分，其中留下的第二刻蚀停止层134形成介电层138。移除图案化的掩模136，以形成如图1F所示的结构。
[0044]请参照图1G，形成介电材料在第一电路区域106的上介电部分122B(图1F)与第二电路区域112的介电层138上，以在第一电路区域106形成上介电部分122C，并在第二电路区域112形成上介电部分140。介电层124的材料异于介电结构142的上介电部分122C与下介电部分108。介电层138的材料异于介电结构144的上介电部分140与下介电部分132。一实施例中，举例来说，上介电部分122CU40与下介电部分108、132包括氧化物，例如氧化硅。介电层124、138包括氮化物，例如氮化硅。
[0045]请参照图1H，形成第一导电插塞146，仅穿过上介电部分122C、介电层124与下介电部分108，以物性且电性接触第一导电结构104。形成第二导电插塞148，仅穿过上介电部分140、介电层138与下介电部分132，以物性且电性接触第二导电结构128的上导电部分126。一实施例中,举例来说,第一导电插塞146的深宽比或高度是大于第二导电插塞148。第一导电插塞146可具有高深宽比。
[0046]第一导电插塞146与第二导电插塞148可利用刻蚀工艺形成穿孔150、152，并以导电材料填充穿孔150、152所形成。
[0047]举例来说，可利用相同的掩模(未显示)，进行第一刻蚀步骤，同时从上介电部分122C与上介电部分140的上表面向下刻蚀，以形成停止在介电层124、138的穿孔。其中相较于介电层124、138，第一刻蚀步骤对于上介电部分122C、140具有较高的刻蚀选择性(亦即第一刻蚀步骤对上介电部分122CU40的刻蚀速率高于介电层124、138，或者实质上不会刻蚀介电层124、138，相同概念此后不再重复赘述)，因此，虽然上介电部分122C是厚于上介电部分140，第一刻蚀步骤及藉此所形成的穿孔可依期望控制停止在介电层124与介电层138，且穿孔可具期望的不同深宽比、高度。
[0048]然后，一实施例中，可通过异于第一刻蚀步骤的 第二刻蚀步骤，来移除上述穿孔露出的介电层124、138，以使上述穿孔向下延伸而形成露出下介电部分108、132的穿孔。举例来说，相较于上介电部分122CU40与下介电部分108、132，第二刻蚀步骤对于介电层124、138可具有较高的刻蚀选择性，因此，第二刻蚀步骤及藉此所形成的穿孔可依期望控制停止在下介电部分108、132。
[0049]然后，一实施例中，可通过异于第二刻蚀步骤的第三刻蚀步骤，来移除上述穿孔露出的下介电部分108、132，以使上述穿孔向下延伸而形成分别露出第一导电结构104与第二导电结构128的穿孔150与穿孔152。相较于介电层124、138、第一导电结构104与第二导电结构128，第三刻蚀步骤对于下介电部分108、132具有较高的刻蚀选择性，因此，第三刻蚀步骤及藉此所形成的穿孔150、152可依期望控制停止在第一导电结构104与第二导电结构128。
[0050]举例来说，当上介电部分122CU40与下介电部分108、132材料相同时，用以移除上介电部分122CU40的第一刻蚀步骤与用以移除下介电部分108、132的第三刻蚀步骤可使用相同的刻蚀环境，例如相同的刻蚀溶液。
[0051]其他实施例中，由于介电层124与下介电部分108的厚度近似或实质上等于介电层138与下介电部分132的厚度，因此上述用以移除介电层124、138的第二刻蚀步骤可在移除介电层124、138之后持续进行，以连续移除下介电部分108、132，例如控制刻蚀时间或对材料刻蚀选择的关系，使得第二刻蚀步骤停止在第一导电结构104与第二导电结构128。
[0052]半导体结构及其制造方法可根据上述的概念任意变化。以下例举几种变化的方式。举例来说，上介电部分122C、140与下介电部分108、132并不限于氧化物,介电层124、138并不限于氮化物，在其他实施例中，上介电部分122CU40、下介电部分108、132与介电层124、138可根据用以形成穿孔150、152的刻蚀工艺参数其刻蚀选择特性任意改变材料。一些实施例中，可省略导电条纹114，或将导电条纹114的叠层数目改变成少于第一导电结构104的导电阶梯，使得第二导电结构128实质上与第一导电结构104位在相近或相同的阶层。其他实施例中，第一导电插塞146可等长或短于第二导电插塞148。实施例的概念亦可应用至其他类型的装置，其需要形成多个导电插塞，分别电性且物性接触不同结构特征及/或不同阶层(高度)的导电结构。
[0053]图2绘示根据一比较例的半导体结构，其与实施例的半导体结构的差异在于，第一导电插塞246依序穿过上介电部分222C、介电层238、中介电部分254、介电层224、及下介电部分208，以物性且电性接触第一导电结构104。其中举例来说，介电结构242的上介电部分222C、中介电部分254及下介电部分208包括氧化物，如氧化硅，介电层224、238包括氮化物，如氮化硅。相较于比较例的半导体结构的必须使用两个掩模(其中一个掩模用以移除上介电部分222C与介电层238，另一个掩模用以移除中介电部分254、介电层224与下介电部分208)，如图1A至图1H所示实施例的半导体结构只需使用单一个掩模刻蚀出用以形成第一导电插塞146与第二导电插塞148的穿孔150、152,且刻蚀工艺步骤少、时间短。此外，实施例可使用特征尺寸(例如非临界尺寸)大于比较例(例如临界尺寸)的掩模。因此，实施例的半导体结构的制造成本低，且产出速度高(WPH ; wafer per hour)。
[0054]综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。
【主权项】
1.一种半导体结构的制造方法，包括: 形成一第一导电结构于一基板上； 形成一第二导电结构于该基板上，该第二导电结构具有材料异于该第一导电结构的一上导电部分； 形成一介电结构的一下介电部分于该第一导电结构与该第二导电结构上； 形成介电层于该下介电部分上； 形成该介电结构的一上介电部分于该介电层上，该介电层的材料异于该上介电部分与该下介电部分； 形成一第一导电插塞，仅穿过该上介电部分、该介电层与该下介电部分，以物性且电性接触该第一导电结构；以及 形成一第二导电插塞，穿过该上介电部分、该介电层与该下介电部分，以物性且电性接触该第二导电结构。2.根据权利要求1所述的半导体结构的制造方法，包括: 形成一含娃结构； 形成一第一刻蚀停止层，覆盖一第一电路区域中的该下介电部分与一第二电路区域中的该含娃结构上； 移除该第二电路区域中的该第一刻蚀停止层，以露出该含硅结构，并留下该第一电路区域中的该第一刻蚀停止层以形成该介电层；以及 对该含硅结构露出的部分进行金属化程序，以形成该上导电部分。3.根据权利要求1所述的半导体结构的制造方法，包括: 形成一第二刻蚀停止层覆盖该上介电部分；以及 移除一第一电路区域中的该第二刻蚀停止层，并留下一第二电路区域中的该第二刻蚀停止层以形成该介电层。4.根据权利要求1所述的半导体结构的制造方法，其中该第一导电插塞与该第二导电插塞的形成方法包括: 通过一第一刻蚀步骤来移除部分该上介电部分以形成多个穿孔，该第一刻蚀步骤停止在该介电层； 通过异于该第一刻蚀步骤的一第二刻蚀步骤，来移除该些穿孔露出的该介电层，以使该些穿孔向下延伸而露出该下介电部分，该第二刻蚀步骤停止于该下介电部分； 通过异于该第二刻蚀步骤的一第三刻蚀步骤，来移除该些穿孔露出的该下介电部分，以使该些穿孔向下延伸而分别露出该第一导电结构与该第二导电结构；以及以导电材料填充该些穿孔以形成该第一导电插塞与该第二导电插塞。5.根据权利要求4所述的半导体结构的制造方法，其中， 相较于该介电层，该第一刻蚀步骤对于该上介电部分具有较高的刻蚀选择性， 相较于该上介电部分与该下介电部分，该第二刻蚀步骤对于该介电层具有较高的刻蚀选择性， 相较于该介电层，该第三刻蚀步骤对于该下介电部分具有较高的刻蚀选择性。6.根据权利要求4所述的半导体结构的制造方法，其中用于该第一导电插塞与该第二导电插塞的该些穿孔是使用相同掩模定义出。7.根据权利要求1所述的半导体结构的制造方法，其中该第一导电插塞与该第二导电插塞的形成方法包括: 通过一第一刻蚀步骤来移除部分该上介电部分以形成多个穿孔，该第一刻蚀步骤停止在该介电层； 通过异于该第一刻蚀步骤的一第二刻蚀步骤，来移除该些穿孔露出的该介电层，以使该些穿孔向下延伸而露出该第一导电结构与该第二导电结构，该第二刻蚀步骤停止于该第一导电结构与该第二导电结构；以及 以导电材料填充该些穿孔以形成该第一导电插塞与该第二导电插塞。8.—种半导体结构,包括: 一基板； 一第一导电结构，位于该基板上； 一第二导电结构，位于该基板上，并具有材料异于该第一导电结构的一上导电部分； 介电结构，包括一上介电部分与一下介电部分； 介电层，介于该上介电部分与该下介电部分之间，且材料异于该上介电部分与该下介电部分； 一第一导电插塞，仅穿过该上介电部分、该介电层与该下介电部分，以物性且电性接触该第一导电结构；以及 一第二导电插塞，穿过该上介电部分、该介电层与该下介电部分，以物性且电性接触该第二导电结构。9.根据权利要求8所述的半导体结构，其中该第一导电插塞的深宽比大于该第二导电插塞的深宽比。10.根据权利要求8所述的半导体结构，其中该第一导电结构包括多晶硅，该第二导电结构的该上导电部分包括金属硅化物，该介电结构的该上介电部分与该下介电部分包括氧化物，该介电层包括氮化物。
【专利摘要】本发明公开了一种半导体结构及其制造方法。半导体结构包括一基板、一第一导电结构、一第二导电结构、介电结构、介电层、一第一导电插塞、及一第二导电插塞。第一导电结构位于基板上。第二导电结构位于基板上，并具有材料异于第一导电结构的一上导电部分。介电结构包括一上介电部分与一下介电部分。介电层介于上介电部分与下介电部分之间，且材料异于上介电部分与下介电部分。第一导电插塞仅穿过上介电部分、介电层与下介电部分，以物性且电性接触第一导电结构。第二导电插塞穿过上介电部分、介电层与下介电部分，以物性且电性接触第二导电结构。
【IPC分类】H01L23/48
【公开号】CN104900614
【申请号】CN201410077737
【发明人】李冠儒, 江昱维
【申请人】旺宏电子股份有限公司
【公开日】2015年9月9日
【申请日】2014年3月5日
【技术领域】
[0001]本发明是有关于一种半导体结构及其制造方法，且特别是有关于一种具有导电插塞的半导体结构及其制造方法。
【背景技术】
[0002]半导体结构包括存储装置被使用于许多产品之中，例如MP3播放器、数字相机、计算机档案等等的储存元件中。随着应用的增加，对于存储装置的需求也趋向较小的尺寸、较大的存储容量。因应这种需求，系需要制造高元件密度的存储装置。
[0003]由于装置临界尺寸已经降低到技术的极限，因此设计者们开发一种提高存储装置密度的方法是使用三维叠层存储装置，藉以达成更高的存储容量，同时降低每一比特的成本。然而，此种存储装置复杂的结构也使得制造方法变得复杂。
【发明内容】
[0004]根据一实施例，公开一种半导体结构的制造方法，方法包括以下步骤:形成一第一导电结构于一基板上；形成一第二导电结构于基板上；第二导电结构具有材料异于第一导电结构的一上导电部分；形成一介电结构的一下介电部分于第一导电结构与第二导电结构上；形成介电层于下介电部分上；形成介电结构的一上介电部分于介电层上；介电层的材料异于上介电部分与下介电部分；形成一第一导电插塞，仅穿过上介电部分、介电层与下介电部分，以物性且电性接触第一导电结构；形成一第二导电插塞，穿过上介电部分、介电层与下介电部分，以物性且电性接触第二导电结构。
[0005]根据另一实施例，公开一种半导体结构，包括一基板、一第一导电结构、一第二导电结构、介电结构、介电层、一第一导电插塞、及一第二导电插塞。第一导电结构位于基板上。第二导电结构位于基板上，并具有材料异于第一导电结构的一上导电部分。介电结构包括一上介电部分与一下介电部分。介电层介于上介电部分与下介电部分之间，且材料异于上介电部分与下介电部分。第一导电插塞仅穿过上介电部分、介电层与下介电部分，以物性且电性接触第一导电结构。第二导电插塞穿过上介电部分、介电层与下介电部分，以物性且电性接触第二导电结构。
[0006]为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下:
【附图说明】
[0007]图1A至图1H绘示根据实施例的半导体结构的制造方法。
[0008]图2绘示根据一比较例的半导体结构。
[0009]【符号说明】
[0010]102:基板
[0011]104:第一导电结构
[0012]106:第一电路区
[0013]108、208:下介电部分
[0014]110:含硅结构
[0015]112:第二电路区域
[0016]114:导电条纹
[0017]116:介电条纹
[0018]118:绝缘材料
[0019]120:第一刻蚀停止层
[0020]122、122A、122B、122C、222C:上介电部分
[0021]124、224:介电层
[0022]126:上导电部分
[0023]128:第二导电结构
[0024]130:下导电部分
[0025]132:下介电部分
[0026]134:第二刻蚀停止层
[0027]136:图案化的掩模
[0028]138、238:介电层
[0029]140:上介电部分
[0030]142、242:介电结构
[0031]144:介电结构
[0032]146、246:第一导电插塞
[0033]148:第二导电插塞
[0034]150、152:穿孔
[0035]254:中介电部分
【具体实施方式】
[0036]图1A至图1H绘示根据实施例的半导体结构的制造方法。
[0037]请参照图1A，提供基板102。基板102可包括硅基板，例如多晶硅，或其他合适的半导体基板。第一导电结构104形成于第一电路区域106的基板102上。下介电部分108形成于第一导电结构104上。一实施例中，第一导电结构104包括多个不同阶层的导电阶梯，通过下介电部分108彼此分开。一实施例中，第一导电结构104的导电阶梯包括(未被金属化的)多晶硅材料。
[0038]含硅结构110形成于第二电路区域112的基板102上。一实施例中，含硅结构110包括多晶硅。含硅结构110可形成在三维叠层存储器的交错叠层的导电条纹114与介电条纹116上方，并通过绝缘材料118分开自导电条纹114与介电条纹116。一实施例中，第一导电结构104的导电阶梯与第二电路区域112的导电条纹114可配置在相同的阶层，含硅结构110可配置高过第一导电结构104。
[0039]形成第一刻蚀停止层120，以覆盖第一电路区域106中的下介电部分108与第二电路区域112中含硅结构110上的绝缘材料118。形成介电材料在第一刻蚀停止层120上，以在第一电路区域106中形成上介电部分122。一实施例中，可对上述介电材料进行平坦化工艺，例如化学机械抛光，其停止在第一刻蚀停止层120。
[0040]请参照图1B，可进行刻蚀步骤，移除部分的上介电部分122(图1A)、第一刻蚀停止层120 (图1A)与绝缘材料118，以露出含硅结构110的上部分，并留下第一电路区域106中的第一刻蚀停止层120以形成位在上介电部分122A下方的介电层124。
[0041]请参照图1C，可对含硅结构110(图1B)露出的上部分进行金属化程序，以形成材料包括金属娃化物的上导电部分126。形成的第二导电结构128包括上导电部分126与下导电部分130,其中下导电部分130维持包括如同含娃结构110未被金属化的多晶娃材料。第二导电结构128并不限于金属氧化物半导体(MOS)的栅极结构，也可应用至源极及漏极，或其他接触结构。
[0042]请参照图1D，可形成介电材料在第一电路区域106与第二电路区域112，以形成下介电部分132覆盖第二导电结构128，并形成上介电部分122B。形成第二刻蚀停止层134覆盖第一电路区域106中的上介电部分122B与第二电路区域112中的下介电部分132。
[0043]请参照图1E，形成图案化的掩模136覆盖第二电路区域112中的第二刻蚀停止层134 (图1D)。进行刻蚀工艺，以移除第二刻蚀停止层134在第一电路区域106中未被遮蔽的部分，其中留下的第二刻蚀停止层134形成介电层138。移除图案化的掩模136，以形成如图1F所示的结构。
[0044]请参照图1G，形成介电材料在第一电路区域106的上介电部分122B(图1F)与第二电路区域112的介电层138上，以在第一电路区域106形成上介电部分122C，并在第二电路区域112形成上介电部分140。介电层124的材料异于介电结构142的上介电部分122C与下介电部分108。介电层138的材料异于介电结构144的上介电部分140与下介电部分132。一实施例中，举例来说，上介电部分122CU40与下介电部分108、132包括氧化物，例如氧化硅。介电层124、138包括氮化物，例如氮化硅。
[0045]请参照图1H，形成第一导电插塞146，仅穿过上介电部分122C、介电层124与下介电部分108，以物性且电性接触第一导电结构104。形成第二导电插塞148，仅穿过上介电部分140、介电层138与下介电部分132，以物性且电性接触第二导电结构128的上导电部分126。一实施例中,举例来说,第一导电插塞146的深宽比或高度是大于第二导电插塞148。第一导电插塞146可具有高深宽比。
[0046]第一导电插塞146与第二导电插塞148可利用刻蚀工艺形成穿孔150、152，并以导电材料填充穿孔150、152所形成。
[0047]举例来说，可利用相同的掩模(未显示)，进行第一刻蚀步骤，同时从上介电部分122C与上介电部分140的上表面向下刻蚀，以形成停止在介电层124、138的穿孔。其中相较于介电层124、138，第一刻蚀步骤对于上介电部分122C、140具有较高的刻蚀选择性(亦即第一刻蚀步骤对上介电部分122CU40的刻蚀速率高于介电层124、138，或者实质上不会刻蚀介电层124、138，相同概念此后不再重复赘述)，因此，虽然上介电部分122C是厚于上介电部分140，第一刻蚀步骤及藉此所形成的穿孔可依期望控制停止在介电层124与介电层138，且穿孔可具期望的不同深宽比、高度。
[0048]然后，一实施例中，可通过异于第一刻蚀步骤的 第二刻蚀步骤，来移除上述穿孔露出的介电层124、138，以使上述穿孔向下延伸而形成露出下介电部分108、132的穿孔。举例来说，相较于上介电部分122CU40与下介电部分108、132，第二刻蚀步骤对于介电层124、138可具有较高的刻蚀选择性，因此，第二刻蚀步骤及藉此所形成的穿孔可依期望控制停止在下介电部分108、132。
[0049]然后，一实施例中，可通过异于第二刻蚀步骤的第三刻蚀步骤，来移除上述穿孔露出的下介电部分108、132，以使上述穿孔向下延伸而形成分别露出第一导电结构104与第二导电结构128的穿孔150与穿孔152。相较于介电层124、138、第一导电结构104与第二导电结构128，第三刻蚀步骤对于下介电部分108、132具有较高的刻蚀选择性，因此，第三刻蚀步骤及藉此所形成的穿孔150、152可依期望控制停止在第一导电结构104与第二导电结构128。
[0050]举例来说，当上介电部分122CU40与下介电部分108、132材料相同时，用以移除上介电部分122CU40的第一刻蚀步骤与用以移除下介电部分108、132的第三刻蚀步骤可使用相同的刻蚀环境，例如相同的刻蚀溶液。
[0051]其他实施例中，由于介电层124与下介电部分108的厚度近似或实质上等于介电层138与下介电部分132的厚度，因此上述用以移除介电层124、138的第二刻蚀步骤可在移除介电层124、138之后持续进行，以连续移除下介电部分108、132，例如控制刻蚀时间或对材料刻蚀选择的关系，使得第二刻蚀步骤停止在第一导电结构104与第二导电结构128。
[0052]半导体结构及其制造方法可根据上述的概念任意变化。以下例举几种变化的方式。举例来说，上介电部分122C、140与下介电部分108、132并不限于氧化物,介电层124、138并不限于氮化物，在其他实施例中，上介电部分122CU40、下介电部分108、132与介电层124、138可根据用以形成穿孔150、152的刻蚀工艺参数其刻蚀选择特性任意改变材料。一些实施例中，可省略导电条纹114，或将导电条纹114的叠层数目改变成少于第一导电结构104的导电阶梯，使得第二导电结构128实质上与第一导电结构104位在相近或相同的阶层。其他实施例中，第一导电插塞146可等长或短于第二导电插塞148。实施例的概念亦可应用至其他类型的装置，其需要形成多个导电插塞，分别电性且物性接触不同结构特征及/或不同阶层(高度)的导电结构。
[0053]图2绘示根据一比较例的半导体结构，其与实施例的半导体结构的差异在于，第一导电插塞246依序穿过上介电部分222C、介电层238、中介电部分254、介电层224、及下介电部分208，以物性且电性接触第一导电结构104。其中举例来说，介电结构242的上介电部分222C、中介电部分254及下介电部分208包括氧化物，如氧化硅，介电层224、238包括氮化物，如氮化硅。相较于比较例的半导体结构的必须使用两个掩模(其中一个掩模用以移除上介电部分222C与介电层238，另一个掩模用以移除中介电部分254、介电层224与下介电部分208)，如图1A至图1H所示实施例的半导体结构只需使用单一个掩模刻蚀出用以形成第一导电插塞146与第二导电插塞148的穿孔150、152,且刻蚀工艺步骤少、时间短。此外，实施例可使用特征尺寸(例如非临界尺寸)大于比较例(例如临界尺寸)的掩模。因此，实施例的半导体结构的制造成本低，且产出速度高(WPH ; wafer per hour)。
[0054]综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。
【主权项】
1.一种半导体结构的制造方法，包括: 形成一第一导电结构于一基板上； 形成一第二导电结构于该基板上，该第二导电结构具有材料异于该第一导电结构的一上导电部分； 形成一介电结构的一下介电部分于该第一导电结构与该第二导电结构上； 形成介电层于该下介电部分上； 形成该介电结构的一上介电部分于该介电层上，该介电层的材料异于该上介电部分与该下介电部分； 形成一第一导电插塞，仅穿过该上介电部分、该介电层与该下介电部分，以物性且电性接触该第一导电结构；以及 形成一第二导电插塞，穿过该上介电部分、该介电层与该下介电部分，以物性且电性接触该第二导电结构。2.根据权利要求1所述的半导体结构的制造方法，包括: 形成一含娃结构； 形成一第一刻蚀停止层，覆盖一第一电路区域中的该下介电部分与一第二电路区域中的该含娃结构上； 移除该第二电路区域中的该第一刻蚀停止层，以露出该含硅结构，并留下该第一电路区域中的该第一刻蚀停止层以形成该介电层；以及 对该含硅结构露出的部分进行金属化程序，以形成该上导电部分。3.根据权利要求1所述的半导体结构的制造方法，包括: 形成一第二刻蚀停止层覆盖该上介电部分；以及 移除一第一电路区域中的该第二刻蚀停止层，并留下一第二电路区域中的该第二刻蚀停止层以形成该介电层。4.根据权利要求1所述的半导体结构的制造方法，其中该第一导电插塞与该第二导电插塞的形成方法包括: 通过一第一刻蚀步骤来移除部分该上介电部分以形成多个穿孔，该第一刻蚀步骤停止在该介电层； 通过异于该第一刻蚀步骤的一第二刻蚀步骤，来移除该些穿孔露出的该介电层，以使该些穿孔向下延伸而露出该下介电部分，该第二刻蚀步骤停止于该下介电部分； 通过异于该第二刻蚀步骤的一第三刻蚀步骤，来移除该些穿孔露出的该下介电部分，以使该些穿孔向下延伸而分别露出该第一导电结构与该第二导电结构；以及以导电材料填充该些穿孔以形成该第一导电插塞与该第二导电插塞。5.根据权利要求4所述的半导体结构的制造方法，其中， 相较于该介电层，该第一刻蚀步骤对于该上介电部分具有较高的刻蚀选择性， 相较于该上介电部分与该下介电部分，该第二刻蚀步骤对于该介电层具有较高的刻蚀选择性， 相较于该介电层，该第三刻蚀步骤对于该下介电部分具有较高的刻蚀选择性。6.根据权利要求4所述的半导体结构的制造方法，其中用于该第一导电插塞与该第二导电插塞的该些穿孔是使用相同掩模定义出。7.根据权利要求1所述的半导体结构的制造方法，其中该第一导电插塞与该第二导电插塞的形成方法包括: 通过一第一刻蚀步骤来移除部分该上介电部分以形成多个穿孔，该第一刻蚀步骤停止在该介电层； 通过异于该第一刻蚀步骤的一第二刻蚀步骤，来移除该些穿孔露出的该介电层，以使该些穿孔向下延伸而露出该第一导电结构与该第二导电结构，该第二刻蚀步骤停止于该第一导电结构与该第二导电结构；以及 以导电材料填充该些穿孔以形成该第一导电插塞与该第二导电插塞。8.—种半导体结构,包括: 一基板； 一第一导电结构，位于该基板上； 一第二导电结构，位于该基板上，并具有材料异于该第一导电结构的一上导电部分； 介电结构，包括一上介电部分与一下介电部分； 介电层，介于该上介电部分与该下介电部分之间，且材料异于该上介电部分与该下介电部分； 一第一导电插塞，仅穿过该上介电部分、该介电层与该下介电部分，以物性且电性接触该第一导电结构；以及 一第二导电插塞，穿过该上介电部分、该介电层与该下介电部分，以物性且电性接触该第二导电结构。9.根据权利要求8所述的半导体结构，其中该第一导电插塞的深宽比大于该第二导电插塞的深宽比。10.根据权利要求8所述的半导体结构，其中该第一导电结构包括多晶硅，该第二导电结构的该上导电部分包括金属硅化物，该介电结构的该上介电部分与该下介电部分包括氧化物，该介电层包括氮化物。
【专利摘要】本发明公开了一种半导体结构及其制造方法。半导体结构包括一基板、一第一导电结构、一第二导电结构、介电结构、介电层、一第一导电插塞、及一第二导电插塞。第一导电结构位于基板上。第二导电结构位于基板上，并具有材料异于第一导电结构的一上导电部分。介电结构包括一上介电部分与一下介电部分。介电层介于上介电部分与下介电部分之间，且材料异于上介电部分与下介电部分。第一导电插塞仅穿过上介电部分、介电层与下介电部分，以物性且电性接触第一导电结构。第二导电插塞穿过上介电部分、介电层与下介电部分，以物性且电性接触第二导电结构。
【IPC分类】H01L23/48
【公开号】CN104900614
【申请号】CN201410077737
【发明人】李冠儒, 江昱维
【申请人】旺宏电子股份有限公司
【公开日】2015年9月9日
【申请日】2014年3月5日
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