晶片封装体及其制造方法
晶片封装体及其制造方法
【技术领域】
[0001]本发明是关于一种封装体及其制造方法，且特别是有关于一种晶片封装体及其制造方法。
【背景技术】
[0002]电子产品在功能应用上的需求不断提高，对应地带动半导体晶片封装产业的蓬勃发展。随着目前电子产品讲求轻薄短小又兼具高功能的要求下，半导体晶片封装技术不断发展演进，以符合电子产品的需要。其中，晶圆级晶片封装是半导体晶片封装方式的一种，是指晶圆上所有晶片生产完成后，直接对整片晶圆上所有晶片进行封装制程及测试，完成之后才切割制成单颗晶片封装体的晶片封装方式。
[0003]如前所述，在半导体晶片尺寸微缩化、效能多样化的情形之下，晶片封装体在结构设计以及其制造方法上亦渐趋复杂。因此，不仅在晶片封装体制造过程中所涉及各项制程难度提高，导致制造成本增加之外，亦带来了制造良率降低的风险。此外，单一晶片封装体在结构设计上亦需要考量与其他晶片封装体或电路板等电子元件相互结合的便利性，方能进一步实现效能多样化的应用需求。
[0004]据此，一种能够有效降低生产成本、具有良好可靠度且易于与其他电子元件相互结合的晶片封装体及其制造方法，是当今晶片封装工艺重要的研发方向之一。
【发明内容】
[0005]本发明提供一种晶片封装体及其制造方法，具有双面的重布局线路层，将半导体晶片上表面的导电垫电性连接至下表面的焊球或焊线。因此，半导体晶片中导电垫的电性连接路径以上下两面重布局线路层对接完成。据此，可在半导体晶片厚度更高的情况下制作，而无须将半导体晶片薄化或是使用承载基板，可进一步降低生产成本。且厚度更高的半导体晶片具有良好的机械强度，可有效提升晶片封装体的制造良率，降低制程难度。此外半导体晶片的上表面可以是平坦平面，更能增加其在应用的功能多样性或是其与其他晶片封装体的堆叠上的简便性。
[0006]本发明的一态样提出一种晶片封装体，包含半导体晶片、第一凹部、第一重布局线路层、第二凹部、第二重布局线路层以及封装层；半导体晶片具有电子元件以及导电垫，导电垫与电子元件电性连接且配置于半导体晶片的上表面；第一凹部自上表面朝半导体晶片的下表面延伸；第一重布局线路层自上表面朝下表面延伸，其中第一重布局线路层与导电垫电性连接且部分第一重布局线路层配置于第一凹部内；第二凹部自下表面朝上表面延伸且与第一凹部通过连通部连通；第二重布局线路层自下表面朝上表面延伸，部分第二重布局线路层配置于第二凹部内且第二重布局线路层通过连通部与第一重布局线路层电性连接；封装层配置于下表面。
[0007]在本发明的一实施方式中，晶片封装体进一步包含第一绝缘层，第一绝缘层配置于第一凹部内，部分第一重布局线路层配置于第一绝缘层上。
[0008]在本发明的一实施方式中，上述第一绝缘层具有开口，第二重布局线路层通过开口与第一重布局线路层电性连接。
[0009]在本发明的一实施方式中，晶片封装体进一步第一钝化层，第一钝化层填满第一凹部且覆盖上表面以及第一重布局线路层。
[0010]在本发明的一实施方式中，上述第一钝化层的表面实质上平坦。
[0011]在本发明的一实施方式中，晶片封装体进一步包含第二钝化层，第二钝化层配置于第二凹部内且覆盖下表面，且第二钝化层夹设于半导体晶片与第二重布局线路层之间。
[0012]在本发明的一实施方式中，上述封装层填满第二凹部。
[0013]在本发明的一实施方式中，晶片封装体进一步包含第二钝化层，第二钝化层填满第二凹部且覆盖下表面以及第二重布局线路层。
[0014]在本发明的一实施方式中，晶片封装体进一步包含第二绝缘层，第二绝缘层配置于第二凹部内，第二绝缘层具有开口，第二重布局线路层通过开口与第一重布局线路层电性连接。
[0015]在本发明的一实施方式中，上述封装层自下表面朝上表面延伸，部分封装层配置于第二凹部内。
[0016]在本发明的一实施方式中，晶片封装体进一步包含焊球，焊球配置于封装层下，且通过封装层的开口与第二重布局线路层电性连接。
[0017]在本发明的一实施方式中，上表面至下表面的距离实质上是300?600 μπι。
[0018]本发明的另一态样提出一种晶片封装体的制造方法，包含:提供半导体晶片，该半导体晶片具有电子元件以及导电垫，导电垫与电子元件电性连接且配置于半导体晶片的上表面；形成第一凹部，第一凹部自上表面朝半导体晶片的下表面延伸；形成第一重布局线路层，第一重布局线路层自上表面朝下表面延伸，其中第一重布局线路层与导电垫电性连接且部分第一重布局线路层配置于第一凹部内；形成第二凹部，第二凹部自下表面朝上表面延伸且与第一凹部连通；形成第二重布局线路层，第二重布局线路层自下表面朝上表面延伸，部分第二重布局线路层配置于第二凹部内且第二重布局线路层与第一重布局线路层电性连接；以及形成一封装层，封装层配置于该下表面。
[0019]在本发明的一实施方式中，在形成第一重布局线路层的步骤之前，进一步包含形成第一绝缘层，第一绝缘层配置于第一凹部内。
[0020]在本发明的一实施方式中，在形成第二凹部的步骤之前，进一步包含形成第一钝化层，第一钝化层填满第一凹部且覆盖上表面以及第一重布局线路层；以及平坦化第一钝化层，使第一钝化层的表面实质上平坦。
[0021]在本发明的一实施方式中，在形成第二凹部的步骤与形成第二重布局线路层的步骤之间，进一步包含形成第二钝化层，第二钝化层配置于第二凹部内且覆盖下表面。
[0022]在本发明的一实施方式中，在形成第二凹部的步骤与形成第二钝化层的步骤之间，进一步包含形成第二绝缘层，第二绝缘层配置于第二凹部内。
[0023]在本发明的一实施方式中，在形成第二凹部的步骤之前，进一步包含形成覆盖下表面的第二钝化层。
[0024]在本发明的一实施方式中，其中形成第二凹部的步骤是直通硅晶穿孔。
[0025]在本发明的一实施方式中，其中形成第二凹部的步骤是激光钻孔。
【附图说明】
[0026]本发明的上述和其他态样、特征及其他优点参照说明书内容并配合附加图式得到更清楚的了解，其中:
[0027]图1是根据本发明一实施方式晶片封装体的局部剖面示意图。
[0028]图2是根据本发明另一实施方式晶片封装体的局部剖面示意图。
[0029]图3是根据本发明另一实施方式晶片封装体的局部剖面示意图。
[0030]图4是根据本发明另一实施方式晶片封装体的局部剖面示意图。
[0031]图5到图9是根据本发明一实施方式于制造过程中不同阶段的局部剖面示意图。
[0032]图10到图11是根据本发明另一些实施方式于制造过程中不同阶段的局部剖面示意图。
[0033]图12是根据本发明另一实施方式于制造过程中一阶段的局部剖面示意图。
[0034]图13是根据本发明又一实施方式于制造过程中一阶段的局部剖面示意图。
[0035]附图中符号的简单说明如下:
[0036]100:晶片封装体160:封装层
[0037]110:半导体晶片162:开口
[0038]112:电子元件170:第一绝缘层
[0039]113:内连线结构172:开口
[0040]114:导电垫180:第一钝化层
[0041]115:层间介电层182:表面
[0042]116:上表面190:第二钝化层
[0043]118:下表面200:晶片封装体
[0044]120:第一凹部220:焊球
[0045]130:第一重布局线路层300:晶片封装体
[0046]140:第二凹部400:晶片封装体
[0047]145:连通部SL:切割道
[0048]150:第二重布局线路层。
【具体实施方式】
[0049]为了使所揭示内容的叙述更加详尽与完备，下文针对了本发明的实施态样与具体实施例提出了说明性的描述；但这并非实施或运用本发明具体实施例的唯一形式。以下所揭露的各实施例，在有益的情形下可相互组合或取代，也可在一实施例中附加其他的实施例，而无须进一步的记载或说明。在以下描述中，将详细叙述许多特定细节以使读者能够充分理解以下的实施例。然而，可在无所述特定细节的情况下实践本发明的实施例。
[0050]图1是根据本发明一实施方式晶片封装体100的局部剖面示意图。请参照图1，晶片封装体100包含半导体晶片110、第一凹部120、第一重布局线路层130、第二凹部140、第二重布局线路层150以及封装层160。半导体晶片110具有至少一电子元件112以及至少一导电垫114，导电垫114与电子元件112电性连接且配置于半导体晶片110的上表面116。半导体晶片110例如可以在娃(silicon)、锗(germanium)或II1-V族元素基材上制作电子元件112以及导电垫114。在本发明的一些实施方式中，电子元件是感光 元件。然而本发明并不以此为限，电子元件112例如可以是有源元件(active element)或无源元件(passiveelements)、数字电路或模拟电路等集成电路的电子元件(electronic components)、微机电系统(Micro Electro Mechanical Systems, MEMS)、微流体系统(micro f luidicsystems)、或利用热、光线及压力等物理量变化来测量的物理感测器(physical sensor)、射频元件(RF circuits)、加速计(accelerators)、陀螺仪(gyroscopes)、微制动器(microactuators)、表面声波元件、压力感测器(pressure sensors)，但本发明亦不以此为限。如图1所示，导电垫114配置于半导体晶片110的上表面116，而电子元件112则配置于半导体晶片110的内部。半导体晶片110例如可进一步包含内连线结构113以及层间介电层115，内连线结构113与层间介电层115亦配置于半导体晶片110的上表面116，导电垫114例如可以通过层间介电层115中的内连线结构113电性连接于电子元件112。导电垫114作为晶片封装体100中电子元件112的信号控制的输入(input)/输出(output)端，导电垫114的材质例如可以是销(aluminum)、铜(copper)或镲(nickel)或其他合适的导电材料。
[0051]继续参照图1，第一凹部120自上表面116朝半导体晶片110的下表面118延伸。第一凹部120的制作方式例如可以是由半导体晶片110的上表面116，对应半导体晶片110的边界处(即预定切割道SL)，朝半导体晶片110的下表面118以微影蚀刻的方式所形成。第一重布局线路层130自上表面116朝下表面118延伸，其中第一重布局线路层130与导电垫114电性连接且部分第一重布局线路层130配置于第一凹部120内。第一重布局线路层130所使用的材料可以是铝、铜或其它合适的导电材料。第一重布局线路层130的形成方式例如可以是以上述导电材料沉积导电薄膜，再将导电薄膜以微影蚀刻的方式形成具有预定重布局线路图案的第一重布局线路层130。如图1所示，在本发明的一些实施方式中，晶片封装体100进一步包含第一绝缘层170配置于第一凹部120内，部分第一重布局线路层130配置于第一绝缘层170上。第一绝缘层170所使用的材料可以是氧化硅、氮化硅、氮氧化硅或其它合适的绝缘材料，将上述材料以化学气相沉积法(chemical vapor deposit1n)顺应地(conformally)沿着半导体晶片110的上表面116以及第一凹部120形成绝缘薄膜，再以微影蚀刻的方式，保留位于第一凹部120内的部分绝缘薄膜，而形成第一绝缘层170。第一绝缘层170可有效降低第一凹部120内表面于蚀刻制程中造成的表面粗糙度，使得后续第一重布局线路层130形成于第一凹部120内时，发生断线的风险进一步降低。
[0052]继续参照图1，第二凹部140自下表面118朝上表面116延伸且与第一凹部120通过连通部145连通。第二凹部140的制作方式例如可以是由半导体晶片110的下表面118，对应半导体晶片110的边界处(即预定切割道SL)，朝半导体晶片110的上表面116以微影蚀刻的方式所形成。值得注意的是，第二凹部140自下表面118朝上表面116延伸的深度与前述第一凹部120自上表面116朝下表面118延伸的深度的总和大于半导体晶片110自上表面116和下表面118之间的距离d。换言之，第二凹部140与第一凹部120之间具有连通部145。第二凹部140自下表面118朝上表面延伸116且与第一凹部120通过连通部145连通。第二重布局线路层150自下表面118朝上表面116延伸，部分第二重布局线路层150配置于第二凹部140内且第二重布局线路层150通过连通部145与第一重布局线路层130电性连接。如图1所示，在本发明的一些实施方式中，第二重布局线路层与第一重布局线路层130在连通部145形成T型接触(T contact)。第二重布局线路层150所使用的材料可以是铝、铜或其它合适的导电材料，第二重布局线路层150的形成方式例如可以是以上述导电材料沉积导电薄膜，再将导电薄膜以微影蚀刻的方式形成具有预定重布局线路图案的第二重布局线路层150。如图1所示，在本发明的一些实施方式中，封装层160填入第二凹部140。封装层160配置于下表面118。封装层160所使用的材料可以是绿漆(soldermask)或其它合适的封装材料，以涂布方式顺应地沿着半导体晶片110的下表面118以及第二重布局线路层150形成。
[0053]在此值得注意的是，本发明的晶片封装体100通过自上表面116朝下表面118延伸的第一重布局线路层130以及自下表面118朝上表面116延伸的第二重布局线路层150两者的电性连接，使位于半导体晶片110的上表面116的导电垫114电性连接路径延伸至半导体晶片110的下表面118。换目之，半导体晶片110的上表面116以及下表面118均各自具有第一重布局线路层130以及第二重布局线路层150。因此可在半导体晶片厚度更高的情况下制作，而无须将半导体晶片薄化或是使用承载基板，据此，可进一步降低晶片封装体的生产成本。如图1所示，在本发明的一些实施方式中，半导体晶片110的上表面至下表面的距尚d实质上是300?600 μ m。厚度更尚的半导体晶片具有良好的机械强度，可有效增加制程边际(process margin)并提升晶片封装体的制造良率(process yield)。
[0054]如图1所示，在本发明的一些实施方式中，晶片封装体100进一步包含焊球220于下表面118下，焊球220通过封装层160的开口 162与第二重布局线路层150电性连接。焊球220的材料例如可以是锡或其他适合于焊接的金属或合金，焊球220作为晶片封装体100外接于印刷电路板或其他中介片(interposer)的连接桥梁，据此由印刷电路板或其他中介片的输入/输出的电流信号即可通过焊球220、第二重布局线路层150、第一重布局线路层130以及与电子元件112电性连接的导电垫114，对晶片封装体100内的电子元件112进行信号输入/输出控制。然而本发明并不以此为限。在本发明另一些实施方式中，晶片封装体100亦可进一步包含焊接垫以及连接于焊接垫的焊线，其中焊接垫与第二重布局线路层150电性连接，而焊线作为晶片封装体100外接于印刷电路板或其他中介片的连接桥梁，据此由印刷电路板或其他中介片的输入/输出的电流信号即可通过焊接垫以及连接于焊接垫的焊线、第二重布局线路层150、第一重布局线路层130以及与电子元件112电性连接的导电垫114，对晶片封装体100内的电子元件112进行信号输入/输出控制。
[0055]如图1所示，在本发明的一些实施方式中，晶片封装体100进一步包含第一钝化层180填满第一凹部120且覆盖上表面116以及第一重布局线路层130。第一钝化层180例如可以是氮化娃(silicon nitride)或氮氧化娃(silicon ox/nitride)，但不以此为限。第一钝化层180可提供隔绝空气或是应力缓冲等功能，以保护半导体晶片110内电子元件112、导电垫114以及内连线结构113等元件。第一钝化层180的形成方式例如可以是以化学气相沉积法(chemical vapor deposit1n)顺应地(conformally)沿着半导体晶片110的上表面116以及第一凹部120沉积形成绝缘薄膜，再搭配化学机械平坦化(chemical-mechanical polishing, CMP)将绝缘薄膜平坦化，形成如图1所示的第一钝化层180。在本发明的一些实施方式中，第一钝化层180的表面182实质上平坦。因此，半导体晶片封装体100的一面可以是平坦平面，如此便更能增加半导体晶片封装体100的应用功能性，或是其与其他晶片封装体的堆叠上的简便性。特别是当电子元件112是感光元件时，平坦平面还可作为一接收光信号的表面。此外，第一钝化层180尚可以是针对不同滤光波段所制作的薄膜，用以搭配感光元件。第一钝化层180还可以较高硬度的薄膜制作使其具有耐磨性，以进一步保护半导体晶片110内电子元件112、导电垫114以及内连线结构113。如图1所示，在本发明的一些实施方式中，晶片封装体100进一步包含第二钝化层190配置于第二凹部140内且覆盖下表面118，且第二钝化层190夹设于半导体晶片110与第二重布局线路层110之间。第二钝化层190例如可以是氮化硅或氮氧化硅，但不以此为限。第二钝化层190可提供隔绝空气或是应力缓冲等功能，以保护半导体晶片110内的电子元件112、导电垫114以及内连线结构113等元件。
[0056]图2是根据本发明另一实施方式晶片封装体200的局部剖面示意图。请参照图2，晶片封装体200包含半导体晶片110、第一凹部120、第一重布局线路层130、第二凹部140、第二重布局线路层150以及封装层160。有关半导体晶片110、第一凹部120、 第一重布局线路层130、第二凹部140、第二重布局线路层150以及封装层160等相关细节与前述实施方式的晶片封装体100相似，在此即不重复赘述。如图2所示，晶片封装体200与图1中晶片封装体100不同之处在于:晶片封装体200进一步包含第二绝缘层210配置于第二凹部140内，第二绝缘层210具有开口 212，第二重布局线路层150通过开口 212与第一重布局线路层130电性连接。开口 212的位置对应于第二凹部140与第一凹部120之间的连通部145。第二绝缘层210所使用的材料可以是氧化硅、氮化硅、氮氧化硅或其它合适的绝缘材料，将上述材料以化学气相沉积法顺应地沿着半导体晶片110的下表面118以及第二凹部140，再以微影蚀刻的方式制作开口 212形成如图2所示的第二绝缘层210。第二绝缘层210可有效降低第二凹部140内表面于蚀刻制程中造成的表面粗糙度，使得后续第二重布局线路层150形成于第二凹部140内时，发生断线的风险进一步降低。另如图2所示，在本发明的一些实施方式中，封装层160填满第二凹部140且覆盖下表面118以及第二重布局线路层150。据此，封装层160所提供的隔绝空气或应力缓冲等功能，不仅保护半导体晶片110内电子元件112、导电垫114以及内连线结构113等元件，尚可保护第二重布局线路层150。在此值得注意的是，本发明的晶片封装体200亦通过自上表面116朝下表面118延伸的第一重布局线路层130以及自下表面118朝上表面116延伸的第二重布局线路层150两者的电性连接，使位于半导体晶片110的上表面116的导电垫114电性连接路径延伸至半导体晶片110的下表面118。因此可在半导体晶片厚度更高的情况下制作，而无须将半导体晶片薄化或是使用承载基板，据此，可进一步降低晶片封装体的生产成本。厚度更高的半导体晶片具有良好的机械强度，可有效提升晶片封装体的制造良率，降低制程难度。
[0057]图3是根据本发明另一实施方式晶片封装体300的局部剖面示意图。请参照图3，晶片封装体300包含半导体晶片110、第一凹部120、第一重布局线路层130、第二凹部140、第二重布局线路层150以及封装层160。有关半导体晶片110、第一凹部120、第一重布局线路层130、第二凹部140、第二重布局线路层150以及封装层160等相关细节与前述实施方式的晶片封装体100相似，在此即不重复赘述。如图3所示，晶片封装体300与图1中晶片封装体100不同之处在于:晶片封装体300中第一绝缘层170具有开口 172，第二重布局线路层150通过开口 172与第一重布局线路层130电性连接。开口 172的位置对应于第二凹部140与第一凹部120之间的连通部145。明确言之，晶片封装体300的第二凹部140、连通部145与开口 172可以一步或多步干蚀刻方式形成。如图3所示，在本发明的一些实施方式中，封装层160填满第二凹部140。图4是根据本发明另一实施方式晶片封装体400的局部剖面示意图。请参照图4，晶片封装体400包含半导体晶片110、第一凹部120、第一重布局线路层130、第二凹部140、第二重布局线路层150以及封装层160。有关半导体晶片110、第一凹部120、第一重布局线路层130、第二凹部140、第二重布局线路层150以及封装层160等相关细节与前述实施方式的晶片封装体300相似，在此即不重复赘述。如图4所示，晶片封装体400与图3中晶片封装体300不同之处在于:晶片封装体400的第二凹部140、连通部145与开口 172可以一步或多步激光钻孔方式形成。如图4所示，在本发明的一些实施方式中，封装层160填满第二凹部140。在此值得注意的是，本发明的晶片封装体300以及晶片封装体400亦通过自上表面116朝下表面118延伸的第一重布局线路层130以及自下表面118朝上表面116延伸的第二重布局线路层150两者的电性连接，使位于半导体晶片110的上表面116的导电垫114电性连接路径延伸至半导体晶片110的下表面118。因此可在半导体晶片厚度更高的情况下制作，而无须将半导体晶片薄化或是使用承载基板，据此，可进一步降低晶片封装体的生产成本。厚度更高的半导体晶片具有良好的机械强度，可有效提升晶片封装体的制造良率，降低制程难度。
[0058]图5到图9是根据本发明一实施方式于制造过程中不同阶段的局部剖面示意图。请先参照图5，提供半导体晶片110，半导体晶片110具有电子元件112以及导电垫114，导电垫114与电子元件112电性连接且配置于半导体晶片110的上表面116。半导体晶片110例如可进一步包含内连线结构113以及层间介电层115，内连线结构113与层间介电层115亦配置于半导体晶片110的上表面116，导电垫114例如可以通过层间介电层115中的内连线结构113电性连接于电子元件112。导电垫114作为晶片封装体100中电子元件112的信号控制的输入/输出端。关于电子元件112、导电垫114、内连线结构113以及层间介电层115的材料以及连接关系已如前述，在此即不重复。接着，形成第一凹部120自上表面116朝半导体晶片110的下表面118延伸。形成第一凹部120的方式例如可以是由半导体晶片110的上表面116，对应半导体晶片110的边界处(即预定切割道SL)，朝半导体晶片110的下表面118以微影蚀刻的方式所形成。
[0059]接着请参照图6，形成第一重布局线路层130自上表面116朝下表面118延伸，其中第一重布局线路层130与导电垫114电性连接且部分第一重布局线路层130配置于第一凹部120内。形成第一重布局线路层130的方式例如可以是以铝、铜或其它合适的导电材料先沉积导电薄膜，再将导电薄膜以微影蚀刻的方式形成具有预定重布局线路图案的第一重布局线路层130。如图6所示，在本发明的一些实施方式中，在形成第一重布局线路层130的步骤之前，进一步包含形成第一绝缘层170配置于第一凹部120内。第一绝缘层170所使用的材料可以是氧化硅、氮化硅、氮氧化硅或其它合适的绝缘材料，将上述材料以化学气相沉积法顺应地沿着半导体晶片110的上表面116以及第一凹部120形成绝缘薄膜，再以微影蚀刻的方式，保留位于第一凹部120内的部分绝缘薄膜，而形成第一绝缘层170。第一绝缘层170可有效降低第一凹部120内表面于蚀刻制程中造成的表面粗糙度，使得后续第一重布局线路层130形成于第一凹部120内时，发生断线的风险进一步降低。
[0060]接着请参照图7，在本发明的一些实施方式中，在形成第二凹部140的步骤之前，进一步包含形成第一钝化层180填满第一凹部120且覆盖上表面116以及第一重布局线路层130。接着，平坦化第一钝化层180，使第一钝化层180的表面182实质上平坦。第一钝化层180的形成方式例如可以是以化学气相沉积法顺应地沿着半导体晶片110的上表面116以及第一凹部120沉积形成绝缘薄膜，再搭配化学机械平坦化将绝缘薄膜平坦化。因此，半导体晶片封装体100的一面可以是平坦平面，如此便更能增加半导体晶片封装体100的应用功能性，或是其与其他晶片封装体的堆叠上的简便性。特别是当电子元件112是感光元件时，平坦平面还可作为一接收光信号的表面。接着请参照图8，形成第二凹部140自下表面118朝上表面116延伸且与第一凹部120连通。如图8所示，在本发明的一些实施方式中，在形成第二凹部140的步骤与后续形成第二重布局线路层的步骤之间，进一步包含形成第二钝化层190配置于第二凹部140内且覆盖下表面118。接着请参照图9，形成第二重布局线路层150自下表面118朝上表面116延伸，部分第二重布局线路层150配置于第二凹部140内且第二重布局线路层150与第一重布局线路层130电性连接。第二重布局线路层150的形成方式例如可以是以铝、铜或其它合适的导电材料沉积导电薄膜，再将导电薄膜以微影蚀刻的方式形成具有预定重布局线路图案的第二重布局线路层150。最后请参照图1，形成封装层160配置于下表面118。封装层160形成的方式例如可以是将绿漆或其它合适的封装材料，以涂布方式顺应地沿着半导体晶片110的下表面118以及第二重布局线路层150形成。此外，在本发明的一些实施方式中，进一步包含形成焊球220于下表面118下，焊球220通过封装层160的开口 162与第二重布局线路层150电性连接。焊球220的材料例如可以是锡或其他适合于焊接的金属或合金，焊球220作为晶片封装体100外接于印刷电路板或其他中介片的连接桥梁，据此由印刷电路板或其他中介片的输入/输出的电流信号即可通过焊球220、第二重布局线路层150、第一重布局线路层130以及与电子元件112电性连接的导电垫114，对晶片封装体100内的电子元件112进行信号输入/输出控制。
[0061]图10到图11是根据本发明另一些实施方式于制造过程中不同阶段的局部剖面示意图。第二绝缘层210具有开口 212，第二重布局线路层150通过开口 212与第一重布局线路层130电性连接。开口 212的位置对应于第二凹部140与第一凹部120之间的连通部145。第二绝缘层210的制作方式例如可以是以化学气相沉积法顺应地沿着 半导体晶片110的下表面118以及第二凹部140，沉积氧化硅、氮化硅、氮氧化硅或其它合适的绝缘材料形成绝缘薄膜，再以微影蚀刻的方式形成开口 212，即形成如图10所示的第二绝缘层210。第二绝缘层210可有效降低第二凹部140内表面于蚀刻制程中造成的表面粗糙度，使得后续第二重布局线路层150形成于第二凹部140内时，发生断线的风险进一步降低。接着请参照图11，形成第二重布局线路层150自下表面118朝上表面116延伸，部分第二重布局线路层150配置于第二凹部140内且第二重布局线路层150与第一重布局线路层130电性连接。最后请参照图2，形成封装层160配置于下表面118。封装层160形成的方式例如可以是将绿漆或其它合适的封装材料，以涂布方式顺应地沿着半导体晶片110的下表面118以及第二重布局线路层150形成。
[0062]图12是根据本发明另一实施方式于制造过程中一阶段的局部剖面示意图。请参照图12，在形成第二凹部140的步骤之前，进一步包含形成第二钝化层190覆盖下表面118。接着，以直通娃晶穿孔(Through-Silicon Via)方式形成第二凹部140。如图12所示，直通硅晶穿孔的蚀刻终点即可设定在蚀刻至第一重布局线路层130暴露出来为止，据此，第二凹部140与第一凹部120之间即形成连通部145。再如图3所示，后续形成的第二重布局线路层150即可通过连通部145与第一重布局线路层130电性连接。而封装层160以及焊球220等制作方式如同前述，在此不重复赘述。
[0063]图13是根据本发明又一实施方式于制造过程中一阶段的局部剖面示意图。请参照图13，在形成第二凹部140的步骤之前，进一步包含形成第二钝化层190覆盖下表面118。接着，以激光钻孔(Laser Drill)方式形成第二凹部140。如图13所示，激光钻孔可能将第一重布局线路层130打穿并暴露出来，据此，第二凹部140与第一凹部120之间亦形成连通部145。再如图4所示，后续形成的第二重布局线路层150即可通过连通部145与第一重布局线路层130电性连接。而封装层160以及焊球220等制作方式如同前述，在此不重复赘述。如图1?4所示，在以上本发明各实施方式的制造方法完成后，可沿切割道SL分割各晶片封装体，其中切割道SL位于各半导体晶片110之间，分割的方式例如可以是以切割刀沿切割道SL划过，以分开相邻两晶片封装体。
[0064]最后要强调的是，本发明所提供的晶片封装体及其制造方法，具有双面的重布局线路层，将半导体晶片上表面的导电垫电性连接至下表面的焊球或焊线。因此，半导体晶片中导电垫的电性连接路径是以上下两面重布局线路层对接完成。据此，可在半导体晶片厚度更高的情况下制作，而无须将半导体晶片薄化或是使用承载基板，具有可显著地降低制作成本的特殊功效。如此一来，由于厚度更高的半导体晶片具有良好的机械强度，半导体晶片的制程边际亦可被提升，进而提高晶片封装体的制造良率。此外半导体晶片的上表面可以是平坦平面，更能增加其在应用的功能多样性或是其与其他晶片封装体的堆叠上的简便性。
[0065]以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
【主权项】
1.一种晶片封装体，其特征在于，包含: 一半导体晶片，具有至少一电子元件以及至少一导电垫，该导电垫与该电子元件电性连接且配置于该半导体晶片的一上表面； 一第一凹部，自该上表面朝半导体晶片的一下表面延伸； 一第一重布局线路层，自该上表面朝该下表面延伸，其中该第一重布局线路层与该导电垫电性连接且部分该第一重布局线路层配置于该第一凹部内； 一第二凹部，自该下表面朝该上表面延伸且与该第一凹部通过一连通部连通； 一第二重布局线路层，自该下表面朝该上表面延伸，部分该第二重布局线路层配置于该第二凹部内且该第二重布局线路层通过该连通部与该第一重布局线路层电性连接；以及 一封装层，配置于该下表面。2.根据权利要求1所述的晶片封装体，其特征在于，进一步包含一第一绝缘层，该第一绝缘层配置于该第一凹部内，部分该第一重布局线路层配置于该第一绝缘层上。3.根据权利要求1所述的晶片封装体，其特征在于，该第一绝缘层具有一开口，该第二重布局线路层通过该开口与该第一重布局线路层电性连接。4.根据权利要求1所述的晶片封装体，其特征在于，进一步包含一第一钝化层，该第一钝化层填满该第一凹部且覆盖该上表面以及该第一重布局线路层。5.根据权利要求4所述的晶片封装体，其特征在于，该第一钝化层的一表面实质上平坦。6.根据权利要求1所述的晶片封装体，其特征在于，进一步包含一第二钝化层，该第二钝化层配置于该第二凹部内且覆盖该下表面，且该第二钝化层夹设于该半导体晶片与该第二重布局线路层之间。7.根据权利要求1所述的晶片封装体，其特征在于，该封装层填满该第二凹部。8.根据权利要求1所述的晶片封装体，其特征在于，进一步包含一第二钝化层，该第二钝化层填满该第二凹部且覆盖该下表面以及该第二重布局线路层。9.根据权利要求8所述的晶片封装体，其特征在于，该封装层配置于该第二钝化层下。10.根据权利要求1所述的晶片封装体，其特征在于，进一步包含一第二绝缘层，该第二绝缘层配置于该第二凹部内，该第二绝缘层具有一开口，该第二重布局线路层通过该开口与该第一重布局线路层电性连接。11.根据权利要求1所述的晶片封装体，其特征在于，进一步包含一焊球，该焊球配置于该封装层下，且通过该封装层的一开口与该第二重布局线路层电性连接。12.根据权利要求1所述的晶片封装体，其特征在于，该上表面至该下表面的距离实质上是300?600 μ m。13.—种晶片封装体的制造方法，其特征在于，包含: 提供一半导体晶片，该半导体晶片具有至少一电子元件以及至少一导电垫，该导电垫与该电子元件电性连接且配置于该半导体晶片的一上表面； 形成一第一凹部，该第一凹部自该上表面朝该半导体晶片的一下表面延伸； 形成一第一重布局线路层，该第一重布局线路层自该上表面朝该下表面延伸，其中该第一重布局线路层与该导电垫电性连接且部分该第一重布局线路层配置于该第一凹部内； 形成一第二凹部，该第二凹部自该下表面朝该上表面延伸且与该第一凹部连通； 形成一第二重布局线路层，该第二重布局线路层自该下表面朝该上表面延伸，部分该第二重布局线路层配置于该第二凹部内且该第二重布局线路层与该第一重布局线路层电性连接；以及 形成一封装层，该封装层配置于该下表面。14.根据权利要求13所述的晶片封装体的制造方法，其特征在于，在形成该第一重布局线路层的步骤之前，进一步包含形成一第一绝缘层，该第一绝缘层配置于该第一凹部内。15.根据权利要求13所述的晶片封装体的制造方法，其特征在于，在形成该第二凹部的步骤之前，进一步包含: 形成一第一钝化层，该第一钝化层填满该第一凹部且覆盖该上表面以及该第一重布局线路层；以及。 平坦化该第一钝化层，使第一钝化层的一表面实质上平坦。16.根据权利要求13所述的晶片封装体的制造方法，其特征在于，在形成该第二凹部的步骤与形成该第二重布局线路层的步骤之间，进一步包含形成一第二钝化层，该第二钝化层配置于该第二凹部内且覆盖该下表面。17.根据权利要求16所述的晶片封装体的制造方法，其特征在于，在形成该第二凹部的步骤与形成该第二钝化层的步骤之间，进一步包含形成一第二绝缘层，该第二绝缘层配置于该第二凹部内。18.根据权利要求13所述的晶片封装体的制造方法，其特征在于，在形成该第二凹部的步骤之前，进一步包含形成覆盖该下表面的一第二钝化层。19.根据权利要求13所述的晶片封装体的制造方法，其特征在于，形成该第二凹部的步骤是直通硅晶穿孔。20.根据权利要求13所述的晶片封装体的制造方法，其特征在于，形成该第二凹部的步骤是激光钻孔。
【专利摘要】一种晶片封装体及其制造方法。该晶片封装体包含半导体晶片、第一凹部、第一重布局线路层、第二凹部、第二重布局线路层以及封装层；半导体晶片具有电子元件以及导电垫，导电垫与电子元件电性连接且配置于半导体晶片的上表面；第一凹部自上表面朝半导体晶片的下表面延伸；第一重布局线路层自上表面朝下表面延伸，第一重布局线路层与导电垫电性连接且部分第一重布局线路层配置于第一凹部内；第二凹部自下表面朝上表面延伸且与第一凹部通过连通部连通；第二重布局线路层自下表面朝上表面延伸，部分第二重布局线路层配置于第二凹部内且第二重布局线路层通过连通部与第一重布局线路层电性连接；封装层配置于下表面。本发明可降低制程难度。
【IPC分类】H01L21/768, H01L23/482, H01L23/485, H01L21/60
【公开号】CN104900616
【申请号】CN201510098930
【发明人】温英男, 刘建宏, 姚皓然
【申请人】精材科技股份有限公司
【公开日】2015年9月9日
【申请日】2015年3月6日
【公告号】US20150255358
【技术领域】
[0001]本发明是关于一种封装体及其制造方法，且特别是有关于一种晶片封装体及其制造方法。
【背景技术】
[0002]电子产品在功能应用上的需求不断提高，对应地带动半导体晶片封装产业的蓬勃发展。随着目前电子产品讲求轻薄短小又兼具高功能的要求下，半导体晶片封装技术不断发展演进，以符合电子产品的需要。其中，晶圆级晶片封装是半导体晶片封装方式的一种，是指晶圆上所有晶片生产完成后，直接对整片晶圆上所有晶片进行封装制程及测试，完成之后才切割制成单颗晶片封装体的晶片封装方式。
[0003]如前所述，在半导体晶片尺寸微缩化、效能多样化的情形之下，晶片封装体在结构设计以及其制造方法上亦渐趋复杂。因此，不仅在晶片封装体制造过程中所涉及各项制程难度提高，导致制造成本增加之外，亦带来了制造良率降低的风险。此外，单一晶片封装体在结构设计上亦需要考量与其他晶片封装体或电路板等电子元件相互结合的便利性，方能进一步实现效能多样化的应用需求。
[0004]据此，一种能够有效降低生产成本、具有良好可靠度且易于与其他电子元件相互结合的晶片封装体及其制造方法，是当今晶片封装工艺重要的研发方向之一。
【发明内容】
[0005]本发明提供一种晶片封装体及其制造方法，具有双面的重布局线路层，将半导体晶片上表面的导电垫电性连接至下表面的焊球或焊线。因此，半导体晶片中导电垫的电性连接路径以上下两面重布局线路层对接完成。据此，可在半导体晶片厚度更高的情况下制作，而无须将半导体晶片薄化或是使用承载基板，可进一步降低生产成本。且厚度更高的半导体晶片具有良好的机械强度，可有效提升晶片封装体的制造良率，降低制程难度。此外半导体晶片的上表面可以是平坦平面，更能增加其在应用的功能多样性或是其与其他晶片封装体的堆叠上的简便性。
[0006]本发明的一态样提出一种晶片封装体，包含半导体晶片、第一凹部、第一重布局线路层、第二凹部、第二重布局线路层以及封装层；半导体晶片具有电子元件以及导电垫，导电垫与电子元件电性连接且配置于半导体晶片的上表面；第一凹部自上表面朝半导体晶片的下表面延伸；第一重布局线路层自上表面朝下表面延伸，其中第一重布局线路层与导电垫电性连接且部分第一重布局线路层配置于第一凹部内；第二凹部自下表面朝上表面延伸且与第一凹部通过连通部连通；第二重布局线路层自下表面朝上表面延伸，部分第二重布局线路层配置于第二凹部内且第二重布局线路层通过连通部与第一重布局线路层电性连接；封装层配置于下表面。
[0007]在本发明的一实施方式中，晶片封装体进一步包含第一绝缘层，第一绝缘层配置于第一凹部内，部分第一重布局线路层配置于第一绝缘层上。
[0008]在本发明的一实施方式中，上述第一绝缘层具有开口，第二重布局线路层通过开口与第一重布局线路层电性连接。
[0009]在本发明的一实施方式中，晶片封装体进一步第一钝化层，第一钝化层填满第一凹部且覆盖上表面以及第一重布局线路层。
[0010]在本发明的一实施方式中，上述第一钝化层的表面实质上平坦。
[0011]在本发明的一实施方式中，晶片封装体进一步包含第二钝化层，第二钝化层配置于第二凹部内且覆盖下表面，且第二钝化层夹设于半导体晶片与第二重布局线路层之间。
[0012]在本发明的一实施方式中，上述封装层填满第二凹部。
[0013]在本发明的一实施方式中，晶片封装体进一步包含第二钝化层，第二钝化层填满第二凹部且覆盖下表面以及第二重布局线路层。
[0014]在本发明的一实施方式中，晶片封装体进一步包含第二绝缘层，第二绝缘层配置于第二凹部内，第二绝缘层具有开口，第二重布局线路层通过开口与第一重布局线路层电性连接。
[0015]在本发明的一实施方式中，上述封装层自下表面朝上表面延伸，部分封装层配置于第二凹部内。
[0016]在本发明的一实施方式中，晶片封装体进一步包含焊球，焊球配置于封装层下，且通过封装层的开口与第二重布局线路层电性连接。
[0017]在本发明的一实施方式中，上表面至下表面的距离实质上是300?600 μπι。
[0018]本发明的另一态样提出一种晶片封装体的制造方法，包含:提供半导体晶片，该半导体晶片具有电子元件以及导电垫，导电垫与电子元件电性连接且配置于半导体晶片的上表面；形成第一凹部，第一凹部自上表面朝半导体晶片的下表面延伸；形成第一重布局线路层，第一重布局线路层自上表面朝下表面延伸，其中第一重布局线路层与导电垫电性连接且部分第一重布局线路层配置于第一凹部内；形成第二凹部，第二凹部自下表面朝上表面延伸且与第一凹部连通；形成第二重布局线路层，第二重布局线路层自下表面朝上表面延伸，部分第二重布局线路层配置于第二凹部内且第二重布局线路层与第一重布局线路层电性连接；以及形成一封装层，封装层配置于该下表面。
[0019]在本发明的一实施方式中，在形成第一重布局线路层的步骤之前，进一步包含形成第一绝缘层，第一绝缘层配置于第一凹部内。
[0020]在本发明的一实施方式中，在形成第二凹部的步骤之前，进一步包含形成第一钝化层，第一钝化层填满第一凹部且覆盖上表面以及第一重布局线路层；以及平坦化第一钝化层，使第一钝化层的表面实质上平坦。
[0021]在本发明的一实施方式中，在形成第二凹部的步骤与形成第二重布局线路层的步骤之间，进一步包含形成第二钝化层，第二钝化层配置于第二凹部内且覆盖下表面。
[0022]在本发明的一实施方式中，在形成第二凹部的步骤与形成第二钝化层的步骤之间，进一步包含形成第二绝缘层，第二绝缘层配置于第二凹部内。
[0023]在本发明的一实施方式中，在形成第二凹部的步骤之前，进一步包含形成覆盖下表面的第二钝化层。
[0024]在本发明的一实施方式中，其中形成第二凹部的步骤是直通硅晶穿孔。
[0025]在本发明的一实施方式中，其中形成第二凹部的步骤是激光钻孔。
【附图说明】
[0026]本发明的上述和其他态样、特征及其他优点参照说明书内容并配合附加图式得到更清楚的了解，其中:
[0027]图1是根据本发明一实施方式晶片封装体的局部剖面示意图。
[0028]图2是根据本发明另一实施方式晶片封装体的局部剖面示意图。
[0029]图3是根据本发明另一实施方式晶片封装体的局部剖面示意图。
[0030]图4是根据本发明另一实施方式晶片封装体的局部剖面示意图。
[0031]图5到图9是根据本发明一实施方式于制造过程中不同阶段的局部剖面示意图。
[0032]图10到图11是根据本发明另一些实施方式于制造过程中不同阶段的局部剖面示意图。
[0033]图12是根据本发明另一实施方式于制造过程中一阶段的局部剖面示意图。
[0034]图13是根据本发明又一实施方式于制造过程中一阶段的局部剖面示意图。
[0035]附图中符号的简单说明如下:
[0036]100:晶片封装体160:封装层
[0037]110:半导体晶片162:开口
[0038]112:电子元件170:第一绝缘层
[0039]113:内连线结构172:开口
[0040]114:导电垫180:第一钝化层
[0041]115:层间介电层182:表面
[0042]116:上表面190:第二钝化层
[0043]118:下表面200:晶片封装体
[0044]120:第一凹部220:焊球
[0045]130:第一重布局线路层300:晶片封装体
[0046]140:第二凹部400:晶片封装体
[0047]145:连通部SL:切割道
[0048]150:第二重布局线路层。
【具体实施方式】
[0049]为了使所揭示内容的叙述更加详尽与完备，下文针对了本发明的实施态样与具体实施例提出了说明性的描述；但这并非实施或运用本发明具体实施例的唯一形式。以下所揭露的各实施例，在有益的情形下可相互组合或取代，也可在一实施例中附加其他的实施例，而无须进一步的记载或说明。在以下描述中，将详细叙述许多特定细节以使读者能够充分理解以下的实施例。然而，可在无所述特定细节的情况下实践本发明的实施例。
[0050]图1是根据本发明一实施方式晶片封装体100的局部剖面示意图。请参照图1，晶片封装体100包含半导体晶片110、第一凹部120、第一重布局线路层130、第二凹部140、第二重布局线路层150以及封装层160。半导体晶片110具有至少一电子元件112以及至少一导电垫114，导电垫114与电子元件112电性连接且配置于半导体晶片110的上表面116。半导体晶片110例如可以在娃(silicon)、锗(germanium)或II1-V族元素基材上制作电子元件112以及导电垫114。在本发明的一些实施方式中，电子元件是感光 元件。然而本发明并不以此为限，电子元件112例如可以是有源元件(active element)或无源元件(passiveelements)、数字电路或模拟电路等集成电路的电子元件(electronic components)、微机电系统(Micro Electro Mechanical Systems, MEMS)、微流体系统(micro f luidicsystems)、或利用热、光线及压力等物理量变化来测量的物理感测器(physical sensor)、射频元件(RF circuits)、加速计(accelerators)、陀螺仪(gyroscopes)、微制动器(microactuators)、表面声波元件、压力感测器(pressure sensors)，但本发明亦不以此为限。如图1所示，导电垫114配置于半导体晶片110的上表面116，而电子元件112则配置于半导体晶片110的内部。半导体晶片110例如可进一步包含内连线结构113以及层间介电层115，内连线结构113与层间介电层115亦配置于半导体晶片110的上表面116，导电垫114例如可以通过层间介电层115中的内连线结构113电性连接于电子元件112。导电垫114作为晶片封装体100中电子元件112的信号控制的输入(input)/输出(output)端，导电垫114的材质例如可以是销(aluminum)、铜(copper)或镲(nickel)或其他合适的导电材料。
[0051]继续参照图1，第一凹部120自上表面116朝半导体晶片110的下表面118延伸。第一凹部120的制作方式例如可以是由半导体晶片110的上表面116，对应半导体晶片110的边界处(即预定切割道SL)，朝半导体晶片110的下表面118以微影蚀刻的方式所形成。第一重布局线路层130自上表面116朝下表面118延伸，其中第一重布局线路层130与导电垫114电性连接且部分第一重布局线路层130配置于第一凹部120内。第一重布局线路层130所使用的材料可以是铝、铜或其它合适的导电材料。第一重布局线路层130的形成方式例如可以是以上述导电材料沉积导电薄膜，再将导电薄膜以微影蚀刻的方式形成具有预定重布局线路图案的第一重布局线路层130。如图1所示，在本发明的一些实施方式中，晶片封装体100进一步包含第一绝缘层170配置于第一凹部120内，部分第一重布局线路层130配置于第一绝缘层170上。第一绝缘层170所使用的材料可以是氧化硅、氮化硅、氮氧化硅或其它合适的绝缘材料，将上述材料以化学气相沉积法(chemical vapor deposit1n)顺应地(conformally)沿着半导体晶片110的上表面116以及第一凹部120形成绝缘薄膜，再以微影蚀刻的方式，保留位于第一凹部120内的部分绝缘薄膜，而形成第一绝缘层170。第一绝缘层170可有效降低第一凹部120内表面于蚀刻制程中造成的表面粗糙度，使得后续第一重布局线路层130形成于第一凹部120内时，发生断线的风险进一步降低。
[0052]继续参照图1，第二凹部140自下表面118朝上表面116延伸且与第一凹部120通过连通部145连通。第二凹部140的制作方式例如可以是由半导体晶片110的下表面118，对应半导体晶片110的边界处(即预定切割道SL)，朝半导体晶片110的上表面116以微影蚀刻的方式所形成。值得注意的是，第二凹部140自下表面118朝上表面116延伸的深度与前述第一凹部120自上表面116朝下表面118延伸的深度的总和大于半导体晶片110自上表面116和下表面118之间的距离d。换言之，第二凹部140与第一凹部120之间具有连通部145。第二凹部140自下表面118朝上表面延伸116且与第一凹部120通过连通部145连通。第二重布局线路层150自下表面118朝上表面116延伸，部分第二重布局线路层150配置于第二凹部140内且第二重布局线路层150通过连通部145与第一重布局线路层130电性连接。如图1所示，在本发明的一些实施方式中，第二重布局线路层与第一重布局线路层130在连通部145形成T型接触(T contact)。第二重布局线路层150所使用的材料可以是铝、铜或其它合适的导电材料，第二重布局线路层150的形成方式例如可以是以上述导电材料沉积导电薄膜，再将导电薄膜以微影蚀刻的方式形成具有预定重布局线路图案的第二重布局线路层150。如图1所示，在本发明的一些实施方式中，封装层160填入第二凹部140。封装层160配置于下表面118。封装层160所使用的材料可以是绿漆(soldermask)或其它合适的封装材料，以涂布方式顺应地沿着半导体晶片110的下表面118以及第二重布局线路层150形成。
[0053]在此值得注意的是，本发明的晶片封装体100通过自上表面116朝下表面118延伸的第一重布局线路层130以及自下表面118朝上表面116延伸的第二重布局线路层150两者的电性连接，使位于半导体晶片110的上表面116的导电垫114电性连接路径延伸至半导体晶片110的下表面118。换目之，半导体晶片110的上表面116以及下表面118均各自具有第一重布局线路层130以及第二重布局线路层150。因此可在半导体晶片厚度更高的情况下制作，而无须将半导体晶片薄化或是使用承载基板，据此，可进一步降低晶片封装体的生产成本。如图1所示，在本发明的一些实施方式中，半导体晶片110的上表面至下表面的距尚d实质上是300?600 μ m。厚度更尚的半导体晶片具有良好的机械强度，可有效增加制程边际(process margin)并提升晶片封装体的制造良率(process yield)。
[0054]如图1所示，在本发明的一些实施方式中，晶片封装体100进一步包含焊球220于下表面118下，焊球220通过封装层160的开口 162与第二重布局线路层150电性连接。焊球220的材料例如可以是锡或其他适合于焊接的金属或合金，焊球220作为晶片封装体100外接于印刷电路板或其他中介片(interposer)的连接桥梁，据此由印刷电路板或其他中介片的输入/输出的电流信号即可通过焊球220、第二重布局线路层150、第一重布局线路层130以及与电子元件112电性连接的导电垫114，对晶片封装体100内的电子元件112进行信号输入/输出控制。然而本发明并不以此为限。在本发明另一些实施方式中，晶片封装体100亦可进一步包含焊接垫以及连接于焊接垫的焊线，其中焊接垫与第二重布局线路层150电性连接，而焊线作为晶片封装体100外接于印刷电路板或其他中介片的连接桥梁，据此由印刷电路板或其他中介片的输入/输出的电流信号即可通过焊接垫以及连接于焊接垫的焊线、第二重布局线路层150、第一重布局线路层130以及与电子元件112电性连接的导电垫114，对晶片封装体100内的电子元件112进行信号输入/输出控制。
[0055]如图1所示，在本发明的一些实施方式中，晶片封装体100进一步包含第一钝化层180填满第一凹部120且覆盖上表面116以及第一重布局线路层130。第一钝化层180例如可以是氮化娃(silicon nitride)或氮氧化娃(silicon ox/nitride)，但不以此为限。第一钝化层180可提供隔绝空气或是应力缓冲等功能，以保护半导体晶片110内电子元件112、导电垫114以及内连线结构113等元件。第一钝化层180的形成方式例如可以是以化学气相沉积法(chemical vapor deposit1n)顺应地(conformally)沿着半导体晶片110的上表面116以及第一凹部120沉积形成绝缘薄膜，再搭配化学机械平坦化(chemical-mechanical polishing, CMP)将绝缘薄膜平坦化，形成如图1所示的第一钝化层180。在本发明的一些实施方式中，第一钝化层180的表面182实质上平坦。因此，半导体晶片封装体100的一面可以是平坦平面，如此便更能增加半导体晶片封装体100的应用功能性，或是其与其他晶片封装体的堆叠上的简便性。特别是当电子元件112是感光元件时，平坦平面还可作为一接收光信号的表面。此外，第一钝化层180尚可以是针对不同滤光波段所制作的薄膜，用以搭配感光元件。第一钝化层180还可以较高硬度的薄膜制作使其具有耐磨性，以进一步保护半导体晶片110内电子元件112、导电垫114以及内连线结构113。如图1所示，在本发明的一些实施方式中，晶片封装体100进一步包含第二钝化层190配置于第二凹部140内且覆盖下表面118，且第二钝化层190夹设于半导体晶片110与第二重布局线路层110之间。第二钝化层190例如可以是氮化硅或氮氧化硅，但不以此为限。第二钝化层190可提供隔绝空气或是应力缓冲等功能，以保护半导体晶片110内的电子元件112、导电垫114以及内连线结构113等元件。
[0056]图2是根据本发明另一实施方式晶片封装体200的局部剖面示意图。请参照图2，晶片封装体200包含半导体晶片110、第一凹部120、第一重布局线路层130、第二凹部140、第二重布局线路层150以及封装层160。有关半导体晶片110、第一凹部120、 第一重布局线路层130、第二凹部140、第二重布局线路层150以及封装层160等相关细节与前述实施方式的晶片封装体100相似，在此即不重复赘述。如图2所示，晶片封装体200与图1中晶片封装体100不同之处在于:晶片封装体200进一步包含第二绝缘层210配置于第二凹部140内，第二绝缘层210具有开口 212，第二重布局线路层150通过开口 212与第一重布局线路层130电性连接。开口 212的位置对应于第二凹部140与第一凹部120之间的连通部145。第二绝缘层210所使用的材料可以是氧化硅、氮化硅、氮氧化硅或其它合适的绝缘材料，将上述材料以化学气相沉积法顺应地沿着半导体晶片110的下表面118以及第二凹部140，再以微影蚀刻的方式制作开口 212形成如图2所示的第二绝缘层210。第二绝缘层210可有效降低第二凹部140内表面于蚀刻制程中造成的表面粗糙度，使得后续第二重布局线路层150形成于第二凹部140内时，发生断线的风险进一步降低。另如图2所示，在本发明的一些实施方式中，封装层160填满第二凹部140且覆盖下表面118以及第二重布局线路层150。据此，封装层160所提供的隔绝空气或应力缓冲等功能，不仅保护半导体晶片110内电子元件112、导电垫114以及内连线结构113等元件，尚可保护第二重布局线路层150。在此值得注意的是，本发明的晶片封装体200亦通过自上表面116朝下表面118延伸的第一重布局线路层130以及自下表面118朝上表面116延伸的第二重布局线路层150两者的电性连接，使位于半导体晶片110的上表面116的导电垫114电性连接路径延伸至半导体晶片110的下表面118。因此可在半导体晶片厚度更高的情况下制作，而无须将半导体晶片薄化或是使用承载基板，据此，可进一步降低晶片封装体的生产成本。厚度更高的半导体晶片具有良好的机械强度，可有效提升晶片封装体的制造良率，降低制程难度。
[0057]图3是根据本发明另一实施方式晶片封装体300的局部剖面示意图。请参照图3，晶片封装体300包含半导体晶片110、第一凹部120、第一重布局线路层130、第二凹部140、第二重布局线路层150以及封装层160。有关半导体晶片110、第一凹部120、第一重布局线路层130、第二凹部140、第二重布局线路层150以及封装层160等相关细节与前述实施方式的晶片封装体100相似，在此即不重复赘述。如图3所示，晶片封装体300与图1中晶片封装体100不同之处在于:晶片封装体300中第一绝缘层170具有开口 172，第二重布局线路层150通过开口 172与第一重布局线路层130电性连接。开口 172的位置对应于第二凹部140与第一凹部120之间的连通部145。明确言之，晶片封装体300的第二凹部140、连通部145与开口 172可以一步或多步干蚀刻方式形成。如图3所示，在本发明的一些实施方式中，封装层160填满第二凹部140。图4是根据本发明另一实施方式晶片封装体400的局部剖面示意图。请参照图4，晶片封装体400包含半导体晶片110、第一凹部120、第一重布局线路层130、第二凹部140、第二重布局线路层150以及封装层160。有关半导体晶片110、第一凹部120、第一重布局线路层130、第二凹部140、第二重布局线路层150以及封装层160等相关细节与前述实施方式的晶片封装体300相似，在此即不重复赘述。如图4所示，晶片封装体400与图3中晶片封装体300不同之处在于:晶片封装体400的第二凹部140、连通部145与开口 172可以一步或多步激光钻孔方式形成。如图4所示，在本发明的一些实施方式中，封装层160填满第二凹部140。在此值得注意的是，本发明的晶片封装体300以及晶片封装体400亦通过自上表面116朝下表面118延伸的第一重布局线路层130以及自下表面118朝上表面116延伸的第二重布局线路层150两者的电性连接，使位于半导体晶片110的上表面116的导电垫114电性连接路径延伸至半导体晶片110的下表面118。因此可在半导体晶片厚度更高的情况下制作，而无须将半导体晶片薄化或是使用承载基板，据此，可进一步降低晶片封装体的生产成本。厚度更高的半导体晶片具有良好的机械强度，可有效提升晶片封装体的制造良率，降低制程难度。
[0058]图5到图9是根据本发明一实施方式于制造过程中不同阶段的局部剖面示意图。请先参照图5，提供半导体晶片110，半导体晶片110具有电子元件112以及导电垫114，导电垫114与电子元件112电性连接且配置于半导体晶片110的上表面116。半导体晶片110例如可进一步包含内连线结构113以及层间介电层115，内连线结构113与层间介电层115亦配置于半导体晶片110的上表面116，导电垫114例如可以通过层间介电层115中的内连线结构113电性连接于电子元件112。导电垫114作为晶片封装体100中电子元件112的信号控制的输入/输出端。关于电子元件112、导电垫114、内连线结构113以及层间介电层115的材料以及连接关系已如前述，在此即不重复。接着，形成第一凹部120自上表面116朝半导体晶片110的下表面118延伸。形成第一凹部120的方式例如可以是由半导体晶片110的上表面116，对应半导体晶片110的边界处(即预定切割道SL)，朝半导体晶片110的下表面118以微影蚀刻的方式所形成。
[0059]接着请参照图6，形成第一重布局线路层130自上表面116朝下表面118延伸，其中第一重布局线路层130与导电垫114电性连接且部分第一重布局线路层130配置于第一凹部120内。形成第一重布局线路层130的方式例如可以是以铝、铜或其它合适的导电材料先沉积导电薄膜，再将导电薄膜以微影蚀刻的方式形成具有预定重布局线路图案的第一重布局线路层130。如图6所示，在本发明的一些实施方式中，在形成第一重布局线路层130的步骤之前，进一步包含形成第一绝缘层170配置于第一凹部120内。第一绝缘层170所使用的材料可以是氧化硅、氮化硅、氮氧化硅或其它合适的绝缘材料，将上述材料以化学气相沉积法顺应地沿着半导体晶片110的上表面116以及第一凹部120形成绝缘薄膜，再以微影蚀刻的方式，保留位于第一凹部120内的部分绝缘薄膜，而形成第一绝缘层170。第一绝缘层170可有效降低第一凹部120内表面于蚀刻制程中造成的表面粗糙度，使得后续第一重布局线路层130形成于第一凹部120内时，发生断线的风险进一步降低。
[0060]接着请参照图7，在本发明的一些实施方式中，在形成第二凹部140的步骤之前，进一步包含形成第一钝化层180填满第一凹部120且覆盖上表面116以及第一重布局线路层130。接着，平坦化第一钝化层180，使第一钝化层180的表面182实质上平坦。第一钝化层180的形成方式例如可以是以化学气相沉积法顺应地沿着半导体晶片110的上表面116以及第一凹部120沉积形成绝缘薄膜，再搭配化学机械平坦化将绝缘薄膜平坦化。因此，半导体晶片封装体100的一面可以是平坦平面，如此便更能增加半导体晶片封装体100的应用功能性，或是其与其他晶片封装体的堆叠上的简便性。特别是当电子元件112是感光元件时，平坦平面还可作为一接收光信号的表面。接着请参照图8，形成第二凹部140自下表面118朝上表面116延伸且与第一凹部120连通。如图8所示，在本发明的一些实施方式中，在形成第二凹部140的步骤与后续形成第二重布局线路层的步骤之间，进一步包含形成第二钝化层190配置于第二凹部140内且覆盖下表面118。接着请参照图9，形成第二重布局线路层150自下表面118朝上表面116延伸，部分第二重布局线路层150配置于第二凹部140内且第二重布局线路层150与第一重布局线路层130电性连接。第二重布局线路层150的形成方式例如可以是以铝、铜或其它合适的导电材料沉积导电薄膜，再将导电薄膜以微影蚀刻的方式形成具有预定重布局线路图案的第二重布局线路层150。最后请参照图1，形成封装层160配置于下表面118。封装层160形成的方式例如可以是将绿漆或其它合适的封装材料，以涂布方式顺应地沿着半导体晶片110的下表面118以及第二重布局线路层150形成。此外，在本发明的一些实施方式中，进一步包含形成焊球220于下表面118下，焊球220通过封装层160的开口 162与第二重布局线路层150电性连接。焊球220的材料例如可以是锡或其他适合于焊接的金属或合金，焊球220作为晶片封装体100外接于印刷电路板或其他中介片的连接桥梁，据此由印刷电路板或其他中介片的输入/输出的电流信号即可通过焊球220、第二重布局线路层150、第一重布局线路层130以及与电子元件112电性连接的导电垫114，对晶片封装体100内的电子元件112进行信号输入/输出控制。
[0061]图10到图11是根据本发明另一些实施方式于制造过程中不同阶段的局部剖面示意图。第二绝缘层210具有开口 212，第二重布局线路层150通过开口 212与第一重布局线路层130电性连接。开口 212的位置对应于第二凹部140与第一凹部120之间的连通部145。第二绝缘层210的制作方式例如可以是以化学气相沉积法顺应地沿着 半导体晶片110的下表面118以及第二凹部140，沉积氧化硅、氮化硅、氮氧化硅或其它合适的绝缘材料形成绝缘薄膜，再以微影蚀刻的方式形成开口 212，即形成如图10所示的第二绝缘层210。第二绝缘层210可有效降低第二凹部140内表面于蚀刻制程中造成的表面粗糙度，使得后续第二重布局线路层150形成于第二凹部140内时，发生断线的风险进一步降低。接着请参照图11，形成第二重布局线路层150自下表面118朝上表面116延伸，部分第二重布局线路层150配置于第二凹部140内且第二重布局线路层150与第一重布局线路层130电性连接。最后请参照图2，形成封装层160配置于下表面118。封装层160形成的方式例如可以是将绿漆或其它合适的封装材料，以涂布方式顺应地沿着半导体晶片110的下表面118以及第二重布局线路层150形成。
[0062]图12是根据本发明另一实施方式于制造过程中一阶段的局部剖面示意图。请参照图12，在形成第二凹部140的步骤之前，进一步包含形成第二钝化层190覆盖下表面118。接着，以直通娃晶穿孔(Through-Silicon Via)方式形成第二凹部140。如图12所示，直通硅晶穿孔的蚀刻终点即可设定在蚀刻至第一重布局线路层130暴露出来为止，据此，第二凹部140与第一凹部120之间即形成连通部145。再如图3所示，后续形成的第二重布局线路层150即可通过连通部145与第一重布局线路层130电性连接。而封装层160以及焊球220等制作方式如同前述，在此不重复赘述。
[0063]图13是根据本发明又一实施方式于制造过程中一阶段的局部剖面示意图。请参照图13，在形成第二凹部140的步骤之前，进一步包含形成第二钝化层190覆盖下表面118。接着，以激光钻孔(Laser Drill)方式形成第二凹部140。如图13所示，激光钻孔可能将第一重布局线路层130打穿并暴露出来，据此，第二凹部140与第一凹部120之间亦形成连通部145。再如图4所示，后续形成的第二重布局线路层150即可通过连通部145与第一重布局线路层130电性连接。而封装层160以及焊球220等制作方式如同前述，在此不重复赘述。如图1?4所示，在以上本发明各实施方式的制造方法完成后，可沿切割道SL分割各晶片封装体，其中切割道SL位于各半导体晶片110之间，分割的方式例如可以是以切割刀沿切割道SL划过，以分开相邻两晶片封装体。
[0064]最后要强调的是，本发明所提供的晶片封装体及其制造方法，具有双面的重布局线路层，将半导体晶片上表面的导电垫电性连接至下表面的焊球或焊线。因此，半导体晶片中导电垫的电性连接路径是以上下两面重布局线路层对接完成。据此，可在半导体晶片厚度更高的情况下制作，而无须将半导体晶片薄化或是使用承载基板，具有可显著地降低制作成本的特殊功效。如此一来，由于厚度更高的半导体晶片具有良好的机械强度，半导体晶片的制程边际亦可被提升，进而提高晶片封装体的制造良率。此外半导体晶片的上表面可以是平坦平面，更能增加其在应用的功能多样性或是其与其他晶片封装体的堆叠上的简便性。
[0065]以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
【主权项】
1.一种晶片封装体，其特征在于，包含: 一半导体晶片，具有至少一电子元件以及至少一导电垫，该导电垫与该电子元件电性连接且配置于该半导体晶片的一上表面； 一第一凹部，自该上表面朝半导体晶片的一下表面延伸； 一第一重布局线路层，自该上表面朝该下表面延伸，其中该第一重布局线路层与该导电垫电性连接且部分该第一重布局线路层配置于该第一凹部内； 一第二凹部，自该下表面朝该上表面延伸且与该第一凹部通过一连通部连通； 一第二重布局线路层，自该下表面朝该上表面延伸，部分该第二重布局线路层配置于该第二凹部内且该第二重布局线路层通过该连通部与该第一重布局线路层电性连接；以及 一封装层，配置于该下表面。2.根据权利要求1所述的晶片封装体，其特征在于，进一步包含一第一绝缘层，该第一绝缘层配置于该第一凹部内，部分该第一重布局线路层配置于该第一绝缘层上。3.根据权利要求1所述的晶片封装体，其特征在于，该第一绝缘层具有一开口，该第二重布局线路层通过该开口与该第一重布局线路层电性连接。4.根据权利要求1所述的晶片封装体，其特征在于，进一步包含一第一钝化层，该第一钝化层填满该第一凹部且覆盖该上表面以及该第一重布局线路层。5.根据权利要求4所述的晶片封装体，其特征在于，该第一钝化层的一表面实质上平坦。6.根据权利要求1所述的晶片封装体，其特征在于，进一步包含一第二钝化层，该第二钝化层配置于该第二凹部内且覆盖该下表面，且该第二钝化层夹设于该半导体晶片与该第二重布局线路层之间。7.根据权利要求1所述的晶片封装体，其特征在于，该封装层填满该第二凹部。8.根据权利要求1所述的晶片封装体，其特征在于，进一步包含一第二钝化层，该第二钝化层填满该第二凹部且覆盖该下表面以及该第二重布局线路层。9.根据权利要求8所述的晶片封装体，其特征在于，该封装层配置于该第二钝化层下。10.根据权利要求1所述的晶片封装体，其特征在于，进一步包含一第二绝缘层，该第二绝缘层配置于该第二凹部内，该第二绝缘层具有一开口，该第二重布局线路层通过该开口与该第一重布局线路层电性连接。11.根据权利要求1所述的晶片封装体，其特征在于，进一步包含一焊球，该焊球配置于该封装层下，且通过该封装层的一开口与该第二重布局线路层电性连接。12.根据权利要求1所述的晶片封装体，其特征在于，该上表面至该下表面的距离实质上是300?600 μ m。13.—种晶片封装体的制造方法，其特征在于，包含: 提供一半导体晶片，该半导体晶片具有至少一电子元件以及至少一导电垫，该导电垫与该电子元件电性连接且配置于该半导体晶片的一上表面； 形成一第一凹部，该第一凹部自该上表面朝该半导体晶片的一下表面延伸； 形成一第一重布局线路层，该第一重布局线路层自该上表面朝该下表面延伸，其中该第一重布局线路层与该导电垫电性连接且部分该第一重布局线路层配置于该第一凹部内； 形成一第二凹部，该第二凹部自该下表面朝该上表面延伸且与该第一凹部连通； 形成一第二重布局线路层，该第二重布局线路层自该下表面朝该上表面延伸，部分该第二重布局线路层配置于该第二凹部内且该第二重布局线路层与该第一重布局线路层电性连接；以及 形成一封装层，该封装层配置于该下表面。14.根据权利要求13所述的晶片封装体的制造方法，其特征在于，在形成该第一重布局线路层的步骤之前，进一步包含形成一第一绝缘层，该第一绝缘层配置于该第一凹部内。15.根据权利要求13所述的晶片封装体的制造方法，其特征在于，在形成该第二凹部的步骤之前，进一步包含: 形成一第一钝化层，该第一钝化层填满该第一凹部且覆盖该上表面以及该第一重布局线路层；以及。 平坦化该第一钝化层，使第一钝化层的一表面实质上平坦。16.根据权利要求13所述的晶片封装体的制造方法，其特征在于，在形成该第二凹部的步骤与形成该第二重布局线路层的步骤之间，进一步包含形成一第二钝化层，该第二钝化层配置于该第二凹部内且覆盖该下表面。17.根据权利要求16所述的晶片封装体的制造方法，其特征在于，在形成该第二凹部的步骤与形成该第二钝化层的步骤之间，进一步包含形成一第二绝缘层，该第二绝缘层配置于该第二凹部内。18.根据权利要求13所述的晶片封装体的制造方法，其特征在于，在形成该第二凹部的步骤之前，进一步包含形成覆盖该下表面的一第二钝化层。19.根据权利要求13所述的晶片封装体的制造方法，其特征在于，形成该第二凹部的步骤是直通硅晶穿孔。20.根据权利要求13所述的晶片封装体的制造方法，其特征在于，形成该第二凹部的步骤是激光钻孔。
【专利摘要】一种晶片封装体及其制造方法。该晶片封装体包含半导体晶片、第一凹部、第一重布局线路层、第二凹部、第二重布局线路层以及封装层；半导体晶片具有电子元件以及导电垫，导电垫与电子元件电性连接且配置于半导体晶片的上表面；第一凹部自上表面朝半导体晶片的下表面延伸；第一重布局线路层自上表面朝下表面延伸，第一重布局线路层与导电垫电性连接且部分第一重布局线路层配置于第一凹部内；第二凹部自下表面朝上表面延伸且与第一凹部通过连通部连通；第二重布局线路层自下表面朝上表面延伸，部分第二重布局线路层配置于第二凹部内且第二重布局线路层通过连通部与第一重布局线路层电性连接；封装层配置于下表面。本发明可降低制程难度。
【IPC分类】H01L21/768, H01L23/482, H01L23/485, H01L21/60
【公开号】CN104900616
【申请号】CN201510098930
【发明人】温英男, 刘建宏, 姚皓然
【申请人】精材科技股份有限公司
【公开日】2015年9月9日
【申请日】2015年3月6日
【公告号】US20150255358
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