用于在半导体封装之间建立垂直连接的插入器的制造方法
用于在半导体封装之间建立垂直连接的插入器的制造方法
【技术领域】
[0001]本申请涉及半导体封装，特别地在半导体封装之间建立垂直连接。
【背景技术】
[0002]通常需要多个半导体封装(即被金属、塑料、玻璃、陶瓷等包封以形成单个单元的一个或多个半导体管芯)以形成电路，例如共源共栅放大器、半桥功率级、全桥功率级等。例如，在共源共栅放大器的情况下，能使用JFET (结型场效应晶体管)封装和MOSFET (金属氧化物半导体场效应晶体管)封装，其中JFET封装的栅极被连接到MOSFET封装的源极而JEFT封装的源极被连接到MOSFET封装的漏极。在半桥功率级的情况下，第一(高侧)MOSFET封装的源极被连接到第二(低侧)M0SFET的漏极。在全桥功率级的情况下，两个半桥电路通过电感器连接。半桥电路的每个能形成为分离的封装，以便使用两个封装或能使用四个分离的封装(2个高侧MOSFET和2个低侧M0SFET)。在每种情况下，多个封装被用来形成期望的电路，其也能包括额外的封装，例如控制器封装、无源封装(电容器、电感器等)、驱动器封装等。期望的是以划算的方式将电路的多个封装附连到PCB(印刷电路板)同时消耗尽可能少的面积。用于将电路的多个封装附连到PCB的常规方法采用固定占用空间和拓扑结构。
【发明内容】
[0003]根据用于在半导体封装之间建立垂直连接的插入器的实施例，插入器包括具有第一主侧和相对于第一主侧的第二主侧的电绝缘衬底、在衬底的第一主侧处的多个第一电导体、在衬底的第二主侧处的多个第二电导体、以及在衬底的一个或两个主侧处的可编程连接矩阵。可编程连接矩阵包括配置成在结的编程时打开或闭合在第一电导体中的不同的第一电导体和第二电导体中的不同的第二电导体之间的电连接的可编程结。
[0004]根据半导体封装的混合堆叠布置，混合堆叠布置包括插入器、第一半导体封装和第二半导体封装。插入器包括具有第一主侧和相对于第一主侧的第二主侧的电绝缘衬底、在衬底的第一主侧处的多个第一电导体、在衬底的第二主侧处的多个第二电导体、以及在衬底的一个或两个主侧处的可编程连接矩阵。半导体封装具有附连到在衬底的第一主侧处的第一电导体中的至少一些的端子。第二半导体封装具有附连到在衬底的第二主侧处的第二电导体中的至少一些的端子。可编程连接矩阵包括一个或多个结，该一个或多个结被编程以打开或闭合在第一电导体中的不同的第一电导体和第二电导体中的不同的第二电导体之间的电连接从而电连接第一和第二半导体封装的端子中的一个或多个。
[0005]一种在半导体封装之间建立垂直连接的方法包括提供插入器，该插入器包括具有第一主侧和相对于第一主侧的第二主侧的电绝缘衬底、在衬底的第一主侧处的多个第一电导体、在衬底的第二主侧处的多个第二电导体以及在衬底的一个或两个主侧处的可编程连接矩阵，可编程连接矩阵包括配置成在结的编程时打开或闭合在第一电导体中的不同的第一电导体和第二电导体中的不同的第二电导体之间的电连接的可编程结。该方法进一步包括将第一半导体封装的端子附连到在衬底的第一主侧处的第一电导体中的至少一些并且将第二半导体封装的端子附连到在衬底的第二主侧处的第二电导体中的至少一些。该方法也包括对可编程连接矩阵的结中的一个或多个编程以打开或闭合在第一电导体中的不同的第一电导体和第二电导体中的不同的第二电导体之间的电连接，从而电连接第一和第二半导体封装的端子中的一个或多个。
[0006]本领域技术人员在阅读下面详细的描述时并且在查看附图时将认识到额外的特征和优点。
【附图说明】
[0007]附图的元件相对于彼此不必要按比例。相同的参考标记指代对应相似的部件。各种图解的实施例的特征能结合，除非它们彼此排斥。实施例在附图中描绘并在下面的描述中详述。
[0008]图1图解具有用于在半导体封装之间建立垂直连接的可编程结矩阵的插入器的实施例的分解视图。
[0009]包括图2A-2C的图2图解使用图1的插入器能实现的不同的示例性电路。
[0010]图3和4图解在编程以实现示例性电路配置之前、期间和之后插入器的可编程结矩阵的实施例。
[0011]图5图解在编程以实现示例性电路配置之前和之后插入器的可编程结矩阵的另一个实施例。
[0012]图6图解在编程以实现示例性电路配置之前和之后插入器的可编程结矩阵的又一个实施例。
[0013]图7图解具有用于在半导体封装之间建立垂直连接的可编程结矩阵的插入器的实施例的分解和组装视图。
[0014]包括图8A-8C的图8图解具有用于在半导体封装之间建立垂直连接的可编程结矩阵的插入器的不同配置。
[0015]图9图解具有用于在半导体封装之间建立垂直连接的可编程结矩阵的插入器的实施例的分解和组装视图。
[0016]图10图解具有用于在半导体封装之间建立垂直连接的可编程结矩阵的插入器的另一个实施例的分解和组装视图。
[0017]图11图解具有用于在半导体封装之间建立垂直连接的可编程结矩阵的插入器的又一个实施例的分解和组装视图。
[0018]图12图解具有用于在半导体封装之间建立垂直连接的可编程结矩阵的插入器的又一个实施例的分解和组装视图。
[0019]图13图解用于具有可编程结矩阵的插入器的穿孔封装附连配置的实施例。
[0020]图14图解用于具有可编程结矩阵的插入器的穿孔封装附连配置的另一个实施例。
[0021]包括15A-15C的图15图解用于到具有可编程结矩阵的插入器的附连的表面安装封装的实施例的不同视图。
[0022]包括图16A-16E的图16图解制造图15的表面安装封装的方法的实施例。
【具体实施方式】
[0023]在本文中描述的实施例提供用于将多个半导体封装附连到PCB的柔性占用空间和拓扑结构。为此，提供插入器用于在两个或更多个半导体封装之间建立垂直连接。该插入器包括电绝缘衬底，该电绝缘衬底具有用于在衬底的两侧处连接到半导体封装的在衬底的相对主侧处的电导体。例如，插入器在一些情况下可以是PCB。通常，插入器包括在衬底的一侧或两侧处的可编程连接矩阵。该可编程连接矩阵包括可编程结。结中的一个或多个能被编程以打开或闭合在衬底的两侧处的电导体中的不同的电导体之间的电连接，以便将附连到衬底的两侧的半导体封装的一个或多个端子电连接。这样，在附连到插入器的半导体封装之间的电连接能基于电路的类型通过对可编程连接矩阵的对应的(一个或多个)结编程来定制。取决于使用的可编程结的类型，每个结能在编程时打开或闭合在衬底两侧处的电导体中的不同的电导体之间的电连接。
[0024]图1图解用于在两个或更多个半导体封装之间建立垂直连接的插入器100的实施例的分解视图。插入器100包括具有第一主侧104和相对于第一主侧104的第二主侧106的电绝缘衬底102。在一个实施例中，插入器100是PCB并且电绝缘衬底102是层压制件，诸如像FR4的环氧基的层压制件或树脂基的双马来酰亚胺三嗪(BT)。在另一实施例中，电绝缘衬底102是陶瓷衬底。能使用又其它类型的电绝缘衬底。在每种情况下，多个第一电导体108被设置在衬底102的第一主侧104处并且多个第二电导体(在图1中不可见)被设置在衬底102的第二主侧106处。在基于层压制件的插入器的情况下，例如在PCB的情况下，电导体能由从层压在非导电衬底102的两侧上的铜片刻蚀的导电轨迹、垫和其它特征形成。这样的层压制件衬底能具有带有金属平面或迹线的一个或多个层，该一个或多个层以与传统的PCB差不多相同的方式通过穿孔电镀通孔彼此互连。在基于陶瓷的插入器的情况下，电导体能从键合或钎焊到陶瓷衬底102的两侧的图案化的金属片(诸如直接铜键合(DCB)衬底、直接铝键合(DAB)衬底、活性金属钎焊(AMB)衬底等)形成。在每种情况下，诸如电阻器、电容器、电感器和/或二极管的无源器件能被附连到插入器衬底102的一个或两个主侧面104、106。为了易于图解，在图1中插入器100未被示出具有无源器件。
[0025]插入器100进一步包括在衬底102的一个或两个主侧104、106处的可编程连接矩阵110。图1示出了可编程连接矩阵110的放大视图。可编程连接矩阵110包括配置成在结112的编程时打开或闭合在衬底102的第一主侧104处的电导体108中的不同的电导体和在衬底102的第二主侧106处的电导体中的不同的电导体之间的电连接的可编程结112。每个可编程结112打开还是闭合在衬底102的相对侧104、106处的电导体中的不同的电导体之间的电连接取决于如本文后面更详细描述的所使用的结的类型。对于使用的每个类型的可编程结，在附连到插入器衬底102的两侧104、106的半导体封装之间的电连接能基于电路的类型通过对可编程连接矩阵110的(一个或多个)结112中的对应的结 来编程而被定制。
[0026]图1示出了附连到插入器102的顶侧104的一个半导体封装120和附连到衬底102的底侧106的一个半导体封装122。通常，取决于正形成的电路的类型，一个或多个半导体封装能被附连到插入器衬底的每个主侧104、106。可以使用任何类型的半导体封装，诸如表面安装封装、穿孔封装、eWLB(嵌入式晶圆级球形栅格阵列)封装、芯片载体、芯片规模封装、BGA(球形栅格阵列)、PGA(管脚栅格阵列)等。每个半导体封装具有连接到在半导体封装120、122被附连到的衬底102的侧104、106处的电导体的端子124、126。能应用任何标准封装附连工艺，诸如焊接、先进的扩散焊接、粘合等。
[0027]附连到插入器衬底102的底侧106的每个半导体封装122在图1中也被附连到PCB 128。PCB 128包括从层压在非导电衬底上的铜片刻蚀的导电轨迹、垫和其它特征130。附连到插入器衬底102的底侧106的(一个或多个)半导体封装122的端子132被连接到PCB 128的这些金属结构130以完成期望的电路连接。在附连到插入器100的半导体封装120,122之间的电连接通过可编程连接矩阵110的哪些结112被编程以及哪些结112不被编程来确定。
[0028]图1图解可编程连接矩阵110的一个示例，在其中两个晶体管封装120、122被附连到插入器100，每个晶体管封装122、124具有源极端子(S)、漏极端子(D)和栅极端子(G)。可编程连接矩阵110包括与附连到插入器100的半导体封装120、122的每个端子关联的导电迹线134、136。每个导电迹线134、136被连接到插入器100的电导体108中的一个，其进而被连接到与迹线134、136关联的半导体封装120、122的对应的端子。在图1中，第一组迹线134与附连到插入器衬底100的顶侧104的半导体封装120的端子124关联并且第二组迹线136与附连到插入器衬底100的底侧104的半导体封装122的端子126关联。
[0029]在基于层压制件的插入器的情况下，在迹线134、136和插入器100的对应的电导体108之间的连接能被形成为刻蚀到层压在非导电衬底102上的铜片中的导电轨迹、垫和其它特征的部分。在多层层压制件衬底的情况下，这些连接能跨越多级并通过穿孔电镀通孔来实现。在基于陶瓷的插入器的情况下，在迹线134、136和插入器100的对应的电导体108之间的连接能通过适当地图案化键合或钎焊到陶瓷衬底102的金属片来形成。与不同封装120、122关联的迹线134、136在图1中被示出为栅格，但是能具有任何配置或布置。
[0030]不管插入器的类型和可编程连接矩阵迹线134、136的配置，迹线134、136彼此绝缘。而且，可编程结112被提供在电连接到第一半导体封装120的端子124的每个导电迹线134和电连接到第二半导体封装122的端子126的每个导电迹线136之间。每个可编程结112被配置成在该结112的编程时打开或闭合在插入器衬底102的第一侧104处的第一电导体108中的一个和插入器衬底102的第二侧106处的第二电导体中的一个(图1中不可见)之间对应的电连接。这样，半导体封装120、122的端子124、126能通过对可编程连接矩阵110的对应的(一个或多个)结112编程而以任何期望的配置来电连接。
[0031]包括图2A-2C的图2图解能针对附连到在图1中示出的插入器100的封装120、122来实现的封装连接的不同示例。
[0032]图2示出了级联电路，其中第一半导体封装120包括常开型JFET器件而第二半导体封装122包括常闭型MOSFET器件。具有常开型JFET的封装120被附连到插入器衬底102的第一主侧104并且具有在衬底102的第一侧104处附连到第一电导体108的栅极端子(G)、在衬底102的第一侧104处附连到第二电导体108的漏极端子⑶和在衬底102的第一侧104处附连到第三电导体108的源极端子(S)。具有常闭型MOSFET的封装122被附连到插入器衬底102相对的第二主侧106并且具有在衬底102的第二主侧106处附连到第一电导体(在图1中不可见)的栅极端子(G)、在衬底102的第二侧106处附连到第二电导体(在图1中不可见)的漏极端子(D)和在衬底102的第二侧106处附连到第三电导体(在图1中不可见)的源极端子(S)。可编程连接矩阵110的结112中的第一个被编程以完成在插入器衬底102的第一侧104处的第一电导体和插入器衬底102的第二侧106处的第三电导体之间的电连接，以便电连接常开型JFET的栅极端子到常闭型MOSFET的源极端子，如在图2A中示意性示出的。结112中的第二个被编程以完成在插入器衬底102的第一侧104处的第三电导体和插入器衬底102的第二侧106处的第二电导体之间的电连接，以便电连接常开型JFET的源极端子到常闭型MOSFET的漏极端子，也如在图2A中示意性示出的。
[0033]图2B示出半桥电路，其中第一半导体封装120包括高侧MOSFET而第二半导体封装122包括低侧M0SFET。具有高侧MOSFET的封装120被附连到插入器衬底102的第一主侧104并且具有在插入器衬底102的第一侧104处附连到第一电导体108的栅极端子(G)、在插入器衬底102的第一侧104处附连到第二电导体108的漏极端子(D)和在插入器衬底102的第一侧104处附连到第三电导体108的源极端子(S)。具有低侧MOSFET的封装122被附连到插入器衬底102的相对的第二主侧106并且具有在插入器衬底102的第二主侧106处附连到第一电导体(在图1中不可见)的栅极端子(G)、在插入器衬底102的第二侧106处附连到第二电导体(在图1中不可见)的漏极端子(D)和在插入器衬底102的第二侧106处附连到第三电导体(在图1中不可见)的源极端子(S)。可编程连接矩阵110的编程结112中的一个完成在插入器衬底102的第一侧104处的第三电导体和在插入器衬底102的第二侧106处的第二电导体之间的电连接，以便电连接第一常闭型MOSFET的源极端子到第二常闭型MOSFET的漏极端子，如在图2B中示意性示出的。
[0034]图2C示出了全桥电路，其中第一半导体封装120包括第一半桥并且第二半导体封装122包括第二半桥。半桥输出通过电感器(LI)连接。具有第一半桥的封装120被附连到插入器衬底102的第一主侧104并且具有以半桥配置连接的第一对常闭型M0SFET(Q1，Q2)，其中功率端子(Vcc)在插入器衬底102的第一侧104处被附连到第一电导体108并且接地端子(GND)在插入器102的第一侧104处被附连到第二电导体108。具有第二半桥的封装122被附连到插入器衬底102的相对的第二侧106并且具有以半桥配置连接的第二对常闭型MOSFET (Q3，Q4)，其中功率端子(Vcc)在插入器衬底102的第二侧106处被附连到第一电导体(在图1中不可见)并且接地端子(GND)在插入器衬底104的第二侧106处被附连到第二电导体(在图1中不可见)。可编程连接矩阵110的结112中的第一个能被编程以完成在插入器衬底102的第一侧104处的第一电导体和插入器衬底102的第二侧106处的第一电导体之间的电连接，以便电连接第一和第二半桥的功率端子(Vcc)，如在图2C中示意性示出的。结112中的第二个能被编程以完成在插入器衬底102的第一侧104处的第二电导体和插入器衬底102的第二侧106处的第二电导体之间的电连接，以便电连接第一和第二半桥的接地端子(GND)，也如在图2C中示意性示出的。又其它电路配置能使用具有在本文中描述的可编程连接矩阵110的插入器100来实现。
[0035]图3图解对可编程连接矩阵110的一个或多个结112编程的实施例。出于纯图解的目的，接下来在半桥电路的上下文中描述结编程实施例，在半桥电路中附连到插入器衬底102的一侧104的第一半导体封装120包括高侧MOSFET并且附连到插入器衬底102的相对侧106的第二半导体封装122包括低侧M0SFET。高侧MOSFET的源极电到低侧MOSFET的漏极以形成半桥电路，如在图3中示意性示出的并且连同图2B—起在本文中之前描述的。这个电连接通过编程可编程连接矩阵110的对应的结112来形成，从而在结编程工艺之后仅保持在高侧MOSFET的源极和低侧MOSFET的漏极之间的电连接。根据这个实施例，每个可编程结112是熔断器200，诸如附连到插入器衬底102的表面安装熔断器或集成在可编程连接矩阵110的迹线134、136中的熔断器，例如通过收窄迹线134、136的截面面积以形成低电流密度区域。又其它类型的熔断器能被用作可编程结112。
[0036]在每种情况中，在半导体封装120、122之间的电连接通过编程对应的熔断器200来打开。熔断器编程取决于所使用的熔 断器的类型。例如，熔断器能通过如下方式来编程:将可编程连接矩阵110的两个对应的迹线134、136与探针200、202接触并且引导编程电流经过探针200、202直到熔断器200打开。其它类型的熔断器能通过在熔断器200处引导激光束或其它能量源204以打开熔断器200来编程。能应用再其它类型的熔断器编程技术。在每种情况下，编程的熔断器200打开分别的电连接以断开半导体封装120、122的对应的端子。特别的电连接通过不编程对应的熔断器200而保持完整。图3示出在编程之前、期间和之后可编程连接矩阵110的部分的放大视图。在图3中示出的可编程连接矩阵110的放大区域对应于电连接第一半导体封装120的栅极端子(G)到第二半导体封装122的栅极端子(G)的熔断器200。因为这些端子不应该被连接以形成半桥，如由在图3中示出的电路示意图所指示的，所以这个熔断器200被编程以打开这个电连接。
[0037]图4示出在结编程工艺的完成之后的可编程连接矩阵110。如由在图4中示出的电路示意图所指示的，仅高侧MOSFET封装120的源极端子(S)被电连接到低侧MOSFET封装122的漏极端子(D)以形成半桥电路。通过使用熔断器200作为可编程结112，这意味着所有的熔断器200被打开(200')，除了经过在插入器衬底102的相对侧104、106上的对应的导体电连接高侧MOSFET封装120的源极端子和低侧MOSFET封装122的漏极端子的熔断器200之外。
[0038]图5图解对可编程连接矩阵110的一个或多个结112编程的另一个实施例。再次出于纯图解的目的，接下来在半桥电路的上下文中描述结编程实施例，在半桥电路中附连到插入器衬底102的一侧104的第一半导体封装120包括高侧MOSFET并且附连到插入器衬底102的相对的侧106的第二半导体封装122包括低侧M0SFET。高侧MOSFET的源极
(S)必须被电到低侧MOSFET的漏极(D)以形成半桥电路，如在图5中示意性示出的。这个电连接通过编程可编程连接矩阵110的对应的结112来形成，从而在结编程之后仅保持高侧MOSFET的源极和低侧MOSFET的漏极之间的电连接。根据这个实施例，每个可编程结112包括打开的焊桥220，其能够由焊料闭合(分流)以便闭合在插入器衬底102的相对侧104、106上的对应的电导体之间的电连接。特别的电连接通过闭合在对应的焊桥220中的间隙222来形成。图5示出在编程之前和之后可编程连接矩阵110的部分的放大视图。在图5中示出的可编程连接矩阵110的放大区域对应于焊桥220，焊桥220电连接第一半导体封装120的源极端子到第二半导体封装122的漏极端子。这个焊桥220的间隙222在结编程工艺期间用焊料224填充，并且所有其它焊桥220保持打开(断开)以形成在图5中示出的半桥电路。
[0039]图6图解对可编程连接矩阵110的一个或多个结112编程的又一个实施例。再次出于纯图解的目的，接下来在半桥电路的上下文中描述结编程实施例，在半桥电路中附连到插入器衬底102的一侧104的第一半导体封装120包括高侧MOSFET并且附连到插入器衬底102的相对侧106的第二半导体封装122包括低侧MOSFET。高侧MOSFET的源极(S)必须被电连接到低侧MOSFET的漏极(D)以形成半桥电路，如在图6中示意性示出的。这个电连接通过对可编程连接矩阵110的对应的结112编程来形成从而在结编程之后仅在高侧MOSFET的源极和低侧MOSFET的漏极之间的电连接保持完整。根据这个实施例，每个可编程结112包括一对跳线端子230、232，其能通过跳线分流器被连接以闭合在插入器衬底102的相对侧104、106上的对应电导体之间的电连接。图6示出在编程之前和之后可编程连接矩阵110的部分的放大视图。在图6中示出的可编程连接矩阵110的该放大区域对应于电连接第一半导体封装120的源极端子到第二半导体封装122的漏极端子的该对跳线端子230、232。该对跳线端子230、232在结编程工艺期间被跳线234分流，并且所有其它对跳线端子230、232保持打开(断开)以形成在图6中的半桥电路。
[0040]图7图解插入器100的另一个实施例的分解和组装视图，其中所述插入器100具有:第一半导体封装120，具有附连到在插入器衬底102的第一主侧104处的电导体108中的至少一些的端子124 ;和第二半导体封装122，具有附连到在插入器衬底102的第二主侦U106处的电导体(在图7中不可见)中的至少一些的端子126。可编程连接矩阵110包括一个或多个结112，该一个或多个结112被编程以打开或闭合在插入器衬底102的相对侧104、106处的电导体中的不同的电导体之间的电连接，以便电连接第一和第二封装120、122的端子124、126中的一个或多个，如在本文中之前描述的。也提供PCB 128，第二半导体封装122在第二半导体封装122背离插入器100的一侧处被附连到PCB 128。PCB 128具有连接到在附连到PCB 128的第二半导体封装122的侧处的端子132的图案化的金属化130。图案化的金属化130能包括从层压在非导电衬底的一侧或两侧上的铜片刻蚀的导电轨迹、垫和其它特征。
[0041]进一步根据这个实施例，在插入器衬底102的第一侧104处的电导体10屮中的一些从衬底102的第一侧104延伸到在第一和第二侧104、106之间的衬底102的边缘105并且到插入器衬底102的第二侧106上。这些电导体108'针对在插入器衬底102的第二侧106处的第一半导体封装120提供额外的电连接的点。这样，一个或多个电连接能从第一半导体封装120经过可编程连接矩阵110到第二半导体封装122而制成。通过从插入器衬底102的第一侧104延伸到衬底102的边缘105并且到衬底102的第二侧106上的电导体108'能制成到第一半导体封装120的额外的连接。诸如仓(bin)、杆、柱、焊料球等的额外的电导体240能被提供，该额外的电导体240从插入器衬底102的第二主侧106向外延伸，其中这些额外的电导体240的第一末端242在衬底102的第二主侧106处被附连并且被连接到从插入器衬底102的第一主侧104延伸到衬底102的第二主侧106上的电导体10屮。额外的电导体1V的相对的第二末端244能被连接到PCB128的图案化的金属化130，以促进附连到背离PCB 128的插入器衬底102的侧104的半导体封装120的额外的电连接。
[0042]包括图8A-8C的图8图解插入器100的额外的实施例，该插入器100具有:第一半导体封装120，具有在插入器衬底102的第一主侧104处附连到电导体(在图8中不可见)中的至少一些的端子124 ;和第二半导体封装122，具有在插入器衬底102的第二主侧106处附连到电导体(在图8中不可见)中的至少一些的端子126。
[0043]在图8A的实施例中，用于第一半导体封装120的所有电连接被制成穿过插入器100到附连到PCB 128的第二封装122。
[0044]在图8B的实施例中，用于第一半导体封装120的一个或多个电连接被制成穿过插入器100到附连到PCB 128的第二半导体封装122。诸如箱、杆、柱、焊料球等的额外的电导体240从插入器衬底102的第二主侧106向外延伸，其中这些额外的电导体240的第一末端242被附连到衬底102的第二主侧106并且被连接到从插入器衬底102的第一主侧104延伸到衬底102的第二主侧106上的电导体10屮。额外的电导体240的相对的第二末端244被连接到PCB 128的图案化的金属层(在图8中不可见)，以促进到附连到背离PCB 128的插入器衬底102的侧104的半导体封装120的额外的电连接，例如如之前在本文中连同图7—起描述的。
[0045]在图8C的实施例中，插入器100的电绝缘衬底102是半导体封装120、122被附连到此的最终的PCB。根据这个实施例，在附连到PCB 102的相对主侧104、106的半导体封装120,122之间的所有电连接穿过PCB102和可编程连接矩阵110来实现，所述可编程连接矩阵110被提供在PCB 102的侧104、106的任一或两者处。
[0046]图9图解使用插入器100的半导体封装的混合堆叠布置300的实施例的分解和组装视图。根据这个实施例，附连到插入器衬底102的底侧106的第一半导体封装302是表面安装封装，其包括包封在模制化合物304中的一个或多个半导体管芯(在图9中不可见)和嵌入在模制化合物304中且电连接到一个或多个半导体管芯的暴露的引线306。表面安装封装典型地具有鸥翼(gullwing)或其它类型的引线或其它垫形式和散热基座(未示出)或暴露的管芯垫，其能被安装在插入器衬底102的一侧上并且与PCB 128相对。暴露的引线306中的至少一些形成表面安装封装302 的端子。
[0047]附连到插入器衬底102的顶侧104的第二半导体封装308是穿孔封装，其包括包封在模制化合物310中的一个或多个半导体管芯(在图9中不可见)和延伸出模制化合物310并且被电连接到一个或多个半导体管芯的管脚312。管脚312形成穿孔半导体封装308的端子。穿孔封装典型地具有在末端是直的且比表面安装封装的引线长的管脚(引线)，从而管脚能被插在PCB的孔中并且通过例如波焊来附连。额外散热器313能被安装在散热基座或暴露的管芯垫上，或PCB垫能被用于消散出现的热量。在图9的实施例中，穿孔封装308的管脚312能弯曲成与插入器衬底102共面并且在插入器衬底102的顶侧104处被焊接到电导体108中的分别的电导体。
[0048]插入器衬底102的顶侧和底侧104、106和在衬底102的顶侧和底侧140、106处的分别的电导体108、109在图9中示出以图解插入器衬底102的相对主侧104、106的导体占用空间能取决于附连到衬底102的封装302、304的端子占用空间。可编程连接矩阵110能被提供在插入器衬底102的侧104、106的一个或两个处。
[0049]表面安装封装302在一侧被附连到插入器衬底102而在相对侧被附连到PCB 128。可编程连接矩阵I1在附连到插入器衬底102的底侧106的表面安装封装302和附连到插入器衬底102的顶侧104的穿孔封装308之间提供一个或多个电连接。进一步根据图9的实施例，两个不同封装302、308的栅极端子、漏极端子和源极端子被分别电连接，如在图9的电路示意图中示出的。可编程连接矩阵110通过对可编程连接矩阵110的对应的结112编程能够实现这些端子连接，如本文之前描述的。因为穿孔封装308的每个端子被电连接到表面安装封装302的对应的端子，穿孔封装302的每个管脚312在插入器衬底102的顶侧104处被连接到电导体108中的一个。
[0050]图10图解使用插入器100的半导体封装的混合堆叠布置400的另一个实施例的分解和组装视图。在图10中示出的实施例类似于在图9中示出的实施例，然而仅穿孔封装308的源极端子被电连接到表面安装封装302的漏极端子，如在图10的电路示意图中示出的。因此，形成穿孔封装308的栅极端子的管脚312和形成穿孔封装308的漏极端子的管脚312保持不与在插入器衬底102的顶侧104处的任何电导体108连接。替代地，这些管脚312被直接连接到PCB 128。例如，穿孔封装308的栅极和漏极管脚312能在平行于插入器衬底102的平面中弯曲超过衬底102的边缘105并且然后向下弯曲朝向PCB 128。为了容易图解，穿孔封装308的栅极和漏极管脚312的这种配置在图10中未被示出。又其它管脚配置能被实施。
[0051]图11图解使用插入器的半导体封装的混合堆叠布置500的又一个实施例的分解和组装视图。在图11中示出的实施例类似于在图9中示出的实施例，然而穿孔封装308具有额外的管脚312'，诸如源极感测管脚。穿孔封装308的这个额外的管脚312'保持不与在插入器衬底102的顶侧104处的任何电导体108连接。替代地，额外的管脚312'被直接连接到PCB 128。例如，穿孔封装308的第四管脚312'能在平行于插入器衬底102的平面中弯曲超过衬底102的边缘105并且然后向下弯曲朝向PCB 102。为了容易图解，穿孔封装308的额外的管脚312'的这个配置在图10中未被示出。又其它管脚配置能被实施。
[0052]图12图解使用插入器的半导体封装的混合堆叠布置600的又另一个实施例的分解和组装视图。在图11中示出的实施例类似于在图9中示出的实施例，然而穿孔封装308具有五个插脚312。穿孔封装308的所有五个管脚312能被连接到在插入器衬底102的顶侧104处的电导体108中的分别的电导体，如在图11中示出的。替选地，管脚312中的一个或多个能被直接连接到PCB 128，如本文之前描述的。
[0053]图13图解使用插入器的半导体封装的混合堆叠布置700的实施例的侧视图。根据该实施例，穿孔封装308的模制化合物310沿着模制化合物310的长度(L)远离插入器衬底102的顶侧104垂直延伸。
[0054]图14图解了使用插入器的半导体封装的混合堆叠布置800的另一个实施例的侧视图。根据该实施例，穿孔封装308的模制化合物310沿着模制化合物310的长度(L)接触插入器衬底102的顶侧104。由于不同穿孔封装安装配置，对于相同尺寸的穿孔封装308，在这个实施例中的插入器衬底102的占用空间相比于图13的实施例更大。
[0055]包括图15A-15C的图15图解了用于附连到本文描述的插入器100的表面安装封装900的实施例。图15A示出了表面安装封装900的底部平面图，即表面安装封装900背对插入器衬底102的侧。图15B示出了表面安装封装900的顶部平面图，即附连到插入器衬底102的表面安装封装的侧。图15C示出了表面安装封装900的侧视图，即表面安装封装900的边缘。表面安装封装900包括设置在表面安装封装900的两个主侧(即在封装900的要附连到插入器衬底102的侧和在相反的侧)的暴露的引线902、904。在表面安装封装900的顶侧的暴露的引线902具有与在表面安装封装900的底侧的暴露的引线904相同的占用空间。模制化合物906包封每一个半导体管芯和封装900的内部连接。
[0056]包括图16A-16E的图16图解了制造图15的表面安装封装900的方法的实施例。图16A示出了具有不同引线912和管芯垫914的下引线框架910。引线912和管芯垫914在表面安装封装900的底侧形成暴露的引线904。图16B示出例如通过焊接、先进的扩散焊接、粘合等而被附连到下引线框架910的管芯垫914的半导体管芯916。在管芯916的顶侧的垫918例如通过电导体920诸如金属夹、丝焊、带等而被电连接到下引线框架910的引线912。图16C示出了焊膏922，该焊膏922被提供在下引线框架910的引线912和管芯垫914的部分上，用于随后将下引线框架9120连接到上引线框架924。图16D示出通过由焊膏922形成的焊接连接而连接到下引线框架910的上引线框架924。上引线框架924和下引线框架910具有对准的焊接区域，在该对准的焊接区域之间插入焊膏或其它连接材料922。上引线框架924具有与下引线框架910的引线912和管芯垫914相同或近似相同形状的引线926。上引线框架924的引线926在表面安装封装900的底侧形成暴露的引线902。图16E示出了包封半导体管芯916和连接到管芯916的垫918的内部电导体920的模制化合物928。如图15中示出的，上引线框架910和下引线框架924的外表面的至少部分保持未被模制化合物928覆盖，以形成表面安装封装900的暴露的引线902、904。根据这个实施例，上引线框架910和下引线框架924具有相同或相似的占用空间，使得在表面安装封装900的顶侧处暴露的引线902具有与在表面安装封装900的底侧处暴露的引线904相同的占用空间。能使用其它引线配置。
[0057]为了便于描述，空间相对的术语诸如“下面”、“在...下面”、“下”、“在...之上”、
“上”等等被用来解释一个元件相对于第二元件的定位。这些术语意图涵盖封装的不同定向，除了与图中描述的那些不同的定向之外。进一步，术语诸如“第一”、“第二”等等也被用来描述各种元件、区域、部分等，并且也不意图限制。贯穿描述，相同的术语指的是相同的元件。
[0058]如在本文中使用的，术语“具有”、“含有”、“包含”、“包括”等是开放性的术语，其指示描述的元件或特征的出现，但并不排除其它额外的元件或特征。冠词“一(a)”、“一个(an)”和“该(the)”意图包含复数以及单数，除非上下文另外明确指示。
[0059]考虑到上面变化和应用的范围，应该理解的是本发明并不被前面的描述所限制也不被附图所限制。替代地，本发明仅仅被随后的权利要求和它们的法律等价物所限制。
【主权项】
1.一种插入器，包括: 具有第一主侧和相对于第一主侧的第二主侧的电绝缘衬底； 在衬底的第一主侧处的多个第一电导体； 在衬底的第二主侧处的多个第二电导体；和 在衬底的一个或两个主侧处的可编程连接矩阵，所述可编程连接矩阵包括可编程结，所述可编程结配置成在结的编程时打开或闭合在第一电导体中的不同的第一电导体和第二电导体中的不同的第二电导体之间的电连接。2.权利要求1的插入器，其中第一电导体中的一些从衬底的第一主侧延伸到在第一主侧和第二主侧之间的衬底的边缘并且到第二主侧上。3.权利要求1的插入器，其中可编程结包括打开的焊桥，所述焊桥中的每个单独地配置成由焊料闭合以便闭合在第一电导体中的一个和第二电导体中的一个之间的电连接。4.权利要求 1的插入器，其中可编程结包括熔断器，所述熔断器中的每个单独地配置成通过熔断器打开过程来打开，以便打开在第一电导体中的一个和第二电导体中的一个之间的电连接。5.权利要求1的插入器，其中可编程结包括跳线端子对，所述跳线端子对中的每对被配置成通过跳线分流器连接，以便闭合在第一电导体中的一个和第二电导体中的一个之间的电连接。6.权利要求1的插入器，其中所述插入器是印刷电路板以及该电绝缘衬底是层压制件。7.一种半导体封装的混合堆叠布置，包括: 插入器，包括: 具有第一主侧和相对于第一主侧的第二主侧的电绝缘衬底； 在衬底的第一主侧处的多个第一电导体； 在衬底的第二主侧处的多个第二电导体；和 在衬底的一个或两个主侧处的可编程连接矩阵； 第一半导体封装，具有附连到在衬底的第一主侧处的第一电导体中的至少一些的端子;和 第二半导体封装，具有附连到在衬底的第二主侧处的第二电导体中的至少一些的端子， 其中可编程连接矩阵包括一个或多个结，所述一个或多个结被编程以打开或闭合在第一电导体中的不同的第一电导体和第二电导体中的不同的第二电导体之间的电连接，以便电连接第一和第二半导体封装的端子中的一个或多个。8.权利要求7的半导体封装的混合堆叠布置，其中第一电导体中的一些从衬底的第一主侧延伸到在第一和第二主侧之间的衬底的边缘并且到第二主侧上。9.权利要求8的半导体封装的混合堆叠布置，进一步包括从衬底的第二主侧向外延伸的多个第三电导体，其中第三电导体的第一末端在衬底的第二主侧处被连接到延伸到第二主侧上的第一电导体。10.权利要求9的半导体封装的混合堆叠布置，进一步包括印刷电路板，第二半导体封装在背离插入器的第二半导体封装的侧处被附连到所述印刷电路板，所述印刷电路板具有连接到在附连到印刷电路板的第二半导体封装的侧处的端子的图案化的金属化，其中相对于第一末端的第三电导体的第二末端被连接到印刷电路板的图案化的金属化。11.权利要求7的半导体封装的混合堆叠布置，其中一个或多个编程结中的每个包括打开的焊桥，所述打开的焊桥由焊料闭合以便闭合在第一电导体中的一个和第二电导体中的一个之间的电连接并且由此将第一半导体封装的端子中的一个电连接到第二半导体封装的端子中的一个。12.权利要求7的半导体封装的混合堆叠布置，其中一个或多个编程结中的每个包括打开的熔断器以便打开在第一电导体中的一个和第二电导体中的一个之间的电连接并且由此将第一半导体封装的端子中的一个从第二半导体封装的端子中的一个电断开。13.权利要求7的半导体封装的混合堆叠布置，其中一个或多个编程结中的每个包括跳线端子对，所述跳线端子对通过跳线分流器来连接以便闭合在第一电导体中的一个和第二电导体中的一个之间的电连接并且由此将第一半导体封装的端子中的一个电连接到第二半导体封装的端子中的一个。14.权利要求7的半导体封装的混合堆叠布置，其中: 第一半导体封装包括常开型JFET，所述常开型JFET具有附连到在衬底的第一主侧处的第一电导体中的第一个的栅极端子、附连到在衬底的第一主侧处的第一电导体中的第二个的漏极端子和附连到在衬底的第一主侧处的第一电导体中的第三个的源极端子； 第二半导体封装包括常闭型MOSFET，所述常闭型MOSFET具有附连到在衬底的第二主侧处的第二电导体中的第一个的栅极端子、附连到在衬底的第二主侧处的第二电导体中的第二个的漏极端子和附连到在衬底的第二主侧处的第二电导体中的第三个的源极端子； 结中的第一个结完成在第一电导体中的第一个和第二电导体中的第三个之间的电连接，以便电连接常开型JFET的栅极端子到常闭型MOSFET的源极端子；并且 结中的第二个结完成第一电导体中的第三个和第二电导体中的第二个之间的电连接，以便电连接常开型JFET的源极端子到常闭型MOSFET的漏极端子。15.权利要求7的半导体封装的混合堆叠布置，其中: 第一半导体封装包括第一常闭型M0SFET，所述第一常闭型MOSFET具有附连到在衬底的第一主侧处的第一电导体中的第一个的栅极端子、附连到在衬底的第一主侧处的第一电导体中的第二个的漏极端子和附连到在衬底的第一主侧处的第一电导体中的第三个的源极端子； 第二半导体封装包括第二常闭型M0SFET，具有附连到在衬底的第二主侧处的第二电导体中的第一个的栅极端子、附连到在衬底的第二主侧处的第二电导体中的第二个的漏极端子和附连到在衬底的第二主侧处的第二电导体中的第三个的源极端子；并且 结中的第一个结完成在第一电导体中的第三个和第二电导体中的第二个之间的电连接，以便电连接第一常闭型MOSFET的源极端子到第二常闭型MOSFET的漏极端子。16.权利要求7的半导体封装的混合堆叠布置，其中: 第一半导体封装包括第一对常闭型M0SFET，所述第一对常闭型MOSFET以半桥配置连接并且具有附连到在衬底的第一主侧处的第一电导体中的第一个的功率端子和附连到在衬底的第一主侧处的第一电导体中的第二个的接地端子； 第二半导体封装包括第二对常闭型M0SFET，所述第二对常闭型MOSFET以半桥配置连接并且具有附连到在衬底的第二主侧处的第二电导体中的第一个的功率端子和附连到在衬底的第二主侧处的第二电导体中的第二个的接地端子； 结中的第一个结完成在第一电导体中的第一个和第二电导体中的第一个之间的电连接，以便电连接第一和第二半导体封装的功率端子；并且 结中的第二个结完成在第一电导体中的第二个和第二电导体中的第二个之间的电连接，以便电连接第一和第二半导体封装的接地端子。17.权利要求7的半导体封装的混合堆叠布置，其中第一半导体封装是表面安装封装，所述表面安装封装包括包封在模制化合物中的一个或多个导体管芯和嵌入在模制化合物中并且电连接到一个或多个半导体管芯的暴露的引线，所述暴露的引线形成第一半导体封装的端子，并且其中第二半导体封装是穿孔封装，所述穿孔封装包括包封在模制化合物中的一个或多个半导体管芯和从模制化合物中延伸出来并且电连接到一个或多个半导体管芯的管脚，所述管脚形成第二半导体封装的端子。18.权利要求17的半导体封装的混合堆叠布置，其中表面安装封装的暴露的引线被设置在面对插入器的表面安装封装的第一主侧处，其中所述表面安装封装进一步包括在相对于第一主侧的表面安装封装的第二主侧处的暴露的引线，并且其中在表面安装封装的第一主侧处的暴露的引线具有与在表面安装封装的第二主侧处的暴露的引线相同的占用空间。19.权利要求17的半导体封装的混合堆叠布置，其中穿孔封装的管脚中的一个或多个保持与在衬底的第二主侧处的第二电导体中的任何一个断开。20.权利要求7的半导体封装的混合堆叠布置，进一步包括印刷电路板，第二半导体封装在背离插入器的第二半导体封装的侧处被附连到所述印刷电路板，所述印刷电路板具有与在附连到印刷电路板的第二半导体封装的侧处的端子连接的图案化的金属化。21.权利要求7的半导体封装的混合堆叠布置，其中所述插入器是印刷电路板并且所述电绝缘衬底是层压制件。22.—种在半导体封装之间建立垂直连接的方法，所述方法包括: 提供插入器，所述插入器包括:具有第一主侧和相对于第一主侧的第二主侧的电绝缘衬底；在衬底的第一主侧处的多个第一电导体；在衬底的第二主侧处的多个第二电导体；和在衬底的一个或两个主侧处的可编程连接矩阵，所述可编程连接矩阵包括可编程结，所述可编程结配置成在结的编程时打开或闭合在第一电导体中的不同的第一电导体和第二电导体中的不同的第二电导体之间的电连接； 附连第一半导体封装的端子到在衬底的第一主侧处的第一电导体中的至少一些； 附连第二半导体封装的端子到在衬底的第二主侧处的第二电导体中的至少一些；并且 对可编程连接矩阵的结中的一个或多个编程，以打开或闭合在第一电导体中的不同的第一电导体和第二电导体中的不同的第二电导体之间的电连接，以便电连接第一和第二半导体封装的端子中的一个或多个。23.根据权利要求22的方法，进一步包括: 附连印刷电路板到背离插入器的第二半导体封装的侧，从而印刷电路板的图案化的金属化被连接到在附连到印刷电路板的第二半导体封装的侧处的端子。
【专利摘要】一种用于在半导体封装之间建立垂直连接的插入器包括：具有第一主侧和相对于第一主侧的第二主侧的电绝缘衬底；在衬底的第一主侧处的多个第一电导体；在衬底的第二主侧处的多个第二电导体；以及在衬底的一个或两个主侧处的可编程连接矩阵。所述可编程连接矩阵包括可编程结，所述可编程结配置成在结的编程时打开或闭合在第一电导体中的不同的第一电导体和第二电导体中的不同的第二电导体之间的电连接。
【IPC分类】H01L23/485
【公开号】CN104900618
【申请号】CN201510248952
【发明人】K·S·庄, 龙登超, W·Y·吴, 陈天山
【申请人】英飞凌科技股份有限公司
【公开日】2015年9月9日
【申请日】2015年3月3日
【公告号】DE102015103064A1, US20150249047
【技术领域】
[0001]本申请涉及半导体封装，特别地在半导体封装之间建立垂直连接。
【背景技术】
[0002]通常需要多个半导体封装(即被金属、塑料、玻璃、陶瓷等包封以形成单个单元的一个或多个半导体管芯)以形成电路，例如共源共栅放大器、半桥功率级、全桥功率级等。例如，在共源共栅放大器的情况下，能使用JFET (结型场效应晶体管)封装和MOSFET (金属氧化物半导体场效应晶体管)封装，其中JFET封装的栅极被连接到MOSFET封装的源极而JEFT封装的源极被连接到MOSFET封装的漏极。在半桥功率级的情况下，第一(高侧)MOSFET封装的源极被连接到第二(低侧)M0SFET的漏极。在全桥功率级的情况下，两个半桥电路通过电感器连接。半桥电路的每个能形成为分离的封装，以便使用两个封装或能使用四个分离的封装(2个高侧MOSFET和2个低侧M0SFET)。在每种情况下，多个封装被用来形成期望的电路，其也能包括额外的封装，例如控制器封装、无源封装(电容器、电感器等)、驱动器封装等。期望的是以划算的方式将电路的多个封装附连到PCB(印刷电路板)同时消耗尽可能少的面积。用于将电路的多个封装附连到PCB的常规方法采用固定占用空间和拓扑结构。
【发明内容】
[0003]根据用于在半导体封装之间建立垂直连接的插入器的实施例，插入器包括具有第一主侧和相对于第一主侧的第二主侧的电绝缘衬底、在衬底的第一主侧处的多个第一电导体、在衬底的第二主侧处的多个第二电导体、以及在衬底的一个或两个主侧处的可编程连接矩阵。可编程连接矩阵包括配置成在结的编程时打开或闭合在第一电导体中的不同的第一电导体和第二电导体中的不同的第二电导体之间的电连接的可编程结。
[0004]根据半导体封装的混合堆叠布置，混合堆叠布置包括插入器、第一半导体封装和第二半导体封装。插入器包括具有第一主侧和相对于第一主侧的第二主侧的电绝缘衬底、在衬底的第一主侧处的多个第一电导体、在衬底的第二主侧处的多个第二电导体、以及在衬底的一个或两个主侧处的可编程连接矩阵。半导体封装具有附连到在衬底的第一主侧处的第一电导体中的至少一些的端子。第二半导体封装具有附连到在衬底的第二主侧处的第二电导体中的至少一些的端子。可编程连接矩阵包括一个或多个结，该一个或多个结被编程以打开或闭合在第一电导体中的不同的第一电导体和第二电导体中的不同的第二电导体之间的电连接从而电连接第一和第二半导体封装的端子中的一个或多个。
[0005]一种在半导体封装之间建立垂直连接的方法包括提供插入器，该插入器包括具有第一主侧和相对于第一主侧的第二主侧的电绝缘衬底、在衬底的第一主侧处的多个第一电导体、在衬底的第二主侧处的多个第二电导体以及在衬底的一个或两个主侧处的可编程连接矩阵，可编程连接矩阵包括配置成在结的编程时打开或闭合在第一电导体中的不同的第一电导体和第二电导体中的不同的第二电导体之间的电连接的可编程结。该方法进一步包括将第一半导体封装的端子附连到在衬底的第一主侧处的第一电导体中的至少一些并且将第二半导体封装的端子附连到在衬底的第二主侧处的第二电导体中的至少一些。该方法也包括对可编程连接矩阵的结中的一个或多个编程以打开或闭合在第一电导体中的不同的第一电导体和第二电导体中的不同的第二电导体之间的电连接，从而电连接第一和第二半导体封装的端子中的一个或多个。
[0006]本领域技术人员在阅读下面详细的描述时并且在查看附图时将认识到额外的特征和优点。
【附图说明】
[0007]附图的元件相对于彼此不必要按比例。相同的参考标记指代对应相似的部件。各种图解的实施例的特征能结合，除非它们彼此排斥。实施例在附图中描绘并在下面的描述中详述。
[0008]图1图解具有用于在半导体封装之间建立垂直连接的可编程结矩阵的插入器的实施例的分解视图。
[0009]包括图2A-2C的图2图解使用图1的插入器能实现的不同的示例性电路。
[0010]图3和4图解在编程以实现示例性电路配置之前、期间和之后插入器的可编程结矩阵的实施例。
[0011]图5图解在编程以实现示例性电路配置之前和之后插入器的可编程结矩阵的另一个实施例。
[0012]图6图解在编程以实现示例性电路配置之前和之后插入器的可编程结矩阵的又一个实施例。
[0013]图7图解具有用于在半导体封装之间建立垂直连接的可编程结矩阵的插入器的实施例的分解和组装视图。
[0014]包括图8A-8C的图8图解具有用于在半导体封装之间建立垂直连接的可编程结矩阵的插入器的不同配置。
[0015]图9图解具有用于在半导体封装之间建立垂直连接的可编程结矩阵的插入器的实施例的分解和组装视图。
[0016]图10图解具有用于在半导体封装之间建立垂直连接的可编程结矩阵的插入器的另一个实施例的分解和组装视图。
[0017]图11图解具有用于在半导体封装之间建立垂直连接的可编程结矩阵的插入器的又一个实施例的分解和组装视图。
[0018]图12图解具有用于在半导体封装之间建立垂直连接的可编程结矩阵的插入器的又一个实施例的分解和组装视图。
[0019]图13图解用于具有可编程结矩阵的插入器的穿孔封装附连配置的实施例。
[0020]图14图解用于具有可编程结矩阵的插入器的穿孔封装附连配置的另一个实施例。
[0021]包括15A-15C的图15图解用于到具有可编程结矩阵的插入器的附连的表面安装封装的实施例的不同视图。
[0022]包括图16A-16E的图16图解制造图15的表面安装封装的方法的实施例。
【具体实施方式】
[0023]在本文中描述的实施例提供用于将多个半导体封装附连到PCB的柔性占用空间和拓扑结构。为此，提供插入器用于在两个或更多个半导体封装之间建立垂直连接。该插入器包括电绝缘衬底，该电绝缘衬底具有用于在衬底的两侧处连接到半导体封装的在衬底的相对主侧处的电导体。例如，插入器在一些情况下可以是PCB。通常，插入器包括在衬底的一侧或两侧处的可编程连接矩阵。该可编程连接矩阵包括可编程结。结中的一个或多个能被编程以打开或闭合在衬底的两侧处的电导体中的不同的电导体之间的电连接，以便将附连到衬底的两侧的半导体封装的一个或多个端子电连接。这样，在附连到插入器的半导体封装之间的电连接能基于电路的类型通过对可编程连接矩阵的对应的(一个或多个)结编程来定制。取决于使用的可编程结的类型，每个结能在编程时打开或闭合在衬底两侧处的电导体中的不同的电导体之间的电连接。
[0024]图1图解用于在两个或更多个半导体封装之间建立垂直连接的插入器100的实施例的分解视图。插入器100包括具有第一主侧104和相对于第一主侧104的第二主侧106的电绝缘衬底102。在一个实施例中，插入器100是PCB并且电绝缘衬底102是层压制件，诸如像FR4的环氧基的层压制件或树脂基的双马来酰亚胺三嗪(BT)。在另一实施例中，电绝缘衬底102是陶瓷衬底。能使用又其它类型的电绝缘衬底。在每种情况下，多个第一电导体108被设置在衬底102的第一主侧104处并且多个第二电导体(在图1中不可见)被设置在衬底102的第二主侧106处。在基于层压制件的插入器的情况下，例如在PCB的情况下，电导体能由从层压在非导电衬底102的两侧上的铜片刻蚀的导电轨迹、垫和其它特征形成。这样的层压制件衬底能具有带有金属平面或迹线的一个或多个层，该一个或多个层以与传统的PCB差不多相同的方式通过穿孔电镀通孔彼此互连。在基于陶瓷的插入器的情况下，电导体能从键合或钎焊到陶瓷衬底102的两侧的图案化的金属片(诸如直接铜键合(DCB)衬底、直接铝键合(DAB)衬底、活性金属钎焊(AMB)衬底等)形成。在每种情况下，诸如电阻器、电容器、电感器和/或二极管的无源器件能被附连到插入器衬底102的一个或两个主侧面104、106。为了易于图解，在图1中插入器100未被示出具有无源器件。
[0025]插入器100进一步包括在衬底102的一个或两个主侧104、106处的可编程连接矩阵110。图1示出了可编程连接矩阵110的放大视图。可编程连接矩阵110包括配置成在结112的编程时打开或闭合在衬底102的第一主侧104处的电导体108中的不同的电导体和在衬底102的第二主侧106处的电导体中的不同的电导体之间的电连接的可编程结112。每个可编程结112打开还是闭合在衬底102的相对侧104、106处的电导体中的不同的电导体之间的电连接取决于如本文后面更详细描述的所使用的结的类型。对于使用的每个类型的可编程结，在附连到插入器衬底102的两侧104、106的半导体封装之间的电连接能基于电路的类型通过对可编程连接矩阵110的(一个或多个)结112中的对应的结 来编程而被定制。
[0026]图1示出了附连到插入器102的顶侧104的一个半导体封装120和附连到衬底102的底侧106的一个半导体封装122。通常，取决于正形成的电路的类型，一个或多个半导体封装能被附连到插入器衬底的每个主侧104、106。可以使用任何类型的半导体封装，诸如表面安装封装、穿孔封装、eWLB(嵌入式晶圆级球形栅格阵列)封装、芯片载体、芯片规模封装、BGA(球形栅格阵列)、PGA(管脚栅格阵列)等。每个半导体封装具有连接到在半导体封装120、122被附连到的衬底102的侧104、106处的电导体的端子124、126。能应用任何标准封装附连工艺，诸如焊接、先进的扩散焊接、粘合等。
[0027]附连到插入器衬底102的底侧106的每个半导体封装122在图1中也被附连到PCB 128。PCB 128包括从层压在非导电衬底上的铜片刻蚀的导电轨迹、垫和其它特征130。附连到插入器衬底102的底侧106的(一个或多个)半导体封装122的端子132被连接到PCB 128的这些金属结构130以完成期望的电路连接。在附连到插入器100的半导体封装120,122之间的电连接通过可编程连接矩阵110的哪些结112被编程以及哪些结112不被编程来确定。
[0028]图1图解可编程连接矩阵110的一个示例，在其中两个晶体管封装120、122被附连到插入器100，每个晶体管封装122、124具有源极端子(S)、漏极端子(D)和栅极端子(G)。可编程连接矩阵110包括与附连到插入器100的半导体封装120、122的每个端子关联的导电迹线134、136。每个导电迹线134、136被连接到插入器100的电导体108中的一个，其进而被连接到与迹线134、136关联的半导体封装120、122的对应的端子。在图1中，第一组迹线134与附连到插入器衬底100的顶侧104的半导体封装120的端子124关联并且第二组迹线136与附连到插入器衬底100的底侧104的半导体封装122的端子126关联。
[0029]在基于层压制件的插入器的情况下，在迹线134、136和插入器100的对应的电导体108之间的连接能被形成为刻蚀到层压在非导电衬底102上的铜片中的导电轨迹、垫和其它特征的部分。在多层层压制件衬底的情况下，这些连接能跨越多级并通过穿孔电镀通孔来实现。在基于陶瓷的插入器的情况下，在迹线134、136和插入器100的对应的电导体108之间的连接能通过适当地图案化键合或钎焊到陶瓷衬底102的金属片来形成。与不同封装120、122关联的迹线134、136在图1中被示出为栅格，但是能具有任何配置或布置。
[0030]不管插入器的类型和可编程连接矩阵迹线134、136的配置，迹线134、136彼此绝缘。而且，可编程结112被提供在电连接到第一半导体封装120的端子124的每个导电迹线134和电连接到第二半导体封装122的端子126的每个导电迹线136之间。每个可编程结112被配置成在该结112的编程时打开或闭合在插入器衬底102的第一侧104处的第一电导体108中的一个和插入器衬底102的第二侧106处的第二电导体中的一个(图1中不可见)之间对应的电连接。这样，半导体封装120、122的端子124、126能通过对可编程连接矩阵110的对应的(一个或多个)结112编程而以任何期望的配置来电连接。
[0031]包括图2A-2C的图2图解能针对附连到在图1中示出的插入器100的封装120、122来实现的封装连接的不同示例。
[0032]图2示出了级联电路，其中第一半导体封装120包括常开型JFET器件而第二半导体封装122包括常闭型MOSFET器件。具有常开型JFET的封装120被附连到插入器衬底102的第一主侧104并且具有在衬底102的第一侧104处附连到第一电导体108的栅极端子(G)、在衬底102的第一侧104处附连到第二电导体108的漏极端子⑶和在衬底102的第一侧104处附连到第三电导体108的源极端子(S)。具有常闭型MOSFET的封装122被附连到插入器衬底102相对的第二主侧106并且具有在衬底102的第二主侧106处附连到第一电导体(在图1中不可见)的栅极端子(G)、在衬底102的第二侧106处附连到第二电导体(在图1中不可见)的漏极端子(D)和在衬底102的第二侧106处附连到第三电导体(在图1中不可见)的源极端子(S)。可编程连接矩阵110的结112中的第一个被编程以完成在插入器衬底102的第一侧104处的第一电导体和插入器衬底102的第二侧106处的第三电导体之间的电连接，以便电连接常开型JFET的栅极端子到常闭型MOSFET的源极端子，如在图2A中示意性示出的。结112中的第二个被编程以完成在插入器衬底102的第一侧104处的第三电导体和插入器衬底102的第二侧106处的第二电导体之间的电连接，以便电连接常开型JFET的源极端子到常闭型MOSFET的漏极端子，也如在图2A中示意性示出的。
[0033]图2B示出半桥电路，其中第一半导体封装120包括高侧MOSFET而第二半导体封装122包括低侧M0SFET。具有高侧MOSFET的封装120被附连到插入器衬底102的第一主侧104并且具有在插入器衬底102的第一侧104处附连到第一电导体108的栅极端子(G)、在插入器衬底102的第一侧104处附连到第二电导体108的漏极端子(D)和在插入器衬底102的第一侧104处附连到第三电导体108的源极端子(S)。具有低侧MOSFET的封装122被附连到插入器衬底102的相对的第二主侧106并且具有在插入器衬底102的第二主侧106处附连到第一电导体(在图1中不可见)的栅极端子(G)、在插入器衬底102的第二侧106处附连到第二电导体(在图1中不可见)的漏极端子(D)和在插入器衬底102的第二侧106处附连到第三电导体(在图1中不可见)的源极端子(S)。可编程连接矩阵110的编程结112中的一个完成在插入器衬底102的第一侧104处的第三电导体和在插入器衬底102的第二侧106处的第二电导体之间的电连接，以便电连接第一常闭型MOSFET的源极端子到第二常闭型MOSFET的漏极端子，如在图2B中示意性示出的。
[0034]图2C示出了全桥电路，其中第一半导体封装120包括第一半桥并且第二半导体封装122包括第二半桥。半桥输出通过电感器(LI)连接。具有第一半桥的封装120被附连到插入器衬底102的第一主侧104并且具有以半桥配置连接的第一对常闭型M0SFET(Q1，Q2)，其中功率端子(Vcc)在插入器衬底102的第一侧104处被附连到第一电导体108并且接地端子(GND)在插入器102的第一侧104处被附连到第二电导体108。具有第二半桥的封装122被附连到插入器衬底102的相对的第二侧106并且具有以半桥配置连接的第二对常闭型MOSFET (Q3，Q4)，其中功率端子(Vcc)在插入器衬底102的第二侧106处被附连到第一电导体(在图1中不可见)并且接地端子(GND)在插入器衬底104的第二侧106处被附连到第二电导体(在图1中不可见)。可编程连接矩阵110的结112中的第一个能被编程以完成在插入器衬底102的第一侧104处的第一电导体和插入器衬底102的第二侧106处的第一电导体之间的电连接，以便电连接第一和第二半桥的功率端子(Vcc)，如在图2C中示意性示出的。结112中的第二个能被编程以完成在插入器衬底102的第一侧104处的第二电导体和插入器衬底102的第二侧106处的第二电导体之间的电连接，以便电连接第一和第二半桥的接地端子(GND)，也如在图2C中示意性示出的。又其它电路配置能使用具有在本文中描述的可编程连接矩阵110的插入器100来实现。
[0035]图3图解对可编程连接矩阵110的一个或多个结112编程的实施例。出于纯图解的目的，接下来在半桥电路的上下文中描述结编程实施例，在半桥电路中附连到插入器衬底102的一侧104的第一半导体封装120包括高侧MOSFET并且附连到插入器衬底102的相对侧106的第二半导体封装122包括低侧M0SFET。高侧MOSFET的源极电到低侧MOSFET的漏极以形成半桥电路，如在图3中示意性示出的并且连同图2B—起在本文中之前描述的。这个电连接通过编程可编程连接矩阵110的对应的结112来形成，从而在结编程工艺之后仅保持在高侧MOSFET的源极和低侧MOSFET的漏极之间的电连接。根据这个实施例，每个可编程结112是熔断器200，诸如附连到插入器衬底102的表面安装熔断器或集成在可编程连接矩阵110的迹线134、136中的熔断器，例如通过收窄迹线134、136的截面面积以形成低电流密度区域。又其它类型的熔断器能被用作可编程结112。
[0036]在每种情况中，在半导体封装120、122之间的电连接通过编程对应的熔断器200来打开。熔断器编程取决于所使用的熔 断器的类型。例如，熔断器能通过如下方式来编程:将可编程连接矩阵110的两个对应的迹线134、136与探针200、202接触并且引导编程电流经过探针200、202直到熔断器200打开。其它类型的熔断器能通过在熔断器200处引导激光束或其它能量源204以打开熔断器200来编程。能应用再其它类型的熔断器编程技术。在每种情况下，编程的熔断器200打开分别的电连接以断开半导体封装120、122的对应的端子。特别的电连接通过不编程对应的熔断器200而保持完整。图3示出在编程之前、期间和之后可编程连接矩阵110的部分的放大视图。在图3中示出的可编程连接矩阵110的放大区域对应于电连接第一半导体封装120的栅极端子(G)到第二半导体封装122的栅极端子(G)的熔断器200。因为这些端子不应该被连接以形成半桥，如由在图3中示出的电路示意图所指示的，所以这个熔断器200被编程以打开这个电连接。
[0037]图4示出在结编程工艺的完成之后的可编程连接矩阵110。如由在图4中示出的电路示意图所指示的，仅高侧MOSFET封装120的源极端子(S)被电连接到低侧MOSFET封装122的漏极端子(D)以形成半桥电路。通过使用熔断器200作为可编程结112，这意味着所有的熔断器200被打开(200')，除了经过在插入器衬底102的相对侧104、106上的对应的导体电连接高侧MOSFET封装120的源极端子和低侧MOSFET封装122的漏极端子的熔断器200之外。
[0038]图5图解对可编程连接矩阵110的一个或多个结112编程的另一个实施例。再次出于纯图解的目的，接下来在半桥电路的上下文中描述结编程实施例，在半桥电路中附连到插入器衬底102的一侧104的第一半导体封装120包括高侧MOSFET并且附连到插入器衬底102的相对的侧106的第二半导体封装122包括低侧M0SFET。高侧MOSFET的源极
(S)必须被电到低侧MOSFET的漏极(D)以形成半桥电路，如在图5中示意性示出的。这个电连接通过编程可编程连接矩阵110的对应的结112来形成，从而在结编程之后仅保持高侧MOSFET的源极和低侧MOSFET的漏极之间的电连接。根据这个实施例，每个可编程结112包括打开的焊桥220，其能够由焊料闭合(分流)以便闭合在插入器衬底102的相对侧104、106上的对应的电导体之间的电连接。特别的电连接通过闭合在对应的焊桥220中的间隙222来形成。图5示出在编程之前和之后可编程连接矩阵110的部分的放大视图。在图5中示出的可编程连接矩阵110的放大区域对应于焊桥220，焊桥220电连接第一半导体封装120的源极端子到第二半导体封装122的漏极端子。这个焊桥220的间隙222在结编程工艺期间用焊料224填充，并且所有其它焊桥220保持打开(断开)以形成在图5中示出的半桥电路。
[0039]图6图解对可编程连接矩阵110的一个或多个结112编程的又一个实施例。再次出于纯图解的目的，接下来在半桥电路的上下文中描述结编程实施例，在半桥电路中附连到插入器衬底102的一侧104的第一半导体封装120包括高侧MOSFET并且附连到插入器衬底102的相对侧106的第二半导体封装122包括低侧MOSFET。高侧MOSFET的源极(S)必须被电连接到低侧MOSFET的漏极(D)以形成半桥电路，如在图6中示意性示出的。这个电连接通过对可编程连接矩阵110的对应的结112编程来形成从而在结编程之后仅在高侧MOSFET的源极和低侧MOSFET的漏极之间的电连接保持完整。根据这个实施例，每个可编程结112包括一对跳线端子230、232，其能通过跳线分流器被连接以闭合在插入器衬底102的相对侧104、106上的对应电导体之间的电连接。图6示出在编程之前和之后可编程连接矩阵110的部分的放大视图。在图6中示出的可编程连接矩阵110的该放大区域对应于电连接第一半导体封装120的源极端子到第二半导体封装122的漏极端子的该对跳线端子230、232。该对跳线端子230、232在结编程工艺期间被跳线234分流，并且所有其它对跳线端子230、232保持打开(断开)以形成在图6中的半桥电路。
[0040]图7图解插入器100的另一个实施例的分解和组装视图，其中所述插入器100具有:第一半导体封装120，具有附连到在插入器衬底102的第一主侧104处的电导体108中的至少一些的端子124 ;和第二半导体封装122，具有附连到在插入器衬底102的第二主侦U106处的电导体(在图7中不可见)中的至少一些的端子126。可编程连接矩阵110包括一个或多个结112，该一个或多个结112被编程以打开或闭合在插入器衬底102的相对侧104、106处的电导体中的不同的电导体之间的电连接，以便电连接第一和第二封装120、122的端子124、126中的一个或多个，如在本文中之前描述的。也提供PCB 128，第二半导体封装122在第二半导体封装122背离插入器100的一侧处被附连到PCB 128。PCB 128具有连接到在附连到PCB 128的第二半导体封装122的侧处的端子132的图案化的金属化130。图案化的金属化130能包括从层压在非导电衬底的一侧或两侧上的铜片刻蚀的导电轨迹、垫和其它特征。
[0041]进一步根据这个实施例，在插入器衬底102的第一侧104处的电导体10屮中的一些从衬底102的第一侧104延伸到在第一和第二侧104、106之间的衬底102的边缘105并且到插入器衬底102的第二侧106上。这些电导体108'针对在插入器衬底102的第二侧106处的第一半导体封装120提供额外的电连接的点。这样，一个或多个电连接能从第一半导体封装120经过可编程连接矩阵110到第二半导体封装122而制成。通过从插入器衬底102的第一侧104延伸到衬底102的边缘105并且到衬底102的第二侧106上的电导体108'能制成到第一半导体封装120的额外的连接。诸如仓(bin)、杆、柱、焊料球等的额外的电导体240能被提供，该额外的电导体240从插入器衬底102的第二主侧106向外延伸，其中这些额外的电导体240的第一末端242在衬底102的第二主侧106处被附连并且被连接到从插入器衬底102的第一主侧104延伸到衬底102的第二主侧106上的电导体10屮。额外的电导体1V的相对的第二末端244能被连接到PCB128的图案化的金属化130，以促进附连到背离PCB 128的插入器衬底102的侧104的半导体封装120的额外的电连接。
[0042]包括图8A-8C的图8图解插入器100的额外的实施例，该插入器100具有:第一半导体封装120，具有在插入器衬底102的第一主侧104处附连到电导体(在图8中不可见)中的至少一些的端子124 ;和第二半导体封装122，具有在插入器衬底102的第二主侧106处附连到电导体(在图8中不可见)中的至少一些的端子126。
[0043]在图8A的实施例中，用于第一半导体封装120的所有电连接被制成穿过插入器100到附连到PCB 128的第二封装122。
[0044]在图8B的实施例中，用于第一半导体封装120的一个或多个电连接被制成穿过插入器100到附连到PCB 128的第二半导体封装122。诸如箱、杆、柱、焊料球等的额外的电导体240从插入器衬底102的第二主侧106向外延伸，其中这些额外的电导体240的第一末端242被附连到衬底102的第二主侧106并且被连接到从插入器衬底102的第一主侧104延伸到衬底102的第二主侧106上的电导体10屮。额外的电导体240的相对的第二末端244被连接到PCB 128的图案化的金属层(在图8中不可见)，以促进到附连到背离PCB 128的插入器衬底102的侧104的半导体封装120的额外的电连接，例如如之前在本文中连同图7—起描述的。
[0045]在图8C的实施例中，插入器100的电绝缘衬底102是半导体封装120、122被附连到此的最终的PCB。根据这个实施例，在附连到PCB 102的相对主侧104、106的半导体封装120,122之间的所有电连接穿过PCB102和可编程连接矩阵110来实现，所述可编程连接矩阵110被提供在PCB 102的侧104、106的任一或两者处。
[0046]图9图解使用插入器100的半导体封装的混合堆叠布置300的实施例的分解和组装视图。根据这个实施例，附连到插入器衬底102的底侧106的第一半导体封装302是表面安装封装，其包括包封在模制化合物304中的一个或多个半导体管芯(在图9中不可见)和嵌入在模制化合物304中且电连接到一个或多个半导体管芯的暴露的引线306。表面安装封装典型地具有鸥翼(gullwing)或其它类型的引线或其它垫形式和散热基座(未示出)或暴露的管芯垫，其能被安装在插入器衬底102的一侧上并且与PCB 128相对。暴露的引线306中的至少一些形成表面安装封装302 的端子。
[0047]附连到插入器衬底102的顶侧104的第二半导体封装308是穿孔封装，其包括包封在模制化合物310中的一个或多个半导体管芯(在图9中不可见)和延伸出模制化合物310并且被电连接到一个或多个半导体管芯的管脚312。管脚312形成穿孔半导体封装308的端子。穿孔封装典型地具有在末端是直的且比表面安装封装的引线长的管脚(引线)，从而管脚能被插在PCB的孔中并且通过例如波焊来附连。额外散热器313能被安装在散热基座或暴露的管芯垫上，或PCB垫能被用于消散出现的热量。在图9的实施例中，穿孔封装308的管脚312能弯曲成与插入器衬底102共面并且在插入器衬底102的顶侧104处被焊接到电导体108中的分别的电导体。
[0048]插入器衬底102的顶侧和底侧104、106和在衬底102的顶侧和底侧140、106处的分别的电导体108、109在图9中示出以图解插入器衬底102的相对主侧104、106的导体占用空间能取决于附连到衬底102的封装302、304的端子占用空间。可编程连接矩阵110能被提供在插入器衬底102的侧104、106的一个或两个处。
[0049]表面安装封装302在一侧被附连到插入器衬底102而在相对侧被附连到PCB 128。可编程连接矩阵I1在附连到插入器衬底102的底侧106的表面安装封装302和附连到插入器衬底102的顶侧104的穿孔封装308之间提供一个或多个电连接。进一步根据图9的实施例，两个不同封装302、308的栅极端子、漏极端子和源极端子被分别电连接，如在图9的电路示意图中示出的。可编程连接矩阵110通过对可编程连接矩阵110的对应的结112编程能够实现这些端子连接，如本文之前描述的。因为穿孔封装308的每个端子被电连接到表面安装封装302的对应的端子，穿孔封装302的每个管脚312在插入器衬底102的顶侧104处被连接到电导体108中的一个。
[0050]图10图解使用插入器100的半导体封装的混合堆叠布置400的另一个实施例的分解和组装视图。在图10中示出的实施例类似于在图9中示出的实施例，然而仅穿孔封装308的源极端子被电连接到表面安装封装302的漏极端子，如在图10的电路示意图中示出的。因此，形成穿孔封装308的栅极端子的管脚312和形成穿孔封装308的漏极端子的管脚312保持不与在插入器衬底102的顶侧104处的任何电导体108连接。替代地，这些管脚312被直接连接到PCB 128。例如，穿孔封装308的栅极和漏极管脚312能在平行于插入器衬底102的平面中弯曲超过衬底102的边缘105并且然后向下弯曲朝向PCB 128。为了容易图解，穿孔封装308的栅极和漏极管脚312的这种配置在图10中未被示出。又其它管脚配置能被实施。
[0051]图11图解使用插入器的半导体封装的混合堆叠布置500的又一个实施例的分解和组装视图。在图11中示出的实施例类似于在图9中示出的实施例，然而穿孔封装308具有额外的管脚312'，诸如源极感测管脚。穿孔封装308的这个额外的管脚312'保持不与在插入器衬底102的顶侧104处的任何电导体108连接。替代地，额外的管脚312'被直接连接到PCB 128。例如，穿孔封装308的第四管脚312'能在平行于插入器衬底102的平面中弯曲超过衬底102的边缘105并且然后向下弯曲朝向PCB 102。为了容易图解，穿孔封装308的额外的管脚312'的这个配置在图10中未被示出。又其它管脚配置能被实施。
[0052]图12图解使用插入器的半导体封装的混合堆叠布置600的又另一个实施例的分解和组装视图。在图11中示出的实施例类似于在图9中示出的实施例，然而穿孔封装308具有五个插脚312。穿孔封装308的所有五个管脚312能被连接到在插入器衬底102的顶侧104处的电导体108中的分别的电导体，如在图11中示出的。替选地，管脚312中的一个或多个能被直接连接到PCB 128，如本文之前描述的。
[0053]图13图解使用插入器的半导体封装的混合堆叠布置700的实施例的侧视图。根据该实施例，穿孔封装308的模制化合物310沿着模制化合物310的长度(L)远离插入器衬底102的顶侧104垂直延伸。
[0054]图14图解了使用插入器的半导体封装的混合堆叠布置800的另一个实施例的侧视图。根据该实施例，穿孔封装308的模制化合物310沿着模制化合物310的长度(L)接触插入器衬底102的顶侧104。由于不同穿孔封装安装配置，对于相同尺寸的穿孔封装308，在这个实施例中的插入器衬底102的占用空间相比于图13的实施例更大。
[0055]包括图15A-15C的图15图解了用于附连到本文描述的插入器100的表面安装封装900的实施例。图15A示出了表面安装封装900的底部平面图，即表面安装封装900背对插入器衬底102的侧。图15B示出了表面安装封装900的顶部平面图，即附连到插入器衬底102的表面安装封装的侧。图15C示出了表面安装封装900的侧视图，即表面安装封装900的边缘。表面安装封装900包括设置在表面安装封装900的两个主侧(即在封装900的要附连到插入器衬底102的侧和在相反的侧)的暴露的引线902、904。在表面安装封装900的顶侧的暴露的引线902具有与在表面安装封装900的底侧的暴露的引线904相同的占用空间。模制化合物906包封每一个半导体管芯和封装900的内部连接。
[0056]包括图16A-16E的图16图解了制造图15的表面安装封装900的方法的实施例。图16A示出了具有不同引线912和管芯垫914的下引线框架910。引线912和管芯垫914在表面安装封装900的底侧形成暴露的引线904。图16B示出例如通过焊接、先进的扩散焊接、粘合等而被附连到下引线框架910的管芯垫914的半导体管芯916。在管芯916的顶侧的垫918例如通过电导体920诸如金属夹、丝焊、带等而被电连接到下引线框架910的引线912。图16C示出了焊膏922，该焊膏922被提供在下引线框架910的引线912和管芯垫914的部分上，用于随后将下引线框架9120连接到上引线框架924。图16D示出通过由焊膏922形成的焊接连接而连接到下引线框架910的上引线框架924。上引线框架924和下引线框架910具有对准的焊接区域，在该对准的焊接区域之间插入焊膏或其它连接材料922。上引线框架924具有与下引线框架910的引线912和管芯垫914相同或近似相同形状的引线926。上引线框架924的引线926在表面安装封装900的底侧形成暴露的引线902。图16E示出了包封半导体管芯916和连接到管芯916的垫918的内部电导体920的模制化合物928。如图15中示出的，上引线框架910和下引线框架924的外表面的至少部分保持未被模制化合物928覆盖，以形成表面安装封装900的暴露的引线902、904。根据这个实施例，上引线框架910和下引线框架924具有相同或相似的占用空间，使得在表面安装封装900的顶侧处暴露的引线902具有与在表面安装封装900的底侧处暴露的引线904相同的占用空间。能使用其它引线配置。
[0057]为了便于描述，空间相对的术语诸如“下面”、“在...下面”、“下”、“在...之上”、
“上”等等被用来解释一个元件相对于第二元件的定位。这些术语意图涵盖封装的不同定向，除了与图中描述的那些不同的定向之外。进一步，术语诸如“第一”、“第二”等等也被用来描述各种元件、区域、部分等，并且也不意图限制。贯穿描述，相同的术语指的是相同的元件。
[0058]如在本文中使用的，术语“具有”、“含有”、“包含”、“包括”等是开放性的术语，其指示描述的元件或特征的出现，但并不排除其它额外的元件或特征。冠词“一(a)”、“一个(an)”和“该(the)”意图包含复数以及单数，除非上下文另外明确指示。
[0059]考虑到上面变化和应用的范围，应该理解的是本发明并不被前面的描述所限制也不被附图所限制。替代地，本发明仅仅被随后的权利要求和它们的法律等价物所限制。
【主权项】
1.一种插入器，包括: 具有第一主侧和相对于第一主侧的第二主侧的电绝缘衬底； 在衬底的第一主侧处的多个第一电导体； 在衬底的第二主侧处的多个第二电导体；和 在衬底的一个或两个主侧处的可编程连接矩阵，所述可编程连接矩阵包括可编程结，所述可编程结配置成在结的编程时打开或闭合在第一电导体中的不同的第一电导体和第二电导体中的不同的第二电导体之间的电连接。2.权利要求1的插入器，其中第一电导体中的一些从衬底的第一主侧延伸到在第一主侧和第二主侧之间的衬底的边缘并且到第二主侧上。3.权利要求1的插入器，其中可编程结包括打开的焊桥，所述焊桥中的每个单独地配置成由焊料闭合以便闭合在第一电导体中的一个和第二电导体中的一个之间的电连接。4.权利要求 1的插入器，其中可编程结包括熔断器，所述熔断器中的每个单独地配置成通过熔断器打开过程来打开，以便打开在第一电导体中的一个和第二电导体中的一个之间的电连接。5.权利要求1的插入器，其中可编程结包括跳线端子对，所述跳线端子对中的每对被配置成通过跳线分流器连接，以便闭合在第一电导体中的一个和第二电导体中的一个之间的电连接。6.权利要求1的插入器，其中所述插入器是印刷电路板以及该电绝缘衬底是层压制件。7.一种半导体封装的混合堆叠布置，包括: 插入器，包括: 具有第一主侧和相对于第一主侧的第二主侧的电绝缘衬底； 在衬底的第一主侧处的多个第一电导体； 在衬底的第二主侧处的多个第二电导体；和 在衬底的一个或两个主侧处的可编程连接矩阵； 第一半导体封装，具有附连到在衬底的第一主侧处的第一电导体中的至少一些的端子;和 第二半导体封装，具有附连到在衬底的第二主侧处的第二电导体中的至少一些的端子， 其中可编程连接矩阵包括一个或多个结，所述一个或多个结被编程以打开或闭合在第一电导体中的不同的第一电导体和第二电导体中的不同的第二电导体之间的电连接，以便电连接第一和第二半导体封装的端子中的一个或多个。8.权利要求7的半导体封装的混合堆叠布置，其中第一电导体中的一些从衬底的第一主侧延伸到在第一和第二主侧之间的衬底的边缘并且到第二主侧上。9.权利要求8的半导体封装的混合堆叠布置，进一步包括从衬底的第二主侧向外延伸的多个第三电导体，其中第三电导体的第一末端在衬底的第二主侧处被连接到延伸到第二主侧上的第一电导体。10.权利要求9的半导体封装的混合堆叠布置，进一步包括印刷电路板，第二半导体封装在背离插入器的第二半导体封装的侧处被附连到所述印刷电路板，所述印刷电路板具有连接到在附连到印刷电路板的第二半导体封装的侧处的端子的图案化的金属化，其中相对于第一末端的第三电导体的第二末端被连接到印刷电路板的图案化的金属化。11.权利要求7的半导体封装的混合堆叠布置，其中一个或多个编程结中的每个包括打开的焊桥，所述打开的焊桥由焊料闭合以便闭合在第一电导体中的一个和第二电导体中的一个之间的电连接并且由此将第一半导体封装的端子中的一个电连接到第二半导体封装的端子中的一个。12.权利要求7的半导体封装的混合堆叠布置，其中一个或多个编程结中的每个包括打开的熔断器以便打开在第一电导体中的一个和第二电导体中的一个之间的电连接并且由此将第一半导体封装的端子中的一个从第二半导体封装的端子中的一个电断开。13.权利要求7的半导体封装的混合堆叠布置，其中一个或多个编程结中的每个包括跳线端子对，所述跳线端子对通过跳线分流器来连接以便闭合在第一电导体中的一个和第二电导体中的一个之间的电连接并且由此将第一半导体封装的端子中的一个电连接到第二半导体封装的端子中的一个。14.权利要求7的半导体封装的混合堆叠布置，其中: 第一半导体封装包括常开型JFET，所述常开型JFET具有附连到在衬底的第一主侧处的第一电导体中的第一个的栅极端子、附连到在衬底的第一主侧处的第一电导体中的第二个的漏极端子和附连到在衬底的第一主侧处的第一电导体中的第三个的源极端子； 第二半导体封装包括常闭型MOSFET，所述常闭型MOSFET具有附连到在衬底的第二主侧处的第二电导体中的第一个的栅极端子、附连到在衬底的第二主侧处的第二电导体中的第二个的漏极端子和附连到在衬底的第二主侧处的第二电导体中的第三个的源极端子； 结中的第一个结完成在第一电导体中的第一个和第二电导体中的第三个之间的电连接，以便电连接常开型JFET的栅极端子到常闭型MOSFET的源极端子；并且 结中的第二个结完成第一电导体中的第三个和第二电导体中的第二个之间的电连接，以便电连接常开型JFET的源极端子到常闭型MOSFET的漏极端子。15.权利要求7的半导体封装的混合堆叠布置，其中: 第一半导体封装包括第一常闭型M0SFET，所述第一常闭型MOSFET具有附连到在衬底的第一主侧处的第一电导体中的第一个的栅极端子、附连到在衬底的第一主侧处的第一电导体中的第二个的漏极端子和附连到在衬底的第一主侧处的第一电导体中的第三个的源极端子； 第二半导体封装包括第二常闭型M0SFET，具有附连到在衬底的第二主侧处的第二电导体中的第一个的栅极端子、附连到在衬底的第二主侧处的第二电导体中的第二个的漏极端子和附连到在衬底的第二主侧处的第二电导体中的第三个的源极端子；并且 结中的第一个结完成在第一电导体中的第三个和第二电导体中的第二个之间的电连接，以便电连接第一常闭型MOSFET的源极端子到第二常闭型MOSFET的漏极端子。16.权利要求7的半导体封装的混合堆叠布置，其中: 第一半导体封装包括第一对常闭型M0SFET，所述第一对常闭型MOSFET以半桥配置连接并且具有附连到在衬底的第一主侧处的第一电导体中的第一个的功率端子和附连到在衬底的第一主侧处的第一电导体中的第二个的接地端子； 第二半导体封装包括第二对常闭型M0SFET，所述第二对常闭型MOSFET以半桥配置连接并且具有附连到在衬底的第二主侧处的第二电导体中的第一个的功率端子和附连到在衬底的第二主侧处的第二电导体中的第二个的接地端子； 结中的第一个结完成在第一电导体中的第一个和第二电导体中的第一个之间的电连接，以便电连接第一和第二半导体封装的功率端子；并且 结中的第二个结完成在第一电导体中的第二个和第二电导体中的第二个之间的电连接，以便电连接第一和第二半导体封装的接地端子。17.权利要求7的半导体封装的混合堆叠布置，其中第一半导体封装是表面安装封装，所述表面安装封装包括包封在模制化合物中的一个或多个导体管芯和嵌入在模制化合物中并且电连接到一个或多个半导体管芯的暴露的引线，所述暴露的引线形成第一半导体封装的端子，并且其中第二半导体封装是穿孔封装，所述穿孔封装包括包封在模制化合物中的一个或多个半导体管芯和从模制化合物中延伸出来并且电连接到一个或多个半导体管芯的管脚，所述管脚形成第二半导体封装的端子。18.权利要求17的半导体封装的混合堆叠布置，其中表面安装封装的暴露的引线被设置在面对插入器的表面安装封装的第一主侧处，其中所述表面安装封装进一步包括在相对于第一主侧的表面安装封装的第二主侧处的暴露的引线，并且其中在表面安装封装的第一主侧处的暴露的引线具有与在表面安装封装的第二主侧处的暴露的引线相同的占用空间。19.权利要求17的半导体封装的混合堆叠布置，其中穿孔封装的管脚中的一个或多个保持与在衬底的第二主侧处的第二电导体中的任何一个断开。20.权利要求7的半导体封装的混合堆叠布置，进一步包括印刷电路板，第二半导体封装在背离插入器的第二半导体封装的侧处被附连到所述印刷电路板，所述印刷电路板具有与在附连到印刷电路板的第二半导体封装的侧处的端子连接的图案化的金属化。21.权利要求7的半导体封装的混合堆叠布置，其中所述插入器是印刷电路板并且所述电绝缘衬底是层压制件。22.—种在半导体封装之间建立垂直连接的方法，所述方法包括: 提供插入器，所述插入器包括:具有第一主侧和相对于第一主侧的第二主侧的电绝缘衬底；在衬底的第一主侧处的多个第一电导体；在衬底的第二主侧处的多个第二电导体；和在衬底的一个或两个主侧处的可编程连接矩阵，所述可编程连接矩阵包括可编程结，所述可编程结配置成在结的编程时打开或闭合在第一电导体中的不同的第一电导体和第二电导体中的不同的第二电导体之间的电连接； 附连第一半导体封装的端子到在衬底的第一主侧处的第一电导体中的至少一些； 附连第二半导体封装的端子到在衬底的第二主侧处的第二电导体中的至少一些；并且 对可编程连接矩阵的结中的一个或多个编程，以打开或闭合在第一电导体中的不同的第一电导体和第二电导体中的不同的第二电导体之间的电连接，以便电连接第一和第二半导体封装的端子中的一个或多个。23.根据权利要求22的方法，进一步包括: 附连印刷电路板到背离插入器的第二半导体封装的侧，从而印刷电路板的图案化的金属化被连接到在附连到印刷电路板的第二半导体封装的侧处的端子。
【专利摘要】一种用于在半导体封装之间建立垂直连接的插入器包括：具有第一主侧和相对于第一主侧的第二主侧的电绝缘衬底；在衬底的第一主侧处的多个第一电导体；在衬底的第二主侧处的多个第二电导体；以及在衬底的一个或两个主侧处的可编程连接矩阵。所述可编程连接矩阵包括可编程结，所述可编程结配置成在结的编程时打开或闭合在第一电导体中的不同的第一电导体和第二电导体中的不同的第二电导体之间的电连接。
【IPC分类】H01L23/485
【公开号】CN104900618
【申请号】CN201510248952
【发明人】K·S·庄, 龙登超, W·Y·吴, 陈天山
【申请人】英飞凌科技股份有限公司
【公开日】2015年9月9日
【申请日】2015年3月3日
【公告号】DE102015103064A1, US20150249047
最新回复(0)