半导体结构及其形成方法
半导体结构及其形成方法
【技术领域】
[0001]本发明涉及半导体制造领域技术，特别涉及半导体结构及其形成方法。
【背景技术】
[0002]随着半导体技术的飞速发展,可以把高速数字电路(DC:Digital Circuit)和高性能模拟电路(AC:Analog Circuit)集成在一起形成混合信号集成电路(IC:1ntegratedCircuit)。
[0003]但是在混合集成电路中，由于数字状态电路的开关瞬态电流较大，形成扰动电荷，这些扰动电荷能通过半导体衬底耦合进入敏感的模拟电路中，形成衬底噪声，对模拟电路的半导体结构造成干扰。
[0004]特别的，随着半导体结构的几何尺寸的不断缩小，半导体衬底的噪声耦合已成为不得不重视的问题。
[0005]为此，研究如何提高半导体结构的抗噪声能力成为亟需解决的问题。
【发明内容】
[0006]本发明解决的问题是提供一种半导体结构及其形成方法，在减小衬底噪声对半导体结构性能影响的同时，避免衬底内导电层的掺杂离子扩散至不期望区域。
[0007]为解决上述问题，本发明提供一种半导体结构的形成方法，包括:提供衬底；在所述衬底内形成埋层区，所述埋层区具有导电性能，且所述埋层区内具有掺杂离子；刻蚀去除部分厚度的衬底，在所述衬底内形成环形的第一沟槽、第二沟槽以及第三沟槽，所述第一沟槽和第三沟槽分别位于第二沟槽的两侧，且第二沟槽底部至少暴露出埋层区顶部；形成填充满所述第一沟槽和第三沟槽的阻挡层；形成填充满所述第二沟槽的导电层，所述导电层与埋层区相连接，且所述导电层的掺杂类型与埋层区的掺杂类型相同；在所述导电层和埋层区包围的衬底内形成掺杂阱；在所述掺杂阱表面形成栅极结构；在所述栅极结构两侧的掺杂阱内形成掺杂区，对掺杂区进行退火处理。
[0008]可选的，所述第一沟槽和第二沟槽间的距离、第三沟槽和第二沟槽间的距离均为10埃至1000埃。
[0009]可选的，所述第二沟槽底部为至少暴露出埋层区顶部包括:第二沟槽底部暴露出埋层区顶部；第二沟槽底部位于埋层区内。
[0010]可选的，所述第二沟槽底部位于埋层区边界。
[0011]可选的，所述第一沟槽和第三沟槽的宽度小于第二沟槽的宽度。
[0012]可选的，还包括步骤:在形成填充满所述第一沟槽和第三沟槽的阻挡层的同时，在第二沟槽底部和侧壁形成隔离层；去除位于第二沟槽底部的隔离层，暴露出第二沟槽底部的埋层区。
[0013]可选的，所述阻挡层的材料为氧化硅、氮化硅或氮氧化硅。
[0014]可选的，采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述阻挡层。
[0015]可选的，所述化学气相沉积工艺的工艺参数为:反应气体包括硅源气体和氧源气体，其中，硅源气体为TEOS或SiH4,氧源气体为O2或03，硅源气体流量为1sccm至lOOsccm，氧源气体流量为50sccm至lOOsccm，射频功率为2000瓦至4000瓦，偏置功率为1000瓦至2500 瓦。
[0016]可选的，所述第一沟槽和第三沟槽的底部低于埋层区顶部。
[0017]可选的，所述第一沟槽、第二沟槽和第三沟槽为在同一道工艺步骤中形成的。
[0018]可选的，所述导电层的材料为掺杂的多晶硅。
[0019]相应的，本发明还提供一种半导体结构，包括:衬底；位于衬底内的埋层区，所述埋层区具有导电性能，且所述埋层区内具有掺杂离子；位于衬底内的环形的第一沟槽、第二沟槽和第三沟槽，且所述第一沟槽和第三沟槽分别位于第二沟槽两侧，且所述第二沟槽底部至少暴露出埋层区顶部；填充满所述第一沟槽和第三沟槽的阻挡层；填充满所述第二沟槽的导电层，所述导电层与埋层区相连接，且所述导电层的掺杂类型与埋层区的掺杂类型相同；位于导电层和埋层区包围的衬底内的掺杂讲；位于掺杂讲表面的栅极结构；位于栅极结构两侧的掺杂阱内的掺杂区。
[0020]可选的，所述第一沟槽和第二沟槽间的距离、第三沟槽和第二沟槽间的距离均为10埃至1000埃。
[0021]可选的，所述第二沟槽底部为至少暴露出埋层区顶部包括:第二沟槽底部暴露出埋层区顶部；第二沟槽底部位于埋层区内。
[0022]可选的，所述第二沟槽底部位于埋层区边界。
[0023]可选的，所述第二沟槽的宽度大于第一沟槽和第三沟槽的宽度。
[0024]可选的，所述第二沟槽的侧壁具有隔离层。
[0025]可选的，所述第一沟槽和第三沟槽的底部低于埋层区顶部。
[0026]可选的，所述阻挡层的材料为氧化硅、氮化硅或氮氧化硅。
[0027]与现有技术相比，本发明的技术方案具有以下优点:
[0028]本发明提供一种半导体结构的形成方法，其中，在衬底内形成埋层区之后，刻蚀去除部分厚度的衬底，在衬底内形成第一沟槽、第二沟槽和第三沟槽，第一沟槽和第三沟槽分别位于第二沟槽的两侧，第二沟槽底部至少暴露出埋层区顶部；在第二沟槽内形成导电层与埋层区相连接；并且，形成填充满第一沟槽和第三沟槽的阻挡层，所述阻挡层阻挡导电层底部的掺杂离子向掺杂阱扩散，将以导电层底部为圆心的扩散区域束缚在很小的范围之内(掺杂离子仅能扩散至阻挡层侧壁处)，防止导电层内的掺杂离子过于靠近掺杂阱，从而防止发生击穿或穿通问题，提高半导体结构的可靠性。
[0029]同时，在衬底内形成具有导电性能的埋层区，通过向埋层区施加电压，提高埋层区所包围的范围内的载流子对衬底的势垒，使得衬底内的噪声耦合难以越过所述势垒进入掺杂阱，从而防止噪声耦合对掺杂阱造成不良影响，提高半导体结构的抗噪声能力。
[0030]进一步，第二沟槽的宽度大于第一沟槽和第三沟槽的宽度，使得形成填充满第一沟槽和第三沟槽的阻挡层的同时，在第二沟槽的侧壁和底部形成隔离层，第二沟槽侧壁处的隔离层可以起到阻挡导电层侧壁处掺杂离子的扩散，从而进一步防止导电层内的掺杂离子扩散至不期望区域。
[0031]同时，第一沟槽和第三沟槽的宽度小于第二沟槽的宽度，使阻挡层占芯片面积较小，满足半导体小型化和微型化的发展趋势。
[0032]本发明还提供一种结构性能优越的半导体结构，其中，包括位于衬底内的埋层区，位于衬底内的第一沟槽、第二沟槽和第三沟槽，且第一沟槽和第三沟槽分别位于第二沟槽两侧，第二沟槽底部至少暴露出埋层区顶部；填充满第二沟槽的导电层，导电层与埋层区相连接，在导电层和埋层区包围的衬底内具有掺杂阱；在半导体结构处于工作状态时，通过导电层向埋层区施加电压，增加埋层区所包围的范围内载流子对埋层区外衬底的势垒，所述势垒的增加使得衬底内的噪声扩散至掺杂阱的能力降低，从而提高半导体结构的抗噪声能力；并且，第一沟槽和第三沟槽分别位于第二沟槽两侧，且具有填充满第一沟槽和第三沟槽的阻挡层，所述阻挡层阻挡导电层内的掺杂离子扩散至掺杂阱，防止导电层内掺杂离子与掺杂阱距离过近，从而提高半导体结构的可靠性和电学性能。
[0033]进一步，第二沟槽的宽度大于第一沟槽和第三沟槽的宽度，使得第一沟槽和第三沟槽占芯片面积较小，即阻挡层占芯片面积较小，从而使的半导体结构满足小型化、微型化的发展趋势。
[0034]更进一步，第二沟槽侧壁具有隔离层，所述隔离层进一步防止导电层侧壁处掺杂离子的扩散，从而进一步提高半导体结构的可靠性和电学性能。
【附图说明】
[0035]图1至图2为一实施例提供的半导体结构的剖面结构示意图；
[0036]图3至图10为本发明另一实施例提供的形成半导体结构过程的剖面结构示意图。
【具体实施方式】
[0037]由【背景技术】可知，研究如何提高器件的抗噪声能力是亟需解决的问题。
[0038]为解决上述问题，针对半导体结构的形成方法进行研究发现，为了提高半导体结构的抗噪声能力，减小衬底内噪声对半导体结构性能的影响，可采用在以下结构的基础上形成半导体结构，请参考图1:
[0039]包括:衬底100 ;位于衬底100内的埋层区101，所述埋层区101内具有掺杂离子，且所述埋层区101具有导电性能；位于衬底100内的环形沟槽，且所述环形沟槽位于埋层区101侧壁边界处，所述沟槽底部暴露出埋层区101 ;填充满所述沟槽的导电层102，且所述导电层102与埋层区101相连接。在上述提供的结构的基础上形成半导体结构的步骤包括:在导电层102和埋层区101包围的衬底100内形成掺杂阱103 ;后续的工艺步骤还包括形成源极、漏极、栅极结构。
[0040]由于埋层区101内具有掺杂离子，且埋层区101内的掺杂离子浓度远大于衬底100内掺杂离子浓度，当半导体结构处于工作状态时，向埋层区101施加电压，从而增加埋层区101所包围的范围内的载流子对埋层区101外衬底100的势垒，使得埋层区101外衬底100内的噪声难以逾越所述势垒扩散进入掺杂阱103内，从而减小衬底噪声对半导体结构的影响。
[0041]所述导电层102的作用为:通过导电层102使埋层区101与外接电压相连接，从而提高埋层区101所包围的范围内载流子对埋层区101外衬底100的势垒；并且，通过向导电层102施加电压，可提高导电层102所包围的载流子对导电层102外衬底100的势垒高度，增加侧向的隔绝能力，进一步提高器件的抗噪声能力。
[0042]为了尽可能降低导电层102对半导体结构电阻的影响，通常导电层102内的掺杂离子含量较高，从而尽可能的减小导电层102的电阻。
[0043]然而，为了尽量减小埋层区101和导电层102的形成工艺对半导体结构的影响，埋层区101和导电层102需要在掺杂阱之前形成；因此，在形成埋层区101和导电层102之后，半导体结构的形成工艺会包括一道或多道热退火处理，在热退火处理作用下，导电层102内的掺杂离子发生扩散，请参考图2，导电层102侧壁 可以通过形成阻挡层来阻挡侧壁处掺杂离子的扩散；然而，由于导电层102底部需要埋层区101相连接，因此，难以通过在导电层102底部形成阻挡层以阻挡底部区域的掺杂离子的扩散；在热退火处理作用下，形成了以导电层102底部为圆心的扩散区域，由于导电层102内的掺杂离子含量高，若掺杂区域与掺杂阱103相隔的过近，且掺杂阱103的掺杂类型与埋层区101的掺杂类型不同时，若埋层区101外接高电压，而掺杂阱103的电压较低时，则有可能导致掺杂阱103被击穿；或者导电层102和埋层区101与其他区域形成不必要的电连接，导致半导体结构的性能低下、可靠性差，甚至造成半导体结构性能失效。
[0044]为了避免导电层102内掺杂离子对掺杂阱103造成不良影响，可以使导电层102与掺杂阱103的距离设置的较远，然而，导电层102与掺杂阱103的距离设置的较远会浪费芯片面积，导致半导体结构的面积变大；并且随着半导体结构的特征尺寸不断缩小，难以通过使导电层102与掺杂阱103距离较远的方法，来避免导电层102掺杂离子对掺杂阱103造成不良影响。
[0045]为此，本发明提供一种半导体结构及其形成方法，在第二沟槽两侧形成第一沟槽和第三沟槽，且形成填充满第一沟槽和第三沟槽的阻挡层，填充满第二沟槽的导电层，所述阻挡层阻挡导电层内掺杂离子的扩散，特别的阻挡导电层底部区域掺杂离子的扩散，从而提高半导体结构的电学性能和可靠性，并且节约了芯片面积，满足半导体小型化和微型化的发展趋势。
[0046]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0047]本发明首先提供一种半导体结构的形成方法，图3至图10为本发明实施例提供的半导体结构形成过程的剖面结构示意图。
[0048]请参考图3，提供衬底200 ;在所述衬底200内形成埋层区201，所述埋层区201具有导电性能，且所述埋层区201内具有掺杂离子。
[0049]具体的，所述衬底200的材料为单晶硅、多晶硅、非晶硅或绝缘体上的硅其中的一种；所述衬底200也可以为Si衬底、Ge衬底、GeSi衬底或GaAs衬底。
[0050]所述衬底200表面还可以形成若干外延界面层或应变层以提高半导体结构的电学性能。
[0051]本实施例中，所述衬底200为Si衬底。在本发明其他实施例中，衬底还可以为形成有器件的衬底，例如，衬底中形成有晶体管、电容或电阻等。
[0052]所述埋层区201的作用为:所述埋层区201具有导电性能，且埋层区201内具有掺杂离子，当半导体结构处于工作状态时，向埋层区201施加适当的电压后，使得埋层区201所包围的范围内的载流子对埋层区201外衬底200的势垒增加，从而使得埋层区201外衬底200内的噪声耦合跨越所述势垒扩散进入后续形成的掺杂阱的能力降低，进而提高半导体结构的抗噪声能力，提高半导体结构的可靠性。
[0053]作为一个实施例，所述具有埋层区201的衬底200的形成步骤包括:在衬底200表面形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜，采用离子注入工艺对衬底200进行离子注入，且所述离子注入工艺的注入深度较深；去除图形化的光刻胶层；对衬底200进行热退火处理，激活离子注入工艺注入衬底200的注入离子，形成埋层区201。
[0054]作为另一实施例，所述具有埋层区201的衬底200的形成步骤包括:提供初始衬底；在所述初始衬底表面形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜，采用离子注入工艺对初始衬底进行离子注入，且所述离子注入工艺的注入深度较浅；去除图形化的光刻胶层；对初始衬底进行热退火处理，激活离子注入工艺注入初始衬底的注入离子，形成埋层区201 ;采用外延工艺在所述初始衬底表面形成半导体层，初始衬底和半导体层共同形成衬底200。
[0055]作为其他实施例，所述具有埋层区201的衬底200的形成步骤包括:提供初始衬底；在所述初始衬底表面形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜，采用离子注入工艺对初始衬底进行离子注入，且所述离子注入工艺的注入深度较浅；去除图形化的光刻胶层；对初始衬底进行热退火处理，激活离子注入工艺注入初始衬底的注入离子，形成埋层区201 ;采用晶圆键合(wafer bonding)工艺在初始衬底表面键合半导体层,初始衬底和半导体层共同形成衬底200。
[0056]所述埋层区201的掺杂类型为N型掺杂或P型掺杂:埋层区201的掺杂类型为N型掺杂时，离子注入工艺的注入离子为P、As或Sb ;埋层区201的掺杂类型为P型掺杂时，离子注入工艺的注入离子为B、Ga、In。
[0057]请参考图4，在所述衬底200表面形成图形化的掩膜层202，所述图形化的掩膜层202定义出后续形成的第一沟槽、第二沟槽和第三沟槽的位置和宽度。
[0058]所述图形化的掩膜层202具有第一开口 203、第二开口 204和第三开口 205，所述第一开口 203的位置和宽度对应于后续形成第一沟槽的位置和宽度，第二开口 204的位置和宽度对应于后续形成第二沟槽的位置和宽度，第三开口 205对应于后续形成第三沟槽的位置和宽度。
[0059]本实施例中，所述掩膜层202的材料为氮化硅，形成所述图形化的掩膜层202的工艺步骤包括:形成覆盖于衬底200表面的初始掩膜层、以及位于初始掩膜层表面的初始光刻胶层；对所述初始光刻胶层进行曝光显影处理，形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜，刻蚀初始掩膜层，形成具有第一开口 203、第二开口 204和第三开口 205的图形化的掩膜层202。
[0060]在其他实施例中，图形化的掩膜层的材料为光刻胶。
[0061]请参考图5，以所述图形化的掩膜层202为掩膜，刻蚀去除部分厚度的衬底200，在所述衬底200内形成环形的第一沟槽213、第二沟槽214和第三沟槽215。
[0062]本实施例中，第二沟槽214底部位于埋层区201的侧壁边界处。
[0063]所述第一沟槽213和第三沟槽215分别位于第二沟槽214的两侧。
[0064]第二沟槽214的作用为:后续在第二沟槽214内形成导电层，所述导电层与埋层区201相连接，通过导电层外接电压而实现也向埋层区201施加电压，使埋层区201所包围的载流子对衬底200的势垒增加，起到抗噪声的作用。
[0065]由上述分析可知，所述第二沟槽214底部为至少暴露出埋层区201顶部，从而使后续在第二沟槽214内形成的导电层可以与埋层区201相连接。作为一个实施例，第二沟槽214底部暴露出埋层区201顶部；作为另一实施例，第二沟槽214底部位于埋层区201内。
[0066]第一沟槽213和第三沟槽215的作用为:本实施例在第二沟槽214两侧分别形成第一沟槽213和第三沟槽215，后续在第一沟槽213和第三沟槽215内形成阻挡层，所述阻挡层起到阻挡第二沟槽214内导电层扩散至不期望区域的作用，从而提高半导体结构的电学性能和可靠性。若在第二沟槽两侧未形成第一沟槽和第三沟槽，后续在第二沟槽内形成导电层后，所述导电层在经历热处理工艺会具有较强的扩散能力，导电层的扩散会导致半导体结构发生雪崩击穿或发生不必要的电连接，造成半导体结构性能低下甚至失效。
[0067]第一沟槽213和第三沟槽215的位置关系需要满足:后续在第一沟槽213和第三沟槽215内形成的阻挡层对导电层和埋层区201之间的电连接影响小的要求，因此，本实施例中，第一沟槽201和第三沟槽215的底部低于埋层区201底部。
[0068]并且，由于第二沟槽214底部导电层与埋层区201相连接即可，第二沟槽214侧壁可形成阻挡导电层离子扩散的阻挡层，而第二沟槽214底部因需与埋层区201相连接，因此第二沟槽214底部的导电层的离子扩散是影响半导体结构性能的主要因素；为了避免第二沟槽214底部导电层的离子扩散至不期望区域，第一沟槽213和第三沟槽215内的阻挡层底部与导电层底部齐平或低于导电层底部，当第一沟槽213和第三沟槽215的底部与第二沟槽214顶部齐平或低于第二沟槽214底部时，第一沟槽213和第三沟槽215内的阻挡层阻挡导电层离子扩散的能力最优。
[0069]本实施例中，第一沟槽213和第三沟槽215的宽度小于第二沟槽214的宽度，主要有如下好处:
[0070]首先，第一沟槽213和第三沟槽215的宽度小于第二沟槽214的宽度，后续形成填充满第一沟槽213和第三沟槽215的阻挡层时，所述阻挡层也可以形成在第二沟槽214的底部和侧壁，从而形成位于第二沟槽214侧壁的隔离层，所述隔离层也可以起到阻挡第二沟槽214侧壁区域的导电层扩散的作用，并且去除第二沟槽214底部的隔离层后再形成导电层，所述导电层仍然可与埋层区201相连接；其次，第一沟槽213和第三沟槽215占半导体结构的面积小，节约了芯片面积。
[0071]所述第一沟槽213、第二沟槽214和第三沟槽215之间的距离、以及第一沟槽213的宽度、第二沟槽214的宽度、第三沟槽215的宽度可根据实际工艺需要来确定。后续会形成填充满第一沟槽213和第三沟槽215的阻挡层，填充满第二沟槽214的导电层，导电层内具有易扩散的掺杂离子(在热处理作用下，会形成以导电层底部为圆心的扩散区域)，若第一沟槽213和第二沟槽214间的距离、第三沟槽215和第二沟槽214间的距离过小，则阻挡层与导电层之间的距离过近，则阻挡层阻挡导电层内掺杂离子扩散的能力有限，后续在热处理作用下，导电层底部的掺杂离子仍然会越过阻挡层向后续形成的掺杂阱扩散；若第一沟槽213和第二沟槽214间的距离、第三沟槽215和第二沟槽214间的距离过大，则会造成芯片面积的浪费，不利于半导体结构小型化微型化的发展趋势。综合上述考虑，本实施例中，第一沟槽213和第二沟槽214间的距离、第三沟槽215和第 二沟槽214间的距离均为10埃至1000埃。
[0072]需要说明的是，在其他实施例中，第一沟槽和第三沟槽的宽度大于、或等于第二沟槽的宽度也是可行的。
[0073]本实施例中，第一沟槽213、第二沟槽214和第三沟槽215为在同一道工艺步骤中形成的；在其他实施例中，也可以依次形成第一沟槽、第二沟槽和第三沟槽。
[0074]请参考图6，形成填充满第一沟槽213和第三沟槽215的阻挡层216。
[0075]所述阻挡层216的材料为氧化硅、氮化硅或氮氧化硅，采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述阻挡层216。
[0076]作为一个实施例，阻挡层216的材料为氮化硅，化学气相沉积工艺的工艺参数为:反应气体包括硅源气体和氧源气体，其中，硅源气体为TEOS (C8H2tlO4Si)或SiH4，氧源气体为O2或O3,娃源气体流量为1sccm至lOOsccm,氧源气体流量为50sccm至lOOsccm,射频功率为2000瓦至4000瓦，偏置功率为1000瓦至2500瓦。
[0077]所述阻挡层216的作用为:后续在经历热退火处理工艺时，第二沟槽214内的导电层内的掺杂离子会发生扩散，而位于导电层两侧的阻挡层216起到阻挡导电层掺杂离子扩散至不期望区域的作用，特别的，第一沟槽213和第三沟槽215内的阻挡层216起到阻挡第二沟槽215底部的导电层的掺杂离子扩散，提高半导体结构的电学性能和可靠性。
[0078]本实施例中，在形成填充满第一沟槽213和第三沟槽215的阻挡层216的同时，在第二沟槽214底部和侧壁形成隔离层219 ;位于第二沟槽214侧壁的隔离层219起到阻挡第二沟槽214侧壁区域的导电层掺杂离子扩散的作用。
[0079]并且，由于第一沟槽213和第三沟槽215的宽度小于第二沟槽214的宽度，保证在填充满第一沟槽213和第三沟槽215后，第二沟槽214未被填充满，第二沟槽214仅有底部和侧壁形成了隔离层219，所述隔离层219的材料与阻挡层216材料相同，以利于后续在第二沟槽214内形成与埋层区201相连接的导电层，使得在第一沟槽213和第三沟槽215内填充阻挡层216的同时，在第二沟槽215底部和侧壁形成隔离层219的工艺简单可行。
[0080]本实施例中，在第一沟槽213和第三沟槽215内形成阻挡层216、第二沟槽214内形成隔离层219的同时，衬底200表面也形成了阻挡层216。
[0081]在其他实施例中，第一沟槽和第三沟槽的宽度大于或等于第二沟槽的宽度时，形成填充满第一沟槽和第三沟槽的阻挡层的工艺步骤包括:形成填充满第一沟槽和第三沟槽的阻挡层的同时，所述阻挡层也填充满第二沟槽；在所述阻挡层形成之后，形成位于衬底以及阻挡层表面的图形化的光刻胶层，所述图形化的光刻胶层暴露出第二沟槽内的阻挡层表面；以所述图形化的光刻胶层为掩膜，刻蚀去除第二沟槽内的阻挡层，直至暴露出第二沟槽的底部。需要说明的是，可保留第二沟槽侧壁的阻挡层，使第二沟槽侧壁具有阻挡导电层离子扩散的能力。
[0082]请参考图7，去除位于第二沟槽214底部的隔离层219，暴露出第二沟槽214底部的埋层区201。
[0083]本实施例中，采用干法刻蚀工艺去除位于第二沟槽214底部的隔离层219。
[0084]由于干法刻蚀工艺具有较强的方向性，使得第二沟槽214底部的隔离层219被刻蚀去除的同时，位于衬底200表面的阻挡层216也被刻蚀去除，而第二沟槽214侧壁的隔离层219仍然保留。
[0085]并且，本实施例中，在刻蚀去除第二沟槽214底部的隔离层219的工艺过程中，第一沟槽213和第三沟槽215内的阻挡层216表面也会受到一定程度的刻蚀，损失的阻挡层216对半导体结构的性能影响较小；并且，后续在形成隔离结构或栅极结构的工艺过程中，损失的阻挡层216可以得到补偿。
[0086]请参考图8，形成填充满第二沟槽214 (请参考图7)的导电层217。
[0087]所述导电层217的作用为:在半导体结构处于工作状态时，通过向导电层217施加电压来向埋层区201施加电压，提高半导体结构的抗噪声能力；向导电层217施加电压时，导电层217所包围的范围内的载流子对衬底200的势垒得到增加，从而提高半导体结构的侧向隔绝噪声的能力。
[0088]所述导电层217的材料为掺杂的多晶硅。并且，为了减小形成的半导体结构的电阻，导电层217的电阻需要做的较小，因此，导电层217的掺杂离子含量较高。
[0089]导电层217的形成步骤包括:形成填充满第二沟槽214、且位于衬底200表面的导电膜；采用化学机械抛光工艺去除高于衬底200表面的导电膜，形成填充满第二沟槽214的导电层217。
[0090]导电层217的掺杂类型与埋层区201的掺杂类型相同，并且与后续形成掺杂阱的掺杂类型相反。作为一个实施例，后续形成的掺杂阱的掺杂类型为P型，导电层217的掺杂类型为N型，掺杂离子为N型离子，例如，P、As或Sb ;作为另一实施例，后续形成的掺杂阱的掺杂类型为N型，导电层217的掺杂类型为P型，掺杂类型为P型离子，例如，B、Ga或In。
[0091]形成所述导电层217的工艺包括原位掺杂。
[0092]请参考图9，在所述导电层217和埋层区201包围的衬底200内形成掺杂阱218。
[0093]作为一个实施例，所述掺杂阱218的掺杂类型与埋层区201的掺杂类型相同，作为其他实施例，所述掺杂阱218与埋层区201的掺杂类型也可以相反。本实施例以掺杂阱218的掺杂类型与埋层区201的掺杂类型相反做示范性说明。
[0094]形成所述掺杂阱218的工艺为离子注入。作为一个实施例，埋层区201的掺杂类型为N型掺杂，离子注入的注入离子为P型离子；作为另一实施例，埋层区201的掺杂类型为P型掺杂，离子注入的注入离子为N型离子。
[0095]当半导体结构处于工作状态时通过向埋层区201施加电压，增加埋层区201所包围的范围内载流子对衬底200的势垒，从而使衬底200内的噪声耦合难以通过所述势垒扩散至惨杂讲218内，从而提闻在惨杂讲218基础上形成的半导体结构的抗噪声能力，提闻半导体结构的可靠性。
[0096]请参考图10，后续的工艺步骤包括:在形成掺杂阱218之后，对所述衬底200进行第一退火处理；在所述掺杂阱218表面形成栅极结构220 ;在所述栅极结构两侧的掺杂阱218内形成掺杂区230，对所述衬底200进行第二退火处理。
[0097]在第一退火处理和第二退火处理的作用下，导电层217内的掺杂离子发生扩散，隔离层219阻挡导电层217内的掺杂离子向导电层217的侧壁扩散，使得导电层217内的掺杂离子向导电层217底部扩散，形成以导电层217底部为圆心的扩散区域；然而，由于远离导电层217两侧的阻挡层216的阻挡作用，使得在靠近掺杂阱218区域内导电层217内的掺杂离子仅能达到阻挡层216的侧壁，将以导电层217底部为圆心的扩散区域束缚在很小的范围内，防止掺杂离子过于靠近掺杂阱218，从而避免了埋层区201和掺杂阱218之间发生击穿或穿通，提高半导体结构的电学性能和可靠性。并且，由于远离导电层217的阻挡层216的阻挡作用，防止导电层217内的掺杂离子和其他掺杂离子之间形成PN结，避免不必要的PN结的形成，从而进一步提高半导体结构的电学性能。
[0098]而现有技术中，在热退火处理的作用下，导电层217或埋层区201内的掺杂离子发生扩散形成扩散区域，当热退火时间较长或温度较高时，所述扩散区域与掺杂阱的距离变得很近；若此时埋层区与掺杂阱的掺杂类型相反，且向埋层区和掺杂阱施加的电压相反时，所述反向电压会使得埋层区和掺杂阱之间发生击穿。
[0099]并且，通过设置第一沟槽213、第二沟槽214和第三沟槽215的位置和宽度大小，可以使阻挡层216和导电层217在半导体结构内所占的面积尽可能的小，从而在提高半导体结构的电学性能和可靠性的同时，满足半导体小型化微型化的发展趋势。
[0100]综上，本发明提供的半导体结构形成方法的技术方案具有以下优点:
[0101]首先，在衬底内形成埋层区之后，刻蚀去除部分厚度的衬底，在衬底内形成第一沟槽、第二沟槽和第三沟槽，第一沟槽和第三沟槽分别位于第二沟槽的两侧，第二沟槽底部至少暴露出埋层区顶部；在第二沟槽内形成导电层与埋层区相连接；并且，形成填充满第一沟槽和第三沟槽的阻挡层，所述阻挡层阻挡导电层底部的掺杂离子向掺杂阱扩散，防止导电层内的掺杂离子过于靠近掺杂阱，从而防止发生击穿或穿通问题，提高半导体结构的可靠性。
[0102]其次，第二沟槽的宽度大于第一沟槽和第三沟槽的宽度，使得形成填充满第一沟槽和第三沟槽的阻挡层的同时，在第二沟槽的侧壁和底部形成阻挡层，第二沟槽侧壁处的阻挡层可以起到阻挡导电层侧壁处掺杂离子的扩散，从而进一步防止导电层内的掺杂离子扩散至不期望区域。
[0103]再次，第一沟槽和第三沟槽的宽度小于第二沟槽的宽度，使阻挡层占芯片面积较小，满足半导体小型化和微型化的发展趋势。
[0104]相应的，本发明还提供一种半导体结构，请参考图9，包括:
[0105]衬底2OO;
[0106]位于衬底200内的埋层区201，所述埋层区201具有导电性能，且所述埋层区201内具有惨杂尚子；
[0107]位于衬底200内的环形的第一沟槽、第二沟槽和第三沟槽，且所述第一沟槽和第三沟槽分别位于第二沟槽两侧，第二沟槽底部为至少暴露出埋层区201顶部；
[0108]填充满所述第一沟槽和第三沟槽的阻挡层216 ；
[0109]填充满所述第二沟槽的导电层217，所述导电层217与埋层区201相连接，且所述导电层217的掺杂类型与埋层区201的掺杂类型相同；
[0110]在所述导电层217和埋层区201包围的衬底200内的掺杂阱218 ；
[0111]位于掺杂讲218表面的栅极结构220 ；
[0112]位于栅极结构220两侧的掺杂阱218内的掺杂区230。
[0113]具体的，所述衬底200的材料为硅、锗、锗化硅、砷化镓或碳化硅，所述衬底200也可以为绝缘体上的硅衬底。本实施例中，所述衬底200为硅衬底。
[0114]所述埋层区201的掺杂类型为N型掺杂或P型掺杂，所述埋层区201的材料为含有掺杂离子的硅。作为一个实施例，埋层区201的掺杂类型为N型掺杂，埋层区201的掺杂离子为P、As或Sb ;作为另一实施例，埋层区201的掺杂类型为P型掺杂，埋层区201的掺杂尚子为B、Ga或In。
[0115]所述第一沟槽和第二沟槽间的距离、第三沟槽和第二沟槽间的距离可根据实际的工艺需要确定，本实施例中，第一沟槽和第二沟槽间的距离、第三沟槽和第二沟槽间的距离均为10埃至1000埃。
[0116]第二沟槽底部为至少暴露出埋层区201顶部。作为一个实施例，第二沟槽底部暴露出埋层201顶部；另一实施例中第二沟槽底部位于埋层区201内。
[0117]本实施例中，第二沟槽底部低于埋层区201顶部,也就是说,导电层217的底部低于埋层区201顶部，使得导电层217与埋层区201相连接，当半导体结构处于工作状态时，通过导电层217外接电压而实现向埋层区201施加电压，从而增加埋层区201所包围的范围内载流子对衬底200的势垒，使得衬底200内的噪声耦合难以通过所述势垒进入掺杂阱218内，提高半导体结构的抗噪声能力。并且，第二沟槽底部位于埋层区201边界。
[0118]所述导电层217的材料为掺杂的多晶硅，且导电层217的掺杂类型与埋层区201的掺杂类型相同，导电层217的掺杂类型为N型掺杂或P型掺杂。为了减小导电层217对半导体结构电阻的影响，通常导电层217内的掺杂离子含量较高，从而使导电层217具有较小的电阻。
[0119]本实施例中，第二沟槽的宽度大于第一沟槽和第三沟槽的宽度，且在第二沟槽的侧壁形成有隔离层219，所述第二沟槽侧壁处的隔离层219可阻挡第二沟槽侧壁处导电层217的离子扩散。并且，由于第一沟槽和第三沟槽的宽度较小，可减小半导体结构的面积，满足半导体的小型化发展趋势。
[0120]所述阻挡层216的材料为氧化硅、氮化硅或氮氧化硅。位于第一沟槽和第二沟槽内的阻挡层216既可阻挡导电层217底部区域的离子扩散，也可阻挡导电层217侧壁区域的离子扩散，防止导电层217内的掺杂离子扩散至不期望区域，与不期望区域发生电连接或击穿，从而提高半导体结构的可靠性和电学性能。
[0121]由于阻挡层216可起到阻挡导电层217内掺杂离子的扩散，通过设置阻挡层216以及导电层217的位置和宽度，可以使阻挡层216、导电层217与掺杂阱218之间的距离较近，阻挡层216和导电层217占芯片面积较小，满足半导体小型化、微型化的发展趋势。
[0122]所述掺杂阱218的掺杂类型与埋层区201的掺杂类型可以相同或相反。
[0123]综上，本发明提供的半导体结构的技术方案具有以下优点:
[0124]首先，本发明的半导体结构包括位于衬底内的埋层区，位于衬底内的第一沟槽、第二沟槽和第三沟槽，且第一沟槽和第三沟槽分别位于第二沟槽两侧，第二沟槽底部至少暴露出埋层区顶部；填充满第二沟槽的导电层，导电层与埋层区相连接，在导电层和埋层区包围的衬底内具有掺杂阱；在半导体结构处于工作状态时，通过导电层向埋层区施加电压，增加埋层区所述包围的载流子对衬底的势垒，所述势垒的增加使得衬底内的噪声扩散至掺杂阱的能力降低，从而提高半导体结构的抗噪声能力；并且，第一沟槽和第三沟槽分别位于第二沟槽两侧，且具有填充满第一沟槽和第三沟槽的阻挡层，所述阻挡层阻挡导电层内的掺杂离子扩散至掺杂阱，防止导电层内掺杂离子与掺杂阱距离过近，从而提高半导体结构的可靠性和电学性能。
[0125]其次，第二沟槽的宽度大于第一沟槽和第三沟槽的宽度，使得第一沟槽和第三沟槽占芯片面积较小，即阻挡层占芯片面积较小，从而使得半导体结构满足小型化、微型化的发展趋势。
[0126]再次，第二沟槽侧壁具有隔离层，所述隔离层进一步防止导电层侧壁处掺杂离子的扩散，从而进一步提高半导体结构的可靠性和电学性能。
[0127]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【主权项】
1.一种半导体结构的形成方法，其特征在于，包括: 提供衬底； 在所述衬底内形成埋层区，所述埋层区具有导电性能，且所述埋层区内具有掺杂离子; 刻蚀去除部分厚度的衬底，在所述衬底内形成环形的第一沟槽、第二沟槽以及第三沟槽，所述第一沟槽和第三沟槽分别位于第二沟槽的两侧，且第二沟槽底部至少暴露出埋层区顶部； 形成填充满所述第一沟槽和第三沟槽的阻挡层； 形成填充满所述第二沟槽的导电层，所述导电层与埋层区相连接，且所述导电层的掺杂类型与埋层区的掺杂类型相同； 在所述导电层和埋层区包围的衬底内形成掺杂阱； 在所述掺杂阱表面形成栅极结构； 在所述栅极结构两侧的掺杂阱内形成掺杂区，对掺杂区进行退火处理。2.根据权利要求1所述半导体结构的形成方法，其特征在于，所述第一沟槽和第二沟槽间的距离、第三沟槽和第二沟槽间的距离均为10埃至1000埃。3.根据权利要求1所述半导体结构的形成方法，其特征在于，所述第二沟槽底部为至少暴露出埋层区顶部包括:第二沟槽底部暴露出埋层区顶部；第二沟槽底部位于埋层区内。4.根据权利要求1所述半导体结构的形成方法，其特征在于，所述第二沟槽底部位于埋层区边界。5.根据权利要求1所述半导体结构的形成方法，其特征在于，所述第一沟槽和第三沟槽的宽度小于第二沟槽的宽度。6.根据权利要求1所述半导体结构的形成方法，其特征在于，还包括步骤:在形成填充满所述第一沟槽和第三沟槽的阻挡层的同时，在第二沟槽底部和侧壁形成隔离层；去除位于第二沟槽底部的隔离层，暴露出第二沟槽底部的埋层区。7.根据权利要求1所述半导体结构的形成方法，其特征在于，所述阻挡层的材料为氧化硅、氮化硅或氮氧化硅。8.根据权利要求1所述半导体结构的形成方法，其特征在于，采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述阻挡层。9.根据权利要求8所述半导体结构的形成方法，其特征在于，所述化学气相沉积工艺的工艺参数为:反应气体包括硅源气体和氧源气体，其中，硅源气体为TEOS或SiH4，氧源气体为O2或O3,娃源气体流量为1sccm至10sccm,氧源气体流量为50sccm至10sccm,射频功率为2000瓦至4000瓦，偏置功率为1000瓦至2500瓦。10.根据权利要求1所述半导体结构的形成方法，其特征在于，所述第一沟槽和第三沟槽的底部低于埋层区顶部。11.根据权利要求1所述半导体结构的形成方法，其特征在于，所述第一沟槽、第二沟槽和第三沟槽为在同一道工艺步骤中形成的。12.根据权利要求1所述半导体结构的形成方法，其特征在于，所述导电层的材料为掺杂的多晶硅。13.一种半导体结构，其特征在于，包括: 衬底； 位于衬底内的埋层区，所述埋层区具有导电性能，且所述埋层区内具有掺杂离子； 位于衬底内的环形的第一沟槽、第二沟槽和第三沟槽，且所述第一沟槽和第三沟槽分别位于第二沟槽两侧，且所述第二沟槽底部至少暴露出埋层区顶部； 填充满所述第一沟槽和第三沟槽的阻挡层； 填充满所述第二沟槽的导电层，所述导电层与埋层区相连接，且所述导电层的掺杂类型与埋层区的掺杂类型相同； 位于导电层和埋层区包围的衬底内的掺杂讲； 位于掺杂讲表面的栅极结构； 位于栅极结构两侧的掺杂阱内的掺杂区。14.根据权利要求13所述半导体结构，其特征在于，所述第一沟槽和第二沟槽间的距离、第三沟槽和第二沟槽间的距离均为10埃至1000埃。15.根据权利要求13所述半导体结构，其特征在于，所述第二沟槽底部为至少暴露出埋层区顶部包括:第二沟槽底部暴露出埋层区顶部；第二沟槽底部位于埋层区内。16.根据权利要求13所述半导体结构，其特征在于，所述第二沟槽底部位于埋层区边界。17.根据权利要求13所述半导体结构，其特征在于，所述第二沟槽的宽度大于第一沟槽和第三沟槽的宽度。18.根据权利要求13所述半导体结构，其特征在于，所述第二沟槽的侧壁具有隔离层。19.根据权利要求13所述半导体结构，其特征在于，所述第一沟槽和第三沟槽的底部低于埋层区顶部。20.根据权利要求13所述半导体结构，其特征在于，所述阻挡层的材料为氧化硅、氮化硅或氮氧化硅。
【专利摘要】一种半导体结构及其形成方法，其中半导体结构的形成方法包括：提供衬底；在衬底内形成埋层区，埋层区具有导电性能；刻蚀去除部分厚度的衬底，在衬底内形成环形的第一沟槽、第二沟槽以及第三沟槽，第一沟槽和第三沟槽分别位于第二沟槽的两侧，第二沟槽底部为至少暴露出埋层区顶部；形成填充满第一沟槽和第三沟槽的阻挡层；形成填充满第二沟槽的导电层，导电层与埋层区相连接，且导电层的掺杂类型与埋层区的掺杂类型相同；在导电层和埋层区包围的衬底内形成掺杂阱。本发明在提高半导体结构抗噪声能力的同时，阻挡导电层内掺杂离子的扩散，避免掺杂离子过于靠近掺杂阱，从而提高半导体结构的电学性能和可靠性。
【IPC分类】H01L23/58
【公开号】CN104900631
【申请号】CN201410076994
【发明人】杨广立, 王刚宁, 俞谦荣, 冯喆韻, 刘丽, 唐凌, 戴执中, 孙泓
【申请人】中芯国际集成电路制造(上海)有限公司, 中芯国际集成电路制造(北京)有限公司
【公开日】2015年9月9日
【申请日】2014年3月4日
【技术领域】
[0001]本发明涉及半导体制造领域技术，特别涉及半导体结构及其形成方法。
【背景技术】
[0002]随着半导体技术的飞速发展,可以把高速数字电路(DC:Digital Circuit)和高性能模拟电路(AC:Analog Circuit)集成在一起形成混合信号集成电路(IC:1ntegratedCircuit)。
[0003]但是在混合集成电路中，由于数字状态电路的开关瞬态电流较大，形成扰动电荷，这些扰动电荷能通过半导体衬底耦合进入敏感的模拟电路中，形成衬底噪声，对模拟电路的半导体结构造成干扰。
[0004]特别的，随着半导体结构的几何尺寸的不断缩小，半导体衬底的噪声耦合已成为不得不重视的问题。
[0005]为此，研究如何提高半导体结构的抗噪声能力成为亟需解决的问题。
【发明内容】
[0006]本发明解决的问题是提供一种半导体结构及其形成方法，在减小衬底噪声对半导体结构性能影响的同时，避免衬底内导电层的掺杂离子扩散至不期望区域。
[0007]为解决上述问题，本发明提供一种半导体结构的形成方法，包括:提供衬底；在所述衬底内形成埋层区，所述埋层区具有导电性能，且所述埋层区内具有掺杂离子；刻蚀去除部分厚度的衬底，在所述衬底内形成环形的第一沟槽、第二沟槽以及第三沟槽，所述第一沟槽和第三沟槽分别位于第二沟槽的两侧，且第二沟槽底部至少暴露出埋层区顶部；形成填充满所述第一沟槽和第三沟槽的阻挡层；形成填充满所述第二沟槽的导电层，所述导电层与埋层区相连接，且所述导电层的掺杂类型与埋层区的掺杂类型相同；在所述导电层和埋层区包围的衬底内形成掺杂阱；在所述掺杂阱表面形成栅极结构；在所述栅极结构两侧的掺杂阱内形成掺杂区，对掺杂区进行退火处理。
[0008]可选的，所述第一沟槽和第二沟槽间的距离、第三沟槽和第二沟槽间的距离均为10埃至1000埃。
[0009]可选的，所述第二沟槽底部为至少暴露出埋层区顶部包括:第二沟槽底部暴露出埋层区顶部；第二沟槽底部位于埋层区内。
[0010]可选的，所述第二沟槽底部位于埋层区边界。
[0011]可选的，所述第一沟槽和第三沟槽的宽度小于第二沟槽的宽度。
[0012]可选的，还包括步骤:在形成填充满所述第一沟槽和第三沟槽的阻挡层的同时，在第二沟槽底部和侧壁形成隔离层；去除位于第二沟槽底部的隔离层，暴露出第二沟槽底部的埋层区。
[0013]可选的，所述阻挡层的材料为氧化硅、氮化硅或氮氧化硅。
[0014]可选的，采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述阻挡层。
[0015]可选的，所述化学气相沉积工艺的工艺参数为:反应气体包括硅源气体和氧源气体，其中，硅源气体为TEOS或SiH4,氧源气体为O2或03，硅源气体流量为1sccm至lOOsccm，氧源气体流量为50sccm至lOOsccm，射频功率为2000瓦至4000瓦，偏置功率为1000瓦至2500 瓦。
[0016]可选的，所述第一沟槽和第三沟槽的底部低于埋层区顶部。
[0017]可选的，所述第一沟槽、第二沟槽和第三沟槽为在同一道工艺步骤中形成的。
[0018]可选的，所述导电层的材料为掺杂的多晶硅。
[0019]相应的，本发明还提供一种半导体结构，包括:衬底；位于衬底内的埋层区，所述埋层区具有导电性能，且所述埋层区内具有掺杂离子；位于衬底内的环形的第一沟槽、第二沟槽和第三沟槽，且所述第一沟槽和第三沟槽分别位于第二沟槽两侧，且所述第二沟槽底部至少暴露出埋层区顶部；填充满所述第一沟槽和第三沟槽的阻挡层；填充满所述第二沟槽的导电层，所述导电层与埋层区相连接，且所述导电层的掺杂类型与埋层区的掺杂类型相同；位于导电层和埋层区包围的衬底内的掺杂讲；位于掺杂讲表面的栅极结构；位于栅极结构两侧的掺杂阱内的掺杂区。
[0020]可选的，所述第一沟槽和第二沟槽间的距离、第三沟槽和第二沟槽间的距离均为10埃至1000埃。
[0021]可选的，所述第二沟槽底部为至少暴露出埋层区顶部包括:第二沟槽底部暴露出埋层区顶部；第二沟槽底部位于埋层区内。
[0022]可选的，所述第二沟槽底部位于埋层区边界。
[0023]可选的，所述第二沟槽的宽度大于第一沟槽和第三沟槽的宽度。
[0024]可选的，所述第二沟槽的侧壁具有隔离层。
[0025]可选的，所述第一沟槽和第三沟槽的底部低于埋层区顶部。
[0026]可选的，所述阻挡层的材料为氧化硅、氮化硅或氮氧化硅。
[0027]与现有技术相比，本发明的技术方案具有以下优点:
[0028]本发明提供一种半导体结构的形成方法，其中，在衬底内形成埋层区之后，刻蚀去除部分厚度的衬底，在衬底内形成第一沟槽、第二沟槽和第三沟槽，第一沟槽和第三沟槽分别位于第二沟槽的两侧，第二沟槽底部至少暴露出埋层区顶部；在第二沟槽内形成导电层与埋层区相连接；并且，形成填充满第一沟槽和第三沟槽的阻挡层，所述阻挡层阻挡导电层底部的掺杂离子向掺杂阱扩散，将以导电层底部为圆心的扩散区域束缚在很小的范围之内(掺杂离子仅能扩散至阻挡层侧壁处)，防止导电层内的掺杂离子过于靠近掺杂阱，从而防止发生击穿或穿通问题，提高半导体结构的可靠性。
[0029]同时，在衬底内形成具有导电性能的埋层区，通过向埋层区施加电压，提高埋层区所包围的范围内的载流子对衬底的势垒，使得衬底内的噪声耦合难以越过所述势垒进入掺杂阱，从而防止噪声耦合对掺杂阱造成不良影响，提高半导体结构的抗噪声能力。
[0030]进一步，第二沟槽的宽度大于第一沟槽和第三沟槽的宽度，使得形成填充满第一沟槽和第三沟槽的阻挡层的同时，在第二沟槽的侧壁和底部形成隔离层，第二沟槽侧壁处的隔离层可以起到阻挡导电层侧壁处掺杂离子的扩散，从而进一步防止导电层内的掺杂离子扩散至不期望区域。
[0031]同时，第一沟槽和第三沟槽的宽度小于第二沟槽的宽度，使阻挡层占芯片面积较小，满足半导体小型化和微型化的发展趋势。
[0032]本发明还提供一种结构性能优越的半导体结构，其中，包括位于衬底内的埋层区，位于衬底内的第一沟槽、第二沟槽和第三沟槽，且第一沟槽和第三沟槽分别位于第二沟槽两侧，第二沟槽底部至少暴露出埋层区顶部；填充满第二沟槽的导电层，导电层与埋层区相连接，在导电层和埋层区包围的衬底内具有掺杂阱；在半导体结构处于工作状态时，通过导电层向埋层区施加电压，增加埋层区所包围的范围内载流子对埋层区外衬底的势垒，所述势垒的增加使得衬底内的噪声扩散至掺杂阱的能力降低，从而提高半导体结构的抗噪声能力；并且，第一沟槽和第三沟槽分别位于第二沟槽两侧，且具有填充满第一沟槽和第三沟槽的阻挡层，所述阻挡层阻挡导电层内的掺杂离子扩散至掺杂阱，防止导电层内掺杂离子与掺杂阱距离过近，从而提高半导体结构的可靠性和电学性能。
[0033]进一步，第二沟槽的宽度大于第一沟槽和第三沟槽的宽度，使得第一沟槽和第三沟槽占芯片面积较小，即阻挡层占芯片面积较小，从而使的半导体结构满足小型化、微型化的发展趋势。
[0034]更进一步，第二沟槽侧壁具有隔离层，所述隔离层进一步防止导电层侧壁处掺杂离子的扩散，从而进一步提高半导体结构的可靠性和电学性能。
【附图说明】
[0035]图1至图2为一实施例提供的半导体结构的剖面结构示意图；
[0036]图3至图10为本发明另一实施例提供的形成半导体结构过程的剖面结构示意图。
【具体实施方式】
[0037]由【背景技术】可知，研究如何提高器件的抗噪声能力是亟需解决的问题。
[0038]为解决上述问题，针对半导体结构的形成方法进行研究发现，为了提高半导体结构的抗噪声能力，减小衬底内噪声对半导体结构性能的影响，可采用在以下结构的基础上形成半导体结构，请参考图1:
[0039]包括:衬底100 ;位于衬底100内的埋层区101，所述埋层区101内具有掺杂离子，且所述埋层区101具有导电性能；位于衬底100内的环形沟槽，且所述环形沟槽位于埋层区101侧壁边界处，所述沟槽底部暴露出埋层区101 ;填充满所述沟槽的导电层102，且所述导电层102与埋层区101相连接。在上述提供的结构的基础上形成半导体结构的步骤包括:在导电层102和埋层区101包围的衬底100内形成掺杂阱103 ;后续的工艺步骤还包括形成源极、漏极、栅极结构。
[0040]由于埋层区101内具有掺杂离子，且埋层区101内的掺杂离子浓度远大于衬底100内掺杂离子浓度，当半导体结构处于工作状态时，向埋层区101施加电压，从而增加埋层区101所包围的范围内的载流子对埋层区101外衬底100的势垒，使得埋层区101外衬底100内的噪声难以逾越所述势垒扩散进入掺杂阱103内，从而减小衬底噪声对半导体结构的影响。
[0041]所述导电层102的作用为:通过导电层102使埋层区101与外接电压相连接，从而提高埋层区101所包围的范围内载流子对埋层区101外衬底100的势垒；并且，通过向导电层102施加电压，可提高导电层102所包围的载流子对导电层102外衬底100的势垒高度，增加侧向的隔绝能力，进一步提高器件的抗噪声能力。
[0042]为了尽可能降低导电层102对半导体结构电阻的影响，通常导电层102内的掺杂离子含量较高，从而尽可能的减小导电层102的电阻。
[0043]然而，为了尽量减小埋层区101和导电层102的形成工艺对半导体结构的影响，埋层区101和导电层102需要在掺杂阱之前形成；因此，在形成埋层区101和导电层102之后，半导体结构的形成工艺会包括一道或多道热退火处理，在热退火处理作用下，导电层102内的掺杂离子发生扩散，请参考图2，导电层102侧壁 可以通过形成阻挡层来阻挡侧壁处掺杂离子的扩散；然而，由于导电层102底部需要埋层区101相连接，因此，难以通过在导电层102底部形成阻挡层以阻挡底部区域的掺杂离子的扩散；在热退火处理作用下，形成了以导电层102底部为圆心的扩散区域，由于导电层102内的掺杂离子含量高，若掺杂区域与掺杂阱103相隔的过近，且掺杂阱103的掺杂类型与埋层区101的掺杂类型不同时，若埋层区101外接高电压，而掺杂阱103的电压较低时，则有可能导致掺杂阱103被击穿；或者导电层102和埋层区101与其他区域形成不必要的电连接，导致半导体结构的性能低下、可靠性差，甚至造成半导体结构性能失效。
[0044]为了避免导电层102内掺杂离子对掺杂阱103造成不良影响，可以使导电层102与掺杂阱103的距离设置的较远，然而，导电层102与掺杂阱103的距离设置的较远会浪费芯片面积，导致半导体结构的面积变大；并且随着半导体结构的特征尺寸不断缩小，难以通过使导电层102与掺杂阱103距离较远的方法，来避免导电层102掺杂离子对掺杂阱103造成不良影响。
[0045]为此，本发明提供一种半导体结构及其形成方法，在第二沟槽两侧形成第一沟槽和第三沟槽，且形成填充满第一沟槽和第三沟槽的阻挡层，填充满第二沟槽的导电层，所述阻挡层阻挡导电层内掺杂离子的扩散，特别的阻挡导电层底部区域掺杂离子的扩散，从而提高半导体结构的电学性能和可靠性，并且节约了芯片面积，满足半导体小型化和微型化的发展趋势。
[0046]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0047]本发明首先提供一种半导体结构的形成方法，图3至图10为本发明实施例提供的半导体结构形成过程的剖面结构示意图。
[0048]请参考图3，提供衬底200 ;在所述衬底200内形成埋层区201，所述埋层区201具有导电性能，且所述埋层区201内具有掺杂离子。
[0049]具体的，所述衬底200的材料为单晶硅、多晶硅、非晶硅或绝缘体上的硅其中的一种；所述衬底200也可以为Si衬底、Ge衬底、GeSi衬底或GaAs衬底。
[0050]所述衬底200表面还可以形成若干外延界面层或应变层以提高半导体结构的电学性能。
[0051]本实施例中，所述衬底200为Si衬底。在本发明其他实施例中，衬底还可以为形成有器件的衬底，例如，衬底中形成有晶体管、电容或电阻等。
[0052]所述埋层区201的作用为:所述埋层区201具有导电性能，且埋层区201内具有掺杂离子，当半导体结构处于工作状态时，向埋层区201施加适当的电压后，使得埋层区201所包围的范围内的载流子对埋层区201外衬底200的势垒增加，从而使得埋层区201外衬底200内的噪声耦合跨越所述势垒扩散进入后续形成的掺杂阱的能力降低，进而提高半导体结构的抗噪声能力，提高半导体结构的可靠性。
[0053]作为一个实施例，所述具有埋层区201的衬底200的形成步骤包括:在衬底200表面形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜，采用离子注入工艺对衬底200进行离子注入，且所述离子注入工艺的注入深度较深；去除图形化的光刻胶层；对衬底200进行热退火处理，激活离子注入工艺注入衬底200的注入离子，形成埋层区201。
[0054]作为另一实施例，所述具有埋层区201的衬底200的形成步骤包括:提供初始衬底；在所述初始衬底表面形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜，采用离子注入工艺对初始衬底进行离子注入，且所述离子注入工艺的注入深度较浅；去除图形化的光刻胶层；对初始衬底进行热退火处理，激活离子注入工艺注入初始衬底的注入离子，形成埋层区201 ;采用外延工艺在所述初始衬底表面形成半导体层，初始衬底和半导体层共同形成衬底200。
[0055]作为其他实施例，所述具有埋层区201的衬底200的形成步骤包括:提供初始衬底；在所述初始衬底表面形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜，采用离子注入工艺对初始衬底进行离子注入，且所述离子注入工艺的注入深度较浅；去除图形化的光刻胶层；对初始衬底进行热退火处理，激活离子注入工艺注入初始衬底的注入离子，形成埋层区201 ;采用晶圆键合(wafer bonding)工艺在初始衬底表面键合半导体层,初始衬底和半导体层共同形成衬底200。
[0056]所述埋层区201的掺杂类型为N型掺杂或P型掺杂:埋层区201的掺杂类型为N型掺杂时，离子注入工艺的注入离子为P、As或Sb ;埋层区201的掺杂类型为P型掺杂时，离子注入工艺的注入离子为B、Ga、In。
[0057]请参考图4，在所述衬底200表面形成图形化的掩膜层202，所述图形化的掩膜层202定义出后续形成的第一沟槽、第二沟槽和第三沟槽的位置和宽度。
[0058]所述图形化的掩膜层202具有第一开口 203、第二开口 204和第三开口 205，所述第一开口 203的位置和宽度对应于后续形成第一沟槽的位置和宽度，第二开口 204的位置和宽度对应于后续形成第二沟槽的位置和宽度，第三开口 205对应于后续形成第三沟槽的位置和宽度。
[0059]本实施例中，所述掩膜层202的材料为氮化硅，形成所述图形化的掩膜层202的工艺步骤包括:形成覆盖于衬底200表面的初始掩膜层、以及位于初始掩膜层表面的初始光刻胶层；对所述初始光刻胶层进行曝光显影处理，形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜，刻蚀初始掩膜层，形成具有第一开口 203、第二开口 204和第三开口 205的图形化的掩膜层202。
[0060]在其他实施例中，图形化的掩膜层的材料为光刻胶。
[0061]请参考图5，以所述图形化的掩膜层202为掩膜，刻蚀去除部分厚度的衬底200，在所述衬底200内形成环形的第一沟槽213、第二沟槽214和第三沟槽215。
[0062]本实施例中，第二沟槽214底部位于埋层区201的侧壁边界处。
[0063]所述第一沟槽213和第三沟槽215分别位于第二沟槽214的两侧。
[0064]第二沟槽214的作用为:后续在第二沟槽214内形成导电层，所述导电层与埋层区201相连接，通过导电层外接电压而实现也向埋层区201施加电压，使埋层区201所包围的载流子对衬底200的势垒增加，起到抗噪声的作用。
[0065]由上述分析可知，所述第二沟槽214底部为至少暴露出埋层区201顶部，从而使后续在第二沟槽214内形成的导电层可以与埋层区201相连接。作为一个实施例，第二沟槽214底部暴露出埋层区201顶部；作为另一实施例，第二沟槽214底部位于埋层区201内。
[0066]第一沟槽213和第三沟槽215的作用为:本实施例在第二沟槽214两侧分别形成第一沟槽213和第三沟槽215，后续在第一沟槽213和第三沟槽215内形成阻挡层，所述阻挡层起到阻挡第二沟槽214内导电层扩散至不期望区域的作用，从而提高半导体结构的电学性能和可靠性。若在第二沟槽两侧未形成第一沟槽和第三沟槽，后续在第二沟槽内形成导电层后，所述导电层在经历热处理工艺会具有较强的扩散能力，导电层的扩散会导致半导体结构发生雪崩击穿或发生不必要的电连接，造成半导体结构性能低下甚至失效。
[0067]第一沟槽213和第三沟槽215的位置关系需要满足:后续在第一沟槽213和第三沟槽215内形成的阻挡层对导电层和埋层区201之间的电连接影响小的要求，因此，本实施例中，第一沟槽201和第三沟槽215的底部低于埋层区201底部。
[0068]并且，由于第二沟槽214底部导电层与埋层区201相连接即可，第二沟槽214侧壁可形成阻挡导电层离子扩散的阻挡层，而第二沟槽214底部因需与埋层区201相连接，因此第二沟槽214底部的导电层的离子扩散是影响半导体结构性能的主要因素；为了避免第二沟槽214底部导电层的离子扩散至不期望区域，第一沟槽213和第三沟槽215内的阻挡层底部与导电层底部齐平或低于导电层底部，当第一沟槽213和第三沟槽215的底部与第二沟槽214顶部齐平或低于第二沟槽214底部时，第一沟槽213和第三沟槽215内的阻挡层阻挡导电层离子扩散的能力最优。
[0069]本实施例中，第一沟槽213和第三沟槽215的宽度小于第二沟槽214的宽度，主要有如下好处:
[0070]首先，第一沟槽213和第三沟槽215的宽度小于第二沟槽214的宽度，后续形成填充满第一沟槽213和第三沟槽215的阻挡层时，所述阻挡层也可以形成在第二沟槽214的底部和侧壁，从而形成位于第二沟槽214侧壁的隔离层，所述隔离层也可以起到阻挡第二沟槽214侧壁区域的导电层扩散的作用，并且去除第二沟槽214底部的隔离层后再形成导电层，所述导电层仍然可与埋层区201相连接；其次，第一沟槽213和第三沟槽215占半导体结构的面积小，节约了芯片面积。
[0071]所述第一沟槽213、第二沟槽214和第三沟槽215之间的距离、以及第一沟槽213的宽度、第二沟槽214的宽度、第三沟槽215的宽度可根据实际工艺需要来确定。后续会形成填充满第一沟槽213和第三沟槽215的阻挡层，填充满第二沟槽214的导电层，导电层内具有易扩散的掺杂离子(在热处理作用下，会形成以导电层底部为圆心的扩散区域)，若第一沟槽213和第二沟槽214间的距离、第三沟槽215和第二沟槽214间的距离过小，则阻挡层与导电层之间的距离过近，则阻挡层阻挡导电层内掺杂离子扩散的能力有限，后续在热处理作用下，导电层底部的掺杂离子仍然会越过阻挡层向后续形成的掺杂阱扩散；若第一沟槽213和第二沟槽214间的距离、第三沟槽215和第二沟槽214间的距离过大，则会造成芯片面积的浪费，不利于半导体结构小型化微型化的发展趋势。综合上述考虑，本实施例中，第一沟槽213和第二沟槽214间的距离、第三沟槽215和第 二沟槽214间的距离均为10埃至1000埃。
[0072]需要说明的是，在其他实施例中，第一沟槽和第三沟槽的宽度大于、或等于第二沟槽的宽度也是可行的。
[0073]本实施例中，第一沟槽213、第二沟槽214和第三沟槽215为在同一道工艺步骤中形成的；在其他实施例中，也可以依次形成第一沟槽、第二沟槽和第三沟槽。
[0074]请参考图6，形成填充满第一沟槽213和第三沟槽215的阻挡层216。
[0075]所述阻挡层216的材料为氧化硅、氮化硅或氮氧化硅，采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述阻挡层216。
[0076]作为一个实施例，阻挡层216的材料为氮化硅，化学气相沉积工艺的工艺参数为:反应气体包括硅源气体和氧源气体，其中，硅源气体为TEOS (C8H2tlO4Si)或SiH4，氧源气体为O2或O3,娃源气体流量为1sccm至lOOsccm,氧源气体流量为50sccm至lOOsccm,射频功率为2000瓦至4000瓦，偏置功率为1000瓦至2500瓦。
[0077]所述阻挡层216的作用为:后续在经历热退火处理工艺时，第二沟槽214内的导电层内的掺杂离子会发生扩散，而位于导电层两侧的阻挡层216起到阻挡导电层掺杂离子扩散至不期望区域的作用，特别的，第一沟槽213和第三沟槽215内的阻挡层216起到阻挡第二沟槽215底部的导电层的掺杂离子扩散，提高半导体结构的电学性能和可靠性。
[0078]本实施例中，在形成填充满第一沟槽213和第三沟槽215的阻挡层216的同时，在第二沟槽214底部和侧壁形成隔离层219 ;位于第二沟槽214侧壁的隔离层219起到阻挡第二沟槽214侧壁区域的导电层掺杂离子扩散的作用。
[0079]并且，由于第一沟槽213和第三沟槽215的宽度小于第二沟槽214的宽度，保证在填充满第一沟槽213和第三沟槽215后，第二沟槽214未被填充满，第二沟槽214仅有底部和侧壁形成了隔离层219，所述隔离层219的材料与阻挡层216材料相同，以利于后续在第二沟槽214内形成与埋层区201相连接的导电层，使得在第一沟槽213和第三沟槽215内填充阻挡层216的同时，在第二沟槽215底部和侧壁形成隔离层219的工艺简单可行。
[0080]本实施例中，在第一沟槽213和第三沟槽215内形成阻挡层216、第二沟槽214内形成隔离层219的同时，衬底200表面也形成了阻挡层216。
[0081]在其他实施例中，第一沟槽和第三沟槽的宽度大于或等于第二沟槽的宽度时，形成填充满第一沟槽和第三沟槽的阻挡层的工艺步骤包括:形成填充满第一沟槽和第三沟槽的阻挡层的同时，所述阻挡层也填充满第二沟槽；在所述阻挡层形成之后，形成位于衬底以及阻挡层表面的图形化的光刻胶层，所述图形化的光刻胶层暴露出第二沟槽内的阻挡层表面；以所述图形化的光刻胶层为掩膜，刻蚀去除第二沟槽内的阻挡层，直至暴露出第二沟槽的底部。需要说明的是，可保留第二沟槽侧壁的阻挡层，使第二沟槽侧壁具有阻挡导电层离子扩散的能力。
[0082]请参考图7，去除位于第二沟槽214底部的隔离层219，暴露出第二沟槽214底部的埋层区201。
[0083]本实施例中，采用干法刻蚀工艺去除位于第二沟槽214底部的隔离层219。
[0084]由于干法刻蚀工艺具有较强的方向性，使得第二沟槽214底部的隔离层219被刻蚀去除的同时，位于衬底200表面的阻挡层216也被刻蚀去除，而第二沟槽214侧壁的隔离层219仍然保留。
[0085]并且，本实施例中，在刻蚀去除第二沟槽214底部的隔离层219的工艺过程中，第一沟槽213和第三沟槽215内的阻挡层216表面也会受到一定程度的刻蚀，损失的阻挡层216对半导体结构的性能影响较小；并且，后续在形成隔离结构或栅极结构的工艺过程中，损失的阻挡层216可以得到补偿。
[0086]请参考图8，形成填充满第二沟槽214 (请参考图7)的导电层217。
[0087]所述导电层217的作用为:在半导体结构处于工作状态时，通过向导电层217施加电压来向埋层区201施加电压，提高半导体结构的抗噪声能力；向导电层217施加电压时，导电层217所包围的范围内的载流子对衬底200的势垒得到增加，从而提高半导体结构的侧向隔绝噪声的能力。
[0088]所述导电层217的材料为掺杂的多晶硅。并且，为了减小形成的半导体结构的电阻，导电层217的电阻需要做的较小，因此，导电层217的掺杂离子含量较高。
[0089]导电层217的形成步骤包括:形成填充满第二沟槽214、且位于衬底200表面的导电膜；采用化学机械抛光工艺去除高于衬底200表面的导电膜，形成填充满第二沟槽214的导电层217。
[0090]导电层217的掺杂类型与埋层区201的掺杂类型相同，并且与后续形成掺杂阱的掺杂类型相反。作为一个实施例，后续形成的掺杂阱的掺杂类型为P型，导电层217的掺杂类型为N型，掺杂离子为N型离子，例如，P、As或Sb ;作为另一实施例，后续形成的掺杂阱的掺杂类型为N型，导电层217的掺杂类型为P型，掺杂类型为P型离子，例如，B、Ga或In。
[0091]形成所述导电层217的工艺包括原位掺杂。
[0092]请参考图9，在所述导电层217和埋层区201包围的衬底200内形成掺杂阱218。
[0093]作为一个实施例，所述掺杂阱218的掺杂类型与埋层区201的掺杂类型相同，作为其他实施例，所述掺杂阱218与埋层区201的掺杂类型也可以相反。本实施例以掺杂阱218的掺杂类型与埋层区201的掺杂类型相反做示范性说明。
[0094]形成所述掺杂阱218的工艺为离子注入。作为一个实施例，埋层区201的掺杂类型为N型掺杂，离子注入的注入离子为P型离子；作为另一实施例，埋层区201的掺杂类型为P型掺杂，离子注入的注入离子为N型离子。
[0095]当半导体结构处于工作状态时通过向埋层区201施加电压，增加埋层区201所包围的范围内载流子对衬底200的势垒，从而使衬底200内的噪声耦合难以通过所述势垒扩散至惨杂讲218内，从而提闻在惨杂讲218基础上形成的半导体结构的抗噪声能力，提闻半导体结构的可靠性。
[0096]请参考图10，后续的工艺步骤包括:在形成掺杂阱218之后，对所述衬底200进行第一退火处理；在所述掺杂阱218表面形成栅极结构220 ;在所述栅极结构两侧的掺杂阱218内形成掺杂区230，对所述衬底200进行第二退火处理。
[0097]在第一退火处理和第二退火处理的作用下，导电层217内的掺杂离子发生扩散，隔离层219阻挡导电层217内的掺杂离子向导电层217的侧壁扩散，使得导电层217内的掺杂离子向导电层217底部扩散，形成以导电层217底部为圆心的扩散区域；然而，由于远离导电层217两侧的阻挡层216的阻挡作用，使得在靠近掺杂阱218区域内导电层217内的掺杂离子仅能达到阻挡层216的侧壁，将以导电层217底部为圆心的扩散区域束缚在很小的范围内，防止掺杂离子过于靠近掺杂阱218，从而避免了埋层区201和掺杂阱218之间发生击穿或穿通，提高半导体结构的电学性能和可靠性。并且，由于远离导电层217的阻挡层216的阻挡作用，防止导电层217内的掺杂离子和其他掺杂离子之间形成PN结，避免不必要的PN结的形成，从而进一步提高半导体结构的电学性能。
[0098]而现有技术中，在热退火处理的作用下，导电层217或埋层区201内的掺杂离子发生扩散形成扩散区域，当热退火时间较长或温度较高时，所述扩散区域与掺杂阱的距离变得很近；若此时埋层区与掺杂阱的掺杂类型相反，且向埋层区和掺杂阱施加的电压相反时，所述反向电压会使得埋层区和掺杂阱之间发生击穿。
[0099]并且，通过设置第一沟槽213、第二沟槽214和第三沟槽215的位置和宽度大小，可以使阻挡层216和导电层217在半导体结构内所占的面积尽可能的小，从而在提高半导体结构的电学性能和可靠性的同时，满足半导体小型化微型化的发展趋势。
[0100]综上，本发明提供的半导体结构形成方法的技术方案具有以下优点:
[0101]首先，在衬底内形成埋层区之后，刻蚀去除部分厚度的衬底，在衬底内形成第一沟槽、第二沟槽和第三沟槽，第一沟槽和第三沟槽分别位于第二沟槽的两侧，第二沟槽底部至少暴露出埋层区顶部；在第二沟槽内形成导电层与埋层区相连接；并且，形成填充满第一沟槽和第三沟槽的阻挡层，所述阻挡层阻挡导电层底部的掺杂离子向掺杂阱扩散，防止导电层内的掺杂离子过于靠近掺杂阱，从而防止发生击穿或穿通问题，提高半导体结构的可靠性。
[0102]其次，第二沟槽的宽度大于第一沟槽和第三沟槽的宽度，使得形成填充满第一沟槽和第三沟槽的阻挡层的同时，在第二沟槽的侧壁和底部形成阻挡层，第二沟槽侧壁处的阻挡层可以起到阻挡导电层侧壁处掺杂离子的扩散，从而进一步防止导电层内的掺杂离子扩散至不期望区域。
[0103]再次，第一沟槽和第三沟槽的宽度小于第二沟槽的宽度，使阻挡层占芯片面积较小，满足半导体小型化和微型化的发展趋势。
[0104]相应的，本发明还提供一种半导体结构，请参考图9，包括:
[0105]衬底2OO;
[0106]位于衬底200内的埋层区201，所述埋层区201具有导电性能，且所述埋层区201内具有惨杂尚子；
[0107]位于衬底200内的环形的第一沟槽、第二沟槽和第三沟槽，且所述第一沟槽和第三沟槽分别位于第二沟槽两侧，第二沟槽底部为至少暴露出埋层区201顶部；
[0108]填充满所述第一沟槽和第三沟槽的阻挡层216 ；
[0109]填充满所述第二沟槽的导电层217，所述导电层217与埋层区201相连接，且所述导电层217的掺杂类型与埋层区201的掺杂类型相同；
[0110]在所述导电层217和埋层区201包围的衬底200内的掺杂阱218 ；
[0111]位于掺杂讲218表面的栅极结构220 ；
[0112]位于栅极结构220两侧的掺杂阱218内的掺杂区230。
[0113]具体的，所述衬底200的材料为硅、锗、锗化硅、砷化镓或碳化硅，所述衬底200也可以为绝缘体上的硅衬底。本实施例中，所述衬底200为硅衬底。
[0114]所述埋层区201的掺杂类型为N型掺杂或P型掺杂，所述埋层区201的材料为含有掺杂离子的硅。作为一个实施例，埋层区201的掺杂类型为N型掺杂，埋层区201的掺杂离子为P、As或Sb ;作为另一实施例，埋层区201的掺杂类型为P型掺杂，埋层区201的掺杂尚子为B、Ga或In。
[0115]所述第一沟槽和第二沟槽间的距离、第三沟槽和第二沟槽间的距离可根据实际的工艺需要确定，本实施例中，第一沟槽和第二沟槽间的距离、第三沟槽和第二沟槽间的距离均为10埃至1000埃。
[0116]第二沟槽底部为至少暴露出埋层区201顶部。作为一个实施例，第二沟槽底部暴露出埋层201顶部；另一实施例中第二沟槽底部位于埋层区201内。
[0117]本实施例中，第二沟槽底部低于埋层区201顶部,也就是说,导电层217的底部低于埋层区201顶部，使得导电层217与埋层区201相连接，当半导体结构处于工作状态时，通过导电层217外接电压而实现向埋层区201施加电压，从而增加埋层区201所包围的范围内载流子对衬底200的势垒，使得衬底200内的噪声耦合难以通过所述势垒进入掺杂阱218内，提高半导体结构的抗噪声能力。并且，第二沟槽底部位于埋层区201边界。
[0118]所述导电层217的材料为掺杂的多晶硅，且导电层217的掺杂类型与埋层区201的掺杂类型相同，导电层217的掺杂类型为N型掺杂或P型掺杂。为了减小导电层217对半导体结构电阻的影响，通常导电层217内的掺杂离子含量较高，从而使导电层217具有较小的电阻。
[0119]本实施例中，第二沟槽的宽度大于第一沟槽和第三沟槽的宽度，且在第二沟槽的侧壁形成有隔离层219，所述第二沟槽侧壁处的隔离层219可阻挡第二沟槽侧壁处导电层217的离子扩散。并且，由于第一沟槽和第三沟槽的宽度较小，可减小半导体结构的面积，满足半导体的小型化发展趋势。
[0120]所述阻挡层216的材料为氧化硅、氮化硅或氮氧化硅。位于第一沟槽和第二沟槽内的阻挡层216既可阻挡导电层217底部区域的离子扩散，也可阻挡导电层217侧壁区域的离子扩散，防止导电层217内的掺杂离子扩散至不期望区域，与不期望区域发生电连接或击穿，从而提高半导体结构的可靠性和电学性能。
[0121]由于阻挡层216可起到阻挡导电层217内掺杂离子的扩散，通过设置阻挡层216以及导电层217的位置和宽度，可以使阻挡层216、导电层217与掺杂阱218之间的距离较近，阻挡层216和导电层217占芯片面积较小，满足半导体小型化、微型化的发展趋势。
[0122]所述掺杂阱218的掺杂类型与埋层区201的掺杂类型可以相同或相反。
[0123]综上，本发明提供的半导体结构的技术方案具有以下优点:
[0124]首先，本发明的半导体结构包括位于衬底内的埋层区，位于衬底内的第一沟槽、第二沟槽和第三沟槽，且第一沟槽和第三沟槽分别位于第二沟槽两侧，第二沟槽底部至少暴露出埋层区顶部；填充满第二沟槽的导电层，导电层与埋层区相连接，在导电层和埋层区包围的衬底内具有掺杂阱；在半导体结构处于工作状态时，通过导电层向埋层区施加电压，增加埋层区所述包围的载流子对衬底的势垒，所述势垒的增加使得衬底内的噪声扩散至掺杂阱的能力降低，从而提高半导体结构的抗噪声能力；并且，第一沟槽和第三沟槽分别位于第二沟槽两侧，且具有填充满第一沟槽和第三沟槽的阻挡层，所述阻挡层阻挡导电层内的掺杂离子扩散至掺杂阱，防止导电层内掺杂离子与掺杂阱距离过近，从而提高半导体结构的可靠性和电学性能。
[0125]其次，第二沟槽的宽度大于第一沟槽和第三沟槽的宽度，使得第一沟槽和第三沟槽占芯片面积较小，即阻挡层占芯片面积较小，从而使得半导体结构满足小型化、微型化的发展趋势。
[0126]再次，第二沟槽侧壁具有隔离层，所述隔离层进一步防止导电层侧壁处掺杂离子的扩散，从而进一步提高半导体结构的可靠性和电学性能。
[0127]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【主权项】
1.一种半导体结构的形成方法，其特征在于，包括: 提供衬底； 在所述衬底内形成埋层区，所述埋层区具有导电性能，且所述埋层区内具有掺杂离子; 刻蚀去除部分厚度的衬底，在所述衬底内形成环形的第一沟槽、第二沟槽以及第三沟槽，所述第一沟槽和第三沟槽分别位于第二沟槽的两侧，且第二沟槽底部至少暴露出埋层区顶部； 形成填充满所述第一沟槽和第三沟槽的阻挡层； 形成填充满所述第二沟槽的导电层，所述导电层与埋层区相连接，且所述导电层的掺杂类型与埋层区的掺杂类型相同； 在所述导电层和埋层区包围的衬底内形成掺杂阱； 在所述掺杂阱表面形成栅极结构； 在所述栅极结构两侧的掺杂阱内形成掺杂区，对掺杂区进行退火处理。2.根据权利要求1所述半导体结构的形成方法，其特征在于，所述第一沟槽和第二沟槽间的距离、第三沟槽和第二沟槽间的距离均为10埃至1000埃。3.根据权利要求1所述半导体结构的形成方法，其特征在于，所述第二沟槽底部为至少暴露出埋层区顶部包括:第二沟槽底部暴露出埋层区顶部；第二沟槽底部位于埋层区内。4.根据权利要求1所述半导体结构的形成方法，其特征在于，所述第二沟槽底部位于埋层区边界。5.根据权利要求1所述半导体结构的形成方法，其特征在于，所述第一沟槽和第三沟槽的宽度小于第二沟槽的宽度。6.根据权利要求1所述半导体结构的形成方法，其特征在于，还包括步骤:在形成填充满所述第一沟槽和第三沟槽的阻挡层的同时，在第二沟槽底部和侧壁形成隔离层；去除位于第二沟槽底部的隔离层，暴露出第二沟槽底部的埋层区。7.根据权利要求1所述半导体结构的形成方法，其特征在于，所述阻挡层的材料为氧化硅、氮化硅或氮氧化硅。8.根据权利要求1所述半导体结构的形成方法，其特征在于，采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述阻挡层。9.根据权利要求8所述半导体结构的形成方法，其特征在于，所述化学气相沉积工艺的工艺参数为:反应气体包括硅源气体和氧源气体，其中，硅源气体为TEOS或SiH4，氧源气体为O2或O3,娃源气体流量为1sccm至10sccm,氧源气体流量为50sccm至10sccm,射频功率为2000瓦至4000瓦，偏置功率为1000瓦至2500瓦。10.根据权利要求1所述半导体结构的形成方法，其特征在于，所述第一沟槽和第三沟槽的底部低于埋层区顶部。11.根据权利要求1所述半导体结构的形成方法，其特征在于，所述第一沟槽、第二沟槽和第三沟槽为在同一道工艺步骤中形成的。12.根据权利要求1所述半导体结构的形成方法，其特征在于，所述导电层的材料为掺杂的多晶硅。13.一种半导体结构，其特征在于，包括: 衬底； 位于衬底内的埋层区，所述埋层区具有导电性能，且所述埋层区内具有掺杂离子； 位于衬底内的环形的第一沟槽、第二沟槽和第三沟槽，且所述第一沟槽和第三沟槽分别位于第二沟槽两侧，且所述第二沟槽底部至少暴露出埋层区顶部； 填充满所述第一沟槽和第三沟槽的阻挡层； 填充满所述第二沟槽的导电层，所述导电层与埋层区相连接，且所述导电层的掺杂类型与埋层区的掺杂类型相同； 位于导电层和埋层区包围的衬底内的掺杂讲； 位于掺杂讲表面的栅极结构； 位于栅极结构两侧的掺杂阱内的掺杂区。14.根据权利要求13所述半导体结构，其特征在于，所述第一沟槽和第二沟槽间的距离、第三沟槽和第二沟槽间的距离均为10埃至1000埃。15.根据权利要求13所述半导体结构，其特征在于，所述第二沟槽底部为至少暴露出埋层区顶部包括:第二沟槽底部暴露出埋层区顶部；第二沟槽底部位于埋层区内。16.根据权利要求13所述半导体结构，其特征在于，所述第二沟槽底部位于埋层区边界。17.根据权利要求13所述半导体结构，其特征在于，所述第二沟槽的宽度大于第一沟槽和第三沟槽的宽度。18.根据权利要求13所述半导体结构，其特征在于，所述第二沟槽的侧壁具有隔离层。19.根据权利要求13所述半导体结构，其特征在于，所述第一沟槽和第三沟槽的底部低于埋层区顶部。20.根据权利要求13所述半导体结构，其特征在于，所述阻挡层的材料为氧化硅、氮化硅或氮氧化硅。
【专利摘要】一种半导体结构及其形成方法，其中半导体结构的形成方法包括：提供衬底；在衬底内形成埋层区，埋层区具有导电性能；刻蚀去除部分厚度的衬底，在衬底内形成环形的第一沟槽、第二沟槽以及第三沟槽，第一沟槽和第三沟槽分别位于第二沟槽的两侧，第二沟槽底部为至少暴露出埋层区顶部；形成填充满第一沟槽和第三沟槽的阻挡层；形成填充满第二沟槽的导电层，导电层与埋层区相连接，且导电层的掺杂类型与埋层区的掺杂类型相同；在导电层和埋层区包围的衬底内形成掺杂阱。本发明在提高半导体结构抗噪声能力的同时，阻挡导电层内掺杂离子的扩散，避免掺杂离子过于靠近掺杂阱，从而提高半导体结构的电学性能和可靠性。
【IPC分类】H01L23/58
【公开号】CN104900631
【申请号】CN201410076994
【发明人】杨广立, 王刚宁, 俞谦荣, 冯喆韻, 刘丽, 唐凌, 戴执中, 孙泓
【申请人】中芯国际集成电路制造(上海)有限公司, 中芯国际集成电路制造(北京)有限公司
【公开日】2015年9月9日
【申请日】2014年3月4日
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