Finfet密封环的制作方法
Finfet密封环的制作方法
【技术领域】
[0001]本发明总体涉及半导体技术领域，更具体地，涉及FINFET密封环。
【背景技术】
[0002]在半导体技术中，通过各种制造步骤处理半导体晶圆以形成集成电路。通常，在相同半导体晶圆上形成若干个电路。然后划切晶圆以从晶圆上切除电路。
[0003]为了保护电路不受破坏，在电路周围形成密封环。在包括电路的多个层的制造过程中形成密封环，密封环包括前段制程(FEOL)处理和后段制程(BEOL)处理。FEOL包括实际组件，诸如形成在半导体衬底上的晶体管、电容器、二极管和电阻器。BEOL包括对FEOL的组件提供布线的金属层互连件和通孔。
[0004]在BEOL处理期间，在电路周围形成固体金属层以形成用于该层级的部分密封环。类似地，在FEOL处理期间，在这些层级上形成部分密封环。在一些情况下，在密封环和电路之间形成隔离区。如果电路包括形成在鳍结构上方的栅极结构，则隔离区将具有伪部件，这些伪部件包括伪栅极和伪鳍结构。
[0005]因此，期望密封环设计和隔离区设计可以提供高质量的密封且对密封圈内的电路无不利影响。
【发明内容】
[0006]为了解决现有技术中的问题，本发明提供了一种半导体器件，包括:第一前段制程(FEOL)密封环，位于衬底上，所述第一 FEOL密封环包括环形鳍状结构；集成电路，形成在所述衬底上，通过所述第一 FEOL密封环限制所述集成电路；隔离区，位于所述第一 FEOL密封环和所述集成电路之间，所述隔离区包括一组鳍结构，每个所述鳍结构都面向相同的方向。
[0007]在上述半导体器件中，还包括:在所述鳍结构上方形成的伪栅极结构。
[0008]在上述半导体器件中，还包括:在所述鳍结构上方形成的伪栅极结构；其中，将位于所述隔离区内的所述鳍结构分组成单元。
[0009]在上述半导体器件中，还包括:在所述鳍结构上方形成的伪栅极结构；其中，将位于所述隔离区内的所述鳍结构分组成单元；每个所述单元都包括在所述鳍结构的边上形成的至少一个伪栅极结构。
[0010]在上述半导体器件中，还包括:在所述鳍结构上方形成的伪栅极结构；在所述鳍结构的端部上形成所述伪栅极结构，所述伪栅极结构延伸越过所述鳍结构的端部。
[0011]在上述半导体器件中，还包括:在所述鳍结构上方形成的伪栅极结构；所述单元放置成行，邻近的行彼此偏移。
[0012]在上述半导体器件中，其中，所述第一 FEOL密封环包括内侧金属线和外侧金属线以及位于所述内侧金属线与所述外侧金属线之间的空间，所述环形鳍状结构位于所述空间内。
[0013]在上述半导体器件中，还包括:在所述环形鳍状结构上方形成的伪栅极结构。
[0014]在上述半导体器件中，其中，所述鳍结构平行于所述第一 FEOL密封环的第一内侧边并且垂直于所述第一 FEOL密封环的第二内侧边，所述第二内侧边垂直于所述第一内侧边。
[0015]在上述半导体器件中，其中，所述鳍结构平行于所述第一 FEOL密封环的第一内侧边并且垂直于所述第一 FEOL密封环的第二内侧边，所述第二内侧边垂直于所述第一内侧边；还包括:在所述鳍结构上方形成的伪栅极结构，所述伪栅极结构垂直于所述鳍结构。
[0016]在上述半导体器件中，还包括:环绕所述第一 FEOL密封环的第二密封环。
[0017]在上述半导体器件中，其中，所述鳍结构的宽度基本上相似于所述密封环内的所述环形鳍状结构的宽度。
[0018]根据本发明的另一个方面，提供了一种在半导体晶圆上形成的集成电路，所述集成电路包括:前段制程(FEOL)电路，形成在晶圆上；第一密封环，限制所述FEOL电路，所述密封环包括多个同心环形鳍状结构；以及隔离区，位于所述第一密封环和所述电路之间，所述隔离区包括沿着所述第一密封环的内圆周形成的多个鳍结构单元，每个所述鳍结构单元包括:一系列的鳍结构，均面向相同的方向；和至少一个伪栅极，形成在所述鳍结构上方；其中，来自每个所述鳍结构单元的每个所述鳍结构都面向相同的方向。
[0019]在上述集成电路中，其中，所述密封环包括内侧金属线和外侧金属线以及位于所述内侧金属线与所述外侧金属线之间的空间，所述环形鳍状结构位于所述空间内。
[0020]在上述集成电路中，其中，所述密封环包括内侧金属线和外侧金属线以及位于所述内侧金属线与所述外侧金属线之间的空间，所述环形鳍状结构位于所述空间内；还包括:伪栅极结构，形成在所述环形鳍状结构上方，以及第二密封环，环绕所述第一密封环，所述第二密封环包括同心环形鳍状结构。
[0021]在上述集成电路中，其中，所述密封环包括内侧金属线和外侧金属线以及位于所述内侧金属线与所述外侧金属线之间的空间，所述环形鳍状结构位于所述空间内；还包括:伪栅极结构，形成在所述环形鳍状结构上方，以及第二密封环，环绕所述第一密封环，所述第二密封环包括同心环形鳍状结构；其中，所述鳍状结构的尺寸基本上相似于所述鳍结构的尺寸；以及其中，位于所述密封环内的所述伪栅极结构的尺寸基本上相似于位于所述隔离区内的所述伪栅极结构的尺寸。
[0022]在上述集成电路中，其中，所述隔离区的宽度为约4微米至8微米。
[0023]根据本发明的又一个方面，提供了一种制造半导体器件的方法，所述方法包括:在半导体衬底上形成集成电路；形成限制所述集成电路的密封环，所述密封环包括一组同心环形鳍状结构；在所述密封环的内圆周和所述集成电路之间的隔离区内形成一组鳍结构，每个所述鳍结构都面向相同的方向；以及在所述鳍结构上方形成多个伪栅极。
[0024]在上述方法中，其中，所述环形鳍状结构位于所述密封环的外侧金属线和所述密封环的内侧金属线之间。
[0025]在上述方法中，还包括:形成限制所述第一密封环的第二密封环。
【附图说明】
[0026]当结合附图进行阅读时，从以下详细描述可以更好地理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的论述，各个部件的尺寸可以任意地增大或缩小。
[0027]图1是根据一些实施例的示出了密封环的示例性顶视图的示意图。
[0028]图2A和图2B是根据一些实施例的示出了密封环和隔离区设计的示例性顶视图的示意图。
[0029]图3A是根据一些实施例的示出了密封环和隔离区设计的示例性顶视图的示意图。
[0030]图3B是根据一些实施例的示出了图3A中所示部件的尺寸的示意图。
[0031]图4A至图4D是根据一些实施例的示出了用于形成密封环和相应的隔离区的示例性工艺的示意图。
[0032]图5A和图5B是根据一些实施例的示出了示例性密封环和隔离区的示意图。
[0033]图6是根据一些实施例的示出了用于形成密封环和隔离区的示例性方法的流程图。
【具体实施方式】
[0034]以下公开提供了许多用于实施本发明的不同特征的许多不同实施例或实例。下面描述了部件 和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者之上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简明和清楚，而且其本身没有规定所述各种实施例和/或结构之间的关系。
[0035]另外，为便于描述，在本文中可以使用诸如“在…之下”、“在…下方”、“下”、“在…之上”、“上”等的空间相对位置术语，以描述如图中所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且可以对本文中使用的空间相对位置描述符作相应的解释。
[0036]如上所述，期望密封环设计和隔离区设计可以提供高质量的密封并且对密封圈内的电路无不利影响。本发明描述的密封环实施原理包括在衬底的前段制程(FEOL)部分上形成密封环。密封环环绕形成集成电路的器件组件。隔离区位于器件组件和密封环之间。
[0037]隔离区包括在鳍结构上方形成的一组伪栅极器件。使用与形成用于密封环内的集成电路的真实栅极器件相同的工艺形成伪栅极器件。类似地，在用于形成集成电路的鳍结构的相同工艺期间形成隔离区的鳍结构。无论隔离区的鳍结构沿着密封环设置在什么位置，它们都面向相同的方向。例如，如果鳍结构与密封环的第一边平行，则鳍结构将与密封环的第二边(第二边垂直于第一边)垂直。
[0038]在整个隔离区中保持一致的鳍方向提供了较大的工艺窗口。改进的工艺窗口可以允许更自由地调整光刻工艺，该光刻工艺用于在隔离区和集成电路中均形成鳍结构。
[0039]图1是示出了密封环102的示例性顶视图的示意图。根据本实例，第一密封环102环绕一些集成电路106。将隔离区104形成在集成电路106和第一密封环102之间。在一些实例中，第二密封环108可以环绕第一密封环102。
[0040]集成电路106包括主要的器件组件，诸如电阻器、电容器和晶体管。使用各种方法将这些器件形成到衬底上。例如，通过形成栅极器件并掺杂邻近栅极器件的半导体衬底可以形成晶体管。将密封环102内的集成电路106设计成将从半导体晶圆上切除的其自己的
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[0041]密封环102用于保护集成电路106。具体地，当将集成电路106从晶圆上切除时，密封环102用作阻挡物来保护集成电路106。密封环102也可以防止水分或其他污染物对集成电路106产生不利影响。在制造FEOL组件和BEOL组件期间形成密封环102。例如，当形成BEOL的金属互连件时，在每层的电路周围形成金属环。因此，最终的密封环是在单个层上形成的多个环的结果。对于密封环102的FEOL部分，在集成电路106周围形成密封环102的金属环。另外，如将在下文中进行的更详细地描述，鳍结构和伪栅极结构形成在密封环102内。
[0042]密封环102包括垂直边110和水平边112。为了论述目的，将这些边参考作为垂直线110和水平线112。参考是指表示彼此间的关系而不代表参考之外的意思。
[0043]在集成电路106和第一密封环102之间形成隔离区104。隔离区104用作密封环的壁和集成电路106的器件组件之间的缓冲件。如将在下文中进行的更详细地描述，隔离区104包括鳍结构和伪栅极结构。
[0044]在一些实例中，可以具有环绕第一密封环102的第二密封环108。第二密封环108可以为第一密封环102内的集成电路106提供额外的保护。利用任意数量的密封环可以实现本文描述的原理。虽然示出的密封环102的拐角为90度角，但是在一些实施例中，拐角可以为圆形的或削减的。
[0045]图2A和图2B是示出了密封环和隔离区设计的示例性顶视图200的示意图。图2A示出了沿着垂直边(例如，图1中的边110)的密封环和隔离区的FEOL部分的顶视图。顶视图200示出了密封环202和隔离区204。
[0046]密封环202包括金属线206、鳍状结构208和伪栅极结构210。在密封环的内部和密封环的外部上均形成金属线206。金属线206可以限制集成电路。在一个实例中，内侧金属线可以在集成电路周围形成一个长环。外侧金属线也可以形成一个长环。称为鳍状结构208的原因是它们是在用于形成集成电路的FinFET器件的鳍结构的相同工艺期间形成的。但是，鳍状结构形成环，而不是在FinFET器件中使用的鳍结构的类型。鳍状结构208包括半导体材料，诸如硅或硅锗。可以由用于形成集成电路内的真实栅极结构的相同的材料制成伪栅极结构210。例如，伪栅极结构210可由多晶硅制成。
[0047]每个鳍状结构208都可以在密封环202的圆周周围形成环。这有助于将密封环202的内侧上的电路与密封圈202外部环境相隔离。伪栅极结构210可以以各种方式放置在鳍状结构208上方。在本实例中，在每隔一个的鳍状结构208上形成伪栅极结构210。邻近行的伪栅极结构210也可以彼此偏移。在各个实施例中，可以使用形成在鳍状结构208上方的伪栅极结构210的各种其他图案。
[0048]如上所述，一些集成电路可以具有一个以上的密封环。在这种情况下，每个密封环可以类似于图2A中所示的密封环。具体地，每个密封环都可以包括一组形成环的鳍状结构208。每隔一个的鳍状结构可以具有形成在其上的伪栅极结构210的行。在一些情况下，在多个密封环之间可以存在形成环的一些鳍状结构208。这些鳍状结构208可以或可以不具有形成在其上的伪栅极结构210。
[0049]隔离区204可包括多个单元212。每个单元包括一组鳍结构216。根据特定的示例性实例，在鳍结构216的边缘处形成隔离区的伪栅极结构214。单元212也可以放置成行，从而在接近密封环202的内部的位置形成环。在一些实施例中，并且如图2A所示，邻近行的单元可以彼此偏移。虽然仅示出了两行的单元，但是应当认识到，隔离区204可以具有多个行的单元。
[0050]根据特定的示例性实例，每个鳍结构216的宽度215可以在约0.048微米至0.14微米的范围内。这个宽度215可以等于密封环内的鳍状结构208的宽度。鳍结构216之间的距离213可以在约0.048微米至0.14微米的范围内。这可以与鳍状结构208之间的间隔稍微不同，鳍状结构208之间间隔可以在约0.14微米至0.4微米的范围内。伪栅极结构214的宽度211可以在约0.1微米至0.4微米的范围内。这可以与形成在密封环202内的伪栅极结构210的宽度相对应。邻近的单元212之间的距离217可以在约0.14微米至0.9微米的范围内。密封环202内的伪栅极结构210和邻近的鳍状结构208之间距离可以在约0.14微米和0.4微米的范围内。
[0051]图2B示出了沿着水平边(例如，图1中的边112)的密封环202和隔离区204的顶视图2 00。根据本实例，当密封环202的两条金属线206之间的鳍状结构208面向不同的方向以匹配这一边上的密封环202的方向时，隔离区的单元212面向相同的方向。具体地，鳍结构216现在平行于密封环202的边，而不垂直于密封环202。因此，无论隔离区204的单元212沿着密封环202放置在什么位置，鳍结构216都面向相同的方向。
[0052]可以在用于形成集成电路(例如，图1中的106)的FinFET(鳍式场效应晶体管)器件的鳍结构的相同工艺期间形成隔离区204的鳍结构216和密封环202的鳍状结构208。这种鳍结构可以用于在掺杂的衬底和栅极器件之间提供更好的连接。具体地，可以在掺杂的衬底上形成由掺杂的半导体制造的鳍结构。然后可以在这些鳍结构上方形成栅极器件。鳍结构使半导体材料和栅极材料之间的接触面积更大，从而带来更好的器件性能。
[0053]在与集成电路的器件的相同工艺期间，可以有效地形成密封环202和隔离区204的结构。具体地，用于形成电路的图案化的掩模可以包括用于密封环202和隔离区204的图案。因为隔离区的所有鳍结构216都面向相同的方向，所以工艺窗口较大。这意味着设置的用于形成鳍结构的工具的公差范围较大。当设置用于集成电路的工艺参数时，这允许了更大的灵活性。在一些实例中，用于集成电路内的finFET器件的所有鳍结构也与隔离区204内的鳍结构面向相同的方向。
[0054]此外，可以选择密封环内的伪栅极结构的密度以匹配集成电路内的真实栅极结构的平均密度。这样实现了更好的化学机械抛光(CMP)工艺窗口。CMP工艺用于平坦化衬底的表面。CMP工艺涉及具有小颗粒的料浆。基于将要抛光的材料的类型选择颗粒的尺寸。从而，对于特定的图案密度，可以调整CMP工艺。如果密封环202内的伪栅极结构的图案密度与真实栅极结构的图案密度相类似，则提供了更大的CMP工艺窗口。
[0055]如上所述，在一些实施例中，可以有一个以上的密封环。在具有第二密封环的情况下，可以以类似于图2A和图2B中示出的图案化第一密封环的方式来图案化第二密封环。具体地，第二密封环可以具有一组环形的鳍状结构且该环一直环绕密封环。此外，在鳍状结构上方的图案中可以形成一组伪栅极结构。
[0056]图3A是示出了密封环202设计和隔离区302设计的示例性顶视图300的示意图。根据本实例，可以将隔离区302的鳍结构304分成多个组308。每个组308可以具有彼此平行的多个鳍结构304。此外，每组可以包括多个伪栅极结构306。将伪栅极结构306放置为与鳍结构垂直。此外，鳍结构304的端部上的伪栅极结构306可以与鳍结构304的端部部分重叠。
[0057]图3A示出了沿着密封环202的垂直部分的隔离区302。当图3A的隔离区302邻近密封环202的水平部分时，鳍结构304将保持在水平位置，而密封环的鳍状结构208将由水平位置所取代，而非垂直位置。
[0058]图3B是示出了密封环和隔离区的各种尺寸的实例的示意图。根据本实例，密封环202的鳍状结构208的宽度314可以在约0.048微米至约0.14微米的范围内。这可以与隔离区302的鳍结构304的宽度328相对应。密封环202的伪栅极结构210的宽度316可以在约0.1微米至约0.4微米的范围内。这可以与隔离区302的伪栅极结构306的宽度334相对应。邻近的鳍结构304之间的距离326可以在约0.048微米至约0.14微米的范围内。但是，密封环202内的鳍状结构208之间的距离318可以在约0.14微米至约0.4微米的范围内。其上形成有伪栅极的邻近的鳍状结构208上的伪栅极结构210之间的距离324可以在约0.14微米至0.6微米的范围内。隔离区302的每隔一个伪栅极结构306之间的距离332可以在约0.14微米至约0.9微米的范围内。
[0059]伪栅极结构210和相邻的鳍状结构208之间的距离320可以在约0.09微米至约0.4微米的范围内。伪栅极结构210和金属线206之间的距离312可以在约0.14微米至约0.4微米的范围内。隔离区302的邻近的伪栅极结构306之间的距离330可以在约0.065微米至约0.4微米的范围内。隔离区302的鳍结构304的端部和隔离区302的边之间的距离336可以在约0.036微米至约0.14微米的范围内。鳍状结构208的边和形成在其上的伪栅极结构210的边之间的距离322可以在约0.05微米至约0.4微米的范围内。结合图3A的密封环202描述的尺寸可以与图2A和图2B的密封环202的尺寸相对应。
[0060]图4A至图4D是示出了用于形成密封环和相应的隔离区的示例性工艺的示意图。图4A示出了在密封环410和隔离区内的部件的形成。图4A是垂直边(例如，图1中的边110)的截面图。因此，隔离区的鳍结构垂直于密封环的鳍状结构。
[0061]参考图4A，衬底402可以是诸如硅402的半导体衬底。半导体层404是将最终形成鳍结构的层。可以通过外延生长在衬底402上生长半导体层404。半导体层404可以包括合适的半导体材料，诸如硅、锗硅或其他合适的半导体材料。沉积并图案化介电材料层(也称为芯轴层)406以作为硬掩模。通过诸如化学汽相沉积(CVD)的合适的工艺将芯轴层406淀积到半导体层404上。然后如图所示，图案化芯轴层406。可以通过标准光刻处理方法完成芯轴层406的图案化。
[0062]仍参考图4A,在图案化的芯轴层406上形成另一材料层408,并且另一材料层408基本上共形于顶面轮廓。具体地，将材料层408形成在芯轴层的间隙内的半导体层404上，并且进一步形成在芯轴层406的顶部以及芯轴层406的侧壁上。在一些实施例中，该材料层408包括底部抗反射涂(BARC)层或其他合适的材料。此外，在BARC层408上形成光刻胶层409，使得光刻胶层409不覆盖材料层408的顶部。这可以通过部分去除光刻胶层409的顶部或可选地通过调整用于形成光刻胶层409的旋涂工艺来实现。
[0063]参考图4B，通过合适的工艺去除材料层408的顶部，诸如通过蚀刻工艺或可选地通过化学机械抛光(CMP)工艺选择性地去除未被光刻胶层409覆盖的材料层408，从而暴露芯轴部件406。这实现了芯轴层406的去除。此后，通过湿剥离或等离子体灰化去除光刻胶层409。然后通过诸如选择性蚀刻的合适的工艺去除芯轴部件406。具体地，使用蚀刻工艺只去除了芯轴材料406而不去除材料层408。
[0064]在一些可选实施例中，材料层408包括与芯轴层406不同的介电材料。材料层408沉积在芯轴层406的侧壁和顶部上，然后通过各向异性蚀刻(诸如干刻蚀)部分地去除材料层408，从而在芯轴层406的侧壁上形成间隔件。因此，图案化的材料层408限定了鳍状有源区的区域。
[0065]参考图4C，示出了去除了部分半导体层404的蚀刻工艺。该蚀刻也可以是去除了半导体材料404而不去除材料层408的选择性蚀刻。在蚀刻工艺完成之后,可以去除材料层 408。
[0066]图4D示出了形成的浅沟槽隔离(STI)结构418以及在鳍结构420上方形 成的伪栅极结构416。可以通过合适的工艺形成STI结构418。在一些实施例中，通过包括沉积、CMP和回蚀刻的工艺形成STI结构418。通过合适的工艺形成伪栅极结构416，合适的工艺诸如包括沉积和图案化的工艺。图案化进一步包括光刻工艺和蚀刻。在一些实例中，伪栅极结构416包括栅极介电层和设置在栅极介电层上的栅电极层。栅极介电层可以包括氧化硅或其他合适的介电材料。栅电极层可以包括多晶硅或其他导电材料。应该注意的是，图4A至图4D中的部件未按比例绘制。相反，部件仅仅用于示出的目的。
[0067]图5A和图5B是示出了密封环和隔离区设计500的示意图。具体地，如图5A和图5B所示，在设计500中，环形鳍状结构502和单元504交替布置。
[0068]图5A示出了密封环截面502的垂直部分。具体地，单元504的鳍结构垂直于密封环截面502的垂直部分。
[0069]图5B示出了密封环截面502的水平部分。具体地，单元504的鳍结构平行于密封环截面502的水平部分。因此，单元504的鳍结构在密封环截面502的不同部分面向相同的方向。虽然只示出了两次交替重复，但是不同的实施例可以包括额外的重复。此外，单元504可以是不同的设计。例如，单元504的设计可以改为与图3A示出的设计相类似。
[0070]图6是示出了用于形成密封环和隔离区的示例性方法的流程图。根据特定的示例性实例，方法600包括操作602:在半导体衬底上形成集成电路。集成电路可以包括诸如电阻器和晶体管的器件组件。晶体管可以包括finFET器件，finFET器件包括位于多个鳍结构上方的栅极结构。
[0071]方法还包括操作604:形成限制集成电路的密封环。因此，密封环可以完全环绕集成电路并且作为阻挡物来保护集成电路。密封环可以设计为在锯切期间当电路从半导体晶圆切除时，保护电路不发生开裂或断裂。密封环还设计为保护集成电路不受水分或其他污染物的破坏。
[0072]方法600还包括操作606:在密封环的内圆周和集成电路之间的隔离区内形成一组鳍结构，每个鳍结构都面向相同的方向。因此，尽管隔离区可以沿着密封环的内圆周布置，但是鳍结构将总是面向相同的方向。当形成隔离区的单元时，这将实现较大的工艺窗口。应该注意的是，操作502、504、和506可以在相同处理流程中同时实施。
[0073]方法600还包括操作608:在鳍结构上方形成多个伪栅极。可以将伪栅极形成为垂直于鳍结构。在一些实例中，可以在鳍结构的单元的端部上形成伪栅极。因此，伪栅极可以与鳍结构的端部部分地重叠。
[0074]根据一个实施例，一种半导体器件包括:位于衬底上的第一前段制程(FEOL)密封环，密封环包括环形鳍状结构；在衬底上形成的集成电路，第一密封环限制集成电路；位于密封环和集成电路之间的隔离区，隔离区包括一组鳍结构，每个鳍结构都面向相同的方向。
[0075]根据一个实施例，一种形成在半导体晶圆上的集成电路包括:形成在晶圆上的前段制程(FEOL)电路；限制FEOL电路的第一密封环，密封环包括多个同心环形鳍状结构；以及位于第一密封环和电路之间的隔离区，隔离区包括沿着第一密封环的内圆周形成的多个鳍结构单元，每个鳍结构单元包括:均面向相同方向的一系列鳍结构；以及在鳍结构上方形成的至少一个伪栅极。来自每个鳍结构单元的每个鳍结构都面向相同的方向。
[0076]根据一个实施例，一种制造半导体器件的方法包括:在半导体衬底上形成集成电路；形成限制集成电路的密封环，密封环包括一组同心环形鳍状结构；在密封环的内圆周和集成电路之间的隔离区内形成一组鳍结构，每个鳍结构都面向相同的方向；以及在鳍结构上方形成多个伪栅极。
[0077]上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于与本文所介绍的实施例实现相同的目的和/或获得相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，他们可以对本发明做出多种变化、替换以及改变。
【主权项】
1.一种半导体器件,包括: 第一前段制程(FEOL)密封环，位于衬底上，所述第一 FEOL密封环包括环形鳍状结构； 集成电路，形成在所述衬底上，通过所述第一 FEOL密封环限制所述集成电路； 隔离区，位于所述第一 FEOL密封环和所述集成电路之间，所述隔离区包括一组鳍结构，每个所述鳍结构都面向相同的方向。2.根据权利要求1所述的半导体器件，还包括:在所述鳍结构上方形成的伪栅极结构。3.根据权利要求2所述的半导体器件，其中，将位于所述隔离区内的所述鳍结构分组成单元。4.根据权利要求3所述的半导体器件，其中，每个所述单元都包括在所述鳍结构的边上形成的至少一个伪栅极结构。5.根据权利要求2所述的半导体器件，其中，在所述鳍结构的端部上形成所述伪栅极结构，所述伪栅极结构延伸越过所述鳍结构的端部。6.根据权利要求2所述的半导体器件，其中，所述单元放置成行，邻近的行彼此偏移。7.根据权利要求1所述的半导体器件，其中，所述第一FEOL密封环包括内侧金属线和外侧金属线以及位于所述内侧金属线与所述外侧金属线之间的空间，所述环形鳍状结构位于所述空间内。8.根据权利要求1所述的半导体器件，还包括:在所述环形鳍状结构上方形成的伪栅极结构。9.一种在半导体晶圆上形成的集成电路，所述集成电路包括: 前段制程(FEOL)电路，形成在晶圆上； 第一密封环，限制所述FEOL电路，所述密封环包括多个同心环形鳍状结构；以及隔离区，位于所述第一密封环和所述电路之间，所述隔离区包括沿着所述第一密封环的内圆周形成的多个鳍结构单元，每个所述鳍结构单元包括: 一系列的鳍结构，均面向相同的方向；和 至少一个伪栅极，形成在所述鳍结构上方； 其中，来自每个所述鳍结构单元的每个所述鳍结构都面向相同的方向。10.一种制造半导体器件的方法，所述方法包括: 在半导体衬底上形成集成电路； 形成限制所述集成电路的密封环，所述密封环包括一组同心环形鳍状结构； 在所述密封环的内圆周和所述集成电路之间的隔离区内形成一组鳍结构，每个所述鳍结构都面向相同的方向；以及 在所述鳍结构上方形成多个伪栅极。
【专利摘要】一种半导体器件包括：位于衬底上的第一前段制程(FEOL)密封环，密封环包括环形鳍状结构；在衬底上形成的集成电路，通过第一密封环限制集成电路；位于密封环和集成电路之间的隔离区，隔离区包括一组鳍结构，每个鳍结构都面向相同的方向。本发明还提供了FINFET密封环。
【IPC分类】H01L23/00, H01L21/77, H01L27/02
【公开号】CN104900641
【申请号】CN201410239158
【发明人】于宗源, 陈宪伟
【申请人】台湾积体电路制造股份有限公司
【公开日】2015年9月9日
【申请日】2014年5月30日
【公告号】US20150255593
【技术领域】
[0001]本发明总体涉及半导体技术领域，更具体地，涉及FINFET密封环。
【背景技术】
[0002]在半导体技术中，通过各种制造步骤处理半导体晶圆以形成集成电路。通常，在相同半导体晶圆上形成若干个电路。然后划切晶圆以从晶圆上切除电路。
[0003]为了保护电路不受破坏，在电路周围形成密封环。在包括电路的多个层的制造过程中形成密封环，密封环包括前段制程(FEOL)处理和后段制程(BEOL)处理。FEOL包括实际组件，诸如形成在半导体衬底上的晶体管、电容器、二极管和电阻器。BEOL包括对FEOL的组件提供布线的金属层互连件和通孔。
[0004]在BEOL处理期间，在电路周围形成固体金属层以形成用于该层级的部分密封环。类似地，在FEOL处理期间，在这些层级上形成部分密封环。在一些情况下，在密封环和电路之间形成隔离区。如果电路包括形成在鳍结构上方的栅极结构，则隔离区将具有伪部件，这些伪部件包括伪栅极和伪鳍结构。
[0005]因此，期望密封环设计和隔离区设计可以提供高质量的密封且对密封圈内的电路无不利影响。
【发明内容】
[0006]为了解决现有技术中的问题，本发明提供了一种半导体器件，包括:第一前段制程(FEOL)密封环，位于衬底上，所述第一 FEOL密封环包括环形鳍状结构；集成电路，形成在所述衬底上，通过所述第一 FEOL密封环限制所述集成电路；隔离区，位于所述第一 FEOL密封环和所述集成电路之间，所述隔离区包括一组鳍结构，每个所述鳍结构都面向相同的方向。
[0007]在上述半导体器件中，还包括:在所述鳍结构上方形成的伪栅极结构。
[0008]在上述半导体器件中，还包括:在所述鳍结构上方形成的伪栅极结构；其中，将位于所述隔离区内的所述鳍结构分组成单元。
[0009]在上述半导体器件中，还包括:在所述鳍结构上方形成的伪栅极结构；其中，将位于所述隔离区内的所述鳍结构分组成单元；每个所述单元都包括在所述鳍结构的边上形成的至少一个伪栅极结构。
[0010]在上述半导体器件中，还包括:在所述鳍结构上方形成的伪栅极结构；在所述鳍结构的端部上形成所述伪栅极结构，所述伪栅极结构延伸越过所述鳍结构的端部。
[0011]在上述半导体器件中，还包括:在所述鳍结构上方形成的伪栅极结构；所述单元放置成行，邻近的行彼此偏移。
[0012]在上述半导体器件中，其中，所述第一 FEOL密封环包括内侧金属线和外侧金属线以及位于所述内侧金属线与所述外侧金属线之间的空间，所述环形鳍状结构位于所述空间内。
[0013]在上述半导体器件中，还包括:在所述环形鳍状结构上方形成的伪栅极结构。
[0014]在上述半导体器件中，其中，所述鳍结构平行于所述第一 FEOL密封环的第一内侧边并且垂直于所述第一 FEOL密封环的第二内侧边，所述第二内侧边垂直于所述第一内侧边。
[0015]在上述半导体器件中，其中，所述鳍结构平行于所述第一 FEOL密封环的第一内侧边并且垂直于所述第一 FEOL密封环的第二内侧边，所述第二内侧边垂直于所述第一内侧边；还包括:在所述鳍结构上方形成的伪栅极结构，所述伪栅极结构垂直于所述鳍结构。
[0016]在上述半导体器件中，还包括:环绕所述第一 FEOL密封环的第二密封环。
[0017]在上述半导体器件中，其中，所述鳍结构的宽度基本上相似于所述密封环内的所述环形鳍状结构的宽度。
[0018]根据本发明的另一个方面，提供了一种在半导体晶圆上形成的集成电路，所述集成电路包括:前段制程(FEOL)电路，形成在晶圆上；第一密封环，限制所述FEOL电路，所述密封环包括多个同心环形鳍状结构；以及隔离区，位于所述第一密封环和所述电路之间，所述隔离区包括沿着所述第一密封环的内圆周形成的多个鳍结构单元，每个所述鳍结构单元包括:一系列的鳍结构，均面向相同的方向；和至少一个伪栅极，形成在所述鳍结构上方；其中，来自每个所述鳍结构单元的每个所述鳍结构都面向相同的方向。
[0019]在上述集成电路中，其中，所述密封环包括内侧金属线和外侧金属线以及位于所述内侧金属线与所述外侧金属线之间的空间，所述环形鳍状结构位于所述空间内。
[0020]在上述集成电路中，其中，所述密封环包括内侧金属线和外侧金属线以及位于所述内侧金属线与所述外侧金属线之间的空间，所述环形鳍状结构位于所述空间内；还包括:伪栅极结构，形成在所述环形鳍状结构上方，以及第二密封环，环绕所述第一密封环，所述第二密封环包括同心环形鳍状结构。
[0021]在上述集成电路中，其中，所述密封环包括内侧金属线和外侧金属线以及位于所述内侧金属线与所述外侧金属线之间的空间，所述环形鳍状结构位于所述空间内；还包括:伪栅极结构，形成在所述环形鳍状结构上方，以及第二密封环，环绕所述第一密封环，所述第二密封环包括同心环形鳍状结构；其中，所述鳍状结构的尺寸基本上相似于所述鳍结构的尺寸；以及其中，位于所述密封环内的所述伪栅极结构的尺寸基本上相似于位于所述隔离区内的所述伪栅极结构的尺寸。
[0022]在上述集成电路中，其中，所述隔离区的宽度为约4微米至8微米。
[0023]根据本发明的又一个方面，提供了一种制造半导体器件的方法，所述方法包括:在半导体衬底上形成集成电路；形成限制所述集成电路的密封环，所述密封环包括一组同心环形鳍状结构；在所述密封环的内圆周和所述集成电路之间的隔离区内形成一组鳍结构，每个所述鳍结构都面向相同的方向；以及在所述鳍结构上方形成多个伪栅极。
[0024]在上述方法中，其中，所述环形鳍状结构位于所述密封环的外侧金属线和所述密封环的内侧金属线之间。
[0025]在上述方法中，还包括:形成限制所述第一密封环的第二密封环。
【附图说明】
[0026]当结合附图进行阅读时，从以下详细描述可以更好地理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的论述，各个部件的尺寸可以任意地增大或缩小。
[0027]图1是根据一些实施例的示出了密封环的示例性顶视图的示意图。
[0028]图2A和图2B是根据一些实施例的示出了密封环和隔离区设计的示例性顶视图的示意图。
[0029]图3A是根据一些实施例的示出了密封环和隔离区设计的示例性顶视图的示意图。
[0030]图3B是根据一些实施例的示出了图3A中所示部件的尺寸的示意图。
[0031]图4A至图4D是根据一些实施例的示出了用于形成密封环和相应的隔离区的示例性工艺的示意图。
[0032]图5A和图5B是根据一些实施例的示出了示例性密封环和隔离区的示意图。
[0033]图6是根据一些实施例的示出了用于形成密封环和隔离区的示例性方法的流程图。
【具体实施方式】
[0034]以下公开提供了许多用于实施本发明的不同特征的许多不同实施例或实例。下面描述了部件 和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者之上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简明和清楚，而且其本身没有规定所述各种实施例和/或结构之间的关系。
[0035]另外，为便于描述，在本文中可以使用诸如“在…之下”、“在…下方”、“下”、“在…之上”、“上”等的空间相对位置术语，以描述如图中所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且可以对本文中使用的空间相对位置描述符作相应的解释。
[0036]如上所述，期望密封环设计和隔离区设计可以提供高质量的密封并且对密封圈内的电路无不利影响。本发明描述的密封环实施原理包括在衬底的前段制程(FEOL)部分上形成密封环。密封环环绕形成集成电路的器件组件。隔离区位于器件组件和密封环之间。
[0037]隔离区包括在鳍结构上方形成的一组伪栅极器件。使用与形成用于密封环内的集成电路的真实栅极器件相同的工艺形成伪栅极器件。类似地，在用于形成集成电路的鳍结构的相同工艺期间形成隔离区的鳍结构。无论隔离区的鳍结构沿着密封环设置在什么位置，它们都面向相同的方向。例如，如果鳍结构与密封环的第一边平行，则鳍结构将与密封环的第二边(第二边垂直于第一边)垂直。
[0038]在整个隔离区中保持一致的鳍方向提供了较大的工艺窗口。改进的工艺窗口可以允许更自由地调整光刻工艺，该光刻工艺用于在隔离区和集成电路中均形成鳍结构。
[0039]图1是示出了密封环102的示例性顶视图的示意图。根据本实例，第一密封环102环绕一些集成电路106。将隔离区104形成在集成电路106和第一密封环102之间。在一些实例中，第二密封环108可以环绕第一密封环102。
[0040]集成电路106包括主要的器件组件，诸如电阻器、电容器和晶体管。使用各种方法将这些器件形成到衬底上。例如，通过形成栅极器件并掺杂邻近栅极器件的半导体衬底可以形成晶体管。将密封环102内的集成电路106设计成将从半导体晶圆上切除的其自己的
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[0041]密封环102用于保护集成电路106。具体地，当将集成电路106从晶圆上切除时，密封环102用作阻挡物来保护集成电路106。密封环102也可以防止水分或其他污染物对集成电路106产生不利影响。在制造FEOL组件和BEOL组件期间形成密封环102。例如，当形成BEOL的金属互连件时，在每层的电路周围形成金属环。因此，最终的密封环是在单个层上形成的多个环的结果。对于密封环102的FEOL部分，在集成电路106周围形成密封环102的金属环。另外，如将在下文中进行的更详细地描述，鳍结构和伪栅极结构形成在密封环102内。
[0042]密封环102包括垂直边110和水平边112。为了论述目的，将这些边参考作为垂直线110和水平线112。参考是指表示彼此间的关系而不代表参考之外的意思。
[0043]在集成电路106和第一密封环102之间形成隔离区104。隔离区104用作密封环的壁和集成电路106的器件组件之间的缓冲件。如将在下文中进行的更详细地描述，隔离区104包括鳍结构和伪栅极结构。
[0044]在一些实例中，可以具有环绕第一密封环102的第二密封环108。第二密封环108可以为第一密封环102内的集成电路106提供额外的保护。利用任意数量的密封环可以实现本文描述的原理。虽然示出的密封环102的拐角为90度角，但是在一些实施例中，拐角可以为圆形的或削减的。
[0045]图2A和图2B是示出了密封环和隔离区设计的示例性顶视图200的示意图。图2A示出了沿着垂直边(例如，图1中的边110)的密封环和隔离区的FEOL部分的顶视图。顶视图200示出了密封环202和隔离区204。
[0046]密封环202包括金属线206、鳍状结构208和伪栅极结构210。在密封环的内部和密封环的外部上均形成金属线206。金属线206可以限制集成电路。在一个实例中，内侧金属线可以在集成电路周围形成一个长环。外侧金属线也可以形成一个长环。称为鳍状结构208的原因是它们是在用于形成集成电路的FinFET器件的鳍结构的相同工艺期间形成的。但是，鳍状结构形成环，而不是在FinFET器件中使用的鳍结构的类型。鳍状结构208包括半导体材料，诸如硅或硅锗。可以由用于形成集成电路内的真实栅极结构的相同的材料制成伪栅极结构210。例如，伪栅极结构210可由多晶硅制成。
[0047]每个鳍状结构208都可以在密封环202的圆周周围形成环。这有助于将密封环202的内侧上的电路与密封圈202外部环境相隔离。伪栅极结构210可以以各种方式放置在鳍状结构208上方。在本实例中，在每隔一个的鳍状结构208上形成伪栅极结构210。邻近行的伪栅极结构210也可以彼此偏移。在各个实施例中，可以使用形成在鳍状结构208上方的伪栅极结构210的各种其他图案。
[0048]如上所述，一些集成电路可以具有一个以上的密封环。在这种情况下，每个密封环可以类似于图2A中所示的密封环。具体地，每个密封环都可以包括一组形成环的鳍状结构208。每隔一个的鳍状结构可以具有形成在其上的伪栅极结构210的行。在一些情况下，在多个密封环之间可以存在形成环的一些鳍状结构208。这些鳍状结构208可以或可以不具有形成在其上的伪栅极结构210。
[0049]隔离区204可包括多个单元212。每个单元包括一组鳍结构216。根据特定的示例性实例，在鳍结构216的边缘处形成隔离区的伪栅极结构214。单元212也可以放置成行，从而在接近密封环202的内部的位置形成环。在一些实施例中，并且如图2A所示，邻近行的单元可以彼此偏移。虽然仅示出了两行的单元，但是应当认识到，隔离区204可以具有多个行的单元。
[0050]根据特定的示例性实例，每个鳍结构216的宽度215可以在约0.048微米至0.14微米的范围内。这个宽度215可以等于密封环内的鳍状结构208的宽度。鳍结构216之间的距离213可以在约0.048微米至0.14微米的范围内。这可以与鳍状结构208之间的间隔稍微不同，鳍状结构208之间间隔可以在约0.14微米至0.4微米的范围内。伪栅极结构214的宽度211可以在约0.1微米至0.4微米的范围内。这可以与形成在密封环202内的伪栅极结构210的宽度相对应。邻近的单元212之间的距离217可以在约0.14微米至0.9微米的范围内。密封环202内的伪栅极结构210和邻近的鳍状结构208之间距离可以在约0.14微米和0.4微米的范围内。
[0051]图2B示出了沿着水平边(例如，图1中的边112)的密封环202和隔离区204的顶视图2 00。根据本实例，当密封环202的两条金属线206之间的鳍状结构208面向不同的方向以匹配这一边上的密封环202的方向时，隔离区的单元212面向相同的方向。具体地，鳍结构216现在平行于密封环202的边，而不垂直于密封环202。因此，无论隔离区204的单元212沿着密封环202放置在什么位置，鳍结构216都面向相同的方向。
[0052]可以在用于形成集成电路(例如，图1中的106)的FinFET(鳍式场效应晶体管)器件的鳍结构的相同工艺期间形成隔离区204的鳍结构216和密封环202的鳍状结构208。这种鳍结构可以用于在掺杂的衬底和栅极器件之间提供更好的连接。具体地，可以在掺杂的衬底上形成由掺杂的半导体制造的鳍结构。然后可以在这些鳍结构上方形成栅极器件。鳍结构使半导体材料和栅极材料之间的接触面积更大，从而带来更好的器件性能。
[0053]在与集成电路的器件的相同工艺期间，可以有效地形成密封环202和隔离区204的结构。具体地，用于形成电路的图案化的掩模可以包括用于密封环202和隔离区204的图案。因为隔离区的所有鳍结构216都面向相同的方向，所以工艺窗口较大。这意味着设置的用于形成鳍结构的工具的公差范围较大。当设置用于集成电路的工艺参数时，这允许了更大的灵活性。在一些实例中，用于集成电路内的finFET器件的所有鳍结构也与隔离区204内的鳍结构面向相同的方向。
[0054]此外，可以选择密封环内的伪栅极结构的密度以匹配集成电路内的真实栅极结构的平均密度。这样实现了更好的化学机械抛光(CMP)工艺窗口。CMP工艺用于平坦化衬底的表面。CMP工艺涉及具有小颗粒的料浆。基于将要抛光的材料的类型选择颗粒的尺寸。从而，对于特定的图案密度，可以调整CMP工艺。如果密封环202内的伪栅极结构的图案密度与真实栅极结构的图案密度相类似，则提供了更大的CMP工艺窗口。
[0055]如上所述，在一些实施例中，可以有一个以上的密封环。在具有第二密封环的情况下，可以以类似于图2A和图2B中示出的图案化第一密封环的方式来图案化第二密封环。具体地，第二密封环可以具有一组环形的鳍状结构且该环一直环绕密封环。此外，在鳍状结构上方的图案中可以形成一组伪栅极结构。
[0056]图3A是示出了密封环202设计和隔离区302设计的示例性顶视图300的示意图。根据本实例，可以将隔离区302的鳍结构304分成多个组308。每个组308可以具有彼此平行的多个鳍结构304。此外，每组可以包括多个伪栅极结构306。将伪栅极结构306放置为与鳍结构垂直。此外，鳍结构304的端部上的伪栅极结构306可以与鳍结构304的端部部分重叠。
[0057]图3A示出了沿着密封环202的垂直部分的隔离区302。当图3A的隔离区302邻近密封环202的水平部分时，鳍结构304将保持在水平位置，而密封环的鳍状结构208将由水平位置所取代，而非垂直位置。
[0058]图3B是示出了密封环和隔离区的各种尺寸的实例的示意图。根据本实例，密封环202的鳍状结构208的宽度314可以在约0.048微米至约0.14微米的范围内。这可以与隔离区302的鳍结构304的宽度328相对应。密封环202的伪栅极结构210的宽度316可以在约0.1微米至约0.4微米的范围内。这可以与隔离区302的伪栅极结构306的宽度334相对应。邻近的鳍结构304之间的距离326可以在约0.048微米至约0.14微米的范围内。但是，密封环202内的鳍状结构208之间的距离318可以在约0.14微米至约0.4微米的范围内。其上形成有伪栅极的邻近的鳍状结构208上的伪栅极结构210之间的距离324可以在约0.14微米至0.6微米的范围内。隔离区302的每隔一个伪栅极结构306之间的距离332可以在约0.14微米至约0.9微米的范围内。
[0059]伪栅极结构210和相邻的鳍状结构208之间的距离320可以在约0.09微米至约0.4微米的范围内。伪栅极结构210和金属线206之间的距离312可以在约0.14微米至约0.4微米的范围内。隔离区302的邻近的伪栅极结构306之间的距离330可以在约0.065微米至约0.4微米的范围内。隔离区302的鳍结构304的端部和隔离区302的边之间的距离336可以在约0.036微米至约0.14微米的范围内。鳍状结构208的边和形成在其上的伪栅极结构210的边之间的距离322可以在约0.05微米至约0.4微米的范围内。结合图3A的密封环202描述的尺寸可以与图2A和图2B的密封环202的尺寸相对应。
[0060]图4A至图4D是示出了用于形成密封环和相应的隔离区的示例性工艺的示意图。图4A示出了在密封环410和隔离区内的部件的形成。图4A是垂直边(例如，图1中的边110)的截面图。因此，隔离区的鳍结构垂直于密封环的鳍状结构。
[0061]参考图4A，衬底402可以是诸如硅402的半导体衬底。半导体层404是将最终形成鳍结构的层。可以通过外延生长在衬底402上生长半导体层404。半导体层404可以包括合适的半导体材料，诸如硅、锗硅或其他合适的半导体材料。沉积并图案化介电材料层(也称为芯轴层)406以作为硬掩模。通过诸如化学汽相沉积(CVD)的合适的工艺将芯轴层406淀积到半导体层404上。然后如图所示，图案化芯轴层406。可以通过标准光刻处理方法完成芯轴层406的图案化。
[0062]仍参考图4A,在图案化的芯轴层406上形成另一材料层408,并且另一材料层408基本上共形于顶面轮廓。具体地，将材料层408形成在芯轴层的间隙内的半导体层404上，并且进一步形成在芯轴层406的顶部以及芯轴层406的侧壁上。在一些实施例中，该材料层408包括底部抗反射涂(BARC)层或其他合适的材料。此外，在BARC层408上形成光刻胶层409，使得光刻胶层409不覆盖材料层408的顶部。这可以通过部分去除光刻胶层409的顶部或可选地通过调整用于形成光刻胶层409的旋涂工艺来实现。
[0063]参考图4B，通过合适的工艺去除材料层408的顶部，诸如通过蚀刻工艺或可选地通过化学机械抛光(CMP)工艺选择性地去除未被光刻胶层409覆盖的材料层408，从而暴露芯轴部件406。这实现了芯轴层406的去除。此后，通过湿剥离或等离子体灰化去除光刻胶层409。然后通过诸如选择性蚀刻的合适的工艺去除芯轴部件406。具体地，使用蚀刻工艺只去除了芯轴材料406而不去除材料层408。
[0064]在一些可选实施例中，材料层408包括与芯轴层406不同的介电材料。材料层408沉积在芯轴层406的侧壁和顶部上，然后通过各向异性蚀刻(诸如干刻蚀)部分地去除材料层408，从而在芯轴层406的侧壁上形成间隔件。因此，图案化的材料层408限定了鳍状有源区的区域。
[0065]参考图4C，示出了去除了部分半导体层404的蚀刻工艺。该蚀刻也可以是去除了半导体材料404而不去除材料层408的选择性蚀刻。在蚀刻工艺完成之后,可以去除材料层 408。
[0066]图4D示出了形成的浅沟槽隔离(STI)结构418以及在鳍结构420上方形 成的伪栅极结构416。可以通过合适的工艺形成STI结构418。在一些实施例中，通过包括沉积、CMP和回蚀刻的工艺形成STI结构418。通过合适的工艺形成伪栅极结构416，合适的工艺诸如包括沉积和图案化的工艺。图案化进一步包括光刻工艺和蚀刻。在一些实例中，伪栅极结构416包括栅极介电层和设置在栅极介电层上的栅电极层。栅极介电层可以包括氧化硅或其他合适的介电材料。栅电极层可以包括多晶硅或其他导电材料。应该注意的是，图4A至图4D中的部件未按比例绘制。相反，部件仅仅用于示出的目的。
[0067]图5A和图5B是示出了密封环和隔离区设计500的示意图。具体地，如图5A和图5B所示，在设计500中，环形鳍状结构502和单元504交替布置。
[0068]图5A示出了密封环截面502的垂直部分。具体地，单元504的鳍结构垂直于密封环截面502的垂直部分。
[0069]图5B示出了密封环截面502的水平部分。具体地，单元504的鳍结构平行于密封环截面502的水平部分。因此，单元504的鳍结构在密封环截面502的不同部分面向相同的方向。虽然只示出了两次交替重复，但是不同的实施例可以包括额外的重复。此外，单元504可以是不同的设计。例如，单元504的设计可以改为与图3A示出的设计相类似。
[0070]图6是示出了用于形成密封环和隔离区的示例性方法的流程图。根据特定的示例性实例，方法600包括操作602:在半导体衬底上形成集成电路。集成电路可以包括诸如电阻器和晶体管的器件组件。晶体管可以包括finFET器件，finFET器件包括位于多个鳍结构上方的栅极结构。
[0071]方法还包括操作604:形成限制集成电路的密封环。因此，密封环可以完全环绕集成电路并且作为阻挡物来保护集成电路。密封环可以设计为在锯切期间当电路从半导体晶圆切除时，保护电路不发生开裂或断裂。密封环还设计为保护集成电路不受水分或其他污染物的破坏。
[0072]方法600还包括操作606:在密封环的内圆周和集成电路之间的隔离区内形成一组鳍结构，每个鳍结构都面向相同的方向。因此，尽管隔离区可以沿着密封环的内圆周布置，但是鳍结构将总是面向相同的方向。当形成隔离区的单元时，这将实现较大的工艺窗口。应该注意的是，操作502、504、和506可以在相同处理流程中同时实施。
[0073]方法600还包括操作608:在鳍结构上方形成多个伪栅极。可以将伪栅极形成为垂直于鳍结构。在一些实例中，可以在鳍结构的单元的端部上形成伪栅极。因此，伪栅极可以与鳍结构的端部部分地重叠。
[0074]根据一个实施例，一种半导体器件包括:位于衬底上的第一前段制程(FEOL)密封环，密封环包括环形鳍状结构；在衬底上形成的集成电路，第一密封环限制集成电路；位于密封环和集成电路之间的隔离区，隔离区包括一组鳍结构，每个鳍结构都面向相同的方向。
[0075]根据一个实施例，一种形成在半导体晶圆上的集成电路包括:形成在晶圆上的前段制程(FEOL)电路；限制FEOL电路的第一密封环，密封环包括多个同心环形鳍状结构；以及位于第一密封环和电路之间的隔离区，隔离区包括沿着第一密封环的内圆周形成的多个鳍结构单元，每个鳍结构单元包括:均面向相同方向的一系列鳍结构；以及在鳍结构上方形成的至少一个伪栅极。来自每个鳍结构单元的每个鳍结构都面向相同的方向。
[0076]根据一个实施例，一种制造半导体器件的方法包括:在半导体衬底上形成集成电路；形成限制集成电路的密封环，密封环包括一组同心环形鳍状结构；在密封环的内圆周和集成电路之间的隔离区内形成一组鳍结构，每个鳍结构都面向相同的方向；以及在鳍结构上方形成多个伪栅极。
[0077]上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于与本文所介绍的实施例实现相同的目的和/或获得相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，他们可以对本发明做出多种变化、替换以及改变。
【主权项】
1.一种半导体器件,包括: 第一前段制程(FEOL)密封环，位于衬底上，所述第一 FEOL密封环包括环形鳍状结构； 集成电路，形成在所述衬底上，通过所述第一 FEOL密封环限制所述集成电路； 隔离区，位于所述第一 FEOL密封环和所述集成电路之间，所述隔离区包括一组鳍结构，每个所述鳍结构都面向相同的方向。2.根据权利要求1所述的半导体器件，还包括:在所述鳍结构上方形成的伪栅极结构。3.根据权利要求2所述的半导体器件，其中，将位于所述隔离区内的所述鳍结构分组成单元。4.根据权利要求3所述的半导体器件，其中，每个所述单元都包括在所述鳍结构的边上形成的至少一个伪栅极结构。5.根据权利要求2所述的半导体器件，其中，在所述鳍结构的端部上形成所述伪栅极结构，所述伪栅极结构延伸越过所述鳍结构的端部。6.根据权利要求2所述的半导体器件，其中，所述单元放置成行，邻近的行彼此偏移。7.根据权利要求1所述的半导体器件，其中，所述第一FEOL密封环包括内侧金属线和外侧金属线以及位于所述内侧金属线与所述外侧金属线之间的空间，所述环形鳍状结构位于所述空间内。8.根据权利要求1所述的半导体器件，还包括:在所述环形鳍状结构上方形成的伪栅极结构。9.一种在半导体晶圆上形成的集成电路，所述集成电路包括: 前段制程(FEOL)电路，形成在晶圆上； 第一密封环，限制所述FEOL电路，所述密封环包括多个同心环形鳍状结构；以及隔离区，位于所述第一密封环和所述电路之间，所述隔离区包括沿着所述第一密封环的内圆周形成的多个鳍结构单元，每个所述鳍结构单元包括: 一系列的鳍结构，均面向相同的方向；和 至少一个伪栅极，形成在所述鳍结构上方； 其中，来自每个所述鳍结构单元的每个所述鳍结构都面向相同的方向。10.一种制造半导体器件的方法，所述方法包括: 在半导体衬底上形成集成电路； 形成限制所述集成电路的密封环，所述密封环包括一组同心环形鳍状结构； 在所述密封环的内圆周和所述集成电路之间的隔离区内形成一组鳍结构，每个所述鳍结构都面向相同的方向；以及 在所述鳍结构上方形成多个伪栅极。
【专利摘要】一种半导体器件包括：位于衬底上的第一前段制程(FEOL)密封环，密封环包括环形鳍状结构；在衬底上形成的集成电路，通过第一密封环限制集成电路；位于密封环和集成电路之间的隔离区，隔离区包括一组鳍结构，每个鳍结构都面向相同的方向。本发明还提供了FINFET密封环。
【IPC分类】H01L23/00, H01L21/77, H01L27/02
【公开号】CN104900641
【申请号】CN201410239158
【发明人】于宗源, 陈宪伟
【申请人】台湾积体电路制造股份有限公司
【公开日】2015年9月9日
【申请日】2014年5月30日
【公告号】US20150255593
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