复合半导体器件及其制造方法
复合半导体器件及其制造方法
【技术领域】
[0001] 本发明设及半导体器件W及制造工艺，尤其设及一种复合高压半导体器件及其制 造方法。
【背景技术】
[0002] 高压BCD炬ipolar-CMOS-DMO巧技术一般是指器件耐压在100VW上的BCD技术， 目前广泛应用在AC-DC电源、L邸驱动等领域。通常，要求功率器件的耐压达到500V到800V 不等。
[0003] LDM0S(lateraldoublediffusionM0巧晶体管器件是一种横向高压器件，在AC 交流应用中一般作为后面模块的驱动器件。通常，LDM0S晶体管器件的所有电极都在器件 表面，便于和低压电路部分集成设计。
[0004] 在AC交流应用中，驱动电路通常需要启动电路。在启动电路中，传统处理方式是， 启动电路是从整流桥输出端直接串联大电阻作为启动电阻，整流桥通过该大电阻给旁路电 容充电，直到启动电路开始工作。该种方式的缺点是，驱动电路正常工作后，启动电阻上仍 然要浪费一定的功耗，且外围方案中需要增加一个电阻元件，增加的整机的成本。另外一种 实现方式是利用启动电路本身集成高压器件来完成启动的功能，然后和VDM0S驱动器件通 过合封的方式封在同一封装体内。通常，启动电路中的高压器件制造为一个大圆球，和低压 驱动电路集成。但是，该种方式在小功率电源中提高了封装的成本，且启动电路中的大圆球 占到巧片很大的面积比例。
[0005] 因此，需要一种新型的高压器件，W解决上述问题。
【发明内容】
[0006] 本发明要解决的技术问题是提供一种复合半导体器件及其制造方法，该器件可W 用于启动电路，而且有利于节省版图面积，降低成本。
[0007] 为解决上述技术问题，本发明提供了一种复合半导体器件，包括：
[0008] 第一渗杂类型的半导体衬底；
[0009] 第二渗杂类型的外延层，位于所述半导体衬底上，所述第二渗杂类型与第一渗杂 类型相反；
[0010] 第二渗杂类型的高压阱，位于所述外延层内；
[0011] 第二渗杂类型的深阱，位于所述高压阱内；
[0012] 第一渗杂类型的第一阱，与所述高压阱并列地位于所述外延层内；
[0013] 第二渗杂类型的源极欧姆接触区，位于所述第一阱内；
[0014] 漏极欧姆接触区，位于所述深阱内；
[0015] 挤压电阻欧姆接触区，位于所述外延层内；
[0016] 靠近所述源极欧姆接触区的栅极，至少覆盖所述源极欧姆接触区与所述高压阱之 间的外延层；
[0017] 其中，所述源极欧姆接触区、漏极欧姆接触区和靠近所述源极欧姆接触区的栅极 形成晶体管的至少一部分，所述漏极欧姆接触区和挤压电阻欧姆接触区形成挤压电阻的至 少一部分。
[0018] 根据本发明的一个实施例，所述器件还包括；第一渗杂类型的降场层，与所述漏极 欧姆接触区并列地位于所述高压阱内。
[0019] 根据本发明的一个实施例，所述器件还包括；第一渗杂类型的埋层，位于所述半导 体衬底内，所述外延层覆盖所述埋层。
[0020] 根据本发明的一个实施例，所述器件还包括：
[0021] 场氧化层，至少覆盖所述高压阱的边界和漏极欧姆接触区之间的外延层；
[0022] 靠近所述漏极欧姆接触区的栅极，覆盖所述场氧化层的一部分。
[0023] 根据本发明的一个实施例，所述器件还包括：
[0024] 第一渗杂类型的隔离环，与所述高压阱并列地位于所述外延层内；
[00巧]地电位接触区，位于所述隔离环内。
[0026] 根据本发明的一个实施例，所述器件还包括；体接触区，与所述源极欧姆接触区并 列地位于所述第一阱内。
[0027] 根据本发明的一个实施例，所述隔离环和紧邻的第一阱之间的外延层上覆盖有场 氧化层，所述场氧化层上具有高值电阻，所述体接触区与所述地电位接触区电连接。
[0028] 根据本发明的一个实施例，在所述复合半导体器件的版图上，所述高值电阻分布 在所述复合半导体器件的最外围。
[0029] 根据本发明的一个实施例，所述漏极欧姆接触区具有第二渗杂类型，所述晶体管 为LDM0S晶体管。
[0030] 根据本发明的一个实施例，所述漏极欧姆接触区具有第一渗杂类型，所述晶体管 为LIGBT晶体管。
[0031] 根据本发明的一个实施例，所述器件还包括；第二渗杂类型的第二阱，与所述高压 阱并列地位于所述外延层内，所述挤压电阻欧姆接触区位于所述第二阱内。
[0032] 为了解决上述技术问题，本发明还提供了一种复合半导体器件的制造方法，包 括：
[0033] 提供第一渗杂类型的半导体衬底；
[0034] 在所述半导体衬底上形成第二渗杂类型的外延层，所述第二渗杂类型与第一渗杂 类型相反；
[00巧]在所述外延层内形成第二渗杂类型的高压阱；
[0036] 在所述高压阱内形成第二渗杂类型的深阱；
[0037] 在所述外延层内形成与所述高压阱并列的第一阱，所述第一阱具有第一渗杂类 型；
[0038] 在所述第一阱内形成源极欧姆接触区，在所述外延层内形成挤压电阻欧姆接触 区，在所述深阱内形成漏极欧姆接触区；
[0039] 形成靠近所述源极欧姆接触区的栅极，靠近所述源极欧姆接触区的栅极至少覆盖 所述源极欧姆接触区与所述高压阱之间的外延层；
[0040] 其中，所述源极欧姆接触区、漏极欧姆接触区和栅极形成晶体管的至少一部分，所 述漏极欧姆接触区和挤压电阻欧姆接触区形成挤压电阻的至少一部分。
[0041] 根据本发明的一个实施例，在形成所述深阱之后还包括：在所述高压阱内形成第 一渗杂类型的降场层，所述降场层与所述漏极欧姆接触区并列地位于所述高压阱内。
[0042] 根据本发明的一个实施例，在形成所述外延层之前还包括；在所述半导体衬底内 形成第一渗杂类型的埋层，其中，所述外延层覆盖所述埋层。
[0043] 根据本发明的一个实施例，在形成靠近所述源极欧姆接触区的栅极之前还包括：
[0044] 形成场氧化层，所述场氧化层至少覆盖所述高压阱的边界和漏极欧姆接触区之间 的外延层；
[0045] 在形成靠近所述源极欧姆接触区的栅极时，还一并形成靠近所述漏极欧姆接触区 的栅极，靠近所述漏极欧姆接触区的栅极覆盖所述场氧化层的一部分。
[0046] 根据本发明的一个实施例，所述方法还包括：
[0047] 在所述外延层内形成与所述高压阱并列的隔离环，所述隔离环具有第一渗杂类 型；
[0048] 在所述隔离环内形成地电位接触区。
[0049] 根据本发明的一个实施例，所述方法还包括；在所述第一阱内形成与所述源极欧 姆接触区并列的体接触区。
[0050] 根据本发明的一个实施例，所述方法还包括：
[0051] 在所述隔离环和紧邻的第一阱之间的外延层上形成场氧化层；
[0052] 在所述场氧化层上形成高值电阻，所述体接触区与所述地电 位接触区电连接。
[0053] 根据本发明的一个实施例，在所述复合半导体器件的版图上，所述高值电阻分布 在所述复合半导体器件的最外围。
[0054] 根据本发明的一个实施例，所述漏极欧姆接触区具有第二渗杂类型，所述晶体管 为LDM0S晶体管。
[0055] 根据本发明的一个实施例，所述漏极欧姆接触区具有第一渗杂类型，所述晶体管 为LIGBT晶体管。
[0056] 根据本发明的一个实施例，所述方法还包括；形成第二渗杂类型的第二阱，所述 第二阱与所述高压阱并列地位于所述外延层内，所述挤压电阻欧姆接触区位于所述第二阱 内。
[0057]与现有技术相比，本发明具有W下优点：
[005引本发明实施例的复合半导体器件集成有晶体管和挤压电阻，可W用于驱动电路的 启动电路。该晶体管和挤压电阻在制造工艺上兼容，而且形成共漏结构，该使得器件的版图 结构更为紧凑，有利于节省版图面积，降低成本。
[0059] 另外，本发明实施例的复合半导体器件还集成有高值电阻，该高值电阻可W用于 启动电路。该高值电阻可W采用和晶体管、挤压电阻兼容的工艺形成，有利于进一步提高集 成度，降低成本。
[0060] 进一步而言，本发明实施例的复合半导体器件中，半导体衬底中的埋层、埋层上的 外延层、外延层内的高压阱W及高压阱内的深阱和降场层形成双阱渐变值ouble-Resu计） 结构，对于晶体管而言具有如下好处：
[0061] (1)缓解了常规双阱渐变晶体管（如LDM0S晶体管）的电荷敏感性问题，有利于增 加工艺窗口，因为传统工艺的Double-Resurf晶体管受制于N型电荷和P型电荷匹配的要 求限制，器件的性能参数对电荷的不平衡效应很敏感，从而增加了工艺控制的难度；而本发 明上述双阱渐变结构在Double-Resu计结构的基础上引入了外延层/高压阱/深阱形成的 线变杂质分布结构，优化器件表面场分布，缓解电荷的敏感性；
[0062] (2)深阱可W引入新的表面峰值电场（也即深阱和高压阱之间的结在器件表面引 入新的峰值电场），从而可W提高横向器件耐压，使得尽量少的器件漂移区长度（也即小的 巧片面积）可W承受更高的电压，而且不增加比导通电阻；由于深阱的引入，使得靠近晶体 管源端和漏端的峰值电场降低，从而降低了对器件表面的影响，有利于提高器件可靠性；
[0063] (3)漏端的深阱可W提高漏端浓度，有利于改善器件的开态特性，从而扩展器件的 安全工作区；
[0064] (4)渗杂类型相反的高压阱和外延层相结合形成的结构，可W减小单纯外延工艺 (即漂移区全部用外延电荷来实现控制）的控制难度，同时也减小了高压阱的推阱工艺的 工艺时间和难度；
[0065] (4)埋层的引入可W减小薄外延工艺电场向源端集中的效应，从而减小因为鸟嘴 部分电场过大带来的越出问题（walk-out)等可靠性问题。
【附图说明】
[0066] 图1是根据本发明第一实施例的复合半导体器件的版图示意图；
[0067] 图2是图1中区域104的剖面结构示意图；
[006引图3是根据本发明第二实施例的带挤压电阻的驱动电路示意图；
[0069] 图4是根据本发明第二实施例的复合半导体器件的版图示意图；
[0070] 图5是根据本发明第S实施例的复合半导体器件的剖面结构示意图；
[0071] 图6是根据本发明第四实施例的复合半导体器件的剖面结构示意图；
[0072] 图7是根据本发明第五实施例的复合半导体器件的制造方法的流程示意图；
[0073] 图8A至图8J是根据本发明第五实施例的复合半导体器件的制造方法中各个步骤 对应的剖面结构示意图。
【具体实施方式】
[0074] 下面结合具体实施例和附图对本发明作进一步说明，但不应W此限制本发明的保 护范围。
[00巧]第一实施例
[0076] 参考图1，图1示出了根据本实施例的复合半导体器件的完整版图。本实施例的 器件版图为叉指状版图，W获得足够的电流能力。如图1所示，该版图中主要包括漏极部分 102、源极部分101、栅极部分103,W及接地部分100。虚线框出的直边区域104为实际导电 面积的部分，其他部分与之并联。该复合半导体器件中集成有晶体管（例如，在本实施例中 为LDM0S晶体管）和挤压电阻，晶体管和挤压电阻具有共用的漏极，W形成共漏结构。共漏 结构可W使得产品版图更加紧凑，从而节省巧片面积。
[0077] 参考图2,图2示出了图1中区域104的剖面机构示意图，图1沿0A'方向切开得 到图2左侧的LDM0S晶体管部分的剖面图，沿0A方向切开得到图2右侧所示的挤压电阻部 分的剖面图。
[0078] 参考图2,该复合半导体器件包括；P型渗杂的半导体衬底1 ;P型渗杂的埋层2,位 于P型渗杂的半导体衬底1上；N型渗杂的外延层3,位于P型渗杂的埋层2和半导体衬底 1上；N型渗杂的高压阱4和P型渗杂的隔离环5,并列地位于N型渗杂的外延层3内；N型 渗杂的深阱6和P型渗杂的降场层7,位于N型渗杂的高压阱4内；P型渗杂的第一阱8A和 N型渗杂的第二阱8B，与高压阱4并列地位于N型渗杂的外延层3内；场氧化层9,位于外 延层3的表面上，场氧化层9的一部分至少覆盖高压阱4的边界和漏极欧姆接触区11C之 间的外延层3,场氧化层9的另一部分至少覆盖隔离环5和第一阱8A之间的外延层3 ;栅极 10A，其中，靠近源极欧姆接触区11A的栅极10A至少覆盖源极欧姆接触区11A与高压阱4 之间的外延层3,靠近漏极欧姆接触区11C的栅极10A覆盖场氧化层9的一部分，栅极10A 的材料例如可W是多晶娃，其中，靠近源极欧姆接触区11A的栅极10A构成器件的栅电极， 而场氧化层9上的栅极10A构成器件的场板；位于外延层3表面的源极欧姆接触区11A、体 接触区11B，源极欧姆接触区11A和体接触区11B位于第一阱8A内，更具体而言，位于第一 阱8A的表面部分，源极欧姆接触区11A例如具有N型渗杂；漏极欧姆接触区11C，位于深阱 6内，更具体而言，位于深阱6的表面部分，漏极欧姆接触区11C例如具有N型渗杂；地电位 接触区11D，位于隔离环5内，更具体而言，位于隔离环5的表面部分；挤压电阻欧姆接触区 11E，位于第二阱8B内，更具体而言，位于第二阱8B的表面部分；互连线12,位于器件表面， 互连线用于电连接，例如将地电位接触区11D和体接触区11B电连接，将位于场氧化层9上 用作场板的栅极10A电连接，互连线12的材料例如是侣。
[0079] 上述复合半导体器件中，源极欧姆接触区11A、漏极欧姆接触区11C和靠近源极欧 姆接触区11A的栅极10A形成LDM0S晶体管的至少一部分，漏极欧姆接触区11C和挤压电 阻欧姆接触区11E形成挤压电阻的至少一部分。挤压电阻和LDM0S晶体管共漏，也即是共 用相同的漏极欧姆接触区11C。简言之，LDM0S晶体管和挤压电阻具有相同的漏极结构，二 者的版图结构也可W并联。
[0080] 此外，在LDM0S晶体管中，P型渗杂的隔离环5和P型渗杂的第一阱8A之间的场 氧化层9上还可W具有高值电阻10B。该高值电阻10B可W采用 多晶娃或渗杂的多晶娃形 成。该高值电阻10B可W根据具体应用的需要，具有预设的电阻值。
[0081] 图2中，埋层2、第一阱8AW及第二阱8B部分形成双层P型结构（即第一阱8A和 埋层2)，该样的结构即为"双层挤压电阻结构";P型渗杂的半导体衬底1上形成P型渗杂的 埋层2 ;P型渗杂的埋层2上形成N型渗杂的外延层3 ;外延层3内形成有P型渗杂的第一 阱8A和N型渗杂的第二阱8B。其中，埋层2和第一阱8A形成双层P型结构，漏极欧姆接触 区11C经过双层P型结构之间的外延层3到第二阱8B，再到挤压电阻欧姆接触区11E，此通 道即为挤压电阻的电流通道。
[0082] 需要说明的是，在N型渗杂的外延层上形成挤压电阻，现有技术中传统技术方案 通常采用的处理方式中，一般并不具有埋层2或者第一阱8A，在该种情况下，会导致图1中 0A区域的LDM0S晶体管的耐压结构和0A'区域的挤压电阻的耐压结构不一样，从而导致 器件电场在版图上的挤压电阻部分靠近源端集中，使得复合器件的整体耐压偏低。而根据 本发明第一实施例的复合半导体器件中，挤压电阻部分的耐压结构保持与LDM0S晶体管一 样，使得整体器件的可靠性得到保证。另外，对于根据本发明实施例的复合半导体器件，通 过控制埋层2和第一阱8A之间的间距H，可W有效控制流过挤压电阻的电流law及其夹断 电压Vp，使得复合半导体器件的适用范围更广。
[0083]第二实施例
[0084] 如图3所示，在实际的应用中，如电源或者AC-LED应用中，通常需要启动电路32。 在电路启动时，需要挤压电阻31开启并对启动电路32充电，完成充电后电路正常工作。此 时，挤压电阻31的源极被抬高到10VW上，挤压电阻31关闭，此时只有很小的电流（例如 10yAW下）从图3左侧的电阻33流过，那么按照R=VI估算，此电阻33至少需要1M ohm。目前，一般工艺上应用2K电阻比较多，而且为保证电阻的精度，一般电阻宽度为2ym W上，那么IMohm的电阻需要电阻的长度非常大（例如在2000ymW上）。
[0085] 如此大的电阻若是单独设置在复合器件W外，会浪费整体器件的面积。而在本实 施例中，参考图2,在隔离环5和第一阱8A之间的场氧化层9上设置高值电阻10B。由于第 一阱8A和隔离环5等电位（例如通过互连线12电连接），所W不会产生任何寄生效应。如 图4所示，高值电阻可W设置在产品版图最外围部分400，例如最外围的一圈，如此可W有 效节省整体器件的面积。
[0086] 第S实施例
[0087] 参考图5,图5示出了根据第S实施例提供的另外一种复合半导体器件。图5对应 于图1中的直边区域104,图1的直边区域104沿AA'剖开得到图5所示的剖面图。第S 实施例与图2所示的第一实施例的器件结构基本相同，不同之处在于，器件结构中所有的 层次的渗杂类型和第一实施例相反，从而构成P型的LDM0S晶体管。
[008引第四实施例
[0089] 参考图6,图6示出了根据第四实施例提供的另外一种复合半导体器件。图6对应 于图1中的直边区域104,图1的直边区域104沿AA'剖开得到图6所示的剖面图。第四 实施例与图2所示的第一实施例的器件结构基本相同，不同之处在于，漏极欧姆接触区11C 的渗杂类型和第一实施例相反，也就是具有P型渗杂，从而构成LIGBT晶体管。
[0090] 第五实施例
[0091] 参考图7,根据本发明第五实施例的复合半导体器件的制造方法包括：
[0092] 步骤S11，提供第一渗杂类型的半导体衬底；
[0093] 步骤S12,在所述半导体衬底上形成第二渗杂类型的外延层，所述第二渗杂类型与 第一渗杂类型相反；
[0094] 步骤S13,在所述外延层内形成第二渗杂类型的高压阱；
[0095] 步骤S14,在所述高压阱内形成第二渗杂类型的深阱；
[0096] 步骤S15,在所述外延层内形成与所述高压阱并列的第一阱，所述第一阱具有第一 渗杂类型；
[0097] 步骤S16,在所述第一阱内形成源极欧姆接触区，在所述外延层内形成挤压电阻欧 姆接触区，在所述深阱内形成漏极欧姆接触区；
[0098] 步骤S17,形成靠近所述源极欧姆接触区的栅极，靠近所述源极欧姆接触区的栅极 至少覆盖所述源极欧姆接触区与所述高压阱之间的外延层。
[0099] 下面结合图8A至图8J对上述制造方法进行详细说明。需要说明的是，下面描述 的制造方法针对的是第一实施例也即图2所示的器件结构，对于其他实施例的器件结构， 只需要根据器件结构的不同对相应的步骤略作调整即可。
[0100] 参考图8A，提供半导体衬底1。该半导体衬底1例如可W是P型渗杂的娃衬底。
[0101] 参考图8B，在半导体衬底1内形成P型渗杂的埋层2。具体而言，可W使用光刻工 艺定义出埋层2的图形；然后通过离子注入的方式形成埋层2。在离子注入之后，还可W进 行退火推结。
[0102] 参考图8C，形成N型渗杂的外延层3,该外延层3覆盖半导体衬底1和埋层2。作 为一个非限制性的例子，外延层3的厚度例如可W是5ym至15ym。
[0103] 参考图8D，在外延层3内形成N型渗杂的高压阱4、P型渗杂的隔离环5。高压阱 4和隔离环5的制造方法例如可W包括光刻、离子注入、退火推结等常规步骤。其中，隔离环 5和埋层2可W形成对通隔离。
[0104] 参考图8E，在高压阱4内形成N型渗杂的深阱6化及P型渗杂的降场层7。深阱 6和降场层7的制造方法例如可W包括光刻、离子注入、退火推结等常规步骤。
[0105] 参考图8F，在外延层3内形成P型渗杂的第一阱8A和N型渗杂的第二阱8B。第 一阱8A和第二阱8B的制造方法例如可W包括光刻、离子注入、退火推结等常规步骤。
[0106] 参考图8G，在外延层3的表面上形成场氧化层9。场氧化层9的形成过程可W包 括；开有源区窗口、进行场截止注入W及进行场氧化。
[0107] 参考图8H，在隔离环5和第一阱8A之间的场氧化层9上形成高值电阻10B;在外 延层3和场氧化层9上的适当位置形成栅极10A。栅极10A和高值电阻10B的形成方法 可W包括；生长栅极氧化层，例如通过热氧化法生长厚度为150A至1000A的栅极氧化层； 采用化学气相沉积（CVD)或其他适当方法形成非渗杂的多晶娃；对多晶娃进行高值电阻离 子注入和栅极高浓度离子注入；对多晶娃进行刻蚀，形成栅极10A和高值电阻10B。此外， 在形成高值电阻10B和栅极10A之前，还可W进行阔值调节注入。
[010引参考图81，在第一阱8A内形成源极欧姆接触区11A和体接触区11B，在隔离环5 内形成地电位接触区11D，在第二阱8B内形成挤压电阻欧姆接触区11E。上述各个接触区 的形成方法可W包括光刻、离子注入、退火等。
[0109] 参考图8J，形成覆盖整个复合半导体器件的介质层，该介质层的材料例如是BPSG 或其他适当的绝缘材料。之后，在介质层的适当位置形成欧姆接触孔，并沉积导电材料（例 如侣），从而形成互连线12。
[0110] 之后，还可W形成覆盖介质层和互连线12 的纯化层，并在纯化层中开压点窗口， 直至形成完整的复合半导体器件。
[0111] 上述制造方法中，采用同一组工艺步骤同时形成了LDM0S晶体管和挤压电阻，使 得工艺更加简单。
[0112] 需要说明的是，通过对工艺步骤的适当调节，还可W形成其他实施例中的复合半 导体器件。例如，在上述实施例的基础上，将全部渗杂区的渗杂类型取反，就可W形成P型 的LDM0S晶体管和P型的挤压电阻。或者，在上述实施例的基础上，将漏极欧姆接触区11C 的渗杂类型修改为P型渗杂，即可形成包括LIGBT器件和挤压电阻的复合半导体器件。
[0113] 应该理解到的是上述实施例只是对本发明的说明，而不是对本发明的限制，任何 不超出本发明实质精神范围内的发明创造，包括但不限于对局部构造的变更、对元器件的 类型或型号的替换，W及其他非实质性的替换或修改，均落入本发明保护范围之内。
【主权项】
1. 一种复合半导体器件，其特征在于，包括： 第一掺杂类型的半导体衬底； 第二掺杂类型的外延层，位于所述半导体衬底上，所述第二掺杂类型与第一掺杂类型 相反； 第二掺杂类型的高压阱，位于所述外延层内； 第二掺杂类型的深阱，位于所述高压阱内； 第一掺杂类型的第一阱，与所述高压阱并列地位于所述外延层内； 第二掺杂类型的源极欧姆接触区，位于所述第一阱内； 漏极欧姆接触区，位于所述深阱内； 挤压电阻欧姆接触区，位于所述外延层内； 靠近所述源极欧姆接触区的栅极，至少覆盖所述源极欧姆接触区与所述高压阱之间的 外延层； 其中，所述源极欧姆接触区、漏极欧姆接触区和靠近所述源极欧姆接触区的栅极形成 晶体管的至少一部分，所述漏极欧姆接触区和挤压电阻欧姆接触区形成挤压电阻的至少一 部分。2. 根据权利要求1所述的复合半导体器件，其特征在于，还包括： 第一掺杂类型的降场层，与所述漏极欧姆接触区并列地位于所述高压阱内。3. 根据权利要求1所述的复合半导体器件，其特征在于，还包括： 第一掺杂类型的埋层，位于所述半导体衬底内，所述外延层覆盖所述埋层。4. 根据权利要求1所述的复合半导体器件，其特征在于，还包括： 场氧化层，至少覆盖所述高压阱的边界和漏极欧姆接触区之间的外延层； 靠近所述漏极欧姆接触区的栅极，覆盖所述场氧化层的一部分。5. 根据权利要求1所述的复合半导体器件，其特征在于，还包括： 第一掺杂类型的隔离环，与所述高压阱并列地位于所述外延层内； 地电位接触区，位于所述隔离环内。6. 根据权利要求5所述的复合半导体器件，其特征在于，还包括： 体接触区，与所述源极欧姆接触区并列地位于所述第一阱内。7. 根据权利要求6所述的复合半导体器件，其特征在于，所述隔离环和紧邻的第一阱 之间的外延层上覆盖有场氧化层，所述场氧化层上具有高值电阻，所述体接触区与所述地 电位接触区电连接。8. 根据权利要求7所述的复合半导体器件，其特征在于，在所述复合半导体器件的版 图上，所述高值电阻分布在所述复合半导体器件的最外围。9. 根据权利要求1所述的复合半导体器件，其特征在于，所述漏极欧姆接触区具有第 二掺杂类型，所述晶体管为LDMOS晶体管。10. 根据权利要求1所述的复合半导体器件，其特征在于，所述漏极欧姆接触区具有第 一掺杂类型，所述晶体管为LIGBT晶体管。11. 根据权利要求1所述的复合半导体器件，其特征在于，还包括： 第二掺杂类型的第二阱，与所述高压阱并列地位于所述外延层内，所述挤压电阻欧姆 接触区位于所述第二阱内。12. -种复合半导体器件的制造方法，其特征在于，包括： 提供第一掺杂类型的半导体衬底； 在所述半导体衬底上形成第二掺杂类型的外延层，所述第二掺杂类型与第一掺杂类型 相反； 在所述外延层内形成第二掺杂类型的高压阱； 在所述高压阱内形成第二掺杂类型的深阱； 在所述外延层内形成与所述高压阱并列的第一阱，所述第一阱具有第一掺杂类型； 在所述第一阱内形成源极欧姆接触区，在所述外延层内形成挤压电阻欧姆接触区，在 所述深阱内形成漏极欧姆接触区； 形成靠近所述源极欧姆接触区的栅极，靠近所述源极欧姆接触区的栅极至少覆盖所述 源极欧姆接触区与所述高压阱之间的外延层； 其中，所述源极欧姆接触区、漏极欧姆接触区和栅极形成晶体管的至少一部分，所述漏 极欧姆接触区和挤压电阻欧姆接触区形成挤压电阻的至少一部分。13. 根据权利要求12所述的制造方法，其特征在于，在形成所述深阱之后还包括： 在所述高压阱内形成第一掺杂类型的降场层，所述降场层与所述漏极欧姆接触区并列 地位于所述高压阱内。14. 根据权利要求12所述的制造方法，其特征在于，在形成所述外延层之前还包括： 在所述半导体衬底内形成第一掺杂类型的埋层，其中，所述外延层覆盖所述埋层。15. 根据权利要求12所述的制造方法，其特征在于，在形成靠近所述源极欧姆接触区 的栅极之前还包括： 形成场氧化层，所述场氧化层至少覆盖所述高压阱的边界和漏极欧姆接触区之间的外 延层； 在形成靠近所述源极欧姆接触区的栅极时，还一并形成靠近所述漏极欧姆接触区的栅 极，靠近所述漏极欧姆接触区的栅极覆盖所述场氧化层的一部分。16. 根据权利要求12所述的制造方法，其特征在于，还包括： 在所述外延层内形成与所述高压阱并列的隔离环，所述隔离环具有第一掺杂类型； 在所述隔离环内形成地电位接触区。17. 根据权利要求16所述的制造方法，其特征在于，还包括： 在所述第一阱内形成与所述源极欧姆接触区并列的体接触区。18. 根据权利要求17所述的制造方法，其特征在于，还包括： 在所述隔离环和紧邻的第一阱之间的外延层上形成场氧化层； 在所述场氧化层上形成高值电阻，所述体接触区与所述地电位接触区电连接。19. 根据权利要求18所述的制造方法，其特征在于，在所述复合半导体器件的版图上， 所述高值电阻分布在所述复合半导体器件的最外围。20. 根据权利要求12所述的制造方法，其特征在于，所述漏极欧姆接触区具有第二掺 杂类型，所述晶体管为LDMOS晶体管。21. 根据权利要求12所述的制造方法，其特征在于，所述漏极欧姆接触区具有第一掺 杂类型，所述晶体管为LIGBT晶体管。22. 根据权利要求12所述的制造方法，其特征在于，还包括：形成第二掺杂类型的第二
【专利摘要】本发明提供了一种复合半导体器件及其制造方法，该器件包括：第一掺杂类型的半导体衬底；第二掺杂类型的外延层，位于半导体衬底上；第二掺杂类型的高压阱，位于外延层内；第二掺杂类型的深阱，位于高压阱内；第一掺杂类型的第一阱，与高压阱并列地位于外延层内；第二掺杂类型的源极欧姆接触区，位于第一阱内；漏极欧姆接触区，位于深阱内；挤压电阻欧姆接触区，位于外延层内；靠近源极欧姆接触区的栅极，至少覆盖源极欧姆接触区与高压阱之间的外延层。本发明的器件可以用于启动电路，而且有利于节省版图面积，降低成本。
【IPC分类】H01L21/336, H01L21/8249, H01L29/06, H01L29/78, H01L27/06
【公开号】CN104900646
【申请号】CN201510306198
【发明人】姚国亮, 张邵华, 吴建兴
【申请人】杭州士兰微电子股份有限公司
【公开日】2015年9月9日
【申请日】2015年6月5日
【技术领域】
[0001] 本发明设及半导体器件W及制造工艺，尤其设及一种复合高压半导体器件及其制 造方法。
【背景技术】
[0002] 高压BCD炬ipolar-CMOS-DMO巧技术一般是指器件耐压在100VW上的BCD技术， 目前广泛应用在AC-DC电源、L邸驱动等领域。通常，要求功率器件的耐压达到500V到800V 不等。
[0003] LDM0S(lateraldoublediffusionM0巧晶体管器件是一种横向高压器件，在AC 交流应用中一般作为后面模块的驱动器件。通常，LDM0S晶体管器件的所有电极都在器件 表面，便于和低压电路部分集成设计。
[0004] 在AC交流应用中，驱动电路通常需要启动电路。在启动电路中，传统处理方式是， 启动电路是从整流桥输出端直接串联大电阻作为启动电阻，整流桥通过该大电阻给旁路电 容充电，直到启动电路开始工作。该种方式的缺点是，驱动电路正常工作后，启动电阻上仍 然要浪费一定的功耗，且外围方案中需要增加一个电阻元件，增加的整机的成本。另外一种 实现方式是利用启动电路本身集成高压器件来完成启动的功能，然后和VDM0S驱动器件通 过合封的方式封在同一封装体内。通常，启动电路中的高压器件制造为一个大圆球，和低压 驱动电路集成。但是，该种方式在小功率电源中提高了封装的成本，且启动电路中的大圆球 占到巧片很大的面积比例。
[0005] 因此，需要一种新型的高压器件，W解决上述问题。
【发明内容】
[0006] 本发明要解决的技术问题是提供一种复合半导体器件及其制造方法，该器件可W 用于启动电路，而且有利于节省版图面积，降低成本。
[0007] 为解决上述技术问题，本发明提供了一种复合半导体器件，包括：
[0008] 第一渗杂类型的半导体衬底；
[0009] 第二渗杂类型的外延层，位于所述半导体衬底上，所述第二渗杂类型与第一渗杂 类型相反；
[0010] 第二渗杂类型的高压阱，位于所述外延层内；
[0011] 第二渗杂类型的深阱，位于所述高压阱内；
[0012] 第一渗杂类型的第一阱，与所述高压阱并列地位于所述外延层内；
[0013] 第二渗杂类型的源极欧姆接触区，位于所述第一阱内；
[0014] 漏极欧姆接触区，位于所述深阱内；
[0015] 挤压电阻欧姆接触区，位于所述外延层内；
[0016] 靠近所述源极欧姆接触区的栅极，至少覆盖所述源极欧姆接触区与所述高压阱之 间的外延层；
[0017] 其中，所述源极欧姆接触区、漏极欧姆接触区和靠近所述源极欧姆接触区的栅极 形成晶体管的至少一部分，所述漏极欧姆接触区和挤压电阻欧姆接触区形成挤压电阻的至 少一部分。
[0018] 根据本发明的一个实施例，所述器件还包括；第一渗杂类型的降场层，与所述漏极 欧姆接触区并列地位于所述高压阱内。
[0019] 根据本发明的一个实施例，所述器件还包括；第一渗杂类型的埋层，位于所述半导 体衬底内，所述外延层覆盖所述埋层。
[0020] 根据本发明的一个实施例，所述器件还包括：
[0021] 场氧化层，至少覆盖所述高压阱的边界和漏极欧姆接触区之间的外延层；
[0022] 靠近所述漏极欧姆接触区的栅极，覆盖所述场氧化层的一部分。
[0023] 根据本发明的一个实施例，所述器件还包括：
[0024] 第一渗杂类型的隔离环，与所述高压阱并列地位于所述外延层内；
[00巧]地电位接触区，位于所述隔离环内。
[0026] 根据本发明的一个实施例，所述器件还包括；体接触区，与所述源极欧姆接触区并 列地位于所述第一阱内。
[0027] 根据本发明的一个实施例，所述隔离环和紧邻的第一阱之间的外延层上覆盖有场 氧化层，所述场氧化层上具有高值电阻，所述体接触区与所述地电位接触区电连接。
[0028] 根据本发明的一个实施例，在所述复合半导体器件的版图上，所述高值电阻分布 在所述复合半导体器件的最外围。
[0029] 根据本发明的一个实施例，所述漏极欧姆接触区具有第二渗杂类型，所述晶体管 为LDM0S晶体管。
[0030] 根据本发明的一个实施例，所述漏极欧姆接触区具有第一渗杂类型，所述晶体管 为LIGBT晶体管。
[0031] 根据本发明的一个实施例，所述器件还包括；第二渗杂类型的第二阱，与所述高压 阱并列地位于所述外延层内，所述挤压电阻欧姆接触区位于所述第二阱内。
[0032] 为了解决上述技术问题，本发明还提供了一种复合半导体器件的制造方法，包 括：
[0033] 提供第一渗杂类型的半导体衬底；
[0034] 在所述半导体衬底上形成第二渗杂类型的外延层，所述第二渗杂类型与第一渗杂 类型相反；
[00巧]在所述外延层内形成第二渗杂类型的高压阱；
[0036] 在所述高压阱内形成第二渗杂类型的深阱；
[0037] 在所述外延层内形成与所述高压阱并列的第一阱，所述第一阱具有第一渗杂类 型；
[0038] 在所述第一阱内形成源极欧姆接触区，在所述外延层内形成挤压电阻欧姆接触 区，在所述深阱内形成漏极欧姆接触区；
[0039] 形成靠近所述源极欧姆接触区的栅极，靠近所述源极欧姆接触区的栅极至少覆盖 所述源极欧姆接触区与所述高压阱之间的外延层；
[0040] 其中，所述源极欧姆接触区、漏极欧姆接触区和栅极形成晶体管的至少一部分，所 述漏极欧姆接触区和挤压电阻欧姆接触区形成挤压电阻的至少一部分。
[0041] 根据本发明的一个实施例，在形成所述深阱之后还包括：在所述高压阱内形成第 一渗杂类型的降场层，所述降场层与所述漏极欧姆接触区并列地位于所述高压阱内。
[0042] 根据本发明的一个实施例，在形成所述外延层之前还包括；在所述半导体衬底内 形成第一渗杂类型的埋层，其中，所述外延层覆盖所述埋层。
[0043] 根据本发明的一个实施例，在形成靠近所述源极欧姆接触区的栅极之前还包括：
[0044] 形成场氧化层，所述场氧化层至少覆盖所述高压阱的边界和漏极欧姆接触区之间 的外延层；
[0045] 在形成靠近所述源极欧姆接触区的栅极时，还一并形成靠近所述漏极欧姆接触区 的栅极，靠近所述漏极欧姆接触区的栅极覆盖所述场氧化层的一部分。
[0046] 根据本发明的一个实施例，所述方法还包括：
[0047] 在所述外延层内形成与所述高压阱并列的隔离环，所述隔离环具有第一渗杂类 型；
[0048] 在所述隔离环内形成地电位接触区。
[0049] 根据本发明的一个实施例，所述方法还包括；在所述第一阱内形成与所述源极欧 姆接触区并列的体接触区。
[0050] 根据本发明的一个实施例，所述方法还包括：
[0051] 在所述隔离环和紧邻的第一阱之间的外延层上形成场氧化层；
[0052] 在所述场氧化层上形成高值电阻，所述体接触区与所述地电 位接触区电连接。
[0053] 根据本发明的一个实施例，在所述复合半导体器件的版图上，所述高值电阻分布 在所述复合半导体器件的最外围。
[0054] 根据本发明的一个实施例，所述漏极欧姆接触区具有第二渗杂类型，所述晶体管 为LDM0S晶体管。
[0055] 根据本发明的一个实施例，所述漏极欧姆接触区具有第一渗杂类型，所述晶体管 为LIGBT晶体管。
[0056] 根据本发明的一个实施例，所述方法还包括；形成第二渗杂类型的第二阱，所述 第二阱与所述高压阱并列地位于所述外延层内，所述挤压电阻欧姆接触区位于所述第二阱 内。
[0057]与现有技术相比，本发明具有W下优点：
[005引本发明实施例的复合半导体器件集成有晶体管和挤压电阻，可W用于驱动电路的 启动电路。该晶体管和挤压电阻在制造工艺上兼容，而且形成共漏结构，该使得器件的版图 结构更为紧凑，有利于节省版图面积，降低成本。
[0059] 另外，本发明实施例的复合半导体器件还集成有高值电阻，该高值电阻可W用于 启动电路。该高值电阻可W采用和晶体管、挤压电阻兼容的工艺形成，有利于进一步提高集 成度，降低成本。
[0060] 进一步而言，本发明实施例的复合半导体器件中，半导体衬底中的埋层、埋层上的 外延层、外延层内的高压阱W及高压阱内的深阱和降场层形成双阱渐变值ouble-Resu计） 结构，对于晶体管而言具有如下好处：
[0061] (1)缓解了常规双阱渐变晶体管（如LDM0S晶体管）的电荷敏感性问题，有利于增 加工艺窗口，因为传统工艺的Double-Resurf晶体管受制于N型电荷和P型电荷匹配的要 求限制，器件的性能参数对电荷的不平衡效应很敏感，从而增加了工艺控制的难度；而本发 明上述双阱渐变结构在Double-Resu计结构的基础上引入了外延层/高压阱/深阱形成的 线变杂质分布结构，优化器件表面场分布，缓解电荷的敏感性；
[0062] (2)深阱可W引入新的表面峰值电场（也即深阱和高压阱之间的结在器件表面引 入新的峰值电场），从而可W提高横向器件耐压，使得尽量少的器件漂移区长度（也即小的 巧片面积）可W承受更高的电压，而且不增加比导通电阻；由于深阱的引入，使得靠近晶体 管源端和漏端的峰值电场降低，从而降低了对器件表面的影响，有利于提高器件可靠性；
[0063] (3)漏端的深阱可W提高漏端浓度，有利于改善器件的开态特性，从而扩展器件的 安全工作区；
[0064] (4)渗杂类型相反的高压阱和外延层相结合形成的结构，可W减小单纯外延工艺 (即漂移区全部用外延电荷来实现控制）的控制难度，同时也减小了高压阱的推阱工艺的 工艺时间和难度；
[0065] (4)埋层的引入可W减小薄外延工艺电场向源端集中的效应，从而减小因为鸟嘴 部分电场过大带来的越出问题（walk-out)等可靠性问题。
【附图说明】
[0066] 图1是根据本发明第一实施例的复合半导体器件的版图示意图；
[0067] 图2是图1中区域104的剖面结构示意图；
[006引图3是根据本发明第二实施例的带挤压电阻的驱动电路示意图；
[0069] 图4是根据本发明第二实施例的复合半导体器件的版图示意图；
[0070] 图5是根据本发明第S实施例的复合半导体器件的剖面结构示意图；
[0071] 图6是根据本发明第四实施例的复合半导体器件的剖面结构示意图；
[0072] 图7是根据本发明第五实施例的复合半导体器件的制造方法的流程示意图；
[0073] 图8A至图8J是根据本发明第五实施例的复合半导体器件的制造方法中各个步骤 对应的剖面结构示意图。
【具体实施方式】
[0074] 下面结合具体实施例和附图对本发明作进一步说明，但不应W此限制本发明的保 护范围。
[00巧]第一实施例
[0076] 参考图1，图1示出了根据本实施例的复合半导体器件的完整版图。本实施例的 器件版图为叉指状版图，W获得足够的电流能力。如图1所示，该版图中主要包括漏极部分 102、源极部分101、栅极部分103,W及接地部分100。虚线框出的直边区域104为实际导电 面积的部分，其他部分与之并联。该复合半导体器件中集成有晶体管（例如，在本实施例中 为LDM0S晶体管）和挤压电阻，晶体管和挤压电阻具有共用的漏极，W形成共漏结构。共漏 结构可W使得产品版图更加紧凑，从而节省巧片面积。
[0077] 参考图2,图2示出了图1中区域104的剖面机构示意图，图1沿0A'方向切开得 到图2左侧的LDM0S晶体管部分的剖面图，沿0A方向切开得到图2右侧所示的挤压电阻部 分的剖面图。
[0078] 参考图2,该复合半导体器件包括；P型渗杂的半导体衬底1 ;P型渗杂的埋层2,位 于P型渗杂的半导体衬底1上；N型渗杂的外延层3,位于P型渗杂的埋层2和半导体衬底 1上；N型渗杂的高压阱4和P型渗杂的隔离环5,并列地位于N型渗杂的外延层3内；N型 渗杂的深阱6和P型渗杂的降场层7,位于N型渗杂的高压阱4内；P型渗杂的第一阱8A和 N型渗杂的第二阱8B，与高压阱4并列地位于N型渗杂的外延层3内；场氧化层9,位于外 延层3的表面上，场氧化层9的一部分至少覆盖高压阱4的边界和漏极欧姆接触区11C之 间的外延层3,场氧化层9的另一部分至少覆盖隔离环5和第一阱8A之间的外延层3 ;栅极 10A，其中，靠近源极欧姆接触区11A的栅极10A至少覆盖源极欧姆接触区11A与高压阱4 之间的外延层3,靠近漏极欧姆接触区11C的栅极10A覆盖场氧化层9的一部分，栅极10A 的材料例如可W是多晶娃，其中，靠近源极欧姆接触区11A的栅极10A构成器件的栅电极， 而场氧化层9上的栅极10A构成器件的场板；位于外延层3表面的源极欧姆接触区11A、体 接触区11B，源极欧姆接触区11A和体接触区11B位于第一阱8A内，更具体而言，位于第一 阱8A的表面部分，源极欧姆接触区11A例如具有N型渗杂；漏极欧姆接触区11C，位于深阱 6内，更具体而言，位于深阱6的表面部分，漏极欧姆接触区11C例如具有N型渗杂；地电位 接触区11D，位于隔离环5内，更具体而言，位于隔离环5的表面部分；挤压电阻欧姆接触区 11E，位于第二阱8B内，更具体而言，位于第二阱8B的表面部分；互连线12,位于器件表面， 互连线用于电连接，例如将地电位接触区11D和体接触区11B电连接，将位于场氧化层9上 用作场板的栅极10A电连接，互连线12的材料例如是侣。
[0079] 上述复合半导体器件中，源极欧姆接触区11A、漏极欧姆接触区11C和靠近源极欧 姆接触区11A的栅极10A形成LDM0S晶体管的至少一部分，漏极欧姆接触区11C和挤压电 阻欧姆接触区11E形成挤压电阻的至少一部分。挤压电阻和LDM0S晶体管共漏，也即是共 用相同的漏极欧姆接触区11C。简言之，LDM0S晶体管和挤压电阻具有相同的漏极结构，二 者的版图结构也可W并联。
[0080] 此外，在LDM0S晶体管中，P型渗杂的隔离环5和P型渗杂的第一阱8A之间的场 氧化层9上还可W具有高值电阻10B。该高值电阻10B可W采用 多晶娃或渗杂的多晶娃形 成。该高值电阻10B可W根据具体应用的需要，具有预设的电阻值。
[0081] 图2中，埋层2、第一阱8AW及第二阱8B部分形成双层P型结构（即第一阱8A和 埋层2)，该样的结构即为"双层挤压电阻结构";P型渗杂的半导体衬底1上形成P型渗杂的 埋层2 ;P型渗杂的埋层2上形成N型渗杂的外延层3 ;外延层3内形成有P型渗杂的第一 阱8A和N型渗杂的第二阱8B。其中，埋层2和第一阱8A形成双层P型结构，漏极欧姆接触 区11C经过双层P型结构之间的外延层3到第二阱8B，再到挤压电阻欧姆接触区11E，此通 道即为挤压电阻的电流通道。
[0082] 需要说明的是，在N型渗杂的外延层上形成挤压电阻，现有技术中传统技术方案 通常采用的处理方式中，一般并不具有埋层2或者第一阱8A，在该种情况下，会导致图1中 0A区域的LDM0S晶体管的耐压结构和0A'区域的挤压电阻的耐压结构不一样，从而导致 器件电场在版图上的挤压电阻部分靠近源端集中，使得复合器件的整体耐压偏低。而根据 本发明第一实施例的复合半导体器件中，挤压电阻部分的耐压结构保持与LDM0S晶体管一 样，使得整体器件的可靠性得到保证。另外，对于根据本发明实施例的复合半导体器件，通 过控制埋层2和第一阱8A之间的间距H，可W有效控制流过挤压电阻的电流law及其夹断 电压Vp，使得复合半导体器件的适用范围更广。
[0083]第二实施例
[0084] 如图3所示，在实际的应用中，如电源或者AC-LED应用中，通常需要启动电路32。 在电路启动时，需要挤压电阻31开启并对启动电路32充电，完成充电后电路正常工作。此 时，挤压电阻31的源极被抬高到10VW上，挤压电阻31关闭，此时只有很小的电流（例如 10yAW下）从图3左侧的电阻33流过，那么按照R=VI估算，此电阻33至少需要1M ohm。目前，一般工艺上应用2K电阻比较多，而且为保证电阻的精度，一般电阻宽度为2ym W上，那么IMohm的电阻需要电阻的长度非常大（例如在2000ymW上）。
[0085] 如此大的电阻若是单独设置在复合器件W外，会浪费整体器件的面积。而在本实 施例中，参考图2,在隔离环5和第一阱8A之间的场氧化层9上设置高值电阻10B。由于第 一阱8A和隔离环5等电位（例如通过互连线12电连接），所W不会产生任何寄生效应。如 图4所示，高值电阻可W设置在产品版图最外围部分400，例如最外围的一圈，如此可W有 效节省整体器件的面积。
[0086] 第S实施例
[0087] 参考图5,图5示出了根据第S实施例提供的另外一种复合半导体器件。图5对应 于图1中的直边区域104,图1的直边区域104沿AA'剖开得到图5所示的剖面图。第S 实施例与图2所示的第一实施例的器件结构基本相同，不同之处在于，器件结构中所有的 层次的渗杂类型和第一实施例相反，从而构成P型的LDM0S晶体管。
[008引第四实施例
[0089] 参考图6,图6示出了根据第四实施例提供的另外一种复合半导体器件。图6对应 于图1中的直边区域104,图1的直边区域104沿AA'剖开得到图6所示的剖面图。第四 实施例与图2所示的第一实施例的器件结构基本相同，不同之处在于，漏极欧姆接触区11C 的渗杂类型和第一实施例相反，也就是具有P型渗杂，从而构成LIGBT晶体管。
[0090] 第五实施例
[0091] 参考图7,根据本发明第五实施例的复合半导体器件的制造方法包括：
[0092] 步骤S11，提供第一渗杂类型的半导体衬底；
[0093] 步骤S12,在所述半导体衬底上形成第二渗杂类型的外延层，所述第二渗杂类型与 第一渗杂类型相反；
[0094] 步骤S13,在所述外延层内形成第二渗杂类型的高压阱；
[0095] 步骤S14,在所述高压阱内形成第二渗杂类型的深阱；
[0096] 步骤S15,在所述外延层内形成与所述高压阱并列的第一阱，所述第一阱具有第一 渗杂类型；
[0097] 步骤S16,在所述第一阱内形成源极欧姆接触区，在所述外延层内形成挤压电阻欧 姆接触区，在所述深阱内形成漏极欧姆接触区；
[0098] 步骤S17,形成靠近所述源极欧姆接触区的栅极，靠近所述源极欧姆接触区的栅极 至少覆盖所述源极欧姆接触区与所述高压阱之间的外延层。
[0099] 下面结合图8A至图8J对上述制造方法进行详细说明。需要说明的是，下面描述 的制造方法针对的是第一实施例也即图2所示的器件结构，对于其他实施例的器件结构， 只需要根据器件结构的不同对相应的步骤略作调整即可。
[0100] 参考图8A，提供半导体衬底1。该半导体衬底1例如可W是P型渗杂的娃衬底。
[0101] 参考图8B，在半导体衬底1内形成P型渗杂的埋层2。具体而言，可W使用光刻工 艺定义出埋层2的图形；然后通过离子注入的方式形成埋层2。在离子注入之后，还可W进 行退火推结。
[0102] 参考图8C，形成N型渗杂的外延层3,该外延层3覆盖半导体衬底1和埋层2。作 为一个非限制性的例子，外延层3的厚度例如可W是5ym至15ym。
[0103] 参考图8D，在外延层3内形成N型渗杂的高压阱4、P型渗杂的隔离环5。高压阱 4和隔离环5的制造方法例如可W包括光刻、离子注入、退火推结等常规步骤。其中，隔离环 5和埋层2可W形成对通隔离。
[0104] 参考图8E，在高压阱4内形成N型渗杂的深阱6化及P型渗杂的降场层7。深阱 6和降场层7的制造方法例如可W包括光刻、离子注入、退火推结等常规步骤。
[0105] 参考图8F，在外延层3内形成P型渗杂的第一阱8A和N型渗杂的第二阱8B。第 一阱8A和第二阱8B的制造方法例如可W包括光刻、离子注入、退火推结等常规步骤。
[0106] 参考图8G，在外延层3的表面上形成场氧化层9。场氧化层9的形成过程可W包 括；开有源区窗口、进行场截止注入W及进行场氧化。
[0107] 参考图8H，在隔离环5和第一阱8A之间的场氧化层9上形成高值电阻10B;在外 延层3和场氧化层9上的适当位置形成栅极10A。栅极10A和高值电阻10B的形成方法 可W包括；生长栅极氧化层，例如通过热氧化法生长厚度为150A至1000A的栅极氧化层； 采用化学气相沉积（CVD)或其他适当方法形成非渗杂的多晶娃；对多晶娃进行高值电阻离 子注入和栅极高浓度离子注入；对多晶娃进行刻蚀，形成栅极10A和高值电阻10B。此外， 在形成高值电阻10B和栅极10A之前，还可W进行阔值调节注入。
[010引参考图81，在第一阱8A内形成源极欧姆接触区11A和体接触区11B，在隔离环5 内形成地电位接触区11D，在第二阱8B内形成挤压电阻欧姆接触区11E。上述各个接触区 的形成方法可W包括光刻、离子注入、退火等。
[0109] 参考图8J，形成覆盖整个复合半导体器件的介质层，该介质层的材料例如是BPSG 或其他适当的绝缘材料。之后，在介质层的适当位置形成欧姆接触孔，并沉积导电材料（例 如侣），从而形成互连线12。
[0110] 之后，还可W形成覆盖介质层和互连线12 的纯化层，并在纯化层中开压点窗口， 直至形成完整的复合半导体器件。
[0111] 上述制造方法中，采用同一组工艺步骤同时形成了LDM0S晶体管和挤压电阻，使 得工艺更加简单。
[0112] 需要说明的是，通过对工艺步骤的适当调节，还可W形成其他实施例中的复合半 导体器件。例如，在上述实施例的基础上，将全部渗杂区的渗杂类型取反，就可W形成P型 的LDM0S晶体管和P型的挤压电阻。或者，在上述实施例的基础上，将漏极欧姆接触区11C 的渗杂类型修改为P型渗杂，即可形成包括LIGBT器件和挤压电阻的复合半导体器件。
[0113] 应该理解到的是上述实施例只是对本发明的说明，而不是对本发明的限制，任何 不超出本发明实质精神范围内的发明创造，包括但不限于对局部构造的变更、对元器件的 类型或型号的替换，W及其他非实质性的替换或修改，均落入本发明保护范围之内。
【主权项】
1. 一种复合半导体器件，其特征在于，包括： 第一掺杂类型的半导体衬底； 第二掺杂类型的外延层，位于所述半导体衬底上，所述第二掺杂类型与第一掺杂类型 相反； 第二掺杂类型的高压阱，位于所述外延层内； 第二掺杂类型的深阱，位于所述高压阱内； 第一掺杂类型的第一阱，与所述高压阱并列地位于所述外延层内； 第二掺杂类型的源极欧姆接触区，位于所述第一阱内； 漏极欧姆接触区，位于所述深阱内； 挤压电阻欧姆接触区，位于所述外延层内； 靠近所述源极欧姆接触区的栅极，至少覆盖所述源极欧姆接触区与所述高压阱之间的 外延层； 其中，所述源极欧姆接触区、漏极欧姆接触区和靠近所述源极欧姆接触区的栅极形成 晶体管的至少一部分，所述漏极欧姆接触区和挤压电阻欧姆接触区形成挤压电阻的至少一 部分。2. 根据权利要求1所述的复合半导体器件，其特征在于，还包括： 第一掺杂类型的降场层，与所述漏极欧姆接触区并列地位于所述高压阱内。3. 根据权利要求1所述的复合半导体器件，其特征在于，还包括： 第一掺杂类型的埋层，位于所述半导体衬底内，所述外延层覆盖所述埋层。4. 根据权利要求1所述的复合半导体器件，其特征在于，还包括： 场氧化层，至少覆盖所述高压阱的边界和漏极欧姆接触区之间的外延层； 靠近所述漏极欧姆接触区的栅极，覆盖所述场氧化层的一部分。5. 根据权利要求1所述的复合半导体器件，其特征在于，还包括： 第一掺杂类型的隔离环，与所述高压阱并列地位于所述外延层内； 地电位接触区，位于所述隔离环内。6. 根据权利要求5所述的复合半导体器件，其特征在于，还包括： 体接触区，与所述源极欧姆接触区并列地位于所述第一阱内。7. 根据权利要求6所述的复合半导体器件，其特征在于，所述隔离环和紧邻的第一阱 之间的外延层上覆盖有场氧化层，所述场氧化层上具有高值电阻，所述体接触区与所述地 电位接触区电连接。8. 根据权利要求7所述的复合半导体器件，其特征在于，在所述复合半导体器件的版 图上，所述高值电阻分布在所述复合半导体器件的最外围。9. 根据权利要求1所述的复合半导体器件，其特征在于，所述漏极欧姆接触区具有第 二掺杂类型，所述晶体管为LDMOS晶体管。10. 根据权利要求1所述的复合半导体器件，其特征在于，所述漏极欧姆接触区具有第 一掺杂类型，所述晶体管为LIGBT晶体管。11. 根据权利要求1所述的复合半导体器件，其特征在于，还包括： 第二掺杂类型的第二阱，与所述高压阱并列地位于所述外延层内，所述挤压电阻欧姆 接触区位于所述第二阱内。12. -种复合半导体器件的制造方法，其特征在于，包括： 提供第一掺杂类型的半导体衬底； 在所述半导体衬底上形成第二掺杂类型的外延层，所述第二掺杂类型与第一掺杂类型 相反； 在所述外延层内形成第二掺杂类型的高压阱； 在所述高压阱内形成第二掺杂类型的深阱； 在所述外延层内形成与所述高压阱并列的第一阱，所述第一阱具有第一掺杂类型； 在所述第一阱内形成源极欧姆接触区，在所述外延层内形成挤压电阻欧姆接触区，在 所述深阱内形成漏极欧姆接触区； 形成靠近所述源极欧姆接触区的栅极，靠近所述源极欧姆接触区的栅极至少覆盖所述 源极欧姆接触区与所述高压阱之间的外延层； 其中，所述源极欧姆接触区、漏极欧姆接触区和栅极形成晶体管的至少一部分，所述漏 极欧姆接触区和挤压电阻欧姆接触区形成挤压电阻的至少一部分。13. 根据权利要求12所述的制造方法，其特征在于，在形成所述深阱之后还包括： 在所述高压阱内形成第一掺杂类型的降场层，所述降场层与所述漏极欧姆接触区并列 地位于所述高压阱内。14. 根据权利要求12所述的制造方法，其特征在于，在形成所述外延层之前还包括： 在所述半导体衬底内形成第一掺杂类型的埋层，其中，所述外延层覆盖所述埋层。15. 根据权利要求12所述的制造方法，其特征在于，在形成靠近所述源极欧姆接触区 的栅极之前还包括： 形成场氧化层，所述场氧化层至少覆盖所述高压阱的边界和漏极欧姆接触区之间的外 延层； 在形成靠近所述源极欧姆接触区的栅极时，还一并形成靠近所述漏极欧姆接触区的栅 极，靠近所述漏极欧姆接触区的栅极覆盖所述场氧化层的一部分。16. 根据权利要求12所述的制造方法，其特征在于，还包括： 在所述外延层内形成与所述高压阱并列的隔离环，所述隔离环具有第一掺杂类型； 在所述隔离环内形成地电位接触区。17. 根据权利要求16所述的制造方法，其特征在于，还包括： 在所述第一阱内形成与所述源极欧姆接触区并列的体接触区。18. 根据权利要求17所述的制造方法，其特征在于，还包括： 在所述隔离环和紧邻的第一阱之间的外延层上形成场氧化层； 在所述场氧化层上形成高值电阻，所述体接触区与所述地电位接触区电连接。19. 根据权利要求18所述的制造方法，其特征在于，在所述复合半导体器件的版图上， 所述高值电阻分布在所述复合半导体器件的最外围。20. 根据权利要求12所述的制造方法，其特征在于，所述漏极欧姆接触区具有第二掺 杂类型，所述晶体管为LDMOS晶体管。21. 根据权利要求12所述的制造方法，其特征在于，所述漏极欧姆接触区具有第一掺 杂类型，所述晶体管为LIGBT晶体管。22. 根据权利要求12所述的制造方法，其特征在于，还包括：形成第二掺杂类型的第二
【专利摘要】本发明提供了一种复合半导体器件及其制造方法，该器件包括：第一掺杂类型的半导体衬底；第二掺杂类型的外延层，位于半导体衬底上；第二掺杂类型的高压阱，位于外延层内；第二掺杂类型的深阱，位于高压阱内；第一掺杂类型的第一阱，与高压阱并列地位于外延层内；第二掺杂类型的源极欧姆接触区，位于第一阱内；漏极欧姆接触区，位于深阱内；挤压电阻欧姆接触区，位于外延层内；靠近源极欧姆接触区的栅极，至少覆盖源极欧姆接触区与高压阱之间的外延层。本发明的器件可以用于启动电路，而且有利于节省版图面积，降低成本。
【IPC分类】H01L21/336, H01L21/8249, H01L29/06, H01L29/78, H01L27/06
【公开号】CN104900646
【申请号】CN201510306198
【发明人】姚国亮, 张邵华, 吴建兴
【申请人】杭州士兰微电子股份有限公司
【公开日】2015年9月9日
【申请日】2015年6月5日
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