带有自对准接触增强型插头的高密度mosfet阵列及其制备方法
带有自对准接触增强型插头的高密度mosfet阵列及其制备方法
【技术领域】
[0001]本发明涉及半导体器件结构领域。更确切地说，本发明涉及高密度MOSFET阵列的器件结构及其制备方法。
【背景技术】
[0002]低压功率MOSFET常用于负载开关器件中。在负载开关器件中，必须降低器件的导通电阻(Rds)。确切地说，器件的RdsA必须达到最低，R dsA是指器件的导通电阻与器件有源区面积的乘积。另外，低压功率MOSFET通常用于高频直流-直流转换器件中。在这些器件中，通常要求器件的开关速度最大。优化开关速度最重要的三个参数为:I)RdsXQg；2)RdsXQoss；以及Rgd/Qgs之比。首先，Rds与栅极电荷(Qg)的乘积共同测量器件传导和开关损耗。98为栅漏电荷(Qgd)和栅源电荷(Qgs)之和。在第二个参数中，Qtjss表示当器件接通或断开时，需要充电和放电的电容量。最后，当器件断开时，dV/dt过大可能导致器件接通，将Qgd/Qgs2比降至最低，可以减少这种可能性。
[0003]基于沟槽的MOSFET的设计目的之一是为了降低器件的RdsA。设计基于沟槽的MOSFET，使得平面MOSFET中原有的JFET结构被除去，这样可以降低晶胞间距。通过除去JFET，可以减小晶胞间距。但是，一般基于沟槽的MOSFET在本体区中没有任何的电荷平衡，从而增大了 RdsA。而且，栅极氧化物相对较薄，会在沟槽下方产生一个很大的电场，导致击穿电压较低。漂流区中的掺杂浓度必须很低，才能承载电压，栅极氧化物较薄的结构，会使RdsA增大。此外，由于高器件集成密度的晶胞间距不断减小，进一步减小栅极氧化物的厚度非常困难，都使得基于沟槽的MOSFET成为一个不太理想的选择。
[0004]带有二阶栅极氧化物的基于沟槽的M0SFET，在栅极顶部附近有一个薄层氧化物，在栅极底部有一层较厚的氧化物，从而使器件的通道电阻和漂流电阻都很低。顶部较薄的栅极氧化物可以在栅极和本体区之间提供良好的耦合，产生很强的反转，并且使薄顶部附近的通道中导通电阻很低。底部较厚的栅极氧化物产生电荷平衡效应，使得漂流区掺杂浓度升高。漂流区中较高的掺杂浓度会降低其电阻。然而，由于器件对本体接触失准误差高度敏感，因此很难减小器件的尺寸。例如，如果器件的间距降至深亚微米级别(例如0.5-0.6 μ m)，那么关于栅极的接触掩膜失准会大大改变器件的性能。为了提供与本体区良好的欧姆接触，使用接触掩膜之后，可以重掺杂导电类型与本体区相同的掺杂物，形成欧姆接触。如果对准的接触掩膜太靠近栅极，也就是说没有位于硅台面结构的正中心，那么用于与本体形成欧姆接触的重掺杂物会在通道中终止。如果重掺杂欧姆区在通道中，那么器件的阈值电压和导通电阻都会受到影响。而且，如果对准的接触掩膜离栅极较远，那么双极结型晶体管(BJT)的接通会成为一个问题。由于接触远离沟槽，被提取的长度变长并且电阻增大。由于本体区电阻的增大，本体区上的电压降也会增大。本体区上的大电压降会使寄生BJT更容易接通，从而对器件造成损坏。
[0005]因此，为了制备带有深亚微米间距的功率MOSFET器件，作为负载开关和高频直流-直流器件优化使用，必须提出一种到栅极的自对准接头的器件及其方法，以避免上述副作用发生。
【发明内容】
[0006]本发明提供一种带有自对准接触增强型插头的高密度MOSFET阵列及其制备方法，可避免【背景技术】中提到的副作用。
[0007]为了达到上述目的，本发明提供一种高密度沟槽栅极MOSFET阵列，用X_Y_Z笛卡尔坐标系表示，X-Y平面平行于其主半导体芯片平面，包含:
一个平行于X-Y平面的半导体衬底，在X-Y平面中半导体衬底被分成一个MOSFET阵列区以及一个栅极接触区；其中MOSFET阵列区包含:
一个外延层，包含一个外延区覆盖在半导体衬底上方，本体区覆盖在外延区上方，源极区覆盖在本体区上方，形成在外延层的顶面；
氮化物压盖-有源沟槽栅极堆栈ANCTGS和自引导接触增强型插头SGCEP的一个阵列，该阵列设置在外延层的顶部上方，并且部分嵌入在源极区、本体区以及外延区中，构成沟槽栅极MOSFET阵列，其中
每个氮化物压盖-有源沟槽栅极堆栈包含:
一个嵌入在栅极氧化物壳中的多晶硅沟槽栅极；
一个氮化硅压盖，覆盖露出在外延层顶面上方的多晶硅沟槽栅极顶部侧面，沿X-Y平面水平定位到栅极氧化物壳；并且
每个自引导接触增强型插头都包含:
一个底部紧密接触增强部分ICES，其沿X-Y平面与相邻的氮化物压盖-有源沟槽栅极堆栈准确定位；
一个在底部紧密接触增强部分上的顶部远端接触增强部分(DCES)，所述的顶部远末端接触增强部分沿X-Y平面相对于邻近氮化物压盖-有源沟槽栅极堆栈具有一个横向的定位偏差LTMSRG ；以及
一个中间锥形过渡段TTS位于底部紧密接触增强部分和顶部远末端接触增强部分之间，并且桥接底部紧密接触增强部分和顶部远末端接触增强部分；
并且在MOSFET阵列区上方，一个带图案的电介质区在MOSFET阵列上，带图案的金属层在带图案的电介质区上方，
带图案的金属层，通过自引导接触增强型插头，构成MOSFET阵列的自引导源极和本体接头，因此横向定位偏差LTMSRG不会影响MOSFET阵列器件的性能。
[0008]其中栅极接触区包含一个氮化物压盖-接触沟槽栅极堆栈PNCTGS，设置在半导体衬底上方，并且嵌入到本体区和外延区中，其中氮化物压盖-接触沟槽栅极堆栈包含:
嵌入在栅极氧化物壳中的多晶硅沟槽栅极，所述的氮化物压盖-接触沟槽栅极堆栈的多晶硅沟槽栅极沿X-Y平面，用于连接所述的每个氮化物压盖-有源沟槽栅极堆栈的多晶硅沟槽栅极；以及
一个环形氮化硅垫片盖，其中心孔洞沿X-Y平面横向定位至栅极氧化物壳，除了其中心孔洞之外，所述的环形氮化硅垫片盖覆盖多晶硅栅极滑道的顶部侧壁，带图案的金属层穿过中心孔洞，形成到多晶硅栅极滑道的栅极接头。
[0009]所述的沟槽栅极MOSFET阵列还包含，
在源极区上方，但是在每个氮化硅压盖下方，一个遍及MOSFET阵列区的衬垫氧化区；
以及
在源极区上方，但是在氮化硅压盖下方，一个遍及栅极接触区的衬垫氧化区。
[0010]其中:
多晶硅沟槽栅极具有一个顶部沟槽部分和一个底部沟槽部分，并且相应地，栅极氧化物壳具有一个顶部栅极氧化物壳和一个底部栅极氧化物壳；底部栅极氧化物壳的厚度大于顶部栅极氧化物壳的厚度，从而降低相关MOSFET的栅漏电容。
[0011]其中:
氮化物压盖-有源沟槽栅极堆栈的氮化硅压盖的宽度为0.3-0.5微米，厚度为1000-5000埃，导致在X-Y平面中MOSFET阵列中MOSFET间距为0.6-0.8微米；
氮化物压盖-接触沟槽栅极堆栈的环形氮化硅压盖宽度为0.5-0.8微米，厚度为1000-5000 埃；以及
衬垫氧化区的厚度为100-300埃。
[0012]其中:
X-Y平面上自引导接触增强型插头的宽度为0.2-0.8微米；
Z方向上自引导接触增强型插头的高度为0.2-1.0微米；
X-Y平面上底部紧密接触增强部分的宽度为0.05-0.5微米；
Z方向上底部紧密接触增强部分的高度为0.2-0.5微米；
X-Y平面上顶部远末端接触增强部分的宽度为0.2-0.8微米；以及相对于邻近氮化物压盖-有源沟槽栅极堆栈的定位偏差为0.06-0.15微米。
[0013]其中
其顶部沟槽部分宽度为0.2微米-0.3微米，深度为0.3微米-0.6微米；以及其底部沟槽部分深度为0.3微米-0.6微米；并且相应地，
顶部栅极氧化物壳厚度为100-600埃，底部栅极氧化物壳厚度为300-1000埃。
[0014]本发明还提供一种用于制备高密度沟槽栅极的MOSFET阵列器件的方法，在X_Y_Z笛卡尔坐标系中表示，其中X-Y平面平行于其主半导体芯片平面，包含:
a)制备一个半导体衬底，构成一个外延层，在X-Y平面中半导体衬底被分成一个MOSFET阵列区以及一个栅极接触区；
b)在MOSFET阵列区中制备一个有源沟槽的阵列，在栅极接触区中制备一个接触沟槽，有源沟槽和接触沟槽延伸预置的总沟槽深度TCD，部分延伸到外延层中；
c)在有源沟槽上方，制备氮化物压盖-有源沟槽栅极堆栈ANCTGS和自引导接触增强型插头SGCEP的一个阵列，在接触沟槽上方制备氮化物压盖-接触沟槽栅极堆栈PNCTGS和接触增强型插头CEP，将本体区和源极区注入到器件中，其中:
氮化物压盖-有源沟槽栅极堆栈在X-Y平面中具有预置的氮化物压盖-有源沟槽栅极堆栈间隔；并且
每个氮化物压盖-有源沟槽栅极堆栈都包含:
嵌入在栅极氧化物壳中的多晶硅沟槽栅极；以及
覆盖在多晶硅沟槽栅极顶部侧面的氮化硅压盖，在X-Y平面中水平定位至栅极氧化物壳;并且
每个自引导接触增强型插头都包含:
一个底部紧密接触增强部分ICES，沿X-Y平面准确定位到其附近的氮化物压盖-有源沟槽栅极堆栈；
一个在底部紧密接触增强部分上的顶部远端接触增强部分DCES，所述的顶部远末端接触增强部分沿X-Y平面相对于所述的邻近氮化物压盖-有源沟槽栅极堆栈具有一个横向定位偏差LTMSRG ；以及
一个中间锥形过渡段TTS位于底部紧密接触增强部分和顶部远末端接触增强部分之间，并且桥接底部紧密 接触增强部分和顶部远末端接触增强部分；并且
在MOSFET阵列区中制成一个MOSFET阵列，在栅极接触区中制成一个栅极接触结构；并且
d)设置一个电介质区在MOSFET阵列和栅极接触结构上并形成图案，设置一个带图案的金属层在带图案的电介质区上方，带图案的金属层通过自引导接触增强型插头，构成MOSFET阵列自引导的源极和本体接头，横向定位偏差LTMSRG不会影响MOSFET阵列器件的性能。
[0015]其中制备有源沟槽和接触沟槽包含:
制备X-Y平面上接触沟槽的宽度大于有源沟槽的宽度；并且
在有源区中，使所有TCD相同的沟槽都分成一个顶部沟槽和一个底部沟槽，顶部沟槽的宽度大于底部沟槽的宽度，使得相应的底部栅极氧化物壳的厚度大于相应的顶部栅极沟槽氧化物壳的厚度，从而使相关MOSFET的栅漏电容减小。
[0016]其中接触沟槽的宽度至少是有源沟槽宽度的两倍。
[0017]其中制备有源沟槽和接触沟槽，相应的底部栅极氧化物壳的厚度大于相应的顶部栅极氧化物壳的厚度，还包含:
根据X-Y平面中有源沟槽和接触沟槽的顶部沟槽剖面结构，在器件上方设置一个硬掩膜并形成图案；
通过带图案的硬氧化物掩膜，各向异性地刻蚀出具有顶部沟槽宽度和顶部沟槽深度的顶部沟槽；
在顶部沟槽上方，生长一个衬垫氧化层，在衬垫氧化层上方，形成一个氮化物垫片层； 各向异性地刻蚀出氮化物垫片层和衬垫氧化层的底部，从而使顶部沟槽的底部裸露出来；
通过顶部沟槽裸露的底部，各向异性地刻蚀出具有底部沟槽宽度和底部沟槽深度的底部沟槽，所形成的底部沟槽宽度小于顶部沟槽宽度；
在底部沟槽中，生长一个衬里氧化层，其厚度大于衬垫氧化层的厚度；
全部除去顶部沟槽中的氮化物垫片层和衬垫氧化层，同时相应地减小底部沟槽中衬里氧化层的厚度；
在器件上方生长一个栅极氧化层，从而使相应的底部栅极氧化物壳比相应的顶部栅极氧化物壳更厚；并且
用多晶硅沉积填充有源沟槽和接触沟槽，然后抛光器件的顶部，使填充调结构的顶面与硬氧化物掩膜的顶面相平，从而完成嵌入在栅极氧化物壳中的多晶硅沟槽栅极和栅极滑道。
[0018]其中制备交叉的氮化物压盖-有源沟槽栅极堆栈和自引导接触增强型插头阵列包含:
在多晶硅沟槽栅极和栅极滑道上方制备多晶硅再氧化物；
在硬氧化物掩膜上方制备一个ESD多晶硅；
在半导体衬底、多晶硅沟槽栅极、栅极滑道和ESD多晶硅的表面上生长一个衬垫氧化区；
用本体掩膜，穿过衬垫氧化区，注入本体注入区，嵌入在外延层中，同时保护半导体表面不受衬垫氧化区的注入导致的损坏；
用源极掩膜，穿过衬垫氧化区，注入源极注入区，嵌入在外延层中，同时保护半导体表面不受衬垫氧化区的注入导致的损坏；
沉积全面氮化硅垫片盖晶粒覆盖制备过程中的器件，直到全面氮化硅垫片盖晶粒填满衬垫氧化区所有的凹陷区域为止；
逐渐回刻沉积的全面氮化硅垫片盖晶粒，直到晶粒减少，并分成多个氮化硅垫片压盖，每个都有沿X-Y平面的预定义的最小宽度和沿Z方向的最小高度，并且覆盖相应的氮化物压盖-有源沟槽栅极堆栈；在制备过程中的器件上方设置一个电介质区，然后通过接触掩膜，各向异性地刻蚀，直到构成源极本体接触沟槽CTCH的本体区具有:
一个沿X-Y平面准确定位的底部紧密接触沟槽部分ICTS，靠近其附近的氮化物压盖-有源沟槽栅极堆栈；
一个在底部紧密接触增强部分上的顶部远端接触沟槽部分(DCTS)，所述的顶部远末端接触增强部分沿X-Y平面相对于邻近氮化物压盖-有源沟槽栅极堆栈具有一个横向定位偏差LTMSRG ；以及
一个中间锥形过渡段TTS位于底部紧密接触增强部分和顶部远末端接触增强部分之间，并且桥接底部紧密接触增强部分和顶部远末端接触增强部分；并且
通过在带图案的电介质区上方沉积一个金属层并形成图案，填充CTCH，从而完成交叉氮化物压盖-有源沟槽栅极堆栈和自引导接触增强型插头的阵列。
[0019]其中所述的氮化硅垫片压盖具有:
宽度约为500埃至1000埃；以及
高度约为1000埃至5000埃。
[0020]其中所述的氮化硅垫片压盖具有:
宽度约为800埃；以及
高度约为2000埃。
[0021]本发明还提供一种高密度沟槽栅极的M0SFET，在X-Y-Z笛卡尔坐标系中表示，其中X-Y平面平行于其主半导体芯片平面，包含:
一个平行于X-Y平面的半导体衬底；
一个形成在半导体衬底顶部的外延层，一个形成在外延层顶部的本体区和一个形成在本体区顶部的源极区；
第一和第二氮化物压盖-有源沟槽栅极堆栈ANCTGS，其中，
每个氮化物压盖-有源沟槽栅极堆栈都包含: 嵌入在栅极氧化物壳中的多晶硅沟槽栅极；
覆盖在多晶硅沟槽栅极上方的氮化硅压盖；以及
一个自引导的接头，设置在半导体衬底上方，穿过源极区进入本体区，其中自引导接头包含:
一个底部紧密接触增强部分ICES，用导电材料填充，在接触开口的底部穿过源极区进入本体区；
一个在底部紧密接触增强部分上方的顶部远端接触增强部分DCES，用导电材料填充，在氮化硅垫片盖上方的接触开口的顶部；以及
一个中间锥形过渡段TTS位于底部紧密接触增强部分和顶部远末端接触增强部分之间，并且桥接底部紧密接触增强部分和顶部远末端接触增强部分，在接触开口的中间部分用导电材料填充，接触开口在氮化硅垫片盖之间延伸。
[0022]其中导电材料填充底部紧密接触增强部分，
顶部远末端接触增强部分的中心线偏离底部紧密接触增强部分的中心线。
[0023]其中导电材料填充底部紧密接触增强部分，顶部远末端接触增强部分和中间锥形过渡段由钨制成。
[0024]所述的沟槽栅极MOSFET阵列还包含一个在氮化硅垫片盖上方的带图案的电介质层，以及一个在带图案的电介质层上方的带图案的金属层。
[0025]本发明可避免【背景技术】中提到的副作用。
【附图说明】
[0026]参见附图，提出了本发明的多种实施例。然而，这些附图仅用于解释说明，并不用于局限本发明的范围。
[0027]图1A、1B表示本发明所述的高密度沟槽栅极的MOSFET阵列的平面剖面图；
图2A、图2B、图2C和图3A表示在MOSFET阵列区中制备有源沟槽，以及在半导体衬底的栅极接触沟槽区中制备接触沟槽；
图3B、图3C和图3D表示在有源沟槽和接触沟槽中，制备多个多晶硅沟槽栅极，每个栅极都嵌入在栅极氧化物壳中；
图4A、图4B、图4C、图4D、图4E、图4F、图5A、图5B表示在有源沟槽上方制备一个氮化物压盖-有源沟槽栅极堆栈阵列，在接触沟槽上方制备一个氮化物压盖-接触沟槽栅极堆栈，并且连续注入本体区和源极区，从而在MOSFET阵列区中形成一个MOSFET阵列，在栅极接触区中形成一个栅极接触结构；并且
图6A、图6B、图6C表示在MOSFET阵列和栅极接触结构上方，沉积电介质区并形成图案，然后在电介质区上方，沉积一个金属层。
【具体实施方式】
[0028]上述说明及所含附图仅涉及本发明的一个或多个现有较佳实施例，并且还提出了一些示例可选功能和/或可选实施例。文中的说明及附图仅用于解释说明，不用于局限本发明。因此，本领域的技术人员应明确变化、修正及可选方案。这些变化、修正及可选方案也应认为在本发明的范围内。
[0029]图1A表示本发明所述的高密度沟槽栅极的MOSFET阵列10的平面剖面图。为了更好地说明MOSFET阵列10中的空间和结构关系，使用X-Y-Z笛卡尔坐标系，X-Y平面平行于主半导体芯片平面。高密度沟槽栅极的MOSFET阵列10具有:
一个平行于X-Y平面的半导体衬底600，在X-Y平面中半导体衬底600被分成一个MOSFET阵列区1a以及一个栅极接触接触区10b。
[0030]一个外延层，包含一个外延区602覆盖在半导体衬底600上方，本体区40a、40b覆盖在MOSFET阵列区1a和栅极接触区1b中的外延区602上方，源极区42覆盖在MOSFET阵列区1a中各自的本体区40a上方，形成在外延层的顶面。
[0031]氮化物压盖-有源沟槽栅极堆栈(ANCTGS) 102a、102b的阵列，设置在半导体衬底600顶部，并且垂直嵌入在源极区42、本体区40a和外延区602中，氮化物压盖-接触沟槽栅极堆栈(PNCTGS)102c设置在半导体衬底600顶部，并且垂直嵌入到本体区40b和外延区602中。虽然此次只提及了两个氮化物压盖-有源沟槽栅极堆栈，但是对于本领域的技术人员来说，氮化物压盖-有源沟槽栅极堆栈的数量可以扩展至两个以上。与之类似，氮化物压盖-接触沟槽栅极堆栈的数量也可以扩展至一个以上。更重要的是，氮化物压盖-有源沟槽栅极堆栈已经在X-Y平面中预置了内部的氮化物压盖-有源沟槽栅极堆栈间隔，用于形成高密度沟槽栅极的MOSFET阵列10，这将在下文中详细介绍。至于更多的结构细节，氮化物压盖-有源沟槽栅极堆栈102a还包含:
一个沟槽栅极堆栈100a，具有一个多晶娃沟槽栅极342，嵌入在栅极氧化物壳中(顶部栅极氧化物23a和底部栅极氧化物24a)以及上方的栅极氧化物27a中。
[0032]一对氮化硅隔离片组成的氮化硅盖44a覆盖着露出在外延层顶面上方的沟槽栅极堆栈10a的顶部侧面。
[0033]更重要的是，氮化硅盖44a 在X_Y平面中，水平定位到栅极氧化物壳(顶部栅极氧化物23a和底部栅极氧化物24a)，使得在Z方向上，氮化硅盖44a和44b的中心线和相应的栅极氧化物壳的中心线基本重叠。
[0034]因此，氮化物压盖-有源沟槽栅极堆栈102a与源极区42、本体区40a以及外延区602 一起，在MOSFET阵列区1a中构成MOSFET器件。同样地，类似结构氮化物压盖-有源沟槽栅极堆栈102b (带有沟槽栅极堆栈100b、多晶硅沟槽栅极342、顶部栅极氧化物23b、底部栅极氧化物24b、栅极氧化物27b、氮化硅盖44b)与源极区42a、本体区40a以及外延区602 一起构成MOSFET阵列区1a中的另一个MOSFET器件。高密度沟槽栅极的MOSFET阵列10的功能之一就是，多晶硅沟槽栅极342具有顶部沟槽部分和底部沟槽部分，相应地，栅极氧化物壳具有顶部栅极氧化物23a和底部栅极氧化物24a，底部栅极氧化物24a的厚度大于顶部栅极氧化物23a的厚度。对于本领域的技术人员来说，这样有可能会降低相关MOSFET的栅漏电容。在一个没有示出的可选实施例中，如果不要求降低栅漏电容的话，底部栅极氧化物24a的厚度可以与顶部栅极氧化物23a的厚度相同，以便简化制备工艺。
[0035]一个自引导接触增强型插头(SGCEP) 80b设置在半导体衬底上方，部分嵌入到源极区和本体区中，填充两个邻近的氮化物压盖-有源沟槽栅极堆栈(ANCTGS) 102a、102b之间的接触开口 50，其中如图1B所示，自引导接触增强型插头80b包含:
一个底部紧密接触增强部分(ICES) 80b-l，沿X-Y平面，垂直嵌入在源极区和本体区中，其与相邻的氮化物压盖-有源沟槽栅极堆栈准确定位，底部紧密接触增强部分填充了接触开口的底部，穿过源极区到本体区中；
一个在底部紧密接触增强部分上方的顶部远端接触增强部分(DCES) 80b-2，所述的顶部远末端接触增强部分具有一个横向(沿X-Y平面)相对于邻近氮化物压盖-有源沟槽栅极堆栈定位偏差，允许与靠近的氮化硅垫片盖44a不对准，顶部远末端接触增强部分填充了氮化硅垫片盖44a和44b上方的接触开口的顶部；以及
一个中间锥形过渡段(TTS)80b-3，位于底部紧密接触增强部分和顶部远末端接触增强部分之间并将其桥接，中间锥形过渡段填充在氮化硅垫片盖44a和44b之间延伸的接触开口的中间部分。如图1B所示，在X-Y平面中，顶部远末端接触增强部分的中心线偏移底部紧密接触增强部分的中心线。
[0036]在MOSFET阵列区1a和栅极接触区1b上方，形成一个带图案的电介质区365，带图案的金属层640a、640b形成在带图案的电介质区365上方。因此，带图案的金属层640a与MOSFET阵列一起，构成自引导的源极和本体接头，穿过自引导接触增强型插头，因此相对于邻近氮化物压盖-有源沟槽栅极堆栈的定位偏差不会影响MOSFET阵列的器件性能。
[0037]至于更多的结构详情，栅极接触区1b中的氮化物压盖-接触沟槽栅极堆栈102c包含:
一个具有多晶硅栅极滑道342的沟槽栅极堆栈100c，多晶硅栅极滑道342嵌入在栅极氧化物壳(顶部栅极氧化物23c和底部栅极氧化物24c)以及上方的栅极氧化物27c中。氮化物压盖-接触沟槽栅极堆栈102c的多晶硅栅极滑道342沿X-Y平面，汇入氮化物压盖-有源沟槽栅极堆栈102a和102b的多晶硅沟槽栅极342中。
[0038]一个环形的氮化硅垫片盖44c，覆盖在多晶硅栅极滑道342的外延层顶面上方的顶部，其中心孔洞沿X-Y平面横向对准到栅极氧化物壳，所述的环形氮化硅垫片盖除了其中心孔洞之外，都覆盖多晶硅栅极滑道的顶部侧壁，因此带图案的金属层穿过中心孔洞构成一个到多晶硅栅极滑道顶部的栅极接头80C。
[0039]一个静电放电(ESD)保护结构195设置在半导体衬底上方，其中ESD 195包含: 一个形成在绝缘层(例如硬掩膜305)上方的ESD电极344。ESD电极344可以由多晶硅制成。ESD电极344沿所有的平面，都被ESD氧化层37a屏蔽。
[0040]一个环形氮化硅垫片盖44d覆盖ESD电极344和硬掩膜305，其中心孔洞沿X-Y平面横向定位到边缘氧化层37a，所述的环形氮化硅垫片盖除了其中心孔洞之外，其他都覆盖ESD电极的侧壁，因此带图案的金属层穿过中心孔洞构成一个到ESD电极顶部的栅极接头80ao
[0041]在结构图中，在高密度沟槽栅极的MOSFET阵列10的整个MOSFET阵列区1a上，衬垫氧化物区37b形成在源极区42b的上方，氮化硅盖44a、44b、44d的下方。类似地，在另一个结构图中，在高密度沟槽栅极的MOSFET阵列10的整个栅极接触区1b上，衬垫氧化物区37c形成在本体区40b的上方，那对氮化硅垫片盖44c的下方。关于这些结构图37b、37c还将在下文详细介绍。
[0042]高密度沟槽栅极MOSFET阵列10的另一特点是，在带图案的金属层640a和源极-本体接头之间的接触界面处，可以增加一个接触增强插头80b，以改善接触界面的质量和可靠性。与之类似，在带图案的金属层640b和氮化物压盖-接触沟槽栅极堆栈102c之间的接触界面处，也可以增加一个接触增强插头80c，以改善接触界面的质量和可靠性，并且在带图案的金属层640a和ESD 198之间的接触界面处，也可以增加一个接触增强插头80c，以改善接触界面的质量和可靠性。例如，接触增强插头80a和80b可以由钨(W)制成。
[0043]图2A至图5C表示本发明所述的高密度沟槽栅极的MOSFET阵列10的制备工艺。图2A、图2B、图2C和图3A表示在MOSFET阵列区中制备有源沟槽，并且在半导体衬底的栅极接触区中制备接触沟槽。
[0044]图2A表示在半导体衬底600(例如N+导电类型)上方，制备外延区602(例如N-导电类型)，然后沿其顶部X-Y平面，将器件分成MOSFET阵列区1a和栅极接触区10b。由二氧化硅制成的硬氧化物掩膜304设置在器件上方。
[0045]在图2B中，依据MOSFET阵列区1a中顶部有源沟槽的预定义剖面沟槽顶部几何形状(X-Y平面)，以及栅极接触区1b中接触沟槽的预定义剖面沟槽顶部几何形状(X-Y平面)，在带图案的硬掩膜305中，通过光刻形成硬氧化物掩膜304的图案。
[0046]图2C至图3A表示在MOSFET阵列区1a中制备一个有源沟槽的阵列，并且在栅极接触区1b中制备一个接触沟槽，有源沟槽和接触沟槽的预置总沟槽深度TCD，部分延伸到外延区602中。在图2C中，通过带图案的硬掩膜305，各向异性地刻蚀出顶部沟槽宽度(UTWa、UTWb、UTW。)和深度(UTD)的顶部沟槽12a、12b、12c。利用预置的刻蚀速度和刻蚀时间，获得UTD。在图3A中，厚度为POTK的衬垫氧化层20a、20b、20c生长在顶部沟槽12a、12b、12c的侧壁和底部的硅表面上。然后，在衬垫氧化层20a、20b、20c上方，形成厚度为NSTK的薄氮化物垫片层22a、22b、22c。各向异性地刻蚀掉氮化物垫片层22a、22b、22c以及衬垫氧化层20a、20b、20c的底部，使顶部沟槽12a、12b、12c的底部裸露出来。各向异性地刻蚀出底部沟槽14a、14b、14c，穿过顶部沟槽12a、12b、12c的裸露底面，到外延区602中。因此，底部沟槽14a、14b、14c具有底部沟槽宽度(LTWa、LTWb、LTW。)以及底部沟槽深度(LTD)，其中底部沟槽宽度小于顶部沟槽宽度。利用预置的刻蚀速度和刻蚀时间，制备LTD。
[0047]图3B至图3D表示在有源沟槽和接触沟槽中，制备多个多晶硅沟槽栅极，每个栅极滑道都嵌入到栅极氧化物壳中。在图3B中，内衬氧化层21a、21b、21c生长在底部沟槽14a、14b、14c的硅表面上，内衬氧化层的厚度>衬垫氧化层20a、20b、20c的厚度(Ρ0ΤΚ)。在图3C中，全部除去顶部沟槽中的氮化物垫片层和衬垫氧化层(例如通过湿浸刻蚀)，相应地减少底部沟槽14a、14b、14c中内衬氧化层21a、21b、21c的厚度。在图3D中，制备时将顶部栅极氧化物壳23a、23b、23c生长在器件顶部沟槽的硅表面上，致使相应的底部栅极氧化物壳24a、24b、24c比相应的顶部栅极氧化物壳更厚。通过多晶硅沉积填充MOSFET阵列区1a和栅极接触区1b中所有的沟槽(12a-12c、14a-14c)，然后抛光多晶硅至硬掩膜的顶面，从而制成了嵌入在栅极氧化物壳(23a、23b、23c和24a、24b、24c)中的多晶硅沟槽栅极342。由于底部沟槽宽度(LTWa、LTWb、LTW。)小于顶部沟槽宽度(UTWa、UTWb、UTW。)，因此相应的底部栅极氧化物壳(24a、24b、24c)的厚度 > 相应的顶部栅极氧化物壳(23a、23b、23c)的厚度。对于本领域的技术人员来说，这会引起相关MOSFET的栅漏电容的减小。
[0048]图4A、图4B、图4C、图4D、图4E、图4F、图5A、图5B表示在有源沟槽上制备一个氮化物压盖-有源沟槽栅极的阵列堆栈，在接触沟槽上制备一个氮化物压盖-接触沟槽栅极堆栈，然后注入本体区和源极区，从而在MOSFET阵列区1a中形成MOSFET阵列，在栅极接触区1b中形成栅极接触结构。图4A表示在多晶硅沟槽栅极342上形成栅极氧化层27a、27b、27c。
[0049]图4B表示在制备器件的上方，全面沉积多晶硅层346，然后在多晶硅层346中全面注入P-型掺杂物(例如硼)，构成ESD保护结构。
[0050]在图4C中，在多晶硅层346的顶面上使用一个ESD掩膜348。
[0051]在图4D中，通过硬掩膜348，将多晶硅层346各向异性地回刻至硬掩膜305的顶面，构成ESD电极344 。
[0052]在图4E中，硬掩膜305各向异性地回刻至半导体衬底的表面。然后，在制备过程中器件的多晶硅表面上生长一个衬垫优惠券37a、37b、37c。
[0053]图4F表示:
利用本体掩膜，通过衬垫氧化区37a、37b、37c，注入嵌入在外延区602顶部的本体区40a,40b,同时利用衬垫氧化区37a、37b、37c保护半导体表面不受注入损伤。
[0054]利用源极掩膜，通过衬垫氧化区37a、37b、37c，注入源极区42，源极区42嵌入在外延区602顶部和MOSFET阵列区1a中本体区40a上方，同时利用衬垫氧化区37a、37b、37c保护半导体表面不受注入损伤。
[0055]作为一个较佳实施例，本体区的厚度范围为0.3微米至0.7微米，源极区的厚度范围为0.1微米至0.2微米。虽然衬垫氧化区37a、37b、37c用于保护半导体表面不受注入损伤和后续氮化硅沉积工艺的影响，但是在最终的器件中它们并没有提供任何的作用，因此在最后的氮化硅沉积的其他工艺步骤中可以选择将衬垫氧化区37a、37b、37c除去。
[0056]图5A和图5B表示对器件进行一个周期的均匀的氮化硅沉积(图5A)和氮化硅刻蚀制程(图5B)，每次都以预置的沉积速度和一定的沉积时间。为了更加清楚地说明氮化硅沉积，要在图5A中添加多个临时渐进的干刻蚀表面结构3601a、3602a、3603a、3601c、3602c、3603c。干刻蚀氮化硅，形成氮化硅垫片盖44a、44b、44c。因此，对于本领域的技术人员来说，在MOSFET阵列区1a中制备氮化物压盖-有源沟槽栅极堆栈阵列(ANCTGS) 102a、102b以及ESD保护结构195，在栅极接触区1b中制备氮化物压盖-接触沟槽栅极堆栈(PNCTGS)102c。要注意的是，氮化物压盖-有源沟槽栅极堆栈在X-Y平面中预定义了中间氮化物压盖-有源沟槽栅极堆栈间隔，通过源极和本体接头的子引导，形成高密度沟槽栅极MOSFET阵列。其原因在于，所有的氮化硅压盖44b都在X-Y平面中水平定位到最近的顶部栅极氧化物壳。
[0057]图6A、图6B、图6C表示在MOSFET阵列上方设置电介质区并形成图案，在电介质区上方设置栅极接触结构和金属层并形成图案。图6A表示制备一个带图案的电介质区365(例如由回流LT0/BPSG (低温氧化物/含有硼酸的硅玻璃)制成)。在图6B中，通过接触掩膜(图中没有表示出)，刻蚀电介质区365，穿过氮化硅垫片盖44a-2和44b_l到外延层602的顶部(参见图1B)，在两个邻近的氮化物压盖-有源沟槽栅极堆栈102a、102b之间构成一个源极/本体接触开口 50。本领域中众所周知的是Si/Ni刻蚀选择性约为1/5，因此源极/本体接触开口 50包含三个部分，与图1B中所示类似:
一个沿X-Y平面准确定位的底部紧密接触增强部分(ICES)50-1，靠近其附近的氮化物压盖-有源沟槽栅极堆栈；
一个在底部紧密接触增强部分上的顶部远端接触增强部分(DCES)50-2，所述的顶部远末端接触增强部分具有一个横向(沿X-Y平面)相对于邻近氮化物压盖-有源沟槽栅极堆栈定位偏差区域；以及一个中间锥形过渡段(TTS) 50-3位于底部紧密接触增强部分和顶部远末端接触增强部分之间，并且桥接底部紧密接触增强部分和顶部远末端接触增强部分。如图1B所示，顶部远末端接触增强部分的中心线在X-Y平面中偏离底部紧密接触增强部分的中心线。
[0058]氮化硅垫片盖44a、44b的垫片宽度和高度必须设计得当，避免刻蚀掉所有的氮化硅垫片44b_l，以免引起源极/本体接头和多晶硅凸起(PSU)之间的电连接，多晶硅凸起是多晶硅沟槽栅极342突出到半导体衬底表面上方的顶部。我们希望，垫片宽度在800埃至1000埃之间，垫片宽度的高度与多晶硅凸起的高度相等，约为2000-3000埃。
[0059]在该刻蚀过程中，形成氮化物压盖-接触沟槽栅极堆栈102c上方的栅极接触开口 60，穿过衬垫氧化物27c和氮化物压盖-接触沟槽栅极堆栈102c的电极342的顶部，并且形成ESD接触开口 70，穿过衬垫氧化物37a以及ESD电极344的顶部。
[0060]在图6C中，在接触开口 50、60、70中沉积一个薄势皇金属层(图中没有表示出)，然后沉积并回刻至电介质区650的顶面，接触金属构成接触增强型插头80a、80b、80c。在一个较佳实施例中，沉积一个薄钛/氮化钛(Ti/TiN)势皇金属层，然后沉积钨(W)。
[0061]最后沉积金属层640a、640b，完成高密度沟槽栅极MOSFET阵列10。
[0062]现在应该理解的是，本发明可以适用于很大范围的器件结构参数，以下列出较佳实施例的结构参数:
宽度为500埃至1000埃、厚度为800-1000埃的氮化硅压盖44a、44b，在MOSFET阵列中形成0.4-1.2微米2000埃的器件间距。
[0063]对装氮化硅压盖44c、44d的宽度(外缘至外缘)为0.5-1.6微米，厚度为1000-5000埃。
[0064]衬垫氧化区37a、37b、37c厚度为100-300埃。
[0065]对于MOSFET阵列区1a中的多晶硅沟槽栅极342来说:
其顶部沟槽部分宽度为0.2-0.3微米，深度为0.3-0.6微米。
[0066]其底部沟槽部分深度为0.3-0.6微米。
[0067]顶部栅极氧化物壳的厚度为100-600埃，而底部栅极氧化物壳的厚度为300-1000埃。
[0068]虽然上述说明包含许多具体参数，但是这些参数仅仅作为对本发明现有的较佳实施例做出的解释说明，不应据此局限本发明的范围。通过上述说明及附图，给出了各个典型实施例的具体结构。本领域的技术人员应明确，本发明还可以用各种其他的形式体现，无需过度实验，本领域的技术人员就可以实施本发明中的实施例。因此，本发明的范围不应局限于以上说明，而应由所附的权利要求书及其全部等效内容决定。在权利要求书内等效的意义和范围内的任何以及全部修正都应认为属于本发明的意义和范围。
【主权项】
1.一种高密度沟槽栅极MOSFET阵列，其特征在于，用X-Y-Z笛卡尔坐标系表示，X-Y平面平行于其主半导体芯片平面，包含: 一个平行于X-Y平面的半导体衬底，在X-Y平面中半导体衬底被分成一个MOSFET阵列区以及一个栅极接触区；其中MOSFET阵列区包含: 一个外延层，包含一个外延区覆盖在半导体衬底上方，本体区覆盖在外延区上方，源极区覆盖在本体区上方，形成在外延层的顶面； 氮化物压盖-有源沟槽栅极堆栈ANCTGS和自引导接触增强型插头SGCEP的一个阵列，该阵列设置在外延层的顶部上方，并且部分嵌入在源极区、本体区以及外延区中，构成沟槽栅极MOSFET阵列，其中 每个氮化物压盖-有源沟槽栅极堆栈包含: 一个嵌入在栅极氧化物壳中的多晶硅沟槽栅极； 一个氮化硅压盖，覆盖露出在外延层顶面上方的多晶硅沟槽栅极顶部侧面，沿X-Y平面水平定位到栅极氧化物壳；并且 每个自引导接触增强型插头都包含: 一个底部紧密接触增强部分ICES，其沿X-Y平面与相邻的氮化物压盖-有源沟槽栅极堆栈准确定位； 一个在底部紧密接触增强部分上的顶部远端接触增强部分DCES，所述的顶部远末端接触增强部分沿X-Y平面相对于邻近氮化物压盖-有源沟槽栅极堆栈具有一个横向的定位偏差LTMSRG ；以及 一个中间锥形过渡段TTS位于底部紧密接触增强部分和顶部远末端接触增强部分之间，并且桥接底部紧密接触增强部分和顶部远末端接触增强部分； 并且 在MOSFET阵列区上方，一个带图案的电介质区在MOSFET阵列上，带图案的金属层在带图案的电介质区上方， 带图案的金属层，通过自引导接触增强型插头，构成MOSFET阵列的自引导源极和本体接头，因此横向定位偏差LTMSRG不会影响MOSFET阵列器件的性能。2.如权利要求1所述的沟槽栅极MOSFET阵列，其特征在于，其中栅极接触区包含一个氮化物压盖-接触沟槽栅极堆栈PNCTGS，设置在半导体衬底上方，并且嵌入到本体区和外延区中，其中氮化物压盖-接触沟槽栅极堆栈包含: 嵌入在栅极氧化物壳中的多晶硅沟槽栅极，所述的氮化物压盖-接触沟槽栅极堆栈的多晶硅沟槽栅极沿X-Y平面，用于连接所述的每个氮化物压盖-有源沟槽栅极堆栈的多晶硅沟槽栅极；以及 一个环形氮化硅垫片盖，其中心孔洞沿X-Y平面横向定位至栅极氧化物壳，除了其中心孔洞之外，所述的环形氮化硅垫片盖覆盖多晶硅栅极滑道的顶部侧壁，带图案的金属层穿过中心孔洞，形成到多晶硅栅极滑道的栅极接头。3.如权利要求2所述的沟槽栅极MOSFET阵列，其特征在于，还包含， 在源极区上方，但是在每个氮化硅压盖下方，一个遍及MOSFET阵列区的衬垫氧化区；以及 在源极区上方，但是在氮化硅压盖下方，一个遍及栅极接触区的衬垫氧化区。4.如权利要求2所述的沟槽栅极MOSFET阵列，其特征在于，其中: 多晶硅沟槽栅极具有一个顶部沟槽部分和一个底部沟槽部分，并且相应地，栅极氧化物壳具有一个顶部栅极氧化物壳和一个底部栅极氧化物壳；底部栅极氧化物壳的厚度大于顶部栅极氧化物壳的厚度，从而降低相关MOSFET的栅漏电容。5.如权利要求3所述的沟槽栅极MOSFET阵列，其特征在于，其中: 氮化物压盖-有源沟槽栅极堆栈的氮化硅压盖的宽度为0.3-0.5微米，厚度为1000-5000埃，导致在X-Y平面中MOSFET阵列中MOSFET间距为0.6-0.8微米； 氮化物压盖-接触沟槽栅极堆栈的环形氮化硅压盖宽度为0.5-0.8微米，厚度为1000-5000 埃；以及 衬垫氧化区的厚度为100-300埃。6.如权利要求3所述的沟槽栅极MOSFET阵列，其特征在于，其中: X-Y平面上自引导接触增强型插头的 宽度为0.2-0.8微米； Z方向上自引导接触增强型插头的高度为0.2-1.0微米； X-Y平面上底部紧密接触增强部分的宽度为0.05-0.5微米； Z方向上底部紧密接触增强部分的高度为0.2-0.5微米； X-Y平面上顶部远末端接触增强部分的宽度为0.2-0.8微米；以及 相对于邻近氮化物压盖-有源沟槽栅极堆栈的定位偏差为0.06-0.15微米。7.如权利要求5所述的沟槽栅极MOSFET阵列，其特征在于，其中 其顶部沟槽部分宽度为0.2微米-0.3微米，深度为0.3微米-0.6微米；以及 其底部沟槽部分深度为0.3微米-0.6微米；并且相应地， 顶部栅极氧化物壳厚度为100-600埃，底部栅极氧化物壳厚度为300-1000埃。8.一种用于制备高密度沟槽栅极的MOSFET阵列器件的方法，其特征在于，在X-Y-Z笛卡尔坐标系中表示，其中X-Y平面平行于其主半导体芯片平面，包含: a)制备一个半导体衬底，构成一个外延层，在X-Y平面中半导体衬底被分成一个MOSFET阵列区以及一个栅极接触区； b)在MOSFET阵列区中制备一个有源沟槽的阵列，在栅极接触区中制备一个接触沟槽，有源沟槽和接触沟槽延伸预置的总沟槽深度TCD，部分延伸到外延层中； c)在有源沟槽上方，制备氮化物压盖-有源沟槽栅极堆栈ANCTGS和自引导接触增强型插头SGCEP的一个阵列，在接触沟槽上方制备氮化物压盖-接触沟槽栅极堆栈PNCTGS和接触增强型插头CEP，将本体区和源极区注入到器件中，其中: 氮化物压盖-有源沟槽栅极堆栈在X-Y平面中具有预置的氮化物压盖-有源沟槽栅极堆栈间隔；并且 每个氮化物压盖-有源沟槽栅极堆栈都包含: 嵌入在栅极氧化物壳中的多晶硅沟槽栅极；以及 覆盖在多晶硅沟槽栅极顶部侧面的氮化硅压盖，在X-Y平面中水平定位至栅极氧化物壳;并且 每个自引导接触增强型插头都包含: 一个底部紧密接触增强部分ICES，沿X-Y平面准确定位到其附近的氮化物压盖-有源沟槽栅极堆栈； 一个在底部紧密接触增强部分上的顶部远端接触增强部分DCES，所述的顶部远末端接触增强部分沿X-Y平面相对于所述的邻近氮化物压盖-有源沟槽栅极堆栈具有一个横向定位偏差LTMSRG ；以及 一个中间锥形过渡段TTS位于底部紧密接触增强部分和顶部远末端接触增强部分之间，并且桥接底部紧密接触增强部分和顶部远末端接触增强部分；并且 在MOSFET阵列区中制成一个MOSFET阵列，在栅极接触区中制成一个栅极接触结构；并且 d)设置一个电介质区在MOSFET阵列和栅极接触结构上并形成图案，设置一个带图案的金属层在带图案的电介质区上方，带图案的金属层通过自引导接触增强型插头，构成MOSFET阵列自引导的源极和本体接头，横向定位偏差LTMSRG不会影响MOSFET阵列器件的性能。9.如权利要求8所述的方法，其特征在于，其中制备有源沟槽和接触沟槽包含: 制备X-Y平面上接触沟槽的宽度大于有源沟槽的宽度；并且 在有源区中，使所有TCD相同的沟槽都分成一个顶部沟槽和一个底部沟槽，顶部沟槽的宽度大于底部沟槽的宽度，使得相应的底部栅极氧化物壳的厚度大于相应的顶部栅极沟槽氧化物壳的厚度，从而使相关MOSFET的栅漏电容减小。10.如权利要求9所述的方法，其特征在于，其中接触沟槽的宽度至少是有源沟槽宽度的两倍。11.如权利要求9所述的方法，其特征在于，其中制备有源沟槽和接触沟槽，相应的底部栅极氧化物壳的厚度大于相应的顶部栅极氧化物壳的厚度，还包含: 根据X-Y平面中有源沟槽和接触沟槽的顶部沟槽剖面结构，在器件上方设置一个硬掩膜并形成图案； 通过带图案的硬氧化物掩膜，各向异性地刻蚀出具有顶部沟槽宽度和顶部沟槽深度的顶部沟槽； 在顶部沟槽上方，生长一个衬垫氧化层，在衬垫氧化层上方，形成一个氮化物垫片层； 各向异性地刻蚀出氮化物垫片层和衬垫氧化层的底部，从而使顶部沟槽的底部裸露出来； 通过顶部沟槽裸露的底部，各向异性地刻蚀出具有底部沟槽宽度和底部沟槽深度的底部沟槽，所形成的底部沟槽宽度小于顶部沟槽宽度； 在底部沟槽中，生长一个衬里氧化层，其厚度大于衬垫氧化层的厚度； 全部除去顶部沟槽中的氮化物垫片层和衬垫氧化层，同时相应地减小底部沟槽中衬里氧化层的厚度； 在器件上方生长一个栅极氧化层，从而使相应的底部栅极氧化物壳比相应的顶部栅极氧化物壳更厚；并且 用多晶硅沉积填充有源沟槽和接触沟槽，然后抛光器件的顶部，使填充调结构的顶面与硬氧化物掩膜的顶面相平，从而完成嵌入在栅极氧化物壳中的多晶硅沟槽栅极和栅极滑道。12.如权利要求11所述的方法，其特征在于，其中制备交叉的氮化物压盖-有源沟槽栅极堆栈和自引导接触增强型插头阵列包含: 在多晶硅沟槽栅极和栅极滑道上方制备多晶硅再氧化物； 在硬氧化物掩膜上方制备一个ESD多晶硅； 在半导体衬底、多晶硅沟槽栅极、栅极滑道和ESD多晶硅的表面上生长一个衬垫氧化区； 用本体掩膜，穿过衬垫氧化区，注入本体注入区，嵌入在外延层中，同时保护半导体表面不受衬垫氧化区的注入导致的损坏； 用源极掩膜，穿过衬垫氧化区，注入源极注入区，嵌入在外延层中，同时保护半导体表面不受衬垫氧化区的注入导致的损坏； 沉积全面氮化硅垫片盖晶粒覆盖制备过程中的器件，直到全面氮化硅垫片盖晶粒填满衬垫氧化区所有的凹陷区域为止； 逐渐回刻沉积的全面氮化硅垫片盖晶粒，直到晶粒减少，并分成多个氮化硅垫片压盖，每个都有沿X-Y平面的预定义的最小宽度和沿Z方向的最小高度，并且覆盖相应的氮化物压盖-有源沟槽栅极堆栈；在制备过程中的器件上方设置一个电介质区，然后通过接触掩膜，各向异性地刻蚀，直到构成源极本体接触沟槽CTCH的本体区具有: 一个沿X-Y平面准确定位的底部紧密接触沟槽部分ICTS，靠近其附近的氮化物压盖-有源沟槽栅极堆栈； 一个在底部紧密接触增强部分上的顶部远端接触沟槽部分DCTS，所述的顶部远末端接触增强部分沿X-Y平面相对于邻近氮化物压盖-有源沟槽栅极堆栈具有一个横向定位偏差LTMSRG ；以及 一个中间锥形过渡段TTS位于底部紧密接触增强部分和顶部远末端接触增强部分之间，并且桥接底部紧密接触增强部分和顶部远末端接触增强部分；并且 通过在带图案的电介质区上方沉积一个金属层并形成图案，填充CTCH，从而完成交叉氮化物压盖-有源沟槽栅极堆栈和自引导接触增强型插头的阵列。13.如权利要求12所述的方法，其特征在于，其中所述的氮化硅垫片压盖具有: 宽度约为500埃至1000埃；以及 高度约为1000埃至5000埃。14.如权利要求13所述的方法，其特征在于，其中所述的氮化硅垫片压盖具有: 宽度约为800埃；以及 高度约为2000埃。15.一种高密度沟槽栅极的MOSFET，其特征在于，在X-Y-Z笛卡尔坐标系中表示，其中X-Y平面平行于其主半导体芯片平面，包含: 一个平行于X-Y平面的半导体衬底； 一个形成在半导体衬底顶部的外延层，一个形成在外延层顶部的本体区和一个形成在本体区顶部的源极区； 第一和第二氮化物压盖-有源沟槽栅极堆栈ANCTGS，其中， 每个氮化物压盖-有源沟槽栅极堆栈都包含: 嵌入在栅极氧化物壳中的多晶硅沟槽栅极； 覆盖在多晶硅沟槽栅极上方的氮化硅压盖；以及 一个自引导的接头，设置在半导体衬底上方，穿过源极区进入本体区，其中自引导接头包含: 一个底部紧密接触增强部分ICES，用导电材料填充，在接触开口的底部穿过源极区进入本体区； 一个在底部紧密接触增强部分上方的顶部远端接触增强部分DCES，用导电材料填充，在氮化硅垫片盖上方的接触开口的顶部；以及 一个中间锥形过渡段TTS位于底部紧密接触增强部分和顶部远末端接触增强部分之间，并且桥接底部紧密接触增强部分和顶部远末端接触增强部分，在接触开口的中间部分用导电材料填充，接触开口在氮化硅垫片盖之间延伸。16.如权利要求15所述的沟槽栅极MOSFET阵列，其特征在于，其中导电材料填充底部紧密接触增强部分， 顶部远末端接触增强部分的中心线偏离底部紧密接触增强部分的中心线。17.如权利要求15所述的沟槽栅极MOSFET阵列，其特征在于，其中导电材料填充底部紧密接触增强部分，顶部远末端接触增强部分和中间锥形过渡段由钨制成。18.如权利要求17所述的沟槽栅极MOSFET阵列，其特征在于，还包含一个在氮化硅垫片盖上方的带图案的电介质层，以及一个在带图案的电介质层上方的带图案的金属层。
【专利摘要】半导体衬底包含外延区、本体区和源极区；一个交叉氮化物压盖-有源沟槽栅极堆栈（ANCTGS）和自引导接触增强型插头（SGCEP）设置在半导体衬底上方，并且部分嵌入在源极区、本体区和外延区中，构成沟槽栅极MOSFET阵列。每个氮化物压盖-有源沟槽栅极堆栈都包含一个多晶硅沟槽栅极堆栈，嵌入在栅极氧化物壳中，以及一个氮化硅垫片盖，覆盖多晶硅沟槽栅极顶部；每个自引导接触增强型插头都包含一个底部紧密接触增强部分（ICES），准确定位至其附近的氮化物压盖-有源沟槽栅极堆栈；一个顶部远端接触增强部分（DCES），具有一个横向相对于邻近氮化物压盖-有源沟槽栅极堆栈的定位偏差；以及一个中间锥形过渡段（TTS）位于底部紧密接触增强部分和顶部远末端接触增强部分之间，并且桥接底部紧密接触增强部分和顶部远末端接触增强部分；一个在MOSFET阵列上方的带图案的电介质区上方的带图案的金属层，通过自引导接触增强型插头构成子引导的源极和本体接头。
【IPC分类】H01L21/336, H01L27/088, H01L29/78, H01L21/8234
【公开号】CN104900647
【申请号】CN201510079863
【发明人】李亦衡, 金钟五, 常虹
【申请人】万国半导体股份有限公司
【公开日】2015年9月9日
【申请日】2015年2月15日
【公告号】US9196701, US20150255565
【技术领域】
[0001]本发明涉及半导体器件结构领域。更确切地说，本发明涉及高密度MOSFET阵列的器件结构及其制备方法。
【背景技术】
[0002]低压功率MOSFET常用于负载开关器件中。在负载开关器件中，必须降低器件的导通电阻(Rds)。确切地说，器件的RdsA必须达到最低，R dsA是指器件的导通电阻与器件有源区面积的乘积。另外，低压功率MOSFET通常用于高频直流-直流转换器件中。在这些器件中，通常要求器件的开关速度最大。优化开关速度最重要的三个参数为:I)RdsXQg；2)RdsXQoss；以及Rgd/Qgs之比。首先，Rds与栅极电荷(Qg)的乘积共同测量器件传导和开关损耗。98为栅漏电荷(Qgd)和栅源电荷(Qgs)之和。在第二个参数中，Qtjss表示当器件接通或断开时，需要充电和放电的电容量。最后，当器件断开时，dV/dt过大可能导致器件接通，将Qgd/Qgs2比降至最低，可以减少这种可能性。
[0003]基于沟槽的MOSFET的设计目的之一是为了降低器件的RdsA。设计基于沟槽的MOSFET，使得平面MOSFET中原有的JFET结构被除去，这样可以降低晶胞间距。通过除去JFET，可以减小晶胞间距。但是，一般基于沟槽的MOSFET在本体区中没有任何的电荷平衡，从而增大了 RdsA。而且，栅极氧化物相对较薄，会在沟槽下方产生一个很大的电场，导致击穿电压较低。漂流区中的掺杂浓度必须很低，才能承载电压，栅极氧化物较薄的结构，会使RdsA增大。此外，由于高器件集成密度的晶胞间距不断减小，进一步减小栅极氧化物的厚度非常困难，都使得基于沟槽的MOSFET成为一个不太理想的选择。
[0004]带有二阶栅极氧化物的基于沟槽的M0SFET，在栅极顶部附近有一个薄层氧化物，在栅极底部有一层较厚的氧化物，从而使器件的通道电阻和漂流电阻都很低。顶部较薄的栅极氧化物可以在栅极和本体区之间提供良好的耦合，产生很强的反转，并且使薄顶部附近的通道中导通电阻很低。底部较厚的栅极氧化物产生电荷平衡效应，使得漂流区掺杂浓度升高。漂流区中较高的掺杂浓度会降低其电阻。然而，由于器件对本体接触失准误差高度敏感，因此很难减小器件的尺寸。例如，如果器件的间距降至深亚微米级别(例如0.5-0.6 μ m)，那么关于栅极的接触掩膜失准会大大改变器件的性能。为了提供与本体区良好的欧姆接触，使用接触掩膜之后，可以重掺杂导电类型与本体区相同的掺杂物，形成欧姆接触。如果对准的接触掩膜太靠近栅极，也就是说没有位于硅台面结构的正中心，那么用于与本体形成欧姆接触的重掺杂物会在通道中终止。如果重掺杂欧姆区在通道中，那么器件的阈值电压和导通电阻都会受到影响。而且，如果对准的接触掩膜离栅极较远，那么双极结型晶体管(BJT)的接通会成为一个问题。由于接触远离沟槽，被提取的长度变长并且电阻增大。由于本体区电阻的增大，本体区上的电压降也会增大。本体区上的大电压降会使寄生BJT更容易接通，从而对器件造成损坏。
[0005]因此，为了制备带有深亚微米间距的功率MOSFET器件，作为负载开关和高频直流-直流器件优化使用，必须提出一种到栅极的自对准接头的器件及其方法，以避免上述副作用发生。
【发明内容】
[0006]本发明提供一种带有自对准接触增强型插头的高密度MOSFET阵列及其制备方法，可避免【背景技术】中提到的副作用。
[0007]为了达到上述目的，本发明提供一种高密度沟槽栅极MOSFET阵列，用X_Y_Z笛卡尔坐标系表示，X-Y平面平行于其主半导体芯片平面，包含:
一个平行于X-Y平面的半导体衬底，在X-Y平面中半导体衬底被分成一个MOSFET阵列区以及一个栅极接触区；其中MOSFET阵列区包含:
一个外延层，包含一个外延区覆盖在半导体衬底上方，本体区覆盖在外延区上方，源极区覆盖在本体区上方，形成在外延层的顶面；
氮化物压盖-有源沟槽栅极堆栈ANCTGS和自引导接触增强型插头SGCEP的一个阵列，该阵列设置在外延层的顶部上方，并且部分嵌入在源极区、本体区以及外延区中，构成沟槽栅极MOSFET阵列，其中
每个氮化物压盖-有源沟槽栅极堆栈包含:
一个嵌入在栅极氧化物壳中的多晶硅沟槽栅极；
一个氮化硅压盖，覆盖露出在外延层顶面上方的多晶硅沟槽栅极顶部侧面，沿X-Y平面水平定位到栅极氧化物壳；并且
每个自引导接触增强型插头都包含:
一个底部紧密接触增强部分ICES，其沿X-Y平面与相邻的氮化物压盖-有源沟槽栅极堆栈准确定位；
一个在底部紧密接触增强部分上的顶部远端接触增强部分(DCES)，所述的顶部远末端接触增强部分沿X-Y平面相对于邻近氮化物压盖-有源沟槽栅极堆栈具有一个横向的定位偏差LTMSRG ；以及
一个中间锥形过渡段TTS位于底部紧密接触增强部分和顶部远末端接触增强部分之间，并且桥接底部紧密接触增强部分和顶部远末端接触增强部分；
并且在MOSFET阵列区上方，一个带图案的电介质区在MOSFET阵列上，带图案的金属层在带图案的电介质区上方，
带图案的金属层，通过自引导接触增强型插头，构成MOSFET阵列的自引导源极和本体接头，因此横向定位偏差LTMSRG不会影响MOSFET阵列器件的性能。
[0008]其中栅极接触区包含一个氮化物压盖-接触沟槽栅极堆栈PNCTGS，设置在半导体衬底上方，并且嵌入到本体区和外延区中，其中氮化物压盖-接触沟槽栅极堆栈包含:
嵌入在栅极氧化物壳中的多晶硅沟槽栅极，所述的氮化物压盖-接触沟槽栅极堆栈的多晶硅沟槽栅极沿X-Y平面，用于连接所述的每个氮化物压盖-有源沟槽栅极堆栈的多晶硅沟槽栅极；以及
一个环形氮化硅垫片盖，其中心孔洞沿X-Y平面横向定位至栅极氧化物壳，除了其中心孔洞之外，所述的环形氮化硅垫片盖覆盖多晶硅栅极滑道的顶部侧壁，带图案的金属层穿过中心孔洞，形成到多晶硅栅极滑道的栅极接头。
[0009]所述的沟槽栅极MOSFET阵列还包含，
在源极区上方，但是在每个氮化硅压盖下方，一个遍及MOSFET阵列区的衬垫氧化区；
以及
在源极区上方，但是在氮化硅压盖下方，一个遍及栅极接触区的衬垫氧化区。
[0010]其中:
多晶硅沟槽栅极具有一个顶部沟槽部分和一个底部沟槽部分，并且相应地，栅极氧化物壳具有一个顶部栅极氧化物壳和一个底部栅极氧化物壳；底部栅极氧化物壳的厚度大于顶部栅极氧化物壳的厚度，从而降低相关MOSFET的栅漏电容。
[0011]其中:
氮化物压盖-有源沟槽栅极堆栈的氮化硅压盖的宽度为0.3-0.5微米，厚度为1000-5000埃，导致在X-Y平面中MOSFET阵列中MOSFET间距为0.6-0.8微米；
氮化物压盖-接触沟槽栅极堆栈的环形氮化硅压盖宽度为0.5-0.8微米，厚度为1000-5000 埃；以及
衬垫氧化区的厚度为100-300埃。
[0012]其中:
X-Y平面上自引导接触增强型插头的宽度为0.2-0.8微米；
Z方向上自引导接触增强型插头的高度为0.2-1.0微米；
X-Y平面上底部紧密接触增强部分的宽度为0.05-0.5微米；
Z方向上底部紧密接触增强部分的高度为0.2-0.5微米；
X-Y平面上顶部远末端接触增强部分的宽度为0.2-0.8微米；以及相对于邻近氮化物压盖-有源沟槽栅极堆栈的定位偏差为0.06-0.15微米。
[0013]其中
其顶部沟槽部分宽度为0.2微米-0.3微米，深度为0.3微米-0.6微米；以及其底部沟槽部分深度为0.3微米-0.6微米；并且相应地，
顶部栅极氧化物壳厚度为100-600埃，底部栅极氧化物壳厚度为300-1000埃。
[0014]本发明还提供一种用于制备高密度沟槽栅极的MOSFET阵列器件的方法，在X_Y_Z笛卡尔坐标系中表示，其中X-Y平面平行于其主半导体芯片平面，包含:
a)制备一个半导体衬底，构成一个外延层，在X-Y平面中半导体衬底被分成一个MOSFET阵列区以及一个栅极接触区；
b)在MOSFET阵列区中制备一个有源沟槽的阵列，在栅极接触区中制备一个接触沟槽，有源沟槽和接触沟槽延伸预置的总沟槽深度TCD，部分延伸到外延层中；
c)在有源沟槽上方，制备氮化物压盖-有源沟槽栅极堆栈ANCTGS和自引导接触增强型插头SGCEP的一个阵列，在接触沟槽上方制备氮化物压盖-接触沟槽栅极堆栈PNCTGS和接触增强型插头CEP，将本体区和源极区注入到器件中，其中:
氮化物压盖-有源沟槽栅极堆栈在X-Y平面中具有预置的氮化物压盖-有源沟槽栅极堆栈间隔；并且
每个氮化物压盖-有源沟槽栅极堆栈都包含:
嵌入在栅极氧化物壳中的多晶硅沟槽栅极；以及
覆盖在多晶硅沟槽栅极顶部侧面的氮化硅压盖，在X-Y平面中水平定位至栅极氧化物壳;并且
每个自引导接触增强型插头都包含:
一个底部紧密接触增强部分ICES，沿X-Y平面准确定位到其附近的氮化物压盖-有源沟槽栅极堆栈；
一个在底部紧密接触增强部分上的顶部远端接触增强部分DCES，所述的顶部远末端接触增强部分沿X-Y平面相对于所述的邻近氮化物压盖-有源沟槽栅极堆栈具有一个横向定位偏差LTMSRG ；以及
一个中间锥形过渡段TTS位于底部紧密接触增强部分和顶部远末端接触增强部分之间，并且桥接底部紧密 接触增强部分和顶部远末端接触增强部分；并且
在MOSFET阵列区中制成一个MOSFET阵列，在栅极接触区中制成一个栅极接触结构；并且
d)设置一个电介质区在MOSFET阵列和栅极接触结构上并形成图案，设置一个带图案的金属层在带图案的电介质区上方，带图案的金属层通过自引导接触增强型插头，构成MOSFET阵列自引导的源极和本体接头，横向定位偏差LTMSRG不会影响MOSFET阵列器件的性能。
[0015]其中制备有源沟槽和接触沟槽包含:
制备X-Y平面上接触沟槽的宽度大于有源沟槽的宽度；并且
在有源区中，使所有TCD相同的沟槽都分成一个顶部沟槽和一个底部沟槽，顶部沟槽的宽度大于底部沟槽的宽度，使得相应的底部栅极氧化物壳的厚度大于相应的顶部栅极沟槽氧化物壳的厚度，从而使相关MOSFET的栅漏电容减小。
[0016]其中接触沟槽的宽度至少是有源沟槽宽度的两倍。
[0017]其中制备有源沟槽和接触沟槽，相应的底部栅极氧化物壳的厚度大于相应的顶部栅极氧化物壳的厚度，还包含:
根据X-Y平面中有源沟槽和接触沟槽的顶部沟槽剖面结构，在器件上方设置一个硬掩膜并形成图案；
通过带图案的硬氧化物掩膜，各向异性地刻蚀出具有顶部沟槽宽度和顶部沟槽深度的顶部沟槽；
在顶部沟槽上方，生长一个衬垫氧化层，在衬垫氧化层上方，形成一个氮化物垫片层； 各向异性地刻蚀出氮化物垫片层和衬垫氧化层的底部，从而使顶部沟槽的底部裸露出来；
通过顶部沟槽裸露的底部，各向异性地刻蚀出具有底部沟槽宽度和底部沟槽深度的底部沟槽，所形成的底部沟槽宽度小于顶部沟槽宽度；
在底部沟槽中，生长一个衬里氧化层，其厚度大于衬垫氧化层的厚度；
全部除去顶部沟槽中的氮化物垫片层和衬垫氧化层，同时相应地减小底部沟槽中衬里氧化层的厚度；
在器件上方生长一个栅极氧化层，从而使相应的底部栅极氧化物壳比相应的顶部栅极氧化物壳更厚；并且
用多晶硅沉积填充有源沟槽和接触沟槽，然后抛光器件的顶部，使填充调结构的顶面与硬氧化物掩膜的顶面相平，从而完成嵌入在栅极氧化物壳中的多晶硅沟槽栅极和栅极滑道。
[0018]其中制备交叉的氮化物压盖-有源沟槽栅极堆栈和自引导接触增强型插头阵列包含:
在多晶硅沟槽栅极和栅极滑道上方制备多晶硅再氧化物；
在硬氧化物掩膜上方制备一个ESD多晶硅；
在半导体衬底、多晶硅沟槽栅极、栅极滑道和ESD多晶硅的表面上生长一个衬垫氧化区；
用本体掩膜，穿过衬垫氧化区，注入本体注入区，嵌入在外延层中，同时保护半导体表面不受衬垫氧化区的注入导致的损坏；
用源极掩膜，穿过衬垫氧化区，注入源极注入区，嵌入在外延层中，同时保护半导体表面不受衬垫氧化区的注入导致的损坏；
沉积全面氮化硅垫片盖晶粒覆盖制备过程中的器件，直到全面氮化硅垫片盖晶粒填满衬垫氧化区所有的凹陷区域为止；
逐渐回刻沉积的全面氮化硅垫片盖晶粒，直到晶粒减少，并分成多个氮化硅垫片压盖，每个都有沿X-Y平面的预定义的最小宽度和沿Z方向的最小高度，并且覆盖相应的氮化物压盖-有源沟槽栅极堆栈；在制备过程中的器件上方设置一个电介质区，然后通过接触掩膜，各向异性地刻蚀，直到构成源极本体接触沟槽CTCH的本体区具有:
一个沿X-Y平面准确定位的底部紧密接触沟槽部分ICTS，靠近其附近的氮化物压盖-有源沟槽栅极堆栈；
一个在底部紧密接触增强部分上的顶部远端接触沟槽部分(DCTS)，所述的顶部远末端接触增强部分沿X-Y平面相对于邻近氮化物压盖-有源沟槽栅极堆栈具有一个横向定位偏差LTMSRG ；以及
一个中间锥形过渡段TTS位于底部紧密接触增强部分和顶部远末端接触增强部分之间，并且桥接底部紧密接触增强部分和顶部远末端接触增强部分；并且
通过在带图案的电介质区上方沉积一个金属层并形成图案，填充CTCH，从而完成交叉氮化物压盖-有源沟槽栅极堆栈和自引导接触增强型插头的阵列。
[0019]其中所述的氮化硅垫片压盖具有:
宽度约为500埃至1000埃；以及
高度约为1000埃至5000埃。
[0020]其中所述的氮化硅垫片压盖具有:
宽度约为800埃；以及
高度约为2000埃。
[0021]本发明还提供一种高密度沟槽栅极的M0SFET，在X-Y-Z笛卡尔坐标系中表示，其中X-Y平面平行于其主半导体芯片平面，包含:
一个平行于X-Y平面的半导体衬底；
一个形成在半导体衬底顶部的外延层，一个形成在外延层顶部的本体区和一个形成在本体区顶部的源极区；
第一和第二氮化物压盖-有源沟槽栅极堆栈ANCTGS，其中，
每个氮化物压盖-有源沟槽栅极堆栈都包含: 嵌入在栅极氧化物壳中的多晶硅沟槽栅极；
覆盖在多晶硅沟槽栅极上方的氮化硅压盖；以及
一个自引导的接头，设置在半导体衬底上方，穿过源极区进入本体区，其中自引导接头包含:
一个底部紧密接触增强部分ICES，用导电材料填充，在接触开口的底部穿过源极区进入本体区；
一个在底部紧密接触增强部分上方的顶部远端接触增强部分DCES，用导电材料填充，在氮化硅垫片盖上方的接触开口的顶部；以及
一个中间锥形过渡段TTS位于底部紧密接触增强部分和顶部远末端接触增强部分之间，并且桥接底部紧密接触增强部分和顶部远末端接触增强部分，在接触开口的中间部分用导电材料填充，接触开口在氮化硅垫片盖之间延伸。
[0022]其中导电材料填充底部紧密接触增强部分，
顶部远末端接触增强部分的中心线偏离底部紧密接触增强部分的中心线。
[0023]其中导电材料填充底部紧密接触增强部分，顶部远末端接触增强部分和中间锥形过渡段由钨制成。
[0024]所述的沟槽栅极MOSFET阵列还包含一个在氮化硅垫片盖上方的带图案的电介质层，以及一个在带图案的电介质层上方的带图案的金属层。
[0025]本发明可避免【背景技术】中提到的副作用。
【附图说明】
[0026]参见附图，提出了本发明的多种实施例。然而，这些附图仅用于解释说明，并不用于局限本发明的范围。
[0027]图1A、1B表示本发明所述的高密度沟槽栅极的MOSFET阵列的平面剖面图；
图2A、图2B、图2C和图3A表示在MOSFET阵列区中制备有源沟槽，以及在半导体衬底的栅极接触沟槽区中制备接触沟槽；
图3B、图3C和图3D表示在有源沟槽和接触沟槽中，制备多个多晶硅沟槽栅极，每个栅极都嵌入在栅极氧化物壳中；
图4A、图4B、图4C、图4D、图4E、图4F、图5A、图5B表示在有源沟槽上方制备一个氮化物压盖-有源沟槽栅极堆栈阵列，在接触沟槽上方制备一个氮化物压盖-接触沟槽栅极堆栈，并且连续注入本体区和源极区，从而在MOSFET阵列区中形成一个MOSFET阵列，在栅极接触区中形成一个栅极接触结构；并且
图6A、图6B、图6C表示在MOSFET阵列和栅极接触结构上方，沉积电介质区并形成图案，然后在电介质区上方，沉积一个金属层。
【具体实施方式】
[0028]上述说明及所含附图仅涉及本发明的一个或多个现有较佳实施例，并且还提出了一些示例可选功能和/或可选实施例。文中的说明及附图仅用于解释说明，不用于局限本发明。因此，本领域的技术人员应明确变化、修正及可选方案。这些变化、修正及可选方案也应认为在本发明的范围内。
[0029]图1A表示本发明所述的高密度沟槽栅极的MOSFET阵列10的平面剖面图。为了更好地说明MOSFET阵列10中的空间和结构关系，使用X-Y-Z笛卡尔坐标系，X-Y平面平行于主半导体芯片平面。高密度沟槽栅极的MOSFET阵列10具有:
一个平行于X-Y平面的半导体衬底600，在X-Y平面中半导体衬底600被分成一个MOSFET阵列区1a以及一个栅极接触接触区10b。
[0030]一个外延层，包含一个外延区602覆盖在半导体衬底600上方，本体区40a、40b覆盖在MOSFET阵列区1a和栅极接触区1b中的外延区602上方，源极区42覆盖在MOSFET阵列区1a中各自的本体区40a上方，形成在外延层的顶面。
[0031]氮化物压盖-有源沟槽栅极堆栈(ANCTGS) 102a、102b的阵列，设置在半导体衬底600顶部，并且垂直嵌入在源极区42、本体区40a和外延区602中，氮化物压盖-接触沟槽栅极堆栈(PNCTGS)102c设置在半导体衬底600顶部，并且垂直嵌入到本体区40b和外延区602中。虽然此次只提及了两个氮化物压盖-有源沟槽栅极堆栈，但是对于本领域的技术人员来说，氮化物压盖-有源沟槽栅极堆栈的数量可以扩展至两个以上。与之类似，氮化物压盖-接触沟槽栅极堆栈的数量也可以扩展至一个以上。更重要的是，氮化物压盖-有源沟槽栅极堆栈已经在X-Y平面中预置了内部的氮化物压盖-有源沟槽栅极堆栈间隔，用于形成高密度沟槽栅极的MOSFET阵列10，这将在下文中详细介绍。至于更多的结构细节，氮化物压盖-有源沟槽栅极堆栈102a还包含:
一个沟槽栅极堆栈100a，具有一个多晶娃沟槽栅极342，嵌入在栅极氧化物壳中(顶部栅极氧化物23a和底部栅极氧化物24a)以及上方的栅极氧化物27a中。
[0032]一对氮化硅隔离片组成的氮化硅盖44a覆盖着露出在外延层顶面上方的沟槽栅极堆栈10a的顶部侧面。
[0033]更重要的是，氮化硅盖44a 在X_Y平面中，水平定位到栅极氧化物壳(顶部栅极氧化物23a和底部栅极氧化物24a)，使得在Z方向上，氮化硅盖44a和44b的中心线和相应的栅极氧化物壳的中心线基本重叠。
[0034]因此，氮化物压盖-有源沟槽栅极堆栈102a与源极区42、本体区40a以及外延区602 一起，在MOSFET阵列区1a中构成MOSFET器件。同样地，类似结构氮化物压盖-有源沟槽栅极堆栈102b (带有沟槽栅极堆栈100b、多晶硅沟槽栅极342、顶部栅极氧化物23b、底部栅极氧化物24b、栅极氧化物27b、氮化硅盖44b)与源极区42a、本体区40a以及外延区602 一起构成MOSFET阵列区1a中的另一个MOSFET器件。高密度沟槽栅极的MOSFET阵列10的功能之一就是，多晶硅沟槽栅极342具有顶部沟槽部分和底部沟槽部分，相应地，栅极氧化物壳具有顶部栅极氧化物23a和底部栅极氧化物24a，底部栅极氧化物24a的厚度大于顶部栅极氧化物23a的厚度。对于本领域的技术人员来说，这样有可能会降低相关MOSFET的栅漏电容。在一个没有示出的可选实施例中，如果不要求降低栅漏电容的话，底部栅极氧化物24a的厚度可以与顶部栅极氧化物23a的厚度相同，以便简化制备工艺。
[0035]一个自引导接触增强型插头(SGCEP) 80b设置在半导体衬底上方，部分嵌入到源极区和本体区中，填充两个邻近的氮化物压盖-有源沟槽栅极堆栈(ANCTGS) 102a、102b之间的接触开口 50，其中如图1B所示，自引导接触增强型插头80b包含:
一个底部紧密接触增强部分(ICES) 80b-l，沿X-Y平面，垂直嵌入在源极区和本体区中，其与相邻的氮化物压盖-有源沟槽栅极堆栈准确定位，底部紧密接触增强部分填充了接触开口的底部，穿过源极区到本体区中；
一个在底部紧密接触增强部分上方的顶部远端接触增强部分(DCES) 80b-2，所述的顶部远末端接触增强部分具有一个横向(沿X-Y平面)相对于邻近氮化物压盖-有源沟槽栅极堆栈定位偏差，允许与靠近的氮化硅垫片盖44a不对准，顶部远末端接触增强部分填充了氮化硅垫片盖44a和44b上方的接触开口的顶部；以及
一个中间锥形过渡段(TTS)80b-3，位于底部紧密接触增强部分和顶部远末端接触增强部分之间并将其桥接，中间锥形过渡段填充在氮化硅垫片盖44a和44b之间延伸的接触开口的中间部分。如图1B所示，在X-Y平面中，顶部远末端接触增强部分的中心线偏移底部紧密接触增强部分的中心线。
[0036]在MOSFET阵列区1a和栅极接触区1b上方，形成一个带图案的电介质区365，带图案的金属层640a、640b形成在带图案的电介质区365上方。因此，带图案的金属层640a与MOSFET阵列一起，构成自引导的源极和本体接头，穿过自引导接触增强型插头，因此相对于邻近氮化物压盖-有源沟槽栅极堆栈的定位偏差不会影响MOSFET阵列的器件性能。
[0037]至于更多的结构详情，栅极接触区1b中的氮化物压盖-接触沟槽栅极堆栈102c包含:
一个具有多晶硅栅极滑道342的沟槽栅极堆栈100c，多晶硅栅极滑道342嵌入在栅极氧化物壳(顶部栅极氧化物23c和底部栅极氧化物24c)以及上方的栅极氧化物27c中。氮化物压盖-接触沟槽栅极堆栈102c的多晶硅栅极滑道342沿X-Y平面，汇入氮化物压盖-有源沟槽栅极堆栈102a和102b的多晶硅沟槽栅极342中。
[0038]一个环形的氮化硅垫片盖44c，覆盖在多晶硅栅极滑道342的外延层顶面上方的顶部，其中心孔洞沿X-Y平面横向对准到栅极氧化物壳，所述的环形氮化硅垫片盖除了其中心孔洞之外，都覆盖多晶硅栅极滑道的顶部侧壁，因此带图案的金属层穿过中心孔洞构成一个到多晶硅栅极滑道顶部的栅极接头80C。
[0039]一个静电放电(ESD)保护结构195设置在半导体衬底上方，其中ESD 195包含: 一个形成在绝缘层(例如硬掩膜305)上方的ESD电极344。ESD电极344可以由多晶硅制成。ESD电极344沿所有的平面，都被ESD氧化层37a屏蔽。
[0040]一个环形氮化硅垫片盖44d覆盖ESD电极344和硬掩膜305，其中心孔洞沿X-Y平面横向定位到边缘氧化层37a，所述的环形氮化硅垫片盖除了其中心孔洞之外，其他都覆盖ESD电极的侧壁，因此带图案的金属层穿过中心孔洞构成一个到ESD电极顶部的栅极接头80ao
[0041]在结构图中，在高密度沟槽栅极的MOSFET阵列10的整个MOSFET阵列区1a上，衬垫氧化物区37b形成在源极区42b的上方，氮化硅盖44a、44b、44d的下方。类似地，在另一个结构图中，在高密度沟槽栅极的MOSFET阵列10的整个栅极接触区1b上，衬垫氧化物区37c形成在本体区40b的上方，那对氮化硅垫片盖44c的下方。关于这些结构图37b、37c还将在下文详细介绍。
[0042]高密度沟槽栅极MOSFET阵列10的另一特点是，在带图案的金属层640a和源极-本体接头之间的接触界面处，可以增加一个接触增强插头80b，以改善接触界面的质量和可靠性。与之类似，在带图案的金属层640b和氮化物压盖-接触沟槽栅极堆栈102c之间的接触界面处，也可以增加一个接触增强插头80c，以改善接触界面的质量和可靠性，并且在带图案的金属层640a和ESD 198之间的接触界面处，也可以增加一个接触增强插头80c，以改善接触界面的质量和可靠性。例如，接触增强插头80a和80b可以由钨(W)制成。
[0043]图2A至图5C表示本发明所述的高密度沟槽栅极的MOSFET阵列10的制备工艺。图2A、图2B、图2C和图3A表示在MOSFET阵列区中制备有源沟槽，并且在半导体衬底的栅极接触区中制备接触沟槽。
[0044]图2A表示在半导体衬底600(例如N+导电类型)上方，制备外延区602(例如N-导电类型)，然后沿其顶部X-Y平面，将器件分成MOSFET阵列区1a和栅极接触区10b。由二氧化硅制成的硬氧化物掩膜304设置在器件上方。
[0045]在图2B中，依据MOSFET阵列区1a中顶部有源沟槽的预定义剖面沟槽顶部几何形状(X-Y平面)，以及栅极接触区1b中接触沟槽的预定义剖面沟槽顶部几何形状(X-Y平面)，在带图案的硬掩膜305中，通过光刻形成硬氧化物掩膜304的图案。
[0046]图2C至图3A表示在MOSFET阵列区1a中制备一个有源沟槽的阵列，并且在栅极接触区1b中制备一个接触沟槽，有源沟槽和接触沟槽的预置总沟槽深度TCD，部分延伸到外延区602中。在图2C中，通过带图案的硬掩膜305，各向异性地刻蚀出顶部沟槽宽度(UTWa、UTWb、UTW。)和深度(UTD)的顶部沟槽12a、12b、12c。利用预置的刻蚀速度和刻蚀时间，获得UTD。在图3A中，厚度为POTK的衬垫氧化层20a、20b、20c生长在顶部沟槽12a、12b、12c的侧壁和底部的硅表面上。然后，在衬垫氧化层20a、20b、20c上方，形成厚度为NSTK的薄氮化物垫片层22a、22b、22c。各向异性地刻蚀掉氮化物垫片层22a、22b、22c以及衬垫氧化层20a、20b、20c的底部，使顶部沟槽12a、12b、12c的底部裸露出来。各向异性地刻蚀出底部沟槽14a、14b、14c，穿过顶部沟槽12a、12b、12c的裸露底面，到外延区602中。因此，底部沟槽14a、14b、14c具有底部沟槽宽度(LTWa、LTWb、LTW。)以及底部沟槽深度(LTD)，其中底部沟槽宽度小于顶部沟槽宽度。利用预置的刻蚀速度和刻蚀时间，制备LTD。
[0047]图3B至图3D表示在有源沟槽和接触沟槽中，制备多个多晶硅沟槽栅极，每个栅极滑道都嵌入到栅极氧化物壳中。在图3B中，内衬氧化层21a、21b、21c生长在底部沟槽14a、14b、14c的硅表面上，内衬氧化层的厚度>衬垫氧化层20a、20b、20c的厚度(Ρ0ΤΚ)。在图3C中，全部除去顶部沟槽中的氮化物垫片层和衬垫氧化层(例如通过湿浸刻蚀)，相应地减少底部沟槽14a、14b、14c中内衬氧化层21a、21b、21c的厚度。在图3D中，制备时将顶部栅极氧化物壳23a、23b、23c生长在器件顶部沟槽的硅表面上，致使相应的底部栅极氧化物壳24a、24b、24c比相应的顶部栅极氧化物壳更厚。通过多晶硅沉积填充MOSFET阵列区1a和栅极接触区1b中所有的沟槽(12a-12c、14a-14c)，然后抛光多晶硅至硬掩膜的顶面，从而制成了嵌入在栅极氧化物壳(23a、23b、23c和24a、24b、24c)中的多晶硅沟槽栅极342。由于底部沟槽宽度(LTWa、LTWb、LTW。)小于顶部沟槽宽度(UTWa、UTWb、UTW。)，因此相应的底部栅极氧化物壳(24a、24b、24c)的厚度 > 相应的顶部栅极氧化物壳(23a、23b、23c)的厚度。对于本领域的技术人员来说，这会引起相关MOSFET的栅漏电容的减小。
[0048]图4A、图4B、图4C、图4D、图4E、图4F、图5A、图5B表示在有源沟槽上制备一个氮化物压盖-有源沟槽栅极的阵列堆栈，在接触沟槽上制备一个氮化物压盖-接触沟槽栅极堆栈，然后注入本体区和源极区，从而在MOSFET阵列区1a中形成MOSFET阵列，在栅极接触区1b中形成栅极接触结构。图4A表示在多晶硅沟槽栅极342上形成栅极氧化层27a、27b、27c。
[0049]图4B表示在制备器件的上方，全面沉积多晶硅层346，然后在多晶硅层346中全面注入P-型掺杂物(例如硼)，构成ESD保护结构。
[0050]在图4C中，在多晶硅层346的顶面上使用一个ESD掩膜348。
[0051]在图4D中，通过硬掩膜348，将多晶硅层346各向异性地回刻至硬掩膜305的顶面，构成ESD电极344 。
[0052]在图4E中，硬掩膜305各向异性地回刻至半导体衬底的表面。然后，在制备过程中器件的多晶硅表面上生长一个衬垫优惠券37a、37b、37c。
[0053]图4F表示:
利用本体掩膜，通过衬垫氧化区37a、37b、37c，注入嵌入在外延区602顶部的本体区40a,40b,同时利用衬垫氧化区37a、37b、37c保护半导体表面不受注入损伤。
[0054]利用源极掩膜，通过衬垫氧化区37a、37b、37c，注入源极区42，源极区42嵌入在外延区602顶部和MOSFET阵列区1a中本体区40a上方，同时利用衬垫氧化区37a、37b、37c保护半导体表面不受注入损伤。
[0055]作为一个较佳实施例，本体区的厚度范围为0.3微米至0.7微米，源极区的厚度范围为0.1微米至0.2微米。虽然衬垫氧化区37a、37b、37c用于保护半导体表面不受注入损伤和后续氮化硅沉积工艺的影响，但是在最终的器件中它们并没有提供任何的作用，因此在最后的氮化硅沉积的其他工艺步骤中可以选择将衬垫氧化区37a、37b、37c除去。
[0056]图5A和图5B表示对器件进行一个周期的均匀的氮化硅沉积(图5A)和氮化硅刻蚀制程(图5B)，每次都以预置的沉积速度和一定的沉积时间。为了更加清楚地说明氮化硅沉积，要在图5A中添加多个临时渐进的干刻蚀表面结构3601a、3602a、3603a、3601c、3602c、3603c。干刻蚀氮化硅，形成氮化硅垫片盖44a、44b、44c。因此，对于本领域的技术人员来说，在MOSFET阵列区1a中制备氮化物压盖-有源沟槽栅极堆栈阵列(ANCTGS) 102a、102b以及ESD保护结构195，在栅极接触区1b中制备氮化物压盖-接触沟槽栅极堆栈(PNCTGS)102c。要注意的是，氮化物压盖-有源沟槽栅极堆栈在X-Y平面中预定义了中间氮化物压盖-有源沟槽栅极堆栈间隔，通过源极和本体接头的子引导，形成高密度沟槽栅极MOSFET阵列。其原因在于，所有的氮化硅压盖44b都在X-Y平面中水平定位到最近的顶部栅极氧化物壳。
[0057]图6A、图6B、图6C表示在MOSFET阵列上方设置电介质区并形成图案，在电介质区上方设置栅极接触结构和金属层并形成图案。图6A表示制备一个带图案的电介质区365(例如由回流LT0/BPSG (低温氧化物/含有硼酸的硅玻璃)制成)。在图6B中，通过接触掩膜(图中没有表示出)，刻蚀电介质区365，穿过氮化硅垫片盖44a-2和44b_l到外延层602的顶部(参见图1B)，在两个邻近的氮化物压盖-有源沟槽栅极堆栈102a、102b之间构成一个源极/本体接触开口 50。本领域中众所周知的是Si/Ni刻蚀选择性约为1/5，因此源极/本体接触开口 50包含三个部分，与图1B中所示类似:
一个沿X-Y平面准确定位的底部紧密接触增强部分(ICES)50-1，靠近其附近的氮化物压盖-有源沟槽栅极堆栈；
一个在底部紧密接触增强部分上的顶部远端接触增强部分(DCES)50-2，所述的顶部远末端接触增强部分具有一个横向(沿X-Y平面)相对于邻近氮化物压盖-有源沟槽栅极堆栈定位偏差区域；以及一个中间锥形过渡段(TTS) 50-3位于底部紧密接触增强部分和顶部远末端接触增强部分之间，并且桥接底部紧密接触增强部分和顶部远末端接触增强部分。如图1B所示，顶部远末端接触增强部分的中心线在X-Y平面中偏离底部紧密接触增强部分的中心线。
[0058]氮化硅垫片盖44a、44b的垫片宽度和高度必须设计得当，避免刻蚀掉所有的氮化硅垫片44b_l，以免引起源极/本体接头和多晶硅凸起(PSU)之间的电连接，多晶硅凸起是多晶硅沟槽栅极342突出到半导体衬底表面上方的顶部。我们希望，垫片宽度在800埃至1000埃之间，垫片宽度的高度与多晶硅凸起的高度相等，约为2000-3000埃。
[0059]在该刻蚀过程中，形成氮化物压盖-接触沟槽栅极堆栈102c上方的栅极接触开口 60，穿过衬垫氧化物27c和氮化物压盖-接触沟槽栅极堆栈102c的电极342的顶部，并且形成ESD接触开口 70，穿过衬垫氧化物37a以及ESD电极344的顶部。
[0060]在图6C中，在接触开口 50、60、70中沉积一个薄势皇金属层(图中没有表示出)，然后沉积并回刻至电介质区650的顶面，接触金属构成接触增强型插头80a、80b、80c。在一个较佳实施例中，沉积一个薄钛/氮化钛(Ti/TiN)势皇金属层，然后沉积钨(W)。
[0061]最后沉积金属层640a、640b，完成高密度沟槽栅极MOSFET阵列10。
[0062]现在应该理解的是，本发明可以适用于很大范围的器件结构参数，以下列出较佳实施例的结构参数:
宽度为500埃至1000埃、厚度为800-1000埃的氮化硅压盖44a、44b，在MOSFET阵列中形成0.4-1.2微米2000埃的器件间距。
[0063]对装氮化硅压盖44c、44d的宽度(外缘至外缘)为0.5-1.6微米，厚度为1000-5000埃。
[0064]衬垫氧化区37a、37b、37c厚度为100-300埃。
[0065]对于MOSFET阵列区1a中的多晶硅沟槽栅极342来说:
其顶部沟槽部分宽度为0.2-0.3微米，深度为0.3-0.6微米。
[0066]其底部沟槽部分深度为0.3-0.6微米。
[0067]顶部栅极氧化物壳的厚度为100-600埃，而底部栅极氧化物壳的厚度为300-1000埃。
[0068]虽然上述说明包含许多具体参数，但是这些参数仅仅作为对本发明现有的较佳实施例做出的解释说明，不应据此局限本发明的范围。通过上述说明及附图，给出了各个典型实施例的具体结构。本领域的技术人员应明确，本发明还可以用各种其他的形式体现，无需过度实验，本领域的技术人员就可以实施本发明中的实施例。因此，本发明的范围不应局限于以上说明，而应由所附的权利要求书及其全部等效内容决定。在权利要求书内等效的意义和范围内的任何以及全部修正都应认为属于本发明的意义和范围。
【主权项】
1.一种高密度沟槽栅极MOSFET阵列，其特征在于，用X-Y-Z笛卡尔坐标系表示，X-Y平面平行于其主半导体芯片平面，包含: 一个平行于X-Y平面的半导体衬底，在X-Y平面中半导体衬底被分成一个MOSFET阵列区以及一个栅极接触区；其中MOSFET阵列区包含: 一个外延层，包含一个外延区覆盖在半导体衬底上方，本体区覆盖在外延区上方，源极区覆盖在本体区上方，形成在外延层的顶面； 氮化物压盖-有源沟槽栅极堆栈ANCTGS和自引导接触增强型插头SGCEP的一个阵列，该阵列设置在外延层的顶部上方，并且部分嵌入在源极区、本体区以及外延区中，构成沟槽栅极MOSFET阵列，其中 每个氮化物压盖-有源沟槽栅极堆栈包含: 一个嵌入在栅极氧化物壳中的多晶硅沟槽栅极； 一个氮化硅压盖，覆盖露出在外延层顶面上方的多晶硅沟槽栅极顶部侧面，沿X-Y平面水平定位到栅极氧化物壳；并且 每个自引导接触增强型插头都包含: 一个底部紧密接触增强部分ICES，其沿X-Y平面与相邻的氮化物压盖-有源沟槽栅极堆栈准确定位； 一个在底部紧密接触增强部分上的顶部远端接触增强部分DCES，所述的顶部远末端接触增强部分沿X-Y平面相对于邻近氮化物压盖-有源沟槽栅极堆栈具有一个横向的定位偏差LTMSRG ；以及 一个中间锥形过渡段TTS位于底部紧密接触增强部分和顶部远末端接触增强部分之间，并且桥接底部紧密接触增强部分和顶部远末端接触增强部分； 并且 在MOSFET阵列区上方，一个带图案的电介质区在MOSFET阵列上，带图案的金属层在带图案的电介质区上方， 带图案的金属层，通过自引导接触增强型插头，构成MOSFET阵列的自引导源极和本体接头，因此横向定位偏差LTMSRG不会影响MOSFET阵列器件的性能。2.如权利要求1所述的沟槽栅极MOSFET阵列，其特征在于，其中栅极接触区包含一个氮化物压盖-接触沟槽栅极堆栈PNCTGS，设置在半导体衬底上方，并且嵌入到本体区和外延区中，其中氮化物压盖-接触沟槽栅极堆栈包含: 嵌入在栅极氧化物壳中的多晶硅沟槽栅极，所述的氮化物压盖-接触沟槽栅极堆栈的多晶硅沟槽栅极沿X-Y平面，用于连接所述的每个氮化物压盖-有源沟槽栅极堆栈的多晶硅沟槽栅极；以及 一个环形氮化硅垫片盖，其中心孔洞沿X-Y平面横向定位至栅极氧化物壳，除了其中心孔洞之外，所述的环形氮化硅垫片盖覆盖多晶硅栅极滑道的顶部侧壁，带图案的金属层穿过中心孔洞，形成到多晶硅栅极滑道的栅极接头。3.如权利要求2所述的沟槽栅极MOSFET阵列，其特征在于，还包含， 在源极区上方，但是在每个氮化硅压盖下方，一个遍及MOSFET阵列区的衬垫氧化区；以及 在源极区上方，但是在氮化硅压盖下方，一个遍及栅极接触区的衬垫氧化区。4.如权利要求2所述的沟槽栅极MOSFET阵列，其特征在于，其中: 多晶硅沟槽栅极具有一个顶部沟槽部分和一个底部沟槽部分，并且相应地，栅极氧化物壳具有一个顶部栅极氧化物壳和一个底部栅极氧化物壳；底部栅极氧化物壳的厚度大于顶部栅极氧化物壳的厚度，从而降低相关MOSFET的栅漏电容。5.如权利要求3所述的沟槽栅极MOSFET阵列，其特征在于，其中: 氮化物压盖-有源沟槽栅极堆栈的氮化硅压盖的宽度为0.3-0.5微米，厚度为1000-5000埃，导致在X-Y平面中MOSFET阵列中MOSFET间距为0.6-0.8微米； 氮化物压盖-接触沟槽栅极堆栈的环形氮化硅压盖宽度为0.5-0.8微米，厚度为1000-5000 埃；以及 衬垫氧化区的厚度为100-300埃。6.如权利要求3所述的沟槽栅极MOSFET阵列，其特征在于，其中: X-Y平面上自引导接触增强型插头的 宽度为0.2-0.8微米； Z方向上自引导接触增强型插头的高度为0.2-1.0微米； X-Y平面上底部紧密接触增强部分的宽度为0.05-0.5微米； Z方向上底部紧密接触增强部分的高度为0.2-0.5微米； X-Y平面上顶部远末端接触增强部分的宽度为0.2-0.8微米；以及 相对于邻近氮化物压盖-有源沟槽栅极堆栈的定位偏差为0.06-0.15微米。7.如权利要求5所述的沟槽栅极MOSFET阵列，其特征在于，其中 其顶部沟槽部分宽度为0.2微米-0.3微米，深度为0.3微米-0.6微米；以及 其底部沟槽部分深度为0.3微米-0.6微米；并且相应地， 顶部栅极氧化物壳厚度为100-600埃，底部栅极氧化物壳厚度为300-1000埃。8.一种用于制备高密度沟槽栅极的MOSFET阵列器件的方法，其特征在于，在X-Y-Z笛卡尔坐标系中表示，其中X-Y平面平行于其主半导体芯片平面，包含: a)制备一个半导体衬底，构成一个外延层，在X-Y平面中半导体衬底被分成一个MOSFET阵列区以及一个栅极接触区； b)在MOSFET阵列区中制备一个有源沟槽的阵列，在栅极接触区中制备一个接触沟槽，有源沟槽和接触沟槽延伸预置的总沟槽深度TCD，部分延伸到外延层中； c)在有源沟槽上方，制备氮化物压盖-有源沟槽栅极堆栈ANCTGS和自引导接触增强型插头SGCEP的一个阵列，在接触沟槽上方制备氮化物压盖-接触沟槽栅极堆栈PNCTGS和接触增强型插头CEP，将本体区和源极区注入到器件中，其中: 氮化物压盖-有源沟槽栅极堆栈在X-Y平面中具有预置的氮化物压盖-有源沟槽栅极堆栈间隔；并且 每个氮化物压盖-有源沟槽栅极堆栈都包含: 嵌入在栅极氧化物壳中的多晶硅沟槽栅极；以及 覆盖在多晶硅沟槽栅极顶部侧面的氮化硅压盖，在X-Y平面中水平定位至栅极氧化物壳;并且 每个自引导接触增强型插头都包含: 一个底部紧密接触增强部分ICES，沿X-Y平面准确定位到其附近的氮化物压盖-有源沟槽栅极堆栈； 一个在底部紧密接触增强部分上的顶部远端接触增强部分DCES，所述的顶部远末端接触增强部分沿X-Y平面相对于所述的邻近氮化物压盖-有源沟槽栅极堆栈具有一个横向定位偏差LTMSRG ；以及 一个中间锥形过渡段TTS位于底部紧密接触增强部分和顶部远末端接触增强部分之间，并且桥接底部紧密接触增强部分和顶部远末端接触增强部分；并且 在MOSFET阵列区中制成一个MOSFET阵列，在栅极接触区中制成一个栅极接触结构；并且 d)设置一个电介质区在MOSFET阵列和栅极接触结构上并形成图案，设置一个带图案的金属层在带图案的电介质区上方，带图案的金属层通过自引导接触增强型插头，构成MOSFET阵列自引导的源极和本体接头，横向定位偏差LTMSRG不会影响MOSFET阵列器件的性能。9.如权利要求8所述的方法，其特征在于，其中制备有源沟槽和接触沟槽包含: 制备X-Y平面上接触沟槽的宽度大于有源沟槽的宽度；并且 在有源区中，使所有TCD相同的沟槽都分成一个顶部沟槽和一个底部沟槽，顶部沟槽的宽度大于底部沟槽的宽度，使得相应的底部栅极氧化物壳的厚度大于相应的顶部栅极沟槽氧化物壳的厚度，从而使相关MOSFET的栅漏电容减小。10.如权利要求9所述的方法，其特征在于，其中接触沟槽的宽度至少是有源沟槽宽度的两倍。11.如权利要求9所述的方法，其特征在于，其中制备有源沟槽和接触沟槽，相应的底部栅极氧化物壳的厚度大于相应的顶部栅极氧化物壳的厚度，还包含: 根据X-Y平面中有源沟槽和接触沟槽的顶部沟槽剖面结构，在器件上方设置一个硬掩膜并形成图案； 通过带图案的硬氧化物掩膜，各向异性地刻蚀出具有顶部沟槽宽度和顶部沟槽深度的顶部沟槽； 在顶部沟槽上方，生长一个衬垫氧化层，在衬垫氧化层上方，形成一个氮化物垫片层； 各向异性地刻蚀出氮化物垫片层和衬垫氧化层的底部，从而使顶部沟槽的底部裸露出来； 通过顶部沟槽裸露的底部，各向异性地刻蚀出具有底部沟槽宽度和底部沟槽深度的底部沟槽，所形成的底部沟槽宽度小于顶部沟槽宽度； 在底部沟槽中，生长一个衬里氧化层，其厚度大于衬垫氧化层的厚度； 全部除去顶部沟槽中的氮化物垫片层和衬垫氧化层，同时相应地减小底部沟槽中衬里氧化层的厚度； 在器件上方生长一个栅极氧化层，从而使相应的底部栅极氧化物壳比相应的顶部栅极氧化物壳更厚；并且 用多晶硅沉积填充有源沟槽和接触沟槽，然后抛光器件的顶部，使填充调结构的顶面与硬氧化物掩膜的顶面相平，从而完成嵌入在栅极氧化物壳中的多晶硅沟槽栅极和栅极滑道。12.如权利要求11所述的方法，其特征在于，其中制备交叉的氮化物压盖-有源沟槽栅极堆栈和自引导接触增强型插头阵列包含: 在多晶硅沟槽栅极和栅极滑道上方制备多晶硅再氧化物； 在硬氧化物掩膜上方制备一个ESD多晶硅； 在半导体衬底、多晶硅沟槽栅极、栅极滑道和ESD多晶硅的表面上生长一个衬垫氧化区； 用本体掩膜，穿过衬垫氧化区，注入本体注入区，嵌入在外延层中，同时保护半导体表面不受衬垫氧化区的注入导致的损坏； 用源极掩膜，穿过衬垫氧化区，注入源极注入区，嵌入在外延层中，同时保护半导体表面不受衬垫氧化区的注入导致的损坏； 沉积全面氮化硅垫片盖晶粒覆盖制备过程中的器件，直到全面氮化硅垫片盖晶粒填满衬垫氧化区所有的凹陷区域为止； 逐渐回刻沉积的全面氮化硅垫片盖晶粒，直到晶粒减少，并分成多个氮化硅垫片压盖，每个都有沿X-Y平面的预定义的最小宽度和沿Z方向的最小高度，并且覆盖相应的氮化物压盖-有源沟槽栅极堆栈；在制备过程中的器件上方设置一个电介质区，然后通过接触掩膜，各向异性地刻蚀，直到构成源极本体接触沟槽CTCH的本体区具有: 一个沿X-Y平面准确定位的底部紧密接触沟槽部分ICTS，靠近其附近的氮化物压盖-有源沟槽栅极堆栈； 一个在底部紧密接触增强部分上的顶部远端接触沟槽部分DCTS，所述的顶部远末端接触增强部分沿X-Y平面相对于邻近氮化物压盖-有源沟槽栅极堆栈具有一个横向定位偏差LTMSRG ；以及 一个中间锥形过渡段TTS位于底部紧密接触增强部分和顶部远末端接触增强部分之间，并且桥接底部紧密接触增强部分和顶部远末端接触增强部分；并且 通过在带图案的电介质区上方沉积一个金属层并形成图案，填充CTCH，从而完成交叉氮化物压盖-有源沟槽栅极堆栈和自引导接触增强型插头的阵列。13.如权利要求12所述的方法，其特征在于，其中所述的氮化硅垫片压盖具有: 宽度约为500埃至1000埃；以及 高度约为1000埃至5000埃。14.如权利要求13所述的方法，其特征在于，其中所述的氮化硅垫片压盖具有: 宽度约为800埃；以及 高度约为2000埃。15.一种高密度沟槽栅极的MOSFET，其特征在于，在X-Y-Z笛卡尔坐标系中表示，其中X-Y平面平行于其主半导体芯片平面，包含: 一个平行于X-Y平面的半导体衬底； 一个形成在半导体衬底顶部的外延层，一个形成在外延层顶部的本体区和一个形成在本体区顶部的源极区； 第一和第二氮化物压盖-有源沟槽栅极堆栈ANCTGS，其中， 每个氮化物压盖-有源沟槽栅极堆栈都包含: 嵌入在栅极氧化物壳中的多晶硅沟槽栅极； 覆盖在多晶硅沟槽栅极上方的氮化硅压盖；以及 一个自引导的接头，设置在半导体衬底上方，穿过源极区进入本体区，其中自引导接头包含: 一个底部紧密接触增强部分ICES，用导电材料填充，在接触开口的底部穿过源极区进入本体区； 一个在底部紧密接触增强部分上方的顶部远端接触增强部分DCES，用导电材料填充，在氮化硅垫片盖上方的接触开口的顶部；以及 一个中间锥形过渡段TTS位于底部紧密接触增强部分和顶部远末端接触增强部分之间，并且桥接底部紧密接触增强部分和顶部远末端接触增强部分，在接触开口的中间部分用导电材料填充，接触开口在氮化硅垫片盖之间延伸。16.如权利要求15所述的沟槽栅极MOSFET阵列，其特征在于，其中导电材料填充底部紧密接触增强部分， 顶部远末端接触增强部分的中心线偏离底部紧密接触增强部分的中心线。17.如权利要求15所述的沟槽栅极MOSFET阵列，其特征在于，其中导电材料填充底部紧密接触增强部分，顶部远末端接触增强部分和中间锥形过渡段由钨制成。18.如权利要求17所述的沟槽栅极MOSFET阵列，其特征在于，还包含一个在氮化硅垫片盖上方的带图案的电介质层，以及一个在带图案的电介质层上方的带图案的金属层。
【专利摘要】半导体衬底包含外延区、本体区和源极区；一个交叉氮化物压盖-有源沟槽栅极堆栈（ANCTGS）和自引导接触增强型插头（SGCEP）设置在半导体衬底上方，并且部分嵌入在源极区、本体区和外延区中，构成沟槽栅极MOSFET阵列。每个氮化物压盖-有源沟槽栅极堆栈都包含一个多晶硅沟槽栅极堆栈，嵌入在栅极氧化物壳中，以及一个氮化硅垫片盖，覆盖多晶硅沟槽栅极顶部；每个自引导接触增强型插头都包含一个底部紧密接触增强部分（ICES），准确定位至其附近的氮化物压盖-有源沟槽栅极堆栈；一个顶部远端接触增强部分（DCES），具有一个横向相对于邻近氮化物压盖-有源沟槽栅极堆栈的定位偏差；以及一个中间锥形过渡段（TTS）位于底部紧密接触增强部分和顶部远末端接触增强部分之间，并且桥接底部紧密接触增强部分和顶部远末端接触增强部分；一个在MOSFET阵列上方的带图案的电介质区上方的带图案的金属层，通过自引导接触增强型插头构成子引导的源极和本体接头。
【IPC分类】H01L21/336, H01L27/088, H01L29/78, H01L21/8234
【公开号】CN104900647
【申请号】CN201510079863
【发明人】李亦衡, 金钟五, 常虹
【申请人】万国半导体股份有限公司
【公开日】2015年9月9日
【申请日】2015年2月15日
【公告号】US9196701, US20150255565
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