分离栅极闪存存储器及其制造方法
分离栅极闪存存储器及其制造方法
【技术领域】
[0001]本发明涉及一种半导体元件，且特别是涉及一种分离栅极闪存存储器及其制造方法。
【背景技术】
[0002]闪存存储器元件由于具有可多次进行数据的存入、读取、抹除等动作，且存入的数据在断电后也不会消失的优点，所以已成为个人电脑和电子设备所广泛采用的一种非挥发性存储器元件。
[0003]典型的闪存存储器元件是以掺杂的多晶硅制作浮置栅极(Floating Gate)与控制栅极(Control Gate)。而且，浮置栅极与控制栅极之间以介电层相隔，而浮置栅极与基底间是以隧道氧化层(Tunnel Oxide)相隔。当对闪存存储器进行写入/抹除(Write/Erase)数据的操作时，通过在控制栅极与源极/漏极区施加偏压，以使电子注入浮置栅极或使电子从浮置栅极拉出。而在读取闪存存储器中的数据时，在控制栅极上施加一工作电压，此时浮置栅极的带电状态会影响其下通道(Channel)的开/关，而此通道的开/关即为判读数据值「O」或「I」的依据。
[0004]当上述闪存存储器在进行数据的抹除时，由于从浮置栅极排出的电子数量不易控制，故易使浮置栅极排出过多电子而带有正电荷，谓之过度抹除(Over-erase)。当此过度抹除现象太过严重时，甚至会使浮置栅极下方的通道在控制栅极未加工作电压时，即持续呈导通状态，而导致数据的误判。
[0005]为了解决元件过度抹除的问题，目前业界提出一种分离栅极(Split Gate)闪存存储器。分离栅极(Split Gate)闪存存储器由基底起，依序为隧道介电层、浮置栅极、栅间介电层(Inter-gate Dielectric)与选择栅极，其中选择栅极除位于浮置栅极上方之外，尚有一部分延伸至基底上方，且与基底间以选择栅极介电层相隔。源极区位于浮置栅极一侧的基底中，漏极区则位于延伸至基底的选择栅极一侧的基底中。如此则当过度抹除现象太过严重，而使浮置栅极下方通道在选择栅极未加工作电压状态下即持续打开时，选择栅极方的通道仍能保持关闭状态，使得漏极区与源极区无法导通，而能防止数据的误判。
[0006]然而，由于分离栅极结构需要较大的分离栅极区域而具有较大的存储单元尺寸，因此其存储单元尺寸较堆叠式栅极结构的存储单元尺寸大，而产生所谓无法增加元件集成度的问题。
[0007]而且，随着集成电路正以更高的集成度朝向小型化的元件发展，存储单元的尺寸可通过减小存储单元的栅极长度方式来达成。但是，栅极长度变小会缩短了隧道氧化层下方的通道长度(Channel Length)，于是在编程此存储单元时，漏极区与源极区之间就容易发生不正常的电性贯通(Punch Through)，如此将严重影响此存储单元的电性表现。
【发明内容】
[0008]本发明的目的在于提供一种分离栅极闪存存储器，可以提高存储器元件的集成度、减少编程干扰，并提高存储器元件的操作速度。
[0009]为达上述目的，本发明提供一种分离栅极闪存存储器的制造方法，浮置栅极可以与周边电路区的晶体管的栅极在同一制作工艺步骤中制作，可以与现有制作工艺整合在一起。
[0010]本发明的一种分离栅极闪存存储器，包括元件隔离结构、第一掺杂区与第二掺杂区、选择栅极、栅介电层、浮置栅极与栅间介电层。元件隔离结构设置于基底中，以定义出主动区。第一掺杂区与第二掺杂区分别设置于基底的主动区中。选择栅极设置于基底中的沟槽内，且选择栅极的一侧邻接第一掺杂区。栅介电层设置于选择栅极与基底之间。浮置栅极设置于基底上，浮置栅极的一侧与第二掺杂区部分重叠，且浮置栅极的一部分设置于选择栅极上。栅间介电层设置于浮置栅极与选择栅极之间以及于浮置栅极与基底之间。
[0011]在本发明的一实施例中，上述沟槽内的元件隔离结构的表面低于基底的表面，且选择栅极的一部分呈鞍状而跨在主动区上。
[0012]在本发明的一实施例中，上述沟槽内的元件隔离结构之间的主动区形成有凹口，且选择栅极的一部分呈鳍状而突出于主动区中。
[0013]在本发明的一实施例中，上述浮置栅极的一部分突出选择栅极，且浮置栅极突出选择栅极的一转角具有尖锐的外型。
[0014]在本发明的一实施例中，上述选择栅极的材质包括金属或掺杂多晶硅。
[0015]在本发明的一实施例中，上述浮置栅极的材质包括掺杂多晶硅。
[0016]本发明的一种分离栅极闪存存储器的制造方法，包括下列步骤:在基底中形成元件隔离结构，以定义出主动区。在基底上形成图案化掩模层。以图案化掩模层为掩模，移除部分元件隔离结构与基底，而于基底中形成沟槽。在沟槽中形成栅介电层。在沟槽中形成填满沟槽的选择栅极。移除图案化掩模层。在基底上形成栅间介电层。在基底上形成浮置栅极，浮置栅极的一部分设置于选择栅极上。在浮置栅极与选择栅极两侧的基底中形成第一掺杂区与第二掺杂区，第一掺杂区邻接选择栅极的一侧，第二掺杂区与浮置栅极的一侧部分重叠。
[0017]在本发明的一实施例中，于以图案化掩模层为掩模，移除部分元件隔离结构与基底，而于基底中形成沟槽的步骤，包括:移除部分元件隔离结构，而在元件隔离结构中形成一凹口。
[0018]在本发明的一实施例中，上述于以图案化掩模层为掩模，移除部分元件隔离结构与基底，而于基底中形成沟槽的步骤，包括:移除部分基底，而在元件隔离结构之间形成凹□。
[0019]在本发明的一实施例中，在沟槽中形成填满沟槽的选择栅极的步骤，包括:在基底上形成导电材料层，导电材料层填满该沟槽；以及移除部分导电材料层，并使导电材料层具有一凹陷表面。
[0020]在本发明的一实施例中，在沟槽中形成栅介电层方法包括热氧化法。
[0021]在本发明的一实施例中，在基底上形成浮置栅极的步骤，包括:在基底上形成一导电材料层；以及图案化导电材料层。
[0022]基于上述，本发明的分离栅极闪存存储器及其制造方法中，由于选择栅极设置于基底中的沟槽内，因此可以缩小元件尺寸。而且，选择栅极的通道长度可以由沟槽的深度来控制。
[0023]在本发明的分离栅极闪存存储器及其制造方法中，由于浮置栅极突出选择栅极，而具有尖锐的转角，此转角能产生较高的电场，在对闪存存储器进行数据抹除时，可使抹除操作所需的时间缩短，且也可降低对选择栅极所施加的电压。
[0024]在本发明的分离栅极闪存存储器及其制造方法中，由于选择栅极设置在基底的沟槽中，因此可以缩小元件尺寸。而且，在本发明的分离栅极闪存存储器及其制造方法中，由于选择栅极的一部分成鞍状而跨在主动区上或者选择栅极的一部分略呈鳍状(Fin)而突出于主动区中，于是存储单元具有三维(Three dimens1n)的通道路径,而使通道宽度变大。由于选择栅极下方的通道宽度变大。于是存储单元的尺寸可以缩小，而可以增加元件集成度。而且，选择栅极下方的通道宽度由可以移除元件隔离结构的深度或主动区的凹陷的的深度来决定。
[0025]为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
【附图说明】
[0026]图1A为本发明的一实施例的分离栅极闪存存储器的上视图；
[0027]图1B为本发明的一实施例的图1A中的分离栅极闪存存储器的沿A-A’线的剖视图；
[0028]图1C为本发明的一实施例的图1A中的分离栅极闪存存储器的沿B-B’线的剖视图；
[0029]图1D为本发明的另一实施例的图1A中的分离栅极闪存存储器的沿B-B’线的结构剖视图；
[0030]图1E为本发明的另一实施例的图1A中的分离栅极闪存存储器的沿B-B’线的剖视图；
[0031]图2A为本发明的一实施例的分离栅极闪存存储器的编程操作模式示意图；
[0032]图2B为本发明的一实施例的分离栅极闪存存储器的抹除操作模式示意图；
[0033]图3A至图3E为本发明的一实施例的分离栅极闪存存储器的制造流程剖视图。
[0034]符号说明
[0035]200、300:基底
[0036]202:主动区(有源区)
[0037]204:元件隔离结构
[0038]206、310a、SG:选择栅极
[0039]208、308:栅介电层
[0040]210、3l6a:浮置栅极
[0041]212、314:栅间介电层
[0042]214、216、320、322:掺杂区
[0043]218、306:沟槽
[0044]224、324:导电插塞
[0045]206a、206b:选择栅极的一部分
[0046]220、312:凹陷
[0047]222:转角
[0048]226:凹口
[0049]302:衬垫层
[0050]304:掩模层
[0051]310、316:导电材料层
[0052]D:漏极区
[0053]S:源极区
[0054]W1、W2:通道宽度
【具体实施方式】
[0055]图1A所绘示为本发明的一实施例的分离栅极闪存存储器的上视图。图1B所绘示为本发明的一实施例的图1A中的分离栅极闪存存储器的沿A-A’线的剖视图。图1C所绘示为本发明的一实施例的图1A中的分离栅极闪存存储器的沿B-B’线的剖视图。图1D所绘示为本发明的另一实施例的图1A中的分离栅极闪存存储器的沿B-B’线的结构剖视图。
[0056]首先，请参照图1A至图1E，以说明本发明的分离栅极闪存存储器。本发明分离栅极闪存存储器，包括:基底200、主动区202、元件隔离结构204、选择栅极206、栅介电层208、浮置栅极210、栅间介电层212、掺杂区214 (漏极区)及掺杂区216 (源极区)。
[0057]基底200例如是硅基底。在此基底200中设置有元件隔离结构204，以定义出主动区202。元件隔离结构204例如是在X方向上平行排列，且在X方向上延伸而呈条状。元件隔离结构204例如是浅沟槽隔离结构。元件隔离结构204的材质例如是氧化硅。
[0058]掺杂区214 (漏极区)及掺杂区216 (源极区)例如分别设置于基底200的主动区202中。其中掺杂区214 (漏极区)及掺杂区216 (源极区)隔着选择栅极206及浮置栅极210而相对。
[0059]选择栅极206例如设置于基底200中的沟槽218内，且选择栅极206的一侧邻接掺杂区214。选择栅极206例如是在Y方向上平行排列，且在Y方向上延伸而呈条状。选择栅极206的材质包括导电材料,例如金属或掺杂多晶娃等。选择栅极206可以是具有金属层形成的单层结构，或是具有金属氮化物层(阻障层)以及金属层形成的多层结构。金属可以例如是铝、钨、钛、铜或其组合以及金属氮化物可以是TiN、TaN或其组合。
[0060]栅介电层208例如设置于选择栅极206与基底200之间。栅介电层208的材质例如是氧化硅。
[0061]浮置栅极210设置于基底200上，浮置栅极210的一侧与掺杂区216 (源极区)部分重叠，且浮置栅极210的一部分设置于选择栅极206上。浮置栅极210材质例如是掺杂的多晶硅。
[0062]栅间介电层212例如设置于浮置栅极210与选择栅极206之间以及于浮置栅极210与基底200之间。栅间介电层212的材质例如是氧化硅。此外，在于掺杂区214(漏极区)上也可以设置插塞224，用以连接至位线(未绘示)。
[0063]请参照图1B，本发明的选择栅极206突出基底200的表面，且在选择栅极206的顶部具有一凹陷220。因为此凹陷220而使浮置栅极210的一部分突出选择栅极206中，且浮置栅极210突出选择栅极206的转角222具有尖锐的外型。由于所形成的浮置栅极210突出选择栅极206的转角222具有尖锐的外型，因此在浮置栅极210突出选择栅极206的转角222能产生较高的电场，在对闪存存储器进行数据抹除时，可使抹除操作所需的时间缩短，且也可降低对选择栅极206所施加的电压。
[0064]请参照图1C，在一实施例中，由于选择栅极206设置于基底200中的沟槽218内，沿着沟槽的侧壁的基底构成选择栅极206的通道区(垂直通道区)，因此可以缩小元件尺寸(栅极长度)。而且，选择栅极206的通道长度可以由沟槽的深度来控制。而且也可以避免存储单元在编程后源极区与漏极区之间的漏电流问题。进而，增加元件的集成度。
[0065]请参照图1D，在另一实施例中，由于沟槽218中的元件隔离结构204的表面低于基底200的表面(亦即，在元件隔离结构204内形成有凹口 226a)，因此选择栅极206的一部分206a成鞍状而跨在主动区202上。于是存储单元具有三维(Three dimens1n)的通道路径，而使通道宽度Wl变大。请参图1E，在另一实施例中，由于在沟槽218中的元件隔离结构204之间的主动区202形成凹口 226b，因此选择栅极206的一部分206b略呈鳍状(Fin)而突出于主动区202中，于是存储单元具有三维(Three dimens1n)的通道路径,而使通道宽度W2变大。
[0066]在基底200上形成有多数个存储单元，这些存储单元例如是排列成一阵列。相邻的两个存储单元例如是具有相同且对称的结构，且共用一个掺杂区214(漏极区)或掺杂区216 (源极区)。
[0067]在本发明的分离栅极闪存存储器中，由于选择栅极206设置于基底200中的沟槽218内，因此可以缩小元件尺寸。而且，选择栅极206的通道长度可以由沟槽的深度来控制。
[0068]在本发明的分离栅极闪存存储器中，由于浮置栅极210突出选择栅极206，而具有转角222 (如图1B所示)，此转角222具有能产生较高的电场，在对闪存存储器进行数据抹除时，可使抹除操作所需的时间缩短，且也可降低对选择栅极206所施加的电压。
[0069]在本发明的分离栅极闪存存储器中，由于选择栅极206的一部分206a成鞍状而跨在主动区202上或者选择栅极206的一部分206b略呈鳍状(Fin)而突出于主动区202中，于是存储单元具有三维(Three dimens1n)的通道路径,而使通道宽度变大。由于选择栅极206下方的通道宽度变大。于是存储单元的尺寸可以缩小，而可以增加元件集成度。而且，选择栅极206下方的通道宽度可以由移除元件隔离结构的深度或主动区的凹口的的深度来决定。
[0070]接着，请参照图2A与图2B，以明了本发明较佳实施例的闪存存储器的操作模式，其包括编程(Program,图2A)与抹除(Erase,图2B)等操作模式。
[0071]当对存储单元进行编程时，在选择栅极SG施加电压Vp2，以打开选择栅极SG下方的通道，Vp2例如是2伏特左右的电压；于源极区S施加电压Vpl，其例如是8伏特左右；漏极区D为O伏特左右的电压。如此，在编程时，电子由漏极区D向源极区S移动，且在源极区S端被高通道电场所加速而产生热电子，其动能足以克服栅间介电层(在浮置栅极与基底之间的栅间介电层作为隧道介电层)的能量阻障，使得热电子从源极区S端注入浮置栅极FG中。
[0072]当对存储单元进行抹除时，于源极区S施加电压Vel，其例如是-2伏特左右。在选择栅极SG施加电压Ve2，其例如是12伏特左右。漏极区D为浮置。如此，即可在浮置栅极FG与选择栅极SG之间建立一个大的电场，而得以利用F-N隧道效应将电子从浮置栅极FG拉出至选择栅极SG。
[0073]在上述实施例中，本发明在抹除操作时，由于浮置栅极FG突出选择栅极SG，而具有转角，此转角具有能产生较高的电场，在对闪存存储单元进行数据抹除时，可使抹除操作所需的时间缩短，且也可降低对选择栅极SG所施加的电压。
[0074]图3A至图3G所绘示为本发明较佳实施例的一种分离栅极闪存存储单元的制造流程图，其用以说明本发明的闪存存储器的制造方法。
[0075]首先，请参照图3A，提供基底300。此基底300例如是硅基底。基底300中例如已形成元件隔离结构(未绘示)。元件隔离结构例如是在X方向上平行排列，且在X方向上延伸而呈条状(如图1A所示)。于此基底300上依序形成一层衬垫层(pad oxide) 302与一层掩模层304。衬垫层302的材质例如是氧化硅。衬垫层302的形成方法例如是热氧化法。掩模层304的材质例如是氮化硅。掩模层302的形成方法例如是化学气相沉积法。接着，图案化掩模层304。图案化掩模层304的方法例如是光刻蚀刻技术。
[0076]请参照图3B，以图案化掩模层304为掩模，移除部分衬垫层302、元件隔离结构与基底300，而于基底300中形成沟槽306。沟槽306例如是在Y方向上平行排列，且在Y方向上延伸而呈条状(如图1A所示)。移除部分衬垫层302与基底300的方法例如是反应性离子蚀刻法。在上述步骤中，由于沟槽306形成于基底300中，沿着沟槽的侧壁的基底构成在后续步骤中形成的选择栅极的通道区(垂直通道区)，因此可以缩小元件尺寸，而且选择栅极的通道长度可以由沟槽306的深度来控制。而且也可以避免存储单元在编程后源极区与漏极区之间的漏电流问题。进而，增加元件的集成度(如图1C所示)。
[0077]在上述步骤中，在移除部分元件隔离结构时，更进一步使沟槽306中的元件隔离结构的表面低于基底300的表面，而在元件隔离结构中形成凹口 ；或者在移除部分基底300时，更进一步使沟槽306中的基底300的表面低于元件隔离结构的表面，而在元件隔离结构之间的基底300形成凹口。在形成沟槽306的过程中，通过调整蚀刻配方，使元件隔离结构(氧化硅)的蚀刻速率大于基底(硅)的的蚀刻速率，而可以使沟槽306中的元件隔离结构的表面低于基底的表面(如图1D所示)。同样的，在形成沟槽306的过程中，通过调整蚀刻配方，也可以使元件隔离结构(氧化硅)的蚀刻速率小于基底(硅)的蚀刻速率，而可以使沟槽306中的元件隔离结构之间的基底形成凹口(如图1E所示)。
[0078]接着，在基底300上形成一层栅介电层3 08，此栅介电层308的材质例如是氧化硅。栅介电层308的形成方法例如是热氧化法(Thermal Oxidat1n)、化学气相沉积法或原子层沉积法等。然后，在基底300上形成一层导电材料层310，以填满沟槽306。导电材料层310的材质例如金属等。导电材料层310可以是具有金属层形成的单层结构，或是具有金属氮化物层(阻障层)以及金属层形成的多层结构。金属可以例如是铝、钨、钛、铜或其组合以及金属氮化物可以是TiN、TaN或其组合。导电材料层310的形成方法例如是进行物理气相沉积法，以于基底300上依序形成金属氮化物层(阻障层)以及金属层。
[0079]请参照图3C，移除部分导电材料层310，使导电材料层310的上表面低于掩模层304的上表面，而形成选择栅极310a。移除部分导电材料层310包括回蚀刻法。选择栅极310a下方的通道宽度由可以移除元件隔离结构的深度或主动区的凹口的的深度来决定。其中，移除部分导电材料层310以形成选择栅极310a的步骤中，使选择栅极310a突出基底300的表面，且使选择栅极310a的顶部具有一凹陷312表面。
[0080]请参照图3D，在选择栅极310a形成之后，移除掩模层304、衬垫层302与部分栅介电层308。掩模层304、衬垫层302与部分栅介电层308的移除方法例如是湿式蚀刻法。之后，于基底300和选择栅极310a表面形成栅间介电层314。栅间介电层314的材质例如是氧化娃。栅间介电层314的形成方法例如是热氧化法(Thermal Oxidat1n)、化学气相沉积法或原子层沉积法等。
[0081]在栅间介电层314上形成一层导电材料层316,其材质例如是掺杂的多晶娃。此导电材料层316的形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层后，进行离子注入步骤以形成之；或者以临场注入掺质的方式，利用化学气相沉积法而形成之。
[0082]请参照图3E，图案化导电材料层316，而形成浮置栅极316a，其中浮置栅极316a的一部分设置于选择栅极310a上，且填入选择栅极310a的顶部的凹陷312。在此步骤中，将导电材料层316图案化成块状(如图1A所示)。图案化导电材料层316的方法例如是光刻蚀刻技术。在本发明中，浮置栅极316a可以与周边电路区的晶体管的栅极在同一制作工艺步骤中制作。
[0083]接着，进行一离子注入步骤，而于浮置栅极316a与选择栅极310a两侧的基底300中形成掺杂区320 (源极区)及掺杂区322 (漏极区)。掺杂区322 (漏极区)邻接选择栅极310a的一侧；掺杂区320 (源极区)与浮置栅极316a的一侧部分重叠。掺杂区320 (源极区)及掺杂区322 (漏极区)隔着选择栅极310a及浮置栅极316a而相对。之后，于掺杂区322 (漏极区)形成插塞324，其用以连接位线。后续完成选择栅极闪存存储器的制作工艺为现有技术者所周知，在此不再赘述。
[0084]在上述实施例中，在本发明的选择栅极闪存存储器及其制造方法中，由于选择栅极设置于基底中的沟槽内，因此可以缩小元件尺寸。而且，选择栅极的通道长度可以由沟槽的深度来控制。
[0085]而且，在本发明的选择栅极闪存存储器及其制造方法中，由于在基底中形成沟槽，并沿着沟槽的侧壁的基底构成选择栅极的通道区(垂直通道区)，因此可以缩小元件尺寸。而且，选择栅极的通道长度可以由沟槽的深度来控制。而且也可以避免存储单元在编程后源极区与漏极区之间的漏电流问题。进而，增加元件的集成度。
[0086]此外，在本发明的选择栅极闪存存储器及其制造方法中，由于选择栅极的一部分成鞍状而跨在主动区上或者选择栅极的一部分略呈鳍状(Fin)而突出于主动区中，于是存储单元具有三维(Three dimens1n)的通道路径,而使通道宽度变大。由于选择栅极下方的通道宽度变大。于是存储单元的尺寸可以缩小，而可以增加元件集成度。而且，选择栅极下方的通道宽度由可以移除元件隔离结构的深度或主动区的凹口的的深度来决定。
[0087]另外，在本发明的选择栅极闪存存储器及其制造方法中，由于浮置栅极突出选择栅极，而具有转角，此转角具有能产生较高的电场，使闪存存储单元进行数据抹除时，所需时间更短，且也可降低对选择栅极所施加的电压。
[0088]虽然结合以上优选实施例公开了本发明，然而其并非用以限定本发明，任何熟悉此技术者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应当以附上的权利要求所界定的为准。
【主权项】
1.一种分离栅极闪存存储器，包括: 元件隔离结构，设置于一基底中，以定义出一主动区； 第一掺杂区与第二掺杂区，分别设置于该基底的该主动区中； 选择栅极，设置于该基底中的一沟槽内，且该选择栅极的一侧邻接该第一掺杂区； 栅介电层，设置于该选择栅极与该基底之间； 浮置栅极，设置于该基底上，该浮置栅极的一侧与该第二掺杂区部分重叠，且该浮置栅极的一部分设置于该选择栅极上；以及 栅间介电层，设置于该浮置栅极与该选择栅极之间以及在该浮置栅极与该基底之间。2.如权利要求1所述的分离栅极闪存存储器，其中在该沟槽中，该元件隔离结构的表面低于该基底的表面，该选择栅极的一部分呈鞍状而跨在该主动区上。3.如权利要求1所述的分离栅极闪存存储器，其中在该沟槽中，该元件隔离结构之间的该主动区形成有凹口，该选择栅极的一部分呈鳍状而突出于该主动区中。4.如权利要求1所述的分离栅极闪存存储器，其中该浮置栅极的一部分突出该选择栅极，且该浮置栅极突出该选择栅极的一转角具有尖锐的外型。5.如权利要求1所述的分离栅极闪存存储器，其中该选择栅极的材质包括金属或掺杂多晶娃。6.如权利要求1所述的分离栅极闪存存储器，其中该浮置栅极的材质包括掺杂多晶硅。7.如权利要求6所述的分离栅极闪存存储器，其中在该沟槽中，该元件隔离结构的表面低于该基底的表面，该选择栅极的一部分呈鞍状而跨在该主动区上。8.如权利要求6所述的分离栅极闪存存储器，其中在该沟槽中，该元件隔离结构之间的该主动区形成有凹口，该选择栅极的一部分呈鳍状而突出于该主动区中。9.如权利要求6所述的分离栅极闪存存储器，其中该浮置栅极的一部分突出该选择栅极，且该浮置栅极突出该选择栅极的一转角具有尖锐的外型。10.一种分离栅极闪存存储器的制造方法，包括: 在一基底中形成一兀件隔离结构，以定义出一主动区； 在该基底上形成一图案化掩模层； 以该图案化掩模层为掩模，移除部分该元件隔离结构与该基底，而在该基底中形成一沟槽； 在该沟槽中形成一栅介电层； 在该沟槽中形成填满该沟槽的一选择栅极； 移除该图案化掩模层； 在该基底上形成一栅间介电层； 在该基底上形成一浮置栅极，该浮置栅极的一部分设置于该选择栅极上；以及在该浮置栅极与该选择栅极两侧的基底中形成一第一掺杂区与一第二掺杂区，该第一掺杂区邻接该选择栅极的一侧，该第二掺杂区与该浮置栅极的一侧部分重叠。11.如权利要求10所述的分离栅极闪存存储器的制造方法，其中于以该图案化掩模层为掩模，移除部分该元件隔离结构与该基底，而在该基底中形成该沟槽的步骤，包括: 移除部分该元件隔离结构，而在该元件隔离结构中形成一凹口。12.如权利要求10所述的分离栅极闪存存储器的制造方法，其中于以该图案化掩模层为掩模，移除部分该元件隔离结构与该基底，而在该基底中形成该沟槽的步骤，包括: 移除部分该基底，而在该元件隔离结构之间形成一凹口。13.如权利要求10所述的分离栅极闪存存储器的制造方法，其中在该沟槽中形成填满该沟槽的该选择栅极的步骤，包括: 在该基底上形成一导电材料层，该导电材料层填满该沟槽；以及 移除部分该导电材料层，并使该导电材料层具有一凹陷表面。14.如权利要求10所述的分离栅极闪存存储器的制造方法，其中在该沟槽中形成该栅介电层方法，包括热氧化法。15.如权利要求10所述的分离栅极闪存存储器的制造方法，其中在该基底上形成该浮置栅极的步骤，包括: 在该基底上形成一导电材料层；以及 图案化该导电材料层。
【专利摘要】本发明公开一种分离栅极闪存存储器及其制造方法。该分离栅极闪存存储器，包括元件隔离结构、第一掺杂区与第二掺杂区、选择栅极、栅介电层、浮置栅极与栅间介电层。元件隔离结构设置于基底中，以定义出主动区。第一掺杂区与第二掺杂区分别设置于基底的主动区中。选择栅极设置于基底中的沟槽内，且选择栅极的一侧邻接第一掺杂区。栅介电层设置于选择栅极与基底之间。浮置栅极设置于基底上，浮置栅极的一侧与第二掺杂区部分重叠，且浮置栅极的一部分设置于选择栅极上。栅间介电层设置于浮置栅极与选择栅极之间以及于浮置栅极与基底之间。
【IPC分类】H01L27/115, H01L29/423, H01L21/28, H01L21/8247
【公开号】CN104900650
【申请号】CN201410188491
【发明人】永井享浩, 仓知郁生
【申请人】力晶科技股份有限公司
【公开日】2015年9月9日
【申请日】2014年5月6日
【公告号】US20150255614
【技术领域】
[0001]本发明涉及一种半导体元件，且特别是涉及一种分离栅极闪存存储器及其制造方法。
【背景技术】
[0002]闪存存储器元件由于具有可多次进行数据的存入、读取、抹除等动作，且存入的数据在断电后也不会消失的优点，所以已成为个人电脑和电子设备所广泛采用的一种非挥发性存储器元件。
[0003]典型的闪存存储器元件是以掺杂的多晶硅制作浮置栅极(Floating Gate)与控制栅极(Control Gate)。而且，浮置栅极与控制栅极之间以介电层相隔，而浮置栅极与基底间是以隧道氧化层(Tunnel Oxide)相隔。当对闪存存储器进行写入/抹除(Write/Erase)数据的操作时，通过在控制栅极与源极/漏极区施加偏压，以使电子注入浮置栅极或使电子从浮置栅极拉出。而在读取闪存存储器中的数据时，在控制栅极上施加一工作电压，此时浮置栅极的带电状态会影响其下通道(Channel)的开/关，而此通道的开/关即为判读数据值「O」或「I」的依据。
[0004]当上述闪存存储器在进行数据的抹除时，由于从浮置栅极排出的电子数量不易控制，故易使浮置栅极排出过多电子而带有正电荷，谓之过度抹除(Over-erase)。当此过度抹除现象太过严重时，甚至会使浮置栅极下方的通道在控制栅极未加工作电压时，即持续呈导通状态，而导致数据的误判。
[0005]为了解决元件过度抹除的问题，目前业界提出一种分离栅极(Split Gate)闪存存储器。分离栅极(Split Gate)闪存存储器由基底起，依序为隧道介电层、浮置栅极、栅间介电层(Inter-gate Dielectric)与选择栅极，其中选择栅极除位于浮置栅极上方之外，尚有一部分延伸至基底上方，且与基底间以选择栅极介电层相隔。源极区位于浮置栅极一侧的基底中，漏极区则位于延伸至基底的选择栅极一侧的基底中。如此则当过度抹除现象太过严重，而使浮置栅极下方通道在选择栅极未加工作电压状态下即持续打开时，选择栅极方的通道仍能保持关闭状态，使得漏极区与源极区无法导通，而能防止数据的误判。
[0006]然而，由于分离栅极结构需要较大的分离栅极区域而具有较大的存储单元尺寸，因此其存储单元尺寸较堆叠式栅极结构的存储单元尺寸大，而产生所谓无法增加元件集成度的问题。
[0007]而且，随着集成电路正以更高的集成度朝向小型化的元件发展，存储单元的尺寸可通过减小存储单元的栅极长度方式来达成。但是，栅极长度变小会缩短了隧道氧化层下方的通道长度(Channel Length)，于是在编程此存储单元时，漏极区与源极区之间就容易发生不正常的电性贯通(Punch Through)，如此将严重影响此存储单元的电性表现。
【发明内容】
[0008]本发明的目的在于提供一种分离栅极闪存存储器，可以提高存储器元件的集成度、减少编程干扰，并提高存储器元件的操作速度。
[0009]为达上述目的，本发明提供一种分离栅极闪存存储器的制造方法，浮置栅极可以与周边电路区的晶体管的栅极在同一制作工艺步骤中制作，可以与现有制作工艺整合在一起。
[0010]本发明的一种分离栅极闪存存储器，包括元件隔离结构、第一掺杂区与第二掺杂区、选择栅极、栅介电层、浮置栅极与栅间介电层。元件隔离结构设置于基底中，以定义出主动区。第一掺杂区与第二掺杂区分别设置于基底的主动区中。选择栅极设置于基底中的沟槽内，且选择栅极的一侧邻接第一掺杂区。栅介电层设置于选择栅极与基底之间。浮置栅极设置于基底上，浮置栅极的一侧与第二掺杂区部分重叠，且浮置栅极的一部分设置于选择栅极上。栅间介电层设置于浮置栅极与选择栅极之间以及于浮置栅极与基底之间。
[0011]在本发明的一实施例中，上述沟槽内的元件隔离结构的表面低于基底的表面，且选择栅极的一部分呈鞍状而跨在主动区上。
[0012]在本发明的一实施例中，上述沟槽内的元件隔离结构之间的主动区形成有凹口，且选择栅极的一部分呈鳍状而突出于主动区中。
[0013]在本发明的一实施例中，上述浮置栅极的一部分突出选择栅极，且浮置栅极突出选择栅极的一转角具有尖锐的外型。
[0014]在本发明的一实施例中，上述选择栅极的材质包括金属或掺杂多晶硅。
[0015]在本发明的一实施例中，上述浮置栅极的材质包括掺杂多晶硅。
[0016]本发明的一种分离栅极闪存存储器的制造方法，包括下列步骤:在基底中形成元件隔离结构，以定义出主动区。在基底上形成图案化掩模层。以图案化掩模层为掩模，移除部分元件隔离结构与基底，而于基底中形成沟槽。在沟槽中形成栅介电层。在沟槽中形成填满沟槽的选择栅极。移除图案化掩模层。在基底上形成栅间介电层。在基底上形成浮置栅极，浮置栅极的一部分设置于选择栅极上。在浮置栅极与选择栅极两侧的基底中形成第一掺杂区与第二掺杂区，第一掺杂区邻接选择栅极的一侧，第二掺杂区与浮置栅极的一侧部分重叠。
[0017]在本发明的一实施例中，于以图案化掩模层为掩模，移除部分元件隔离结构与基底，而于基底中形成沟槽的步骤，包括:移除部分元件隔离结构，而在元件隔离结构中形成一凹口。
[0018]在本发明的一实施例中，上述于以图案化掩模层为掩模，移除部分元件隔离结构与基底，而于基底中形成沟槽的步骤，包括:移除部分基底，而在元件隔离结构之间形成凹□。
[0019]在本发明的一实施例中，在沟槽中形成填满沟槽的选择栅极的步骤，包括:在基底上形成导电材料层，导电材料层填满该沟槽；以及移除部分导电材料层，并使导电材料层具有一凹陷表面。
[0020]在本发明的一实施例中，在沟槽中形成栅介电层方法包括热氧化法。
[0021]在本发明的一实施例中，在基底上形成浮置栅极的步骤，包括:在基底上形成一导电材料层；以及图案化导电材料层。
[0022]基于上述，本发明的分离栅极闪存存储器及其制造方法中，由于选择栅极设置于基底中的沟槽内，因此可以缩小元件尺寸。而且，选择栅极的通道长度可以由沟槽的深度来控制。
[0023]在本发明的分离栅极闪存存储器及其制造方法中，由于浮置栅极突出选择栅极，而具有尖锐的转角，此转角能产生较高的电场，在对闪存存储器进行数据抹除时，可使抹除操作所需的时间缩短，且也可降低对选择栅极所施加的电压。
[0024]在本发明的分离栅极闪存存储器及其制造方法中，由于选择栅极设置在基底的沟槽中，因此可以缩小元件尺寸。而且，在本发明的分离栅极闪存存储器及其制造方法中，由于选择栅极的一部分成鞍状而跨在主动区上或者选择栅极的一部分略呈鳍状(Fin)而突出于主动区中，于是存储单元具有三维(Three dimens1n)的通道路径,而使通道宽度变大。由于选择栅极下方的通道宽度变大。于是存储单元的尺寸可以缩小，而可以增加元件集成度。而且，选择栅极下方的通道宽度由可以移除元件隔离结构的深度或主动区的凹陷的的深度来决定。
[0025]为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
【附图说明】
[0026]图1A为本发明的一实施例的分离栅极闪存存储器的上视图；
[0027]图1B为本发明的一实施例的图1A中的分离栅极闪存存储器的沿A-A’线的剖视图；
[0028]图1C为本发明的一实施例的图1A中的分离栅极闪存存储器的沿B-B’线的剖视图；
[0029]图1D为本发明的另一实施例的图1A中的分离栅极闪存存储器的沿B-B’线的结构剖视图；
[0030]图1E为本发明的另一实施例的图1A中的分离栅极闪存存储器的沿B-B’线的剖视图；
[0031]图2A为本发明的一实施例的分离栅极闪存存储器的编程操作模式示意图；
[0032]图2B为本发明的一实施例的分离栅极闪存存储器的抹除操作模式示意图；
[0033]图3A至图3E为本发明的一实施例的分离栅极闪存存储器的制造流程剖视图。
[0034]符号说明
[0035]200、300:基底
[0036]202:主动区(有源区)
[0037]204:元件隔离结构
[0038]206、310a、SG:选择栅极
[0039]208、308:栅介电层
[0040]210、3l6a:浮置栅极
[0041]212、314:栅间介电层
[0042]214、216、320、322:掺杂区
[0043]218、306:沟槽
[0044]224、324:导电插塞
[0045]206a、206b:选择栅极的一部分
[0046]220、312:凹陷
[0047]222:转角
[0048]226:凹口
[0049]302:衬垫层
[0050]304:掩模层
[0051]310、316:导电材料层
[0052]D:漏极区
[0053]S:源极区
[0054]W1、W2:通道宽度
【具体实施方式】
[0055]图1A所绘示为本发明的一实施例的分离栅极闪存存储器的上视图。图1B所绘示为本发明的一实施例的图1A中的分离栅极闪存存储器的沿A-A’线的剖视图。图1C所绘示为本发明的一实施例的图1A中的分离栅极闪存存储器的沿B-B’线的剖视图。图1D所绘示为本发明的另一实施例的图1A中的分离栅极闪存存储器的沿B-B’线的结构剖视图。
[0056]首先，请参照图1A至图1E，以说明本发明的分离栅极闪存存储器。本发明分离栅极闪存存储器，包括:基底200、主动区202、元件隔离结构204、选择栅极206、栅介电层208、浮置栅极210、栅间介电层212、掺杂区214 (漏极区)及掺杂区216 (源极区)。
[0057]基底200例如是硅基底。在此基底200中设置有元件隔离结构204，以定义出主动区202。元件隔离结构204例如是在X方向上平行排列，且在X方向上延伸而呈条状。元件隔离结构204例如是浅沟槽隔离结构。元件隔离结构204的材质例如是氧化硅。
[0058]掺杂区214 (漏极区)及掺杂区216 (源极区)例如分别设置于基底200的主动区202中。其中掺杂区214 (漏极区)及掺杂区216 (源极区)隔着选择栅极206及浮置栅极210而相对。
[0059]选择栅极206例如设置于基底200中的沟槽218内，且选择栅极206的一侧邻接掺杂区214。选择栅极206例如是在Y方向上平行排列，且在Y方向上延伸而呈条状。选择栅极206的材质包括导电材料,例如金属或掺杂多晶娃等。选择栅极206可以是具有金属层形成的单层结构，或是具有金属氮化物层(阻障层)以及金属层形成的多层结构。金属可以例如是铝、钨、钛、铜或其组合以及金属氮化物可以是TiN、TaN或其组合。
[0060]栅介电层208例如设置于选择栅极206与基底200之间。栅介电层208的材质例如是氧化硅。
[0061]浮置栅极210设置于基底200上，浮置栅极210的一侧与掺杂区216 (源极区)部分重叠，且浮置栅极210的一部分设置于选择栅极206上。浮置栅极210材质例如是掺杂的多晶硅。
[0062]栅间介电层212例如设置于浮置栅极210与选择栅极206之间以及于浮置栅极210与基底200之间。栅间介电层212的材质例如是氧化硅。此外，在于掺杂区214(漏极区)上也可以设置插塞224，用以连接至位线(未绘示)。
[0063]请参照图1B，本发明的选择栅极206突出基底200的表面，且在选择栅极206的顶部具有一凹陷220。因为此凹陷220而使浮置栅极210的一部分突出选择栅极206中，且浮置栅极210突出选择栅极206的转角222具有尖锐的外型。由于所形成的浮置栅极210突出选择栅极206的转角222具有尖锐的外型，因此在浮置栅极210突出选择栅极206的转角222能产生较高的电场，在对闪存存储器进行数据抹除时，可使抹除操作所需的时间缩短，且也可降低对选择栅极206所施加的电压。
[0064]请参照图1C，在一实施例中，由于选择栅极206设置于基底200中的沟槽218内，沿着沟槽的侧壁的基底构成选择栅极206的通道区(垂直通道区)，因此可以缩小元件尺寸(栅极长度)。而且，选择栅极206的通道长度可以由沟槽的深度来控制。而且也可以避免存储单元在编程后源极区与漏极区之间的漏电流问题。进而，增加元件的集成度。
[0065]请参照图1D，在另一实施例中，由于沟槽218中的元件隔离结构204的表面低于基底200的表面(亦即，在元件隔离结构204内形成有凹口 226a)，因此选择栅极206的一部分206a成鞍状而跨在主动区202上。于是存储单元具有三维(Three dimens1n)的通道路径，而使通道宽度Wl变大。请参图1E，在另一实施例中，由于在沟槽218中的元件隔离结构204之间的主动区202形成凹口 226b，因此选择栅极206的一部分206b略呈鳍状(Fin)而突出于主动区202中，于是存储单元具有三维(Three dimens1n)的通道路径,而使通道宽度W2变大。
[0066]在基底200上形成有多数个存储单元，这些存储单元例如是排列成一阵列。相邻的两个存储单元例如是具有相同且对称的结构，且共用一个掺杂区214(漏极区)或掺杂区216 (源极区)。
[0067]在本发明的分离栅极闪存存储器中，由于选择栅极206设置于基底200中的沟槽218内，因此可以缩小元件尺寸。而且，选择栅极206的通道长度可以由沟槽的深度来控制。
[0068]在本发明的分离栅极闪存存储器中，由于浮置栅极210突出选择栅极206，而具有转角222 (如图1B所示)，此转角222具有能产生较高的电场，在对闪存存储器进行数据抹除时，可使抹除操作所需的时间缩短，且也可降低对选择栅极206所施加的电压。
[0069]在本发明的分离栅极闪存存储器中，由于选择栅极206的一部分206a成鞍状而跨在主动区202上或者选择栅极206的一部分206b略呈鳍状(Fin)而突出于主动区202中，于是存储单元具有三维(Three dimens1n)的通道路径,而使通道宽度变大。由于选择栅极206下方的通道宽度变大。于是存储单元的尺寸可以缩小，而可以增加元件集成度。而且，选择栅极206下方的通道宽度可以由移除元件隔离结构的深度或主动区的凹口的的深度来决定。
[0070]接着，请参照图2A与图2B，以明了本发明较佳实施例的闪存存储器的操作模式，其包括编程(Program,图2A)与抹除(Erase,图2B)等操作模式。
[0071]当对存储单元进行编程时，在选择栅极SG施加电压Vp2，以打开选择栅极SG下方的通道，Vp2例如是2伏特左右的电压；于源极区S施加电压Vpl，其例如是8伏特左右；漏极区D为O伏特左右的电压。如此，在编程时，电子由漏极区D向源极区S移动，且在源极区S端被高通道电场所加速而产生热电子，其动能足以克服栅间介电层(在浮置栅极与基底之间的栅间介电层作为隧道介电层)的能量阻障，使得热电子从源极区S端注入浮置栅极FG中。
[0072]当对存储单元进行抹除时，于源极区S施加电压Vel，其例如是-2伏特左右。在选择栅极SG施加电压Ve2，其例如是12伏特左右。漏极区D为浮置。如此，即可在浮置栅极FG与选择栅极SG之间建立一个大的电场，而得以利用F-N隧道效应将电子从浮置栅极FG拉出至选择栅极SG。
[0073]在上述实施例中，本发明在抹除操作时，由于浮置栅极FG突出选择栅极SG，而具有转角，此转角具有能产生较高的电场，在对闪存存储单元进行数据抹除时，可使抹除操作所需的时间缩短，且也可降低对选择栅极SG所施加的电压。
[0074]图3A至图3G所绘示为本发明较佳实施例的一种分离栅极闪存存储单元的制造流程图，其用以说明本发明的闪存存储器的制造方法。
[0075]首先，请参照图3A，提供基底300。此基底300例如是硅基底。基底300中例如已形成元件隔离结构(未绘示)。元件隔离结构例如是在X方向上平行排列，且在X方向上延伸而呈条状(如图1A所示)。于此基底300上依序形成一层衬垫层(pad oxide) 302与一层掩模层304。衬垫层302的材质例如是氧化硅。衬垫层302的形成方法例如是热氧化法。掩模层304的材质例如是氮化硅。掩模层302的形成方法例如是化学气相沉积法。接着，图案化掩模层304。图案化掩模层304的方法例如是光刻蚀刻技术。
[0076]请参照图3B，以图案化掩模层304为掩模，移除部分衬垫层302、元件隔离结构与基底300，而于基底300中形成沟槽306。沟槽306例如是在Y方向上平行排列，且在Y方向上延伸而呈条状(如图1A所示)。移除部分衬垫层302与基底300的方法例如是反应性离子蚀刻法。在上述步骤中，由于沟槽306形成于基底300中，沿着沟槽的侧壁的基底构成在后续步骤中形成的选择栅极的通道区(垂直通道区)，因此可以缩小元件尺寸，而且选择栅极的通道长度可以由沟槽306的深度来控制。而且也可以避免存储单元在编程后源极区与漏极区之间的漏电流问题。进而，增加元件的集成度(如图1C所示)。
[0077]在上述步骤中，在移除部分元件隔离结构时，更进一步使沟槽306中的元件隔离结构的表面低于基底300的表面，而在元件隔离结构中形成凹口 ；或者在移除部分基底300时，更进一步使沟槽306中的基底300的表面低于元件隔离结构的表面，而在元件隔离结构之间的基底300形成凹口。在形成沟槽306的过程中，通过调整蚀刻配方，使元件隔离结构(氧化硅)的蚀刻速率大于基底(硅)的的蚀刻速率，而可以使沟槽306中的元件隔离结构的表面低于基底的表面(如图1D所示)。同样的，在形成沟槽306的过程中，通过调整蚀刻配方，也可以使元件隔离结构(氧化硅)的蚀刻速率小于基底(硅)的蚀刻速率，而可以使沟槽306中的元件隔离结构之间的基底形成凹口(如图1E所示)。
[0078]接着，在基底300上形成一层栅介电层3 08，此栅介电层308的材质例如是氧化硅。栅介电层308的形成方法例如是热氧化法(Thermal Oxidat1n)、化学气相沉积法或原子层沉积法等。然后，在基底300上形成一层导电材料层310，以填满沟槽306。导电材料层310的材质例如金属等。导电材料层310可以是具有金属层形成的单层结构，或是具有金属氮化物层(阻障层)以及金属层形成的多层结构。金属可以例如是铝、钨、钛、铜或其组合以及金属氮化物可以是TiN、TaN或其组合。导电材料层310的形成方法例如是进行物理气相沉积法，以于基底300上依序形成金属氮化物层(阻障层)以及金属层。
[0079]请参照图3C，移除部分导电材料层310，使导电材料层310的上表面低于掩模层304的上表面，而形成选择栅极310a。移除部分导电材料层310包括回蚀刻法。选择栅极310a下方的通道宽度由可以移除元件隔离结构的深度或主动区的凹口的的深度来决定。其中，移除部分导电材料层310以形成选择栅极310a的步骤中，使选择栅极310a突出基底300的表面，且使选择栅极310a的顶部具有一凹陷312表面。
[0080]请参照图3D，在选择栅极310a形成之后，移除掩模层304、衬垫层302与部分栅介电层308。掩模层304、衬垫层302与部分栅介电层308的移除方法例如是湿式蚀刻法。之后，于基底300和选择栅极310a表面形成栅间介电层314。栅间介电层314的材质例如是氧化娃。栅间介电层314的形成方法例如是热氧化法(Thermal Oxidat1n)、化学气相沉积法或原子层沉积法等。
[0081]在栅间介电层314上形成一层导电材料层316,其材质例如是掺杂的多晶娃。此导电材料层316的形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层后，进行离子注入步骤以形成之；或者以临场注入掺质的方式，利用化学气相沉积法而形成之。
[0082]请参照图3E，图案化导电材料层316，而形成浮置栅极316a，其中浮置栅极316a的一部分设置于选择栅极310a上，且填入选择栅极310a的顶部的凹陷312。在此步骤中，将导电材料层316图案化成块状(如图1A所示)。图案化导电材料层316的方法例如是光刻蚀刻技术。在本发明中，浮置栅极316a可以与周边电路区的晶体管的栅极在同一制作工艺步骤中制作。
[0083]接着，进行一离子注入步骤，而于浮置栅极316a与选择栅极310a两侧的基底300中形成掺杂区320 (源极区)及掺杂区322 (漏极区)。掺杂区322 (漏极区)邻接选择栅极310a的一侧；掺杂区320 (源极区)与浮置栅极316a的一侧部分重叠。掺杂区320 (源极区)及掺杂区322 (漏极区)隔着选择栅极310a及浮置栅极316a而相对。之后，于掺杂区322 (漏极区)形成插塞324，其用以连接位线。后续完成选择栅极闪存存储器的制作工艺为现有技术者所周知，在此不再赘述。
[0084]在上述实施例中，在本发明的选择栅极闪存存储器及其制造方法中，由于选择栅极设置于基底中的沟槽内，因此可以缩小元件尺寸。而且，选择栅极的通道长度可以由沟槽的深度来控制。
[0085]而且，在本发明的选择栅极闪存存储器及其制造方法中，由于在基底中形成沟槽，并沿着沟槽的侧壁的基底构成选择栅极的通道区(垂直通道区)，因此可以缩小元件尺寸。而且，选择栅极的通道长度可以由沟槽的深度来控制。而且也可以避免存储单元在编程后源极区与漏极区之间的漏电流问题。进而，增加元件的集成度。
[0086]此外，在本发明的选择栅极闪存存储器及其制造方法中，由于选择栅极的一部分成鞍状而跨在主动区上或者选择栅极的一部分略呈鳍状(Fin)而突出于主动区中，于是存储单元具有三维(Three dimens1n)的通道路径,而使通道宽度变大。由于选择栅极下方的通道宽度变大。于是存储单元的尺寸可以缩小，而可以增加元件集成度。而且，选择栅极下方的通道宽度由可以移除元件隔离结构的深度或主动区的凹口的的深度来决定。
[0087]另外，在本发明的选择栅极闪存存储器及其制造方法中，由于浮置栅极突出选择栅极，而具有转角，此转角具有能产生较高的电场，使闪存存储单元进行数据抹除时，所需时间更短，且也可降低对选择栅极所施加的电压。
[0088]虽然结合以上优选实施例公开了本发明，然而其并非用以限定本发明，任何熟悉此技术者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应当以附上的权利要求所界定的为准。
【主权项】
1.一种分离栅极闪存存储器，包括: 元件隔离结构，设置于一基底中，以定义出一主动区； 第一掺杂区与第二掺杂区，分别设置于该基底的该主动区中； 选择栅极，设置于该基底中的一沟槽内，且该选择栅极的一侧邻接该第一掺杂区； 栅介电层，设置于该选择栅极与该基底之间； 浮置栅极，设置于该基底上，该浮置栅极的一侧与该第二掺杂区部分重叠，且该浮置栅极的一部分设置于该选择栅极上；以及 栅间介电层，设置于该浮置栅极与该选择栅极之间以及在该浮置栅极与该基底之间。2.如权利要求1所述的分离栅极闪存存储器，其中在该沟槽中，该元件隔离结构的表面低于该基底的表面，该选择栅极的一部分呈鞍状而跨在该主动区上。3.如权利要求1所述的分离栅极闪存存储器，其中在该沟槽中，该元件隔离结构之间的该主动区形成有凹口，该选择栅极的一部分呈鳍状而突出于该主动区中。4.如权利要求1所述的分离栅极闪存存储器，其中该浮置栅极的一部分突出该选择栅极，且该浮置栅极突出该选择栅极的一转角具有尖锐的外型。5.如权利要求1所述的分离栅极闪存存储器，其中该选择栅极的材质包括金属或掺杂多晶娃。6.如权利要求1所述的分离栅极闪存存储器，其中该浮置栅极的材质包括掺杂多晶硅。7.如权利要求6所述的分离栅极闪存存储器，其中在该沟槽中，该元件隔离结构的表面低于该基底的表面，该选择栅极的一部分呈鞍状而跨在该主动区上。8.如权利要求6所述的分离栅极闪存存储器，其中在该沟槽中，该元件隔离结构之间的该主动区形成有凹口，该选择栅极的一部分呈鳍状而突出于该主动区中。9.如权利要求6所述的分离栅极闪存存储器，其中该浮置栅极的一部分突出该选择栅极，且该浮置栅极突出该选择栅极的一转角具有尖锐的外型。10.一种分离栅极闪存存储器的制造方法，包括: 在一基底中形成一兀件隔离结构，以定义出一主动区； 在该基底上形成一图案化掩模层； 以该图案化掩模层为掩模，移除部分该元件隔离结构与该基底，而在该基底中形成一沟槽； 在该沟槽中形成一栅介电层； 在该沟槽中形成填满该沟槽的一选择栅极； 移除该图案化掩模层； 在该基底上形成一栅间介电层； 在该基底上形成一浮置栅极，该浮置栅极的一部分设置于该选择栅极上；以及在该浮置栅极与该选择栅极两侧的基底中形成一第一掺杂区与一第二掺杂区，该第一掺杂区邻接该选择栅极的一侧，该第二掺杂区与该浮置栅极的一侧部分重叠。11.如权利要求10所述的分离栅极闪存存储器的制造方法，其中于以该图案化掩模层为掩模，移除部分该元件隔离结构与该基底，而在该基底中形成该沟槽的步骤，包括: 移除部分该元件隔离结构，而在该元件隔离结构中形成一凹口。12.如权利要求10所述的分离栅极闪存存储器的制造方法，其中于以该图案化掩模层为掩模，移除部分该元件隔离结构与该基底，而在该基底中形成该沟槽的步骤，包括: 移除部分该基底，而在该元件隔离结构之间形成一凹口。13.如权利要求10所述的分离栅极闪存存储器的制造方法，其中在该沟槽中形成填满该沟槽的该选择栅极的步骤，包括: 在该基底上形成一导电材料层，该导电材料层填满该沟槽；以及 移除部分该导电材料层，并使该导电材料层具有一凹陷表面。14.如权利要求10所述的分离栅极闪存存储器的制造方法，其中在该沟槽中形成该栅介电层方法，包括热氧化法。15.如权利要求10所述的分离栅极闪存存储器的制造方法，其中在该基底上形成该浮置栅极的步骤，包括: 在该基底上形成一导电材料层；以及 图案化该导电材料层。
【专利摘要】本发明公开一种分离栅极闪存存储器及其制造方法。该分离栅极闪存存储器，包括元件隔离结构、第一掺杂区与第二掺杂区、选择栅极、栅介电层、浮置栅极与栅间介电层。元件隔离结构设置于基底中，以定义出主动区。第一掺杂区与第二掺杂区分别设置于基底的主动区中。选择栅极设置于基底中的沟槽内，且选择栅极的一侧邻接第一掺杂区。栅介电层设置于选择栅极与基底之间。浮置栅极设置于基底上，浮置栅极的一侧与第二掺杂区部分重叠，且浮置栅极的一部分设置于选择栅极上。栅间介电层设置于浮置栅极与选择栅极之间以及于浮置栅极与基底之间。
【IPC分类】H01L27/115, H01L29/423, H01L21/28, H01L21/8247
【公开号】CN104900650
【申请号】CN201410188491
【发明人】永井享浩, 仓知郁生
【申请人】力晶科技股份有限公司
【公开日】2015年9月9日
【申请日】2014年5月6日
【公告号】US20150255614
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