半导体器件的制作方法
半导体器件的制作方法
【专利说明】半导体器件
[0001]相关申请的交叉引用
[0002]本申请基于2014年3月6日提交的临时申请N0.61/949，060并且要求其优先权，该临时申请的全部内容通过引用的方式结合在本申请中。
技术领域
[0003]此处描述的实施例总体上涉及半导体器件。
【背景技术】
[0004]在半导体器件中，当在处于关断状态的晶体管中发生栅极感应漏极泄漏(GIDL)电流时，半导体器件的电流消耗有可能增加。因此，期望抑制晶体管中的GIDL电流。
【发明内容】
[0005]本发明的实施例实现了能够抑制GIDL电流的半导体器件。
[0006]总体上，根据一个实施例，提供了一种包括第一线和第一晶体管的半导体器件。所述第一线被构造成沿着半导体衬底的表面在第一方向上延伸。所述第一晶体管被构造成置于所述第一线上方。所述第一晶体管包括第一半导体区域、第二半导体区域、第三半导体区域、第一栅极绝缘膜和第一栅极电极。所述第一半导体区域设于第一半导体层中，所述第一半导体层从所述第一线在与所述半导体衬底的所述表面基本垂直的第二方向上延伸。所述第二半导体区域在所述第一半导体层中设于所述第一半导体区域上方。所述第三半导体区域在所述第一半导体层中设于所述第二半导体区域上方。所述第一栅极绝缘膜覆盖所述第一半导体层的第一侧面。所述第一栅极电极隔着所述第一栅极绝缘膜覆盖所述第一半导体层的所述第一侧面。所述第一晶体管在所述第二方向上具有相对于所述第二半导体区域的中心面的不对称结构。
【附图说明】
[0007]图1A-1F是示出了根据第一实施例的半导体器件的横截面结构和透视结构的图示；
[0008]图2A-9C是示出制造根据第一实施例的半导体器件的方法的图示；
[0009]图10A-10E是示出根据第一实施例的修改例的半导体器件的横截面结构的图示；
[0010]图11A-12C是示出制造根据第一实施例的修改例的半导体器件的方法的图示；
[0011]图13A-13E是示出根据第二实施例的半导体器件的横截面结构的图示；
[0012]图14A-14C是示出制造根据第二实施例的半导体器件的方法的图示；
[0013]图15A-15E是示出根据第二实施例的修改例的半导体器件的横截面结构的图示；
[0014]图16A-16D是示出根据第三实施例的半导体器件的横截面结构的图示；
[0015]图17A-17C是示出制造根据第三实施例的半导体器件的方法的图示；
[0016]图18A-18D是示出根据第三实施例的修改例的半导体器件的横截面结构的图示；
[0017]图19A-19C是示出制造根据第三实施例的修改例的半导体器件的方法的图示；
[0018]图20A-20D是示出了根据基本形式的半导体器件的横截面结构和俯视结构的图示；
[0019]图21是示出了根据比较例的半导体器件的电路结构的图示；
[0020]图22A是示出了在如下情况下的GIDL电流发生部分的图示:通过使位线的电压高于字线的电压将存储器基元从低阻状态复位到高阻状态；并且
[0021]图22B是示出了在如下情况下的GIDL电流发生部分的图示:通过使字线的电压高于位线的电压将存储器基元从低阻状态复位到高阻状态。
【具体实施方式】
[0022]下面将参考附图详细解释半导体器件的示例性实施例。本发明不限于如下实施例。
[0023](第一实施例)
[0024]在给出关于第一实施例的半导体器件100的描述之前，将使用图20A-20D描述根据比较例的半导体器件I的结构。图20A是示出了半导体器件I的横截面结构的图示。图20B是示出沿着图20A的线B20-B20’截取的横截面结构的图示。图20C是示出沿着图20A的线C20-C20’截取的横截面结构的图示。图20C是示出沿着图20A的线D20-D20’截取的俯视结构的图示。此外，为了方便起见，在图20A-20C中将不示出存储器基元层叠部分MSS中的层间绝缘膜。
[0025]半导体器件I例如是具有三维层叠结构的非易失性半导体存储器器件。半导体器件I包括半导体衬底SB、多条导线(多条第一导线)L1-1到L1-3、多条导线(多条第二导线)L2-1到L2-16、多个存储器基元MC-1到MC-72、以及多个薄膜晶体管TFT-1到TFT-18。半导体器件I例如是电阻变化型非易失性半导体存储器器件。存储器基元MC-1到MC-72中的每一个例如都包括电阻变化元件。
[0026]半导体衬底SB例如由诸如硅的半导体形成。在下文中，将在与半导体衬底SB的表面SBa基本平行的平面上彼此交叉的两个方向定义为X方向和Y方向，并且将与半导体衬底SB的表面SBa基本垂直的方向定义为Z方向。此外，将远离半导体衬底SB的表面SBa向上的方向定义为+Z方向，并且将从上方向着半导体衬底SB的表面SBa靠近的方向定义为-Z方向。
[0027]多条导线Ll-1到L1-3布置在半导体衬底Sb上，并且沿着半导体衬底SB的表面SBa延伸。导线Ll-1到L1-3中每一条都沿着X方向(第一方向)延伸，并且在Y方向上彼此相邻地排列(例如，基本上彼此平行)。在半导体器件I是非易失性半导体存储器器件的情况下，导线Ll-1到L1-3中的每一条都用作全局位线GBL(见图21)。
[0028]多个薄膜晶体管TFT-1到TFT-18中的每一个都布置在导线L1-1到L1-3中对应的一条上。薄膜晶体管TFT-1到TFT-18中的每一个都是垂直型薄膜晶体管TFT。
[0029]具体地，每个薄膜晶体管TFT都包括半导体区域10、半导体区域20、半导体区域30、栅极绝缘膜40和栅极电极50。
[0030]半导体区域10设于半导体柱SP的第一半导体层SLl中。半导体柱SP包括第一半导体层SLl和布置在第一半导体层SLl的上面上的第二半导体层SL2。半导体区域10可以恰好设于第一半导体层SLl中的导线LI上。半导体区域10包含第二导电类型(N型)的杂质。第二导电类型是与第一导电类型相反的导电类型。N型杂质例如是磷或砷。半导体区域10用作薄膜晶体管TFT的漏极或源极。
[0031]半导体区域20可以设于第一半导体层SLl中的半导体区域10上。半导体区域20不包含杂质，或者包含第一导电类型(例如，P型)杂质，所述第一导电类型杂质的浓度低于半导体区域10中第二导电类型杂质的浓度。半导体区域20用作薄膜晶体管TFT中的沟道。
[0032]半导体区域30设于第一半导体层SLl中的半导体区域20上。半导体区域30包含第二导电类型(例如，N型)的杂质。或者，在半导体区域20包含第二导电类型杂质的情况下，半导体区域30包含第一导电类型杂质，所述第一导电类型杂质的浓度高于半导体区域20中的第二导电类型杂质的浓度。应当注意，在前一种情况下，半导体区域30中第二导电类型杂质的浓度可以基本上等于半导体区域10中第二导电类型杂质的浓度。半导体区域30用作薄膜晶体管TFT的源极或漏极。
[0033]栅极绝缘膜40覆盖第一半导体层SLl的侧面。栅极绝缘膜40可以主要覆盖与半导体区域20对应的第一半导体层SLl的侧面中的区域。栅极绝缘膜40还可以覆盖与半导体区域10和30对应的第一半导体层SLl的侧面中的区域。
[0034]栅极电极50隔着栅极绝缘膜40覆盖第一半导体层SLl的侧面。栅极电极50可以隔着栅极绝缘膜40主要覆盖与半导体区域20对应的第一半导体层SLl的侧面中的区域。如图20C中所示，栅极电极50包含于在Y方向上延伸的部件PL中，部件PL与在Z方向上的第一半导体层SLl交叉。换而言之，在Y方向上相邻的薄膜晶体管TFT的栅极电极50通过部件PL共同彼此连接。
[0035]图20A的线D20-D20’也代表在Z方向上的半导体区域20的中心面CF。此处，中心面CF是在Z方向上从半导体区域30的上面到半导体区域30的下面的范围内的中心位置处的面。此外，中心面CF也可以称为在Z方向上从第二半导体层SL2的下面到导线LI的上面的范围内的中心位置处的面。如图20A中所示，每个薄膜晶体管TFT都具有关于中心面CF基本对称的结构。
[0036]注意，在半导体器件I是非易失性半导体存储器器件的情况下，各个半导体柱SP-1到SP-9的第二半导体层SL2-1到SL2-9都用作局部位线LBL(见图21)。与电阻变化膜Re对应的第二半导体层SL2-1到SL2-9中的每一个中的半导体区域60可以包含第一导电类型(例如P型)杂质。P型杂质例如是硼或铝。或者，第二半导体层SL2可以由诸如钨的金属形成。
[0037]此处，电阻变化膜Re可以由HfO制成。或者，可以将多晶或非晶S1、S1、S1N、SiN、Ge、SiGe、GaAs、InP、GaP、GaInAsP、GaN、SiC、Hf S1、AlO 等用于电阻变化膜 Re。或者，由上述材料制成的层叠膜可以用作电阻变化部件。或者，电极可以形成为电阻变化膜Re插入其间。作为电极，例如，可以布置由 Ag、Au、T1、N1、Co、Al、Fe、Cr、Cu、W、Hf、Ta、Pt、Ru、Zr、Ir、其氮化物或碳化物等制成的电极。或者，可以使用通过将上述材料添加到多晶硅中而获得的材料作为电极。或者，可以将TaSiN停止层插在与电阻变化材料的电极相对的一侧上。
[0038]多条导线L2-1到L2-16置于半导体衬底SB上方，并且沿着半导体衬底SB的表面SBa延伸从而当从Z方向上看时与导线Ll-1到L1-3交叉。各条导线L2-1到L2-16在Y方向(第二方向)上延伸，并且在X方向上彼此相邻地排列(例如，基本上彼此平行)。在半导体器件I是非易失性半导体存储器器件的情况下，导线L2-1到L2-16中的每一条都用作字线WL(见图21)。
[0039]多条导线L2-1到L2-4布置成在Z方向上彼此分开。此外，多条导线L2_l到L2_4布置在薄膜晶体管TFT-1到TFT-3上方。多条导线L2-1到L2-4隔着薄膜晶体管TFT-1到TFT-3上的电阻变化膜Re分别与半导体柱SP-1到SP-3交叉。半导体柱SP-1到SP-3从对应的导线Ll-1到L1-3在+Z方向上延伸。
[0040]多条导线L2-5到L2-8布置在薄膜晶体管TFT-4到TFT-6之上从而在Z方向上彼此分开。多条导线L2-5到L2-8隔着薄膜晶体管TFT-4到TFT-6之上的电阻变化膜Re分别与半导体柱SP-1到SP-3交叉。
[0041]换而言之，多条导线L2-1到L2-4与多条导线L2_5到L2_8在相对侧(两侧都在X方向上)隔着电阻变化膜Re与半导体柱SP-1到SP-3交叉。
[0042]类似地，多条导线L2-5到L2-8和多条导线L2_9到L2-12在相对侧(两侧都在X方向上)隔着电阻变化膜Re与半导体柱SP-4到SP-6交叉。半导体柱SP-4到SP-6分别从对应的导线Ll-1到L1-3在+Z方向上延伸。半导体柱SP-1到SP-3以及半导体柱SP-4到SP-6布置在相对侧，导线L2-5到L2-8置于其间。
[0043]多条导线L2-9到L2-12和多条导线L2-13到L2-16在相对侧(两侧都在X方向上)隔着电阻变化膜Re与半导 体柱SP-7到SP-9交叉。半导体柱SP-7到SP-9分别从对应的导线Ll-1到L1-3在+Z方向上延伸。半导体柱SP-4到SP-6以及半导体柱SP-7到SP-9布置在相对侧，导线L2-9到L2-12置于其间。
[0044]多个存储器基元MC布置在半导体柱SP-1到SP-9与导线L2-1到L2-16交叉处的电阻变化膜Re-1到Re-18中的位置处。电阻变化膜Re-1到Re_18覆盖在薄膜晶体管TFT-1到TFT-18的栅极绝缘膜40上的半导体柱SP-1到SP-9的侧面。
[0045]例如，电阻变化膜Re-1沿着半导体柱Sp-1的-X侧上的侧面SPa在薄膜晶体管TFT-1上在+Z方向上延伸，并且多个存储器基元MC-1到MC-4布置在与多条导线L2-1到L2-4交叉的电阻变化膜Re-1中的位置处。电阻变化膜Re_4沿着半导体柱Sp-1的+X侧上的侧面SPb在薄膜晶体管TFT-4上在+Z方向上延伸，并且多个存储器基元MC-13到MC-16布置在与多条导线L2-5到L2-8交叉的电阻变化膜Re-4中的位置处。换而言之，多个存储器基元MC-1到MC-4及MC-13到MC-16与半导体柱Sp-1 (局部位线LBL-1)相对应地布置，并且对应于薄膜晶体管TFT-1和TFT-4。
[0046]接下来，使用图21和22A描述根据比较例的半导体器件I的操作。图21是示出与在图20A中所示的横截面结构对应的等效电路的图示。图22A是示出了在如下情况下的GIDL电流发生部分的图示:通过使位线的电压高于字线的电压将存储器基元从低阻状态复位到高阻状态。
[0047]在半导体器件I中，两个薄膜晶体管在X方向上布置在半导体柱SP-1到SP-9中每一个的侧面上。当导通时，布置在半导体柱Sp的两个侧面的两个薄膜晶体管选择该半导体柱SP (局部位线LBL)，并且使得连接到该半导体柱SP的所述多个存储器基元中的任何一个进入可选状态。例如，当导通时，薄膜晶体管TFT-1和TFT-4选择半导体柱SP-1使得与半导体柱SP-1对应的多个存储器基元MC-1到MC-4及MC-13到MC-16中的任何一个进入可选状态。换而言之，如图21中所示，控制电路(未示出)将薄膜晶体管TFT-1和TFT-4导通，从而选择局部位线LBL-1并且使得连接到局部位线LBL-1的多个存储器基元MC-1到MC-4及MC-13到MC-16中的任何一个进入可选状态。
[0048]例如，在存储器基元MC-14被选择用于复位并且其它存储器基元MC-1到MC-13和MC-15到MC-72未被选择的情况下，控制电路使得字线WL-6 (导线L2-6)的电势变成选择电势GND (例如0V)，全局位线GBL-1的电势变为选择电势Vds (例如，2V或2.7V)。同时，控制电路向薄膜晶体管TFT-1和TFT-4的栅极电极提供选择电势Vgs，以便选择本地位线LBL-1 (半导体柱SP-1)。因此，薄膜晶体管TFT-1和TFT-4导通。
[0049]另一方面，控制电路使得连接到局部位线LBL-1的其它字线WL-1到WL_5、WL_7和WL-8的电势为非选择电势Vds，并且使得连接到全局位线GBL-1的其它局部位线进入未选择状态。例如，控制电路向薄膜晶体管TFT-10的栅极电极提供非选择电势Vus (例如，0V)以便使得局部位线LBL-4(半导体柱SP-4)进入未选择状态。因此，薄膜晶体管TFT-10关断。
[0050]应当注意，由于控制电路向薄膜晶体管TFT-7的栅极电极提供选择电势Vgs，薄膜晶体管TFT-7导通。然而，由于薄膜晶体管TFT-10关断，局部位线LBL-4变成半选择状态。结果，字线WL-6与局部位线LBL-4之间的电势差并不增加到存储器基元MC-26的电阻状态改变时那样大。因此，局部位线LBL-4可以被认为是处于基本上未选择状态。
[0051]此时，未选择的薄膜晶体管TFT-10被控制成进入关断状态，如图22A中所示，但是漏极侧的全局位线GBL-1的电势Vds (例如，2V或2.7V)变高，与源极侧的字线WL-6 (第二导线L2-6)的电势GND(例如，0V)相比。因此，容易向处于关断状态的未选择的薄膜晶体管TFT-10施加源极和漏极之间的电场。此外，在未选择的薄膜晶体管TFT-10中，漏极侧的全局位线的电势Vds (例如，2V或2.7V)变高，与栅极电极的电势(例如，OV或负电压)相比。因此，容易向处于关断状态的未选择的薄膜晶体管TFT-10施加栅极和漏极之间的电场。因此，在未选择的薄膜晶体管TFT-10中，容易在沟道下部中产生GIDL (栅极感应漏极泄漏)电流，如图22A中的虚线所示。当在未选择的薄膜晶体管TFT中产生GIDL电流时，存在增加半导体器件I的电流消耗的可能性。此外，当在未选择的薄膜晶体管TFT中产生GIDL电流时，存在这样的可能性:流入被控制电路(未示出)选择的存储器基元MC-14的复位电流Irst+不足以达到将存储器基元从低电阻状态复位到高电阻状态所需的水平。
[0052]因此，在第一实施例中，半导体器件100被配置成包括薄膜晶体管TFT100，薄膜晶体管TFT100相对于中心面CF具有非对称结构，从而有可能在薄膜晶体管TFT100处于关断状态时抑制GIDL电流在沟道下部中产生。
[0053]具体地，半导体器件100包括如图1A-1C和图1F中所示的多个薄膜晶体管TFT100-1到TFT100-18。图1F是示出半导体器件100的透视图。图1A是示出了半导体器件100的横截面结构的图示。图1B是示出沿着图1A中的结构的线B1-B1’截取的横截面的图示。图1C是示出沿着图1A中的结构的线C1-C1’截取的横截面的图示。此外，为了方便起见，在图1A-1C和图1F中未示出存储器基元层叠部分MSS的层间绝缘膜。此外，沿着图1A的线CF截取的横截面视图基本上与图20D的横截面视图相同。
[0054]每个薄膜晶体管TFT100在Z方向上都具有相对于半导体区域20的中心面CF不对称的结构。在每个存储器基元MC被配置成通过使得导线LI (位线)的电压高于导线L2(字线)的电压而从低电阻状态复位到高电阻状态的情况下，期望减弱施加于处于关断状态下的每个薄膜晶体管TFTlOO的半导体区域10侧的电场(见图22A)。因此，每个薄膜晶体管TFT100都具有相对于中心面CF的不对称结构，以便减弱在关断状态下施加于半导体区域10侧的电场。
[0055]换而言之，每个薄膜晶体管TFT100被配置成在Z方向上在栅极电极150与半导体区域10之间具有交叠长度，使得该交叠长度不同于在Z方向上栅极电极150与半导体区域30之间的交叠长度，从而减弱在关断状态下施加于半导体区域10 (此处施加了高电压)侧的电场。此处，交叠长度是栅极电极150与半导体区域10或30在Z方向上彼此交叠的长度。此外，在栅极电极150与半导体区域10或30在Z方向上不彼此交叠的情况下，交叠长度将由栅极电极150的端部与半导体区域10或30的端部之间的长度的负值表示。
[0056]例如，如图1D中所示，薄膜晶体管TFT100-1被配置成使得在Z方向上栅极电极150与半导体区域10之间的交叠长度0L1-1小于在Z方向上栅极电极150与半导体区域30之间的交叠长度0L2-1。否则，栅极电极150与半导体区域10在Z方向上分开，并且栅极电极150与半导体区域10不交叠。图1D是示出在放大的比例尺上的图1A的结构中的薄膜晶体管附近的横截面视图。例如，在图1D中所示的情况下，栅极电极150与半导体区域10分开。此处，交叠长度0L1-1小于零(OLl-KO)。另一方面，由于栅极电极150的边界与半导体区域30的边界基本处于相同位置，因此交叠长度0L2-1变得基本为零(0L2-1 ^ O)。因此，建立了 0L1-1〈0L2-1的关系。或者，栅极电极150与半导体区域30可以在Z方向上交叠，如图1E中所示。此外，栅极电极150与半导体区域30可以在Z方向上略微分开，如图1D中所示。
[0057]类似地，如图1D中所示，薄膜晶体管TFT100-4被配置成使得在Z方向上栅极电极150与半导体区域10之间的交叠长度0L1-4小于在Z方向上栅极电极150与半导体区域30之间的交叠长度0L2-4。例如，在图1D所示的情况下，建立0Ll-4〈0L2-4的关系。
[0058]应当注意，图1D中所示的薄膜晶体管TFT100-1的这种非对称结构也类似于图1C中所示的在Y方向上布置的薄膜晶体管TFT100-5和TFT100-6的结构。因此，可以在每个薄膜晶体管TFT100中减弱在关断状态下施加于半导体区域10侧的电场。结果，在当预定存储器基元被选择并且从低电阻状态复位到高电阻状态时薄膜晶体管TFT100未被选择的情况下，能够抑制薄膜晶体管TFT100中的GIDL电流。
[0059]此外，在每个薄膜晶体管TFT100中，在通过使导线L2(字线)的电压高于导线LI (位线)的电压而将每个存储器基元MC从高电阻状态设定到低电阻状态的情况下，在Z方向上用作漏极的半导体区域30与栅极电极150之间的交叠区域的长度基本为零或者等于或大于零。通过该配置，有可能容易确保与待设定的存储器基元MC对应的薄膜晶体管TFT100的导通状态中的漏极电流。因此，有可能容易确保流入存储器基元MC的所需的设定电流Iset-像在存储器基元可以从高电阻状态被设定到低电阻状态时那样的高水平。
[0060]也应当注意，由于作为需要流入存储器基元MC的电流的设定电流Iset的绝对值趋于小，与复位Irst+的绝对值相比，所以设定操作时未被选择的薄膜晶体管的GIDL电流与复位操作时未被选择的薄膜晶体管的GIDL电流相比难以造成的问题。
[0061]接下来，将使用图2A-9C描述制造半导体器件100的方法。图2A-9C是示出了制造半导体器件100的方法中的过程的横截面视图。
[0062]在图2A-2C中示出的过程中，层间绝缘膜70、导电膜L12、半导体膜12、半导体膜22以及半导体膜32依次层叠在半导体衬底SB上。图2A是示出了所述过程的横截面视图。图2B是示出沿着图2A中的结构的线B2-B2’截取的横截面的图示。图2C是示出沿着图2A中的结构的线C2-C2’截取的横截面的图示。
[0063]层间绝缘膜70例如由具有氧化硅作为其主要成分的材料形成。导电膜L12例如由具有金属(例如，铝)作为其主要成分的材料形成。半导体膜12由具有半导体(例如，硅)作为其主要成分的材料形成，包含第二导电类型(例如N型)杂质。N型杂质例如是磷或砷。半导体膜22由具有半导体(例如硅)作为其主要成分的材料形成，其不包含杂质或者包含第一导电类型(例如，P型)杂质，所述第一导电类型杂质的浓度低于半导体膜12中第二导电类型杂质的浓度。P型杂质例如是硼或铝。半导体膜32由具有半导体(例如硅)作为其主要成分的材料形成，其包含第二导电类型杂质，所述第二导电类型杂质的浓度高于半导体膜22中第一导电类型杂质的浓度。此外，半导体膜12和半导体膜32可以形成为使得半导体膜32中第二导电类型杂质的浓度基本上等于半导体膜12中第二导电类型杂质的浓度。层间绝缘膜70、导电膜L12、半导体膜12、半导体膜22、以及半导体膜32分别可以通过CVD方法或溅射方法沉积。因此，其中导电膜L12、半导体膜12、半导体膜22以及半导体膜32层叠的层叠结构SST形成在半导体衬底SB上。
[ 0064]接下来，通过光刻将硬掩模HMl形成在层叠结构SST上。硬掩模HMl包括多条线图案LPl，每条线图案都在X方向上延伸。硬掩模HMl例如由具有氮化硅作为其主要成分的材料形成。通过使用硬掩模HMl作为掩模的RIE方法进行各向异性蚀刻，直到层间绝缘膜70的表面暴露。因此，硬掩模HMl的多条线图案LPl被转移到层叠结构SST上。层叠结构SST被多条沟槽TRl分割，每条沟槽TRl都在X方向上延伸，并且由此形成了多条导线LI和多个鳍层FIN。该多条导线LI中的每一条都在X方向上延伸。所述多个鳍层FIN中的每一个都形成在对应的导线LI上、在Z方向上凸出、并且在X方向上延伸。在每个鳍层FIN中，半导体层U、半导体层21、以及半导体层31层叠在导线LI上。
[0065]在图3A-3C中示出的过程中，所述多条沟槽TRl (见图2B)被层间绝缘膜71填充。图3A是示出了所述过程的横截面视图。图3B是示出沿着图3A中的结构的线B3-B3’截取的横截面的图示。图3C是示出沿着图3A中的结构的线C3-C3’截取的横截面的图示。
[0066]例如，通过CVD方法将层间绝缘膜71沉积在整个表面上。然后，通过CMP方法使用硬掩模HMl作为停止层来平面化层间绝缘膜71的上面。
[0067]在图4A-4C中示出的过程中，硬掩模HM2形成在所述多个鳍层FIN上。图4A是示出了所述过程的横截面视图。图4B是示出沿着图4A中的结构的线B4-B4’截取的横截面的图示。图4C是示出沿着图4A中的结构的线C4-C4’截取的横截面的图示。
[0068]硬掩模HM2包括多条线图案LP2，每条线图案LP2都在Y方向上延伸。硬掩模HM2例如由具有氮化硅作为其主要成分的材料形成。当从Z方向透视观看时，所述多条线图案LP2与所述多条线图案LI交叉(例如，以直角)。
[0069]在图5A-5C中示出的过程中，通过使用硬掩模HM2作为掩模的RIE方法进行各向异性蚀刻，直到导线LI的表面暴露。图5A是示出了所述过程的横截面视图。图5B是示出沿着图5A中的结构的线B5-B5’截取的横截面的图示。图5C是示出沿着图5A中的结构的线C5-C5’截取的横截面的图示。
[0070]通过所述各向异性蚀刻，硬掩模HM2的多条线图案LP2被顺序转移到硬掩模HMl以及该多个鳍层FIN上。换而言之，所述硬掩模HMl被多条沟槽TR2分割，每一条沟槽TR2都在Y方向上延伸，由此形成多个岛图案IPl。于是，该多个鳍层FIN被多条沟槽TR2分割，每一条沟槽TR2都在Y方向上延伸，由此形成多个半导体柱SPl。所述多条导线LI中的每一条都在X方向上延伸。所述多个半导体柱SPl中的每一个都形成在导线LI上并且在Z方向上延伸。在每个半导体柱SPl中，半导体区域10、半导体区域20和半导体区域30依次层叠在导线LI上。
[0071]在图6A-6C中示出的过程中，通过热氧化方法氧化所述多个半导体柱SPl中每一个的暴露侧面从而形成栅极氧化物膜40。图6A是示出了所述过程的横截面视图。图6B是示出沿着图6A中的结构的线B6-B6’截取的横截面的图示。图6C是示出沿着图6A中的结构的线C6-C6’截取的横截面的图示。
[0072]然后，所述多条沟槽TR2 (见图5A)被层间绝缘膜72填充。例如，通过CVD方法将层间绝缘膜72沉积在整个表面上。然后，使用硬掩模HM2作为停止层来平面化层间绝缘膜72的上面。
[0073]在图7A-7C中示出的过程中，使用硬掩模HM2(见图6A)作为掩模通过RIE方法部分去除填充所述多条沟槽TR2(见图5A)的层间绝缘膜72。图7A是示出了所述过程的横截面视图。图7B是示出沿着图7A中的结构的线B7-B7’截取的横截面的图示。图7C是示出沿着图7A中的结构的线C7-C7’截取的横截面的图示。
[0074]此时，在使得层间绝缘膜72a留在多条沟槽TR2a中、而栅极绝缘膜40留在所述多个半导体柱Spl的侧面的蚀刻条件下，部分去除层间绝缘膜72(见图6A)。例如，调整蚀刻时间段，使得自半导体衬底SB的表面SBa，留在沟槽TR2a中的层间绝缘膜72a的上面72al变得高于半导体柱SPl中半导体区域10与半导体区域20之间的边界面。因此，自半导体衬底SB的表面SBa，每个沟槽TR2a的底部变得高于半导体柱SPl中半导体区域10和半导体区域20之间的边界面。
[0075]应当注意，当蚀刻层间绝缘膜72时，可以通过蚀刻去除硬掩模HMl和HM2(见图6A)。在硬掩模HMl和HM2留下的情况下，通过CMP或者湿法蚀刻方法去除留下的硬掩模HMl 和 HM2。
[0076]在图8A-8C中示出的过程中，通过溅射方法用导电材料51填充所述多个沟槽TR2a。图8A是示出了所述过程的横截面视图。图8B是示出沿着图8A中的结构的线B8-B8’截取的横截面的图示。图8C是示出沿着图8A中的结构的线C8-C8’截取的横截面的图示。
[0077]例如，通过溅射方法将导电材料51沉积在整个表面上。导电材料51可以由具有金属(例如，钨)最为其主要成分的材料形成，或者可以由具有半导体(例如硅)作为其主要成分的材料形成，所述半导体包含第一或第二导电类型杂质。
[0078]在图9A-9C中示出的过程中，通过RIE方法蚀刻导电材料51，使得部件PL100留在每个沟槽TR2a中。图9A是示出了所述过程的横截面视图。图9B是示出沿着图9A中的结构的线B9-B9’截取的横截面的图示。图9C是示出沿着图9A中的结构的线C9-C9’截取的横截面的图示。
[0079]换而言之，各个薄膜晶体管的栅极电极150形成在部件PL100与半导体柱SP交叉的位置。
[0080]此时，蚀刻导电材料51使得在高度方向(Z方向)上栅极电极150与半导体区域10之间的交叠长度OLl变得小于在Z方向上栅极电极150与半导体区域30之间的交叠长度0L2。例如，在0L2 ^ O的情况下，调整蚀刻时间段，使得自半导体衬底SB的表面SBa，留在沟槽TR2a中的部件PL100的上面PLlOOa的高度变得基本上与半导体柱SPl中半导体区域20与半导体区域30之间的边界面齐平。因此，在每个薄膜晶体管TFT100 (见图1A)中，栅极电极150形成为使得在Z方向上栅极电极150与半导体区域10之间的交叠长度OLl变得小于在Z方向上栅极电极150与半导体区域30之间的交叠长度0L2。
[0081]如上所述，在第一实施例中，半导体器件100被配置成使得每个薄膜晶体管TFT100在Z方向上具有相对于半导体区域20的中心面CF的不对称结构。具体地，在每个薄膜晶体管TFT100中，使得在Z方向上栅极电极150与半导体区域10之间的交叠长度OLl不同于在Z方向上栅极电极150与半导体区域30之间的交叠长度0L2。
[0082]然后，形成了存储器基元层叠部分MSS。例如，在整个表面上沉积绝缘膜，并且通过CMP方法等平面化所述绝缘膜的上表面。之后，交替沉积导电层L2和绝缘膜以形成存储器基元层叠。然后，形成穿过存储器基元叠层的孔，并且在所述孔的侧面上形成电阻变化膜Re。此外，用具有导电性的半导体填充所述孔以形成半导体柱SP。由此，可以制造根据第一实施例的半导体存储器器件。
[0083]应当注意，关于如下情况描述了第一实施例:多个薄膜晶体管TFT100被配置成具有共享栅极结构，在所述共享栅极结构中为在X方向上相邻的两个薄膜晶体管TFT100提供栅极电极。然而，代替共享栅极结构，可以采用双栅结构(劈裂栅极结构)或者包围栅极结构。在双栅结构(劈裂栅极结构)中，例如，图1A中薄膜晶体管TFT100-4的栅极电极150和薄膜晶体管TFT100-7的栅极电极150被劈裂成彼此电分离，而层间绝缘膜夹置在其间。在包围栅极结构中，例如，图1A中示例的薄膜晶体管TFT100-1的栅极电极150和薄膜晶体管TFT100-4的栅极电极150被构造成共享半导体柱SP，从而在X和Y方向上包围半导体柱。
[0084](第一修改例)
[0085]图1OA到1C示出了第一实施例的修改例。图1OA是示出了半导体器件10i的横截面结构的图示。图1OB是示出沿着图1OA中的结构的线B10-B10’截取的横截面的图示。图1OC是示出沿着图1OA中的结构的线C10-C10’截取的横截面的图示。此外，沿着图1OA的线CF截取的横截面视图基本上与图20D的横截面视图相同。
[0086]第一实施例的第一修改例涉及如下情况:通过使导线L2(字线)的电压高于导线LI (位线)的电压将每个存储器基元MC从低阻状态复位到高阻状态。此外，考虑这样的结构的情况:通过使导线L2(字线)的电压高于导线LI (位线)的电压将每个存储器基元MC从低阻状态复位到高阻状态。在这种情况下，当存储器基元MC-14被选择用于复位并且其它存储器基元MC-1到MC-13及MC-15到MC-72未被选择时，容易在未选择的薄膜晶体管TFT-10的沟道的上部产生GIDL电流，如图22B中的虚线所示。
[0087]如图10A-10C所示，每个薄膜晶体管TFTlOOi都具有相对于中心面CF的不对称结构，以便减弱在关断状态下施加于半导体区域30侧上的电场。
[0088]半导体器件10i包括多个薄膜晶体管TFTlOO1-1到TFT100i_18。在每一个薄膜晶体管TFTlOOi中，使得在Z方向上在栅极电极150i与半导体区域10之间的交叠长度不同于在Z方向上栅极电极150i与半导体区域30之间的交叠长度，从而减弱在关断状态下施加于半导体区域30侧的电场。
[0089]例如，如图1OD中所示，薄膜晶体管TFTlOO1-1被配置成使得在Z方向上栅极电极150?与半导体区域30之间的交叠长度0L21-l小于在Z方向上栅极电极150i与半导体区域10之间的交叠长度OLl1-Ι。此外，在Z方向上栅极电极150与半导体区域30彼此分开，并且栅极电极150与半导体区域10彼此不交叠。图1OD是示出在放大的比例尺上的图1OA的结构中的薄膜晶体管附近的横截面视图。例如，在图1OD中所示的情况下，由于栅极电极150?与半导体区域20彼此分开，交叠长度0L21-l变得小于零(0L21-l〈0)。另一方面，由于栅极电极150i的边界与半导体区域30的边界基本处于相同位置，因此交叠长度OLl1-1变得基本为零(OLl1-1 O)。因此，建立了 0L21-l〈0Ll1-l的关系。此外，栅极电极150?与半导体区域10可以在Z方向上交叠，如图1OE中所示。此外，栅极电极150i与半导体区域10可以在Z方向上略微分开，如图1OD中所示。
[0090]类似地，如图1OD中所示，薄膜晶体管TFT1001-4被配置成使得在Z方向上栅极电极150i与半导体区域30之间的交叠长度0L21-4小于在Z方向上栅极电极150i与半导体区域10之间的交叠长度OLl1-4。例如，在图1OD所示的情况下，建立0L21-4〈0Ll1-4的关系O
[0091]应当注意，图1OD中所示的薄膜晶体管TFTlOO1-1的这种非对称结构也基本上与图1C中所示的在Y方向上布置的薄膜晶体管TFT1001-5和TFT1001-6的结构相同。
[0092]因此，可以在每个薄膜晶体管TFTlOOi中减弱在关断状态下施加于半导体区域30侧的电场。结果，在当预定存储器基元被选择并且从低电阻状态复位到高电阻状 态时薄膜晶体管TFTlOOi未被选择的情况下，能够抑制薄膜晶体管TFTlOOi中的GIDL电流。因此，由于可以抑制处于关断状态下的每个薄膜晶体管TFTlOOi的GIDL电流，有可能抑制半导体器件10i中的电流消耗。此外，有可能容易确保流入所选择的存储器基元MC-14所需的复位电流Irst-像在存储器基元可以从低电阻状态被复位到高电阻状态时那样的高水平。
[0093]此外，在每个薄膜晶体管TFTlOOi中，在通过使导线LI (位线)的电压高于导线L2 (字线)的电压而将每个存储器基元MC从高电阻状态设定到低电阻状态时，在Z方向上用作漏极的半导体区域10与栅极电极150i之间的交叠区域的长度基本为零或者等于或大于零。通过该配置，有可能容易确保与待设定的存储器基元MC对应的薄膜晶体管TFTlOOi的导通状态中的漏极电流。因此，有可能容易确保流入存储器基元MC所需的设定电流Iset+像在存储器基元可以从高电阻状态被设定到低电阻状态时那样的高水平。
[0094]此外，可以通过将第一实施例的制造方法改变成如图11A-12C中所示的方法来制造半导体器件100i。图11A-12C是示出了制造半导体器件10i的方法中的过程的横截面视图。
[0095]图11A-12C中示出的过程在图6A-6C中示出的过程之后进行。图1lA是示出了所述过程的横截面视图。图1lB是示出沿着图1lA中的结构的线Β11-Β1Γ截取的横截面的图示。图1lC是示出沿着图2A中的结构的线Cll-Cir截取的横截面的图示。
[0096]在图11A-11C中示出的过程中，使用硬掩模HM2(见图6A)作为掩模通过RIE方法部分去除填充所述多条沟槽TR2(见图5A)的层间绝缘膜72。此时，层间绝缘膜72 (见图6A)被部分去除，使得层间绝缘膜72a留在多条沟槽TR2a中，而栅极绝缘膜40留在所述多个半导体柱SPl的侧面。例如，调整蚀刻时间段，使得自半导体衬底SB的表面SBa，留在沟槽TR2a中的层间绝缘膜72ai的上面72ali的高度变得与半导体柱SPl中半导体区域10与半导体区域20之间的边界面几乎齐平。因此，自半导体衬底SB的表面SBa，每个沟槽TR2a的底部变得几乎与半导体柱SPl中半导体区域10和半导体区域20之间的边界面在高度上齐平。
[0097]通过溅射方法用导电材料51i填充所述多个沟槽TR2a。例如，通过溅射方法将导电材料51i沉积在整个表面上。导电材料51i可以由具有金属(例如，钨)最为其主要成分的材料形成，或者可以由具有半导体(例如硅)作为其主要成分的材料形成，所述半导体包含第一或第二导电类型杂质。
[0098]在图12A-12C中示出的过程中，通过RIE方法蚀刻导电材料51i，使得部件PLlOOi留在每个沟槽TR2a中。图12A是示出了所述过程的横截面视图。图12B是示出沿着图12A中的结构的线B12-B12’截取的横截面的图示。图12C是示出沿着图12A中的结构的线C12-C12’截取的横截面的图示。
[0099]换而言之，栅极电极150i分别形成在部件PLlOOi与半导体柱SP交叉的位置。
[0100]此时，在使得在Z方向上栅极电极150i与半导体区域30之间的交叠长度0L2i变得小于在Z方向上栅极电极150i与半导体区域10之间的交叠长度OLli的蚀刻条件下，蚀刻导电材料51。例如，在0L2i〈0的情况下，调整蚀刻时间段，使得自半导体衬底SB的表面SBa，留在沟槽TR2a中的部件PLlOOi的上面PLlOOai变得低于半导体柱SPl中半导体区域20与半导体区域30之间的边界面。因此，在由此形成的每个薄膜晶体管TFTlOOi (见图10A)中，栅极电极150i形成为使得在Z方向上栅极电极150i与半导体区域30之间的交叠长度0L2i变得小于在Z方向上栅极电极150i与半导体区域10之间的交叠长度OLli。后续的过程与第一实施例中的那些相同。
[0101](第二实施例)
[0102]接下来，将描述根据第二实施例的半导体器件200。在下文中，将主要描述与第一实施例不同的部分。
[0103]在第二实施例中，通过使沟道上侧和下侧的半导体区域中的杂质浓度不同，相对于所述中心面不对称地构造每个薄膜晶体管。
[0104]具体地，半导体器件200包括如图13A-13C中所示的多个薄膜晶体管TFT200-1。图13A是示出了半导体器件200的横截面结构的图示。图13B是示出沿着图13A中的结构的线B13-B13’截取的横截面的图示。图13C是示出沿着图13A中的结构的线C13-C13’截取的横截面的图示。
[0105]在每个存储器基元MC被配置成通过使得导线LI (位线)的电压高于导线L2(字线)的电压而从低电阻状态复位到高电阻状态的情况下，需要减弱施加于处于关断状态下的每个薄膜晶体管TFT200的半导体区域10侧的电场(见图22A)。因此，每个薄膜晶体管TFT200都具有其中半导体区域210和230相对于中心面CF不对称地形成的结构，以便减弱在关断状态下施加于半导体区域210侧的电场。
[0106]换而言之，每个薄膜晶体管TFT200都包括半导体区域210和230。如图13D中所示，每个薄膜晶体管TFT200中半导体区域210的杂质浓度都低于半导体区域230的杂质浓度。图13D是示出在放大的比例尺上的图13A的结构中的薄膜晶体管附近的横截面视图。在图13D中，通过半导体区域210与半导体区域230之间的阴影图案的差异示出杂质浓度的差异。
[0107]例如，薄膜晶体管TFT200-1可以被构造成使得半导体区域230以102°cm_3的浓度水平包含第二导电类型杂质，并且半导体区域210以118到119CnT3范围内的浓度水平包含第二导电类型杂质。类似地，薄膜晶体管TFT200-4可以被构造成使得半导体区域230以120Cm-3的浓度水平包含第二导电类型杂质，并且半导体区域210以118到119CnT3范围内的浓度水平包含第二导电类型杂质。
[0108]此外，可以通过将第一实施例的制造方法改变成如图14A-14C中所示的方法来制造半导体器件200。
[0109]应当注意，栅极电极50与半导体区域210之间的交叠量可以与栅极电极50与半导体区域230之间的交叠量基本相同。此外，如图13E中所示，栅极电极150的边界与半导体区域230的边界在Z方向上基本相同，而栅极电极150与半导体区域210可以不彼此交叠。
[0110]在图14A-14C中示出的过程中，层间绝缘膜70、导电膜L12、半导体膜212、半导体膜22以及半导体膜232依次层叠在半导体衬底SB上。图14A是示出了所述过程的横截面视图。图14B是示出沿着图14A中的结构的线B14-B14’截取的横截面的图示。图14C是示出沿着图14A中的结构的线C14-C14’截取的横截面的图示。
[0111]层间绝缘膜70例如由具有氧化硅作为其主要成分的材料形成。导电膜L12例如由具有金属(例如，铝)作为其主要成分的材料形成。半导体膜212由具有包含第二导电类型(例如N型)杂质的半导体(例如，硅)的材料形成。N型杂质例如是磷或砷。半导体膜22由具有半导体(例如硅)作为其主要成分的材料形成，其不包含杂质或者包含第一导电类型(例如，P型)杂质，所述第一导电类型杂质的浓度低于半导体膜212中第二导电类型杂质的浓度。P型杂质例如是硼或铝。半导体膜232由具有半导体(例如硅)作为其主要成分的材料形成，其包含第二导电类型杂质，所述第二导电类型杂质的浓度高于半导体膜22中第一导电类型杂质的浓度。
[0112]此时，半导体膜212和半导体膜232均被形成为使得半导体膜212的杂质浓度变得低于半导体膜232的杂质浓度。例如，半导体膜212可以形成为以118到119CnT3的范围内的浓度水平包含第二导电类型杂质，并且半导体区域232可以形成为以102°cm_3的浓度水平包含第二导电类型杂质。
[0113]应当注意，在通过离子注入方法将杂质引入相应的半导体膜212和232中的情况下，可以通过将进入半导体膜212中的杂质离子的注入量调整为小于进入半导体膜232中的杂质离子的注入量，实现上述结构。或者，在通过气相扩散方法将杂质引入相应的半导体膜212和232中的情况下，可以通过将进入半导体膜212中的杂质气体的浓度调整为小于进入半导体膜232中的杂质气体的浓度，来实现上述结构。
[0114]接下来，通过光刻将硬掩模HMl形成在层叠结构SST上。使用硬掩模HMl作为掩模使用RIE方法进行各向异性蚀刻，直到层间绝缘膜70的表面暴露。因此，硬掩模HMl的多个线图案LPl被转移到层叠结构SST上，并且所述层叠结构SST被在X方向上延伸的多条沟槽TRl分割，从而形成多条导线LI和多个鳍层FIN。所述多条导线LI中的每一条都在X方向上延伸。所述多个鳍层FIN中的每一个都形成在对应的导线LI上、在Z方向上凸出、并且在X方向上延伸。在每个鳍层FIN中，半导体层211、半导体层21、以及半导体层231层叠在导线LI上。
[0115]然后，进行形成存储器基元层叠部分MSS的过程。
[0116]如上所述，在第二实施例中，半导体器件200被配置成使得每个薄膜晶体管TFT200在Z方向上具有相对于半导体区域20的中心面CF的不对称结构。例如，在每个存储器基元MC被配置成通过使得导线LI (位线)的电压高于导线L2(字线)的电压而从低电阻状态复位到高电阻状态的情况下，半导体区域210的杂质浓度低于半导体区域230的杂质浓度。因此，可以在每个薄膜晶体管TFT200中减弱在关断状态下施加于半导体区域210侧的电场。结果，在当预定存储器基元被选择并且从低电阻状态复位到高电阻状态时薄膜晶体管TFT200未被选择的情况下，能够抑制薄膜晶体管TFT200中的GIDL电流。
[0117]因此，由于可以抑制处于关断状态下的每个薄膜晶体管TFT200的GIDL电流，有可能抑制半导体器件200中的电流消耗。此外，有可能容易确保流入所选择的存储器基元MC-14所需的复位电流Irst+像在存储器基元可以从低电阻状态被复位到高电阻状态时那样的高水平。
[0118]此外，在第二实施例中，每个薄膜晶体管TFT200中半导体区域210的杂质浓度都低于半导体区域230的杂质浓度。换而言之，在每个薄膜晶体管TFT200中，在通过使导线L2(字线)的电压高于导线LI (位线)的电压而将每个存储器基元MC从高电阻状态设定到低电阻状态的情况下，确保了用作漏极的半导体区域230的杂质浓度。因此，有可能容易确保流入存储器基元MC所需的复位电流Iset-像在存储器基元可以从高电阻状态被设定到低电阻状态时那样的高水平。
[0119](第一修改例)
[0120]在图15A-15C中示出了第二实施例的修改例。图15A是示出了半导体器件200i的横截面结构的图示。图15B是示出沿着图15A中的结构的线B15-B15’截取的横截面的图示。图15C是示出沿着图1A中的结构的线C15-C15’截取的横截面的图示。
[0121]第二实施例的第二修改例涉及如下情况:通过使导线L2(字线)的电压高于导线LI (位线)的电压将存储器基元MC从低阻状态复位到高阻状态。此外，应该考虑这样的结构情况，其中:通过使导线L2(字线)的电压高于导线LI (位线)的电压将每个存储 器基元MC从低阻状态复位到高阻状态。在这种情况下，当存储器基元MC-14被选择用于复位并且其它存储器基元MC-1到MC-13及MC-15到MC-72未被选择时，容易在未选择的薄膜晶体管TFT-10的沟道上部产生GIDL电流，如图22B中的虚线所示。
[0122]如图15A-15C所示，每个薄膜晶体管TFT200i都具有相对于中心面CF的不对称结构，以便减弱在关断状态下施加于半导体区域30侧的电场。
[0123]半导体器件200i包括多个薄膜晶体管TFT200i_l到TFT200i_18。在每个薄膜晶体管TFT200i中，半导体区域230i的杂质浓度低于半导体区域210i的杂质浓度，从而减弱在关断状态下施加于半导体区域230i侧的电场(见图15D)。图1?是示出在放大的比例尺上的图15A的结构中的薄膜晶体管附近的横截面视图。在图15D中，通过半导体区域210?与半导体区域230i之间的阴影图案的差异示出杂质浓度的差异。
[0124]例如，薄膜晶体管TFT200i_l可以被构造成使得半导体区域210i以102°cnT3的浓度水平包含第二导电类型杂质，并且半导体区域230i以118到119CnT3的范围内的浓度水平包含第二导电类型杂质。类似地，薄膜晶体管TFT2001-4可以被构造成使得半导体区域210?以12tlCnT3的浓度水平包含第二导电类型杂质，并且半导体区域230i以118到119CnT3的范围内的浓度水平包含第二导电类型杂质。
[0125]因此，可以在每个薄膜晶体管TFT200i中减弱在关断状态下施加于半导体区域230?侧的电场。结果，在当预定存储器基元被选择并且从低电阻状态复位到高电阻状态时薄膜晶体管TFT200i未被选择的情况下，能够抑制薄膜晶体管TFT200i中的GIDL电流。因此，由于可以抑制处于关断状态下的每个薄膜晶体管TFT200i的GIDL电流，有可能抑制半导体器件200i中的电流消耗。此外，有可能容易确保流入所选择的存储器基元MC-14所需的复位电流Irst-像在存储器基元可以从低电阻状态被复位到高电阻状态时那样的高水平。
[0126]此外，在每个薄膜晶体管TFT200i中，当通过使导线LI (位线)的电压高于导线L2 (字线)的电压而将每个存储器基元MC从高电阻状态设定到低电阻状态的情况下，确保了用作漏极的半导体区域210i的杂质浓度。通过该配置，有可能容易确保与待设定的存储器基元MC对应的薄膜晶体管TFT200i的导通状态中的漏极电流。因此，有可能容易确保流入存储器基元MC所需的复位电流Iset+像在存储器基元可以从高电阻状态被设定到低电阻状态时那样的高水平。
[0127]此外，制造半导体器件200i的方法基本上等同于第二实施例的方法，不同之处只是图14A-14C中示出的过程，半导体膜212和半导体膜232形成为使得半导体膜232的杂质浓度变得低于半导体膜212的杂质浓度。例如，半导体区域212可以形成为以12tlCnT3的浓度水平包含第二导电类型杂质，并且半导体区域232可以形成为以118到119CnT3的范围内的浓度水平包含第二导电类型杂质。后续的过程与第二实施例中的那些基本相同。
[0128](第二修改例)
[0129]应当注意，第二实施例中的每个薄膜晶体管TFT200都被构造成使得半导体区域210的杂质浓度变得低于半导体区域230的杂质浓度。取而代之，每个薄膜晶体管TFT200可以被构造成使得半导体区域210的扩散长度变得比半导体区域230的扩散长度长。此处，扩散长度的意思是这样的长度:经过该长度，半导体区域210或230的杂质浓度变成半导体区域20的杂质浓度。此外，半导体区域210的扩散长度可以是从半导体区域210侧的栅极电极的端部与半导体区域20之间的边界到如下位置的距离:在所述位置处半导体区域20的浓度达到近似平均值。类似地，半导体区域230的扩散长度可以是从半导体区域230侧的栅极电极的端部与半导体区域20之间的边界到如下位置的距离:在所述位置处半导体区域20的浓度达到近似平均值。此外，在该修改例中，可以使得半导体区域210与230中的平均杂质浓度基本相同。
[0130]换而言之，如图15E中所示，由于半导体区域210的扩散长度大于半导体区域230的扩散长度，因此半导体区域210侧的杂质浓度与半导体区域230侧的杂质浓度相比更平滑地变化。结果，施加在半导体区域210侧的栅极电极与半导体区域210之间的电场减弱，并且GIDL电流变得减小。
[0131](第三实施例)
[0132]接下来，将描述根据第三实施例的半导体器件300。在下文中，将主要描述与第一实施例不同的部分。
[0133]在第三实施例中，通过使栅极电极的形状在其上部和下部中不同，相对于所述中心面不对称地构造每个薄膜晶体管。
[0134]具体地，半导体器件300包括如图16A-16C中所示的多个薄膜晶体管TFT300-1到TFT300-18。图16A是示出了半导体器件300的横截面结构的图示。图16B是示出沿着图16A中的结构的线B16-B16’截取的横截面的图示。图16C是示出沿着图16A中的结构的线C16-C16’截取的横截面的图示。
[0135]在每个存储器基元MC被配置成通过使得导线LI (位线)的电压高于导线L2(字线)的电压而从低电阻状态复位到高电阻状态的情况下，需要减弱施加于处于关断状态下的每个薄膜晶体管TFT300的半导体区域10侧的电场(见图22A)。因此，每个薄膜晶体管TFT300都具有相对于中心面CF的不对称结构，以便减弱在关断状态下施加于半导体区域10侧的电场。
[0136]换而言之，每个薄膜晶体管TFT300都包括栅极电极350而不是栅极电极50 (见图20A和20C)。在每个薄膜晶体管TFT300中，栅极电极350的形状相对于中心面CF不对称地形成，以便减弱在关断状态下施加于半导体区域10侧的电场。
[0137]例如，如图16D中所示，薄膜晶体管TFT300-1被构造成使得栅极电极350中覆盖栅极绝缘膜340的主要表面350a弯曲，从而下部350al与半导体柱SP间隔开。图16D是示出在放大的比例尺上的图16A的结构中的薄膜晶体管附近的横截面视图。相应地，栅极绝缘膜340形成为使得下部341的膜厚度厚于上部342的膜厚度。对于该构造，当从XZ横截面看栅极电极350时，半导体区域10侧的边缘351的曲率与半导体区域30侧的边缘352的曲率相比变大(圆)。
[0138]类似地，如图16D中所示，薄膜晶体管TFT300-4被构造成使得栅极电极350中覆盖栅极绝缘膜340的主要表面350a弯曲，从而下部350al与半导体柱SP间隔开。相应地，栅极绝缘膜340形成为使得下部341的膜厚度厚于上部342的膜厚度。对于该构造，当从XZ横截面看栅极电极350时，半导体区域10侧上的边缘351的曲率与半导体区域30侧上的边缘352的曲率相比变大(圆的)。
[0139]此外，可以通过将第一实施例的制造方法改变成如图17A-17C中所示的方法来制造半导体器件300。
[0140]图17A-17C中示出的过程在图5A-5C中示出的过程之后进行。图17A是示出了所述过程的横截面视图。图17B是示出沿着图17A中的结构的线B17-B17’截取的横截面的图示。图17C是示出沿着图17A中的结构的线C17-C17’截取的横截面的图示。
[0141]在图17A-17C中示出的过程中，所述多条沟槽TR2(见图5A)被氧化物膜373填充。例如，通过CVD方法将氧化物膜373沉积在整个表面上。然后，通过蚀刻部分地去除填充沟槽TR2的氧化物膜373。此时，调整蚀刻时间段，以便使得氧化物膜373的上面373a变得与半导体柱SPl中半导体区域10与半导体区域20之间的边界面在高度上几乎齐平。
[0142]然后，通过热氧化方法氧化所述多个半导体柱SPl的暴露侧面从而形成栅极氧化物膜340。因此，在X方向上栅极氧化物膜340的下部341的膜厚度变厚并且链接到氧化物膜373。然后，用导电材料51 i填充沟槽TR2a，并且通过各向异性蚀刻形成栅极电极350。结果，在栅极电极350中，半导体区域10侧上的边缘351的曲率相比于半导体区域30侧边缘352的曲率变大。
[0143]然后，进行形成存储器基元层叠部分MSS的过程。
[0144]如上所述，在第三实施例中，半导体器件300的每个薄膜晶体管TFT300中的栅极电极350被配置成在Z方向上具有相对于半导体区域20的中心面CF的不对称形状。在每个薄膜晶体管TFT300中，覆盖栅极绝缘膜340的栅极电极350的主要表面350a弯曲，从而下部350al与半导体柱SP间隔开。此外，栅极绝缘膜340被构造成使得下部341的膜厚度厚于上部342的膜厚度。例如，在每个存储器基元MC被配置成通过使得导线LI (位线)的电压高于导线L2(字线)的电压而从低电阻状态复位到高电阻状态的情况下，有可能减弱施加于处于关断状态下的每个薄膜晶体管TFT300的半导体区域10侧的电场。结果，在当预定存储器基元被选择并且从低电阻状态复位到高电阻状态时薄膜晶体管TFT300未被选择的情况下，能够抑制薄膜晶体管TFT300中的GIDL电流。
[0145]因此，由于可以抑制处于关断状态下的每个薄膜晶体管TFT300的GIDL电流，有可能抑制半导体器件300中的电流消耗。此外，有可能容易确保流入所选择的存储器基元MC-14所需的复位电流Irst+像在存储器基元可以从低电阻状态被复位到高电阻状态时那样的高水平。
[0146]此外，在第三实施例中，当从XZ面看每个薄膜晶体管TFT300的栅极电极350时，半导体区域10侧的边缘351相比于半导体区域30侧的边缘352是圆的。换而言之，在ZX面中，半导体区域10侧的栅极电极的曲率大于半导体区域30侧的栅极电极的曲率。换而言之，在每个薄膜晶体管TFT300中，在通过使导线L2(字线)的电压高于导线LI (位线)的电压而将每个存储器基元MC从高电阻状态设定到低电阻状态的情况下，有可能容易地确保用作漏极的半导体区域30与栅极电极350之间的电场。因此，有可能容易确保流入存储器基元MC所需的复位电流Iset-像在存储器基元可以从高电阻状态被设定到低电阻状态时那样的高水平。
[0147](第一修改例)
[0148]此外，图18A到18C示出了第三实施例的修改例。图18A是示出了半导体器件300i的横截面结构的图示。图18B是示出沿着图18A中的结构的线B18-B18’截取的横截面的图示。图18C是示出沿着图18A中的结构的线C18-C18’截取的横截面的图示。
[0149]第三实施例的第一修改例涉及如下情况:通过使导线L2(字线)的电压高于导线LI (位线)的电压将每个存储器基元MC从低阻状态复位到高阻状态。此外，考虑结构的如下情况:通过使导线L2(字线)的电压高于导线LI (位线)的电压将每个存储器基元MC从低阻状态复位到高阻状态。在这种情况下，当存储器基元MC-14被选择用于复位并且其它存储器基元MC-1到MC-13及MC-15到MC-72未被选择时，容易在未选择的薄膜晶体管TFT-10的沟道的上部中产生GIDL电流，如图22B中的虚线所示。
[0150]如图18A-18C所示，每个薄膜晶体管TFT300i都具有相 对于中心面CF的不对称结构，以便减弱在关断状态下施加于半导体区域30侧的电场。
[0151]半导体器件300i包括多个薄膜晶体管TFT3001-l到TFT300i_18。在每个薄膜晶体管TFT300i中，栅极电极350的形状相对于中心面CF是不对称的，以便减弱在关断状态下施加于半导体区域30侧的电场。
[0152]例如，如图18D中所示，薄膜晶体管TFT300i_l被构造成使得栅极电极350i中覆盖栅极绝缘膜340i的主要表面350ai弯曲，从而上部350a2i与半导体柱SP间隔开。图18D是示出在放大的比例尺上的图18A的结构中的薄膜晶体管附近的横截面视图。相应地，栅极绝缘膜340i形成为使得上部342i的膜厚度厚于下部341i的膜厚度。对于该构造，当从横截面看栅极电极350i时，半导体区域30侧的边缘352i相比于半导体区域10侧的边缘351i是圆的。
[0153]类似地，如图18D中所示，薄膜晶体管TFT300i_4被构造成使得栅极电极350i中覆盖栅极绝缘膜340i的主要表面350ai弯曲，从而上部350a2i与半导体柱SP间隔开。相应地，栅极绝缘膜340i形成为使得上部342i的膜厚度厚于下部341 i的膜厚度。对于该构造，当从横截面看栅极电极350i时，半导体区域30侧的边缘352i相比于半导体区域10侧的边缘351 i是圆的。
[0154]因此，可以在每个薄膜晶体管TFT300i中减弱在关断状态下施加于半导体区域30侧的电场。结果，在当预定存储器基元被选择并且从低电阻状态复位到高电阻状态时薄膜晶体管TFT300i未被选择的情况下，能够抑制薄膜晶体管TFT300i中的GIDL电流。因此，由于可以抑制处于关断状态下的每个薄膜晶体管TFT300i的GIDL电流，有可能抑制半导体器件300i中的电流消耗。此外，有可能容易确保流入所选择的存储器基元MC-14所需的复位电流Irst-像在存储器基元可以从低电阻状态被复位到高电阻状态时那样高的水平。
[0155]此外，在每个薄膜晶体管TFT300i中，在通过使导线LI (位线)的电压高于导线L2(字线)的电压而将每个存储器基元MC配置成从高电阻状态设定到低电阻状态的情况下，有可能容易地确保用作漏极的半导体区域10与栅极电极350之间的电场。通过该配置，有可能容易保护与待设定的存储器基元MC对应的薄膜晶体管TFT300i的导通状态中的漏极电流。因此，有可能容易确保流入存储器基元MC所需的复位电流Iset+像在存储器基元可以从高电阻状态被设定到低电阻状态时那样的高水平。
[0156]此外，可以通过将第一实施例的制造方法改变成如图19A到19C中所示的方法来制造半导体器件300i。图19A-19C是示出了制造半导体器件300i的方法中的过程的横截面视图。
[0157]图19A-19C中示出的过程在图6A-6C中示出的过程之后进行。图19A是示出了所述过程的横截面视图。图19B是示出沿着图19A中的结构的线B19-B19’截取的横截面的图示。图19C是示出沿着图19A中的结构的线C19-C19’截取的横截面的图示。
[0158]在图19A-19C中示出的过程中，使用硬掩模HM2(见图6A)作为掩模通过RIE方法部分去除填充所述多条沟槽TR2(见图5A)的层间绝缘膜372。此时，调整蚀刻时间段，使得自半导体衬底SB的表面SBa，留在沟槽TR2a中的层间绝缘膜372的上面的高度变得与半导体柱SPl中半导体区域10与半导体区域20之间的边界面几乎齐平。
[0159]然后，通过溅射方法用导电材料填充所述多个沟槽TR2a。例如，通过溅射方法将所述导电材料沉积在整个表面上。所述导电材料可以由具有金属(例如，钨)最为其主要成分的材料形成，或者可以由具有半导体(例如硅)作为其主要成分的材料形成，所述半导体包含第一或第二导电类型杂质。
[0160]接下来，在形成于所述导电材料的上面中的部件PL300i上的对应位置处形成抗蚀剂图案(未示出)。所述抗蚀剂图案包括与所形成的多个部件PL300i对应的多个线图案。在XZ面上，所述多个线图案中的每一个在Y方向上延伸并且其边缘是圆的(Z方向上的膜厚度随着其靠近半导体区域20而逐渐减小)。例如，可以在通过光刻形成所述多个线图案之后，通过在加热所述多个线图案时进行回流来形成这种抗蚀剂图案。
[0161]然后，通过RIE方法穿过所述抗蚀剂图案蚀刻所述导电材料。换而言之，在其边缘是圆的的每个线图案被转移到导电材料上时导电材料51被蚀刻。因此，其上边缘是圆的的部件PL300i可以留在每个沟槽TR2a中。换而言之，其上边缘是圆的的栅极电极350i形成在部件PL300i与半导体柱SP交叉的位置。后续的过程与第三实施例中的那些相同。
[0162]尽管已经描述了特定实施例，但是这些实施例仅以举例的方式被呈现，并不意图限制本发明的范围。实际上，此处描述的新颖的实施例可以体现为各种其它形式；此外，可以在不脱离本发明的精神的情况下对此处描述的实施例的形式进行各种省略、替代和变化。所附权利要求及其等效物意图覆盖应落入本发明的精神和范围内的这些形式或修改。
【主权项】
1.一种半导体器件,包括: 第一线，其被构造成沿着半导体衬底的表面在第一方向上延伸；以及 第一晶体管，其被构造成置于所述第一线上方， 其中所述第一晶体管包括 第一半导体区域，其设于第一半导体层中，所述第一半导体层从所述第一线在与所述半导体衬底的所述表面基本垂直的第二方向上延伸， 第二半导体区域，其在所述第一半导体层中设于所述第一半导体区上方， 第三半导体区域，其在所述第一半导体层中设于所述第二半导体区上方， 第一栅极绝缘膜，其覆盖所述第一半导体层的第一侧面，以及 第一栅极电极，其隔着所述第一栅极绝缘膜覆盖所述第一半导体层的所述第一侧面，以及 其中所述第一晶体管在所述第二方向上具有相对于所述第二半导体区域的中心面的不对称结构。2.根据权利要求1的半导体器件，其中 在所述第二方向上所述第一栅极电极与所述第一半导体区域之间的交叠长度不同于在所述第二方向上所述第一栅极电极与所述第三半导体区域之间的交叠长度。3.根据权利要求1的半导体器件，其中 所述第一半导体区域的杂质浓度不同于所述第三半导体区域的杂质浓度。4.根据权利要求1的半导体器件，其中 所述第一栅极电极的形状相对于所述中心面不对称。5.根据权利要求1所述的半导体器件，还包括: 第二半导体层，其被构造成连接到所述第一半导体层的上面并且在所述第二方向上延伸； 多条第二线，所述第二线被构造成沿着所述半导体衬底的所述表面在第三方向上延伸并且在所述第一晶体管上方与所述第二半导体层交叉；以及 多个存储器基元，所述存储器基元被构造成置于所述第二半导体层与所述多条第二线交叉的位置处。6.根据权利要求5的半导体器件，其中 通过使所述第一线的电压高于所述第二线的电压将所述多个存储器基元中的每一个从低电阻状态复位到高电阻状态，并且 在所述第二方向上所述第一栅极电极与所述第一半导体区域之间的交叠长度小于在所述第二方向上所述第一栅极电极与所述第三半导体区域之间的交叠长度。7.根据权利要求5的半导体器件，其中 通过使所述第二线的电压高于所述第一线的电压将所述多个存储器基元中的每一个从低电阻状态复位到高电阻状态，并且 在所述第二方向上所述第一栅极电极与所述第三半导体区域之间的交叠长度小于在所述第二方向上所述第一栅极电极与所述第一半导体区域之间的交叠长度。8.根据权利要求5的半导体器件，其中 通过使所述第一线的电压高于所述第二线的电压将所述多个存储器基元中的每一个从低电阻状态复位到高电阻状态，并且 所述第一半导体区域的杂质浓度低于所述第三半导体区域的杂质浓度。9.根据权利要求5的半导体器件，其中 通过使所述第二线的电压高于所述第一线的电压将所述多个存储器基元中的每一个从低电阻状态复位到高电阻状态，并且 所述第三半导体区域的杂质浓度低于所述第一半导体区域的杂质浓度。10.根据权利要求5的半导体器件，其中 通过使所述第一线的电压高于所述第二线的电压将所述多个存储器基元中的每一个从低电阻状态复位到高电阻状态，并且 与所述第一栅极绝缘膜毗邻的所述第一栅极电极的面弯曲，使得其下部与所述第一半导体层间隔开。11.根据权利要求10的半导体器件，其中 所述第一栅极绝缘膜在所述第一方向上的上侧部分上的膜厚度厚于在所述第二方向上的下侧部分上的膜厚度。12.根据权利要求5的半导体器件，其中 通过使所述第二线的电压高于所述第一线的电压将所述多个存储器基元中的每一个从低电阻状态复位到高电阻状态，并且 与所述第一栅极绝缘膜毗邻的所述第一栅极电极的面弯曲，使得上部与所述第一半导体层间隔开。13.根据权利要求12的半导体器件，其中 所述第一栅极绝缘膜在所述第一方向上的上侧部分上的膜厚度厚于在所述第二方向上的下侧部分上的膜厚度。14.一种半导体器件,包括: 第一线，其被构造成沿着半导体衬底的表面在第一方向上延伸；以及 第一晶体管，其被构造成置于所述第一线上方， 其中所述第一晶体管包括 第一半导体区域，其设于第一半导体层中，所述第一半导体层从所述第一线在与所述半导体衬底的所述表面基本垂直的第二方向上延伸， 第二半导体区域，其在所述第一半导体层中设于所述第一半导体区上方， 第三半导体区域，其在所述第一半导体层中设于所述第二半导体区上方， 第一栅极绝缘膜，其覆盖所述第一半导体层的第一侧面，以及 第一栅极电极，其隔着所述第一栅极绝缘膜覆盖所述第一半导体层的所述第一侧面，以及 其中与所述第一栅极绝缘膜毗邻的所述第一栅极电极的面弯曲，使得在所述第二方向上的所述第一栅极电极的上部与所述第一半导体层间隔开。15.根据权利要求14的半导体器件，其中 所述第一栅极电极的下端的曲率大于所述第一栅极电极的上端的曲率。16.根据权利要求15所述的半导体器件，还包括: 第二半导体层，其被构造成连接到所述第一半导体层的上面并且在所述第二方向上延伸； 多条第二线，所述第二线被构造成沿着所述半导体衬底的所述表面在第三方向上延伸并且在所述第一晶体管上方与所述第二半导体层交叉；以及 多个存储器基元，所述存储器基元被构造成置于所述第二半导体层与所述多条第二线交叉的位置处。
【专利摘要】本发明涉及半导体器件。根据一个实施例，第一晶体管包括第一半导体区域、第二半导体区域、第三半导体区域、第一栅极绝缘膜和第一栅极电极。所述第一半导体区域设于第一半导体层中，所述第一半导体层从所述第一线在与所述半导体衬底的表面基本垂直的第二方向上延伸。所述第二半导体区域在所述第一半导体层中设于所述第一半导体区域上方。所述第三半导体区域在所述第一半导体层中设于所述第二半导体区域上方。所述第一栅极绝缘膜覆盖所述第一半导体层的第一侧面。所述第一栅极电极隔着所述第一栅极绝缘膜覆盖所述第一半导体层的所述第一侧面。所述第一晶体管在所述第二方向上具有相对于所述第二半导体区域的中心面的不对称结构。
【IPC分类】H01L29/786, H01L27/115
【公开号】CN104900651
【申请号】CN201410442858
【发明人】西村润, 安武信昭, 冈村隆之
【申请人】株式会社 东芝
【公开日】2015年9月9日
【申请日】2014年9月2日
【公告号】US20150255510
【专利说明】半导体器件
[0001]相关申请的交叉引用
[0002]本申请基于2014年3月6日提交的临时申请N0.61/949，060并且要求其优先权，该临时申请的全部内容通过引用的方式结合在本申请中。
技术领域
[0003]此处描述的实施例总体上涉及半导体器件。
【背景技术】
[0004]在半导体器件中，当在处于关断状态的晶体管中发生栅极感应漏极泄漏(GIDL)电流时，半导体器件的电流消耗有可能增加。因此，期望抑制晶体管中的GIDL电流。
【发明内容】
[0005]本发明的实施例实现了能够抑制GIDL电流的半导体器件。
[0006]总体上，根据一个实施例，提供了一种包括第一线和第一晶体管的半导体器件。所述第一线被构造成沿着半导体衬底的表面在第一方向上延伸。所述第一晶体管被构造成置于所述第一线上方。所述第一晶体管包括第一半导体区域、第二半导体区域、第三半导体区域、第一栅极绝缘膜和第一栅极电极。所述第一半导体区域设于第一半导体层中，所述第一半导体层从所述第一线在与所述半导体衬底的所述表面基本垂直的第二方向上延伸。所述第二半导体区域在所述第一半导体层中设于所述第一半导体区域上方。所述第三半导体区域在所述第一半导体层中设于所述第二半导体区域上方。所述第一栅极绝缘膜覆盖所述第一半导体层的第一侧面。所述第一栅极电极隔着所述第一栅极绝缘膜覆盖所述第一半导体层的所述第一侧面。所述第一晶体管在所述第二方向上具有相对于所述第二半导体区域的中心面的不对称结构。
【附图说明】
[0007]图1A-1F是示出了根据第一实施例的半导体器件的横截面结构和透视结构的图示；
[0008]图2A-9C是示出制造根据第一实施例的半导体器件的方法的图示；
[0009]图10A-10E是示出根据第一实施例的修改例的半导体器件的横截面结构的图示；
[0010]图11A-12C是示出制造根据第一实施例的修改例的半导体器件的方法的图示；
[0011]图13A-13E是示出根据第二实施例的半导体器件的横截面结构的图示；
[0012]图14A-14C是示出制造根据第二实施例的半导体器件的方法的图示；
[0013]图15A-15E是示出根据第二实施例的修改例的半导体器件的横截面结构的图示；
[0014]图16A-16D是示出根据第三实施例的半导体器件的横截面结构的图示；
[0015]图17A-17C是示出制造根据第三实施例的半导体器件的方法的图示；
[0016]图18A-18D是示出根据第三实施例的修改例的半导体器件的横截面结构的图示；
[0017]图19A-19C是示出制造根据第三实施例的修改例的半导体器件的方法的图示；
[0018]图20A-20D是示出了根据基本形式的半导体器件的横截面结构和俯视结构的图示；
[0019]图21是示出了根据比较例的半导体器件的电路结构的图示；
[0020]图22A是示出了在如下情况下的GIDL电流发生部分的图示:通过使位线的电压高于字线的电压将存储器基元从低阻状态复位到高阻状态；并且
[0021]图22B是示出了在如下情况下的GIDL电流发生部分的图示:通过使字线的电压高于位线的电压将存储器基元从低阻状态复位到高阻状态。
【具体实施方式】
[0022]下面将参考附图详细解释半导体器件的示例性实施例。本发明不限于如下实施例。
[0023](第一实施例)
[0024]在给出关于第一实施例的半导体器件100的描述之前，将使用图20A-20D描述根据比较例的半导体器件I的结构。图20A是示出了半导体器件I的横截面结构的图示。图20B是示出沿着图20A的线B20-B20’截取的横截面结构的图示。图20C是示出沿着图20A的线C20-C20’截取的横截面结构的图示。图20C是示出沿着图20A的线D20-D20’截取的俯视结构的图示。此外，为了方便起见，在图20A-20C中将不示出存储器基元层叠部分MSS中的层间绝缘膜。
[0025]半导体器件I例如是具有三维层叠结构的非易失性半导体存储器器件。半导体器件I包括半导体衬底SB、多条导线(多条第一导线)L1-1到L1-3、多条导线(多条第二导线)L2-1到L2-16、多个存储器基元MC-1到MC-72、以及多个薄膜晶体管TFT-1到TFT-18。半导体器件I例如是电阻变化型非易失性半导体存储器器件。存储器基元MC-1到MC-72中的每一个例如都包括电阻变化元件。
[0026]半导体衬底SB例如由诸如硅的半导体形成。在下文中，将在与半导体衬底SB的表面SBa基本平行的平面上彼此交叉的两个方向定义为X方向和Y方向，并且将与半导体衬底SB的表面SBa基本垂直的方向定义为Z方向。此外，将远离半导体衬底SB的表面SBa向上的方向定义为+Z方向，并且将从上方向着半导体衬底SB的表面SBa靠近的方向定义为-Z方向。
[0027]多条导线Ll-1到L1-3布置在半导体衬底Sb上，并且沿着半导体衬底SB的表面SBa延伸。导线Ll-1到L1-3中每一条都沿着X方向(第一方向)延伸，并且在Y方向上彼此相邻地排列(例如，基本上彼此平行)。在半导体器件I是非易失性半导体存储器器件的情况下，导线Ll-1到L1-3中的每一条都用作全局位线GBL(见图21)。
[0028]多个薄膜晶体管TFT-1到TFT-18中的每一个都布置在导线L1-1到L1-3中对应的一条上。薄膜晶体管TFT-1到TFT-18中的每一个都是垂直型薄膜晶体管TFT。
[0029]具体地，每个薄膜晶体管TFT都包括半导体区域10、半导体区域20、半导体区域30、栅极绝缘膜40和栅极电极50。
[0030]半导体区域10设于半导体柱SP的第一半导体层SLl中。半导体柱SP包括第一半导体层SLl和布置在第一半导体层SLl的上面上的第二半导体层SL2。半导体区域10可以恰好设于第一半导体层SLl中的导线LI上。半导体区域10包含第二导电类型(N型)的杂质。第二导电类型是与第一导电类型相反的导电类型。N型杂质例如是磷或砷。半导体区域10用作薄膜晶体管TFT的漏极或源极。
[0031]半导体区域20可以设于第一半导体层SLl中的半导体区域10上。半导体区域20不包含杂质，或者包含第一导电类型(例如，P型)杂质，所述第一导电类型杂质的浓度低于半导体区域10中第二导电类型杂质的浓度。半导体区域20用作薄膜晶体管TFT中的沟道。
[0032]半导体区域30设于第一半导体层SLl中的半导体区域20上。半导体区域30包含第二导电类型(例如，N型)的杂质。或者，在半导体区域20包含第二导电类型杂质的情况下，半导体区域30包含第一导电类型杂质，所述第一导电类型杂质的浓度高于半导体区域20中的第二导电类型杂质的浓度。应当注意，在前一种情况下，半导体区域30中第二导电类型杂质的浓度可以基本上等于半导体区域10中第二导电类型杂质的浓度。半导体区域30用作薄膜晶体管TFT的源极或漏极。
[0033]栅极绝缘膜40覆盖第一半导体层SLl的侧面。栅极绝缘膜40可以主要覆盖与半导体区域20对应的第一半导体层SLl的侧面中的区域。栅极绝缘膜40还可以覆盖与半导体区域10和30对应的第一半导体层SLl的侧面中的区域。
[0034]栅极电极50隔着栅极绝缘膜40覆盖第一半导体层SLl的侧面。栅极电极50可以隔着栅极绝缘膜40主要覆盖与半导体区域20对应的第一半导体层SLl的侧面中的区域。如图20C中所示，栅极电极50包含于在Y方向上延伸的部件PL中，部件PL与在Z方向上的第一半导体层SLl交叉。换而言之，在Y方向上相邻的薄膜晶体管TFT的栅极电极50通过部件PL共同彼此连接。
[0035]图20A的线D20-D20’也代表在Z方向上的半导体区域20的中心面CF。此处，中心面CF是在Z方向上从半导体区域30的上面到半导体区域30的下面的范围内的中心位置处的面。此外，中心面CF也可以称为在Z方向上从第二半导体层SL2的下面到导线LI的上面的范围内的中心位置处的面。如图20A中所示，每个薄膜晶体管TFT都具有关于中心面CF基本对称的结构。
[0036]注意，在半导体器件I是非易失性半导体存储器器件的情况下，各个半导体柱SP-1到SP-9的第二半导体层SL2-1到SL2-9都用作局部位线LBL(见图21)。与电阻变化膜Re对应的第二半导体层SL2-1到SL2-9中的每一个中的半导体区域60可以包含第一导电类型(例如P型)杂质。P型杂质例如是硼或铝。或者，第二半导体层SL2可以由诸如钨的金属形成。
[0037]此处，电阻变化膜Re可以由HfO制成。或者，可以将多晶或非晶S1、S1、S1N、SiN、Ge、SiGe、GaAs、InP、GaP、GaInAsP、GaN、SiC、Hf S1、AlO 等用于电阻变化膜 Re。或者，由上述材料制成的层叠膜可以用作电阻变化部件。或者，电极可以形成为电阻变化膜Re插入其间。作为电极，例如，可以布置由 Ag、Au、T1、N1、Co、Al、Fe、Cr、Cu、W、Hf、Ta、Pt、Ru、Zr、Ir、其氮化物或碳化物等制成的电极。或者，可以使用通过将上述材料添加到多晶硅中而获得的材料作为电极。或者，可以将TaSiN停止层插在与电阻变化材料的电极相对的一侧上。
[0038]多条导线L2-1到L2-16置于半导体衬底SB上方，并且沿着半导体衬底SB的表面SBa延伸从而当从Z方向上看时与导线Ll-1到L1-3交叉。各条导线L2-1到L2-16在Y方向(第二方向)上延伸，并且在X方向上彼此相邻地排列(例如，基本上彼此平行)。在半导体器件I是非易失性半导体存储器器件的情况下，导线L2-1到L2-16中的每一条都用作字线WL(见图21)。
[0039]多条导线L2-1到L2-4布置成在Z方向上彼此分开。此外，多条导线L2_l到L2_4布置在薄膜晶体管TFT-1到TFT-3上方。多条导线L2-1到L2-4隔着薄膜晶体管TFT-1到TFT-3上的电阻变化膜Re分别与半导体柱SP-1到SP-3交叉。半导体柱SP-1到SP-3从对应的导线Ll-1到L1-3在+Z方向上延伸。
[0040]多条导线L2-5到L2-8布置在薄膜晶体管TFT-4到TFT-6之上从而在Z方向上彼此分开。多条导线L2-5到L2-8隔着薄膜晶体管TFT-4到TFT-6之上的电阻变化膜Re分别与半导体柱SP-1到SP-3交叉。
[0041]换而言之，多条导线L2-1到L2-4与多条导线L2_5到L2_8在相对侧(两侧都在X方向上)隔着电阻变化膜Re与半导体柱SP-1到SP-3交叉。
[0042]类似地，多条导线L2-5到L2-8和多条导线L2_9到L2-12在相对侧(两侧都在X方向上)隔着电阻变化膜Re与半导体柱SP-4到SP-6交叉。半导体柱SP-4到SP-6分别从对应的导线Ll-1到L1-3在+Z方向上延伸。半导体柱SP-1到SP-3以及半导体柱SP-4到SP-6布置在相对侧，导线L2-5到L2-8置于其间。
[0043]多条导线L2-9到L2-12和多条导线L2-13到L2-16在相对侧(两侧都在X方向上)隔着电阻变化膜Re与半导 体柱SP-7到SP-9交叉。半导体柱SP-7到SP-9分别从对应的导线Ll-1到L1-3在+Z方向上延伸。半导体柱SP-4到SP-6以及半导体柱SP-7到SP-9布置在相对侧，导线L2-9到L2-12置于其间。
[0044]多个存储器基元MC布置在半导体柱SP-1到SP-9与导线L2-1到L2-16交叉处的电阻变化膜Re-1到Re-18中的位置处。电阻变化膜Re-1到Re_18覆盖在薄膜晶体管TFT-1到TFT-18的栅极绝缘膜40上的半导体柱SP-1到SP-9的侧面。
[0045]例如，电阻变化膜Re-1沿着半导体柱Sp-1的-X侧上的侧面SPa在薄膜晶体管TFT-1上在+Z方向上延伸，并且多个存储器基元MC-1到MC-4布置在与多条导线L2-1到L2-4交叉的电阻变化膜Re-1中的位置处。电阻变化膜Re_4沿着半导体柱Sp-1的+X侧上的侧面SPb在薄膜晶体管TFT-4上在+Z方向上延伸，并且多个存储器基元MC-13到MC-16布置在与多条导线L2-5到L2-8交叉的电阻变化膜Re-4中的位置处。换而言之，多个存储器基元MC-1到MC-4及MC-13到MC-16与半导体柱Sp-1 (局部位线LBL-1)相对应地布置，并且对应于薄膜晶体管TFT-1和TFT-4。
[0046]接下来，使用图21和22A描述根据比较例的半导体器件I的操作。图21是示出与在图20A中所示的横截面结构对应的等效电路的图示。图22A是示出了在如下情况下的GIDL电流发生部分的图示:通过使位线的电压高于字线的电压将存储器基元从低阻状态复位到高阻状态。
[0047]在半导体器件I中，两个薄膜晶体管在X方向上布置在半导体柱SP-1到SP-9中每一个的侧面上。当导通时，布置在半导体柱Sp的两个侧面的两个薄膜晶体管选择该半导体柱SP (局部位线LBL)，并且使得连接到该半导体柱SP的所述多个存储器基元中的任何一个进入可选状态。例如，当导通时，薄膜晶体管TFT-1和TFT-4选择半导体柱SP-1使得与半导体柱SP-1对应的多个存储器基元MC-1到MC-4及MC-13到MC-16中的任何一个进入可选状态。换而言之，如图21中所示，控制电路(未示出)将薄膜晶体管TFT-1和TFT-4导通，从而选择局部位线LBL-1并且使得连接到局部位线LBL-1的多个存储器基元MC-1到MC-4及MC-13到MC-16中的任何一个进入可选状态。
[0048]例如，在存储器基元MC-14被选择用于复位并且其它存储器基元MC-1到MC-13和MC-15到MC-72未被选择的情况下，控制电路使得字线WL-6 (导线L2-6)的电势变成选择电势GND (例如0V)，全局位线GBL-1的电势变为选择电势Vds (例如，2V或2.7V)。同时，控制电路向薄膜晶体管TFT-1和TFT-4的栅极电极提供选择电势Vgs，以便选择本地位线LBL-1 (半导体柱SP-1)。因此，薄膜晶体管TFT-1和TFT-4导通。
[0049]另一方面，控制电路使得连接到局部位线LBL-1的其它字线WL-1到WL_5、WL_7和WL-8的电势为非选择电势Vds，并且使得连接到全局位线GBL-1的其它局部位线进入未选择状态。例如，控制电路向薄膜晶体管TFT-10的栅极电极提供非选择电势Vus (例如，0V)以便使得局部位线LBL-4(半导体柱SP-4)进入未选择状态。因此，薄膜晶体管TFT-10关断。
[0050]应当注意，由于控制电路向薄膜晶体管TFT-7的栅极电极提供选择电势Vgs，薄膜晶体管TFT-7导通。然而，由于薄膜晶体管TFT-10关断，局部位线LBL-4变成半选择状态。结果，字线WL-6与局部位线LBL-4之间的电势差并不增加到存储器基元MC-26的电阻状态改变时那样大。因此，局部位线LBL-4可以被认为是处于基本上未选择状态。
[0051]此时，未选择的薄膜晶体管TFT-10被控制成进入关断状态，如图22A中所示，但是漏极侧的全局位线GBL-1的电势Vds (例如，2V或2.7V)变高，与源极侧的字线WL-6 (第二导线L2-6)的电势GND(例如，0V)相比。因此，容易向处于关断状态的未选择的薄膜晶体管TFT-10施加源极和漏极之间的电场。此外，在未选择的薄膜晶体管TFT-10中，漏极侧的全局位线的电势Vds (例如，2V或2.7V)变高，与栅极电极的电势(例如，OV或负电压)相比。因此，容易向处于关断状态的未选择的薄膜晶体管TFT-10施加栅极和漏极之间的电场。因此，在未选择的薄膜晶体管TFT-10中，容易在沟道下部中产生GIDL (栅极感应漏极泄漏)电流，如图22A中的虚线所示。当在未选择的薄膜晶体管TFT中产生GIDL电流时，存在增加半导体器件I的电流消耗的可能性。此外，当在未选择的薄膜晶体管TFT中产生GIDL电流时，存在这样的可能性:流入被控制电路(未示出)选择的存储器基元MC-14的复位电流Irst+不足以达到将存储器基元从低电阻状态复位到高电阻状态所需的水平。
[0052]因此，在第一实施例中，半导体器件100被配置成包括薄膜晶体管TFT100，薄膜晶体管TFT100相对于中心面CF具有非对称结构，从而有可能在薄膜晶体管TFT100处于关断状态时抑制GIDL电流在沟道下部中产生。
[0053]具体地，半导体器件100包括如图1A-1C和图1F中所示的多个薄膜晶体管TFT100-1到TFT100-18。图1F是示出半导体器件100的透视图。图1A是示出了半导体器件100的横截面结构的图示。图1B是示出沿着图1A中的结构的线B1-B1’截取的横截面的图示。图1C是示出沿着图1A中的结构的线C1-C1’截取的横截面的图示。此外，为了方便起见，在图1A-1C和图1F中未示出存储器基元层叠部分MSS的层间绝缘膜。此外，沿着图1A的线CF截取的横截面视图基本上与图20D的横截面视图相同。
[0054]每个薄膜晶体管TFT100在Z方向上都具有相对于半导体区域20的中心面CF不对称的结构。在每个存储器基元MC被配置成通过使得导线LI (位线)的电压高于导线L2(字线)的电压而从低电阻状态复位到高电阻状态的情况下，期望减弱施加于处于关断状态下的每个薄膜晶体管TFTlOO的半导体区域10侧的电场(见图22A)。因此，每个薄膜晶体管TFT100都具有相对于中心面CF的不对称结构，以便减弱在关断状态下施加于半导体区域10侧的电场。
[0055]换而言之，每个薄膜晶体管TFT100被配置成在Z方向上在栅极电极150与半导体区域10之间具有交叠长度，使得该交叠长度不同于在Z方向上栅极电极150与半导体区域30之间的交叠长度，从而减弱在关断状态下施加于半导体区域10 (此处施加了高电压)侧的电场。此处，交叠长度是栅极电极150与半导体区域10或30在Z方向上彼此交叠的长度。此外，在栅极电极150与半导体区域10或30在Z方向上不彼此交叠的情况下，交叠长度将由栅极电极150的端部与半导体区域10或30的端部之间的长度的负值表示。
[0056]例如，如图1D中所示，薄膜晶体管TFT100-1被配置成使得在Z方向上栅极电极150与半导体区域10之间的交叠长度0L1-1小于在Z方向上栅极电极150与半导体区域30之间的交叠长度0L2-1。否则，栅极电极150与半导体区域10在Z方向上分开，并且栅极电极150与半导体区域10不交叠。图1D是示出在放大的比例尺上的图1A的结构中的薄膜晶体管附近的横截面视图。例如，在图1D中所示的情况下，栅极电极150与半导体区域10分开。此处，交叠长度0L1-1小于零(OLl-KO)。另一方面，由于栅极电极150的边界与半导体区域30的边界基本处于相同位置，因此交叠长度0L2-1变得基本为零(0L2-1 ^ O)。因此，建立了 0L1-1〈0L2-1的关系。或者，栅极电极150与半导体区域30可以在Z方向上交叠，如图1E中所示。此外，栅极电极150与半导体区域30可以在Z方向上略微分开，如图1D中所示。
[0057]类似地，如图1D中所示，薄膜晶体管TFT100-4被配置成使得在Z方向上栅极电极150与半导体区域10之间的交叠长度0L1-4小于在Z方向上栅极电极150与半导体区域30之间的交叠长度0L2-4。例如，在图1D所示的情况下，建立0Ll-4〈0L2-4的关系。
[0058]应当注意，图1D中所示的薄膜晶体管TFT100-1的这种非对称结构也类似于图1C中所示的在Y方向上布置的薄膜晶体管TFT100-5和TFT100-6的结构。因此，可以在每个薄膜晶体管TFT100中减弱在关断状态下施加于半导体区域10侧的电场。结果，在当预定存储器基元被选择并且从低电阻状态复位到高电阻状态时薄膜晶体管TFT100未被选择的情况下，能够抑制薄膜晶体管TFT100中的GIDL电流。
[0059]此外，在每个薄膜晶体管TFT100中，在通过使导线L2(字线)的电压高于导线LI (位线)的电压而将每个存储器基元MC从高电阻状态设定到低电阻状态的情况下，在Z方向上用作漏极的半导体区域30与栅极电极150之间的交叠区域的长度基本为零或者等于或大于零。通过该配置，有可能容易确保与待设定的存储器基元MC对应的薄膜晶体管TFT100的导通状态中的漏极电流。因此，有可能容易确保流入存储器基元MC的所需的设定电流Iset-像在存储器基元可以从高电阻状态被设定到低电阻状态时那样的高水平。
[0060]也应当注意，由于作为需要流入存储器基元MC的电流的设定电流Iset的绝对值趋于小，与复位Irst+的绝对值相比，所以设定操作时未被选择的薄膜晶体管的GIDL电流与复位操作时未被选择的薄膜晶体管的GIDL电流相比难以造成的问题。
[0061]接下来，将使用图2A-9C描述制造半导体器件100的方法。图2A-9C是示出了制造半导体器件100的方法中的过程的横截面视图。
[0062]在图2A-2C中示出的过程中，层间绝缘膜70、导电膜L12、半导体膜12、半导体膜22以及半导体膜32依次层叠在半导体衬底SB上。图2A是示出了所述过程的横截面视图。图2B是示出沿着图2A中的结构的线B2-B2’截取的横截面的图示。图2C是示出沿着图2A中的结构的线C2-C2’截取的横截面的图示。
[0063]层间绝缘膜70例如由具有氧化硅作为其主要成分的材料形成。导电膜L12例如由具有金属(例如，铝)作为其主要成分的材料形成。半导体膜12由具有半导体(例如，硅)作为其主要成分的材料形成，包含第二导电类型(例如N型)杂质。N型杂质例如是磷或砷。半导体膜22由具有半导体(例如硅)作为其主要成分的材料形成，其不包含杂质或者包含第一导电类型(例如，P型)杂质，所述第一导电类型杂质的浓度低于半导体膜12中第二导电类型杂质的浓度。P型杂质例如是硼或铝。半导体膜32由具有半导体(例如硅)作为其主要成分的材料形成，其包含第二导电类型杂质，所述第二导电类型杂质的浓度高于半导体膜22中第一导电类型杂质的浓度。此外，半导体膜12和半导体膜32可以形成为使得半导体膜32中第二导电类型杂质的浓度基本上等于半导体膜12中第二导电类型杂质的浓度。层间绝缘膜70、导电膜L12、半导体膜12、半导体膜22、以及半导体膜32分别可以通过CVD方法或溅射方法沉积。因此，其中导电膜L12、半导体膜12、半导体膜22以及半导体膜32层叠的层叠结构SST形成在半导体衬底SB上。
[ 0064]接下来，通过光刻将硬掩模HMl形成在层叠结构SST上。硬掩模HMl包括多条线图案LPl，每条线图案都在X方向上延伸。硬掩模HMl例如由具有氮化硅作为其主要成分的材料形成。通过使用硬掩模HMl作为掩模的RIE方法进行各向异性蚀刻，直到层间绝缘膜70的表面暴露。因此，硬掩模HMl的多条线图案LPl被转移到层叠结构SST上。层叠结构SST被多条沟槽TRl分割，每条沟槽TRl都在X方向上延伸，并且由此形成了多条导线LI和多个鳍层FIN。该多条导线LI中的每一条都在X方向上延伸。所述多个鳍层FIN中的每一个都形成在对应的导线LI上、在Z方向上凸出、并且在X方向上延伸。在每个鳍层FIN中，半导体层U、半导体层21、以及半导体层31层叠在导线LI上。
[0065]在图3A-3C中示出的过程中，所述多条沟槽TRl (见图2B)被层间绝缘膜71填充。图3A是示出了所述过程的横截面视图。图3B是示出沿着图3A中的结构的线B3-B3’截取的横截面的图示。图3C是示出沿着图3A中的结构的线C3-C3’截取的横截面的图示。
[0066]例如，通过CVD方法将层间绝缘膜71沉积在整个表面上。然后，通过CMP方法使用硬掩模HMl作为停止层来平面化层间绝缘膜71的上面。
[0067]在图4A-4C中示出的过程中，硬掩模HM2形成在所述多个鳍层FIN上。图4A是示出了所述过程的横截面视图。图4B是示出沿着图4A中的结构的线B4-B4’截取的横截面的图示。图4C是示出沿着图4A中的结构的线C4-C4’截取的横截面的图示。
[0068]硬掩模HM2包括多条线图案LP2，每条线图案LP2都在Y方向上延伸。硬掩模HM2例如由具有氮化硅作为其主要成分的材料形成。当从Z方向透视观看时，所述多条线图案LP2与所述多条线图案LI交叉(例如，以直角)。
[0069]在图5A-5C中示出的过程中，通过使用硬掩模HM2作为掩模的RIE方法进行各向异性蚀刻，直到导线LI的表面暴露。图5A是示出了所述过程的横截面视图。图5B是示出沿着图5A中的结构的线B5-B5’截取的横截面的图示。图5C是示出沿着图5A中的结构的线C5-C5’截取的横截面的图示。
[0070]通过所述各向异性蚀刻，硬掩模HM2的多条线图案LP2被顺序转移到硬掩模HMl以及该多个鳍层FIN上。换而言之，所述硬掩模HMl被多条沟槽TR2分割，每一条沟槽TR2都在Y方向上延伸，由此形成多个岛图案IPl。于是，该多个鳍层FIN被多条沟槽TR2分割，每一条沟槽TR2都在Y方向上延伸，由此形成多个半导体柱SPl。所述多条导线LI中的每一条都在X方向上延伸。所述多个半导体柱SPl中的每一个都形成在导线LI上并且在Z方向上延伸。在每个半导体柱SPl中，半导体区域10、半导体区域20和半导体区域30依次层叠在导线LI上。
[0071]在图6A-6C中示出的过程中，通过热氧化方法氧化所述多个半导体柱SPl中每一个的暴露侧面从而形成栅极氧化物膜40。图6A是示出了所述过程的横截面视图。图6B是示出沿着图6A中的结构的线B6-B6’截取的横截面的图示。图6C是示出沿着图6A中的结构的线C6-C6’截取的横截面的图示。
[0072]然后，所述多条沟槽TR2 (见图5A)被层间绝缘膜72填充。例如，通过CVD方法将层间绝缘膜72沉积在整个表面上。然后，使用硬掩模HM2作为停止层来平面化层间绝缘膜72的上面。
[0073]在图7A-7C中示出的过程中，使用硬掩模HM2(见图6A)作为掩模通过RIE方法部分去除填充所述多条沟槽TR2(见图5A)的层间绝缘膜72。图7A是示出了所述过程的横截面视图。图7B是示出沿着图7A中的结构的线B7-B7’截取的横截面的图示。图7C是示出沿着图7A中的结构的线C7-C7’截取的横截面的图示。
[0074]此时，在使得层间绝缘膜72a留在多条沟槽TR2a中、而栅极绝缘膜40留在所述多个半导体柱Spl的侧面的蚀刻条件下，部分去除层间绝缘膜72(见图6A)。例如，调整蚀刻时间段，使得自半导体衬底SB的表面SBa，留在沟槽TR2a中的层间绝缘膜72a的上面72al变得高于半导体柱SPl中半导体区域10与半导体区域20之间的边界面。因此，自半导体衬底SB的表面SBa，每个沟槽TR2a的底部变得高于半导体柱SPl中半导体区域10和半导体区域20之间的边界面。
[0075]应当注意，当蚀刻层间绝缘膜72时，可以通过蚀刻去除硬掩模HMl和HM2(见图6A)。在硬掩模HMl和HM2留下的情况下，通过CMP或者湿法蚀刻方法去除留下的硬掩模HMl 和 HM2。
[0076]在图8A-8C中示出的过程中，通过溅射方法用导电材料51填充所述多个沟槽TR2a。图8A是示出了所述过程的横截面视图。图8B是示出沿着图8A中的结构的线B8-B8’截取的横截面的图示。图8C是示出沿着图8A中的结构的线C8-C8’截取的横截面的图示。
[0077]例如，通过溅射方法将导电材料51沉积在整个表面上。导电材料51可以由具有金属(例如，钨)最为其主要成分的材料形成，或者可以由具有半导体(例如硅)作为其主要成分的材料形成，所述半导体包含第一或第二导电类型杂质。
[0078]在图9A-9C中示出的过程中，通过RIE方法蚀刻导电材料51，使得部件PL100留在每个沟槽TR2a中。图9A是示出了所述过程的横截面视图。图9B是示出沿着图9A中的结构的线B9-B9’截取的横截面的图示。图9C是示出沿着图9A中的结构的线C9-C9’截取的横截面的图示。
[0079]换而言之，各个薄膜晶体管的栅极电极150形成在部件PL100与半导体柱SP交叉的位置。
[0080]此时，蚀刻导电材料51使得在高度方向(Z方向)上栅极电极150与半导体区域10之间的交叠长度OLl变得小于在Z方向上栅极电极150与半导体区域30之间的交叠长度0L2。例如，在0L2 ^ O的情况下，调整蚀刻时间段，使得自半导体衬底SB的表面SBa，留在沟槽TR2a中的部件PL100的上面PLlOOa的高度变得基本上与半导体柱SPl中半导体区域20与半导体区域30之间的边界面齐平。因此，在每个薄膜晶体管TFT100 (见图1A)中，栅极电极150形成为使得在Z方向上栅极电极150与半导体区域10之间的交叠长度OLl变得小于在Z方向上栅极电极150与半导体区域30之间的交叠长度0L2。
[0081]如上所述，在第一实施例中，半导体器件100被配置成使得每个薄膜晶体管TFT100在Z方向上具有相对于半导体区域20的中心面CF的不对称结构。具体地，在每个薄膜晶体管TFT100中，使得在Z方向上栅极电极150与半导体区域10之间的交叠长度OLl不同于在Z方向上栅极电极150与半导体区域30之间的交叠长度0L2。
[0082]然后，形成了存储器基元层叠部分MSS。例如，在整个表面上沉积绝缘膜，并且通过CMP方法等平面化所述绝缘膜的上表面。之后，交替沉积导电层L2和绝缘膜以形成存储器基元层叠。然后，形成穿过存储器基元叠层的孔，并且在所述孔的侧面上形成电阻变化膜Re。此外，用具有导电性的半导体填充所述孔以形成半导体柱SP。由此，可以制造根据第一实施例的半导体存储器器件。
[0083]应当注意，关于如下情况描述了第一实施例:多个薄膜晶体管TFT100被配置成具有共享栅极结构，在所述共享栅极结构中为在X方向上相邻的两个薄膜晶体管TFT100提供栅极电极。然而，代替共享栅极结构，可以采用双栅结构(劈裂栅极结构)或者包围栅极结构。在双栅结构(劈裂栅极结构)中，例如，图1A中薄膜晶体管TFT100-4的栅极电极150和薄膜晶体管TFT100-7的栅极电极150被劈裂成彼此电分离，而层间绝缘膜夹置在其间。在包围栅极结构中，例如，图1A中示例的薄膜晶体管TFT100-1的栅极电极150和薄膜晶体管TFT100-4的栅极电极150被构造成共享半导体柱SP，从而在X和Y方向上包围半导体柱。
[0084](第一修改例)
[0085]图1OA到1C示出了第一实施例的修改例。图1OA是示出了半导体器件10i的横截面结构的图示。图1OB是示出沿着图1OA中的结构的线B10-B10’截取的横截面的图示。图1OC是示出沿着图1OA中的结构的线C10-C10’截取的横截面的图示。此外，沿着图1OA的线CF截取的横截面视图基本上与图20D的横截面视图相同。
[0086]第一实施例的第一修改例涉及如下情况:通过使导线L2(字线)的电压高于导线LI (位线)的电压将每个存储器基元MC从低阻状态复位到高阻状态。此外，考虑这样的结构的情况:通过使导线L2(字线)的电压高于导线LI (位线)的电压将每个存储器基元MC从低阻状态复位到高阻状态。在这种情况下，当存储器基元MC-14被选择用于复位并且其它存储器基元MC-1到MC-13及MC-15到MC-72未被选择时，容易在未选择的薄膜晶体管TFT-10的沟道的上部产生GIDL电流，如图22B中的虚线所示。
[0087]如图10A-10C所示，每个薄膜晶体管TFTlOOi都具有相对于中心面CF的不对称结构，以便减弱在关断状态下施加于半导体区域30侧上的电场。
[0088]半导体器件10i包括多个薄膜晶体管TFTlOO1-1到TFT100i_18。在每一个薄膜晶体管TFTlOOi中，使得在Z方向上在栅极电极150i与半导体区域10之间的交叠长度不同于在Z方向上栅极电极150i与半导体区域30之间的交叠长度，从而减弱在关断状态下施加于半导体区域30侧的电场。
[0089]例如，如图1OD中所示，薄膜晶体管TFTlOO1-1被配置成使得在Z方向上栅极电极150?与半导体区域30之间的交叠长度0L21-l小于在Z方向上栅极电极150i与半导体区域10之间的交叠长度OLl1-Ι。此外，在Z方向上栅极电极150与半导体区域30彼此分开，并且栅极电极150与半导体区域10彼此不交叠。图1OD是示出在放大的比例尺上的图1OA的结构中的薄膜晶体管附近的横截面视图。例如，在图1OD中所示的情况下，由于栅极电极150?与半导体区域20彼此分开，交叠长度0L21-l变得小于零(0L21-l〈0)。另一方面，由于栅极电极150i的边界与半导体区域30的边界基本处于相同位置，因此交叠长度OLl1-1变得基本为零(OLl1-1 O)。因此，建立了 0L21-l〈0Ll1-l的关系。此外，栅极电极150?与半导体区域10可以在Z方向上交叠，如图1OE中所示。此外，栅极电极150i与半导体区域10可以在Z方向上略微分开，如图1OD中所示。
[0090]类似地，如图1OD中所示，薄膜晶体管TFT1001-4被配置成使得在Z方向上栅极电极150i与半导体区域30之间的交叠长度0L21-4小于在Z方向上栅极电极150i与半导体区域10之间的交叠长度OLl1-4。例如，在图1OD所示的情况下，建立0L21-4〈0Ll1-4的关系O
[0091]应当注意，图1OD中所示的薄膜晶体管TFTlOO1-1的这种非对称结构也基本上与图1C中所示的在Y方向上布置的薄膜晶体管TFT1001-5和TFT1001-6的结构相同。
[0092]因此，可以在每个薄膜晶体管TFTlOOi中减弱在关断状态下施加于半导体区域30侧的电场。结果，在当预定存储器基元被选择并且从低电阻状态复位到高电阻状 态时薄膜晶体管TFTlOOi未被选择的情况下，能够抑制薄膜晶体管TFTlOOi中的GIDL电流。因此，由于可以抑制处于关断状态下的每个薄膜晶体管TFTlOOi的GIDL电流，有可能抑制半导体器件10i中的电流消耗。此外，有可能容易确保流入所选择的存储器基元MC-14所需的复位电流Irst-像在存储器基元可以从低电阻状态被复位到高电阻状态时那样的高水平。
[0093]此外，在每个薄膜晶体管TFTlOOi中，在通过使导线LI (位线)的电压高于导线L2 (字线)的电压而将每个存储器基元MC从高电阻状态设定到低电阻状态时，在Z方向上用作漏极的半导体区域10与栅极电极150i之间的交叠区域的长度基本为零或者等于或大于零。通过该配置，有可能容易确保与待设定的存储器基元MC对应的薄膜晶体管TFTlOOi的导通状态中的漏极电流。因此，有可能容易确保流入存储器基元MC所需的设定电流Iset+像在存储器基元可以从高电阻状态被设定到低电阻状态时那样的高水平。
[0094]此外，可以通过将第一实施例的制造方法改变成如图11A-12C中所示的方法来制造半导体器件100i。图11A-12C是示出了制造半导体器件10i的方法中的过程的横截面视图。
[0095]图11A-12C中示出的过程在图6A-6C中示出的过程之后进行。图1lA是示出了所述过程的横截面视图。图1lB是示出沿着图1lA中的结构的线Β11-Β1Γ截取的横截面的图示。图1lC是示出沿着图2A中的结构的线Cll-Cir截取的横截面的图示。
[0096]在图11A-11C中示出的过程中，使用硬掩模HM2(见图6A)作为掩模通过RIE方法部分去除填充所述多条沟槽TR2(见图5A)的层间绝缘膜72。此时，层间绝缘膜72 (见图6A)被部分去除，使得层间绝缘膜72a留在多条沟槽TR2a中，而栅极绝缘膜40留在所述多个半导体柱SPl的侧面。例如，调整蚀刻时间段，使得自半导体衬底SB的表面SBa，留在沟槽TR2a中的层间绝缘膜72ai的上面72ali的高度变得与半导体柱SPl中半导体区域10与半导体区域20之间的边界面几乎齐平。因此，自半导体衬底SB的表面SBa，每个沟槽TR2a的底部变得几乎与半导体柱SPl中半导体区域10和半导体区域20之间的边界面在高度上齐平。
[0097]通过溅射方法用导电材料51i填充所述多个沟槽TR2a。例如，通过溅射方法将导电材料51i沉积在整个表面上。导电材料51i可以由具有金属(例如，钨)最为其主要成分的材料形成，或者可以由具有半导体(例如硅)作为其主要成分的材料形成，所述半导体包含第一或第二导电类型杂质。
[0098]在图12A-12C中示出的过程中，通过RIE方法蚀刻导电材料51i，使得部件PLlOOi留在每个沟槽TR2a中。图12A是示出了所述过程的横截面视图。图12B是示出沿着图12A中的结构的线B12-B12’截取的横截面的图示。图12C是示出沿着图12A中的结构的线C12-C12’截取的横截面的图示。
[0099]换而言之，栅极电极150i分别形成在部件PLlOOi与半导体柱SP交叉的位置。
[0100]此时，在使得在Z方向上栅极电极150i与半导体区域30之间的交叠长度0L2i变得小于在Z方向上栅极电极150i与半导体区域10之间的交叠长度OLli的蚀刻条件下，蚀刻导电材料51。例如，在0L2i〈0的情况下，调整蚀刻时间段，使得自半导体衬底SB的表面SBa，留在沟槽TR2a中的部件PLlOOi的上面PLlOOai变得低于半导体柱SPl中半导体区域20与半导体区域30之间的边界面。因此，在由此形成的每个薄膜晶体管TFTlOOi (见图10A)中，栅极电极150i形成为使得在Z方向上栅极电极150i与半导体区域30之间的交叠长度0L2i变得小于在Z方向上栅极电极150i与半导体区域10之间的交叠长度OLli。后续的过程与第一实施例中的那些相同。
[0101](第二实施例)
[0102]接下来，将描述根据第二实施例的半导体器件200。在下文中，将主要描述与第一实施例不同的部分。
[0103]在第二实施例中，通过使沟道上侧和下侧的半导体区域中的杂质浓度不同，相对于所述中心面不对称地构造每个薄膜晶体管。
[0104]具体地，半导体器件200包括如图13A-13C中所示的多个薄膜晶体管TFT200-1。图13A是示出了半导体器件200的横截面结构的图示。图13B是示出沿着图13A中的结构的线B13-B13’截取的横截面的图示。图13C是示出沿着图13A中的结构的线C13-C13’截取的横截面的图示。
[0105]在每个存储器基元MC被配置成通过使得导线LI (位线)的电压高于导线L2(字线)的电压而从低电阻状态复位到高电阻状态的情况下，需要减弱施加于处于关断状态下的每个薄膜晶体管TFT200的半导体区域10侧的电场(见图22A)。因此，每个薄膜晶体管TFT200都具有其中半导体区域210和230相对于中心面CF不对称地形成的结构，以便减弱在关断状态下施加于半导体区域210侧的电场。
[0106]换而言之，每个薄膜晶体管TFT200都包括半导体区域210和230。如图13D中所示，每个薄膜晶体管TFT200中半导体区域210的杂质浓度都低于半导体区域230的杂质浓度。图13D是示出在放大的比例尺上的图13A的结构中的薄膜晶体管附近的横截面视图。在图13D中，通过半导体区域210与半导体区域230之间的阴影图案的差异示出杂质浓度的差异。
[0107]例如，薄膜晶体管TFT200-1可以被构造成使得半导体区域230以102°cm_3的浓度水平包含第二导电类型杂质，并且半导体区域210以118到119CnT3范围内的浓度水平包含第二导电类型杂质。类似地，薄膜晶体管TFT200-4可以被构造成使得半导体区域230以120Cm-3的浓度水平包含第二导电类型杂质，并且半导体区域210以118到119CnT3范围内的浓度水平包含第二导电类型杂质。
[0108]此外，可以通过将第一实施例的制造方法改变成如图14A-14C中所示的方法来制造半导体器件200。
[0109]应当注意，栅极电极50与半导体区域210之间的交叠量可以与栅极电极50与半导体区域230之间的交叠量基本相同。此外，如图13E中所示，栅极电极150的边界与半导体区域230的边界在Z方向上基本相同，而栅极电极150与半导体区域210可以不彼此交叠。
[0110]在图14A-14C中示出的过程中，层间绝缘膜70、导电膜L12、半导体膜212、半导体膜22以及半导体膜232依次层叠在半导体衬底SB上。图14A是示出了所述过程的横截面视图。图14B是示出沿着图14A中的结构的线B14-B14’截取的横截面的图示。图14C是示出沿着图14A中的结构的线C14-C14’截取的横截面的图示。
[0111]层间绝缘膜70例如由具有氧化硅作为其主要成分的材料形成。导电膜L12例如由具有金属(例如，铝)作为其主要成分的材料形成。半导体膜212由具有包含第二导电类型(例如N型)杂质的半导体(例如，硅)的材料形成。N型杂质例如是磷或砷。半导体膜22由具有半导体(例如硅)作为其主要成分的材料形成，其不包含杂质或者包含第一导电类型(例如，P型)杂质，所述第一导电类型杂质的浓度低于半导体膜212中第二导电类型杂质的浓度。P型杂质例如是硼或铝。半导体膜232由具有半导体(例如硅)作为其主要成分的材料形成，其包含第二导电类型杂质，所述第二导电类型杂质的浓度高于半导体膜22中第一导电类型杂质的浓度。
[0112]此时，半导体膜212和半导体膜232均被形成为使得半导体膜212的杂质浓度变得低于半导体膜232的杂质浓度。例如，半导体膜212可以形成为以118到119CnT3的范围内的浓度水平包含第二导电类型杂质，并且半导体区域232可以形成为以102°cm_3的浓度水平包含第二导电类型杂质。
[0113]应当注意，在通过离子注入方法将杂质引入相应的半导体膜212和232中的情况下，可以通过将进入半导体膜212中的杂质离子的注入量调整为小于进入半导体膜232中的杂质离子的注入量，实现上述结构。或者，在通过气相扩散方法将杂质引入相应的半导体膜212和232中的情况下，可以通过将进入半导体膜212中的杂质气体的浓度调整为小于进入半导体膜232中的杂质气体的浓度，来实现上述结构。
[0114]接下来，通过光刻将硬掩模HMl形成在层叠结构SST上。使用硬掩模HMl作为掩模使用RIE方法进行各向异性蚀刻，直到层间绝缘膜70的表面暴露。因此，硬掩模HMl的多个线图案LPl被转移到层叠结构SST上，并且所述层叠结构SST被在X方向上延伸的多条沟槽TRl分割，从而形成多条导线LI和多个鳍层FIN。所述多条导线LI中的每一条都在X方向上延伸。所述多个鳍层FIN中的每一个都形成在对应的导线LI上、在Z方向上凸出、并且在X方向上延伸。在每个鳍层FIN中，半导体层211、半导体层21、以及半导体层231层叠在导线LI上。
[0115]然后，进行形成存储器基元层叠部分MSS的过程。
[0116]如上所述，在第二实施例中，半导体器件200被配置成使得每个薄膜晶体管TFT200在Z方向上具有相对于半导体区域20的中心面CF的不对称结构。例如，在每个存储器基元MC被配置成通过使得导线LI (位线)的电压高于导线L2(字线)的电压而从低电阻状态复位到高电阻状态的情况下，半导体区域210的杂质浓度低于半导体区域230的杂质浓度。因此，可以在每个薄膜晶体管TFT200中减弱在关断状态下施加于半导体区域210侧的电场。结果，在当预定存储器基元被选择并且从低电阻状态复位到高电阻状态时薄膜晶体管TFT200未被选择的情况下，能够抑制薄膜晶体管TFT200中的GIDL电流。
[0117]因此，由于可以抑制处于关断状态下的每个薄膜晶体管TFT200的GIDL电流，有可能抑制半导体器件200中的电流消耗。此外，有可能容易确保流入所选择的存储器基元MC-14所需的复位电流Irst+像在存储器基元可以从低电阻状态被复位到高电阻状态时那样的高水平。
[0118]此外，在第二实施例中，每个薄膜晶体管TFT200中半导体区域210的杂质浓度都低于半导体区域230的杂质浓度。换而言之，在每个薄膜晶体管TFT200中，在通过使导线L2(字线)的电压高于导线LI (位线)的电压而将每个存储器基元MC从高电阻状态设定到低电阻状态的情况下，确保了用作漏极的半导体区域230的杂质浓度。因此，有可能容易确保流入存储器基元MC所需的复位电流Iset-像在存储器基元可以从高电阻状态被设定到低电阻状态时那样的高水平。
[0119](第一修改例)
[0120]在图15A-15C中示出了第二实施例的修改例。图15A是示出了半导体器件200i的横截面结构的图示。图15B是示出沿着图15A中的结构的线B15-B15’截取的横截面的图示。图15C是示出沿着图1A中的结构的线C15-C15’截取的横截面的图示。
[0121]第二实施例的第二修改例涉及如下情况:通过使导线L2(字线)的电压高于导线LI (位线)的电压将存储器基元MC从低阻状态复位到高阻状态。此外，应该考虑这样的结构情况，其中:通过使导线L2(字线)的电压高于导线LI (位线)的电压将每个存储 器基元MC从低阻状态复位到高阻状态。在这种情况下，当存储器基元MC-14被选择用于复位并且其它存储器基元MC-1到MC-13及MC-15到MC-72未被选择时，容易在未选择的薄膜晶体管TFT-10的沟道上部产生GIDL电流，如图22B中的虚线所示。
[0122]如图15A-15C所示，每个薄膜晶体管TFT200i都具有相对于中心面CF的不对称结构，以便减弱在关断状态下施加于半导体区域30侧的电场。
[0123]半导体器件200i包括多个薄膜晶体管TFT200i_l到TFT200i_18。在每个薄膜晶体管TFT200i中，半导体区域230i的杂质浓度低于半导体区域210i的杂质浓度，从而减弱在关断状态下施加于半导体区域230i侧的电场(见图15D)。图1?是示出在放大的比例尺上的图15A的结构中的薄膜晶体管附近的横截面视图。在图15D中，通过半导体区域210?与半导体区域230i之间的阴影图案的差异示出杂质浓度的差异。
[0124]例如，薄膜晶体管TFT200i_l可以被构造成使得半导体区域210i以102°cnT3的浓度水平包含第二导电类型杂质，并且半导体区域230i以118到119CnT3的范围内的浓度水平包含第二导电类型杂质。类似地，薄膜晶体管TFT2001-4可以被构造成使得半导体区域210?以12tlCnT3的浓度水平包含第二导电类型杂质，并且半导体区域230i以118到119CnT3的范围内的浓度水平包含第二导电类型杂质。
[0125]因此，可以在每个薄膜晶体管TFT200i中减弱在关断状态下施加于半导体区域230?侧的电场。结果，在当预定存储器基元被选择并且从低电阻状态复位到高电阻状态时薄膜晶体管TFT200i未被选择的情况下，能够抑制薄膜晶体管TFT200i中的GIDL电流。因此，由于可以抑制处于关断状态下的每个薄膜晶体管TFT200i的GIDL电流，有可能抑制半导体器件200i中的电流消耗。此外，有可能容易确保流入所选择的存储器基元MC-14所需的复位电流Irst-像在存储器基元可以从低电阻状态被复位到高电阻状态时那样的高水平。
[0126]此外，在每个薄膜晶体管TFT200i中，当通过使导线LI (位线)的电压高于导线L2 (字线)的电压而将每个存储器基元MC从高电阻状态设定到低电阻状态的情况下，确保了用作漏极的半导体区域210i的杂质浓度。通过该配置，有可能容易确保与待设定的存储器基元MC对应的薄膜晶体管TFT200i的导通状态中的漏极电流。因此，有可能容易确保流入存储器基元MC所需的复位电流Iset+像在存储器基元可以从高电阻状态被设定到低电阻状态时那样的高水平。
[0127]此外，制造半导体器件200i的方法基本上等同于第二实施例的方法，不同之处只是图14A-14C中示出的过程，半导体膜212和半导体膜232形成为使得半导体膜232的杂质浓度变得低于半导体膜212的杂质浓度。例如，半导体区域212可以形成为以12tlCnT3的浓度水平包含第二导电类型杂质，并且半导体区域232可以形成为以118到119CnT3的范围内的浓度水平包含第二导电类型杂质。后续的过程与第二实施例中的那些基本相同。
[0128](第二修改例)
[0129]应当注意，第二实施例中的每个薄膜晶体管TFT200都被构造成使得半导体区域210的杂质浓度变得低于半导体区域230的杂质浓度。取而代之，每个薄膜晶体管TFT200可以被构造成使得半导体区域210的扩散长度变得比半导体区域230的扩散长度长。此处，扩散长度的意思是这样的长度:经过该长度，半导体区域210或230的杂质浓度变成半导体区域20的杂质浓度。此外，半导体区域210的扩散长度可以是从半导体区域210侧的栅极电极的端部与半导体区域20之间的边界到如下位置的距离:在所述位置处半导体区域20的浓度达到近似平均值。类似地，半导体区域230的扩散长度可以是从半导体区域230侧的栅极电极的端部与半导体区域20之间的边界到如下位置的距离:在所述位置处半导体区域20的浓度达到近似平均值。此外，在该修改例中，可以使得半导体区域210与230中的平均杂质浓度基本相同。
[0130]换而言之，如图15E中所示，由于半导体区域210的扩散长度大于半导体区域230的扩散长度，因此半导体区域210侧的杂质浓度与半导体区域230侧的杂质浓度相比更平滑地变化。结果，施加在半导体区域210侧的栅极电极与半导体区域210之间的电场减弱，并且GIDL电流变得减小。
[0131](第三实施例)
[0132]接下来，将描述根据第三实施例的半导体器件300。在下文中，将主要描述与第一实施例不同的部分。
[0133]在第三实施例中，通过使栅极电极的形状在其上部和下部中不同，相对于所述中心面不对称地构造每个薄膜晶体管。
[0134]具体地，半导体器件300包括如图16A-16C中所示的多个薄膜晶体管TFT300-1到TFT300-18。图16A是示出了半导体器件300的横截面结构的图示。图16B是示出沿着图16A中的结构的线B16-B16’截取的横截面的图示。图16C是示出沿着图16A中的结构的线C16-C16’截取的横截面的图示。
[0135]在每个存储器基元MC被配置成通过使得导线LI (位线)的电压高于导线L2(字线)的电压而从低电阻状态复位到高电阻状态的情况下，需要减弱施加于处于关断状态下的每个薄膜晶体管TFT300的半导体区域10侧的电场(见图22A)。因此，每个薄膜晶体管TFT300都具有相对于中心面CF的不对称结构，以便减弱在关断状态下施加于半导体区域10侧的电场。
[0136]换而言之，每个薄膜晶体管TFT300都包括栅极电极350而不是栅极电极50 (见图20A和20C)。在每个薄膜晶体管TFT300中，栅极电极350的形状相对于中心面CF不对称地形成，以便减弱在关断状态下施加于半导体区域10侧的电场。
[0137]例如，如图16D中所示，薄膜晶体管TFT300-1被构造成使得栅极电极350中覆盖栅极绝缘膜340的主要表面350a弯曲，从而下部350al与半导体柱SP间隔开。图16D是示出在放大的比例尺上的图16A的结构中的薄膜晶体管附近的横截面视图。相应地，栅极绝缘膜340形成为使得下部341的膜厚度厚于上部342的膜厚度。对于该构造，当从XZ横截面看栅极电极350时，半导体区域10侧的边缘351的曲率与半导体区域30侧的边缘352的曲率相比变大(圆)。
[0138]类似地，如图16D中所示，薄膜晶体管TFT300-4被构造成使得栅极电极350中覆盖栅极绝缘膜340的主要表面350a弯曲，从而下部350al与半导体柱SP间隔开。相应地，栅极绝缘膜340形成为使得下部341的膜厚度厚于上部342的膜厚度。对于该构造，当从XZ横截面看栅极电极350时，半导体区域10侧上的边缘351的曲率与半导体区域30侧上的边缘352的曲率相比变大(圆的)。
[0139]此外，可以通过将第一实施例的制造方法改变成如图17A-17C中所示的方法来制造半导体器件300。
[0140]图17A-17C中示出的过程在图5A-5C中示出的过程之后进行。图17A是示出了所述过程的横截面视图。图17B是示出沿着图17A中的结构的线B17-B17’截取的横截面的图示。图17C是示出沿着图17A中的结构的线C17-C17’截取的横截面的图示。
[0141]在图17A-17C中示出的过程中，所述多条沟槽TR2(见图5A)被氧化物膜373填充。例如，通过CVD方法将氧化物膜373沉积在整个表面上。然后，通过蚀刻部分地去除填充沟槽TR2的氧化物膜373。此时，调整蚀刻时间段，以便使得氧化物膜373的上面373a变得与半导体柱SPl中半导体区域10与半导体区域20之间的边界面在高度上几乎齐平。
[0142]然后，通过热氧化方法氧化所述多个半导体柱SPl的暴露侧面从而形成栅极氧化物膜340。因此，在X方向上栅极氧化物膜340的下部341的膜厚度变厚并且链接到氧化物膜373。然后，用导电材料51 i填充沟槽TR2a，并且通过各向异性蚀刻形成栅极电极350。结果，在栅极电极350中，半导体区域10侧上的边缘351的曲率相比于半导体区域30侧边缘352的曲率变大。
[0143]然后，进行形成存储器基元层叠部分MSS的过程。
[0144]如上所述，在第三实施例中，半导体器件300的每个薄膜晶体管TFT300中的栅极电极350被配置成在Z方向上具有相对于半导体区域20的中心面CF的不对称形状。在每个薄膜晶体管TFT300中，覆盖栅极绝缘膜340的栅极电极350的主要表面350a弯曲，从而下部350al与半导体柱SP间隔开。此外，栅极绝缘膜340被构造成使得下部341的膜厚度厚于上部342的膜厚度。例如，在每个存储器基元MC被配置成通过使得导线LI (位线)的电压高于导线L2(字线)的电压而从低电阻状态复位到高电阻状态的情况下，有可能减弱施加于处于关断状态下的每个薄膜晶体管TFT300的半导体区域10侧的电场。结果，在当预定存储器基元被选择并且从低电阻状态复位到高电阻状态时薄膜晶体管TFT300未被选择的情况下，能够抑制薄膜晶体管TFT300中的GIDL电流。
[0145]因此，由于可以抑制处于关断状态下的每个薄膜晶体管TFT300的GIDL电流，有可能抑制半导体器件300中的电流消耗。此外，有可能容易确保流入所选择的存储器基元MC-14所需的复位电流Irst+像在存储器基元可以从低电阻状态被复位到高电阻状态时那样的高水平。
[0146]此外，在第三实施例中，当从XZ面看每个薄膜晶体管TFT300的栅极电极350时，半导体区域10侧的边缘351相比于半导体区域30侧的边缘352是圆的。换而言之，在ZX面中，半导体区域10侧的栅极电极的曲率大于半导体区域30侧的栅极电极的曲率。换而言之，在每个薄膜晶体管TFT300中，在通过使导线L2(字线)的电压高于导线LI (位线)的电压而将每个存储器基元MC从高电阻状态设定到低电阻状态的情况下，有可能容易地确保用作漏极的半导体区域30与栅极电极350之间的电场。因此，有可能容易确保流入存储器基元MC所需的复位电流Iset-像在存储器基元可以从高电阻状态被设定到低电阻状态时那样的高水平。
[0147](第一修改例)
[0148]此外，图18A到18C示出了第三实施例的修改例。图18A是示出了半导体器件300i的横截面结构的图示。图18B是示出沿着图18A中的结构的线B18-B18’截取的横截面的图示。图18C是示出沿着图18A中的结构的线C18-C18’截取的横截面的图示。
[0149]第三实施例的第一修改例涉及如下情况:通过使导线L2(字线)的电压高于导线LI (位线)的电压将每个存储器基元MC从低阻状态复位到高阻状态。此外，考虑结构的如下情况:通过使导线L2(字线)的电压高于导线LI (位线)的电压将每个存储器基元MC从低阻状态复位到高阻状态。在这种情况下，当存储器基元MC-14被选择用于复位并且其它存储器基元MC-1到MC-13及MC-15到MC-72未被选择时，容易在未选择的薄膜晶体管TFT-10的沟道的上部中产生GIDL电流，如图22B中的虚线所示。
[0150]如图18A-18C所示，每个薄膜晶体管TFT300i都具有相 对于中心面CF的不对称结构，以便减弱在关断状态下施加于半导体区域30侧的电场。
[0151]半导体器件300i包括多个薄膜晶体管TFT3001-l到TFT300i_18。在每个薄膜晶体管TFT300i中，栅极电极350的形状相对于中心面CF是不对称的，以便减弱在关断状态下施加于半导体区域30侧的电场。
[0152]例如，如图18D中所示，薄膜晶体管TFT300i_l被构造成使得栅极电极350i中覆盖栅极绝缘膜340i的主要表面350ai弯曲，从而上部350a2i与半导体柱SP间隔开。图18D是示出在放大的比例尺上的图18A的结构中的薄膜晶体管附近的横截面视图。相应地，栅极绝缘膜340i形成为使得上部342i的膜厚度厚于下部341i的膜厚度。对于该构造，当从横截面看栅极电极350i时，半导体区域30侧的边缘352i相比于半导体区域10侧的边缘351i是圆的。
[0153]类似地，如图18D中所示，薄膜晶体管TFT300i_4被构造成使得栅极电极350i中覆盖栅极绝缘膜340i的主要表面350ai弯曲，从而上部350a2i与半导体柱SP间隔开。相应地，栅极绝缘膜340i形成为使得上部342i的膜厚度厚于下部341 i的膜厚度。对于该构造，当从横截面看栅极电极350i时，半导体区域30侧的边缘352i相比于半导体区域10侧的边缘351 i是圆的。
[0154]因此，可以在每个薄膜晶体管TFT300i中减弱在关断状态下施加于半导体区域30侧的电场。结果，在当预定存储器基元被选择并且从低电阻状态复位到高电阻状态时薄膜晶体管TFT300i未被选择的情况下，能够抑制薄膜晶体管TFT300i中的GIDL电流。因此，由于可以抑制处于关断状态下的每个薄膜晶体管TFT300i的GIDL电流，有可能抑制半导体器件300i中的电流消耗。此外，有可能容易确保流入所选择的存储器基元MC-14所需的复位电流Irst-像在存储器基元可以从低电阻状态被复位到高电阻状态时那样高的水平。
[0155]此外，在每个薄膜晶体管TFT300i中，在通过使导线LI (位线)的电压高于导线L2(字线)的电压而将每个存储器基元MC配置成从高电阻状态设定到低电阻状态的情况下，有可能容易地确保用作漏极的半导体区域10与栅极电极350之间的电场。通过该配置，有可能容易保护与待设定的存储器基元MC对应的薄膜晶体管TFT300i的导通状态中的漏极电流。因此，有可能容易确保流入存储器基元MC所需的复位电流Iset+像在存储器基元可以从高电阻状态被设定到低电阻状态时那样的高水平。
[0156]此外，可以通过将第一实施例的制造方法改变成如图19A到19C中所示的方法来制造半导体器件300i。图19A-19C是示出了制造半导体器件300i的方法中的过程的横截面视图。
[0157]图19A-19C中示出的过程在图6A-6C中示出的过程之后进行。图19A是示出了所述过程的横截面视图。图19B是示出沿着图19A中的结构的线B19-B19’截取的横截面的图示。图19C是示出沿着图19A中的结构的线C19-C19’截取的横截面的图示。
[0158]在图19A-19C中示出的过程中，使用硬掩模HM2(见图6A)作为掩模通过RIE方法部分去除填充所述多条沟槽TR2(见图5A)的层间绝缘膜372。此时，调整蚀刻时间段，使得自半导体衬底SB的表面SBa，留在沟槽TR2a中的层间绝缘膜372的上面的高度变得与半导体柱SPl中半导体区域10与半导体区域20之间的边界面几乎齐平。
[0159]然后，通过溅射方法用导电材料填充所述多个沟槽TR2a。例如，通过溅射方法将所述导电材料沉积在整个表面上。所述导电材料可以由具有金属(例如，钨)最为其主要成分的材料形成，或者可以由具有半导体(例如硅)作为其主要成分的材料形成，所述半导体包含第一或第二导电类型杂质。
[0160]接下来，在形成于所述导电材料的上面中的部件PL300i上的对应位置处形成抗蚀剂图案(未示出)。所述抗蚀剂图案包括与所形成的多个部件PL300i对应的多个线图案。在XZ面上，所述多个线图案中的每一个在Y方向上延伸并且其边缘是圆的(Z方向上的膜厚度随着其靠近半导体区域20而逐渐减小)。例如，可以在通过光刻形成所述多个线图案之后，通过在加热所述多个线图案时进行回流来形成这种抗蚀剂图案。
[0161]然后，通过RIE方法穿过所述抗蚀剂图案蚀刻所述导电材料。换而言之，在其边缘是圆的的每个线图案被转移到导电材料上时导电材料51被蚀刻。因此，其上边缘是圆的的部件PL300i可以留在每个沟槽TR2a中。换而言之，其上边缘是圆的的栅极电极350i形成在部件PL300i与半导体柱SP交叉的位置。后续的过程与第三实施例中的那些相同。
[0162]尽管已经描述了特定实施例，但是这些实施例仅以举例的方式被呈现，并不意图限制本发明的范围。实际上，此处描述的新颖的实施例可以体现为各种其它形式；此外，可以在不脱离本发明的精神的情况下对此处描述的实施例的形式进行各种省略、替代和变化。所附权利要求及其等效物意图覆盖应落入本发明的精神和范围内的这些形式或修改。
【主权项】
1.一种半导体器件,包括: 第一线，其被构造成沿着半导体衬底的表面在第一方向上延伸；以及 第一晶体管，其被构造成置于所述第一线上方， 其中所述第一晶体管包括 第一半导体区域，其设于第一半导体层中，所述第一半导体层从所述第一线在与所述半导体衬底的所述表面基本垂直的第二方向上延伸， 第二半导体区域，其在所述第一半导体层中设于所述第一半导体区上方， 第三半导体区域，其在所述第一半导体层中设于所述第二半导体区上方， 第一栅极绝缘膜，其覆盖所述第一半导体层的第一侧面，以及 第一栅极电极，其隔着所述第一栅极绝缘膜覆盖所述第一半导体层的所述第一侧面，以及 其中所述第一晶体管在所述第二方向上具有相对于所述第二半导体区域的中心面的不对称结构。2.根据权利要求1的半导体器件，其中 在所述第二方向上所述第一栅极电极与所述第一半导体区域之间的交叠长度不同于在所述第二方向上所述第一栅极电极与所述第三半导体区域之间的交叠长度。3.根据权利要求1的半导体器件，其中 所述第一半导体区域的杂质浓度不同于所述第三半导体区域的杂质浓度。4.根据权利要求1的半导体器件，其中 所述第一栅极电极的形状相对于所述中心面不对称。5.根据权利要求1所述的半导体器件，还包括: 第二半导体层，其被构造成连接到所述第一半导体层的上面并且在所述第二方向上延伸； 多条第二线，所述第二线被构造成沿着所述半导体衬底的所述表面在第三方向上延伸并且在所述第一晶体管上方与所述第二半导体层交叉；以及 多个存储器基元，所述存储器基元被构造成置于所述第二半导体层与所述多条第二线交叉的位置处。6.根据权利要求5的半导体器件，其中 通过使所述第一线的电压高于所述第二线的电压将所述多个存储器基元中的每一个从低电阻状态复位到高电阻状态，并且 在所述第二方向上所述第一栅极电极与所述第一半导体区域之间的交叠长度小于在所述第二方向上所述第一栅极电极与所述第三半导体区域之间的交叠长度。7.根据权利要求5的半导体器件，其中 通过使所述第二线的电压高于所述第一线的电压将所述多个存储器基元中的每一个从低电阻状态复位到高电阻状态，并且 在所述第二方向上所述第一栅极电极与所述第三半导体区域之间的交叠长度小于在所述第二方向上所述第一栅极电极与所述第一半导体区域之间的交叠长度。8.根据权利要求5的半导体器件，其中 通过使所述第一线的电压高于所述第二线的电压将所述多个存储器基元中的每一个从低电阻状态复位到高电阻状态，并且 所述第一半导体区域的杂质浓度低于所述第三半导体区域的杂质浓度。9.根据权利要求5的半导体器件，其中 通过使所述第二线的电压高于所述第一线的电压将所述多个存储器基元中的每一个从低电阻状态复位到高电阻状态，并且 所述第三半导体区域的杂质浓度低于所述第一半导体区域的杂质浓度。10.根据权利要求5的半导体器件，其中 通过使所述第一线的电压高于所述第二线的电压将所述多个存储器基元中的每一个从低电阻状态复位到高电阻状态，并且 与所述第一栅极绝缘膜毗邻的所述第一栅极电极的面弯曲，使得其下部与所述第一半导体层间隔开。11.根据权利要求10的半导体器件，其中 所述第一栅极绝缘膜在所述第一方向上的上侧部分上的膜厚度厚于在所述第二方向上的下侧部分上的膜厚度。12.根据权利要求5的半导体器件，其中 通过使所述第二线的电压高于所述第一线的电压将所述多个存储器基元中的每一个从低电阻状态复位到高电阻状态，并且 与所述第一栅极绝缘膜毗邻的所述第一栅极电极的面弯曲，使得上部与所述第一半导体层间隔开。13.根据权利要求12的半导体器件，其中 所述第一栅极绝缘膜在所述第一方向上的上侧部分上的膜厚度厚于在所述第二方向上的下侧部分上的膜厚度。14.一种半导体器件,包括: 第一线，其被构造成沿着半导体衬底的表面在第一方向上延伸；以及 第一晶体管，其被构造成置于所述第一线上方， 其中所述第一晶体管包括 第一半导体区域，其设于第一半导体层中，所述第一半导体层从所述第一线在与所述半导体衬底的所述表面基本垂直的第二方向上延伸， 第二半导体区域，其在所述第一半导体层中设于所述第一半导体区上方， 第三半导体区域，其在所述第一半导体层中设于所述第二半导体区上方， 第一栅极绝缘膜，其覆盖所述第一半导体层的第一侧面，以及 第一栅极电极，其隔着所述第一栅极绝缘膜覆盖所述第一半导体层的所述第一侧面，以及 其中与所述第一栅极绝缘膜毗邻的所述第一栅极电极的面弯曲，使得在所述第二方向上的所述第一栅极电极的上部与所述第一半导体层间隔开。15.根据权利要求14的半导体器件，其中 所述第一栅极电极的下端的曲率大于所述第一栅极电极的上端的曲率。16.根据权利要求15所述的半导体器件，还包括: 第二半导体层，其被构造成连接到所述第一半导体层的上面并且在所述第二方向上延伸； 多条第二线，所述第二线被构造成沿着所述半导体衬底的所述表面在第三方向上延伸并且在所述第一晶体管上方与所述第二半导体层交叉；以及 多个存储器基元，所述存储器基元被构造成置于所述第二半导体层与所述多条第二线交叉的位置处。
【专利摘要】本发明涉及半导体器件。根据一个实施例，第一晶体管包括第一半导体区域、第二半导体区域、第三半导体区域、第一栅极绝缘膜和第一栅极电极。所述第一半导体区域设于第一半导体层中，所述第一半导体层从所述第一线在与所述半导体衬底的表面基本垂直的第二方向上延伸。所述第二半导体区域在所述第一半导体层中设于所述第一半导体区域上方。所述第三半导体区域在所述第一半导体层中设于所述第二半导体区域上方。所述第一栅极绝缘膜覆盖所述第一半导体层的第一侧面。所述第一栅极电极隔着所述第一栅极绝缘膜覆盖所述第一半导体层的所述第一侧面。所述第一晶体管在所述第二方向上具有相对于所述第二半导体区域的中心面的不对称结构。
【IPC分类】H01L29/786, H01L27/115
【公开号】CN104900651
【申请号】CN201410442858
【发明人】西村润, 安武信昭, 冈村隆之
【申请人】株式会社 东芝
【公开日】2015年9月9日
【申请日】2014年9月2日
【公告号】US20150255510
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