半导体装置的制造方法
半导体装置的制造方法
【专利说明】半导体装置
[0001](关联申请)
[0002]本申请享受以日本专利申请2014-41467号(申请日:2014年3月4日)为基础申请的优先权。本申请通过参照该基础申请而包括基础申请的全部内容。
技术领域
[0003]本发明的实施方式涉及半导体装置。
【背景技术】
[0004]在马达驱动等中使用的逆变器电路中，有时由于某种主要原因而引起负载短路、或者由于栅极信号的噪声而引起误ON动作。在这样的情况下，有时栅极信号成为ON状态，直接向晶体管元件施加电源电压。将在该状态下元件呈现的耐量称为例如短路耐量(Esc)。另外，将此时元件内流过的电流称为例如短路电流。
[0005]在以往的MOSFET(MetalOxide Semiconductor Field Effect Transistor:金属氧化物半导体场效应晶体管)或者IGBT(Insulated Gate Bipolar Transistor:绝缘栅双极型晶体管)等半导体装置中，通过减小短路电流，得到了某种程度的短路耐量。例如，作为一个例子，使源极区域(发射极区域)的宽度(沟道宽度)变窄，而降低了饱和电流值。但是，在该对策中，有时半导体装置的沟道宽度变窄，ON电阻上升，ON状态下的元件的导通损耗变大。
【发明内容】
[0006]本发明提供能够提高耐受性的半导体装置。
[0007]实施方式提供一种半导体装置，具备:第I电极；第2电极；第I导电类型的第I半导体区域，设置于所述第I电极与所述第2电极之间；第2导电类型的第2半导体区域，设置于所述第I半导体区域与所述第2电极之间；第I导电类型的第3半导体区域，设置于所述第2半导体区域与所述第2电极之间，杂质浓度高于所述第I半导体区域，与所述第2电极相接；第3电极，隔着第I绝缘膜与所述第I半导体区域、所述第2半导体区域以及所述第3半导体区域相接；以及第2绝缘膜，与所述第3电极夹着所述第3半导体区域。
【附图说明】
[0008]图1(a)是示出第I实施方式的半导体装置的示意的剖面图，图1(b)是示出第I实施方式的半导体装置的示意的平面图。
[0009]图2(a)?图2(c)是示出第I实施方式的半导体装置的制造过程的示意的剖面图。
[0010]图3(a)以及图3(b)是示出第I实施方式的半导体装置的动作的示意的剖面图。
[0011]图4是示出第I实施方式的集电极-发射极间电压(Vce)和集电极-发射极间电流(Ic)的关系的图。
[0012]图5是示出第2实施方式的半导体装置的示意的剖面图。
[0013]图6(a)以及图6(b)是示出第3实施方式的半导体装置的示意的剖面图。
[0014]图7(a)以及图7(b)是示出第4实施方式的半导体装置的示意的剖面图。
【具体实施方式】
[0015]以下，参照附图，说明实施方式。在以下的说明中，对同一部件附加同一符号，关于说明过一次的部件适当地省略其说明。
[0016](第I实施方式)
[0017]图1(a)是示出第I实施方式的半导体装置的示意的剖面图，图1(b)是示出第I实施方式的半导体装置的示意的平面图。
[0018]图1 (a)示出图1 (b)的A-B线处的剖面。
[0019]半导体装置I是上下电极构造的IGBT。
[0020]在半导体装置I中，在集电极电极10(第I电极)与发射极电极11(第2电极)之间设置有η型的漂移区域20 (第I半导体区域)。在漂移区域20与发射极电极11之间设置有P型的基极区域30 (第2半导体区域)。
[0021]在基极区域30与发射极电极11之间，设置有η+型的发射极区域40 (第3半导体区域)。发射极区域40的杂质浓度高于漂移区域20的杂质浓度。例如，发射极区域40的杂质浓度大于等于IX 1018(atoms/cm3)。发射极区域40与发射极电极11相接。
[0022]栅电极50 (第3电极)隔着栅极绝缘膜51 (第I绝缘膜)与漂移区域20、基极区域30以及发射极区域40相接。栅电极50具有沟槽栅极构造，但也可以是平面构造。
[0023]另外，半导体装置I具备与发射极区域40相接的绝缘膜60 (第2绝缘膜)。例如，绝缘膜60与发射极区域40的侧部40w相接。另外，侧部40w隔着发射极区域40与栅极绝缘膜51相对，所以发射极区域40成为由栅电极50和绝缘膜60夹着的构造。绝缘膜60与基极区域30也相接。绝缘膜60与集电极电极10之间的距离比发射极区域40与集电极电极10之间的距离长。即，绝缘膜60的下部处于比发射极区域40的下部浅的位置。Y方向上的绝缘膜60的厚度是例如小于等于lOOnm。另外，在基极区域30上设置有p+型的接触区域31。P+型的接触区域31与绝缘膜60邻接。
[0024]在集电极电极10与漂移区域20之间设置有P+型的集电极区域22 (第4半导体区域)。集电极区域22的杂质浓度高于基极区域30的杂质浓度。另外，在集电极区域22与漂移区域20之间设置有n+型的缓冲区域21。缓冲区域21的杂质浓度高于漂移区域20的杂质浓度。
[0025]另外，关于P+型的集电极区域22，也可以适当地去除，将半导体装置I作为MOSFET0在半导体装置I是MOSFET的情况下，“集电极”被替换为“漏极”，“发射极”被替换为“源极”。
[0026]另外，集电极区域22、缓冲区域21、漂移区域20、基极区域30、发射极区域40、接触区域31的各自的主成分是例如硅(Si)。另外，这些主成分除了硅(Si)以外，也可以是硅碳化物(SiC)、氮化镓(GaN)等。
[0027]集电极电极10以及发射极电极11的材料是包含从例如铝(Al)、钛(Ti)、镍(Ni)、鹤(W)、金(Au)等的群选择的至少I种材料的金属。
[0028]栅电极50包含导入了杂质元素的多晶硅、金属等。另外，在实施方式中，绝缘膜是指，包含例如硅氧化物(S1x)、硅氮化物(SiNx)等的绝缘膜。
[0029]另外，在实施方式中，η型、η+型这样的表述能够替换为第I导电类型。另外，意味着按照该顺序浓度变高。作为第I导电类型的杂质元素，应用例如磷(P)、砷(As)等。P型、P+型这样的表述能够替换为第2导电类型。另外，意味着按照该顺序浓度变高。作为第2导电类型的杂质元素，应用例如硼(B)等。在本实施方式中，η型为第I导电类型、P型为第2导电类型，但也可以是P型为第I导电类型、η型为第2导电类型。
[0030]图2(a)?图2(c)是示出第I实施方式的半导体装置的制造过程的示意的剖面图。
[0031]在图2(a)?图2(c)中示出了形成绝缘膜60的制造过程。另外，在图2(a)?图2(c)中示出放大了基极区域30和发射极区域40的样子。
[0032]首先，如图2(a)所示，在基极区域30上形成掩模层90,通过RIE(Reactive 1nEtching:反应离子蚀刻)对从该掩模层90开口的基极区域30进行蚀刻，在基极区域30中形成沟槽90t。
[0033]接下来,如图2(b)所示,通过CVD (Chemical Vapor Depsit1n:化学气相淀积)，在沟槽90t的内壁以及基极区域30上形成绝缘膜60。
[0034]接下来，如图2(c)所示，通过RIE去除绝缘膜60的一部分。此处，在图2(c)中，用箭头表示了 RIE的蚀刻剂的朝向的一个例子。关于在图2(b)的阶段形成的绝缘膜60，与箭头相对的部分被优先蚀刻。由此，留下与发射极区域40的侧部40w相接的绝缘膜60。通过这样的制造过程，形成与发射极区域40的侧部40w相接的绝缘膜60。
[0035]说明半导体装置I的动作。
[0036]图3(a)以及图3(b)是示出第I实施方式的半导体装置的动作的示意的剖面图。
[0037]此处，在图3(a)中示出了在额定下使用半导体装置I时的动作，在图3(b)中示出了在半导体装置I中流过饱和电流时的动作。
[0038]如图3(a)所示，向集电极电极10施加比发射极电极11高的电位，使栅电极50的电位大于等于阈值电压(Vth)。由此，在基极区域30中，沿着栅极绝缘膜51形成反转层(沟道区域)。其结果，从集电极电极10朝向发射极电极11流过电流Ic。另外，从发射极电极11向集电极电极10流过电子电流，但在图3(a)、(b)中省略了其图示。
[0039]在额定下流过的电流小于图3(b)所示的饱和电流。因此，从集电极侧到达发射极区域40的电流经由发射极区域40被迅速地排出到发射极电极11。在额定下，即使在发射极区域40的旁边设置了绝缘膜60，也不易引起ON电阻的上升。
[0040]接下来，说明相比于图3(a)的状态而集电极-发射极间电压变高、在集电极-发射极之间流过饱和电流Icp的情况。
[0041]在该情况下，在集电极-发射极之间流过的电流比图3 (a)时变大。因此，如图3 (b)所示，从集电极侧到达发射极区域40的电流易于在发射极区域40内扩散。此处，在发射极区域40的侧部40w设置有绝缘膜60。因此，饱和电流Icp由于绝缘膜60的切断效果而易于存留在发射极区域40内。
[0042]由此，发射极区域40的电位上升，与发射极区域40相接的基极区域30的电位也由于发射极区域电位的上升而上升。其结果，看上去的栅电极50的电位降低。因此，沟道区域的宽度变窄，饱和电流的流动被抑制。即，在半导体装置I中，饱和电流被适当地抑制，使得不会过 剩地流过饱和电流而导致短路。
[0043]图4是示出第I实施方式的集电极-发射极间电压(Vce)和集电极-发射极间电流(Ic)的关系的图。
[0044]在图4中，示出了半导体装置1、和从半导体装置I取下了绝缘膜60的参考例的Vce-1c 曲线。
[0045]在马达驱动等中使用的逆变器电路中，有时由于某种主要原因，引起负载短路或者栅极信号的噪声所致的误ON动作等。在这样的情况下，有时栅极信号为ON状态，而直接向晶体管(例如，IGBT)施加电源电压。设想该情况，对于晶体管来说需要某种程度的短路耐量(；Esc)。
[0046]作为将短路耐量维持得较高的方法，有减小在元件短路时流过的最大电流值(短路电流:Isc)、或者延长直至破坏的时间(短路时间:Tsc)的方法。由此，确保针对外部保护电路的切断时间的余量。
[0047]此处，短路电流依赖于晶体管的ON状态的饱和电流(Icp)。即，只要降低饱和电流，就能够延长短路时间。其理由在于，在短路破坏起因于热破坏的情况下，存在Esc =IscXTsc的关系。
[0048]在从半导体装置I取下了绝缘膜60的参考例中，在流过饱和电流时，相比于半导体装置1，发射极区域40的电位不易上升。即，相比于半导体装置1，在参考例中，与没有绝缘膜60对应地，不易引起饱和电流的发射极区域40内的滞留效果。
[0049]相对于此，在半导体装置I中，从集电极侧到达发射极区域40的饱和电流Icp电流被绝缘膜60切断，易于滞留在发射极区域40内。
[0050]另外，作为降低短路电流的其他对策，有从额定时开始，较窄地形成沟道区域的方法。但是，在该方法中，额定下的元件的ON电阻等上升，而导通损耗变大。
[0051]这样，根据第I实施方式，发射极区域40的电位上升，与发射极区域40相接的基极区域30的电位也由于发射极区域电位的上升而上升，看上去的栅电极50的电位降低。其结果，沟道区域的宽度变窄，饱和电流的流动被抑制。这样，根据第I实施方式，实现了具有高的短路耐量的半导体装置。
[0052](第2实施方式)
[0053]图5是示出第2实施方式的半导体装置的示意的剖面图。
[0054]在半导体装置2中，绝缘膜60与集电极电极10之间的距离比发射极区域40与集电极电极10之间的距离短。即，绝缘膜60的下部处于比发射极区域40的下部更深的位置。
[0055]在半导体装置2中，相比于半导体装置I，与绝缘膜60向集电极电极10侧延伸对应地，在流过饱和电流时，发射极区域40中的饱和电流Icp的滞留效果进一步增加。因此，在半导体装置2中，相比于半导体装置1，发射极区域40的电位进一步上升。即，根据第2实施方式，实现了具有更高的短路耐量的半导体装置。
[0056](第3实施方式)
[0057]图6(a)以及图6(b)是示出第3实施方式的半导体装置的示意的剖面图。
[0058]在图6(a)以及图6(b)中示出放大了基极区域30和发射极区域40的样子。
[0059]在图6(a)所示的半导体装置3A中，发射极区域40具有在发射极电极11侧设置的低浓度区域40L、和在集电极电极10侧设置的高浓度区域40H。此处，低浓度区域40L的电阻率低于高浓度区域40H的电阻率。
[0060]另外，在图6 (b)所示的半导体装置3B中，关于发射极区域40的杂质浓度，发射极电极11侧比集电极电极10侧更低。例如，发射极区域40的杂质浓度从集电极电极10侧朝向发射极电极11侧变低。即，发射极区域40的电阻率从集电极电极10侧朝向发射极电极11侧逐渐变低。
[0061]通过这样的构造，发射极区域40内的饱和电流Icp的流动也被抑制。即，发射极区域40的电位进一步上升，实现了具有高的短路耐量的半导体装置。
[0062](第4实施方式)
[0063]图7(a)以及图7(b)是示出第4实施方式的半导体装置的示意的剖面图。
[0064]在图7(a)以及图7(b)中示出放大了基极区域30和发射极区域40的样子。
[0065]在图7 (a)所示的半导体装置4A中，关于栅电极50与绝缘膜60之间的距离，从集电极电极10朝向发射极电极11有分布。即，绝缘膜60的一部分向栅电极50侧突出。
[0066]另外，在图7(b)所示的半导体装置4B中，在栅电极50与绝缘膜60之间设置有绝缘膜60 (第3绝缘膜)。
[0067]通过这样的构造，发射极区域40内的饱和电流Icp的流动也被抑制。即，相比于半导体装置1，发射极区域40的电位进一步上升，实现了具有高的短路耐量的半导体装置。
[0068](第5实施方式)
[0069]另外，在发射极区域40中，也可以降低杂质元素的活性化率、将发射极区域40的电阻率设定得较高。通过这样的构造，发射极区域40内的饱和电流Icp的流动也被抑制，相比于半导体装置1，发射极区域40的电位进一步上升。另外，通过使发射极区域40成为包含多晶硅的区域，能够使饱和电流通电时的发射极区域40的电位进一步上升。其原因为，多晶硅比单晶硅的电阻率更高。这样，根据第5实施方式，实现了具有更高的短路耐量的半导体装置。
[0070]在上述实施方式中，表现为“部位A设置于部位B之上”时的“之上”，除了部位A与部位B接触而部位A设置于部位B之上的情况以外，还包括以部位A不与部位B接触而部位A设置于部位B的上方的情况这样的意思使用的情况。另外，“部位A设置于部位B之上”有时还应用于使部位A和部位B反转而部位A位于部位B之下的情况、部位A和部位B横向排列的情况。其原因为，即使使实施方式的半导体装置旋转，在旋转前后，半导体装置的构造也不会变化。
[0071]以上，参照具体例，说明了实施方式。但是，实施方式不限于这些具体例。即，关于这些具体例本领域技术人员实施适当的设计变更而得到的例子，只要具备实施方式的特征，也包含于实施方式的范围内。上述各具体例具备的各要素及其配置、材料、条件、形状、尺寸等不限于例示，能够适宜变更。
[0072]另外，关于上述各实施方式具备的各要素，只要技术上可能就能够复合，关于组合了它们的发明，只要包含实施方式的特征，就包含于实施方式的范围内。另外，在实施方式的思想的范畴内，只要是本领域技术人员，就能够想到各种变更例以及修正例，关于这些变更例以及修正例，也应理解为属于实施方式的范围内。
[0073]虽然说明了本发明的几个实施方式，但这些实施方式仅为例示，并不意图限定发明的范围。这些新的实施方式能够通过其他各种方式实施，能够在不脱离发明的要旨的范围内，进行各种省略、置换、变更。这些实施方式及其变形包含于发明的范围、要旨内，并且包含于权利要求书记载的发明和其均等范围内。
【主权项】
1.一种半导体装置，其特征在于，具备: 第I电极； 第2电极； 第I导电类型的第I半导体区域，设置于所述第I电极与所述第2电极之间； 第2导电类型的第2半导体区域，设置于所述第I半导体区域与所述第2电极之间；第I导电类型的第3半导体区域，设置于所述第2半导体区域与所述第2电极之间，杂质浓度高于所述第I半导体区域，与所述第2电极相接； 第3电极，隔着第I绝缘膜与所述第I半导体区域、所述第2半导体区域以及所述第3半导体区域相接；以及 第2绝缘膜，与所述第3电极夹着所述第3半导体区域。2.根据权利要求1所述的半导体装置，其特征在于， 所述第2绝缘膜与所述第2半导体区域相接。3.根据权利要求1或者2所述的半导体装置，其特征在于， 所述第2绝缘膜与所述第I电极之间的距离比所述第3半导体区域与所述第I电极之间的距离长。4.根据权利要求1或者2所述的半导体装置，其特征在于， 所述第2绝缘膜与所述第I电极之间的距离比所述第3半导体区域与所述第I电极之间的距离短。5.根据权利要求1或者2所述的半导体装置，其特征在于， 所述第3半导体区域具有: 低浓度区域，设置于所述第2电极侧；以及 高浓度区域，设置于所述第I电极侧。6.根据权利要求1或者2所述的半导体装置，其特征在于， 关于所述第3半导体区域的杂质浓度，所述第2电极侧比所述第I电极侧更低。7.根据权利要求1或者2所述的半导体装置，其特征在于， 在夹着所述第3半导体区域的所述第3电极以及所述第2绝缘膜中， 关于所述第3电极与所述第2绝缘膜之间的距离，从所述第I电极朝向所述第2电极有分布。8.根据权利要求1或者2所述的半导体装置，其特征在于， 在所述第3电极与所述第2绝缘膜之间还具备第3绝缘膜。
【专利摘要】本发明提供耐受性高的半导体装置。实施方式的半导体装置具备：第1电极；第2电极；第1导电类型的第1半导体区域，设置于所述第1电极与所述第2电极之间；第2导电类型的第2半导体区域，设置于所述第1半导体区域与所述第2电极之间；第1导电类型的第3半导体区域，设置于所述第2半导体区域与所述第2电极之间，杂质浓度高于所述第1半导体区域，与所述第2电极相接；第3电极，隔着第1绝缘膜与所述第1半导体区域、所述第2半导体区域以及所述第3半导体区域相接；以及第2绝缘膜，与所述第3电极夹着所述第3半导体区域。
【IPC分类】H01L29/08, H01L29/739, H01L29/78, H01L29/06
【公开号】CN104900687
【申请号】CN201410302978
【发明人】内城竜生
【申请人】株式会社东芝
【公开日】2015年9月9日
【申请日】2014年6月30日
【公告号】US20150255586
【专利说明】半导体装置
[0001](关联申请)
[0002]本申请享受以日本专利申请2014-41467号(申请日:2014年3月4日)为基础申请的优先权。本申请通过参照该基础申请而包括基础申请的全部内容。
技术领域
[0003]本发明的实施方式涉及半导体装置。
【背景技术】
[0004]在马达驱动等中使用的逆变器电路中，有时由于某种主要原因而引起负载短路、或者由于栅极信号的噪声而引起误ON动作。在这样的情况下，有时栅极信号成为ON状态，直接向晶体管元件施加电源电压。将在该状态下元件呈现的耐量称为例如短路耐量(Esc)。另外，将此时元件内流过的电流称为例如短路电流。
[0005]在以往的MOSFET(MetalOxide Semiconductor Field Effect Transistor:金属氧化物半导体场效应晶体管)或者IGBT(Insulated Gate Bipolar Transistor:绝缘栅双极型晶体管)等半导体装置中，通过减小短路电流，得到了某种程度的短路耐量。例如，作为一个例子，使源极区域(发射极区域)的宽度(沟道宽度)变窄，而降低了饱和电流值。但是，在该对策中，有时半导体装置的沟道宽度变窄，ON电阻上升，ON状态下的元件的导通损耗变大。
【发明内容】
[0006]本发明提供能够提高耐受性的半导体装置。
[0007]实施方式提供一种半导体装置，具备:第I电极；第2电极；第I导电类型的第I半导体区域，设置于所述第I电极与所述第2电极之间；第2导电类型的第2半导体区域，设置于所述第I半导体区域与所述第2电极之间；第I导电类型的第3半导体区域，设置于所述第2半导体区域与所述第2电极之间，杂质浓度高于所述第I半导体区域，与所述第2电极相接；第3电极，隔着第I绝缘膜与所述第I半导体区域、所述第2半导体区域以及所述第3半导体区域相接；以及第2绝缘膜，与所述第3电极夹着所述第3半导体区域。
【附图说明】
[0008]图1(a)是示出第I实施方式的半导体装置的示意的剖面图，图1(b)是示出第I实施方式的半导体装置的示意的平面图。
[0009]图2(a)?图2(c)是示出第I实施方式的半导体装置的制造过程的示意的剖面图。
[0010]图3(a)以及图3(b)是示出第I实施方式的半导体装置的动作的示意的剖面图。
[0011]图4是示出第I实施方式的集电极-发射极间电压(Vce)和集电极-发射极间电流(Ic)的关系的图。
[0012]图5是示出第2实施方式的半导体装置的示意的剖面图。
[0013]图6(a)以及图6(b)是示出第3实施方式的半导体装置的示意的剖面图。
[0014]图7(a)以及图7(b)是示出第4实施方式的半导体装置的示意的剖面图。
【具体实施方式】
[0015]以下，参照附图，说明实施方式。在以下的说明中，对同一部件附加同一符号，关于说明过一次的部件适当地省略其说明。
[0016](第I实施方式)
[0017]图1(a)是示出第I实施方式的半导体装置的示意的剖面图，图1(b)是示出第I实施方式的半导体装置的示意的平面图。
[0018]图1 (a)示出图1 (b)的A-B线处的剖面。
[0019]半导体装置I是上下电极构造的IGBT。
[0020]在半导体装置I中，在集电极电极10(第I电极)与发射极电极11(第2电极)之间设置有η型的漂移区域20 (第I半导体区域)。在漂移区域20与发射极电极11之间设置有P型的基极区域30 (第2半导体区域)。
[0021]在基极区域30与发射极电极11之间，设置有η+型的发射极区域40 (第3半导体区域)。发射极区域40的杂质浓度高于漂移区域20的杂质浓度。例如，发射极区域40的杂质浓度大于等于IX 1018(atoms/cm3)。发射极区域40与发射极电极11相接。
[0022]栅电极50 (第3电极)隔着栅极绝缘膜51 (第I绝缘膜)与漂移区域20、基极区域30以及发射极区域40相接。栅电极50具有沟槽栅极构造，但也可以是平面构造。
[0023]另外，半导体装置I具备与发射极区域40相接的绝缘膜60 (第2绝缘膜)。例如，绝缘膜60与发射极区域40的侧部40w相接。另外，侧部40w隔着发射极区域40与栅极绝缘膜51相对，所以发射极区域40成为由栅电极50和绝缘膜60夹着的构造。绝缘膜60与基极区域30也相接。绝缘膜60与集电极电极10之间的距离比发射极区域40与集电极电极10之间的距离长。即，绝缘膜60的下部处于比发射极区域40的下部浅的位置。Y方向上的绝缘膜60的厚度是例如小于等于lOOnm。另外，在基极区域30上设置有p+型的接触区域31。P+型的接触区域31与绝缘膜60邻接。
[0024]在集电极电极10与漂移区域20之间设置有P+型的集电极区域22 (第4半导体区域)。集电极区域22的杂质浓度高于基极区域30的杂质浓度。另外，在集电极区域22与漂移区域20之间设置有n+型的缓冲区域21。缓冲区域21的杂质浓度高于漂移区域20的杂质浓度。
[0025]另外，关于P+型的集电极区域22，也可以适当地去除，将半导体装置I作为MOSFET0在半导体装置I是MOSFET的情况下，“集电极”被替换为“漏极”，“发射极”被替换为“源极”。
[0026]另外，集电极区域22、缓冲区域21、漂移区域20、基极区域30、发射极区域40、接触区域31的各自的主成分是例如硅(Si)。另外，这些主成分除了硅(Si)以外，也可以是硅碳化物(SiC)、氮化镓(GaN)等。
[0027]集电极电极10以及发射极电极11的材料是包含从例如铝(Al)、钛(Ti)、镍(Ni)、鹤(W)、金(Au)等的群选择的至少I种材料的金属。
[0028]栅电极50包含导入了杂质元素的多晶硅、金属等。另外，在实施方式中，绝缘膜是指，包含例如硅氧化物(S1x)、硅氮化物(SiNx)等的绝缘膜。
[0029]另外，在实施方式中，η型、η+型这样的表述能够替换为第I导电类型。另外，意味着按照该顺序浓度变高。作为第I导电类型的杂质元素，应用例如磷(P)、砷(As)等。P型、P+型这样的表述能够替换为第2导电类型。另外，意味着按照该顺序浓度变高。作为第2导电类型的杂质元素，应用例如硼(B)等。在本实施方式中，η型为第I导电类型、P型为第2导电类型，但也可以是P型为第I导电类型、η型为第2导电类型。
[0030]图2(a)?图2(c)是示出第I实施方式的半导体装置的制造过程的示意的剖面图。
[0031]在图2(a)?图2(c)中示出了形成绝缘膜60的制造过程。另外，在图2(a)?图2(c)中示出放大了基极区域30和发射极区域40的样子。
[0032]首先，如图2(a)所示，在基极区域30上形成掩模层90,通过RIE(Reactive 1nEtching:反应离子蚀刻)对从该掩模层90开口的基极区域30进行蚀刻，在基极区域30中形成沟槽90t。
[0033]接下来,如图2(b)所示,通过CVD (Chemical Vapor Depsit1n:化学气相淀积)，在沟槽90t的内壁以及基极区域30上形成绝缘膜60。
[0034]接下来，如图2(c)所示，通过RIE去除绝缘膜60的一部分。此处，在图2(c)中，用箭头表示了 RIE的蚀刻剂的朝向的一个例子。关于在图2(b)的阶段形成的绝缘膜60，与箭头相对的部分被优先蚀刻。由此，留下与发射极区域40的侧部40w相接的绝缘膜60。通过这样的制造过程，形成与发射极区域40的侧部40w相接的绝缘膜60。
[0035]说明半导体装置I的动作。
[0036]图3(a)以及图3(b)是示出第I实施方式的半导体装置的动作的示意的剖面图。
[0037]此处，在图3(a)中示出了在额定下使用半导体装置I时的动作，在图3(b)中示出了在半导体装置I中流过饱和电流时的动作。
[0038]如图3(a)所示，向集电极电极10施加比发射极电极11高的电位，使栅电极50的电位大于等于阈值电压(Vth)。由此，在基极区域30中，沿着栅极绝缘膜51形成反转层(沟道区域)。其结果，从集电极电极10朝向发射极电极11流过电流Ic。另外，从发射极电极11向集电极电极10流过电子电流，但在图3(a)、(b)中省略了其图示。
[0039]在额定下流过的电流小于图3(b)所示的饱和电流。因此，从集电极侧到达发射极区域40的电流经由发射极区域40被迅速地排出到发射极电极11。在额定下，即使在发射极区域40的旁边设置了绝缘膜60，也不易引起ON电阻的上升。
[0040]接下来，说明相比于图3(a)的状态而集电极-发射极间电压变高、在集电极-发射极之间流过饱和电流Icp的情况。
[0041]在该情况下，在集电极-发射极之间流过的电流比图3 (a)时变大。因此，如图3 (b)所示，从集电极侧到达发射极区域40的电流易于在发射极区域40内扩散。此处，在发射极区域40的侧部40w设置有绝缘膜60。因此，饱和电流Icp由于绝缘膜60的切断效果而易于存留在发射极区域40内。
[0042]由此，发射极区域40的电位上升，与发射极区域40相接的基极区域30的电位也由于发射极区域电位的上升而上升。其结果，看上去的栅电极50的电位降低。因此，沟道区域的宽度变窄，饱和电流的流动被抑制。即，在半导体装置I中，饱和电流被适当地抑制，使得不会过 剩地流过饱和电流而导致短路。
[0043]图4是示出第I实施方式的集电极-发射极间电压(Vce)和集电极-发射极间电流(Ic)的关系的图。
[0044]在图4中，示出了半导体装置1、和从半导体装置I取下了绝缘膜60的参考例的Vce-1c 曲线。
[0045]在马达驱动等中使用的逆变器电路中，有时由于某种主要原因，引起负载短路或者栅极信号的噪声所致的误ON动作等。在这样的情况下，有时栅极信号为ON状态，而直接向晶体管(例如，IGBT)施加电源电压。设想该情况，对于晶体管来说需要某种程度的短路耐量(；Esc)。
[0046]作为将短路耐量维持得较高的方法，有减小在元件短路时流过的最大电流值(短路电流:Isc)、或者延长直至破坏的时间(短路时间:Tsc)的方法。由此，确保针对外部保护电路的切断时间的余量。
[0047]此处，短路电流依赖于晶体管的ON状态的饱和电流(Icp)。即，只要降低饱和电流，就能够延长短路时间。其理由在于，在短路破坏起因于热破坏的情况下，存在Esc =IscXTsc的关系。
[0048]在从半导体装置I取下了绝缘膜60的参考例中，在流过饱和电流时，相比于半导体装置1，发射极区域40的电位不易上升。即，相比于半导体装置1，在参考例中，与没有绝缘膜60对应地，不易引起饱和电流的发射极区域40内的滞留效果。
[0049]相对于此，在半导体装置I中，从集电极侧到达发射极区域40的饱和电流Icp电流被绝缘膜60切断，易于滞留在发射极区域40内。
[0050]另外，作为降低短路电流的其他对策，有从额定时开始，较窄地形成沟道区域的方法。但是，在该方法中，额定下的元件的ON电阻等上升，而导通损耗变大。
[0051]这样，根据第I实施方式，发射极区域40的电位上升，与发射极区域40相接的基极区域30的电位也由于发射极区域电位的上升而上升，看上去的栅电极50的电位降低。其结果，沟道区域的宽度变窄，饱和电流的流动被抑制。这样，根据第I实施方式，实现了具有高的短路耐量的半导体装置。
[0052](第2实施方式)
[0053]图5是示出第2实施方式的半导体装置的示意的剖面图。
[0054]在半导体装置2中，绝缘膜60与集电极电极10之间的距离比发射极区域40与集电极电极10之间的距离短。即，绝缘膜60的下部处于比发射极区域40的下部更深的位置。
[0055]在半导体装置2中，相比于半导体装置I，与绝缘膜60向集电极电极10侧延伸对应地，在流过饱和电流时，发射极区域40中的饱和电流Icp的滞留效果进一步增加。因此，在半导体装置2中，相比于半导体装置1，发射极区域40的电位进一步上升。即，根据第2实施方式，实现了具有更高的短路耐量的半导体装置。
[0056](第3实施方式)
[0057]图6(a)以及图6(b)是示出第3实施方式的半导体装置的示意的剖面图。
[0058]在图6(a)以及图6(b)中示出放大了基极区域30和发射极区域40的样子。
[0059]在图6(a)所示的半导体装置3A中，发射极区域40具有在发射极电极11侧设置的低浓度区域40L、和在集电极电极10侧设置的高浓度区域40H。此处，低浓度区域40L的电阻率低于高浓度区域40H的电阻率。
[0060]另外，在图6 (b)所示的半导体装置3B中，关于发射极区域40的杂质浓度，发射极电极11侧比集电极电极10侧更低。例如，发射极区域40的杂质浓度从集电极电极10侧朝向发射极电极11侧变低。即，发射极区域40的电阻率从集电极电极10侧朝向发射极电极11侧逐渐变低。
[0061]通过这样的构造，发射极区域40内的饱和电流Icp的流动也被抑制。即，发射极区域40的电位进一步上升，实现了具有高的短路耐量的半导体装置。
[0062](第4实施方式)
[0063]图7(a)以及图7(b)是示出第4实施方式的半导体装置的示意的剖面图。
[0064]在图7(a)以及图7(b)中示出放大了基极区域30和发射极区域40的样子。
[0065]在图7 (a)所示的半导体装置4A中，关于栅电极50与绝缘膜60之间的距离，从集电极电极10朝向发射极电极11有分布。即，绝缘膜60的一部分向栅电极50侧突出。
[0066]另外，在图7(b)所示的半导体装置4B中，在栅电极50与绝缘膜60之间设置有绝缘膜60 (第3绝缘膜)。
[0067]通过这样的构造，发射极区域40内的饱和电流Icp的流动也被抑制。即，相比于半导体装置1，发射极区域40的电位进一步上升，实现了具有高的短路耐量的半导体装置。
[0068](第5实施方式)
[0069]另外，在发射极区域40中，也可以降低杂质元素的活性化率、将发射极区域40的电阻率设定得较高。通过这样的构造，发射极区域40内的饱和电流Icp的流动也被抑制，相比于半导体装置1，发射极区域40的电位进一步上升。另外，通过使发射极区域40成为包含多晶硅的区域，能够使饱和电流通电时的发射极区域40的电位进一步上升。其原因为，多晶硅比单晶硅的电阻率更高。这样，根据第5实施方式，实现了具有更高的短路耐量的半导体装置。
[0070]在上述实施方式中，表现为“部位A设置于部位B之上”时的“之上”，除了部位A与部位B接触而部位A设置于部位B之上的情况以外，还包括以部位A不与部位B接触而部位A设置于部位B的上方的情况这样的意思使用的情况。另外，“部位A设置于部位B之上”有时还应用于使部位A和部位B反转而部位A位于部位B之下的情况、部位A和部位B横向排列的情况。其原因为，即使使实施方式的半导体装置旋转，在旋转前后，半导体装置的构造也不会变化。
[0071]以上，参照具体例，说明了实施方式。但是，实施方式不限于这些具体例。即，关于这些具体例本领域技术人员实施适当的设计变更而得到的例子，只要具备实施方式的特征，也包含于实施方式的范围内。上述各具体例具备的各要素及其配置、材料、条件、形状、尺寸等不限于例示，能够适宜变更。
[0072]另外，关于上述各实施方式具备的各要素，只要技术上可能就能够复合，关于组合了它们的发明，只要包含实施方式的特征，就包含于实施方式的范围内。另外，在实施方式的思想的范畴内，只要是本领域技术人员，就能够想到各种变更例以及修正例，关于这些变更例以及修正例，也应理解为属于实施方式的范围内。
[0073]虽然说明了本发明的几个实施方式，但这些实施方式仅为例示，并不意图限定发明的范围。这些新的实施方式能够通过其他各种方式实施，能够在不脱离发明的要旨的范围内，进行各种省略、置换、变更。这些实施方式及其变形包含于发明的范围、要旨内，并且包含于权利要求书记载的发明和其均等范围内。
【主权项】
1.一种半导体装置，其特征在于，具备: 第I电极； 第2电极； 第I导电类型的第I半导体区域，设置于所述第I电极与所述第2电极之间； 第2导电类型的第2半导体区域，设置于所述第I半导体区域与所述第2电极之间；第I导电类型的第3半导体区域，设置于所述第2半导体区域与所述第2电极之间，杂质浓度高于所述第I半导体区域，与所述第2电极相接； 第3电极，隔着第I绝缘膜与所述第I半导体区域、所述第2半导体区域以及所述第3半导体区域相接；以及 第2绝缘膜，与所述第3电极夹着所述第3半导体区域。2.根据权利要求1所述的半导体装置，其特征在于， 所述第2绝缘膜与所述第2半导体区域相接。3.根据权利要求1或者2所述的半导体装置，其特征在于， 所述第2绝缘膜与所述第I电极之间的距离比所述第3半导体区域与所述第I电极之间的距离长。4.根据权利要求1或者2所述的半导体装置，其特征在于， 所述第2绝缘膜与所述第I电极之间的距离比所述第3半导体区域与所述第I电极之间的距离短。5.根据权利要求1或者2所述的半导体装置，其特征在于， 所述第3半导体区域具有: 低浓度区域，设置于所述第2电极侧；以及 高浓度区域，设置于所述第I电极侧。6.根据权利要求1或者2所述的半导体装置，其特征在于， 关于所述第3半导体区域的杂质浓度，所述第2电极侧比所述第I电极侧更低。7.根据权利要求1或者2所述的半导体装置，其特征在于， 在夹着所述第3半导体区域的所述第3电极以及所述第2绝缘膜中， 关于所述第3电极与所述第2绝缘膜之间的距离，从所述第I电极朝向所述第2电极有分布。8.根据权利要求1或者2所述的半导体装置，其特征在于， 在所述第3电极与所述第2绝缘膜之间还具备第3绝缘膜。
【专利摘要】本发明提供耐受性高的半导体装置。实施方式的半导体装置具备：第1电极；第2电极；第1导电类型的第1半导体区域，设置于所述第1电极与所述第2电极之间；第2导电类型的第2半导体区域，设置于所述第1半导体区域与所述第2电极之间；第1导电类型的第3半导体区域，设置于所述第2半导体区域与所述第2电极之间，杂质浓度高于所述第1半导体区域，与所述第2电极相接；第3电极，隔着第1绝缘膜与所述第1半导体区域、所述第2半导体区域以及所述第3半导体区域相接；以及第2绝缘膜，与所述第3电极夹着所述第3半导体区域。
【IPC分类】H01L29/08, H01L29/739, H01L29/78, H01L29/06
【公开号】CN104900687
【申请号】CN201410302978
【发明人】内城竜生
【申请人】株式会社东芝
【公开日】2015年9月9日
【申请日】2014年6月30日
【公告号】US20150255586
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