半导体元件及其制作方法
半导体元件及其制作方法
【技术领域】
[0001]本发明涉及半导体元件及其制作方法，特别是涉及具有埋藏区(buried reg1n)的半导体元件及其制作方法。
【背景技术】
[0002]超高压(Ultra-high voltage，Ultra-HV)半导体元件已广泛使用于显示元件、便携式元件以及许多其他应用之中。超高压半导体元件的设计目标包括较高的崩溃电压和较低的特征导通电阻(specific on-resistance)。然而，超高压半导体元件的特征导通电阻受限于元件N型渐层扩散区(n-grade reg1n)和P型顶部反射(p_top reject1n)之间的交互作用。
【发明内容】
[0003]根据本说明书的一实施例，一种半导体元件包括具有第一电性的一基材、具有第二电性并形成于基材之中的一高压阱区、形成于高压阱区中的一漂移区、形成于高压阱区中且与漂移区隔离的一漏极，以及具有第一电性且形成在高压阱区中，且位于漂移区和漏极之间的一埋藏区。
[0004]根据本说明书的另一实施例，提供一种半导体元件的制作方法，此方法包括:提供具有第一电性的基材；在基材之中形成具有第二电性的一高压阱区、在高压阱区中形成一漂移区、在高压阱区中形成一漏极使其与漂移区隔离，以及在高压阱区中形成具有第一电性的一埋藏区，使其位于漂移区和漏极之间。
[0005]所附附图包含于说明书中，并构成说明书内容的一部分，用来描会所揭露的实施例，并且和相关文字说明一起用来解释并描述该实施例的详细技术内容。
【附图说明】
[0006]图1为根据本发明的一实施例所绘示的超高压半导体元件的结构剖面示意图；
[0007]图2A至图2M为根据本发明的一实施例所绘示的制作图1的超高压半导体元件的一系列工艺结构剖面示意图；
[0008]图3为绘示图1所示的元件以及作为比较例的另一元件的漏极特性曲线图；
[0009]图4为绘示图1所示的元件以及作为比较例的另一元件的漏极特性曲线图；
[0010]图5为根据本发明的一实施例所绘示的元件部分结构剖面放大图；
[0011]图6为根据本发明的一实施例所绘示的绝缘栅双极型晶体管(Insulated-GateBipolar Transistor，IGBT)的结构剖面示意图；以及
[0012]图7为根据本发明的一实施例所绘示的超高压二极管的结构剖面示意图。
[0013]【符号说明】
[0014]10:超高压半导体元件 60:绝缘栅双极型晶体管
[0015]70:超高压二极管100:基材
[0016]110:高压N型阱区115:第一 P型阱区
[0017]116:第二 P型阱区120:漂移区
[0018]125:P型顶部区130:N型渐层扩散区
[0019]135:掺杂区140:绝缘层
[0020]141:第一场氧化物部分142:第二场氧化物部分
[0021]143:第三场氧化物部分144:第四场氧化物部分
[0022]150:栅氧化层155:栅极层
[0023]160:间隙壁165:第一 N+ 区
[0024]166:第二 N+ 区170:第一 P+ 区
[0025]171:第二 P+区180:层间介电层
[0026]190:接触层191:第一接触部分
[0027]192:第二接触部分193:第三接触部分
[0028]194:第四接触部分200:基材
[0029]210:高压N型阱区215:第一 P型阱区
[0030]216:第二 P型阱区220:漂移区
[0031]225’:P型顶部区230’:N型渐层扩散区
[0032]235’:掺杂区240:场氧化物层
[0033]241:第一场氧化物部分242:第二场氧化物部分
[0034]243:第三场氧化物部分244:第四场氧化物部分
[0035]250:栅氧化层255:栅极层
[0036]260:间隙壁265:第一 N+ 区
[0037]266:第二 N+ 区270:第一 P+ 区
[0038]271:第二 P+区280:层间介电层
[0039]281:第一开口282:第二开口
[0040]283:第三开口284:第四开口
[0041]285:第五开口290:接触层
[0042]291:第一接触部分292:第二接触部分
[0043]293:第三接触部分294:第四接触部分
[0044]310:横坐标320:纵坐标
[0045]330:曲线340:曲线
[0046]410:横坐标420:纵坐标
[0047]430:曲线440:曲线
[0048]665:P+ 区700:接触层
[0049]Vgs:栅极和源极之间的电压Vbs:块材-源极电压
[0050]Vds:漏极和源极之间的电压
[0051]Ids:漏极和源极之间的电流
[0052]S1:掺杂区的左侧边缘和P型顶部区的右侧边缘之间的距离
[0053]S2:掺杂区的右侧边缘和第二场氧化物部分的右侧边缘之间的距离
【具体实施方式】
[0054]为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明作进一步的详细说明。
[0055]图1为根据本发明的一实施例所绘示的超高压半导体元件(以下简称元件10)的结构剖面示意图。在本实施例中，元件10为一种N型横向扩散金属-氧化物-半导体(Lateral Diffused Metal Oxide Semiconductor，LDMOS)元件。如图1 所绘不，元件 10包括P型基材(P-型硅块材/P-型磊晶)100以及形成于基材100中的高压N型阱区(HVNW) 110。基材100可以是由娃材质的P型块材(P-type bulk silicon material)、P_型嘉晶或P型绝缘层上覆娃(Silicon-On-1nsulator，SOI)材料所构成。第一 P型讲区(PW) 115形成于高压N型阱区110之中，并且与高压N型阱区110的左侧边缘隔离。第一 P型阱区115构成元件10的源极阱区。第二 P型阱区116形成于高压N型阱区110之外，并邻接高压N型阱区110的左侧边缘。第二 P型阱区116构成元件10的块状阱区(bulk well)。漂移区120形成于高压N型阱区110之外，并邻接高压N型阱区110的右侧边缘。漂移区120包括P型顶部区125和形成于P型顶部区125上方的N型渐层扩散区130。绝缘层140形成于基材100之上。绝缘层140可以是由场氧化物(field oxide,FOX)所构成。以下所述的绝缘层140可称为场氧化物层140。场氧化物层140包括一个覆盖高压N型阱区110的右侧部分的第一场氧化物部分141、覆盖漂移区120的第二场氧化物部分142、覆盖位于第一P型阱区115和第二 P型阱区116间的高压N型阱区110的左侧边缘部分的第三场氧化物部分143，以及覆盖第二 P型阱区116的左侧边缘部分的第四场氧化物部分144。栅氧化层150形成在第一 P型阱区115的右侧边缘部分之上。栅极层155形成于栅氧化层150之上。间隙壁(spacer) 160形成于栅极层155的侧壁上。第一 N型重掺杂区165 (以下简称第一N+区165)形成于高压N型阱区110之中，并且与漂移区120的右侧边缘隔离。第一 N+区165构成元件10的漏极区。第二 N型重掺杂区166 (以下简称第二 N+区166)形成于第一P型阱区115之中，并邻接于栅极层155的左侧边缘。第一 P型重掺杂区170 (以下简称第一P+区170)形成于第一 P型阱区115之中，并邻接于第二 N+区166的左侧边缘。第二 N+区166和第一 P+区170共同构成元件10的源极区。第二 P型重掺杂区171 (以下简称第二P+区171)形成于第二 P+区116中，并构成元件10的块状阱区。层间介电层(InterlayerDielectric, ILD) 180形成于基材100之上。提供一接触层190，例如一金属层M1，形成于层间介电层180之上。接触层190具有多个彼此隔离的接触部分，通过形成在层间介电层180中的不同开口，分别用来电性接触形成于基材中的结构的不同部分。具体来说，接触层190包括电性接触第一 N+区165的第一接触部分191、电性接触栅极层155的第二接触部分192、电性接触第二 N+区166和第一 P+区170的第三接触部分193，以及电性接触第二P+区171的第四接触部分194。额外的层间介电层和接触层可以形成于基材100之上。
[0056]元件10还包括P型埋藏区135 (以下简称「掺杂区」135)，形成于用来构成元件10的漏极的漂移区120和第一 N+区165之间，并且靠近漂移区120的底 部。在一个没有形成掺杂区135的超高压元件中，N型渐层扩散区130的最大掺杂浓度受限于P型顶部区125的掺杂浓度。因此，此种超高压元件很难达到具有较高崩溃电压和较低的特征导通电阻的效果。而另一方面，根据本发明的一实施例，因为元件10包括位于漂移区120和第一 N+区165之间的掺杂区135，可帮忙形成完整的空乏区(deplet1n reg1n)。因此，可以降低P型顶部区125的掺杂浓度或提高N型渐层扩散区130的掺杂浓度，因而具有降低特征导通电阻的效果。
[0057]图2A至图2M为根据本发明的一实施例所绘示的制作图1的元件10的一系列工艺结构剖面示意图。
[0058]首先，请参照图2A，提供P型基材(P-型硅块材P-型磊晶)200。基材200可以是由娃材质的P型块材(p-type bulk silicon material)、P-型嘉晶或P型绝缘层上覆娃(Silicon-On-1nsulator，SOI)材料所构成。高压N型讲区210形成于基材100中，并且由基材200顶部表面向下延伸。高压N型讲区210通过光成像工艺(photolithographyprocess)所形成，其先在基材200中定义出欲形成高压N型阱区210的区域，再通过离子掺杂工艺，将N型掺质(例如，磷或砷离子)掺杂到所定义的区域；并通过热工艺将掺杂的掺杂物驱入基材200中。
[0059]请参照图2B，在高压N型阱区210之中形成第一 P型阱区215，靠近高压N型阱区210的左侧边缘。第二 P型阱区216形成于基材200之中，高压N型阱区210之外，并邻接高压N型阱区210的边缘部分。第一 P型阱区215和第二 P型阱区216通过光成像工艺所形成，其先在基材200中定义出欲形成第一 P型阱区215和第二 P型阱区216的区域，再通过离子掺杂工艺，将P型掺质(例如，硼离子)掺杂到所定义的区域；并通过热工艺将掺杂的掺杂物驱入至预定的深度。
[0060]请参照图2C，在高压N型阱区210中形成P型顶部区225’，由高压N型阱区210的顶部表面向下延伸。P型顶部区225’位于第一 P型阱区215右侧边缘上方，并且比第一P型阱区215还远离高压N型阱区210的左侧边缘。P型顶部区225’通过光成像工艺所形成，其先定义出欲形成P型顶部区225’的区域，再通过离子掺杂工艺，将P型掺杂物(例如，硼离子)掺杂到所定义的区域。
[0061]请参照图2D，在高压N型阱区210中形成N型渐层扩散区230’，由高压N型阱区210的顶部表面向下延伸，并且垂直(沿着基材200的厚度方向)对准P型顶部区225’。N型渐层扩散区230’通过光成像工艺所形成，其先定义出欲形成N型渐层扩散区230’的区域，再通过离子掺杂工艺，将N型掺杂物(例如，磷或砷离子)掺杂到所定义的区域。P型顶部区225’的深度大于N型渐层扩散区230’的深度。
[0062]请参照图2E，在高压N型阱区210中形成P型埋藏掺杂区235’，并靠近P型顶部区225’右侧边缘的下方，且比P型顶部区225’还远离第一 P型阱区215。P型埋藏掺杂区235’通过光成像工艺所形成，其先定义出欲形成P型埋藏掺杂区235’的区域，再通过离子掺杂工艺，将P型掺杂物(例如，硼离子)掺杂到所定义的区域。P型埋藏掺杂区235’的掺杂能量和掺杂剂量是可变动的，其取绝于工艺设计的考量。形成P型埋藏掺杂区235’的离子掺杂工艺的掺杂能量，大于形成P型顶部区225’的离子掺杂工艺的掺杂能量，以及形成N型渐层扩散区230’的离子掺杂工艺的掺杂能量。因此，P型埋藏掺杂区235’埋藏在高压N型阱区210之中，而非形成于高压N型阱区210的表面。
[0063]请参照图2F，在基材200的表面上形成场氧化物层240形式的绝缘层。场氧化物层240包括一个覆盖高压N型阱区210的右侧部分的第一场氧化物部分241、覆盖P型顶部区225’和N型渐层扩散区230’的第二场氧化物部分242、覆盖位于第一 P型阱区215和第二P型阱区216间的高压N型阱区210的左侧边缘部分的第三场氧化物部分243，以及覆盖第二 P型阱区216的左侧边缘部分的第四场氧化物部分244。场氧化物层240通过用来沉积，例如沉积氮化硅的沉积工艺、用来定义出欲形成场氧化物层240的区域的光成像工艺、用来移除所定义区域中的氮化硅的蚀刻工艺，以及用来在所定义区域中形成场氧化物层240的热氧化工艺所形成。在形成场氧化物层240的热氧化工艺中，P型顶部区225’中的P型掺质、N型渐层扩散区230’中的N型掺杂物以及P型埋藏掺杂区235’中的P型掺杂物会被驱入高压N型阱区210中的预定深度，而分别形成P型顶部区225’、N型渐层扩散区230’以及P型埋藏掺杂区235’。使P型顶部区225’和N型渐层扩散区230’共同构成漂移区220。
[0064]请参照图2G，在图2F所绘示未被场氧化物层240所覆盖的结构的表面部分上形成栅氧化层250。也就是说，将栅氧化层250形成于第一场氧化物部分241、第二场氧化物部分242、第三场氧化物部分243，以及第四场氧化物部分244之间。栅氧化层250是通过形成牺牲氧化层的牺牲氧化工艺、移除牺牲氧化层的清洁工艺以及形成栅氧化层250的氧化工艺所形成。
[0065]请参照图2H，在栅氧化层250之上形成栅极层255，覆盖第二场氧化物部分242的左侧部分以及第一 P型阱区215的右侧部分。栅极层255可以包括，例如，多晶硅层和形成于多晶娃层上的娃化鹤(tungsten silicide)层。栅极层255通过用来在整个基材上沉积多晶硅层和硅化钨层的沉积工艺、用来定义出欲形成栅极层255的区域的光成像工艺，以及用来移除所定义区域以外的多晶硅层和硅化钨的蚀刻工艺所形成。
[0066]请参照图21，间隙壁260形成于栅极层255的侧壁上。间隙壁260是由，例如四乙基娃氧烧(Tetraethoxysilane, TE0S)薄膜所构成。间隙壁260是通过用来沉积四乙基娃氧烷薄膜的沉积工艺、用来定义出欲形成间隙壁260的区域的光成像工艺，以及用来移除所定义区域以外的四乙基硅氧烷薄膜的蚀刻工艺所形成。在形成间隙壁260之后，在通过蚀刻移除栅氧化层250除了位于间隙壁260和栅极层255下方的其他部分。
[0067]请参照图2J，在高压N型阱区210之中形成第一 N型重掺杂区265 (以下简称第一 N+区265)，并使其位于第一场氧化物部分241和第二场氧化物部分242之间。在第一 P型阱区215之中形成第二 N型重掺杂区266 (以下简称第二 N+区266)，使其邻接于栅极层255的左侧边缘，并位于左侧间隙壁260的下方。第一 N+区265和第二 N+区266通过用来定义出欲形成第一 N+区265和第二 N+区266的区域的光成像工艺，以及用来将N型掺杂物(例如，磷或砷离子)掺杂到所定义区域的离子掺杂工艺所形成。
[0068]请参照图2K，在第一 P型阱区215之中形成第一 P型重掺杂区270 (以下简称第一P+区270)，并邻接于第二 N+区266的左侧边缘。在第二 P+区216中形成第二 P型重掺杂区271 (以下简称第二 P+区271)，并位于第三场氧化物部分243和第四场氧化物部分244之间。第一 P+区270和第二 P+区271是通过用来定义出欲形成第一 P+区270和第二 P+区271的区域的光成像工艺，以及用来将P型掺杂物(例如，硼离子)掺杂到所定义区域的离子掺杂工艺所形成。
[0069]请参照图2L，在图2K所绘示的结构的整个表面上形成层间介电层280。层间介电层280包括垂直对准第一 N+区265的第一开口 281、垂直对准栅极层255的第二开口 282、垂直对准第二 N+区266的第三开口 283、垂直对准第一 P+区270的第四开口 284以及垂直对准第二 P+区271的第五开口 285。层间介电层280可以包括未掺杂硅玻璃(UndopedSilicate Glass,USG)和 / 或硼娃酸玻璃(Borophosphosilicate Glass,BPSG) ο 层间介电层280通过用来沉积未掺杂硅玻璃层和/或硼硅酸玻璃层的沉积工艺、用来定义出欲形成层间介电层280的区域的光成像工艺，以及用来移除所定义区域以外的未掺杂硅玻璃层和/或硼硅酸玻璃层以定义开口 281至285的蚀刻工艺所形成。
[0070]请参照图2M，在图2L所绘示的结构上形成接触层(Ml) 290。接触层290包括电性接触第一 N+区265的第一接触部分291、电性接触栅极层255的第二接触部分292、电性接触第二 N+区266和第一 P+区270的第三接触部分293，以及电性接触第二 P+区271的第四接触部分294。接触层290可以由任何导电材质，例如铝、铜或铜铝合金所构成。接触层290通过用来沉积金属层的沉积工艺、用来定义出欲形成接触层290的区域的光成像工艺，以及用来移除所定义区域以外的金属层的蚀刻工艺所形成。
[0071]图3为绘示图1所示具有掺杂区135的元件10以及作为比较例的另一元件的漏极特性曲线图。在图3中，横坐标310代表漏极和源极的 间的电压Vds(即，施加于作为漏极区的第一 N+区165和作为源极区的第二 N+区166和第一 P+区170之间的电压);纵坐标320代表漏极和源极之间的电流Ids。曲线330代表元件10的电压Vds和电流I ds特性。曲线340代表比较例的元件的电压Vds和电流I ds特性。比较例的元件除了不包含掺杂区135之外，其具有与元件10类似的结构。图3中，在横坐标310上通过漏极-源极电压值(V)所表示的漏极和源极之间的电压Vds，在OV至800V之间变动；栅极和源极之间的电压Vgs (即，施加于栅极层155和作为源极区的第二 N+区166和第一 P+区170之间的电压)以及块材(基材)_源极电压即，施加于作为块材区的第二 P+区171和作为源极区的第二 N+区166和第一 P+区170之间的电压)保持在0V。如图3所绘示，元件10和比较例的元件的截止崩溃电压(off-breakdown voltage)都超过700V。因此，元件10具有与比较例的元件几近相同的截止崩溃电压。
[0072]图4为绘示图1所示元件10以及作为比较例的元件的漏极特性曲线图。在图4中，横坐标410代表漏极和源极之间的电压Vds;纵坐标420代表漏极和源极之间的电流I ds。曲线430代表元件10的电压Vds和电流I ds特性。曲线440代表比较例的元件的电压V &和电流Ids特性。比较例的元件除了不包含掺杂区135之外，其具有与元件10类似的结构。图4中，在横坐标410上通过漏极-源极电压值(V)的漏极和源极之间的电压Vds，在OV至2V之间变动；栅极和源极之间的电压Vgs保持在20V。如图4所绘示，在相同漏极-源极电压Vds (例如，IV)之下，纵坐标420所显示的元件10的漏极-源极电流1&大于比较例的漏极-源极电流。元件10的特征导通电阻相较于比较例有约大于11.9%的改善程度。因此，当比较例和元件10具有相同的截止崩溃电压时，元件10具有较低的特征导通电阻值。
[0073]在图1所绘示的元件10中，掺杂区135在高压N型阱区110中的深度和宽度可以随着各种设计的考量加以变化。
[0074]图5为根据本发明的一实施例所绘示的元件10的的部分结构剖面放大图。根据图5，将掺杂区135的左侧边缘和P型顶部区125的右侧边缘之间的距离定义为SI ;将掺杂区135的右侧边缘和第二场氧化物部分142的右侧边缘之间的距离定义为S2。距离SI和S2可以随着各种设计的考量加以变化。在一些实施例中，距离SI和S2的值可以是任何正数、复数或零。也就是说，掺杂区135的左侧边缘可以后缩而不与P型顶部区125的右侧边缘重叠；或者是向前延伸而与P型顶部区125的右侧边缘重叠；亦或垂直对准P型顶部区125的右侧边缘。另外，掺杂区135的右侧边缘可以后缩进入、向前延伸超出或垂直对准第二场氧化物部分142的右侧边缘。另外，掺杂区135的深度和宽度可以随着各种设计的考量加以变化。在一些实施例中，掺杂区135的上方边缘比漂移区120的底部还要深。
[0075]虽然前述实施例都是以图1所绘示以及由图2A至第2M图的方法所制备的N型横向扩散金属-氧化物-半导体元件元件10来进行描述，本技术领域技术人员当理解，相同的技术概念也是用于P型横向扩散金属-氧化物-半导体元件元件。本技术领域技术人员也当理解，相同的技术概念也是用于其他半导体元件，例如绝缘栅双极型晶体管(Insulated-Gate Bipolar Transistor, IGBT)元件或二极管，及其制作方法。
[0076]图6为根据本发明的一实施例所绘示的绝缘栅双极型晶体管60的结构剖面示意图。绝缘栅双极型晶体管60的结构与元件10类似的结构，差别在于元件10的第一 N+区165被用来构成绝缘栅双极型晶体管60的漏极区的P+区665所取代。
[0077]图7为根据本发明的一实施例所绘示的超高压二极管70的结构剖面示意图。超高压二极管70的结构与元件10类似的结构，差别在于超高压二极管70的接触层700包括与第二 N+区166、第一 P+区170及第二 P+区171电性接触的接触部分701。
[0078]以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【主权项】
1.一种半导体元件，包括: 一基材，具有一第一电性；以及 一高压阱区，具有一第二电性并形成于该基材之中； 一漂移区，形成于该高压阱区中； 一漏极区，形成于该高压阱区中且与该漂移区隔离；以及 一埋藏区，具有该第一电性且形成在该高压阱区中，位于该漂移区和该漏极之间。2.如权利要求1所述的半导体元件，其中该第一电性为P型，该第二电性为N型，且该漂移区包括: 一P型顶部区；以及 一 N型渐层扩散区，形成于该P型顶部区上方。3.如权利要求1所述的半导体元件，其中该第一电性为N型，该第二电性为P型。4.如权利要求1所述的半导体元件，其中该半导体元件为一横向扩散金属-氧化物-半导体(Lateral Diffused Metal Oxide Semiconductor，LDMOS)元件，且该漏极区具有该第二电性。5.如权利要求1所述的半导体元件，其中该半导体元件为一绝缘栅双极型晶体管(Insulated-Gate Bipolar Transistor，IGBT)，且该漏极区具有该第一电性。6.如权利要求1所述的半导体元件，其中该半导体元件为一二极管。7.如权利要求1所述的半导体元件，还包括一绝缘层，形成于该漂移区之上； 其中该埋藏区与该绝缘层的一边缘部分重叠；且 该埋藏区与该漂移区重叠或未重叠。8.如权利要求1所述的半导体元件，还包括: 一源极阱区，具有该第一电性，形成于该高压阱区之中，位于该漂移区的一第一侧边，该第一侧边位于形成该漏极区的一第二侧边的相反一侧；以及一源极区，形成于该源极阱区之中。9.如权利要求8所述的半导体元件，还包括: 一栅氧化层，形成于该基材之上，位于该源极区和该漏极之间；以及 一栅极层，位于该栅氧化层之上。10.如权利要求1所述的半导体元件，还包括: 一层间介电层(Interlayer Dielectric，ILD)，形成于该基材之上；以及 一接触层，形成于该层间介电层之上。11.一种半导体元件的制作方法，包括: 提供具有一第一电性的一基材；以及 在该基材的中形成具有一第二电性的一高压阱区； 在该高压阱区中形成一漂移区； 在陔高压阱区中形成一漏极区，使陔漏极区与该漂移区隔离；以及 该高压阱区中形成具有该第一电性的一埋藏区，使该埋藏区位于该漂移区和该漏极之间。12.如权利要求11所述的半导体元件的制作方法，其中该第一电性为P型，该第二电性为N型。13.如权利要求11所述的半导体元件的制作方法，其中该第一电性为N型，该第二电性为P型。14.如权利要求11所述的半导体元件的制作方法，其中该半导体元件为一横向扩散金属-氧化物-半导体元件，且形成该漏极区的步骤，包括形成具有该第二电性的该漏极区。15.如权利要求11所述的半导体元件的制作方法，其中该半导体元件为一绝缘栅双极型晶体管，且形成该漏极区的步骤，包括形成具有该第一电性的该漏极区。16.如权利要求11所述的半导体元件的制作方法，其中形成该漏极区的步骤包括: 在该高压阱区中形成具有该第一电性的一P型顶部区；以及 在该P型顶部区的上方形成具有该第二电性的一渐层扩散区。17.如权利要求11所述的半导体元件的制作方法，还包括: 在该高压阱区之中形成具有该第一电性的一源极阱区，使该源极阱区位于该漂移区的一第一侧边，其中该第一侧边为位于形成该漏极区的一第二侧边的相反一侧；以及在该源极阱区之中形成一源极区。18.如权利要求17所述的半导体元件的制作方法，还包括: 在该基材之上形成一栅氧化层，使该栅氧化层位于该源极区和该漏极之间；以及 在该栅氧化层之上形成一栅极层。19.如权利要求11所述的半导体元件的制作方法，还包括: 在陔基材之上形成一层间介电层；以及 在该层间介电层之上形成一接触层。20.如权利要求11所述的半导体元件的制作方法，其中形成该埋藏区的步骤，包括将具有该第一电性的一掺杂物掺入位于该高压阱区中的一定义区中。
【专利摘要】本发明公开了一种半导体元件包括具有第一电性的一基材、具有第二电性并形成于基材之中的一高压阱区、形成于高压阱区中的一漂移区、形成于高压阱区中且与漂移区隔离的一漏极，以及具有第一电性、形成在高压阱区中且位于漂移区和漏极之间的一埋藏区。
【IPC分类】H01L29/06, H01L29/861, H01L21/331, H01L21/329, H01L29/739
【公开号】CN104900691
【申请号】CN201510260892
【发明人】简郁芩, 詹景琳
【申请人】旺宏电子股份有限公司
【公开日】2015年9月9日
【申请日】2015年5月21日
【技术领域】
[0001]本发明涉及半导体元件及其制作方法，特别是涉及具有埋藏区(buried reg1n)的半导体元件及其制作方法。
【背景技术】
[0002]超高压(Ultra-high voltage，Ultra-HV)半导体元件已广泛使用于显示元件、便携式元件以及许多其他应用之中。超高压半导体元件的设计目标包括较高的崩溃电压和较低的特征导通电阻(specific on-resistance)。然而，超高压半导体元件的特征导通电阻受限于元件N型渐层扩散区(n-grade reg1n)和P型顶部反射(p_top reject1n)之间的交互作用。
【发明内容】
[0003]根据本说明书的一实施例，一种半导体元件包括具有第一电性的一基材、具有第二电性并形成于基材之中的一高压阱区、形成于高压阱区中的一漂移区、形成于高压阱区中且与漂移区隔离的一漏极，以及具有第一电性且形成在高压阱区中，且位于漂移区和漏极之间的一埋藏区。
[0004]根据本说明书的另一实施例，提供一种半导体元件的制作方法，此方法包括:提供具有第一电性的基材；在基材之中形成具有第二电性的一高压阱区、在高压阱区中形成一漂移区、在高压阱区中形成一漏极使其与漂移区隔离，以及在高压阱区中形成具有第一电性的一埋藏区，使其位于漂移区和漏极之间。
[0005]所附附图包含于说明书中，并构成说明书内容的一部分，用来描会所揭露的实施例，并且和相关文字说明一起用来解释并描述该实施例的详细技术内容。
【附图说明】
[0006]图1为根据本发明的一实施例所绘示的超高压半导体元件的结构剖面示意图；
[0007]图2A至图2M为根据本发明的一实施例所绘示的制作图1的超高压半导体元件的一系列工艺结构剖面示意图；
[0008]图3为绘示图1所示的元件以及作为比较例的另一元件的漏极特性曲线图；
[0009]图4为绘示图1所示的元件以及作为比较例的另一元件的漏极特性曲线图；
[0010]图5为根据本发明的一实施例所绘示的元件部分结构剖面放大图；
[0011]图6为根据本发明的一实施例所绘示的绝缘栅双极型晶体管(Insulated-GateBipolar Transistor，IGBT)的结构剖面示意图；以及
[0012]图7为根据本发明的一实施例所绘示的超高压二极管的结构剖面示意图。
[0013]【符号说明】
[0014]10:超高压半导体元件 60:绝缘栅双极型晶体管
[0015]70:超高压二极管100:基材
[0016]110:高压N型阱区115:第一 P型阱区
[0017]116:第二 P型阱区120:漂移区
[0018]125:P型顶部区130:N型渐层扩散区
[0019]135:掺杂区140:绝缘层
[0020]141:第一场氧化物部分142:第二场氧化物部分
[0021]143:第三场氧化物部分144:第四场氧化物部分
[0022]150:栅氧化层155:栅极层
[0023]160:间隙壁165:第一 N+ 区
[0024]166:第二 N+ 区170:第一 P+ 区
[0025]171:第二 P+区180:层间介电层
[0026]190:接触层191:第一接触部分
[0027]192:第二接触部分193:第三接触部分
[0028]194:第四接触部分200:基材
[0029]210:高压N型阱区215:第一 P型阱区
[0030]216:第二 P型阱区220:漂移区
[0031]225’:P型顶部区230’:N型渐层扩散区
[0032]235’:掺杂区240:场氧化物层
[0033]241:第一场氧化物部分242:第二场氧化物部分
[0034]243:第三场氧化物部分244:第四场氧化物部分
[0035]250:栅氧化层255:栅极层
[0036]260:间隙壁265:第一 N+ 区
[0037]266:第二 N+ 区270:第一 P+ 区
[0038]271:第二 P+区280:层间介电层
[0039]281:第一开口282:第二开口
[0040]283:第三开口284:第四开口
[0041]285:第五开口290:接触层
[0042]291:第一接触部分292:第二接触部分
[0043]293:第三接触部分294:第四接触部分
[0044]310:横坐标320:纵坐标
[0045]330:曲线340:曲线
[0046]410:横坐标420:纵坐标
[0047]430:曲线440:曲线
[0048]665:P+ 区700:接触层
[0049]Vgs:栅极和源极之间的电压Vbs:块材-源极电压
[0050]Vds:漏极和源极之间的电压
[0051]Ids:漏极和源极之间的电流
[0052]S1:掺杂区的左侧边缘和P型顶部区的右侧边缘之间的距离
[0053]S2:掺杂区的右侧边缘和第二场氧化物部分的右侧边缘之间的距离
【具体实施方式】
[0054]为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明作进一步的详细说明。
[0055]图1为根据本发明的一实施例所绘示的超高压半导体元件(以下简称元件10)的结构剖面示意图。在本实施例中，元件10为一种N型横向扩散金属-氧化物-半导体(Lateral Diffused Metal Oxide Semiconductor，LDMOS)元件。如图1 所绘不，元件 10包括P型基材(P-型硅块材/P-型磊晶)100以及形成于基材100中的高压N型阱区(HVNW) 110。基材100可以是由娃材质的P型块材(P-type bulk silicon material)、P_型嘉晶或P型绝缘层上覆娃(Silicon-On-1nsulator，SOI)材料所构成。第一 P型讲区(PW) 115形成于高压N型阱区110之中，并且与高压N型阱区110的左侧边缘隔离。第一 P型阱区115构成元件10的源极阱区。第二 P型阱区116形成于高压N型阱区110之外，并邻接高压N型阱区110的左侧边缘。第二 P型阱区116构成元件10的块状阱区(bulk well)。漂移区120形成于高压N型阱区110之外，并邻接高压N型阱区110的右侧边缘。漂移区120包括P型顶部区125和形成于P型顶部区125上方的N型渐层扩散区130。绝缘层140形成于基材100之上。绝缘层140可以是由场氧化物(field oxide,FOX)所构成。以下所述的绝缘层140可称为场氧化物层140。场氧化物层140包括一个覆盖高压N型阱区110的右侧部分的第一场氧化物部分141、覆盖漂移区120的第二场氧化物部分142、覆盖位于第一P型阱区115和第二 P型阱区116间的高压N型阱区110的左侧边缘部分的第三场氧化物部分143，以及覆盖第二 P型阱区116的左侧边缘部分的第四场氧化物部分144。栅氧化层150形成在第一 P型阱区115的右侧边缘部分之上。栅极层155形成于栅氧化层150之上。间隙壁(spacer) 160形成于栅极层155的侧壁上。第一 N型重掺杂区165 (以下简称第一N+区165)形成于高压N型阱区110之中，并且与漂移区120的右侧边缘隔离。第一 N+区165构成元件10的漏极区。第二 N型重掺杂区166 (以下简称第二 N+区166)形成于第一P型阱区115之中，并邻接于栅极层155的左侧边缘。第一 P型重掺杂区170 (以下简称第一P+区170)形成于第一 P型阱区115之中，并邻接于第二 N+区166的左侧边缘。第二 N+区166和第一 P+区170共同构成元件10的源极区。第二 P型重掺杂区171 (以下简称第二P+区171)形成于第二 P+区116中，并构成元件10的块状阱区。层间介电层(InterlayerDielectric, ILD) 180形成于基材100之上。提供一接触层190，例如一金属层M1，形成于层间介电层180之上。接触层190具有多个彼此隔离的接触部分，通过形成在层间介电层180中的不同开口，分别用来电性接触形成于基材中的结构的不同部分。具体来说，接触层190包括电性接触第一 N+区165的第一接触部分191、电性接触栅极层155的第二接触部分192、电性接触第二 N+区166和第一 P+区170的第三接触部分193，以及电性接触第二P+区171的第四接触部分194。额外的层间介电层和接触层可以形成于基材100之上。
[0056]元件10还包括P型埋藏区135 (以下简称「掺杂区」135)，形成于用来构成元件10的漏极的漂移区120和第一 N+区165之间，并且靠近漂移区120的底 部。在一个没有形成掺杂区135的超高压元件中，N型渐层扩散区130的最大掺杂浓度受限于P型顶部区125的掺杂浓度。因此，此种超高压元件很难达到具有较高崩溃电压和较低的特征导通电阻的效果。而另一方面，根据本发明的一实施例，因为元件10包括位于漂移区120和第一 N+区165之间的掺杂区135，可帮忙形成完整的空乏区(deplet1n reg1n)。因此，可以降低P型顶部区125的掺杂浓度或提高N型渐层扩散区130的掺杂浓度，因而具有降低特征导通电阻的效果。
[0057]图2A至图2M为根据本发明的一实施例所绘示的制作图1的元件10的一系列工艺结构剖面示意图。
[0058]首先，请参照图2A，提供P型基材(P-型硅块材P-型磊晶)200。基材200可以是由娃材质的P型块材(p-type bulk silicon material)、P-型嘉晶或P型绝缘层上覆娃(Silicon-On-1nsulator，SOI)材料所构成。高压N型讲区210形成于基材100中，并且由基材200顶部表面向下延伸。高压N型讲区210通过光成像工艺(photolithographyprocess)所形成，其先在基材200中定义出欲形成高压N型阱区210的区域，再通过离子掺杂工艺，将N型掺质(例如，磷或砷离子)掺杂到所定义的区域；并通过热工艺将掺杂的掺杂物驱入基材200中。
[0059]请参照图2B，在高压N型阱区210之中形成第一 P型阱区215，靠近高压N型阱区210的左侧边缘。第二 P型阱区216形成于基材200之中，高压N型阱区210之外，并邻接高压N型阱区210的边缘部分。第一 P型阱区215和第二 P型阱区216通过光成像工艺所形成，其先在基材200中定义出欲形成第一 P型阱区215和第二 P型阱区216的区域，再通过离子掺杂工艺，将P型掺质(例如，硼离子)掺杂到所定义的区域；并通过热工艺将掺杂的掺杂物驱入至预定的深度。
[0060]请参照图2C，在高压N型阱区210中形成P型顶部区225’，由高压N型阱区210的顶部表面向下延伸。P型顶部区225’位于第一 P型阱区215右侧边缘上方，并且比第一P型阱区215还远离高压N型阱区210的左侧边缘。P型顶部区225’通过光成像工艺所形成，其先定义出欲形成P型顶部区225’的区域，再通过离子掺杂工艺，将P型掺杂物(例如，硼离子)掺杂到所定义的区域。
[0061]请参照图2D，在高压N型阱区210中形成N型渐层扩散区230’，由高压N型阱区210的顶部表面向下延伸，并且垂直(沿着基材200的厚度方向)对准P型顶部区225’。N型渐层扩散区230’通过光成像工艺所形成，其先定义出欲形成N型渐层扩散区230’的区域，再通过离子掺杂工艺，将N型掺杂物(例如，磷或砷离子)掺杂到所定义的区域。P型顶部区225’的深度大于N型渐层扩散区230’的深度。
[0062]请参照图2E，在高压N型阱区210中形成P型埋藏掺杂区235’，并靠近P型顶部区225’右侧边缘的下方，且比P型顶部区225’还远离第一 P型阱区215。P型埋藏掺杂区235’通过光成像工艺所形成，其先定义出欲形成P型埋藏掺杂区235’的区域，再通过离子掺杂工艺，将P型掺杂物(例如，硼离子)掺杂到所定义的区域。P型埋藏掺杂区235’的掺杂能量和掺杂剂量是可变动的，其取绝于工艺设计的考量。形成P型埋藏掺杂区235’的离子掺杂工艺的掺杂能量，大于形成P型顶部区225’的离子掺杂工艺的掺杂能量，以及形成N型渐层扩散区230’的离子掺杂工艺的掺杂能量。因此，P型埋藏掺杂区235’埋藏在高压N型阱区210之中，而非形成于高压N型阱区210的表面。
[0063]请参照图2F，在基材200的表面上形成场氧化物层240形式的绝缘层。场氧化物层240包括一个覆盖高压N型阱区210的右侧部分的第一场氧化物部分241、覆盖P型顶部区225’和N型渐层扩散区230’的第二场氧化物部分242、覆盖位于第一 P型阱区215和第二P型阱区216间的高压N型阱区210的左侧边缘部分的第三场氧化物部分243，以及覆盖第二 P型阱区216的左侧边缘部分的第四场氧化物部分244。场氧化物层240通过用来沉积，例如沉积氮化硅的沉积工艺、用来定义出欲形成场氧化物层240的区域的光成像工艺、用来移除所定义区域中的氮化硅的蚀刻工艺，以及用来在所定义区域中形成场氧化物层240的热氧化工艺所形成。在形成场氧化物层240的热氧化工艺中，P型顶部区225’中的P型掺质、N型渐层扩散区230’中的N型掺杂物以及P型埋藏掺杂区235’中的P型掺杂物会被驱入高压N型阱区210中的预定深度，而分别形成P型顶部区225’、N型渐层扩散区230’以及P型埋藏掺杂区235’。使P型顶部区225’和N型渐层扩散区230’共同构成漂移区220。
[0064]请参照图2G，在图2F所绘示未被场氧化物层240所覆盖的结构的表面部分上形成栅氧化层250。也就是说，将栅氧化层250形成于第一场氧化物部分241、第二场氧化物部分242、第三场氧化物部分243，以及第四场氧化物部分244之间。栅氧化层250是通过形成牺牲氧化层的牺牲氧化工艺、移除牺牲氧化层的清洁工艺以及形成栅氧化层250的氧化工艺所形成。
[0065]请参照图2H，在栅氧化层250之上形成栅极层255，覆盖第二场氧化物部分242的左侧部分以及第一 P型阱区215的右侧部分。栅极层255可以包括，例如，多晶硅层和形成于多晶娃层上的娃化鹤(tungsten silicide)层。栅极层255通过用来在整个基材上沉积多晶硅层和硅化钨层的沉积工艺、用来定义出欲形成栅极层255的区域的光成像工艺，以及用来移除所定义区域以外的多晶硅层和硅化钨的蚀刻工艺所形成。
[0066]请参照图21，间隙壁260形成于栅极层255的侧壁上。间隙壁260是由，例如四乙基娃氧烧(Tetraethoxysilane, TE0S)薄膜所构成。间隙壁260是通过用来沉积四乙基娃氧烷薄膜的沉积工艺、用来定义出欲形成间隙壁260的区域的光成像工艺，以及用来移除所定义区域以外的四乙基硅氧烷薄膜的蚀刻工艺所形成。在形成间隙壁260之后，在通过蚀刻移除栅氧化层250除了位于间隙壁260和栅极层255下方的其他部分。
[0067]请参照图2J，在高压N型阱区210之中形成第一 N型重掺杂区265 (以下简称第一 N+区265)，并使其位于第一场氧化物部分241和第二场氧化物部分242之间。在第一 P型阱区215之中形成第二 N型重掺杂区266 (以下简称第二 N+区266)，使其邻接于栅极层255的左侧边缘，并位于左侧间隙壁260的下方。第一 N+区265和第二 N+区266通过用来定义出欲形成第一 N+区265和第二 N+区266的区域的光成像工艺，以及用来将N型掺杂物(例如，磷或砷离子)掺杂到所定义区域的离子掺杂工艺所形成。
[0068]请参照图2K，在第一 P型阱区215之中形成第一 P型重掺杂区270 (以下简称第一P+区270)，并邻接于第二 N+区266的左侧边缘。在第二 P+区216中形成第二 P型重掺杂区271 (以下简称第二 P+区271)，并位于第三场氧化物部分243和第四场氧化物部分244之间。第一 P+区270和第二 P+区271是通过用来定义出欲形成第一 P+区270和第二 P+区271的区域的光成像工艺，以及用来将P型掺杂物(例如，硼离子)掺杂到所定义区域的离子掺杂工艺所形成。
[0069]请参照图2L，在图2K所绘示的结构的整个表面上形成层间介电层280。层间介电层280包括垂直对准第一 N+区265的第一开口 281、垂直对准栅极层255的第二开口 282、垂直对准第二 N+区266的第三开口 283、垂直对准第一 P+区270的第四开口 284以及垂直对准第二 P+区271的第五开口 285。层间介电层280可以包括未掺杂硅玻璃(UndopedSilicate Glass,USG)和 / 或硼娃酸玻璃(Borophosphosilicate Glass,BPSG) ο 层间介电层280通过用来沉积未掺杂硅玻璃层和/或硼硅酸玻璃层的沉积工艺、用来定义出欲形成层间介电层280的区域的光成像工艺，以及用来移除所定义区域以外的未掺杂硅玻璃层和/或硼硅酸玻璃层以定义开口 281至285的蚀刻工艺所形成。
[0070]请参照图2M，在图2L所绘示的结构上形成接触层(Ml) 290。接触层290包括电性接触第一 N+区265的第一接触部分291、电性接触栅极层255的第二接触部分292、电性接触第二 N+区266和第一 P+区270的第三接触部分293，以及电性接触第二 P+区271的第四接触部分294。接触层290可以由任何导电材质，例如铝、铜或铜铝合金所构成。接触层290通过用来沉积金属层的沉积工艺、用来定义出欲形成接触层290的区域的光成像工艺，以及用来移除所定义区域以外的金属层的蚀刻工艺所形成。
[0071]图3为绘示图1所示具有掺杂区135的元件10以及作为比较例的另一元件的漏极特性曲线图。在图3中，横坐标310代表漏极和源极的 间的电压Vds(即，施加于作为漏极区的第一 N+区165和作为源极区的第二 N+区166和第一 P+区170之间的电压);纵坐标320代表漏极和源极之间的电流Ids。曲线330代表元件10的电压Vds和电流I ds特性。曲线340代表比较例的元件的电压Vds和电流I ds特性。比较例的元件除了不包含掺杂区135之外，其具有与元件10类似的结构。图3中，在横坐标310上通过漏极-源极电压值(V)所表示的漏极和源极之间的电压Vds，在OV至800V之间变动；栅极和源极之间的电压Vgs (即，施加于栅极层155和作为源极区的第二 N+区166和第一 P+区170之间的电压)以及块材(基材)_源极电压即，施加于作为块材区的第二 P+区171和作为源极区的第二 N+区166和第一 P+区170之间的电压)保持在0V。如图3所绘示，元件10和比较例的元件的截止崩溃电压(off-breakdown voltage)都超过700V。因此，元件10具有与比较例的元件几近相同的截止崩溃电压。
[0072]图4为绘示图1所示元件10以及作为比较例的元件的漏极特性曲线图。在图4中，横坐标410代表漏极和源极之间的电压Vds;纵坐标420代表漏极和源极之间的电流I ds。曲线430代表元件10的电压Vds和电流I ds特性。曲线440代表比较例的元件的电压V &和电流Ids特性。比较例的元件除了不包含掺杂区135之外，其具有与元件10类似的结构。图4中，在横坐标410上通过漏极-源极电压值(V)的漏极和源极之间的电压Vds，在OV至2V之间变动；栅极和源极之间的电压Vgs保持在20V。如图4所绘示，在相同漏极-源极电压Vds (例如，IV)之下，纵坐标420所显示的元件10的漏极-源极电流1&大于比较例的漏极-源极电流。元件10的特征导通电阻相较于比较例有约大于11.9%的改善程度。因此，当比较例和元件10具有相同的截止崩溃电压时，元件10具有较低的特征导通电阻值。
[0073]在图1所绘示的元件10中，掺杂区135在高压N型阱区110中的深度和宽度可以随着各种设计的考量加以变化。
[0074]图5为根据本发明的一实施例所绘示的元件10的的部分结构剖面放大图。根据图5，将掺杂区135的左侧边缘和P型顶部区125的右侧边缘之间的距离定义为SI ;将掺杂区135的右侧边缘和第二场氧化物部分142的右侧边缘之间的距离定义为S2。距离SI和S2可以随着各种设计的考量加以变化。在一些实施例中，距离SI和S2的值可以是任何正数、复数或零。也就是说，掺杂区135的左侧边缘可以后缩而不与P型顶部区125的右侧边缘重叠；或者是向前延伸而与P型顶部区125的右侧边缘重叠；亦或垂直对准P型顶部区125的右侧边缘。另外，掺杂区135的右侧边缘可以后缩进入、向前延伸超出或垂直对准第二场氧化物部分142的右侧边缘。另外，掺杂区135的深度和宽度可以随着各种设计的考量加以变化。在一些实施例中，掺杂区135的上方边缘比漂移区120的底部还要深。
[0075]虽然前述实施例都是以图1所绘示以及由图2A至第2M图的方法所制备的N型横向扩散金属-氧化物-半导体元件元件10来进行描述，本技术领域技术人员当理解，相同的技术概念也是用于P型横向扩散金属-氧化物-半导体元件元件。本技术领域技术人员也当理解，相同的技术概念也是用于其他半导体元件，例如绝缘栅双极型晶体管(Insulated-Gate Bipolar Transistor, IGBT)元件或二极管，及其制作方法。
[0076]图6为根据本发明的一实施例所绘示的绝缘栅双极型晶体管60的结构剖面示意图。绝缘栅双极型晶体管60的结构与元件10类似的结构，差别在于元件10的第一 N+区165被用来构成绝缘栅双极型晶体管60的漏极区的P+区665所取代。
[0077]图7为根据本发明的一实施例所绘示的超高压二极管70的结构剖面示意图。超高压二极管70的结构与元件10类似的结构，差别在于超高压二极管70的接触层700包括与第二 N+区166、第一 P+区170及第二 P+区171电性接触的接触部分701。
[0078]以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【主权项】
1.一种半导体元件，包括: 一基材，具有一第一电性；以及 一高压阱区，具有一第二电性并形成于该基材之中； 一漂移区，形成于该高压阱区中； 一漏极区，形成于该高压阱区中且与该漂移区隔离；以及 一埋藏区，具有该第一电性且形成在该高压阱区中，位于该漂移区和该漏极之间。2.如权利要求1所述的半导体元件，其中该第一电性为P型，该第二电性为N型，且该漂移区包括: 一P型顶部区；以及 一 N型渐层扩散区，形成于该P型顶部区上方。3.如权利要求1所述的半导体元件，其中该第一电性为N型，该第二电性为P型。4.如权利要求1所述的半导体元件，其中该半导体元件为一横向扩散金属-氧化物-半导体(Lateral Diffused Metal Oxide Semiconductor，LDMOS)元件，且该漏极区具有该第二电性。5.如权利要求1所述的半导体元件，其中该半导体元件为一绝缘栅双极型晶体管(Insulated-Gate Bipolar Transistor，IGBT)，且该漏极区具有该第一电性。6.如权利要求1所述的半导体元件，其中该半导体元件为一二极管。7.如权利要求1所述的半导体元件，还包括一绝缘层，形成于该漂移区之上； 其中该埋藏区与该绝缘层的一边缘部分重叠；且 该埋藏区与该漂移区重叠或未重叠。8.如权利要求1所述的半导体元件，还包括: 一源极阱区，具有该第一电性，形成于该高压阱区之中，位于该漂移区的一第一侧边，该第一侧边位于形成该漏极区的一第二侧边的相反一侧；以及一源极区，形成于该源极阱区之中。9.如权利要求8所述的半导体元件，还包括: 一栅氧化层，形成于该基材之上，位于该源极区和该漏极之间；以及 一栅极层，位于该栅氧化层之上。10.如权利要求1所述的半导体元件，还包括: 一层间介电层(Interlayer Dielectric，ILD)，形成于该基材之上；以及 一接触层，形成于该层间介电层之上。11.一种半导体元件的制作方法，包括: 提供具有一第一电性的一基材；以及 在该基材的中形成具有一第二电性的一高压阱区； 在该高压阱区中形成一漂移区； 在陔高压阱区中形成一漏极区，使陔漏极区与该漂移区隔离；以及 该高压阱区中形成具有该第一电性的一埋藏区，使该埋藏区位于该漂移区和该漏极之间。12.如权利要求11所述的半导体元件的制作方法，其中该第一电性为P型，该第二电性为N型。13.如权利要求11所述的半导体元件的制作方法，其中该第一电性为N型，该第二电性为P型。14.如权利要求11所述的半导体元件的制作方法，其中该半导体元件为一横向扩散金属-氧化物-半导体元件，且形成该漏极区的步骤，包括形成具有该第二电性的该漏极区。15.如权利要求11所述的半导体元件的制作方法，其中该半导体元件为一绝缘栅双极型晶体管，且形成该漏极区的步骤，包括形成具有该第一电性的该漏极区。16.如权利要求11所述的半导体元件的制作方法，其中形成该漏极区的步骤包括: 在该高压阱区中形成具有该第一电性的一P型顶部区；以及 在该P型顶部区的上方形成具有该第二电性的一渐层扩散区。17.如权利要求11所述的半导体元件的制作方法，还包括: 在该高压阱区之中形成具有该第一电性的一源极阱区，使该源极阱区位于该漂移区的一第一侧边，其中该第一侧边为位于形成该漏极区的一第二侧边的相反一侧；以及在该源极阱区之中形成一源极区。18.如权利要求17所述的半导体元件的制作方法，还包括: 在该基材之上形成一栅氧化层，使该栅氧化层位于该源极区和该漏极之间；以及 在该栅氧化层之上形成一栅极层。19.如权利要求11所述的半导体元件的制作方法，还包括: 在陔基材之上形成一层间介电层；以及 在该层间介电层之上形成一接触层。20.如权利要求11所述的半导体元件的制作方法，其中形成该埋藏区的步骤，包括将具有该第一电性的一掺杂物掺入位于该高压阱区中的一定义区中。
【专利摘要】本发明公开了一种半导体元件包括具有第一电性的一基材、具有第二电性并形成于基材之中的一高压阱区、形成于高压阱区中的一漂移区、形成于高压阱区中且与漂移区隔离的一漏极，以及具有第一电性、形成在高压阱区中且位于漂移区和漏极之间的一埋藏区。
【IPC分类】H01L29/06, H01L29/861, H01L21/331, H01L21/329, H01L29/739
【公开号】CN104900691
【申请号】CN201510260892
【发明人】简郁芩, 詹景琳
【申请人】旺宏电子股份有限公司
【公开日】2015年9月9日
【申请日】2015年5月21日
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