垂直纳米线mos晶体管及其形成方法
垂直纳米线mos晶体管及其形成方法
【技术领域】
[0001]本发明涉及半导体制造领域，尤其涉及一种垂直纳米线MOS晶体管及其形成方法。
【背景技术】
[0002]随着集成电路密度的提高，半导体产品性能不断改善，成本持续下降，这得益于MOS (Metal-Oxide-Semiconductor)晶体管器件尺寸持续缩小。但当MOS晶体管器件尺寸缩小到纳米级，短沟道和亚阈性能快速退化。为了抑制MOS晶体管器件性能退化，使集成电路在纳米级仍具有良好性能，可以从器件结构方面进行创新。
[0003]基于纳米线的MOS晶体管器件中，由于沟道区纳米线膜呈圆柱形结构，消除了拐角效应，有利于器件亚阈性能的改进和可靠性的提高。因此纳米线MOS晶体管器件成为集成电路特征尺寸缩小到纳米尺度时，同时具备高集成度、低压和低功耗等优点的最具有前景的器件。
[0004]现有纳米线MOS晶体管器件分为平躺式(沟道平行于衬底表面)和垂直式(沟道垂直于衬底表面)。在绝缘体上半导体(SOI)制作平躺式纳米线MOS晶体管器件时，由于源漏厚度小，寄生电阻大；在体硅上制作平趟式纳米线MOS晶体管器件时，需要利用刻蚀技术将沟道下方掏空，再经过氧化和淀积工艺制作栅结构，然而由于阴影效应(shadow effect),掏空工艺难以实现均匀纳米线柱，并且容易引起细小纳米线柱断裂和垮塌。垂直纳米线MOS晶体管可以克服平躺式纳米线MOS晶体管器件寄生电阻大和纳米线柱断裂问题，并且易于实现均勻沟道和多层电路结构，有利于提闻电路集成度等优点。
[0005]然而，现有垂直纳米线MOS晶体管的形成方法中，不论基于体硅衬底还是S0I，都存在制备工艺复杂和制造成本高的问题，并且，所形成的垂直纳米线晶体管性能较低，垂直纳米线MOS晶体管及其形成方法仍然是业界亟待解决的一个难点问题。
【发明内容】
[0006]本发明解决的问题是提供一种垂直纳米线MOS晶体管及其形成方法，所述形成方法降低垂直纳米线MOS晶体管制备难度，降低成本，并且，所述形成方法形成的垂直纳米线MOS晶体管结构得到优化，性能提高。
[0007]为解决上述问题，本发明提供一种垂直围栅纳米线MOS晶体管的形成方法，包括:
[0008]提供半导体衬底，所述半导体衬底内具有阱区；
[0009]在所述阱区内形成第一重掺杂区，所述第一重掺杂区上表面与所述阱区上表面齐平;
[0010]在所述半导体衬底上表面形成单晶半导体层；
[0011]蚀刻所述单晶半导体层和部分厚度的所述第一重掺杂区，蚀刻后剩余的所述单晶半导体层作为垂直纳米线，蚀刻后剩余的所述第一重掺杂区分为第一子掺杂区和第二子掺杂区，所述第一子掺杂区的横截面与所述垂直纳米线的横截面相同；
[0012]在所述半导体衬底上表面、所述阱区上表面、所述第一重掺区上表面及所述垂直纳米线侧面形成介质层；
[0013]形成金属栅层包围位于所述垂直纳米线侧面的所述介质层；
[0014]在形成所述金属栅层之后，对所述垂直纳米线顶部进行重掺杂形成第二重掺杂区。
[0015]可选的，所述单晶半导体层的厚度范围为1nm?200nm。
[0016]可选的，所述单晶半导体层为单晶硅层，采用在氢气气氛中分解硅烷、二氯硅烷、三氯硅烷或四氯化硅的至少其中之一形成。
[0017]可选的，所述介质层的形成过程包括:在所述半导体衬底上表面、所述阱区上表面及所述第二子重掺区上表面形成第一层间介质层，所述第一层间介质层上表面低于所述第一子重掺杂区上表面，在所述第一层间介质层上表面和所述垂直纳米线侧面形成高K介质层。
[0018]可选的，在形成所述金属栅层后，且在形成所述第二重掺杂区之前，所述形成方法还包括:在所述金属栅层上形成第二层间介质层，所述第二层间介质层与所述垂直纳米线上表面齐平。
[0019]可选的，所述形成方法还包括:在所述第二重掺杂区上形成外延层。
[0020]可选的，所述形成方法还包括:依次蚀刻位于所述垂直纳米线其中一侧的所述第二层间介质层、金属栅层、高K介质层和第一层间介质层，直至形成暴露所述第二子掺杂区的沟槽。
[0021]可选的，所述形成方法还包括:形成第三层间介质层覆盖所述外延层和所述第二层间介质层，并填充满所述沟槽。
[0022]可选的，所述形成方法还包括:在所述外延层上形成第三层间介质层，所述第三层间介质层填充所述沟槽。
[0023]可选的，所述形成方法还包括:蚀刻所述第三层间介质层直至形成暴露所述第二子重掺杂区的第一凹槽和暴露所述外延层的第二凹槽，并在所述第一凹槽底部形成第一金属硅化物，在所述第二凹槽的底部形成第二金属硅化物，再采用导电材料填充所述第一凹槽形成第一导电插塞，并填充所述第二凹槽形成第二导电插塞。
[0024]可选的，所述形成方法还包括:在所述第三层间介质层中形成贯穿所述第三层间介质层且连接所述金属栅层的第三导电插塞。
[0025]可选的，所述第二重掺杂区的厚度范围为2nm?20nm。
[0026]为解决上述问题，本发明还提供了一种垂直纳米线MOS晶体管，包括:
[0027]半导体衬底，所述半导体衬底内具有阱区；
[0028]位于所述阱区内的第二子重掺杂区和位于所述第二子重掺杂区上的第一子重掺杂区；
[0029]位于所述第一子重掺杂区上的垂直纳米线；
[0030]位于所述半导体衬底上表面、所述阱区上表面、所述第一重掺区上表面及所述垂直纳米线侧面的介质层；
[0031]金属栅层，所述金属栅层包围位于所述垂直纳米线侧面的所述介质层；
[0032]位于所述垂直纳米线上的第二重掺杂区。
[0033]可选的，所述垂直纳米线的高度范围为1nm?200nm。
[0034]可选的，所述介质层包括位于所述第二子掺杂区上表面的第一层间介质层，所述第一层间介质层上表面低于所述第一子重掺杂区上表面，所述介质层还包括位于所述第一层间介质层上表面和所述垂直纳米线侧面的高K介质层。
[0035]可选的，所述晶体管还包括:位于所述金属栅层上的第二层间介质层，所述第二层间介质层与所述第二重掺杂区上表面齐平。
[0036]可选的，所述晶体管还包括:位于所述第二重掺杂区上的外延层，所述外延层部分位于所述第二层间介质层上表面。
[0037]可选的，所述晶体管还包括:第三层间介质层、第一导电插塞、第二导电塞插塞和第三导电插塞，所述第三层间介质层覆盖所述外延层和所述第二层间介质层，所述第一导电插塞贯穿所述第三层间介质层，并连接至所述第二子重掺杂区，所述第二导电塞插塞贯穿所述第三层间介质层，并连接至所述外延层，所述第三导电插塞贯穿所述第三层间介质层和第二层间介质层，并连接至所述金属栅层。
[0038]与现有技术相比，本发明的技术方案具有以下优点:
[0039]本发明的技术方案中，首先提供具有阱区的半导体衬底，并在所述阱区内形成第一重掺杂区，所述第一重掺杂区上表面与所述阱区上表面齐平，然后蚀刻所述单晶半导体层和部分厚度的所述第一重掺杂区，蚀刻后剩余的所述单晶半导体层作为垂直纳米线，蚀刻后剩余的所述第一重掺杂区分为第一子掺杂区和第二子掺杂区，后续的沟道区区域位于所形成的垂直纳米线内，并且沟道的长度方向为垂直纳米线所在的高度方向。由于垂直纳米线的高度由所述单晶半导体层的厚度决定，因此沟道的长度由单晶半导体层的厚度决定，而单晶半导体层的厚度由单晶半导体层的形成过程决定，因此形成的MOS晶体管中，沟道的长度并不是通过光刻决定的，即沟道长度不受光刻精度限制，并且所述形成方法的各步骤易于操作，简化了工艺，降低成本，适于大规模生产。
[0040]进一步,单晶半导体层的厚度为1nm?200nm。单晶半导体层的厚度决定后续形成的垂直纳米线的高度，因此单晶半导体层的厚度不宜大于200nm，以防止形成的垂直纳米线因高度太大而发生崩塌，并且防止工艺制作难度的增加。同时，单晶半导体层的厚度不宜小于10nm，如果单晶半导体层的厚度小于10nm，同样会造成工艺制作难度的增加，并且造成后续形成的晶体管短沟道效应严重。
【附图说明】
[0041]图1至图18是本发明实施例所提供的垂直纳米线MOS晶体管的形成方法各步骤对应的结构示意图。
【具体实施方式】
[0042]正如【背景技术】所述，现有垂直纳米线MOS晶体管的形成方法中，存在制备工艺复杂和制造成本高的问题，不适合运用于工业生产，现有直纳米线MOS晶体管结构复杂，并且性能仍然无法满足需求。
[0043]为此，本发明提供一种垂直纳米线MOS晶体管的形成方法，所述形成方法首先提供具有阱区的半导体衬底，然后在所述阱区中进行重掺杂形成第一重掺杂区，在所述第一重掺杂区上表面形成单晶半导体层，之后蚀刻所述单晶半导体层和部分厚度的所述第一重掺杂区，蚀刻后剩余的所述单晶半导体层作为垂直纳米线，蚀刻后剩余的所述第一重掺杂区分为第一子掺杂区和第二子掺杂区，所述第一子掺杂区的横截面与所述垂直纳米线的横截面相同，此后在所述半导体衬底上表面、所述阱区上表面、所述第一重掺区上表面及所述垂直纳米线侧面形成介质层，再形成金属栅层包围位于所述垂直纳米线侧面的所述介质层，最后在形成所述金属栅层之后，对所述垂直纳米线顶部进行重掺杂形成第二重掺杂区。所述形成方法中，沟道区区域形成在垂直纳米线中，并且沟道的长度由单晶半导体层的厚度决定，而单晶半导体层的厚度由单晶半导体层的形成过程的沉积工艺决定，因此形成的MOS晶体管中，沟道的长度并不是通过光刻决定的，即沟道长度不受光刻精度限制，并且整个形成工艺各步骤易于操作，简化了工艺，降低成本，适于大规模生产，所述形成方法形成的垂直纳米线MOS晶体管结构得到优化，性能提高。
[0044]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0045]请参考图1至图18，示出了本发明实施例所提供的垂直纳米线MOS晶体管的形成方法各步骤对应的结构示意图。
[0046]请参考图1，提供半导体衬底100，半导体衬底100中具有 阱区101，阱区101上表面与半导体衬底100上表面齐平。
[0047]本实施例中，半导体衬底100的材料可以为单晶硅(Si)、单晶锗(Ge)、硅锗(GeSi)或碳化娃(SiC),也可以是绝缘体上娃(SOI)或绝缘体上锗(G0I),还可以为其它适合的材料，例如砷化镓等II1- V族化合物等。
[0048]本实施例中，阱区101的形成过程可以为:在半导体衬底100上形成图案化的光刻胶或者硬掩膜层(未示出)，所述光刻胶或硬掩膜层暴露部分半导体衬底100表面；然后，以所述光刻胶或硬掩膜层为掩模，对被暴露的半导体衬底100进行掺杂离子注入，从而形成阱区101，之后可以去除所述光刻胶或硬掩膜层。其中，当阱区101的掺杂类型为P型时，注入的离子可以为In离子、IB离子或BF2离子；当所述阱区101的掺杂类型为N型时，注入的离子可以为As离子、P离子或Sb离子。
[0049]本实施例具体以P型掺杂为例，即所形成的阱区101为P阱区(PWELL)。
[0050]请参考图2，在阱区101中进行重掺杂形成第一重掺杂区103，第一重掺杂区103上表面与阱区101上表面齐平，即第一重掺杂区103上表面暴露在外，亦即半导体衬底100的上表面也同时与第一重掺杂区103上表面齐平。
[0051]本实施例中，可通过重掺杂形成工艺在阱区101掺入N型杂质，以形成第一重掺杂区103，即本实施例以形成NMOS管为例。具体的掺杂过程与阱区101的形成过程类似，可以参考阱区101的形成过程。其中，重掺杂形成工艺掺入的杂质离子具体可以是As离子、P离子或Sb离子。
[0052]本实施例中，在形成第一重掺杂区103之后，可对半导体衬底100执行退火工艺。其中，所述退火工艺可以是快速热退火，更进一步的，所述退火工艺可以采用尖峰快速热退火。所述尖峰快速热退火可以包括如下步骤:升高半导体衬底100至第一温度，并保持第一温度至少I秒。其中，所述第一温度小于或等于550°c，并大于或者等于400°C，所述第一温度为500°C，保持半导体衬底100于所述第一温度的时间可以为10秒至30秒。
[0053]需要说明的是，第一重掺杂区103既可以作为源极区也可以作为漏极区，本实施例具体将第一重掺杂区103作为源极区。
[0054]请参考图3，在半导体衬底100上表面形成单晶半导体层105，单晶半导体层105覆盖第一重掺杂区103上表面，并且单晶半导体层105同时还覆盖阱区101上表面。
[0055]本实施例中，单晶半导体层105的材料可以为IV主族半导体材料，例如Ge、SiGe或者SiC等，也可以为II1-V主族半导体材料，例如GaN、InGaN、GaAs、GaP或者AlGaInP等，还可以为I1-VI族半导体ZnO、Ga203、ZnS, ZnSe, PbSe、CdS或者CdTe中的一种或多种组合，比如 AIN、GaN> GaAs 或者 AlGaAs 等。
[0056]本实施例中，第一单晶半导体层105可为单层结构，也可以为多层复合结构。多层复合结构可为超晶格结构，或者呈现组分梯度分布(逐渐增大)的复合结构，比如Ge含量梯度分布的SiGe，或者GaN和AlN交替分布结构。
[0057]具体的，本实施例单晶半导体层105为单晶硅层。可以用以下方式形成单晶硅层:通过在约800°C?1200°C条件下，在氢气的压强为10Torr?760Torr的气氛中，分解硅烷、二氯硅烷、三氯硅烷或四氯化硅生长单晶硅层；或者，通过冷却加热到920°C?930°C的铟硅熔液或铟镓硅溶液，在作为籽晶的单晶硅衬底上形成硅外延层，从而形成单晶硅层。
[0058]本实施例中，单晶半导体层105的厚度可以为1nm?200nm。单晶半导体层105的厚度决定后续形成的垂直纳米线1050的高度，因此单晶半导体层105的厚度不宜大于200nm，防止形成的垂直纳米线1050因高度太大而发生崩塌，并且防止工艺制作难度的增力口。同时，单晶半导体层105的厚度不宜小于1nm,如果单晶半导体层105的厚度太小，同样会造成工艺制作难度的增加，并且造成后续形成的晶体管短沟道效应严重。具体的，单晶半导体层105的厚度可以为10nm、15nm、20nm或25nm等。
[0059]本实施例中，考虑到后续形成垂直纳米线之后，垂直纳米线的顶部又被掺杂形成第二重掺杂区，因此,单晶半导体层105的厚度进一步选择为30nm?200nm,具体可以为30nm、40nm、50nm、60nm、70nm、80nm、90nm、lOOnm、llOnm、120nm、130nm、140nm、150nm、160nm、170nm、180nm、190nm 或 200nm。
[0060]请参考图4，蚀刻单晶半导体层105和部分厚度的第一重掺杂区103，蚀刻后剩余的单晶半导体层105作为垂直纳米线1050，蚀刻后剩余的第一重掺杂区103分为第一子掺杂区1031和第二子掺杂区1032，第一子掺杂区1031的横截面与垂直纳米线1050的横截面相同。
[0061]需要说明的是，本实施例中，垂直方向是指垂直于半导体衬底100上表面的方向，即垂直纳米线1050的高度方向(图4中所显示的竖直方向)垂直于半导体衬底100上表面。垂直纳米线1050的横截面是指沿平行于半导体衬底100上表面的平面横截垂直纳米线1050所得到的截面，第一子掺杂区1031的横截面同样指按此位置关系得到的截面。本说明书其它部分也均采用此空间位置关系。
[0062]本实施例中，第一子掺杂区1031和第二子掺杂区1032组成的形状呈台阶状，如图4中的剖面示意图所示。
[0063]本实施例中，可以通过光刻和刻蚀工艺处理蚀刻单晶半导体层105。具体的，在单晶半导体层105上形成光刻胶层(未示出)，并通过光刻和显影工艺图案化所述光刻胶层，图案化的光刻胶层暴露出呈圆形的单晶半导体层105上表面。再以图案化的光刻胶层为掩模，采用干法刻蚀工艺蚀刻单晶半导体层105，从而形成垂直纳米线1050，并且垂直纳米线1050呈圆柱状。
[0064]本实施例中，垂直纳米线1050的直径范围为5nm?lOOnm。垂直纳米线1050的直径决定晶体管的大小，因此，垂直纳米线1050的直径大小可根据不同工艺节点作具体选择，例如可以为 5nm、9nm、18nm、22nm、45nm、65nm、90nm 或者 10nm 等。
[0065]本实施例中，垂直纳米线1050呈圆柱状，因此第一子掺杂区1031的横截面呈圆形，而第一子掺杂区1031的横截面与垂直纳米线1050的横截面相同，因此第一子掺杂区1031的横截面也呈圆形，亦即第一子掺杂区1031也呈圆柱状。而第二子掺杂区1032横截面与未蚀刻前第一重掺杂区103的横截面相同。
[0066]本实施例中，第一子掺杂区1031的厚度(亦即高度)范围也可以为5nm?lOOnm，并且第一子掺杂区1031的厚度通常可以略小于垂直纳米线1050的高度。
[0067]请参考图5，形成第一层间介质材料层107覆盖垂直纳米线1050和半导体衬底100暴露的上表面。
[0068]本实施例中，第一层间介质材料层107的材料可以为氧化硅或者氮氧化硅，可以采用化学气相沉积法形成第一层间介质材料层107。
[0069]请参考图6，对第一层间介质材料层107进行平坦化，直到暴露垂直纳米线1050上表面，再回蚀刻平坦化后的第一层间介质材料层107，以在第二子掺杂区1032上表面形成第一层间介质层1070。
[0070]本实施例中，第一层间介质层1070上表面低于第一子掺杂区1031上表面，以保证后续形成的高K介质层109 (请参考图7)覆盖垂直纳米线1050的全部侧面。第一层间介质层1070覆盖第一子掺杂区1031部分侧面，即至少部分第一子掺杂区1031的侧面仍然暴露在外。
[0071]本实施例中，第一层间介质层1070的厚度范围可以为5nm?50nm,并且，同时需要保证第一层间介质层1070的上表面低于第一子掺杂区1031上表面，从而保证后续形成的高K介质层至少覆盖部分第一子掺杂区1031的侧面。因为只有后续形成的高K介质层至少覆盖部分第一子掺杂区1031的侧面(此部分侧面为第一子掺杂区1031未被第一层间介质层1070覆盖的侧面)，才能保证后续形成的高K介质层位于整个沟道区区域表面。
[0072]请参考图7，在第一层间介质层1070上表面、垂直纳米线1050侧面和部分第一子重掺杂区1031侧面形成高K介质层，高K介质层109包围垂直纳米线1050。
[0073]本实施例中，高K介质层109同时形成在第一层间介质层1070上，即第一层间介质层1070位于半导体衬底100与高K介质层109之间。并且，正如前面所述，由于第一层间介质层1070的上表面低于第一子掺杂区1031上表面，因此高K介质层109至少覆盖部分第一子掺杂区1031的侧面，即高K介质层109覆盖垂直纳米线1050的全部侧面，从而防止晶体管出现短沟道效应等问题。
[0074]本实施例中，高K介质层109的材料可以为氧化铪、氧化镧、氧化锆、氧化钛、氧化钽、氧化钇或者氧化招中的至少一种。高K介质层109的形成方法包括原子层沉积法(Atomic Layer Deposit1n, ALD)、金属有机气相沉积法(Metal-Organic Chemical VaporDeposit1n, M0CVD)、分子束外延法(Molecular Beam Epitaxy, MBE)、化学气相沉积法(Chemical Vapor Deposit1n, CVD)或物理气相沉积法(Physical Vapor Deposit1n,PVD)。当然，高K介质层109还可利用本领域普通技术人员所熟知的其它沉积技术形成。
[0075]本实施例中，高K介质层109的厚度范围为0.5nm?5nm。高K介质层109的厚度应该小于5nm，从而保证后续形成的金属栅层1111 (请参考图8)下表面低于垂直纳米线1050的下表面，并保证金属栅层1111对位于垂直纳米线1050中的沟道区区域(未示出)的控制作用。同时，高K介质层109的厚度应该大于5nm，以起到相应的绝缘作用。
[0076]本实施例中，第一层间介质层1070还可以同时起到界面层的作用，从而使后续形成的高K介质层109与半导体衬底100之间的接触性能提高。
[0077]请继续参考图7，在高K介质层109侧面形成金属材料层111覆盖高K介质层109，并且金属材料层111同时包围高K介质层109。
[0078]本实施例中，金属材料层111的材料可以为铝、铜、银、金、钼、镍、钛、钴、铊、钽、钨、硅化钨、钨化钛、氮化钛、氮化铊、碳化铊、镍钼或氮硅化铊。
[0079]本实施例中，可以采用物理气相沉积法(PVD)或者原子层沉积法(ALD)形成金属材料层111。
[0080]本实施例所形成的金属材料层111包围在整个高K介质层109侧面，并且位于半导体衬底100与高K介质层109之间，形成围栅结构。这种围栅结构有助于加强后续形成的金属栅层1111对沟道的控制作用。
[0081]请参考图8，对金属材料层111进行平坦化，使金属材料层111转变为包围高K介质层109的金属栅层1111。
[0082]本实施例中，可以采用化学机械研磨法对金属材料层111进行平坦化，从而形成金属栅层1111。金属栅层1111的上表面与垂直纳米线1050的上表面齐平，也就是说，上述平坦化过程中，平坦化至暴露垂直纳米线1050的上表面则停止平坦化。
[0083]本实施例中，第一层间介质层1070和高K介质层109均为位于金属栅层1111与垂直纳米线1050之间的介质层(未标注)。在本发明的其它实施例中，所述介质层可以包括有更多的层结构，本发明对此不作限定。
[0084]请参考图9，回蚀刻金属栅层1111。
[0085]本实施例中，可以采用干法刻蚀工艺对金属栅层1111进行回蚀刻，以使金属栅层1111的厚度减小。回蚀刻之后，金属栅层1111的厚度可以为5nm?80nm。金属栅层1111的厚度通常要求与沟道长度(本实施例中为垂直纳米线1050未掺杂部分的高度)大致相等，以保证金属栅层1111能够对晶体管进行较好的控制。
[0086]从以上高K介质层109和金属栅层1111的形成过程可知，本实施例在形成高K介质层109和金属栅层1111的过程中，不必使用光刻工艺，相比于其它形成工艺而言，本实施例的形成工艺至少减少了一次光刻工艺，这意味着本实施例制备垂直纳米线围栅MOS晶体管器件的工艺步骤更为简单，削减了制造成本。
[0087]请参考图10，在金属栅层1111上形成第二层间介质层113，第二层间介质层113与垂直纳米线1050上表面齐平。
[0088]本实施例中，第二层间介质层113的材料同样可以为氧化硅或者氮氧化硅，并且，同样可以采用化学气相沉积法生成。形成第二层间介质层113的具体过程可以为:采用化学气相沉积法生成覆盖金属栅层1111、高K介质层109和垂直纳米线1050的第二层间介质材料层(未示出)，再平坦化所述第二层间介质材料层直至暴露第二层间介质层113上表面。
[0089]本实施例中，第二层间介质层113的厚度可以为2nm?20nm,第二层间介质层113的厚度选择与后续垂直纳米线1050重掺杂的深度相关。通常第二层间介质层113的厚度可以略小于后续垂直纳米线1050重掺杂的深度，或者第二层间介质层113的厚度等于后续垂直纳米线1050重掺杂的深度。
[0090]请参考图11,对垂直纳米线1050顶部进行重掺杂形成第二重掺杂区115。
[0091]本实施例中，由于第一重掺杂区103 (被蚀刻成第一子掺杂区1031和第二子掺杂区1032两部分)选择作为源极区，因此，第二重掺杂区115选择作为漏极区。
[0092]本实施例中，垂直纳米线1050顶部进行重掺杂的深度范围为2nm?20nm，即第二重惨杂区115的厚度范围为2nm?20nm,具体可以为2nm、4nm、5nm、8nm、10nm、12nm、15nm、18nm或者20nm。从本实施例的形成过程可知，第二重掺杂区115的厚度完全通过垂直纳米线1050的高度转化而来，即形成多少厚度的第二重掺杂区115，垂直纳米线1050就相应地减小多少高度。因此，第二重掺杂区115的厚度不宜超过20nm，以防止剩余的垂直纳米线1050高度太小，从而防止出现短沟道效应。同时，第二重掺杂区115自身作为晶体管的漏极区，其厚度需要大于2nm，以保证相应的电学性能。
[0093]本实施例中，第二重掺杂区115的形成过程可参考第一重掺杂区103的形成过程。
[0094]请参考图12，在第二重掺杂区115上形成外延层117。
[0095]本实施例中，可以通过选择性外延形成工艺形成外延层117。具体的，在形成外延层117时，可以通过原位掺杂对外延层117进行掺杂，从而使外延层117具有与第二重掺杂区115相同的掺杂类型。
[0096]本实施例中，形成外延层117是为后续形成欧姆接触点提供位置，即:第二重掺杂区115其实是垂直纳米线1050顶部的一部分，其横截面积较小，有时较难为后续形成欧姆接触点提供位置。因此，本实施例在第二重掺杂区115上形成外延层117，外延层117的横截面积通常为第二重掺杂区115横截面积的四倍以上，因此，后续欧姆接触点可以方便地形成在外延层117上。从这个层面上看，外延层117为第二重掺杂区115的一部分。
[0097]请参考图13，依次蚀刻位于垂直纳米线1050其中一侧的第二层间介质层113、金属栅层1111、高K介质层109和第一层间介质层1070，直至形成暴露第二子掺杂区1032的沟槽110。
[0098]本实施例中，沟槽110的形成过程可以为:先在外延层117上表面和第二层间介质层113上表面形成图案化的硬掩膜层，所述硬掩膜层暴露部分第二层间介质层113上表面，再以所述硬掩膜层为掩模，采用各向异性等离子刻蚀工艺从上到下依次蚀刻第二层间介质层113、金属栅层1111、高K介质层109和第一层间介质层1070，直至形成暴露第二子掺杂区1032的沟槽110。
[0099]请参考图14，形成第三层间介质层119覆盖外延层117和第二层间介质层113，第三层间介质层119并同时填充满图13所示沟槽110。
[0100]本实施例中，第三层间介质层119的材料同样可以为氧化硅或者氮氧化硅，并且，同样可以采用化学气相沉积法生成。第三层间介质层119充满沟槽110，因此第三层间介质层119将第二子掺杂区1032被暴露的部分重新覆盖。
[0101]请参考图15，蚀刻第三层间介质层119直至形成暴露第二子掺杂区1032的第一凹槽1191和暴露外延层117的第二凹槽1192。
[0102]本实施例中，可以采用各向异性干法刻蚀工艺或者湿法蚀刻工艺蚀刻第三层间介质层119，以形成第一凹槽1191和第二凹槽1192。
[0103]请参考图16，在第一凹槽1191的底部形成第一金属硅化物1033，并同时在第二凹槽1192的底部形成第二金属娃化物1171,第一金属娃化物1033和第二金属娃化物1171即本实施例前面所述的欧姆接触点。
[0104]本实施例中，第一金属硅化物1033和第二金属硅化物1171的材料具体可以为镍硅化物，其形成过程为本领域技术人员所熟知，在此不再赘述。
[0105]请参考图17，采用导电材料填充第一凹槽1191和第二凹槽1192，以分别形成第一导电插塞121和第二导电插塞122。
[0106]本实施例中，所述导电材料可以为铜、铝、钨或者钛等。当所述导电材料具体为铜时，可以采用物理气相沉积法或者电镀法填充第一凹槽1191和第二凹槽1192，从而形成第一导电插塞121和第二导电插塞122。
[0107]请参考图18，在垂直纳米线1050中与第一凹槽1191相背离的一侧形成连接金属栅层1111的第三导电插塞123。
[0108]本实施例中，第三导电插塞123的形成过程可以为:蚀刻第三层间介质层119及其下方的金属栅层1111，直至形成暴露出至少部分金属栅层1111的第三凹槽(未示出)，然后采用导电材料填充所述第三凹槽形成第三导电插塞123。所述导电材料同样可以为铜、铝、鹤或者钦等。
[0109]本实施例所提供的垂直纳米线MOS晶体管的形成方法中，先提供具有阱区101的半导体衬底100，然后在阱区101中进行重掺杂形成第一重掺杂区103，第一重掺杂区103上表面暴露在外，再在第一重掺杂区106上表面形成单晶半导体层105，并蚀刻单晶半导体层105直至形成垂直纳米线1050，之后在垂直纳米线1050侧面形成包围垂直纳米线1050的高K介质层109，并在高K介质层109侧面形成包围所述高K介质层的金属栅层1111，在形成金属栅层1111后，对垂直纳米线1050顶部进行重掺杂形成第二重掺杂区115。所述形成方法中，沟道区区域形成在垂直纳米线1050中，并且沟道的长度由单晶半导体层105的厚度决定，而单晶半导体层105的厚度由单晶半导体层105的形成过程决定，因此形成的MOS晶体管中，沟道的长度并不是通过光刻决定的，即沟道长度不受光刻精度限制，并且整个形成工艺各步骤易于操作，简化了工艺，降低成本，适于大规模生产。
[0110]本实施例所提供的垂直纳米线MOS晶体管的形成方法中，第一重掺杂区103和第二重掺杂区115分别形成在垂直纳米线1050 (直接接触)的上方和下方，形成一种垂直纳米线MOS晶体管结构，第一重掺杂区103和第二重掺杂区115通过掺杂实现，不仅形成工艺简便，而且形成的各掺杂区浓度均匀。
[0111]本发明又一实施例还提供了一种垂直纳米线MOS晶体管，所述垂直纳米线MOS晶体管可以采用前述形成方法形成，因此所述垂直纳米线MOS晶体管的结构可以参考图18，所述垂直纳米线MOS晶体管各结构及其性质可参考前述实施例相应内容。
[0112]具体的，本实施例所提供的垂直纳米线MOS晶体管包括半导体衬底100，半导体衬底100内具有阱区101，位于阱区101内的第二子重掺杂区1032和位于第二子重掺杂区1032上的第一子重掺杂区1031，位于第一子重掺杂区1031上的垂直纳米线1050，位于半导体衬底上表面、阱区上表面、第一重掺区上 表面的第一层间介质层1070，位于第一层间介质层1070上表面及垂直纳米线1050侧面的高K介质层109，其中，第一层间介质层1070和高K介质层109均为介质层(未标注)。所述垂直纳米线MOS晶体管还包括金属栅层1111和第二重掺杂区115，金属栅层1111包围位于垂直纳米线1050侧面的所述介质层(此部分介质层即为位于垂直纳米线1050侧面的高K介质层109)，第二重掺杂区115位于垂直纳米线1050上(顶部)，第二重掺杂区115侧面同样被高K介质层109覆盖。
[0113]本实施例中，所述垂直纳米线MOS晶体管还包括位于金属栅层1111上的第二层间介质层113,第二层间介质层113上表面与第二重掺杂区115上表面齐平。
[0114]本实施例中，所述垂直纳米线MOS晶体管还包括位于第二重掺杂区115上的外延层117，外延层117部分位于第二层间介质层113上表面。
[0115]本实施例中，所述垂直纳米线MOS晶体管还包括第三层间介质层119、第一导电插塞121、第二导电塞插塞122和第三导电插塞123，第三层间介质层119覆盖外延层117和第二层间介质层113，第一导电插塞贯121穿第三层间介质层119，并连接至第二子重掺杂区1032，第二导电塞122插塞贯穿第三层间介质层119，并连接至外延层117，第三导电插塞123贯穿第三层间介质层119和第二层间介质层113，并连接至金属栅层1111。
[0116]本实施例中，所述垂直纳米线MOS晶体管还包括位于第二子重掺杂区1032中且连接第一导电插塞121的第一金属硅化物1033，位于外延层117中且连接第二导电插塞122的第二金属硅化物1171。
[0117]本实施例中，垂直纳米线1050的高度范围为1nm?200nm。垂直纳米线的高度不宜高于200nm，以防止形成的垂直纳米线1050生成过程中因高度太大而发生崩塌，并且防止工艺制作难度的增加。同时，垂直纳米线1050的高度不宜小于10nm，如果垂直纳米线1050的厚度太小，同样会造成工艺制作难度的增加，并且造成后续形成的晶体管短沟道效应严重。具体的，垂直纳米线1050的厚度可以为10nm、15nm、20nm或25nm等。
[0118]本实施例中，进一步考虑在形成过程中，垂直纳米线1050顶部被掺杂形成第二重掺杂区115，因此，垂直纳米线1050的初始厚度进一步选择为30nm?200nm，具体可以为30nm、40nm、50nm、60nm、70nm、80nm、90nm、lOOnm、llOnm、120nm、130nm、140nm、150nm、160nm、170nm、180nm、190nm 或 200nm。
[0119]本实施例中，第二重掺杂区115的厚度范围为2nm?20nm，具体可以为2nm、4nm、5nm、8nm、10nm、12nm、15nm、18nm或者20nm。从本发明垂直纳米线MOS晶体管的形成过程可知，第二重掺杂区115的厚度完全通过垂直纳米线1050的高度转化而来，即形成多少厚度的第二重掺杂区115，垂直纳米线1050就相应地减小多少高度。因此，第二重掺杂区115的厚度不宜超过20nm，以防止剩余的垂直纳米线1050高度太小，从而防止出现短沟道效应。同时，第二重掺杂区115自身作为晶体管的漏极区，其厚度需要大于2nm，以保证相应的电学性能。
[0120]本实施例所提供的垂直纳米线MOS晶体管中，由于第一重掺杂区包括了第一子重掺杂区1031和第二子重掺杂区1032，它们的剖面结构组合形成台阶状，其中第一子重掺杂区1031与垂直纳米线1050直接连接，同时第二重掺杂区115位于垂直纳米线1050顶部，因此，整个垂直纳米线MOS晶体管结构精巧合理，相比于现有垂直纳米线MOS晶体管而言，本实施例所提供的垂直纳米线MOS晶体管结构得到优化，性能提高。
[0121]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【主权项】
1.一种垂直纳米线MOS晶体管的形成方法，其特征在于，包括: 提供半导体衬底，所述半导体衬底内具有阱区； 在所述阱区内形成第一重掺杂区，所述第一重掺杂区上表面与所述阱区上表面齐平； 在所述半导体衬底上表面形成单晶半导体层； 蚀刻所述单晶半导体层和部分厚度的所述第一重掺杂区，蚀刻后剩余的所述单晶半导体层作为垂直纳米线，蚀刻后剩余的所述第一重掺杂区分为第一子掺杂区和第二子掺杂区，所述第一子掺杂区的横截面与所述垂直纳米线的横截面相同； 在所述半导体衬底上表面、所述阱区上表面、所述第一重掺区上表面及所述垂直纳米线侧面形成介质层； 形成金属栅层包围位于所述垂直纳米线侧面的所述介质层； 在形成所述金属栅层之后，对所述垂直纳米线顶部进行重掺杂形成第二重掺杂区。2.如权利要求1所述的垂直纳米线MOS晶体管的形成方法，其特征在于，所述单晶半导体层的厚度范围为1nm?200nm。3.如权利要求1所述的垂直纳米线MOS晶体管的形成方法，其特征在于，所述单晶半导体层为单晶硅层，采用在氢气气氛中分解硅烷、二氯硅烷、三氯硅烷或四氯化硅的至少其中之一形成。4.如权利要求1所述的垂直纳米线MOS晶体管的形成方法，其特征在于，所述介质层的形成过程包括:在所述半导体衬底上表面、所述阱区上表面及所述第二子重掺区上表面形成第一层间介质层，所述第一层间介质层上表面低于所述第一子重掺杂区上表面，在所述第一层间介质层上表面和所述垂直纳米线侧面形成高K介质层。5.如权利要求4所述的垂直纳米线MOS晶体管的形成方法，其特征在于，在形成所述金属栅层后，且在形成所述第二重掺杂区之前，所述形成方法还包括:在所述金属栅层上形成第二层间介质层，所述第二层间介质层与所述垂直纳米线上表面齐平。6.如权利要求5所述的垂直纳米线MOS晶体管的形成方法，其特征在于，所述形成方法还包括:在所述第二重掺杂区上形成外延层。7.如权利要求6所述的垂直纳米线MOS晶体管的形成方法，其特征在于，所述形成方法还包括:依次蚀刻位于所述垂直纳米线其中一侧的所述第二层间介质层、金属栅层、高K介质层和第一层间介质层，直至形成暴露所述第二子掺杂区的沟槽。8.如权利要求7所述的垂直纳米线MOS晶体管的形成方法，其特征在于，所述形成方法还包括:形成第三层间介质层覆盖所述外延层和所述第二层间介质层，并填充满所述沟槽。9.如权利要求8所述的垂直纳米线MOS晶体管的形成方法，其特征在于，所述形成方法还包括:在所述外延层上形成第三层间介质层，所述第三层间介质层填充所述沟槽。10.如权利要求9所述的垂直纳米线MOS晶体管的形成方法，其特征在于，所述形成方法还包括:蚀刻所述第三层间介质层直至形成暴露所述第二子重掺杂区的第一凹槽和暴露所述外延层的第二凹槽，并在所述第一凹槽底部形成第一金属硅化物，在所述第二凹槽的底部形成第二金属娃化物，再米用导电材料填充所述第一凹槽形成第一导电插塞，并填充所述第二凹槽形成第二导电插塞。11.如权利要求10所述的垂直纳米线MOS晶体管的形成方法，其特征在于，所述形成方法还包括:在所述第三层间介质层中形成贯穿所述第三层间介质层且连接所述金属栅层的第三导电插塞。12.如权利要求1所述的垂直纳米线MOS晶体管的形成方法，其特征在于，所述第二重掺杂区的厚度范围为2nm?20nm。13.一种垂直纳米线MOS晶体管，包括: 半导体衬底，所述半导体衬底内具有阱区； 其特征在于，还包括: 位于所述阱区内的第二子重掺杂区和位于所述第二子重掺杂区上的第一子重掺杂区； 位于所述第一子重掺杂区上的垂直纳米线； 位于所述半导体衬底上表面、所述阱区上表面、所述第一重掺区上表面及所述垂直纳米线侧面的介质层； 金属栅层，所述金属栅层包围位于所述垂直纳米线侧面的所述介质层； 位于所述垂直纳米线上的第二重掺杂区。14.如权利要求13所述的垂直纳米线MOS晶体管，其特征在于，所述垂直纳米线的高度范围为1nm?200nm。15.如权利要求13所述的垂直纳米线MOS晶体管，其特征在于，所述介质层包括位于所述第二子掺杂区上表面的第一层间介质层，所述第一层间介质层上表面低于所述第一子重掺杂区上表面，所述介质层还包括位于所述第一层间介质层上表面和所述垂直纳米线侧面的高K介质层。16.如权利要求15所述的垂直纳米线MOS晶体管，其特征在于，所述晶体管还包括??位于所述金属栅层上的第二层间介质层，所述第二层间介质层与所述第二重掺杂区上表面齐平。17.如权利要求16所述的垂直纳米线MOS晶体管，其特征在于，所述晶体管还包括??位于所述第二重掺杂区上的外延层，所述外延层部分位于所述第二层间介质层上表面。18.如权利要求17所述的垂直纳米线MOS晶体管，其特征在于，所述晶体管还包括:第三层间介质层、第一导电插塞、第二导电塞插塞和第三导电插塞，所述第三层间介质层覆盖所述外延层和所述第二层间介质层，所述第一导电插塞贯穿所述第三层间介质层，并连接至所述第二子重掺杂区，所述第二导电塞插塞贯穿所述第三层间介质层，并连接至所述外延层，所述第三导电插塞贯穿所述第三层间介质层和第二层间介质层，并连接至所述金属栅层。
【专利摘要】一种垂直纳米线MOS晶体管及其形成方法。其中，所述垂直纳米线MOS晶体管的形成方法包括：提供半导体衬底，所述半导体衬底内具有阱区；在所述阱区内形成第一重掺杂区；在所述半导体衬底表面形成单晶半导体层；蚀刻所述单晶半导体层和部分厚度的所述第一重掺杂区，直至所述单晶半导体层形成垂直纳米线，所述第一重掺杂区被蚀刻形成第一子掺杂区和第二子掺杂区；在所述半导体衬底上表面、所述阱区上表面、所述第一重掺区上表面及所述垂直纳米线侧面形成介质层；形成金属栅层包围位于所述垂直纳米线侧面的所述介质层；对所述垂直纳米线顶部进行重掺杂形成第二重掺杂区。所述形成方法简化了工艺，降低成本，适于大规模生产。
【IPC分类】H01L21/336, H01L29/78
【公开号】CN104900696
【申请号】CN201410076899
【发明人】王文博
【申请人】中芯国际集成电路制造(上海)有限公司
【公开日】2015年9月9日
【申请日】2014年3月4日
【技术领域】
[0001]本发明涉及半导体制造领域，尤其涉及一种垂直纳米线MOS晶体管及其形成方法。
【背景技术】
[0002]随着集成电路密度的提高，半导体产品性能不断改善，成本持续下降，这得益于MOS (Metal-Oxide-Semiconductor)晶体管器件尺寸持续缩小。但当MOS晶体管器件尺寸缩小到纳米级，短沟道和亚阈性能快速退化。为了抑制MOS晶体管器件性能退化，使集成电路在纳米级仍具有良好性能，可以从器件结构方面进行创新。
[0003]基于纳米线的MOS晶体管器件中，由于沟道区纳米线膜呈圆柱形结构，消除了拐角效应，有利于器件亚阈性能的改进和可靠性的提高。因此纳米线MOS晶体管器件成为集成电路特征尺寸缩小到纳米尺度时，同时具备高集成度、低压和低功耗等优点的最具有前景的器件。
[0004]现有纳米线MOS晶体管器件分为平躺式(沟道平行于衬底表面)和垂直式(沟道垂直于衬底表面)。在绝缘体上半导体(SOI)制作平躺式纳米线MOS晶体管器件时，由于源漏厚度小，寄生电阻大；在体硅上制作平趟式纳米线MOS晶体管器件时，需要利用刻蚀技术将沟道下方掏空，再经过氧化和淀积工艺制作栅结构，然而由于阴影效应(shadow effect),掏空工艺难以实现均匀纳米线柱，并且容易引起细小纳米线柱断裂和垮塌。垂直纳米线MOS晶体管可以克服平躺式纳米线MOS晶体管器件寄生电阻大和纳米线柱断裂问题，并且易于实现均勻沟道和多层电路结构，有利于提闻电路集成度等优点。
[0005]然而，现有垂直纳米线MOS晶体管的形成方法中，不论基于体硅衬底还是S0I，都存在制备工艺复杂和制造成本高的问题，并且，所形成的垂直纳米线晶体管性能较低，垂直纳米线MOS晶体管及其形成方法仍然是业界亟待解决的一个难点问题。
【发明内容】
[0006]本发明解决的问题是提供一种垂直纳米线MOS晶体管及其形成方法，所述形成方法降低垂直纳米线MOS晶体管制备难度，降低成本，并且，所述形成方法形成的垂直纳米线MOS晶体管结构得到优化，性能提高。
[0007]为解决上述问题，本发明提供一种垂直围栅纳米线MOS晶体管的形成方法，包括:
[0008]提供半导体衬底，所述半导体衬底内具有阱区；
[0009]在所述阱区内形成第一重掺杂区，所述第一重掺杂区上表面与所述阱区上表面齐平;
[0010]在所述半导体衬底上表面形成单晶半导体层；
[0011]蚀刻所述单晶半导体层和部分厚度的所述第一重掺杂区，蚀刻后剩余的所述单晶半导体层作为垂直纳米线，蚀刻后剩余的所述第一重掺杂区分为第一子掺杂区和第二子掺杂区，所述第一子掺杂区的横截面与所述垂直纳米线的横截面相同；
[0012]在所述半导体衬底上表面、所述阱区上表面、所述第一重掺区上表面及所述垂直纳米线侧面形成介质层；
[0013]形成金属栅层包围位于所述垂直纳米线侧面的所述介质层；
[0014]在形成所述金属栅层之后，对所述垂直纳米线顶部进行重掺杂形成第二重掺杂区。
[0015]可选的，所述单晶半导体层的厚度范围为1nm?200nm。
[0016]可选的，所述单晶半导体层为单晶硅层，采用在氢气气氛中分解硅烷、二氯硅烷、三氯硅烷或四氯化硅的至少其中之一形成。
[0017]可选的，所述介质层的形成过程包括:在所述半导体衬底上表面、所述阱区上表面及所述第二子重掺区上表面形成第一层间介质层，所述第一层间介质层上表面低于所述第一子重掺杂区上表面，在所述第一层间介质层上表面和所述垂直纳米线侧面形成高K介质层。
[0018]可选的，在形成所述金属栅层后，且在形成所述第二重掺杂区之前，所述形成方法还包括:在所述金属栅层上形成第二层间介质层，所述第二层间介质层与所述垂直纳米线上表面齐平。
[0019]可选的，所述形成方法还包括:在所述第二重掺杂区上形成外延层。
[0020]可选的，所述形成方法还包括:依次蚀刻位于所述垂直纳米线其中一侧的所述第二层间介质层、金属栅层、高K介质层和第一层间介质层，直至形成暴露所述第二子掺杂区的沟槽。
[0021]可选的，所述形成方法还包括:形成第三层间介质层覆盖所述外延层和所述第二层间介质层，并填充满所述沟槽。
[0022]可选的，所述形成方法还包括:在所述外延层上形成第三层间介质层，所述第三层间介质层填充所述沟槽。
[0023]可选的，所述形成方法还包括:蚀刻所述第三层间介质层直至形成暴露所述第二子重掺杂区的第一凹槽和暴露所述外延层的第二凹槽，并在所述第一凹槽底部形成第一金属硅化物，在所述第二凹槽的底部形成第二金属硅化物，再采用导电材料填充所述第一凹槽形成第一导电插塞，并填充所述第二凹槽形成第二导电插塞。
[0024]可选的，所述形成方法还包括:在所述第三层间介质层中形成贯穿所述第三层间介质层且连接所述金属栅层的第三导电插塞。
[0025]可选的，所述第二重掺杂区的厚度范围为2nm?20nm。
[0026]为解决上述问题，本发明还提供了一种垂直纳米线MOS晶体管，包括:
[0027]半导体衬底，所述半导体衬底内具有阱区；
[0028]位于所述阱区内的第二子重掺杂区和位于所述第二子重掺杂区上的第一子重掺杂区；
[0029]位于所述第一子重掺杂区上的垂直纳米线；
[0030]位于所述半导体衬底上表面、所述阱区上表面、所述第一重掺区上表面及所述垂直纳米线侧面的介质层；
[0031]金属栅层，所述金属栅层包围位于所述垂直纳米线侧面的所述介质层；
[0032]位于所述垂直纳米线上的第二重掺杂区。
[0033]可选的，所述垂直纳米线的高度范围为1nm?200nm。
[0034]可选的，所述介质层包括位于所述第二子掺杂区上表面的第一层间介质层，所述第一层间介质层上表面低于所述第一子重掺杂区上表面，所述介质层还包括位于所述第一层间介质层上表面和所述垂直纳米线侧面的高K介质层。
[0035]可选的，所述晶体管还包括:位于所述金属栅层上的第二层间介质层，所述第二层间介质层与所述第二重掺杂区上表面齐平。
[0036]可选的，所述晶体管还包括:位于所述第二重掺杂区上的外延层，所述外延层部分位于所述第二层间介质层上表面。
[0037]可选的，所述晶体管还包括:第三层间介质层、第一导电插塞、第二导电塞插塞和第三导电插塞，所述第三层间介质层覆盖所述外延层和所述第二层间介质层，所述第一导电插塞贯穿所述第三层间介质层，并连接至所述第二子重掺杂区，所述第二导电塞插塞贯穿所述第三层间介质层，并连接至所述外延层，所述第三导电插塞贯穿所述第三层间介质层和第二层间介质层，并连接至所述金属栅层。
[0038]与现有技术相比，本发明的技术方案具有以下优点:
[0039]本发明的技术方案中，首先提供具有阱区的半导体衬底，并在所述阱区内形成第一重掺杂区，所述第一重掺杂区上表面与所述阱区上表面齐平，然后蚀刻所述单晶半导体层和部分厚度的所述第一重掺杂区，蚀刻后剩余的所述单晶半导体层作为垂直纳米线，蚀刻后剩余的所述第一重掺杂区分为第一子掺杂区和第二子掺杂区，后续的沟道区区域位于所形成的垂直纳米线内，并且沟道的长度方向为垂直纳米线所在的高度方向。由于垂直纳米线的高度由所述单晶半导体层的厚度决定，因此沟道的长度由单晶半导体层的厚度决定，而单晶半导体层的厚度由单晶半导体层的形成过程决定，因此形成的MOS晶体管中，沟道的长度并不是通过光刻决定的，即沟道长度不受光刻精度限制，并且所述形成方法的各步骤易于操作，简化了工艺，降低成本，适于大规模生产。
[0040]进一步,单晶半导体层的厚度为1nm?200nm。单晶半导体层的厚度决定后续形成的垂直纳米线的高度，因此单晶半导体层的厚度不宜大于200nm，以防止形成的垂直纳米线因高度太大而发生崩塌，并且防止工艺制作难度的增加。同时，单晶半导体层的厚度不宜小于10nm，如果单晶半导体层的厚度小于10nm，同样会造成工艺制作难度的增加，并且造成后续形成的晶体管短沟道效应严重。
【附图说明】
[0041]图1至图18是本发明实施例所提供的垂直纳米线MOS晶体管的形成方法各步骤对应的结构示意图。
【具体实施方式】
[0042]正如【背景技术】所述，现有垂直纳米线MOS晶体管的形成方法中，存在制备工艺复杂和制造成本高的问题，不适合运用于工业生产，现有直纳米线MOS晶体管结构复杂，并且性能仍然无法满足需求。
[0043]为此，本发明提供一种垂直纳米线MOS晶体管的形成方法，所述形成方法首先提供具有阱区的半导体衬底，然后在所述阱区中进行重掺杂形成第一重掺杂区，在所述第一重掺杂区上表面形成单晶半导体层，之后蚀刻所述单晶半导体层和部分厚度的所述第一重掺杂区，蚀刻后剩余的所述单晶半导体层作为垂直纳米线，蚀刻后剩余的所述第一重掺杂区分为第一子掺杂区和第二子掺杂区，所述第一子掺杂区的横截面与所述垂直纳米线的横截面相同，此后在所述半导体衬底上表面、所述阱区上表面、所述第一重掺区上表面及所述垂直纳米线侧面形成介质层，再形成金属栅层包围位于所述垂直纳米线侧面的所述介质层，最后在形成所述金属栅层之后，对所述垂直纳米线顶部进行重掺杂形成第二重掺杂区。所述形成方法中，沟道区区域形成在垂直纳米线中，并且沟道的长度由单晶半导体层的厚度决定，而单晶半导体层的厚度由单晶半导体层的形成过程的沉积工艺决定，因此形成的MOS晶体管中，沟道的长度并不是通过光刻决定的，即沟道长度不受光刻精度限制，并且整个形成工艺各步骤易于操作，简化了工艺，降低成本，适于大规模生产，所述形成方法形成的垂直纳米线MOS晶体管结构得到优化，性能提高。
[0044]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0045]请参考图1至图18，示出了本发明实施例所提供的垂直纳米线MOS晶体管的形成方法各步骤对应的结构示意图。
[0046]请参考图1，提供半导体衬底100，半导体衬底100中具有 阱区101，阱区101上表面与半导体衬底100上表面齐平。
[0047]本实施例中，半导体衬底100的材料可以为单晶硅(Si)、单晶锗(Ge)、硅锗(GeSi)或碳化娃(SiC),也可以是绝缘体上娃(SOI)或绝缘体上锗(G0I),还可以为其它适合的材料，例如砷化镓等II1- V族化合物等。
[0048]本实施例中，阱区101的形成过程可以为:在半导体衬底100上形成图案化的光刻胶或者硬掩膜层(未示出)，所述光刻胶或硬掩膜层暴露部分半导体衬底100表面；然后，以所述光刻胶或硬掩膜层为掩模，对被暴露的半导体衬底100进行掺杂离子注入，从而形成阱区101，之后可以去除所述光刻胶或硬掩膜层。其中，当阱区101的掺杂类型为P型时，注入的离子可以为In离子、IB离子或BF2离子；当所述阱区101的掺杂类型为N型时，注入的离子可以为As离子、P离子或Sb离子。
[0049]本实施例具体以P型掺杂为例，即所形成的阱区101为P阱区(PWELL)。
[0050]请参考图2，在阱区101中进行重掺杂形成第一重掺杂区103，第一重掺杂区103上表面与阱区101上表面齐平，即第一重掺杂区103上表面暴露在外，亦即半导体衬底100的上表面也同时与第一重掺杂区103上表面齐平。
[0051]本实施例中，可通过重掺杂形成工艺在阱区101掺入N型杂质，以形成第一重掺杂区103，即本实施例以形成NMOS管为例。具体的掺杂过程与阱区101的形成过程类似，可以参考阱区101的形成过程。其中，重掺杂形成工艺掺入的杂质离子具体可以是As离子、P离子或Sb离子。
[0052]本实施例中，在形成第一重掺杂区103之后，可对半导体衬底100执行退火工艺。其中，所述退火工艺可以是快速热退火，更进一步的，所述退火工艺可以采用尖峰快速热退火。所述尖峰快速热退火可以包括如下步骤:升高半导体衬底100至第一温度，并保持第一温度至少I秒。其中，所述第一温度小于或等于550°c，并大于或者等于400°C，所述第一温度为500°C，保持半导体衬底100于所述第一温度的时间可以为10秒至30秒。
[0053]需要说明的是，第一重掺杂区103既可以作为源极区也可以作为漏极区，本实施例具体将第一重掺杂区103作为源极区。
[0054]请参考图3，在半导体衬底100上表面形成单晶半导体层105，单晶半导体层105覆盖第一重掺杂区103上表面，并且单晶半导体层105同时还覆盖阱区101上表面。
[0055]本实施例中，单晶半导体层105的材料可以为IV主族半导体材料，例如Ge、SiGe或者SiC等，也可以为II1-V主族半导体材料，例如GaN、InGaN、GaAs、GaP或者AlGaInP等，还可以为I1-VI族半导体ZnO、Ga203、ZnS, ZnSe, PbSe、CdS或者CdTe中的一种或多种组合，比如 AIN、GaN> GaAs 或者 AlGaAs 等。
[0056]本实施例中，第一单晶半导体层105可为单层结构，也可以为多层复合结构。多层复合结构可为超晶格结构，或者呈现组分梯度分布(逐渐增大)的复合结构，比如Ge含量梯度分布的SiGe，或者GaN和AlN交替分布结构。
[0057]具体的，本实施例单晶半导体层105为单晶硅层。可以用以下方式形成单晶硅层:通过在约800°C?1200°C条件下，在氢气的压强为10Torr?760Torr的气氛中，分解硅烷、二氯硅烷、三氯硅烷或四氯化硅生长单晶硅层；或者，通过冷却加热到920°C?930°C的铟硅熔液或铟镓硅溶液，在作为籽晶的单晶硅衬底上形成硅外延层，从而形成单晶硅层。
[0058]本实施例中，单晶半导体层105的厚度可以为1nm?200nm。单晶半导体层105的厚度决定后续形成的垂直纳米线1050的高度，因此单晶半导体层105的厚度不宜大于200nm，防止形成的垂直纳米线1050因高度太大而发生崩塌，并且防止工艺制作难度的增力口。同时，单晶半导体层105的厚度不宜小于1nm,如果单晶半导体层105的厚度太小，同样会造成工艺制作难度的增加，并且造成后续形成的晶体管短沟道效应严重。具体的，单晶半导体层105的厚度可以为10nm、15nm、20nm或25nm等。
[0059]本实施例中，考虑到后续形成垂直纳米线之后，垂直纳米线的顶部又被掺杂形成第二重掺杂区，因此,单晶半导体层105的厚度进一步选择为30nm?200nm,具体可以为30nm、40nm、50nm、60nm、70nm、80nm、90nm、lOOnm、llOnm、120nm、130nm、140nm、150nm、160nm、170nm、180nm、190nm 或 200nm。
[0060]请参考图4，蚀刻单晶半导体层105和部分厚度的第一重掺杂区103，蚀刻后剩余的单晶半导体层105作为垂直纳米线1050，蚀刻后剩余的第一重掺杂区103分为第一子掺杂区1031和第二子掺杂区1032，第一子掺杂区1031的横截面与垂直纳米线1050的横截面相同。
[0061]需要说明的是，本实施例中，垂直方向是指垂直于半导体衬底100上表面的方向，即垂直纳米线1050的高度方向(图4中所显示的竖直方向)垂直于半导体衬底100上表面。垂直纳米线1050的横截面是指沿平行于半导体衬底100上表面的平面横截垂直纳米线1050所得到的截面，第一子掺杂区1031的横截面同样指按此位置关系得到的截面。本说明书其它部分也均采用此空间位置关系。
[0062]本实施例中，第一子掺杂区1031和第二子掺杂区1032组成的形状呈台阶状，如图4中的剖面示意图所示。
[0063]本实施例中，可以通过光刻和刻蚀工艺处理蚀刻单晶半导体层105。具体的，在单晶半导体层105上形成光刻胶层(未示出)，并通过光刻和显影工艺图案化所述光刻胶层，图案化的光刻胶层暴露出呈圆形的单晶半导体层105上表面。再以图案化的光刻胶层为掩模，采用干法刻蚀工艺蚀刻单晶半导体层105，从而形成垂直纳米线1050，并且垂直纳米线1050呈圆柱状。
[0064]本实施例中，垂直纳米线1050的直径范围为5nm?lOOnm。垂直纳米线1050的直径决定晶体管的大小，因此，垂直纳米线1050的直径大小可根据不同工艺节点作具体选择，例如可以为 5nm、9nm、18nm、22nm、45nm、65nm、90nm 或者 10nm 等。
[0065]本实施例中，垂直纳米线1050呈圆柱状，因此第一子掺杂区1031的横截面呈圆形，而第一子掺杂区1031的横截面与垂直纳米线1050的横截面相同，因此第一子掺杂区1031的横截面也呈圆形，亦即第一子掺杂区1031也呈圆柱状。而第二子掺杂区1032横截面与未蚀刻前第一重掺杂区103的横截面相同。
[0066]本实施例中，第一子掺杂区1031的厚度(亦即高度)范围也可以为5nm?lOOnm，并且第一子掺杂区1031的厚度通常可以略小于垂直纳米线1050的高度。
[0067]请参考图5，形成第一层间介质材料层107覆盖垂直纳米线1050和半导体衬底100暴露的上表面。
[0068]本实施例中，第一层间介质材料层107的材料可以为氧化硅或者氮氧化硅，可以采用化学气相沉积法形成第一层间介质材料层107。
[0069]请参考图6，对第一层间介质材料层107进行平坦化，直到暴露垂直纳米线1050上表面，再回蚀刻平坦化后的第一层间介质材料层107，以在第二子掺杂区1032上表面形成第一层间介质层1070。
[0070]本实施例中，第一层间介质层1070上表面低于第一子掺杂区1031上表面，以保证后续形成的高K介质层109 (请参考图7)覆盖垂直纳米线1050的全部侧面。第一层间介质层1070覆盖第一子掺杂区1031部分侧面，即至少部分第一子掺杂区1031的侧面仍然暴露在外。
[0071]本实施例中，第一层间介质层1070的厚度范围可以为5nm?50nm,并且，同时需要保证第一层间介质层1070的上表面低于第一子掺杂区1031上表面，从而保证后续形成的高K介质层至少覆盖部分第一子掺杂区1031的侧面。因为只有后续形成的高K介质层至少覆盖部分第一子掺杂区1031的侧面(此部分侧面为第一子掺杂区1031未被第一层间介质层1070覆盖的侧面)，才能保证后续形成的高K介质层位于整个沟道区区域表面。
[0072]请参考图7，在第一层间介质层1070上表面、垂直纳米线1050侧面和部分第一子重掺杂区1031侧面形成高K介质层，高K介质层109包围垂直纳米线1050。
[0073]本实施例中，高K介质层109同时形成在第一层间介质层1070上，即第一层间介质层1070位于半导体衬底100与高K介质层109之间。并且，正如前面所述，由于第一层间介质层1070的上表面低于第一子掺杂区1031上表面，因此高K介质层109至少覆盖部分第一子掺杂区1031的侧面，即高K介质层109覆盖垂直纳米线1050的全部侧面，从而防止晶体管出现短沟道效应等问题。
[0074]本实施例中，高K介质层109的材料可以为氧化铪、氧化镧、氧化锆、氧化钛、氧化钽、氧化钇或者氧化招中的至少一种。高K介质层109的形成方法包括原子层沉积法(Atomic Layer Deposit1n, ALD)、金属有机气相沉积法(Metal-Organic Chemical VaporDeposit1n, M0CVD)、分子束外延法(Molecular Beam Epitaxy, MBE)、化学气相沉积法(Chemical Vapor Deposit1n, CVD)或物理气相沉积法(Physical Vapor Deposit1n,PVD)。当然，高K介质层109还可利用本领域普通技术人员所熟知的其它沉积技术形成。
[0075]本实施例中，高K介质层109的厚度范围为0.5nm?5nm。高K介质层109的厚度应该小于5nm，从而保证后续形成的金属栅层1111 (请参考图8)下表面低于垂直纳米线1050的下表面，并保证金属栅层1111对位于垂直纳米线1050中的沟道区区域(未示出)的控制作用。同时，高K介质层109的厚度应该大于5nm，以起到相应的绝缘作用。
[0076]本实施例中，第一层间介质层1070还可以同时起到界面层的作用，从而使后续形成的高K介质层109与半导体衬底100之间的接触性能提高。
[0077]请继续参考图7，在高K介质层109侧面形成金属材料层111覆盖高K介质层109，并且金属材料层111同时包围高K介质层109。
[0078]本实施例中，金属材料层111的材料可以为铝、铜、银、金、钼、镍、钛、钴、铊、钽、钨、硅化钨、钨化钛、氮化钛、氮化铊、碳化铊、镍钼或氮硅化铊。
[0079]本实施例中，可以采用物理气相沉积法(PVD)或者原子层沉积法(ALD)形成金属材料层111。
[0080]本实施例所形成的金属材料层111包围在整个高K介质层109侧面，并且位于半导体衬底100与高K介质层109之间，形成围栅结构。这种围栅结构有助于加强后续形成的金属栅层1111对沟道的控制作用。
[0081]请参考图8，对金属材料层111进行平坦化，使金属材料层111转变为包围高K介质层109的金属栅层1111。
[0082]本实施例中，可以采用化学机械研磨法对金属材料层111进行平坦化，从而形成金属栅层1111。金属栅层1111的上表面与垂直纳米线1050的上表面齐平，也就是说，上述平坦化过程中，平坦化至暴露垂直纳米线1050的上表面则停止平坦化。
[0083]本实施例中，第一层间介质层1070和高K介质层109均为位于金属栅层1111与垂直纳米线1050之间的介质层(未标注)。在本发明的其它实施例中，所述介质层可以包括有更多的层结构，本发明对此不作限定。
[0084]请参考图9，回蚀刻金属栅层1111。
[0085]本实施例中，可以采用干法刻蚀工艺对金属栅层1111进行回蚀刻，以使金属栅层1111的厚度减小。回蚀刻之后，金属栅层1111的厚度可以为5nm?80nm。金属栅层1111的厚度通常要求与沟道长度(本实施例中为垂直纳米线1050未掺杂部分的高度)大致相等，以保证金属栅层1111能够对晶体管进行较好的控制。
[0086]从以上高K介质层109和金属栅层1111的形成过程可知，本实施例在形成高K介质层109和金属栅层1111的过程中，不必使用光刻工艺，相比于其它形成工艺而言，本实施例的形成工艺至少减少了一次光刻工艺，这意味着本实施例制备垂直纳米线围栅MOS晶体管器件的工艺步骤更为简单，削减了制造成本。
[0087]请参考图10，在金属栅层1111上形成第二层间介质层113，第二层间介质层113与垂直纳米线1050上表面齐平。
[0088]本实施例中，第二层间介质层113的材料同样可以为氧化硅或者氮氧化硅，并且，同样可以采用化学气相沉积法生成。形成第二层间介质层113的具体过程可以为:采用化学气相沉积法生成覆盖金属栅层1111、高K介质层109和垂直纳米线1050的第二层间介质材料层(未示出)，再平坦化所述第二层间介质材料层直至暴露第二层间介质层113上表面。
[0089]本实施例中，第二层间介质层113的厚度可以为2nm?20nm,第二层间介质层113的厚度选择与后续垂直纳米线1050重掺杂的深度相关。通常第二层间介质层113的厚度可以略小于后续垂直纳米线1050重掺杂的深度，或者第二层间介质层113的厚度等于后续垂直纳米线1050重掺杂的深度。
[0090]请参考图11,对垂直纳米线1050顶部进行重掺杂形成第二重掺杂区115。
[0091]本实施例中，由于第一重掺杂区103 (被蚀刻成第一子掺杂区1031和第二子掺杂区1032两部分)选择作为源极区，因此，第二重掺杂区115选择作为漏极区。
[0092]本实施例中，垂直纳米线1050顶部进行重掺杂的深度范围为2nm?20nm，即第二重惨杂区115的厚度范围为2nm?20nm,具体可以为2nm、4nm、5nm、8nm、10nm、12nm、15nm、18nm或者20nm。从本实施例的形成过程可知，第二重掺杂区115的厚度完全通过垂直纳米线1050的高度转化而来，即形成多少厚度的第二重掺杂区115，垂直纳米线1050就相应地减小多少高度。因此，第二重掺杂区115的厚度不宜超过20nm，以防止剩余的垂直纳米线1050高度太小，从而防止出现短沟道效应。同时，第二重掺杂区115自身作为晶体管的漏极区，其厚度需要大于2nm，以保证相应的电学性能。
[0093]本实施例中，第二重掺杂区115的形成过程可参考第一重掺杂区103的形成过程。
[0094]请参考图12，在第二重掺杂区115上形成外延层117。
[0095]本实施例中，可以通过选择性外延形成工艺形成外延层117。具体的，在形成外延层117时，可以通过原位掺杂对外延层117进行掺杂，从而使外延层117具有与第二重掺杂区115相同的掺杂类型。
[0096]本实施例中，形成外延层117是为后续形成欧姆接触点提供位置，即:第二重掺杂区115其实是垂直纳米线1050顶部的一部分，其横截面积较小，有时较难为后续形成欧姆接触点提供位置。因此，本实施例在第二重掺杂区115上形成外延层117，外延层117的横截面积通常为第二重掺杂区115横截面积的四倍以上，因此，后续欧姆接触点可以方便地形成在外延层117上。从这个层面上看，外延层117为第二重掺杂区115的一部分。
[0097]请参考图13，依次蚀刻位于垂直纳米线1050其中一侧的第二层间介质层113、金属栅层1111、高K介质层109和第一层间介质层1070，直至形成暴露第二子掺杂区1032的沟槽110。
[0098]本实施例中，沟槽110的形成过程可以为:先在外延层117上表面和第二层间介质层113上表面形成图案化的硬掩膜层，所述硬掩膜层暴露部分第二层间介质层113上表面，再以所述硬掩膜层为掩模，采用各向异性等离子刻蚀工艺从上到下依次蚀刻第二层间介质层113、金属栅层1111、高K介质层109和第一层间介质层1070，直至形成暴露第二子掺杂区1032的沟槽110。
[0099]请参考图14，形成第三层间介质层119覆盖外延层117和第二层间介质层113，第三层间介质层119并同时填充满图13所示沟槽110。
[0100]本实施例中，第三层间介质层119的材料同样可以为氧化硅或者氮氧化硅，并且，同样可以采用化学气相沉积法生成。第三层间介质层119充满沟槽110，因此第三层间介质层119将第二子掺杂区1032被暴露的部分重新覆盖。
[0101]请参考图15，蚀刻第三层间介质层119直至形成暴露第二子掺杂区1032的第一凹槽1191和暴露外延层117的第二凹槽1192。
[0102]本实施例中，可以采用各向异性干法刻蚀工艺或者湿法蚀刻工艺蚀刻第三层间介质层119，以形成第一凹槽1191和第二凹槽1192。
[0103]请参考图16，在第一凹槽1191的底部形成第一金属硅化物1033，并同时在第二凹槽1192的底部形成第二金属娃化物1171,第一金属娃化物1033和第二金属娃化物1171即本实施例前面所述的欧姆接触点。
[0104]本实施例中，第一金属硅化物1033和第二金属硅化物1171的材料具体可以为镍硅化物，其形成过程为本领域技术人员所熟知，在此不再赘述。
[0105]请参考图17，采用导电材料填充第一凹槽1191和第二凹槽1192，以分别形成第一导电插塞121和第二导电插塞122。
[0106]本实施例中，所述导电材料可以为铜、铝、钨或者钛等。当所述导电材料具体为铜时，可以采用物理气相沉积法或者电镀法填充第一凹槽1191和第二凹槽1192，从而形成第一导电插塞121和第二导电插塞122。
[0107]请参考图18，在垂直纳米线1050中与第一凹槽1191相背离的一侧形成连接金属栅层1111的第三导电插塞123。
[0108]本实施例中，第三导电插塞123的形成过程可以为:蚀刻第三层间介质层119及其下方的金属栅层1111，直至形成暴露出至少部分金属栅层1111的第三凹槽(未示出)，然后采用导电材料填充所述第三凹槽形成第三导电插塞123。所述导电材料同样可以为铜、铝、鹤或者钦等。
[0109]本实施例所提供的垂直纳米线MOS晶体管的形成方法中，先提供具有阱区101的半导体衬底100，然后在阱区101中进行重掺杂形成第一重掺杂区103，第一重掺杂区103上表面暴露在外，再在第一重掺杂区106上表面形成单晶半导体层105，并蚀刻单晶半导体层105直至形成垂直纳米线1050，之后在垂直纳米线1050侧面形成包围垂直纳米线1050的高K介质层109，并在高K介质层109侧面形成包围所述高K介质层的金属栅层1111，在形成金属栅层1111后，对垂直纳米线1050顶部进行重掺杂形成第二重掺杂区115。所述形成方法中，沟道区区域形成在垂直纳米线1050中，并且沟道的长度由单晶半导体层105的厚度决定，而单晶半导体层105的厚度由单晶半导体层105的形成过程决定，因此形成的MOS晶体管中，沟道的长度并不是通过光刻决定的，即沟道长度不受光刻精度限制，并且整个形成工艺各步骤易于操作，简化了工艺，降低成本，适于大规模生产。
[0110]本实施例所提供的垂直纳米线MOS晶体管的形成方法中，第一重掺杂区103和第二重掺杂区115分别形成在垂直纳米线1050 (直接接触)的上方和下方，形成一种垂直纳米线MOS晶体管结构，第一重掺杂区103和第二重掺杂区115通过掺杂实现，不仅形成工艺简便，而且形成的各掺杂区浓度均匀。
[0111]本发明又一实施例还提供了一种垂直纳米线MOS晶体管，所述垂直纳米线MOS晶体管可以采用前述形成方法形成，因此所述垂直纳米线MOS晶体管的结构可以参考图18，所述垂直纳米线MOS晶体管各结构及其性质可参考前述实施例相应内容。
[0112]具体的，本实施例所提供的垂直纳米线MOS晶体管包括半导体衬底100，半导体衬底100内具有阱区101，位于阱区101内的第二子重掺杂区1032和位于第二子重掺杂区1032上的第一子重掺杂区1031，位于第一子重掺杂区1031上的垂直纳米线1050，位于半导体衬底上表面、阱区上表面、第一重掺区上 表面的第一层间介质层1070，位于第一层间介质层1070上表面及垂直纳米线1050侧面的高K介质层109，其中，第一层间介质层1070和高K介质层109均为介质层(未标注)。所述垂直纳米线MOS晶体管还包括金属栅层1111和第二重掺杂区115，金属栅层1111包围位于垂直纳米线1050侧面的所述介质层(此部分介质层即为位于垂直纳米线1050侧面的高K介质层109)，第二重掺杂区115位于垂直纳米线1050上(顶部)，第二重掺杂区115侧面同样被高K介质层109覆盖。
[0113]本实施例中，所述垂直纳米线MOS晶体管还包括位于金属栅层1111上的第二层间介质层113,第二层间介质层113上表面与第二重掺杂区115上表面齐平。
[0114]本实施例中，所述垂直纳米线MOS晶体管还包括位于第二重掺杂区115上的外延层117，外延层117部分位于第二层间介质层113上表面。
[0115]本实施例中，所述垂直纳米线MOS晶体管还包括第三层间介质层119、第一导电插塞121、第二导电塞插塞122和第三导电插塞123，第三层间介质层119覆盖外延层117和第二层间介质层113，第一导电插塞贯121穿第三层间介质层119，并连接至第二子重掺杂区1032，第二导电塞122插塞贯穿第三层间介质层119，并连接至外延层117，第三导电插塞123贯穿第三层间介质层119和第二层间介质层113，并连接至金属栅层1111。
[0116]本实施例中，所述垂直纳米线MOS晶体管还包括位于第二子重掺杂区1032中且连接第一导电插塞121的第一金属硅化物1033，位于外延层117中且连接第二导电插塞122的第二金属硅化物1171。
[0117]本实施例中，垂直纳米线1050的高度范围为1nm?200nm。垂直纳米线的高度不宜高于200nm，以防止形成的垂直纳米线1050生成过程中因高度太大而发生崩塌，并且防止工艺制作难度的增加。同时，垂直纳米线1050的高度不宜小于10nm，如果垂直纳米线1050的厚度太小，同样会造成工艺制作难度的增加，并且造成后续形成的晶体管短沟道效应严重。具体的，垂直纳米线1050的厚度可以为10nm、15nm、20nm或25nm等。
[0118]本实施例中，进一步考虑在形成过程中，垂直纳米线1050顶部被掺杂形成第二重掺杂区115，因此，垂直纳米线1050的初始厚度进一步选择为30nm?200nm，具体可以为30nm、40nm、50nm、60nm、70nm、80nm、90nm、lOOnm、llOnm、120nm、130nm、140nm、150nm、160nm、170nm、180nm、190nm 或 200nm。
[0119]本实施例中，第二重掺杂区115的厚度范围为2nm?20nm，具体可以为2nm、4nm、5nm、8nm、10nm、12nm、15nm、18nm或者20nm。从本发明垂直纳米线MOS晶体管的形成过程可知，第二重掺杂区115的厚度完全通过垂直纳米线1050的高度转化而来，即形成多少厚度的第二重掺杂区115，垂直纳米线1050就相应地减小多少高度。因此，第二重掺杂区115的厚度不宜超过20nm，以防止剩余的垂直纳米线1050高度太小，从而防止出现短沟道效应。同时，第二重掺杂区115自身作为晶体管的漏极区，其厚度需要大于2nm，以保证相应的电学性能。
[0120]本实施例所提供的垂直纳米线MOS晶体管中，由于第一重掺杂区包括了第一子重掺杂区1031和第二子重掺杂区1032，它们的剖面结构组合形成台阶状，其中第一子重掺杂区1031与垂直纳米线1050直接连接，同时第二重掺杂区115位于垂直纳米线1050顶部，因此，整个垂直纳米线MOS晶体管结构精巧合理，相比于现有垂直纳米线MOS晶体管而言，本实施例所提供的垂直纳米线MOS晶体管结构得到优化，性能提高。
[0121]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【主权项】
1.一种垂直纳米线MOS晶体管的形成方法，其特征在于，包括: 提供半导体衬底，所述半导体衬底内具有阱区； 在所述阱区内形成第一重掺杂区，所述第一重掺杂区上表面与所述阱区上表面齐平； 在所述半导体衬底上表面形成单晶半导体层； 蚀刻所述单晶半导体层和部分厚度的所述第一重掺杂区，蚀刻后剩余的所述单晶半导体层作为垂直纳米线，蚀刻后剩余的所述第一重掺杂区分为第一子掺杂区和第二子掺杂区，所述第一子掺杂区的横截面与所述垂直纳米线的横截面相同； 在所述半导体衬底上表面、所述阱区上表面、所述第一重掺区上表面及所述垂直纳米线侧面形成介质层； 形成金属栅层包围位于所述垂直纳米线侧面的所述介质层； 在形成所述金属栅层之后，对所述垂直纳米线顶部进行重掺杂形成第二重掺杂区。2.如权利要求1所述的垂直纳米线MOS晶体管的形成方法，其特征在于，所述单晶半导体层的厚度范围为1nm?200nm。3.如权利要求1所述的垂直纳米线MOS晶体管的形成方法，其特征在于，所述单晶半导体层为单晶硅层，采用在氢气气氛中分解硅烷、二氯硅烷、三氯硅烷或四氯化硅的至少其中之一形成。4.如权利要求1所述的垂直纳米线MOS晶体管的形成方法，其特征在于，所述介质层的形成过程包括:在所述半导体衬底上表面、所述阱区上表面及所述第二子重掺区上表面形成第一层间介质层，所述第一层间介质层上表面低于所述第一子重掺杂区上表面，在所述第一层间介质层上表面和所述垂直纳米线侧面形成高K介质层。5.如权利要求4所述的垂直纳米线MOS晶体管的形成方法，其特征在于，在形成所述金属栅层后，且在形成所述第二重掺杂区之前，所述形成方法还包括:在所述金属栅层上形成第二层间介质层，所述第二层间介质层与所述垂直纳米线上表面齐平。6.如权利要求5所述的垂直纳米线MOS晶体管的形成方法，其特征在于，所述形成方法还包括:在所述第二重掺杂区上形成外延层。7.如权利要求6所述的垂直纳米线MOS晶体管的形成方法，其特征在于，所述形成方法还包括:依次蚀刻位于所述垂直纳米线其中一侧的所述第二层间介质层、金属栅层、高K介质层和第一层间介质层，直至形成暴露所述第二子掺杂区的沟槽。8.如权利要求7所述的垂直纳米线MOS晶体管的形成方法，其特征在于，所述形成方法还包括:形成第三层间介质层覆盖所述外延层和所述第二层间介质层，并填充满所述沟槽。9.如权利要求8所述的垂直纳米线MOS晶体管的形成方法，其特征在于，所述形成方法还包括:在所述外延层上形成第三层间介质层，所述第三层间介质层填充所述沟槽。10.如权利要求9所述的垂直纳米线MOS晶体管的形成方法，其特征在于，所述形成方法还包括:蚀刻所述第三层间介质层直至形成暴露所述第二子重掺杂区的第一凹槽和暴露所述外延层的第二凹槽，并在所述第一凹槽底部形成第一金属硅化物，在所述第二凹槽的底部形成第二金属娃化物，再米用导电材料填充所述第一凹槽形成第一导电插塞，并填充所述第二凹槽形成第二导电插塞。11.如权利要求10所述的垂直纳米线MOS晶体管的形成方法，其特征在于，所述形成方法还包括:在所述第三层间介质层中形成贯穿所述第三层间介质层且连接所述金属栅层的第三导电插塞。12.如权利要求1所述的垂直纳米线MOS晶体管的形成方法，其特征在于，所述第二重掺杂区的厚度范围为2nm?20nm。13.一种垂直纳米线MOS晶体管，包括: 半导体衬底，所述半导体衬底内具有阱区； 其特征在于，还包括: 位于所述阱区内的第二子重掺杂区和位于所述第二子重掺杂区上的第一子重掺杂区； 位于所述第一子重掺杂区上的垂直纳米线； 位于所述半导体衬底上表面、所述阱区上表面、所述第一重掺区上表面及所述垂直纳米线侧面的介质层； 金属栅层，所述金属栅层包围位于所述垂直纳米线侧面的所述介质层； 位于所述垂直纳米线上的第二重掺杂区。14.如权利要求13所述的垂直纳米线MOS晶体管，其特征在于，所述垂直纳米线的高度范围为1nm?200nm。15.如权利要求13所述的垂直纳米线MOS晶体管，其特征在于，所述介质层包括位于所述第二子掺杂区上表面的第一层间介质层，所述第一层间介质层上表面低于所述第一子重掺杂区上表面，所述介质层还包括位于所述第一层间介质层上表面和所述垂直纳米线侧面的高K介质层。16.如权利要求15所述的垂直纳米线MOS晶体管，其特征在于，所述晶体管还包括??位于所述金属栅层上的第二层间介质层，所述第二层间介质层与所述第二重掺杂区上表面齐平。17.如权利要求16所述的垂直纳米线MOS晶体管，其特征在于，所述晶体管还包括??位于所述第二重掺杂区上的外延层，所述外延层部分位于所述第二层间介质层上表面。18.如权利要求17所述的垂直纳米线MOS晶体管，其特征在于，所述晶体管还包括:第三层间介质层、第一导电插塞、第二导电塞插塞和第三导电插塞，所述第三层间介质层覆盖所述外延层和所述第二层间介质层，所述第一导电插塞贯穿所述第三层间介质层，并连接至所述第二子重掺杂区，所述第二导电塞插塞贯穿所述第三层间介质层，并连接至所述外延层，所述第三导电插塞贯穿所述第三层间介质层和第二层间介质层，并连接至所述金属栅层。
【专利摘要】一种垂直纳米线MOS晶体管及其形成方法。其中，所述垂直纳米线MOS晶体管的形成方法包括：提供半导体衬底，所述半导体衬底内具有阱区；在所述阱区内形成第一重掺杂区；在所述半导体衬底表面形成单晶半导体层；蚀刻所述单晶半导体层和部分厚度的所述第一重掺杂区，直至所述单晶半导体层形成垂直纳米线，所述第一重掺杂区被蚀刻形成第一子掺杂区和第二子掺杂区；在所述半导体衬底上表面、所述阱区上表面、所述第一重掺区上表面及所述垂直纳米线侧面形成介质层；形成金属栅层包围位于所述垂直纳米线侧面的所述介质层；对所述垂直纳米线顶部进行重掺杂形成第二重掺杂区。所述形成方法简化了工艺，降低成本，适于大规模生产。
【IPC分类】H01L21/336, H01L29/78
【公开号】CN104900696
【申请号】CN201410076899
【发明人】王文博
【申请人】中芯国际集成电路制造(上海)有限公司
【公开日】2015年9月9日
【申请日】2014年3月4日
最新回复(0)