半导体装置的制造方法
半导体装置的制造方法
【技术领域】
[0001] 本发明设及半导体装置。
【背景技术】
[0002] W往，在工业用逆变器中，用于进行电绝缘的信号传输的变压器、光禪合器广泛 应用于构成功率转换用桥式电路的IGBT(InsulatedGateBipolarTransistor;绝缘栅 型双极晶体管）等开关元件的栅极驱动。然而，近年来，在主要侧重于低容量的用途中， 为了降低成本，使用不进行电绝缘的高压集成电路装置（HVIC;化曲VoltageIntegrated Circuit)来取代变压器或光禪合器（例如，参照下述专利文献1及下述非专利文献1、2。）。 下面，对现有的HVIC的结构进行说明。
[000引图15是表示现有的HVIC整体的1C格局的俯视图。图16是表示图15的HVIC的电 路结构的电路图。例如，W与功率转换用桥式电路120相连接，并对构成功率转换用桥式电 路120的一个相的第1、第2IGBT12U122中高压侧的第1IGBT121进行驱动的HVIC100为例 来进行说明。图15、图16所示的现有的HVIC100在同一半导体巧片上包括；高压侧栅极驱 动电路101、异常检测电路102、输入?控制电路103、电平上拉用电平移位电路104、电平下 拉用电平移位电路l07、W及高压结终端结构（HVJT;Hi曲Voltage Junction Termination structure)部 111。
[0004] 高压侧栅极驱动电路101和异常检测电路102配置于高压侧阱区112,且W功率 转换用桥式电路120高压侧的第1IGBT121的发射极电位VS为基准电位、VB为电源电位、 VCC'为电源电压进行动作。高压侧阱区112是利用高压结终端结构111来与低压侧区域 113电气分离、且具有浮动电位的高电位区域。异常检测电路102将异常检测信号传输至输 入?控制电路103。VB电位是功率转换用桥式电路120高压侧的第1IGBT121的发射极电 位VS与电源电压VCC'的总和（VB=VS+VCC')。
[0005] 输入?控制电路103配置于低压侧区域113,WGND电位为基准进行动作。输入?控 审IJ电路103利用从VCC端子提供的电源电位VCC进行动作，基于来自外部（微机等）的控 制信号HIN、来自异常检测电路102的异常检测信号，来控制高压侧栅极驱动电路101的输 出H0。电平上拉用电平移位电路104由置位信号用和复位信号用的两个电平移位电路构 成。两个电平移位电路分别由一个高耐压n沟道型M0S阳T(MetalOxideSemicon化ctor FieldEffectTransistor;绝缘栅型场效应晶体管；W下称为nchMOS阳T) 105和一个电平 移位电阻106构成。
[0006] 电平上拉用电平移位电路104的nchMOS阳T105配置于高压结终端结构部111，电 平移位电阻106配置于高压侧阱区112。电平上拉用电平移位电路104将从输入?控制电 路103输入的接地电位基准的置位信号和复位信号转换成VB电位基准的信号，并输入到后 级的锁存电路110。置位信号是指用于启动高压侧栅极驱动电路101、从而将高压侧栅极驱 动电路101的输出册作为功率转换用桥式电路120的高压侧的第1IGBT121的栅极信号进 行输出的信号。复位信号是指用于关闭高压侧驱动电路101的信号。
[0007] 锁存电路110的输出端子Q与功率转换用桥式电路120的高压侧的第1IGBT121 的栅极充电用P沟道型MOSFET(W下称为pchMOSFET)和栅极放电用nchMOSFET的栅极相 连接。电平下拉用电平移位电路107由高压pchMOSFETlOS和电平移位电阻109构成。电 平下拉用电平移位电路107的pchMOSFETlOS配置于高压结终端结构部111，电平移位电阻 109配置于低压侧区域113。电平下拉用电平移位电路107将从异常检测电路102输出的VB 电位基准的异常检测信号转换成接地电位基准的信号，并传输至输入?控制电路103。标号 124、125 分别是靴带式二极管 〇3〇otstrapdiode)和自举电容器 〇3〇otstrapcapacitor)。
[0008] 接着，对现有的HVIClOO的高压侧阱区112周边的平面结构进行说明。图17是详 细示出图15的HVIC的高压侧阱区周边的平面结构的俯视图。图17中，为了明确现有的 HVIC100的平面结构，仅图示出电平上拉用电平移位电路104的一个nchMOS阳T105。如图 17所示，高压侧阱区112由n型扩散区域14、W及包围n型扩散区域14周围的低浓度rT型 扩散区域13构成。rT型扩散区域13和n型扩散区域14与VB电位相连接。rT型扩散区域 13的周围被rT型扩散区域1包括。
[0009] 在rT型扩散区域13与rT型扩散区域1之间配置有iT型扩散区域（分离区域）12。 rT型扩散区域1的周围被GND电位的P+型扩散区域（P+型GND区域）11包围。n型扩散区 域14配置有高压侧栅极驱动电路101、异常检测电路102、W及除电平上拉用电平移位电路 104的nchM0SFET105W外的结构部（例如电平移位电阻106)。n-型扩散区域1配置有高 压结终端结构部111、电平上拉用电平移位电路104的nchM0SFET105、W及电平下拉用电平 移位电路107的pchMOS阳T108。
[0010] 接着，对现有的HVIC100的nchMOS阳T105、pchMOS阳T108W及高压结终端结构部 111的剖面结构进行说明。图18是表示图17的切割线AA-AA'处的剖面结构的剖面图。 图19是表示图17的切割线BB-BB'处的剖面结构的剖面图。图20是表示图17的切割线 CC-CC'处的剖面结构的剖面图。图18中示出nchM0SFET105的剖面结构。图19中示出 pchMOSFETlOS的剖面结构。图20中示出高压结终端结构部111的剖面结构。
[0011] 在图18~图20的各切割线处的剖面中共通的是，在P型半导体基板10的表面的 表面层分别选择性地设置有rT型扩散区域1、构成高压侧阱区112的rT型扩散区域13及n 型扩散区域14。rT型扩散区域13配置于比n型扩散区域14更靠基板外周部侧，rT型扩散 区域1配置于比高压侧阱区112更靠基板外周部侧。rT型扩散区域1的基板表面侧的表面 层中，在基板外周部侧设置有p-型扩散区域15。P-型扩散区域15在深度方向上贯穿n-型 扩散区域1并到达基板背面侧的P型区域。扩散区域15的内部选择性地设置有P+型 GND区域11。
[001引如图18所示，电平上拉用电平移位电路104的nchMOS阳T105具有由rT型扩散区 域1与P型半导体基板10构成的RESURF结构（W下称为单RESURF(Single RESUR巧结 构）。rT型扩散区域1也兼用作漂移区域。rT型扩散区域1的杂质浓度为l.0Xl0i2/cm2左 右。在n-型扩散区域1的配置有nchMOS阳T105的部分，在n-型扩散区域1与n-型扩散区 域13之间设置有从基板表面起的深度比rT型扩散区域1要深的分离区域12。利用该分离 区域12,使得rT型扩散区域1与rT型扩散区域13相分离。
[0013] 另外，在具有单RESURF结构的情况下，已知n-型扩散区域1的最佳杂质浓度为 1.4Xl〇i2/cm2W下，W得到所希望的耐压（例如，参照下述非专利文献3。）。
[0014] 如图19所示，电平下拉用电平移位电路107的pchMOS阳T108具有由p型扩散区 域2、rT型扩散区域1、W及P型半导体基板10构成的双RESURF(double RESUR巧结构。在 n-型扩散区域1的配置有pchMOS阳T108的部分，在n-型扩散区域1与n-型扩散区域13之 间未设置分离区域12,rT型扩散区域1与rT型扩散区域13相接。P型扩散区域2W浅于 rT型扩散区域1的深度设置于rT型扩散区域1的、基板表面侧的表面层。P型扩散区域2不 只构成双RESURF结构，还兼用作P型漂移区域。P型扩散区域2的杂质浓度约在5. 0 X 1〇11/ cm2W上1.0X10l2/cm2W下。
[0015] 如图20所示，高压结终端结构部111与nchMOS阳T105相同，具有由rT型扩散区域 1与P型半导体基板10构成的单RESURF结构。此外，在配置有高压结终端结构部111的部 分，在rT型扩散区域1与rT型扩散区域13之间设置有分离区域12,rT型扩散区域1通过 分离区域12而与rT型扩散区域13相分离。
[0016] 图18中，标号3、4、5、7、8、9是构成nchMOS阳T105的M0S栅极（由金属-氧化 膜-半导体形成的绝缘栅）结构的各构成部。图18中的标号16是VB电极39与n型扩散 区域14的触点（电接触部）。图19中的标号24、25、27、28、29是构成pchMOS阳T108的M0S 栅极结构的各构成部。图18、19、20中的标号31、32、33分别是LOCOSdocaloxidationof silicon;娃局部氧化）膜、层间绝缘膜、W及起到场板作用的电阻体（W下，称为电阻性场 板）。图18中的标号34、35分别是nchM0SFET105的源极电极和漏极电极。图19中的标号 36、37分别是pchMOSFETlOS的源极电极和漏极电极。图19中的标号38、图18中的标号40 分别是GND电极和场板。
[0017] 接着，对上述HVIC100的动作进行说明。输入到输入?控制电路103的来自微机等 的控制信号被传输至高压侧栅极驱动电路101，从而构成连接至现有的HVIC100的功率转 换用桥式电路120的一个相的第1、第2IGBT121U22等中的例如高压侧的第1IGBT121被驱 动。在通过异常检测电路102检测到过电流、过热等异常的情况下，来自异常检测电路102 的异常检测信号被输入到输入?控制电路103,进行高压侧的第1IGBT121的关断和向微机 的异常通知。
[001引如上所述，高压侧栅极驱动电路101W桥式连接的高压侧的第1IGBT121的发射极 电位VS、即第1IGBT121与低压侧的第2IGBT122之间的连接点123的电位为基准电位进行 动作。因此，高压侧栅极驱动电路101的基准电压比输入?控制电路103的基准电压即接 地电位最大上升至几百V，利用高压结终端结构部111来保持高压侧栅极驱动电路101与输 入?控制电路103之间的耐压。
[0019] 作为该种HVIC，提出有W下装置，该装置具有S层结构，由第一导电型的第一区 域、选择性地形成于第一区域的第一主面的表面层的第二导电型的第二区域、W及选择性 地形成于第二区域的表面层的第一导电型的第S区域构成，在第一区域与第二区域之间的 第一pn结、W及第二区域与第S区域之间的第二pn结均进行了反向偏置时，第二区域部 分的净渗杂量形成为1Xl〇ii/cm2W上4X10iVcm2W下，W使得向第一pn结两侧扩展的耗 尽层与向第二pn结两侧扩展的耗尽层在第二区域内结合，且第S区域的净渗杂量形成为 1XIQii/cm2W上2X10i2/cm2W下，W使得向第二pn结两侧扩展的耗尽层到达至第S区域 的表面，并且该装置在被所述第=区域包围的内侧还包括：与第二区域电连接的第二导电 型区域、选择性地形成于该第二导电型区域的表面层的第一导电型区域、形成于第二导电 型区域的表面层的第一导电型沟道的MIS晶体管、W及形成于第一导电型区域的表面层的 第二导电型沟道的MIS晶体管（例如，参照下述专利文献2。）。
[0020] 此外，作为其他的HVIC，提出有W下装置，该装置包括：第1导电型半导体材料层， 该第1导电型半导体材料层配置在半导体基板上，具有经过渗杂处理的上部表面；第2导电 型基极区域，该第2导电型基极区域W规定的深度形成在半导体材料层的上表面部内，具 有实质上为半圆的形状；源极区域，该源极区域是形成在基极区域内的第1导电型源极区 域，在该源极区域与半导体材料层之间形成表面沟道区域；源极电极，该源极电极与源极区 域相接触，且与低电压参考控制电路相连接；栅极绝缘层，该栅极绝缘层W与源极区域及表 面沟道区域的上部表面的一部分相接触的方式进行配置；导电性栅极层，该导电性栅极层 配置在栅极绝缘层内；漏极区域，该漏极区域形成在半导体材料层的上表面部内沿横向远 离基极区域的位置；漏极电极，该漏极电极形成在漏极区域上，且与半导体材料层的上部表 面的一部分相接触；接触电极，该接触电极是与半导体材料层的其他上部表面的一部分相 接触、且与浮动高压电路电连接的接触电极，位于该接触电极与漏极电极之间的半导体材 料层的部分形成导电性区域；W及电阻元件，该电阻元件配置于漏极电极与接触电极之间， 且配置为与半导体材料层的导电性区域电气并联连接，实质上为半圆形状的基极区域形成 浮动高压电路的周边环状部，电平移位电路设置于该周边环状部的内部（例如，参照下述 专利文献3。）。
[002U 此外，作为其他的HVIC，提出有W下装置，该装置由W下结构构成；由P型半导体 基板构成的第一区域、选择性地形成于其表面层的n型的第二区域、选择性地形成于第二 区域的表面层的P型的第S区域、选择性地形成于第二区域的表面层的n型第五区域、选择 性地形成于第S区域的表面层的P型的第六区域、形成于第二区域的表面层的pchMOSFET、 形成于第S区域的表面层的nchMOSFET、^及W包围第一区域的方式设置的高压结终端结 构（例如，参照下述专利文献4。）。 现有技术文献 专利文献
[0022] 专利文献1 ;美国专利申请公开第2006/0220168号说明书 专利文献2 ;日本专利第3952967号公报 专利文献3 ;日本专利第3214818号公报 专利文献4 ;日本专利特开平9-55498号公报 非专利文献
[002引 非专利文献 1 ;M.化shino、另外 2 名、"Anew1200VHVICwithanovelhi曲 voltagePch-MOS"、Proceedingsofthe22ndInternationalSymposiumonPower SemiconductorDevices&ICs、2010 年、p. 93-96 非专利文献2 ;M.化shino、另外 1 名、"Anovelhi曲voltagenewPch-MOSwi1:hanew draindriftstructurefor1200VHVICs"、Proceedingsofthe25thInternational SymposiumonPowerSemiconductorDevices&ICs;ISPSD、2013 年、p. 77-80 非专利文献 3 ;M.Imam、另外 6 名、"DesignandOptimizationofDouble-RESURF High-VoltageLateralDevicesforaManufacturableProcess"、IEEETransactions onElectronDevices、（美国）、I邸E、2003 年 7 月、第 50 卷、第 7 号、PP. 1697-1701
【发明内容】
发明所要解决的技术问题
[0024] 然而，在上述图15、图16所示的现有的HVIC100中，会产生W下问题。在上述现有 的HVIC100中，对于nchMOS阳T105和高压结终端结构部111，采用由n-型扩散区域1和P型 半导体基板10构成的单RESURF结构。与此相对，对于pchMOSFETlOS，采用由P型扩散区域 2、n-型扩散区域1、W及P型半导体基板10构成的双RESURF结构。因此，在nchMOS阳T105 及高压结终端结构部111、与pchMOSFETlOS中，n-型扩散区域1的最佳条件不同。
[0025] 具体而言，如上述非专利文献3所记载的那样，在采用单RESURF结构的情况下，为 了得到所希望的耐压，rT型扩散区域1的最佳杂质浓度为1. 4X10i2/cm2W下，若杂质浓度 高于该浓度，则无法确保足够的耐压。另一方面，在采用双RESURF结构的情况下，为了确 保P型扩散区域2与rT型扩散区域1之间的耐压，最佳的rT型扩散区域1的杂质浓度为 2. 8Xl〇i2/cm2W下。为了得到所希望的耐压，P型扩散区域2的杂质浓度须在1. 4X10iVcm2 W下，且与rT型扩散区域1的杂质浓度之间的浓度差须在1. 4X10iVcm2W下。针对P型扩 散区域2的杂质浓度的该些条件是为得到所希望的耐压的必要条件，而非充分条件。为了 得到所希望的耐压，在满足上述必要条件的同时，还需对P型扩散区域2的杂质浓度进行最 优化。最佳的P型扩散区域2的杂质浓度取决于rT型扩散区域1的杂质浓度，rT型扩散区 域1的杂质浓度越低，P型扩散区域2的最佳杂质浓度就越低。
[0026] rT型扩散区域1的杂质浓度越低，P型扩散区域2的最佳杂质浓度就越低的原因是 因为需要使耗尽层的正的空间电荷量与负的空间电荷量相同。因此，rT型扩散区域1的杂 质浓度越低，rT型扩散区域1的正的空间电荷量（施主）减少，从而P型扩散区域2的耗尽 层所容许的负的空间电荷量（受主）也减少。目P，在P型扩散区域2的杂质浓度高于rT型 扩散区域1的杂质浓度的情况下，因正的空间电荷量的不足而导致P型扩散区域2未完全 耗尽，从而无法确保足够的耐压。
[0027] 耗尽层中的负的空间电荷量不仅存在于从P型扩散区域2与rT型扩散区域1之间 的pn结起向P型扩散区域2延伸的耗尽层中，与该空间电荷量相同程度的量还存在于从P 型半导体基板与rT型扩散区域1之间的pn结起向P型半导体基板延伸的耗尽层中。因此， 为了使P型扩散区域2完全耗尽，必须使rT型扩散区域1中正的空间电荷量为P型扩散区 域2中的负的空间电荷量的大约2倍。因此，可确保足够耐压的P型扩散区域2的最佳杂 质浓度约为rT型扩散区域1的杂质浓度的一半。
[002引根据上述内容，在具有单RESURF结构的nchMOS阳T105和高压结终端结构部111 中为确保足够的耐压而所需的设计条件（W下称为单RESURF条件）为；n-型扩散区域1的 每单位面积的杂质浓度（W下简称为rT型扩散区域1的杂质浓度）Nd为1. 4X10i2/cm2W 下（Nd兰1.4Xl0i2/cm2)。此外，在双RESURF结构的pchMOS阳T108中为确保足够的耐压而 所需的双RESURF条件为满足下述四个条件。
[0029]第1个条件是将rT型扩散区域1的杂质浓度Nd设为约P型扩散区域2的杂质浓度 N。的2倍（N尸2XN。）。第2个条件是将P型扩散区域2的杂质浓度N。设为1. 4X10iVcm2 W下饥兰1. 4X10。/畑12)。第3个条件是将n-型扩散区域1的杂质浓度Nd设为2. 8X10。/ cm2W下（Nd兰2.8Xl〇iVcm2)。第4个条件是将rT型扩散区域1的杂质浓度Nd与P型扩 散区域2的杂质浓度N。之间的差分设为1.4X10lVcm2W下（Nd-N。兰1.4X10lVcm2)。
[0030] 因此，在现有的HVIClOO中，同时满足上述单RESURF条件和双RESURF条件的条件 成为用于确保足够耐压的条件。具体而言，同时满足单RESURF条件和双RESURF条件的条 件是满足下列两个条件的情况。为同时满足单RESURF条件和双RESURF条件的第1个条件 是将r^型扩散区域l的杂质浓度Nd设为1.4X10lVcm2W下（Nd兰1.4X10lVcm2)。为同 时满足单RESURF条件和双RESURF条件的第2个条件是将P型扩散区域2的杂质浓度N。设 为 7.OXl〇iVcm2W下（N。兰 7. 0X10u/cnO。
[0031]目P，为了在单RESURF结构的nchMOS阳T105和高压结终端结构部111中保持足够 的耐压，需要将rT型扩散区域1的杂质浓度Nd设定为1. 4X10iVcm2W下。并且，需要将P 型扩散区域2的杂质浓度N。设定为7X10 11/皿2^下。然而，在P型扩散区域2的杂质浓度 N。为7X10ii/cm2左右时，由于漂移电阻（P型扩散区域2的电阻）变高、P型扩散区域2夹 断（pinchoff)该样的问题，从而无法在pchMOS阳T108中保持足够的电流容量。
[0032] 另一方面，若为了在双RESURF结构的pchMOS阳T108中确保足够的电流容量（电 流能力），而将P型扩散区域2的杂质浓度N。设为高浓度，则在pchMOSFETlOS中无法保持 足够的耐压。目P，在现有的HVIC100中，难W使pchMOSFETlOS的电流容量与耐压同时处于 最佳状态。并且，在rT型扩散区域1的杂质浓度Nd低至1. 0X10iVcm2左右时，由于rT型扩 散区域1和P型扩散区域2之间的pn结产生从P型扩散区域2向P型半导体基板10的方 向的电场，从而产生流向P型半导体基板10的漏电流，因此，无法充分确保P型扩散区域2 与P型半导体基板10之间的耐压。
[0033] 如后述那样，为了确保足够的P型扩散区域2与P型半导体基板10之间的耐压，需 要将pchMOS阳T108部分的n-型扩散区域1的杂质浓度Nd设为1. 3X10i2/cm2W上。然而， 由于在pchMOSFETlOS部分的rT型扩散区域1的表面形成有P型扩散区域2,因此，在如通常 所进行的那样通过在面内注入相同的离子来形成rT型扩散区域1时，pchMOSFETlOS部分的 rT型扩散区域1的杂质浓度为低于nchM0SFET105和高压结终端结构部111的rT型扩散区 域1的杂质浓度的低浓度。例如，一般情况下P型扩散区域2的扩散深度为1ym~2ym， rT型扩散区域1的扩散深度为10ym~30ym，在该情况下，pchMOS阳T108部分的n-型扩 散区域1的杂质浓度为比nchM0SFET105和高压结终端结构部111的rT型扩散区域1的杂 质浓度低10%W上的浓度。
[0034] 因此，即使在将nchMOS阳T105和高压结终端结构部111的n-型扩散区域1的杂质 浓度设定为上限1. 4Xl〇i2/cm2的情况下，pchMOS阳T108部分的n-型扩散区域1的杂质浓 度也是低于1. 3Xl〇i2/cm2的浓度。因此，在将pchMOS阳T108、nchM0S阳T105、W及高压结终 端结构部111的n-型扩散区域1的杂质浓度设为1. 3X10i2/cm2W上，且在满足双RESURF 条件的1. 4Xl〇i2/cm2W下的情况下，对于pchMOS阳T108、nchMOS阳T105、W及高压结终端 结构部111需要分开进行rT型扩散区域1的离子注入工序，因此存在工序成本增加的问题。
[0035] 在上述非专利文献1中，揭示了下述方法W维持耐压、且确保pchMOSFETlOS的电 流容量，即；将P型扩散区域2形成为条状W使其易于耗尽，由此来维持耐压，且同时使P型 扩散区域2高浓度化。然而，在上述非专利文献1中，由于由P型扩散区域2形成的漂移区域 的面积减少，因此，存在W下问题，即；为了确保所需的电流容量，必须增大pchMOSFETlOS 的沟道宽度（在处于导通状态时，与从由rT型扩散区域1的被源极区域（P型扩散区域24) 与漂移区域（P型扩散区域2)所夹住的部分所产生的p型反型层（沟道）的p+型漏极 区域27向源极区域的方向正交的方向上的宽度）。若pchMOSFETlOS的沟道宽度增大，贝U pchMOSFETlOS的寄生电容变大，因此，在产生dVMt浪涌时流过的位移电流变大，从而存在 HVIC容易发生误动作的问题。
[0036] 此外，在上述非专利文献2中揭示了用于在P型扩散区域2形成为条状的结构中， 确保P型扩散区域2与P型半导体基板10之间具有足够的耐压的方法。然而，并未记载在 P型扩散区域2没有形成为条状的现有结构的情况下，确保P型扩散区域2与P型半导体基 板10之间具有足够的耐压的方法。
[0037] 为了解决上述现有技术存在的问题点，本发明的目的在于，在同一基板上具备高 压结终端结构部和高压的P沟道型绝缘栅型场效应晶体管的半导体装置中，提供一种能够 确保半导体装置的耐压与P沟道型绝缘栅型场效应晶体管的电流容量均处于最佳状态的 半导体装置。 解决技术问题所采用的技术方案
[003引为了解决上述问题，达成本发明的目的，本发明所设及的半导体装置具有如下特 征。本发明所设及的半导体装置包括第1导电型的第1场效应晶体管，该第1导电型的第 1场效应晶体管包括第2导电型的第1半导体区域、第1导电型的第2半导体区域、第1导 电型的第3半导体区域、第1导电型的第4半导体区域、第1栅极电极、W及第1、第2电极。 所述第1半导体区域设置在第1导电型的半导体基板上，或者形成在该第1导电型的半导 体基板的表面层上。所述第2半导体区域选择性地设置于所述第1半导体区域的表面层。 所述第3半导体区域W与所述第2半导体区域分离的方式选择性地设置于所述第1半导体 区域的表面层。所述第1栅极电极第1栅极绝缘膜设置在所述第1半导体区域的被所述第 2半导体区域与所述第3半导体区域夹住的部分的表面上。所述第4半导体区域选择性地 设置于所述第2半导体区域的内部。所述第1电极与所述第3半导体区域相接。所述第2 电极与所述第4半导体区域相接。所述第1半导体区域的表面层W与所述第2半导体区域 和所述第3半导体区域分离的方式设置有具备第1导电型的第5半导体区域的元件。该元 件通过所述第1半导体区域的被所述第2半导体区域与所述第5半导体区域夹住的部分而 与所述第1导电型的第1场效应晶体管分离。并且，所述第1半导体区域的被所述第2半 导体区域与所述半导体基板夹住的部位的杂质浓度为1. 3Xl0i2/cm2W上2. 8X10iVcm2W 下，所述第2半导体区域的杂质浓度为1. 1Xl0i2/cm2W上1. 4X10i2/cm2W下。
[0039] 此外，本发明所设及的半导体装置的特征在于，在上述发明中，所述半导体基板的 电阻率为100QcmW上400QcmW下。
[0040] 此外，为解决上述问题，实现本发明的目的，本发明所设及的半导体装置具有下述 特征。本发明所设及的半导体装置包括第1导电型的第1场效应晶体管，该第1导电型的 第1场效应晶体管包括第2导电型的第1半导体区域、第1导电型的第2半导体区域、第1 导电型的第3半导体区域、第1导电型的第4半导体区域、第1栅极电极、W及第1、第2电 极。所述第1半导体区域设置在第1导电型的半导体基板上。所述第2半导体区域选择性 地设置于所述第1半导体区域的表面层。所述第3半导体区域W与所述第2半导体区域分 离的方式选择性地设置于所述第1半导体区域的表面层。所述第1栅极电极第1栅极绝缘 膜设置在所述第1半导体区域的被所述第2半导体区域与所述第3半导体区域夹住的部分 的表面上。所述第4半导体区域选择性地设置于所述第2半导体区域的内部。所述第1电 极与所述第3半导体区域相接。所述第2电极与所述第4半导体区域相接。所述第1半导 体区域的表面层W与所述第2半导体区域和所述第3半导体区域分离的方式设置有具备第 1导电型的第5半导体区域的元件。该元件通过所述第1半导体区域的被所述第2半导体 区域与所述第5半导体区域夹住的部分而与所述第1导电型的第1场效应晶体管分离。接 着，对所述第1半导体区域的杂质浓度进行设定，W使得在所述第3半导体区域与所述第4 半导体区域之间施加有规定的耐压W下的电压时，不会在所述第1半导体区域与所述第2 半导体区域之间的pn结产生从所述第2半导体区域朝向所述半导体基板方向的电场。
[0041] 本发明所设及的半导体装置的特征在于，在上述发明中，所述第1半导体区域的 被所述第2半导体区域与所述半导体基板夹住的部位的杂质浓度为1. 3Xl〇i2/cm2W上 2. 8Xl〇i2/cm2W下，
[0042] 此外，本发明所设及的半导体装置的特征在于，在上述发明中，所述第2半导体区 域的杂质浓度为1.lXl〇i2/cm2W上1.4Xl〇i2/cm2W下。
[0043] 本发明所设及的半导体装置在上述发明中，还具有下述特征。本发明所设及的半 导体装置具备双极晶体管，该双极晶体管包括：第2导电型的第6半导体区域、第1导电型 的第7半导体区域、第2导电型的第8半导体区域、W及第3、第4电极。所述第6半导体 区域W与所述第2半导体区域分离的方式选择性地设置于所述第1半导体区域的表面层。 所述第7半导体区域选择性地设置于所述第6半导体区域的内部。所述第7半导体区域与 所述第2电极相连接。所述第8半导体区域选择性地设置于所述第7半导体区域的内部。 所述第8半导体区域具有所述半导体基板的电位。所述第3电极与所述第6半导体区域相 接。所述第4电极与所述第8半导体区域相接。还设置有电源电位电极，该电源电位电极 具有高于所述半导体基板的电位的高电位。还设置有电连接在所述第3电极与所述电源电 位电极之间的电阻器。
[0044] 此外，本发明所设及的半导体装置的特征在于，在上述发明中，所述第2半导体区 域与所述第5半导体区域之间的间隔为5ymW下。
[0045] 此外，本发明所设及的半导体装置的特征在于，在上述发明中，所述元件是第2导 电型场效应晶体管，该第2导电型场效应晶体管包括；第1导电型的第9半导体区域、第2 导电型的第10半导体区域、第2导电型的第11半导体区域、第2栅极电极、W及第5、第6 电极。所述第9半导体区域W与所述第5半导体区域分离的方式选择性地设置于所述第1 半导体区域的表面层。所述第10半导体区域选择性地设置于所述第9半导体区域的内部。 所述第2栅极电极第2栅极绝缘膜设置在所述第9半导体区域的被所述第1半导体区域与 所述第10半导体区域夹住的部分的表面上。所述第11半导体区域W与所述第5半导体区 域分离、且隔着所述第5半导体区域位于所述第9半导体区域的相反侧的方式，选择性地设 置于所述第1半导体区域的表面层。所述第5电极与所述第10半导体区域相接。所述第 6电极与所述第11半导体区域相接。
[0046] 此外，本发明所设及的半导体装置的特征在于，在上述发明中，所述元件是第1导 电型的第2场效应晶体管，该第1导电型的第2场效应晶体管包括；第1导电型的第9半导 体区域、 第1导电型的第10半导体区域、第2栅极电极、W及第5、第6电极。所述第9半 导体区域W与所述第5半导体区域分离的方式选择性地设置于所述第1半导体区域的表面 层。所述第2栅极电极第2栅极绝缘膜设置在所述第1半导体区域的被所述第5半导体区 域与所述第9半导体区域夹住的部分的表面上。所述第10半导体区域选择性地设置于所 述第5半导体区域的内部。所述第5电极与所述第9半导体区域相接。所述第6电极与所 述第10半导体区域相接。
[0047] 此外，本发明所设及的半导体装置的特征在于，在上述发明中，所述第2半导体区 域与所述第5半导体区域之间的间隔为3ymW上10ymW下。
[0048] 此外，本发明所设及的半导体装置的特征在于，在上述发明中，所述第2半导体区 域与所述第5半导体区域具有相同的杂质浓度。 发明效果
[0049] 根据本发明所设及的半导体装置，可获得下述效果，即；在同一基板上具备高压结 终端结构部和高压的P沟道型绝缘栅型场效应晶体管的半导体装置中，能够确保半导体装 置的耐压和P沟道型绝缘栅型场效应晶体管的电流容量均处于最佳的状态。
【附图说明】
[0050] 图1是表示实施方式1所设及的HVIC的平面结构的俯视图。 图2是表示图1的切割线A-A'处的剖面结构的剖视图。 图3是表示图1的切割线B-B'处的剖面结构的剖视图。 图4是表示图1的切割线C-C'处的剖面结构的剖视图。 图5是表示图1的切割线D-D'处的剖面结构的剖视图。 图6是表示现有HVIC的pchMOSFET中产生漏电流的状态的剖视图。 图7是表示图6的HVIC的电压-电流特性的特性图。 图8是表示图6的HVIC的因漂移区域的夹断而导致产生输出特性异常的状态的特性 图。 图9是表示实施方式1所设及的HVIC的输出特性的特性图。 图10是表示实施方式2所设及的HVIC的平面结构的俯视图。 图11是表示实施方式3所设及的HVIC的电路结构的电路图。 图12是表示实施方式3所设及的HVIC的平面结构的俯视图。 图13是表示图12的切割线E-E'处的剖面结构的剖视图。 图14是表示实施方式4所设及的HVIC的结构的剖视图。 图15是表示现有的HVIC整体的1C格局的俯视图。 图16是表示图15的HVIC的电路结构的电路图。 图17是详细示出图15的HVIC的高压侧阱区周边的平面结构的俯视图。 图18是表不图17的切割线AA-AA'处的剖面结构的剖面图。 图19是表示图17的切割线BB-BB'处的剖面结构的剖面图。 图20是表示图17的切割线CC-CC'处的剖面结构的剖面图。
【具体实施方式】
[0051] 下面参照附图，对本发明所设及的半导体装置的优选实施方式进行详细说明。在 本说明书W及附图中，标记有n或P的层、区域分别表示电子或空穴是多数载流子。另外， n或p上标注的+和-分别表示比未标注+和-的层、区域的杂质浓度高和低的杂质浓度。 此外，在W下实施方式的说明W及附图中，在同样的结构中标注相同的标号，并省略重复的 说明。
[0化2](实施方式1) 说明实施方式1所设及的高压集成电路装置（HVIC)的结构。实施方式1所设及的HVIC的整体1C格局及电路结构与图15、图16所示的现有HVIC100相同。即，实施方式1所设及的 HVIC在同一半导体巧片上包括高压侧栅极驱动电路101、异常检测电路102、输入?控制电 路103、电平上拉用电平移位电路104、电平下拉用电平移位电路107、W及高压结终端结构 (HVJT)部111，该HVIC对例如构成功率转换用桥式电路120的一个相的第1、第2IGBT121、 122中的高压侧的第1IGBT121进行驱动（参照图15、图16)。
[0化引该实施方式1所设及的HVIC与现有的HVIC100的不同点在于，与电平下拉用电平 移位电路107的pchMOSFET(第1导电型的第1场效应晶体管）108同样，高压结终端结构 部111及电平上拉用电平移位电路104的nchMOSFET(第2导电型场效应晶体管）105中， 利用设置于rT型扩散区域（第1半导体区域）1的第Ip型扩散区域（第5半导体区域）2a 构成为双RESURF结构。首先，对配置有实施方式1所设及的HVIC的高压侧栅极驱动电路 101等的高压侧阱区112周边的平面结构进行说明。图1是表示实施方式1所设及的HVIC 的平面结构的俯视图。图1中详细示出了高压侧阱区112周边的平面结构（图10、图12也 相同）。
[0化4]如图1所示，半导体巧片上设置有：构成高压结终端结构部111的rT型扩散区域 1、构成高压侧阱区112的rT型扩散区域13及n型扩散区域14、W及省略图示的低压侧区 域。高压侧栅极驱动电路101、异常检测电路102、W及除电平上拉用电平移位电路104的 nchMOS阳T105W外的结构部（例如电平移位电阻106)可配置于n型扩散区域14。rT型扩 散区域13包围n型扩散区域14的周围。rT型扩散区域13和n型扩散区域14与高压侧阱 区112中的最高电位即VB电位相连接。
[0055] rT型扩散区域1是因后述的P+型GND区域11而与低压侧区域电气分离的高压区 域，W包围rT型扩散区域13的周围的方式进行配置。rT型扩散区域13和rT型扩散区域1 由型扩散区域（分离区域）12选择性地进行分离，该p-型扩散区域12例如具有形成为 大致C字状的环状的平面形状。高压侧阱区112 (rT型扩散区域13和n型扩散区域14)与 rT型扩散区域1在设置有分离区域12的部分彼此电气分离。通过利用分离区域12使高压 侧阱区112与rT型扩散区域1相分离，从而能够减少nchMOS阳T105关断时所产生的从n型 扩散区域14到rT型扩散区域1的漏电流。
[0056]rT型扩散区域1的因分离区域12而与高压侧阱区112相分离的部分设置有电平 上拉用电平移位电路104的nchM0SFET105和高压结终端结构部111。另一方面，在n-型 扩散区域1的与rT型扩散区域13相接的部分配置有电平下拉用电平移位电路107的 pchMOS阳T108。nchMOS阳T105和pchMOS阳T108优选配置为尽可能地远离配置于低压侧区 域的电路，W防止传输信号的干扰。
[0化7]图1中，仅图示示出电平上拉用电平移位电路104的一个nchMOS阳T105,另一个nchM0SFET105也同样地配置于rT型扩散区域1的因分离区域12而与高压侧阱区112相分 离的部分。此外，将nchM0SFET105和pchMOSFETlOS之间的一部分作为高压结终端结构部 Ill进行了图示，但rT型扩散区域1的除设置有nchMOS阳T105和pchMOS阳T108的部分W外的部分是高压结终端结构部111。由此，nchM0SFET105和pchMOSFETlOS与高压结终端结 构部111形成为一体。
[005引在rT型扩散区域1的内部，在rT型扩散区域1的大致整个区域设置有第1、第化型 扩散区域2a、2b，构成双RESURF结构。具体而言，在n-型扩散区域1的配置有nchMOS阳T105 和高压结终端结构部111的部分，从nchM0SFET105到高压结终端结构部111的整个区域配 置有第Ip型扩散区域2a。在n-型扩散区域1的配置有pchMOSFETlOS的部分，W与第Ip 型扩散区域2a分离的方式配置有第化型扩散区域（第2半导体区域）2b。第Ip型扩散 区域2a与第化型扩散区域化隔开规定的间隔W分离地进行配置，两者因第Ip型扩散区 域2a与第化型扩散区域化之间的露出至基板表面的rT型扩散区域1而分离。第1、第 化型扩散区域2a、化优选设为扩散深度和杂质浓度等相同的条件。其理由是因为可W在 nchMOS阳T105、pchM0S阳T108及高压结终端结构部111中设置相同的双RESURF条件。
[0059] 第Ip型扩散区域2a与第化型扩散区域化之间的间隔W优选为例如3ymW上 lOymW下。其理由如下所述。pchMOS阳T108的P+型源极区域（第3半导体区域）25配置 于比第化型扩散区域化更靠基板中央部侧（高压侧阱区112侧），隔着rT型扩散区域1 与第化型扩散区域化相对。P+型源极区域25也可W配置在例如n-型扩散区域1与n-型 扩散区域13之间的接合面（大致C字状的分离区域12中断的部分）附近。pchMOSFETlOS 的P+型漏极区域（第4半导体区域）27配置于第化型扩散区域化内部的基板外周侧（低 压区域侧）。在导通状态时，pchMOSFETlOS的漏极电流从P+型源极区域25经由第化型扩 散区域化流向P+型漏极区域27。
[0060] 此时，在第Ip型扩散区域2a与第化型扩散区域化之间的间隔W小于3ym的情 况下，从P+型源极区域25经由第化型扩散区域化流向P+型漏极区域27的漏极电流有可 能会从第化型扩散区域化或P+漏极区域27经由rT型扩散区域1流到第Ip型扩散区域 2a，在第Ip型扩散区域2a的下方（基板背面侧）的基板背面侧的P型区域穿通，从而产生 漏电流。基板背面侧的P型区域是在P型半导体基板10的从基板表面起比rT型扩散区域 1要深的部分因未形成rT型扩散区域1而作为P型区域残留的部分。另一方面是因为，在 第Ip型扩散区域2a与第化型扩散区域化之间的间隔W超过10ym的情况下，n-型扩散 区域1的被第Ip型扩散区域2a与第化型扩散区域化所夹住的部分无法完全耗尽，因此， 难W确保规定的耐压。
[0061]rT型扩散区域13和n型扩散区域14(高压侧阱区112)、W及rT型扩散区域1(高 压区域）的周围被p-型扩散区域15和设置于P-型扩散区域15的内部的GND电位的P+型 扩散区域（P+型GND区域）11包围，与比高压侧阱区112电位低的低压侧区域（未图示） 电气分离。p-型扩散区域15与第Ip型扩散区域2a相接，不与第化型扩散区域化相接。 良P，p-型扩散区域15与第化型扩散区域化在P-型扩散区域15与第化型扩散区域化之 间被露出至基板表面的rT型扩散区域1分离。P^型扩散区域15的内部分别设置有多个 nchMOS阳T105的n+型源极区域5和P+型集电极区域6。
[006引 n+型源极区域5与P+型集电极区域6沿着第Ip型扩散区域2a与p-型扩散区域 15之间的接合面交替反复配置。在第Ip型扩散区域2a的与n+型源极区域5相对的部分、 与p-型扩散区域15之间，n-型扩散区域1露出至基板表面。目P，第Ip型扩散区域2a的与 n+型源极区域5和p+型集电极区域6相对的部分的平面图案形成为rT型扩散区域1与第Ip型扩散区域2a交替反复配置而成的图案。nchMOS阳T105的n+型漏极区域7配置于比 第Ip型扩散区域2a更靠基板中央部侧，隔着第Ip型扩散区域2a与n+型源极区域5和P+ 型集电极区域6相对。
[006引接着，对实施方式1所设及的HVIC的剖面结构进行说明。图2是表示图1的切割 线A-A'处的剖面结构的剖视图。图3是表示图1的切割线B-B'处的剖面结构的剖视图。 图4是表示图1的切割线C-C'处的剖面结构的剖视图。图5是表示图1的切割线D-D'处 的剖面结构的剖视图。图2中示出nchMOS阳T105的剖面结构。图3中示出pchMOS阳T108 的剖面结构。图4中示出高压结终端结构部111的剖面结构。图5中示出rT型扩散区域1 的被第Ip型扩散区域2a与第化型扩散区域化夹住的部分的剖面结构。
[0064] 在图2~图5的各切割线处的剖面中共通的是，在P型半导体基板10的表面的表 面层分别选择性地设置有rT型扩散区域1、构成高压侧阱区112的rT型扩散区域13及n型 扩散区域14。rT型扩散区域13配置于比n型扩散区域14更靠基板外周部侧。rT型扩散区 域1配置于比rT型扩散区域13(即高压侧阱区112)更靠基板外周部侧。rT型扩散区域1 的基板表面侧的表面层中，在基板外周部侧设置有p-型扩散区域15。P-型扩散区域15在 深度方向上贯穿rT型扩散区域1并到达基板背面侧的P型区域。并且，P^型扩散区域15 W比rT型扩散区域1要浅的深度在基板中央部侧延伸。iT型扩散区域15的基板中央部侧 的深度较浅的部分的内部选择性地设置有P+型GND区域11。
[0065] 首先，对电平上拉用电平移位电路104的nchMOS阳T105的剖面结构进行说明。如 图2所示，电平上拉用电平移位电路104的nchM0SFET105具有由第Ip型扩散区域2a、rT型 扩散区域1、W及P型半导体基板（半导体巧片）10构成的双RESURF结构。n-型扩散区域 1也兼用作rT型漂移区域。rT型扩散区域1与rT型扩散区域13之间，W从基板表面起比 rT型扩散区域1要深的深度设置有分离区域12。利用该分离区域12,使得rT型扩散区域1 与n-型扩散区域13相分离。如上述那样在nchMOS阳T105中使n-型扩散区域1与n-型扩 散区域13相分离的理由是因为；为了使电流流过电平上拉用电平移位电路104的电平移位 电阻106,从而需要将nchM0SFET105的漏极电位与高压侧阱区112的最高电位即VB电位相 分离。
[0066]rT型扩散区域1的基板表面侧的表面层中，在比P-型扩散区域15更靠基板中央 部侧的位置设置有P型基极区域（第9半导体区域）3。P型基极区域3与p-型扩散区域 15相接。P型基极区域3的内部设置有n+型源极区域（第10半导体区域）5和P+型集电 极区域（未图示）。P型基极区域3与n+型源极区域5之间设置有n型扩散区域4。此外， rT型扩散区域1的基板表面侧的表面层中，在比P型基极区域3更靠基板中央部侧的位置 设置有与P型基极区域3相分离的n+型漏极区域（第11半导体区域）7。第Ip型扩散区 域2aW浅于rT型扩散区域1的深度设置于rT型扩散区域1的基板表面侧的表面层。第Ip 型扩散区域2aW与P型基极区域3和n+型漏极区域7相分离的方式配置于P型基极区域 3与n+型漏极区域7之间。
[0067] 第Ip型扩散区域2a的表面上，n-型扩散区域1的被第Ip型扩散区域2a与n+型 漏极区域7夹住的部分的整个表面设置有LOCOS(娃局部氧化）膜31。LOCOS膜31也设置 于rT型扩散区域1的从比n+型漏极区域7更靠基板中央部侧的部分到高压侧阱区112侧 的基板表面。在P型基极区域3的被n型扩散区域4与rT型扩散区域1夹住的部分的表 面上经由例如由氧化膜（Si〇2)形成的栅极绝缘膜（第2栅极绝缘膜）8设置有例如由多晶 娃（poly-Si)形成的栅极电极（第2栅极电极）9。栅极电极9在覆盖第Ip型扩散区域2a 的LOCOS膜31上延伸。
[0068] 在设置于基板表面的层间绝缘膜32的内部，在深度方向上与第Ip型扩散区域2a 相对的位置设置有电阻体（电阻性场板）33,该电阻体33起到场板的作用。电阻性场板33 例如W包围高压侧阱区112的螺旋状的平面图案的方式进行配置。源极电极（第5电极）34 经由在深度方向上贯穿层间绝缘膜32的接触孔与n+型源极区域5、P+型集电极区域和P+ 型GND区域11相接。漏极电极（第6电极）35经由在深度方向上贯穿层间绝缘膜32的接 触孔与n+型漏极区域7相 接。
[0069] 接着，对电平下拉用电平移位电路107的pchMOSFETlOS的剖面结构进行说明。如 图3所示，电平下拉用电平移位电路107的pchMOS阳T108具有由第化型扩散区域化、rT型 扩散区域1、W及P型半导体基板10构成的双RESURF结构。由于源极电极36与高压侧阱 区112的最高电位即VB电位相连接，因此，在pchMOS阳T108中，构成为rT型扩散区域1与 rT型扩散区域13相接。目P，在rT型扩散区域1与rT型扩散区域13之间没有设置分离区域 12。rT型扩散区域1的基板表面侧的表面层中，在比iT型扩散区域15更靠基板外周部侧的 位置设置有P型扩散区域24。P型扩散区域24的内部选择性地设置有P+型源极区域25。
[0070] 第化型扩散区域化W浅于rT型扩散区域1的深度设置于rT型扩散区域1的基 板表面侧的表面层。第化型扩散区域化W与P型扩散区域24(P+型源极区域25)和iT型 扩散区域15分离的方式配置在P型扩散区域24与p-型扩散区域15之间。第化型扩散区 域化不只构成双RESURF结构，还兼用作P型漂移区域。在第化型扩散区域化的内部，在 口^型扩散区域15侧设置有P+型漏极区域27。P+型漏极区域27通过〇-型扩散区域1而与 p-型扩散区域15相分离。使P+型漏极区域27与P-型扩散区域15相分离的理由是因为： 为了使电流流过电平下拉用电平移位电路107的电平移位电阻109,需要使pchMOSFETlOS 的漏极电位与接地电位相分离。
[0071] 在第化型扩散区域化的表面上，除了P+型漏极区域27露出的部分之外，表面上 设置有LOCOS膜31。LOCOS膜31也设置于从P+型源极区域25到n型扩散区域14侧的基 板表面。在n-型扩散区域1的被P+型源极区域25与第化型扩散区域化夹住的部分的表 面上经由例如由氧化膜（Si化）形成的栅极绝缘膜（第1栅极绝缘膜）28设置有例如由多晶 娃（poly-Si)形成的栅极电极（第1栅极电极）29。栅极电极29在覆盖第化型扩散区域 化的LOCOS膜31上延伸。在设置于基板表面的层间绝缘膜32的内部，在深度方向上与第 化型扩散区域化相对的位置设置有电阻性场板33。源极电极（第1电极）36经由在深度 方向上贯穿层间绝缘膜32的接触孔与P+型源极区域25相接。漏极电极（第2电极）37经 由在深度方向上贯穿层间绝缘膜32的接触孔与P+型漏极区域27相接。GND电极38与P+ 型GND区域11相接。
[0072] 接着，对高压结终端结构部111的剖面结构进行说明。如图4所示，高压结终端结 构部111与nchMOS阳T105相同地具有由第Ip型扩散区域2a、n-型扩散区域1、W及P型 半导体基板（半导体巧片）10构成的双RESURF结构。在n-型扩散区域1与n-型扩散区域 13之间设置有分离区域12,利用分离区域12使rT型扩散区域1与rT型扩散区域13相分 离。如上述那样在高压结终端结构部111中使rT型扩散区域1与rT型扩散区域13分离的 理由如下。如上所述rT型扩散区域1的构成高压结终端结构部111的部分与rT型扩散区 域1的构成nchM0SFET105的rT型漂移区域的部分相连。因此，在高压结终端结构部111中 rT型扩散区域1与rT型扩散区域13相接时，产生经由rT型扩散区域1从VB电极39流向 nchMOS阳T105的漏极电极35的漏电流。第Ip型扩散区域2a与p-型扩散区域15相接。
[0073] 接着，对n-型扩散区域1的被第Ip型扩散区域2a与第化型扩散区域化夹住的 部分的剖面结构进行说明。如图5所示，rT型扩散区域1的被第Ip型扩散区域2a与第化 型扩散区域化夹住的部分构成为由n-型扩散区域1与P型半导体基板10形成的RESURF 结构。在rT型扩散区域1的被第Ip型扩散区域2a与第化型扩散区域化夹住的部分中， 在rT型扩散区域1与rT型扩散区域13之间没有设置分离区域12,rT型扩散区域1与rT型 扩散区域13相接。并且，在rT型扩散区域1的被第Ip型扩散区域2a与第化型扩散区域 化夹住的部分中，n-型扩散区域1的表面被LOCOS膜31覆盖。
[0074] 实施方式1所设及的HVIC的各部分尺寸和杂质浓度例如设为下述值。覆盖第化 型扩散区域化的LOCOS膜31的从pchMOS阳T108的P+型源极区域25到P+型漏极区域27 的方向的长度（宽度）L例如约为100ymW上200ymW下。P型半导体基板10的电阻率 例如约为lOOQcmW上400QcmW下。构成nchMOS阳T105、pchM0S阳T108、W及高压结终端 结构部111的rT型扩散区域1的每单位面积的杂质浓度（W下简称为rT型扩散区域1的 杂质浓度）Nd设为不取决于器件的相等的值，并且是能够确保足够的耐压、且能够确保足够 的pchMOSFETlOS的电流容量的值。此外，构成nchM0SFET105与高压结终端结构部111的第 Ip型扩散区域2a、W及构成pchMOSFETlOS的第化型扩散区域化的每单位面积的杂质浓 度（W下，简称为第1、第化型扩散区域2a、2b的杂质浓度）N。也设为不取决于器件的相等 的值，并且是能够确保足够的耐压、且能够确保足够的pchMOSFETlOS的电流容量的值。具 体而言，rT型扩散区域1的杂质浓度Nd优选设为例如约1. 3X10iVcm2W上2. 8X10iVcm2 W下。第1、第化型扩散区域2a、2b(W下将第Ip型扩散区域2a与第化型扩散区域化总 称为P型扩散区域。的杂质浓度化优选设为例如约1. 1Xl〇i2/cm2W上1. 4X10iVcm2W 下。
[007引上述rT型扩散区域1的杂质浓度Nd及P型扩散区域2的杂质浓度Na的上限值基 于Wn-型扩散区域1与P型扩散区域2完全耗尽为设计目的时的双RESURF结构的设计条 件（双RESURF条件）来决定。如上所述，双RESURF条件是下述四个条件。第1个条件是 将rT型扩散区域1的杂质浓度Nd设为大于P型扩散区域2的每单位面积的杂质浓度（W下 简称为P型扩散区域2的杂质浓度）N。，且约为P型扩散区域2的杂质浓度N。的2倍（Nd〉N。 且Nd> 2XN。)。第2个条件是将P型扩散区域2的杂质浓度N。设为1.4Xl0i2/cm2W下 饥兰1.4Xl0iVcm2)。第3个条件是将n-型扩散区域1的杂质浓度Nd设为2.8Xl0iVcm2 W下（Nd兰2. 8X10iVcm2)。第4个条件是将n-型扩散区域1的杂质浓度Nd与P型扩散区 域2的杂质浓度N。之间的差分设为1. 4X10iVcm2W下（Nd-N。兰1. 4X10iVcm2)。
[0076] 另一方面，上述rT型扩散区域1的杂质浓度Nd的下限值是基于P型扩散区域2与 P型半导体基板10之间所需的深度方向（纵向）的耐压（W下称为纵向耐压）来决定的。 下面，对rT型扩散区域1的杂质浓度Nd的下限值的计算方法进行详细说明。图6是表示现 有HVIC的pchMOS阳T中产生漏电流的状态的剖视图。图7是表示图6的HVIC的电压-电 流特性的特性图。图8是表示图6的HVIC的因pchMOSFET的漂移区域（第化型扩散区域 2b)的夹断而发生输出特性异常的状态的特性图。
[0077] 如图6所示，在pchMOSFETlOS中，当电压施加到源极?漏极之间时，n-型扩散区域 1与第化型扩散区域化之间的pn结中产生从P型半导体基板10向第化扩散区域化的 方向的电场41a(y轴负方向（向上）的箭头）。在rT型扩散区域1的杂质浓度Nd较低的情 况下，rT型扩散区域1与第化型扩散区域化之间的pn结中的至少一部分产生从第化型 扩散区域化向P型半导体基板10的方向的电场4化(y轴正方形（向下）的箭头）。
[007引由于该从第化型扩散区域化向P型半导体基板10的方向的电场4化的不良影 响，从P+型源极区域25经由第化型扩散区域化向P+型漏极区域27流动的源极?漏极电 流42向rT型扩散区域1和P型半导体基板10泄漏。目P，产生从第化扩散区域化流向P 型半导体基板10的漏电流（穿通）43。其结果如图7所示，在pchMOSFETlOS的导通时，流 过P+型漏极区域27的电流（空穴载流子）Id小于流过P+型源极区域25的电流I,，流过P 型半导体基板10的电流Isub增大了流过P+型漏极区域27的电流Id减小的部分。此时，电 流Isub等于电流Id的减小部分的电流量。
[0079] 此外，在rT型扩散区域1的杂质浓度Nd较低的情况下，如图8所示，在 pchMOSFETlOS导通时，作为漂移区域进行动作的第化型扩散区域化夹断，从而处于即使增 大源极?漏极间电压源极?漏极电流也不增加的状态。图8中分别示出了在从0V 至IJ15VWIV的步长（IVstep)对pchMOS阳T108施加栅极电压Vg时，每个栅极电压Vg下源 极?漏极间电压Vds与源极?漏极电流Ids之间的关系。
[0080] 因此，在rT型扩散区域1的杂质浓度Nd较低时，无法确保足够的导通耐压和电流 容量。如上所述产生漏电流43时的源极?漏极间电压Vds作为基板深度方向上所允许的电 压的最大值（即纵向耐压）BVpt可近似地由下式（1)来表示。下述式（1)通过使用泊松方 程式导出源极?漏极间电压Vds而得到，该源极?漏极间电压V<1,是在rT型扩散区域1与第 化型扩散区域化之间的pn结中产生从第化型扩散区域化向P型半导体基板10的电场 4化时的源极?漏极间电压。
[0081][数学式1]
[00間 q为元电荷（elementaryelectriccharge)。en是真空的介电常数。ed是娃 (Si)的介电常数。n,ub是P型半导体基板10的每单位体积的杂质浓度（W下，简称为P型 半导体基板10的杂质浓度）。此外，Xe。。,是在将从P+型漏极区域27到P+型源极区域25的 方向设为X轴的正方向、从P型半导体基板10的表面朝向背面的深度方向设为y轴的正方 向时，n-型扩散区域1与第化型扩散区域化之间的pn结处y轴方向的电场4化成为最大 时的X坐标（参照图6)，可近似地由下述式（2)来表示。在下述式（2)中，将P+型漏极区 域27的P+型源极区域25侧的端部设为X轴的原点（X= 0)，将P型扩散区域2与LOCOS 膜31之间的边界面设为y轴的原点（y= 0)。
[0083][数学式2]
[0084] g咕mJ是而m。前函数，由下述式做来表示。在下述式（3)中，t'由下述式（4) 来表示。tt。。是P型扩散区域2的扩散深度。ttub是n^型扩散区域1的扩散深度，t"是P型扩散区域2与电阻性场板33之间所夹的氧化膜的厚度（LOCOS膜31的厚度、层间绝缘膜 32的被LOCOS膜31与电阻性场板33所夹部分的厚度的总和）。e"是氧化膜（LOCOS膜 31和层间绝缘膜32)的介电常数。L是LOCOS膜31的长度。g〇(EmJ是将P+型漏极区域 27的P+型源极区域25侧的端部的位置设为0、将P+型源极区域25的P+型漏极区域27侧 的端部位置设为1、近似地W0~1的无量纲数来表示XEm"的坐标的函数。
[00化][数学式引
[0087]根据上述式（1)，为了确保第化型扩散区域化与P型半导体基板10之间的纵向 耐压BVpt而所需的rT型扩散区域1的杂质浓度Nd由下述式（5)来表示。
[00能][数学式引
[0089] 在例如为具有1200V耐压等级的HVIC的情况下，各部分的尺寸和杂质浓度通常设 定为下述值。第化型扩散区域化的扩散深度tt。。为2ymW下。rT型扩散区域1的扩散 深度ttub为12ymW下。第化型扩散区域化与电阻性场板33之间所夹的氧化膜的厚度 为0.6ymW下。LOCOS膜31的长度L为200ymW下。P型半导体基板10的电阻率例 如为200QcmW上400QcmW下。因此，根据上述式巧），为了确保1200VW上的导通耐压， rT型扩散区域1的杂质浓度Nd为1. 3X10i2/cm2W上1. 8X10i2/cm2W下。rT型扩散区域1 的杂质浓度Nd具有上述范围的宽度的理由是因为rT型扩散区域1的杂质浓度Nd很大程度 上取决于P型半导体基板10的每单位体积的杂质浓度n,ub。
[0090] 此外，在例如为具有600V耐压等级的HVIC的情况下，各部分的尺寸和杂质浓度通 常设定为下述值。第化型扩散区域化的扩散深度tt。。为2ymW下。rT型扩散区域1的 扩散深度ttub为10ymW下。第化型扩散区域化与电阻性场板33之间所夹的氧化膜的 厚度为0.6ymW下。LOCOS膜31的长度L为100ymW下。P型半导体基板10的电阻 率例如为100QcmW上150QcmW下。因此，根据上述式巧），为了确保600VW上的导通耐 压，n-型扩散区域1的杂质浓度Nd为1. 3X10i2/cm2W上1. 6X10i2/cm2W下。
[0091] 根据上述结果可知，通过将rT型扩散区域1的杂质浓度Nd设为1. 3X10i2/cm2W 上，从而能够确保pchMOS阳T108的导通耐压在600VW上。此外，如上所述，根据双RESURF 条件，rT型扩散区域1的杂质浓度Nd的上限值为2. 8X10iVcm2,因此，rT型扩散区域1的杂 质浓度Nd优选为 1. 3X10i2/cm2W上 2. 8X10i2/cm2W下。
[009引接着，对第1、第化型扩散区域2a、化的杂质浓度N。的下限值的计算方法进行详 细说明。第1、第化型扩散区域2a、2b的杂质浓度N。的下限值是基于为正常进行信号传 输而所需的pchMOSFETlOS的电流容量来决定的。首先，对为正常进行信号传输而所需的 pchMOSFETlOS的电流容量进行说明。一般而言，要求HVIC至少不会因50kV/ysW下的dV/dt浪涌（因施加浪涌电压而引起的源极?漏极间电压Vds的变化率）而发生误动作。因此， 需要设定pchMOSFETlOS的电流容量Imi。，W使得即使在发生50kV/ySW下的dVMt浪涌 的情况下，使用pchMOSFETlOS构成的电平下拉用电平移位电路107也能正常地进行信号传 输。
[009引在约0VW上1200VW下的耐压等级下，pchMOS阳T108的每沟道宽度lOOym的pchMOS阳T108的漏极?源极间的寄生电容Cp平均为0.IpF等级。因此，在发生50kV/yS W下的dV/化浪涌的情况下，在pchMOS阳T108的漏极?源极间流过5mA左右（=CpXdV/ dt)的位移电流。为了使电平下拉用电平移位电路107不会因该位移电流而发生误动作， 需要将每沟道宽度100ym的pchMOS阳T108的电流容量Imi。设为5mAW上。为了得到该 pchMOSFETlOS所需的电流容量Imi。，对构成pchMOSFETlOS的漂移区域的第化型扩散区域 化的杂质浓度N。进行设定。
[0094] 具体而言，按下述方式计算出第化型扩散区域化的杂质浓度N。。pchMOS阳T108 的导通电阻取决于漂移电阻、即构成漂移区域的第化型扩散区域化的杂质浓度N。。第化 型扩散区域化在源极?漏极间电压较低的情况下起到通常的扩散电阻的作用。 然而， 随着源极?漏极间电压￥。5的增加，耗尽层从n^型扩散区域1与第化型扩散区域化之间 的pn结开始延伸，因此，第化型扩散区域化的电阻增大。于是，在第化型扩散区域化完 全耗尽时，pchMOSFETlOS处于与结型场效应晶体管相同的夹断状态，从而源极?漏极电流 IJ：包和。目P，在第化型扩散区域化的杂质浓度N。较低时，在沟道夹断前构成漂移区域的 第化型扩散区域化夹断，因此，无法流过足够的源极?漏极电流
[0095] 因此，如图8所示，处于即使使源极?漏极间电压Vds增加，源极?漏极电流Ids也 不会增加的状态，pchMOSFETlOS的输出特性发生异常。为了得到pchMOSFETlOS所需的电流 容量Imi。，在施加使构成pchMOSFETlOS的漂移区域的第化型扩散区域化夹断的源极?漏 极间电压Vds、即夹断电压VpiMh时，至少需要流过与pchMOSFETlOS所需的电流容量Imi。相等 大小的源极?漏极电流pchMOS阳T108的漂移区域的夹断电压Vphth是第化型扩散区 域化完全耗尽时的源极?漏极间电压
[0096] 从n_型扩散区域1与第化型扩散区域化之间的pn结向第化型扩散区域化侧 延伸的耗尽层宽度tdp满足下述式化）。此外，在将第化型扩散区域化的结合深度设为tP 的情况下，从n-型扩散区域1与第化型扩散区域化之间的pn结向第化型扩散区域化侧 延伸的耗尽层tdp与第化型扩散区域化的结合深度tP相等（tdp=tP)。因此，通过对于源 极?漏极间电压Vi,求解下述式化），从而按下述式（7)所示那样求得pchMOSFETlOS的漂移 区域（第化型扩散区域2b)夹断的漏极?源极间电压（=夹断电压VphJ。n。是第化型 扩散区域化的每单位体积的杂质浓度。rid是rT型扩散区域1的每单位体积的杂质浓度。
[0097][数学式6]
[0099] 一般而言，相对于rT型扩散区域1的每单位体积的杂质浓度nd，第化型扩散区域 化的每单位体积的杂质浓度n。非常高（n,>>rid)。因此，在导出上述式（7)时，进行W下 近似；也+叫）Nn。。此外，夹断前的漂移区域的电阻值Rd可近似地用下述式做来表示。 Uh是空穴的移动度。
[0100] [数学式引
[0101] 夹断电压Vpheh下的源极?漏极电流Ids的最大值I(施加足够的栅极电压时的 源极?漏极电流1<1,的电流值）可通过使用上述式（7)和上述式巧），由下述式（9)来表示。 为了使下述式巧）中的源极?漏极电流Ids的最大值I大于PchMOSFETlOS所需的电流容 量Imi。，第化型扩散区域化的杂质浓度化必须满足下述式（10)。
[0102] [数学式9]
[0104] 因此，根据上述式（10)可知，在产生50kV/yS的dV/化浪涌时，为了确保 pchMOS阳T108所需的每沟道宽度100ym的电流容量Imh( = 5mA)，第化型扩散区域化的 杂质浓度N。必须如上述那样为1. 1X10iVcm2W上。此外，如上所述，由于根据双RESURF条 件，第化型扩散区域化的杂质浓度N。的上限值为1. 4X10iVcm2,因此，优选为第化型扩 散区域化的杂质浓度N。的最佳值为1. 1X10iVcm2W上1. 4X10iVcm2W下。第Ip型扩散 区域2a的杂质浓度N。的优选范围也与第化型扩散区域化的杂质浓度N。相同。
[010引另外，在计算第化型扩散区域化的杂质浓度N。的下限值时，上述式（10)中的各 参数使用600VW上~1200VW下的耐压等级的HVIC中的通常值。具体而言，将LOCOS膜 31的长度1设定为100^111^上200^111^下。空穴的移动度41^设为450畑12/^*3。11-型 扩散区域1的每单位体积的杂质浓度Nd设为1. 6X10"/cm3。rT型扩散区域1的每单位 体积的杂质浓度rid是在将rT型扩散区域1的杂质浓度（每单位面积的杂质浓度）Nd设为 1. 3Xl0i2/cm2、rT型扩散区域1的扩散深度ttub设为12ym时的rT型扩散区域1的每单位 体积的杂质浓度的深度方向上的平均值。
[0106] 接着，对实施方式1所设及的HVIC的动作进行说明。图9是表示实施方式1所 设及的HVIC的输出特性的特性图。构成上述实施方式1所设及的HVIC的nchMOS阳T105、 pchMOS阳T108、W及高压结终端结构部111各元件均形成为双RESURF结构。因此，在高压 侦爵区112(n型扩散区域14)的电位上升时，耗尽层从rT型扩散区域1与第1、第化型扩 散区域2a、化之间、W及n-型扩散区域1与P型半导体基板10之间的两个pn结起开始延 伸，n-型扩散区域1及第1、第化型扩散区域2a、化完全耗尽。由此，可确保例如600VW 上1200VW下程度的高耐压。
[0107] 此外，在pchMOS阳T108与高压结终端结构部111之间的基板表面，形成n-型扩散 区域1露出的单RESURF结构。该露出至基板表面的n-型扩散区域1被pchMOS阳T108的 第化型扩散区域化与高压结终端结构部111的第Ip型扩散区域2a夹住，在该rT型扩散 区域1与第1、第化型扩散区域2a、化之间分别形成有pn结。因此，在高压侧阱区112的 电位上升时，耗尽层从该些pn结起向rT型扩散区域1的被第Ip型扩散区域2a与第化型 扩散区域化夹住的部分（在pchMOSFETlOS与高压结终端结构部111之间露出至基板表面 的rT型扩散区域1)延伸。由于第Ip型扩散区域2a与第化型扩散区域化隔开上述规定 的间隔W进行配置，因此，n-型扩散区域1的被第Ip型扩散区域2a与第化型扩散区域化 夹住的部分也完全耗尽，从而确保了高耐压。
[010引此外，与pchMOS阳T108的漏极电极37电连接的第化型扩散区域2b、W及与高压 结终端结构部111的GND电极38电连接的第Ip型扩散区域2a通过rT型扩散区域1而分 离。因此，即使在pchMOS阳T108导通，漏极电极37的电位上升至大于接地佑ND)电位的情 况下，也不会发生漏电流。如上所述，通过将构成pchMOSFETlOS的漂移区域的第化型扩散 区域化的杂质浓度N。设定为1.lXl0i2/cm2W上1.4Xl0i2/cm2W下，如图9所示，能够使得 第化型扩散区域化中不发生夹断，从而得到足够的电流能力（每沟道宽度100ym为5mA W上），能够使pchMOSFETlOS进行正常的信号传输。
[0109] 如上所述，根据实施方式1，通过将设置于同一基板的nchMOS阳T、pchMOS阳T、W 及高压结终端结构部的各元件均设为双RESURF结构，并对构成双RESURF结构的n-型扩 散区域和P型扩散区域的杂质浓度进行最优化，从而能够确保HVIC的耐压和pchMOSFET 的电流容量均处于最佳状态。具体而言，通过将构成双RESURF结构的n-型扩散区域的杂 质浓度设为约1. 3Xl〇i2/cm2W上2. 8X10i2/cm2W下，能够防止pchMOS阳T夹断，从而能 够维持HVIC的耐压。此外，通过将构成双RESURF结构的P型扩散区域的杂质浓度设为约 1. 1Xl〇i2/cm2W上1. 4X10i2/cm2W下，能够在维持HVIC的耐压的同时，确保pchMOS阳T的 最佳电流容量。
[0110] (实施方式。 接着，对实施方式2所设及的HVIC的结构进行说明。图10是表示实施方式2所设及的HVIC的平面结构的俯视图。图10的切割线B-B'处的剖面结构与图3相同。图10的切割 线C-C'处的剖面结构与下述结构相同，即将图3的P型扩散区域24、P+型源极区域25、P+ 型漏极区域27W及第化型扩散区域化分别替换为P型扩散区域24a、p+型源极区域（第 9半导体区域）25a、p+型漏极区域（第10半导体区域）27aW及第Ip型扩散区域（第5半 导体区域）2a。图10的切割线D-D'处的剖面结构与图5相同。
[0111] 实施方式2所设及的HVIC与实施方式1所设及的HVIC的不同点在于，设置有具 备由第Ip型扩散区域2a、n-型扩散区域1、W及P型半导体基板10构成的双RESURF结构 的pchMOSFET(第2的第1导电型场效应晶体管）108a，来取代高压结终端结构部和电平 上拉用电平移位电路的nchMOSFET。目P，在高压区域（rT型扩散区域1)的大致整个面设置 有相同结构的pchMOS阳T108和pchMOS阳T108a。pchMOS阳T108a在巧片上的占有面积要 大于pchMOSFETlOS，W包围高压侧阱区112的方式配置为例如形成为大致C字状的环状。 pchMOS阳T108的第化型扩散区域化、W及pchMOS阳T108a的第Ip型扩散区域2a通过rT型 扩散区域1而分离。第Ip型扩散区域2a与第化型扩散区域化之间的间隔W与实施方式 1相同。
[0112] 由此，在实施方式2中，高压区域中构成为单RESURF结构的部分也与实施方式1 相同，仅是rT型扩散区域1中的被第Ip型扩散区域2a和第化型扩散区域化夹住的部 分。因此，与实施方式1相同，在第Ip型扩散区域2a与第化型扩散区域化之间露出至基 板表面的rT型扩散区域1因分别从第1、第化型扩散区域2a、化之间的pn结延伸的耗尽 层而完全耗尽。因此，即使在将n-型扩散区域1的杂质浓度设定为对于双RESURF结构最 佳的杂质浓度Nd的情况下，也能够确保足够的耐压。目P，通过与实施方式1同样地对rT型 扩散区域1和P型扩散区域2的杂质浓度Nd、N。进行最优化，能够同时确保HVIC的耐压和 pchMOS阳T108、108a的电流容量均处于最佳状态。
[0113] 实施方式2所设及的HVIC例如可作为搭载于仅具备电平下拉用电平移位电路107 的工业机械等的HVIC进行应用。在该情况下，相同结构的pchMOS阳T108和pchMOS阳T108a 构成互不相同的电平下拉用电平移位电路107,可将该些电平下拉用电平移位电路107用 作为置位信号用和复位信号用。
[0114] 如上所述，根据实施方式2,由于在高压区域没有设置nchMOSFET，能够避免对得 到HVIC的最佳耐压、W及得到pchMOSFET的最佳电流容量该两者进行权衡，从而能得到与 实施方式1相同的效果。根据实施方式2,即使在高压区域配置相同结构的多个元件，通过 将各元件分别配置于通过n-型扩散区域1而分离的各P型扩散区域来形成双RESURF结构， 从而能够获得与在高压区域配置不同结构的多个元件的情况相同的效果。
[0115](实施方式3) 接着，对实施方式3所设及的HVIC的结构进行说明。图11是表示实施方式3所设及 的HVIC的电路结构的电路图。图12是表示实施方式3所设及的HVIC的平面结构的俯视 图。图13是表示图12的切割线E-E'处的剖面结构的剖视图。图12的切割线E-E'处的 剖面结构中，pchMOSFETlOS的剖面结构与实施方式1(即图3)相同。图13的切割线A-A'、 切割线C-C'及切割线D-D'的剖面结构分别与图2、图4、图5相同。
[0116] 实施方式3所设及的HVIC与实施方式1所设及的HVIC的不同点在于，具备由 pchMOSFETlOS、电平移位电阻109及吨n双极晶体管130构成的电平下拉用电平移位电路 107。具体而言，如图11所示，吨n双极晶体管130的基极与pchMOSFETlOS的漏极相连接。 npn双极晶体管130的集电极与输入?控制电路103相连接，发射极接地。电平移位电阻 (电阻器）109的一端连接在靴带式二极管的阳极与VCC端子（提供电源电位VCC的电源 端子）之间，另一端与npn双极晶体管130的集电极相连接。目P，电平移位电阻109连接在 吨n双极晶体管130的集电极与VCC端子之间。
[0117] 此外，如图12所示，npn双极晶体管130配置于例如通过P+型GND区域11而与高 压侧阱区112和高压区域（rT型扩散区域1)电气分离的低压侧区域。该npn双极晶体管 130由n型扩散区域（集电极：第6半导体区域）131、P型扩散区域（基极：第7半导体区 域）132W及n+型扩散区域（发射极：第8半导体区域）133构成。吨n双极晶体管130设 置于P識扩散区域15的内部，隔着P+型GND区域11与构成电平下拉用电平移位电路107 的pchMOSFETlOS的第化型扩散区域化相对。实施方式3中，第Ip型扩散区域2a与第化 型扩散区域化之间的间隔W在例如5ymW下即可。pchMOS阳T108与高压结终端结构部 111之间的分离耐压例如为IV。
[011引吨n双极晶体管130的剖面结构如下。如图13所示，P識扩散区域15的基板表 面侧的表面层中，在比p+型GND区域11更靠基板外周部侧的位置选择性地设置有起到集 电极区域的作用的n型扩散区域131。在n型扩散区域131的内部选择性地设置有起到基 极区域作用的P型扩散区域132。在P型扩散区域132的内部选择性地设置有起到发射极 区域作用的n+型扩散区域133。在基板表面上比npn双极晶体管130更靠基板外周部侧的 位置经由绝缘膜设置有电平移位电阻109。在P型扩散区域132的内部W与n+型扩散区域 133分离的方式选择性地设置有P+型扩散区域134。pchMOSFETlOS的漏极电极37经由在 深度方向上贯穿层间绝缘膜32的接触孔与P+型扩散区域134相接，与P型扩散区域132电 连接。
[0119] 在n型扩散区域131的内部W与P型扩散区域132分离的方式选择性地设置有 n+型扩散区域135。集电极电极（第3电极）136经由在深度方向上贯穿层间绝缘膜32的 接触孔与n+型扩散区域135相接，与n型扩散区域131电连接。此外，集电极电极136经 由在深度方向上贯穿层间绝缘膜32的接触孔与电平移位电阻109相接。并且，集电极电极 136与输入?控制电路103相连接。VCC电极138与电平移位电阻109相接。并且，VCC电 极（电源电位电极）138与提供配置于低压侧区域的电路的电源电位VCC的电源139的正 极相连接。发射极电极（第4电极）137与n+型扩散区域133相接。并且，发射极电极137 与电源139的负极（接地电位）相连接。
[0120] 接着，对实施方式3所设及的HVIC的动作进行说明。pchMOSFETlOS的源极?漏 极电流Ids为吨n双极晶体管130的基极电流Ib(Ib=IJ。吨n双极晶体管130的集电极 电流I。流过电平移位电阻109。由此，在电平移位电阻109的两端产生下述大小的电化即 通过电平移位电阻109的电阻值R与集电极电流I。的乘积（=ItXR=Id,XhFEXR)来计 算得到。该里，h阳是吨n双极晶体管130的放大率。因此，通过设定pchMOS阳T108的源 极?漏极电流Ids、吨n双极晶体管130的放大率nFE、W及电平移位电阻109的电阻值R，W 使得电平移位电阻109的两端所产生的电位（=Id,XhFEXR)大于电源电位VCC，从而能 够使得n型扩散区域（集电极）131的电位根据pchMOSFETlOS的导通?截止而在电源电压 VCC与GND电位之间变化。虽然没有特别的限定 ，但例如可朗尋pchMOS阳T108的源极?漏 极电流Ids设为1mA，吨n双极晶体管130的放大率hFE设为50,电平移位电阻109的电阻 值R设为化Q。由此，通过使吨n双极晶体管130动作，能够将pchMOSFETlOS的源极电位 基准的信号向接地电位基准的信号进行下拉。
[0121] 此外，在实施方式3中，由于第Ip型扩散区域2a与第化型扩散区域化之间的间 隔W较窄，为SumW下，因此，rT型扩散区域1中不易发生电场集中。由此，能够确保HVIC 的耐压较高，从而能够同时确保HVIC的耐压和pchMOSFETlOS的电流容量均处于最佳状态。 并且，由于第Ip型扩散区域2a与第化型扩散区域化之间的间隔W设为5ymW下，因此 分离pchMOSFETlOS和高压结终端结构部111的部分（rT型扩散区域1的被第Ip型扩散区 域2a和第化型扩散区域化夹住的部分）的耐压例如低至IV左右，难W确保耐压在5VW 上，但在实施方式3中，基于下述理由，即使分离pchMOSFETlOS与高压结终端结构部111的 部分的耐压小于5V，也能够使pchMOS阳T108正常地进行信号传输。
[0122] 分离pchMOS阳T108和高压结终端结构部111的部分的耐压降低至例如IV左右是 指pchMOS阳T108的漏极电位Vd的最大值为IV。在现有技术中，由于pchMOS阳T108的漏极 与构成逆变器电路的M0SFET的栅极相连接，因此在该M0SFET的栅极阔值电压在IVW上的 情况下，在漏极电位Vd的最大值为IV的PchMOSFETlOS中无法进行信号传输。与此相对，在 实施方式3中，pchMOSFETlOS的漏极并不与M0SFET相连接，而是与吨n双极晶体管130的 基极相连接。只要将npn双极晶体管130的基极?发射极间电压设为由P型扩散区域132 与n+型扩散区域133之间的pn结形成的内建化uilt-in)电压（例如在娃的情况下为0.6V 左右）W上，吨n双极晶体管130就可进行动作。因此，即使pchMOS阳T108的漏极电位Vd 最大为IV，也能基于pchMOS阳T108进行信号传输。
[0123] 另外，也可W设置栅极阔值电压为0.6V左右的M0S阳T来取代吨n双极晶体管 130。在该情况下，pchMOS阳T108的漏极与M0S阳T的栅极相连接。M0S阳T的漏极与输入?控 制电路103相连接，源极接地。电平移位电阻109的一端与靴带式二极管的阳极相连接，另 一端与M0S阳T的漏极相连接。
[0124] 如上所说明的那样，根据实施方式3,能获得与实施方式1相同的效果。
[0125](实施方式4) 接着，对实施方式4所设及的HVIC的结构进行说明。图14是表示实施方式4所设及 的HVIC的结构的剖视图。图14中示出图1的切割线B-B'处的剖面结构，即电平下拉用电 平移位电路107的pchMOSFETlOS的剖面结构。实施方式4所设及的HVIC与实施方式1所 设及的HVIC的不同点在于，在P型半导体基板50上设置rT型外延层51，具备有第化型扩 散区域化、n-型外延层51、W及P型半导体基板50构成的双RESURF结构。
[0126] 具体而旨，如图14所不，在P型半导体基板50的表面上设置有n型外延层51。在 rT型外延层51的表面层W包围高压侧阱区112的n型扩散区域14的方式选择性地设置有 第化型扩散区域化。实施方式1中构成高压侧阱区112的rT型扩散区域（图1中由标号 13表示的区域）在实施方式4中由rT型外延层51构成。
[0127] 在高压侧阱区112中，在P型半导体基板50与rT型外延层51之间的边界面上设 置有n+型埋入层52。n型扩散区域14从rT型外延层51的表面起在深度方向上贯穿rT型 外延层51并到达n+型埋入层52。与GND电极38电连接的iT型扩散区域15从rT型外延 层51的表面起在深度方向上贯穿rT型外延层51并到达P型半导体基板50。
[0128] 也可W不设置n+型埋入层52。在该情况下，n型扩散区域14优选形成为到达P型 半导体基板50。此外，虽然省略了图示，但在高压结终端结构部111和电平上拉用电平移位 电路104的nchMOS阳T105中，与pchMOS阳T108相同，也具备由第Ip型扩散区域2a、n-型 外延层51、W及P型半导体基板50构成的双RESURF结构。
[0129] 如上述所说明的那样，根据实施方式4,在使用外延层构成双RESURF结构的情况 下，也能够获得与实施方式1相同的效果。
[0130] 上述本发明可进行各种变更，在上述各实施方式中，例如各部分的尺寸、表面浓度 等可根据所要求的规格来进行各种设定。此外，各实施方式中虽然将第1导电型设为P型， 第2导电型设为n型，但即使将第1导电型设为n型，将第2导电型设为P型，本发明也同 样成立。 工业上的实用性
[0131] 如上所述，本发明所设及的半导体装置对于逆变器等功率转换装置、各种工业用 机械等电源装置、汽车点火器等中所使用的高压集成电路装置是有用的。 标号说明
[0132] 1rT型扩散区域（高压区域） 2a第Ip型扩散区域 化第化型扩散区域 3 nchMOS阳T的P型基极区域 4 nchMOS阳T的n型扩散区域 5 nchMOS阳T的n+型源极区域 6 nchMOS阳T的P+型集电极区域 7 nchMOS阳T的n+型漏极区域 8 nchMOS阳T的栅极绝缘膜 9 nchMOSFET的栅极电极 10， 5化型半导体基板 11P+型GND区域 12分离区域扣型扩散区域） 13 rT型扩散区域 14 n型扩散区域 15 p-型扩散区域 24，24a pchMOS阳T的P型扩散区域25， 25a pchMOS阳T的P+型源极区域 27， 27a pchMOS阳T的P+型漏极区域 28pchMOS阳T的栅极绝缘膜 29pchMOSFET的栅极电极 31 LOCOS膜 32层间绝缘膜33电阻性场板 34 nchMOS阳T的源极电极 35 nchMOS阳T的漏极电极 36 pchMOSFET的源极电极 37 pchMOS阳T的漏极电极 38 GND电极 39 VB电极 51 rT型外延层 52 n+型埋入层 101高压侧栅极驱动电路 102异常检测电路 103输入?控制电路 104电平上拉用电平移位电路 105电平上拉用电平移位电路的nchMOS阳T 106电平上拉用电平移位电路的电平移位电阻 107电平下拉用电平移位电路 108， 108a电平下拉用电平移位电路的pchMOS阳T 109电平下拉用电平移位电路的电平移位电阻 110锁存电路 111高压结终端结构部 112高压侧阱区 120功率转换用桥式电路 121第1IGBT 124靴带式二极管 125自举电容器 130吨n双极晶体管 131 n型扩散区域（吨n双极晶体管的集电极） 132P型扩散区域（吨n双极晶体管的基极） 133 n+型扩散区域（吨n双极晶体管的发射极） 136集电极电极 137发射极电极138 VCC电极 139电源 VB高压侧阱区的最高电位 VCC电源电位 VS第1IGBT的发射极电位 W第Ip型扩散区域与第化型扩散区域之间的间隔
【主权项】
1. 一种半导体装置，其特征在于，包括：第1导电型的第1场效应晶体管；以及元件，所 述第1导电型的第1场效应晶体管具备： 第2导电型的第1半导体区域，该第2导电型的第1半导体区域设置在第1导电型的 半导体基板上，或者形成在所述第1导电型的半导体基板的表面层上； 第1导电型的第2半导体区域，该第1导电型的第2半导体区域选择性地设置于所述 第1半导体区域的表面层； 第1导电型的第3半导体区域，该第1导电型的第3半导体区域以与所述第2半导体 区域分离的方式选择性地设置于所述第1半导体区域的表面层； 第1栅极电极，该第1栅极电极隔着第1栅极绝缘膜设置在所述第1半导体区域的被 所述第2半导体区域与所述第3半导体区域夹住的部分的表面上； 第1导电型的第4半导体区域，该第1导电型的第4半导体区域选择性地设置于所述 第2半导体区域的内部； 第1电极，该第1电极与所述第3半导体区域相接；以及 第2电极，该第2电极与所述第4半导体区域相接； 所述元件具备以与所述第2半导体区域和所述第3半导体区域相分离的方式设置于所 述第1半导体区域的表面层的第1导电型的第5半导体区域，且通过所述第1半导体区域 的被所述第2半导体区域与所述第5半导体区域夹住的部分而与所述第1导电型的第1场 效应晶体管相分离， 所述第1半导体区域的被所述第2半导体区域与所述半导体基板夹住的部位的杂质浓 度为I. 3XIO1Vcm2以上 2. 8X10 1Vcm2以下， 所述第2半导体区域的杂质浓度为I.IXIO1Vcm2以上I. 4X10 1Vcm2以下。2. 如权利要求1所述的半导体装置，其特征在于， 所述半导体基板的电阻率为100Dcm以上400Dcm以下。3. -种半导体装置，其特征在于，包括：第1导电型的第1场效应晶体管；以及元件，所 述第1导电型的第1场效应晶体管具备： 第2导电型的第1半导体区域，该第2导电型的第1半导体区域设置在第1导电型的 半导体基板上，或者形成在所述第1导电型的半导体基板的表面层上； 第1导电型的第2半导体区域，该第1导电型的第2半导体区域选择性地设置于所述 第1半导体区域的表面层； 第1导电型的第3半导体区域，该第1导电型的第3半导体区域以与所述第2半导体 区域分离的方式选择性地设置于所述第1半导体区域的表面层； 第1栅极电极，该第1栅极电极隔着第1栅极绝缘膜设置在所述第1半导体区域的被 所述第2半导体区域与所述第3半导体区域夹住的部分的表面上； 第1导电型的第4半导体区域，该第1导电型的第4半导体区域选择性地设置于所述 第2半导体区域的内部； 第1电极，该第1电极与所述第3半导体区域相接；以及 第2电极，该第2电极与所述第4半导体区域相接； 所述元件具备以与所述第2半导体区域和所述第3半导体区域相分离的方式设置于所 述第1半导体区域的表面层的第1导电型的第5半导体区域，且通过所述第1半导体区域 的被所述第2半导体区域与所述第5半导体区域夹住的部分而与所述第1导电型的第1场 效应晶体管相分离， 对所述第1半导体区域的杂质浓度进行设定，以使得在所述第3半导体区域与所述第 4半导体区域之间施加有规定的耐压以下的电压时，不会在所述第1半导体区域与所述第2 半导体区域之间的pn结产生从所述第2半导体区域朝向所述半导体基板的方向的电场。4. 如权利要求3所述的半导体装置，其特征在于， 所述第1半导体区域的被所述第2半导体区域与所述半导体基板夹住的部位的杂质浓 度为I. 3XIO1Vcm2以上 2. 8X10 1Vcm2以下，5. 如权利要求3或4所述的半导体装置，其特征在于， 所述第2半导体区域的杂质浓度为I.IXIO1Vcm2以上I. 4X10 1Vcm2以下。6. 如权利要求1至5的任一项所述的半导体装置，其特征在于，包括：双极晶体管、电 源电位电极、以及电阻器，所述双极晶体管具备： 第2导电型的第6半导体区域，该第2导电型的第6半导体区域以与所述第2半导体 区域分离的方式选择性地设置于所述第1半导体区域的表面层； 第1导电型的第7半导体区域，该第1导电型的第7半导体区域选择性地设置于所述 第6半导体区域的内部，且与所述第2电极相连接； 第2导电型的第8半导体区域，该第2导电型的第8半导体区域选择性地设置于所述 第7半导体区域的内部，且具有所述半导体基板的电位； 第3电极，该第1电极与所述第6半导体区域相接；以及 第4电极，该第4电极与所述第8半导体区域相接， 所述电源电位电极具有高于所述半导体基板的电位的高电位， 所述电阻器电连接在所述第3电极与所述电源电位电极之间。7. 如权利要求6所述的半导体装置，其特征在于， 所述第2半导体区域与所述第5半导体区域之间的间隔在5ym以下。8. 如权利要求1至5的任一项所述的半导体装置，其特征在于， 所述元件是第2导电型场效应晶体管，该第2导电型场效应晶体管包括： 第1导电型的第9半导体区域，该第1导电型的第9半导体区域以与所述第5半导体 区域分离的方式选择性地设置于所述第1半导体区域的表面层； 第2导电型的第10半导体区域，该第2导电型的第10半导体区域选择性地设置于所 述第9半导体区域的内部； 第2栅极电极，该第2栅极电极第2栅极绝缘膜设置在所述第9半导体区域的被所述 第1半导体区域与所述第10半导体区域夹住的部分的表面上； 第2导电型的第11半导体区域，该第2导电型的第11半导体区域以与所述第5半导 体区域分离的方式选择性地设置于所述第1半导体区域的表面层，且隔着所述第5半导体 区域位于所述第9半导体区域的相反侧； 第5电极，该第5电极与所述第10半导体区域相接；以及 第6电极，该第6电极与所述第11半导体区域相接。9. 如权利要求1至5的任一项所述的半导体装置，其特征在于， 所述元件是第1导电型的第2场效应晶体管，该第1导电型的第2场效应晶体管包括： 第1导电型的第9半导体区域，该第1导电型的第9半导体区域以与所述第5半导体 区域分离的方式选择性地设置于所述第1半导体区域的表面层； 第2栅极电极，该第2栅极电极第2栅极绝缘膜设置在所述第1半导体区域的被所述 第5半导体区域与所述第9半导体区域夹住的部分的表面上； 第1导电型的第10半导体区域，该第1导电型的第10半导体区域选择性地设置于所 述第5半导体区域的内部； 第5电极，该第5电极与所述第9半导体区域相接；以及 第6电极，该第6电极与所述第10半导体区域相接。10. 如权利要求1至5、8、9的任一项所述的半导体装置，其特征在于， 所述第2半导体区域与所述第5半导体区域之间的间隔在3ym以上10ym以下。11. 如权利要求1至10的任一项所述的半导体装置，其特征在于， 所述第2半导体区域和所述第5半导体区域具有相同的杂质浓度。
【专利摘要】本发明提供一种能够同时确保HVIC的耐压和pchMOSFET的电流容量均处于最佳状态的半导体装置。n-型扩散区域包围高压侧阱区的周围，且与低压侧区域电气分离。n-型扩散区域中设置有彼此分离的第1、第2p型扩散区域。第1p型扩散区域构成电平上拉用电平移位电路的nchMOSFET、以及高压结终端结构部的双RESURF结构。第2p型扩散区域构成电平下拉用电平移位电路的pchMOSFET的双RESURF结构。n-型扩散区域的杂质浓度在1.3×1012/cm2以上2.8×1012/cm2以下。第1、第2p型扩散区域的杂质浓度在1.1×1012/cm2以上1.4×1012/cm2以下。
【IPC分类】H01L27/06, H01L29/06, H01L29/78
【公开号】CN104900699
【申请号】CN201510067481
【发明人】上西显宽
【申请人】富士电机株式会社
【公开日】2015年9月9日
【申请日】2015年2月9日
【公告号】EP2924723A2, EP2924723A3, US20150255454
【技术领域】
[0001] 本发明设及半导体装置。
【背景技术】
[0002] W往，在工业用逆变器中，用于进行电绝缘的信号传输的变压器、光禪合器广泛 应用于构成功率转换用桥式电路的IGBT(InsulatedGateBipolarTransistor;绝缘栅 型双极晶体管）等开关元件的栅极驱动。然而，近年来，在主要侧重于低容量的用途中， 为了降低成本，使用不进行电绝缘的高压集成电路装置（HVIC;化曲VoltageIntegrated Circuit)来取代变压器或光禪合器（例如，参照下述专利文献1及下述非专利文献1、2。）。 下面，对现有的HVIC的结构进行说明。
[000引图15是表示现有的HVIC整体的1C格局的俯视图。图16是表示图15的HVIC的电 路结构的电路图。例如，W与功率转换用桥式电路120相连接，并对构成功率转换用桥式电 路120的一个相的第1、第2IGBT12U122中高压侧的第1IGBT121进行驱动的HVIC100为例 来进行说明。图15、图16所示的现有的HVIC100在同一半导体巧片上包括；高压侧栅极驱 动电路101、异常检测电路102、输入?控制电路103、电平上拉用电平移位电路104、电平下 拉用电平移位电路l07、W及高压结终端结构（HVJT;Hi曲Voltage Junction Termination structure)部 111。
[0004] 高压侧栅极驱动电路101和异常检测电路102配置于高压侧阱区112,且W功率 转换用桥式电路120高压侧的第1IGBT121的发射极电位VS为基准电位、VB为电源电位、 VCC'为电源电压进行动作。高压侧阱区112是利用高压结终端结构111来与低压侧区域 113电气分离、且具有浮动电位的高电位区域。异常检测电路102将异常检测信号传输至输 入?控制电路103。VB电位是功率转换用桥式电路120高压侧的第1IGBT121的发射极电 位VS与电源电压VCC'的总和（VB=VS+VCC')。
[0005] 输入?控制电路103配置于低压侧区域113,WGND电位为基准进行动作。输入?控 审IJ电路103利用从VCC端子提供的电源电位VCC进行动作，基于来自外部（微机等）的控 制信号HIN、来自异常检测电路102的异常检测信号，来控制高压侧栅极驱动电路101的输 出H0。电平上拉用电平移位电路104由置位信号用和复位信号用的两个电平移位电路构 成。两个电平移位电路分别由一个高耐压n沟道型M0S阳T(MetalOxideSemicon化ctor FieldEffectTransistor;绝缘栅型场效应晶体管；W下称为nchMOS阳T) 105和一个电平 移位电阻106构成。
[0006] 电平上拉用电平移位电路104的nchMOS阳T105配置于高压结终端结构部111，电 平移位电阻106配置于高压侧阱区112。电平上拉用电平移位电路104将从输入?控制电 路103输入的接地电位基准的置位信号和复位信号转换成VB电位基准的信号，并输入到后 级的锁存电路110。置位信号是指用于启动高压侧栅极驱动电路101、从而将高压侧栅极驱 动电路101的输出册作为功率转换用桥式电路120的高压侧的第1IGBT121的栅极信号进 行输出的信号。复位信号是指用于关闭高压侧驱动电路101的信号。
[0007] 锁存电路110的输出端子Q与功率转换用桥式电路120的高压侧的第1IGBT121 的栅极充电用P沟道型MOSFET(W下称为pchMOSFET)和栅极放电用nchMOSFET的栅极相 连接。电平下拉用电平移位电路107由高压pchMOSFETlOS和电平移位电阻109构成。电 平下拉用电平移位电路107的pchMOSFETlOS配置于高压结终端结构部111，电平移位电阻 109配置于低压侧区域113。电平下拉用电平移位电路107将从异常检测电路102输出的VB 电位基准的异常检测信号转换成接地电位基准的信号，并传输至输入?控制电路103。标号 124、125 分别是靴带式二极管 〇3〇otstrapdiode)和自举电容器 〇3〇otstrapcapacitor)。
[0008] 接着，对现有的HVIClOO的高压侧阱区112周边的平面结构进行说明。图17是详 细示出图15的HVIC的高压侧阱区周边的平面结构的俯视图。图17中，为了明确现有的 HVIC100的平面结构，仅图示出电平上拉用电平移位电路104的一个nchMOS阳T105。如图 17所示，高压侧阱区112由n型扩散区域14、W及包围n型扩散区域14周围的低浓度rT型 扩散区域13构成。rT型扩散区域13和n型扩散区域14与VB电位相连接。rT型扩散区域 13的周围被rT型扩散区域1包括。
[0009] 在rT型扩散区域13与rT型扩散区域1之间配置有iT型扩散区域（分离区域）12。 rT型扩散区域1的周围被GND电位的P+型扩散区域（P+型GND区域）11包围。n型扩散区 域14配置有高压侧栅极驱动电路101、异常检测电路102、W及除电平上拉用电平移位电路 104的nchM0SFET105W外的结构部（例如电平移位电阻106)。n-型扩散区域1配置有高 压结终端结构部111、电平上拉用电平移位电路104的nchM0SFET105、W及电平下拉用电平 移位电路107的pchMOS阳T108。
[0010] 接着，对现有的HVIC100的nchMOS阳T105、pchMOS阳T108W及高压结终端结构部 111的剖面结构进行说明。图18是表示图17的切割线AA-AA'处的剖面结构的剖面图。 图19是表示图17的切割线BB-BB'处的剖面结构的剖面图。图20是表示图17的切割线 CC-CC'处的剖面结构的剖面图。图18中示出nchM0SFET105的剖面结构。图19中示出 pchMOSFETlOS的剖面结构。图20中示出高压结终端结构部111的剖面结构。
[0011] 在图18~图20的各切割线处的剖面中共通的是，在P型半导体基板10的表面的 表面层分别选择性地设置有rT型扩散区域1、构成高压侧阱区112的rT型扩散区域13及n 型扩散区域14。rT型扩散区域13配置于比n型扩散区域14更靠基板外周部侧，rT型扩散 区域1配置于比高压侧阱区112更靠基板外周部侧。rT型扩散区域1的基板表面侧的表面 层中，在基板外周部侧设置有p-型扩散区域15。P-型扩散区域15在深度方向上贯穿n-型 扩散区域1并到达基板背面侧的P型区域。扩散区域15的内部选择性地设置有P+型 GND区域11。
[001引如图18所示，电平上拉用电平移位电路104的nchMOS阳T105具有由rT型扩散区 域1与P型半导体基板10构成的RESURF结构（W下称为单RESURF(Single RESUR巧结 构）。rT型扩散区域1也兼用作漂移区域。rT型扩散区域1的杂质浓度为l.0Xl0i2/cm2左 右。在n-型扩散区域1的配置有nchMOS阳T105的部分，在n-型扩散区域1与n-型扩散区 域13之间设置有从基板表面起的深度比rT型扩散区域1要深的分离区域12。利用该分离 区域12,使得rT型扩散区域1与rT型扩散区域13相分离。
[0013] 另外，在具有单RESURF结构的情况下，已知n-型扩散区域1的最佳杂质浓度为 1.4Xl〇i2/cm2W下，W得到所希望的耐压（例如，参照下述非专利文献3。）。
[0014] 如图19所示，电平下拉用电平移位电路107的pchMOS阳T108具有由p型扩散区 域2、rT型扩散区域1、W及P型半导体基板10构成的双RESURF(double RESUR巧结构。在 n-型扩散区域1的配置有pchMOS阳T108的部分，在n-型扩散区域1与n-型扩散区域13之 间未设置分离区域12,rT型扩散区域1与rT型扩散区域13相接。P型扩散区域2W浅于 rT型扩散区域1的深度设置于rT型扩散区域1的、基板表面侧的表面层。P型扩散区域2不 只构成双RESURF结构，还兼用作P型漂移区域。P型扩散区域2的杂质浓度约在5. 0 X 1〇11/ cm2W上1.0X10l2/cm2W下。
[0015] 如图20所示，高压结终端结构部111与nchMOS阳T105相同，具有由rT型扩散区域 1与P型半导体基板10构成的单RESURF结构。此外，在配置有高压结终端结构部111的部 分，在rT型扩散区域1与rT型扩散区域13之间设置有分离区域12,rT型扩散区域1通过 分离区域12而与rT型扩散区域13相分离。
[0016] 图18中，标号3、4、5、7、8、9是构成nchMOS阳T105的M0S栅极（由金属-氧化 膜-半导体形成的绝缘栅）结构的各构成部。图18中的标号16是VB电极39与n型扩散 区域14的触点（电接触部）。图19中的标号24、25、27、28、29是构成pchMOS阳T108的M0S 栅极结构的各构成部。图18、19、20中的标号31、32、33分别是LOCOSdocaloxidationof silicon;娃局部氧化）膜、层间绝缘膜、W及起到场板作用的电阻体（W下，称为电阻性场 板）。图18中的标号34、35分别是nchM0SFET105的源极电极和漏极电极。图19中的标号 36、37分别是pchMOSFETlOS的源极电极和漏极电极。图19中的标号38、图18中的标号40 分别是GND电极和场板。
[0017] 接着，对上述HVIC100的动作进行说明。输入到输入?控制电路103的来自微机等 的控制信号被传输至高压侧栅极驱动电路101，从而构成连接至现有的HVIC100的功率转 换用桥式电路120的一个相的第1、第2IGBT121U22等中的例如高压侧的第1IGBT121被驱 动。在通过异常检测电路102检测到过电流、过热等异常的情况下，来自异常检测电路102 的异常检测信号被输入到输入?控制电路103,进行高压侧的第1IGBT121的关断和向微机 的异常通知。
[001引如上所述，高压侧栅极驱动电路101W桥式连接的高压侧的第1IGBT121的发射极 电位VS、即第1IGBT121与低压侧的第2IGBT122之间的连接点123的电位为基准电位进行 动作。因此，高压侧栅极驱动电路101的基准电压比输入?控制电路103的基准电压即接 地电位最大上升至几百V，利用高压结终端结构部111来保持高压侧栅极驱动电路101与输 入?控制电路103之间的耐压。
[0019] 作为该种HVIC，提出有W下装置，该装置具有S层结构，由第一导电型的第一区 域、选择性地形成于第一区域的第一主面的表面层的第二导电型的第二区域、W及选择性 地形成于第二区域的表面层的第一导电型的第S区域构成，在第一区域与第二区域之间的 第一pn结、W及第二区域与第S区域之间的第二pn结均进行了反向偏置时，第二区域部 分的净渗杂量形成为1Xl〇ii/cm2W上4X10iVcm2W下，W使得向第一pn结两侧扩展的耗 尽层与向第二pn结两侧扩展的耗尽层在第二区域内结合，且第S区域的净渗杂量形成为 1XIQii/cm2W上2X10i2/cm2W下，W使得向第二pn结两侧扩展的耗尽层到达至第S区域 的表面，并且该装置在被所述第=区域包围的内侧还包括：与第二区域电连接的第二导电 型区域、选择性地形成于该第二导电型区域的表面层的第一导电型区域、形成于第二导电 型区域的表面层的第一导电型沟道的MIS晶体管、W及形成于第一导电型区域的表面层的 第二导电型沟道的MIS晶体管（例如，参照下述专利文献2。）。
[0020] 此外，作为其他的HVIC，提出有W下装置，该装置包括：第1导电型半导体材料层， 该第1导电型半导体材料层配置在半导体基板上，具有经过渗杂处理的上部表面；第2导电 型基极区域，该第2导电型基极区域W规定的深度形成在半导体材料层的上表面部内，具 有实质上为半圆的形状；源极区域，该源极区域是形成在基极区域内的第1导电型源极区 域，在该源极区域与半导体材料层之间形成表面沟道区域；源极电极，该源极电极与源极区 域相接触，且与低电压参考控制电路相连接；栅极绝缘层，该栅极绝缘层W与源极区域及表 面沟道区域的上部表面的一部分相接触的方式进行配置；导电性栅极层，该导电性栅极层 配置在栅极绝缘层内；漏极区域，该漏极区域形成在半导体材料层的上表面部内沿横向远 离基极区域的位置；漏极电极，该漏极电极形成在漏极区域上，且与半导体材料层的上部表 面的一部分相接触；接触电极，该接触电极是与半导体材料层的其他上部表面的一部分相 接触、且与浮动高压电路电连接的接触电极，位于该接触电极与漏极电极之间的半导体材 料层的部分形成导电性区域；W及电阻元件，该电阻元件配置于漏极电极与接触电极之间， 且配置为与半导体材料层的导电性区域电气并联连接，实质上为半圆形状的基极区域形成 浮动高压电路的周边环状部，电平移位电路设置于该周边环状部的内部（例如，参照下述 专利文献3。）。
[002U 此外，作为其他的HVIC，提出有W下装置，该装置由W下结构构成；由P型半导体 基板构成的第一区域、选择性地形成于其表面层的n型的第二区域、选择性地形成于第二 区域的表面层的P型的第S区域、选择性地形成于第二区域的表面层的n型第五区域、选择 性地形成于第S区域的表面层的P型的第六区域、形成于第二区域的表面层的pchMOSFET、 形成于第S区域的表面层的nchMOSFET、^及W包围第一区域的方式设置的高压结终端结 构（例如，参照下述专利文献4。）。 现有技术文献 专利文献
[0022] 专利文献1 ;美国专利申请公开第2006/0220168号说明书 专利文献2 ;日本专利第3952967号公报 专利文献3 ;日本专利第3214818号公报 专利文献4 ;日本专利特开平9-55498号公报 非专利文献
[002引 非专利文献 1 ;M.化shino、另外 2 名、"Anew1200VHVICwithanovelhi曲 voltagePch-MOS"、Proceedingsofthe22ndInternationalSymposiumonPower SemiconductorDevices&ICs、2010 年、p. 93-96 非专利文献2 ;M.化shino、另外 1 名、"Anovelhi曲voltagenewPch-MOSwi1:hanew draindriftstructurefor1200VHVICs"、Proceedingsofthe25thInternational SymposiumonPowerSemiconductorDevices&ICs;ISPSD、2013 年、p. 77-80 非专利文献 3 ;M.Imam、另外 6 名、"DesignandOptimizationofDouble-RESURF High-VoltageLateralDevicesforaManufacturableProcess"、IEEETransactions onElectronDevices、（美国）、I邸E、2003 年 7 月、第 50 卷、第 7 号、PP. 1697-1701
【发明内容】
发明所要解决的技术问题
[0024] 然而，在上述图15、图16所示的现有的HVIC100中，会产生W下问题。在上述现有 的HVIC100中，对于nchMOS阳T105和高压结终端结构部111，采用由n-型扩散区域1和P型 半导体基板10构成的单RESURF结构。与此相对，对于pchMOSFETlOS，采用由P型扩散区域 2、n-型扩散区域1、W及P型半导体基板10构成的双RESURF结构。因此，在nchMOS阳T105 及高压结终端结构部111、与pchMOSFETlOS中，n-型扩散区域1的最佳条件不同。
[0025] 具体而言，如上述非专利文献3所记载的那样，在采用单RESURF结构的情况下，为 了得到所希望的耐压，rT型扩散区域1的最佳杂质浓度为1. 4X10i2/cm2W下，若杂质浓度 高于该浓度，则无法确保足够的耐压。另一方面，在采用双RESURF结构的情况下，为了确 保P型扩散区域2与rT型扩散区域1之间的耐压，最佳的rT型扩散区域1的杂质浓度为 2. 8Xl〇i2/cm2W下。为了得到所希望的耐压，P型扩散区域2的杂质浓度须在1. 4X10iVcm2 W下，且与rT型扩散区域1的杂质浓度之间的浓度差须在1. 4X10iVcm2W下。针对P型扩 散区域2的杂质浓度的该些条件是为得到所希望的耐压的必要条件，而非充分条件。为了 得到所希望的耐压，在满足上述必要条件的同时，还需对P型扩散区域2的杂质浓度进行最 优化。最佳的P型扩散区域2的杂质浓度取决于rT型扩散区域1的杂质浓度，rT型扩散区 域1的杂质浓度越低，P型扩散区域2的最佳杂质浓度就越低。
[0026] rT型扩散区域1的杂质浓度越低，P型扩散区域2的最佳杂质浓度就越低的原因是 因为需要使耗尽层的正的空间电荷量与负的空间电荷量相同。因此，rT型扩散区域1的杂 质浓度越低，rT型扩散区域1的正的空间电荷量（施主）减少，从而P型扩散区域2的耗尽 层所容许的负的空间电荷量（受主）也减少。目P，在P型扩散区域2的杂质浓度高于rT型 扩散区域1的杂质浓度的情况下，因正的空间电荷量的不足而导致P型扩散区域2未完全 耗尽，从而无法确保足够的耐压。
[0027] 耗尽层中的负的空间电荷量不仅存在于从P型扩散区域2与rT型扩散区域1之间 的pn结起向P型扩散区域2延伸的耗尽层中，与该空间电荷量相同程度的量还存在于从P 型半导体基板与rT型扩散区域1之间的pn结起向P型半导体基板延伸的耗尽层中。因此， 为了使P型扩散区域2完全耗尽，必须使rT型扩散区域1中正的空间电荷量为P型扩散区 域2中的负的空间电荷量的大约2倍。因此，可确保足够耐压的P型扩散区域2的最佳杂 质浓度约为rT型扩散区域1的杂质浓度的一半。
[002引根据上述内容，在具有单RESURF结构的nchMOS阳T105和高压结终端结构部111 中为确保足够的耐压而所需的设计条件（W下称为单RESURF条件）为；n-型扩散区域1的 每单位面积的杂质浓度（W下简称为rT型扩散区域1的杂质浓度）Nd为1. 4X10i2/cm2W 下（Nd兰1.4Xl0i2/cm2)。此外，在双RESURF结构的pchMOS阳T108中为确保足够的耐压而 所需的双RESURF条件为满足下述四个条件。
[0029]第1个条件是将rT型扩散区域1的杂质浓度Nd设为约P型扩散区域2的杂质浓度 N。的2倍（N尸2XN。）。第2个条件是将P型扩散区域2的杂质浓度N。设为1. 4X10iVcm2 W下饥兰1. 4X10。/畑12)。第3个条件是将n-型扩散区域1的杂质浓度Nd设为2. 8X10。/ cm2W下（Nd兰2.8Xl〇iVcm2)。第4个条件是将rT型扩散区域1的杂质浓度Nd与P型扩 散区域2的杂质浓度N。之间的差分设为1.4X10lVcm2W下（Nd-N。兰1.4X10lVcm2)。
[0030] 因此，在现有的HVIClOO中，同时满足上述单RESURF条件和双RESURF条件的条件 成为用于确保足够耐压的条件。具体而言，同时满足单RESURF条件和双RESURF条件的条 件是满足下列两个条件的情况。为同时满足单RESURF条件和双RESURF条件的第1个条件 是将r^型扩散区域l的杂质浓度Nd设为1.4X10lVcm2W下（Nd兰1.4X10lVcm2)。为同 时满足单RESURF条件和双RESURF条件的第2个条件是将P型扩散区域2的杂质浓度N。设 为 7.OXl〇iVcm2W下（N。兰 7. 0X10u/cnO。
[0031]目P，为了在单RESURF结构的nchMOS阳T105和高压结终端结构部111中保持足够 的耐压，需要将rT型扩散区域1的杂质浓度Nd设定为1. 4X10iVcm2W下。并且，需要将P 型扩散区域2的杂质浓度N。设定为7X10 11/皿2^下。然而，在P型扩散区域2的杂质浓度 N。为7X10ii/cm2左右时，由于漂移电阻（P型扩散区域2的电阻）变高、P型扩散区域2夹 断（pinchoff)该样的问题，从而无法在pchMOS阳T108中保持足够的电流容量。
[0032] 另一方面，若为了在双RESURF结构的pchMOS阳T108中确保足够的电流容量（电 流能力），而将P型扩散区域2的杂质浓度N。设为高浓度，则在pchMOSFETlOS中无法保持 足够的耐压。目P，在现有的HVIC100中，难W使pchMOSFETlOS的电流容量与耐压同时处于 最佳状态。并且，在rT型扩散区域1的杂质浓度Nd低至1. 0X10iVcm2左右时，由于rT型扩 散区域1和P型扩散区域2之间的pn结产生从P型扩散区域2向P型半导体基板10的方 向的电场，从而产生流向P型半导体基板10的漏电流，因此，无法充分确保P型扩散区域2 与P型半导体基板10之间的耐压。
[0033] 如后述那样，为了确保足够的P型扩散区域2与P型半导体基板10之间的耐压，需 要将pchMOS阳T108部分的n-型扩散区域1的杂质浓度Nd设为1. 3X10i2/cm2W上。然而， 由于在pchMOSFETlOS部分的rT型扩散区域1的表面形成有P型扩散区域2,因此，在如通常 所进行的那样通过在面内注入相同的离子来形成rT型扩散区域1时，pchMOSFETlOS部分的 rT型扩散区域1的杂质浓度为低于nchM0SFET105和高压结终端结构部111的rT型扩散区 域1的杂质浓度的低浓度。例如，一般情况下P型扩散区域2的扩散深度为1ym~2ym， rT型扩散区域1的扩散深度为10ym~30ym，在该情况下，pchMOS阳T108部分的n-型扩 散区域1的杂质浓度为比nchM0SFET105和高压结终端结构部111的rT型扩散区域1的杂 质浓度低10%W上的浓度。
[0034] 因此，即使在将nchMOS阳T105和高压结终端结构部111的n-型扩散区域1的杂质 浓度设定为上限1. 4Xl〇i2/cm2的情况下，pchMOS阳T108部分的n-型扩散区域1的杂质浓 度也是低于1. 3Xl〇i2/cm2的浓度。因此，在将pchMOS阳T108、nchM0S阳T105、W及高压结终 端结构部111的n-型扩散区域1的杂质浓度设为1. 3X10i2/cm2W上，且在满足双RESURF 条件的1. 4Xl〇i2/cm2W下的情况下，对于pchMOS阳T108、nchMOS阳T105、W及高压结终端 结构部111需要分开进行rT型扩散区域1的离子注入工序，因此存在工序成本增加的问题。
[0035] 在上述非专利文献1中，揭示了下述方法W维持耐压、且确保pchMOSFETlOS的电 流容量，即；将P型扩散区域2形成为条状W使其易于耗尽，由此来维持耐压，且同时使P型 扩散区域2高浓度化。然而，在上述非专利文献1中，由于由P型扩散区域2形成的漂移区域 的面积减少，因此，存在W下问题，即；为了确保所需的电流容量，必须增大pchMOSFETlOS 的沟道宽度（在处于导通状态时，与从由rT型扩散区域1的被源极区域（P型扩散区域24) 与漂移区域（P型扩散区域2)所夹住的部分所产生的p型反型层（沟道）的p+型漏极 区域27向源极区域的方向正交的方向上的宽度）。若pchMOSFETlOS的沟道宽度增大，贝U pchMOSFETlOS的寄生电容变大，因此，在产生dVMt浪涌时流过的位移电流变大，从而存在 HVIC容易发生误动作的问题。
[0036] 此外，在上述非专利文献2中揭示了用于在P型扩散区域2形成为条状的结构中， 确保P型扩散区域2与P型半导体基板10之间具有足够的耐压的方法。然而，并未记载在 P型扩散区域2没有形成为条状的现有结构的情况下，确保P型扩散区域2与P型半导体基 板10之间具有足够的耐压的方法。
[0037] 为了解决上述现有技术存在的问题点，本发明的目的在于，在同一基板上具备高 压结终端结构部和高压的P沟道型绝缘栅型场效应晶体管的半导体装置中，提供一种能够 确保半导体装置的耐压与P沟道型绝缘栅型场效应晶体管的电流容量均处于最佳状态的 半导体装置。 解决技术问题所采用的技术方案
[003引为了解决上述问题，达成本发明的目的，本发明所设及的半导体装置具有如下特 征。本发明所设及的半导体装置包括第1导电型的第1场效应晶体管，该第1导电型的第 1场效应晶体管包括第2导电型的第1半导体区域、第1导电型的第2半导体区域、第1导 电型的第3半导体区域、第1导电型的第4半导体区域、第1栅极电极、W及第1、第2电极。 所述第1半导体区域设置在第1导电型的半导体基板上，或者形成在该第1导电型的半导 体基板的表面层上。所述第2半导体区域选择性地设置于所述第1半导体区域的表面层。 所述第3半导体区域W与所述第2半导体区域分离的方式选择性地设置于所述第1半导体 区域的表面层。所述第1栅极电极第1栅极绝缘膜设置在所述第1半导体区域的被所述第 2半导体区域与所述第3半导体区域夹住的部分的表面上。所述第4半导体区域选择性地 设置于所述第2半导体区域的内部。所述第1电极与所述第3半导体区域相接。所述第2 电极与所述第4半导体区域相接。所述第1半导体区域的表面层W与所述第2半导体区域 和所述第3半导体区域分离的方式设置有具备第1导电型的第5半导体区域的元件。该元 件通过所述第1半导体区域的被所述第2半导体区域与所述第5半导体区域夹住的部分而 与所述第1导电型的第1场效应晶体管分离。并且，所述第1半导体区域的被所述第2半 导体区域与所述半导体基板夹住的部位的杂质浓度为1. 3Xl0i2/cm2W上2. 8X10iVcm2W 下，所述第2半导体区域的杂质浓度为1. 1Xl0i2/cm2W上1. 4X10i2/cm2W下。
[0039] 此外，本发明所设及的半导体装置的特征在于，在上述发明中，所述半导体基板的 电阻率为100QcmW上400QcmW下。
[0040] 此外，为解决上述问题，实现本发明的目的，本发明所设及的半导体装置具有下述 特征。本发明所设及的半导体装置包括第1导电型的第1场效应晶体管，该第1导电型的 第1场效应晶体管包括第2导电型的第1半导体区域、第1导电型的第2半导体区域、第1 导电型的第3半导体区域、第1导电型的第4半导体区域、第1栅极电极、W及第1、第2电 极。所述第1半导体区域设置在第1导电型的半导体基板上。所述第2半导体区域选择性 地设置于所述第1半导体区域的表面层。所述第3半导体区域W与所述第2半导体区域分 离的方式选择性地设置于所述第1半导体区域的表面层。所述第1栅极电极第1栅极绝缘 膜设置在所述第1半导体区域的被所述第2半导体区域与所述第3半导体区域夹住的部分 的表面上。所述第4半导体区域选择性地设置于所述第2半导体区域的内部。所述第1电 极与所述第3半导体区域相接。所述第2电极与所述第4半导体区域相接。所述第1半导 体区域的表面层W与所述第2半导体区域和所述第3半导体区域分离的方式设置有具备第 1导电型的第5半导体区域的元件。该元件通过所述第1半导体区域的被所述第2半导体 区域与所述第5半导体区域夹住的部分而与所述第1导电型的第1场效应晶体管分离。接 着，对所述第1半导体区域的杂质浓度进行设定，W使得在所述第3半导体区域与所述第4 半导体区域之间施加有规定的耐压W下的电压时，不会在所述第1半导体区域与所述第2 半导体区域之间的pn结产生从所述第2半导体区域朝向所述半导体基板方向的电场。
[0041] 本发明所设及的半导体装置的特征在于，在上述发明中，所述第1半导体区域的 被所述第2半导体区域与所述半导体基板夹住的部位的杂质浓度为1. 3Xl〇i2/cm2W上 2. 8Xl〇i2/cm2W下，
[0042] 此外，本发明所设及的半导体装置的特征在于，在上述发明中，所述第2半导体区 域的杂质浓度为1.lXl〇i2/cm2W上1.4Xl〇i2/cm2W下。
[0043] 本发明所设及的半导体装置在上述发明中，还具有下述特征。本发明所设及的半 导体装置具备双极晶体管，该双极晶体管包括：第2导电型的第6半导体区域、第1导电型 的第7半导体区域、第2导电型的第8半导体区域、W及第3、第4电极。所述第6半导体 区域W与所述第2半导体区域分离的方式选择性地设置于所述第1半导体区域的表面层。 所述第7半导体区域选择性地设置于所述第6半导体区域的内部。所述第7半导体区域与 所述第2电极相连接。所述第8半导体区域选择性地设置于所述第7半导体区域的内部。 所述第8半导体区域具有所述半导体基板的电位。所述第3电极与所述第6半导体区域相 接。所述第4电极与所述第8半导体区域相接。还设置有电源电位电极，该电源电位电极 具有高于所述半导体基板的电位的高电位。还设置有电连接在所述第3电极与所述电源电 位电极之间的电阻器。
[0044] 此外，本发明所设及的半导体装置的特征在于，在上述发明中，所述第2半导体区 域与所述第5半导体区域之间的间隔为5ymW下。
[0045] 此外，本发明所设及的半导体装置的特征在于，在上述发明中，所述元件是第2导 电型场效应晶体管，该第2导电型场效应晶体管包括；第1导电型的第9半导体区域、第2 导电型的第10半导体区域、第2导电型的第11半导体区域、第2栅极电极、W及第5、第6 电极。所述第9半导体区域W与所述第5半导体区域分离的方式选择性地设置于所述第1 半导体区域的表面层。所述第10半导体区域选择性地设置于所述第9半导体区域的内部。 所述第2栅极电极第2栅极绝缘膜设置在所述第9半导体区域的被所述第1半导体区域与 所述第10半导体区域夹住的部分的表面上。所述第11半导体区域W与所述第5半导体区 域分离、且隔着所述第5半导体区域位于所述第9半导体区域的相反侧的方式，选择性地设 置于所述第1半导体区域的表面层。所述第5电极与所述第10半导体区域相接。所述第 6电极与所述第11半导体区域相接。
[0046] 此外，本发明所设及的半导体装置的特征在于，在上述发明中，所述元件是第1导 电型的第2场效应晶体管，该第1导电型的第2场效应晶体管包括；第1导电型的第9半导 体区域、 第1导电型的第10半导体区域、第2栅极电极、W及第5、第6电极。所述第9半 导体区域W与所述第5半导体区域分离的方式选择性地设置于所述第1半导体区域的表面 层。所述第2栅极电极第2栅极绝缘膜设置在所述第1半导体区域的被所述第5半导体区 域与所述第9半导体区域夹住的部分的表面上。所述第10半导体区域选择性地设置于所 述第5半导体区域的内部。所述第5电极与所述第9半导体区域相接。所述第6电极与所 述第10半导体区域相接。
[0047] 此外，本发明所设及的半导体装置的特征在于，在上述发明中，所述第2半导体区 域与所述第5半导体区域之间的间隔为3ymW上10ymW下。
[0048] 此外，本发明所设及的半导体装置的特征在于，在上述发明中，所述第2半导体区 域与所述第5半导体区域具有相同的杂质浓度。 发明效果
[0049] 根据本发明所设及的半导体装置，可获得下述效果，即；在同一基板上具备高压结 终端结构部和高压的P沟道型绝缘栅型场效应晶体管的半导体装置中，能够确保半导体装 置的耐压和P沟道型绝缘栅型场效应晶体管的电流容量均处于最佳的状态。
【附图说明】
[0050] 图1是表示实施方式1所设及的HVIC的平面结构的俯视图。 图2是表示图1的切割线A-A'处的剖面结构的剖视图。 图3是表示图1的切割线B-B'处的剖面结构的剖视图。 图4是表示图1的切割线C-C'处的剖面结构的剖视图。 图5是表示图1的切割线D-D'处的剖面结构的剖视图。 图6是表示现有HVIC的pchMOSFET中产生漏电流的状态的剖视图。 图7是表示图6的HVIC的电压-电流特性的特性图。 图8是表示图6的HVIC的因漂移区域的夹断而导致产生输出特性异常的状态的特性 图。 图9是表示实施方式1所设及的HVIC的输出特性的特性图。 图10是表示实施方式2所设及的HVIC的平面结构的俯视图。 图11是表示实施方式3所设及的HVIC的电路结构的电路图。 图12是表示实施方式3所设及的HVIC的平面结构的俯视图。 图13是表示图12的切割线E-E'处的剖面结构的剖视图。 图14是表示实施方式4所设及的HVIC的结构的剖视图。 图15是表示现有的HVIC整体的1C格局的俯视图。 图16是表示图15的HVIC的电路结构的电路图。 图17是详细示出图15的HVIC的高压侧阱区周边的平面结构的俯视图。 图18是表不图17的切割线AA-AA'处的剖面结构的剖面图。 图19是表示图17的切割线BB-BB'处的剖面结构的剖面图。 图20是表示图17的切割线CC-CC'处的剖面结构的剖面图。
【具体实施方式】
[0051] 下面参照附图，对本发明所设及的半导体装置的优选实施方式进行详细说明。在 本说明书W及附图中，标记有n或P的层、区域分别表示电子或空穴是多数载流子。另外， n或p上标注的+和-分别表示比未标注+和-的层、区域的杂质浓度高和低的杂质浓度。 此外，在W下实施方式的说明W及附图中，在同样的结构中标注相同的标号，并省略重复的 说明。
[0化2](实施方式1) 说明实施方式1所设及的高压集成电路装置（HVIC)的结构。实施方式1所设及的HVIC的整体1C格局及电路结构与图15、图16所示的现有HVIC100相同。即，实施方式1所设及的 HVIC在同一半导体巧片上包括高压侧栅极驱动电路101、异常检测电路102、输入?控制电 路103、电平上拉用电平移位电路104、电平下拉用电平移位电路107、W及高压结终端结构 (HVJT)部111，该HVIC对例如构成功率转换用桥式电路120的一个相的第1、第2IGBT121、 122中的高压侧的第1IGBT121进行驱动（参照图15、图16)。
[0化引该实施方式1所设及的HVIC与现有的HVIC100的不同点在于，与电平下拉用电平 移位电路107的pchMOSFET(第1导电型的第1场效应晶体管）108同样，高压结终端结构 部111及电平上拉用电平移位电路104的nchMOSFET(第2导电型场效应晶体管）105中， 利用设置于rT型扩散区域（第1半导体区域）1的第Ip型扩散区域（第5半导体区域）2a 构成为双RESURF结构。首先，对配置有实施方式1所设及的HVIC的高压侧栅极驱动电路 101等的高压侧阱区112周边的平面结构进行说明。图1是表示实施方式1所设及的HVIC 的平面结构的俯视图。图1中详细示出了高压侧阱区112周边的平面结构（图10、图12也 相同）。
[0化4]如图1所示，半导体巧片上设置有：构成高压结终端结构部111的rT型扩散区域 1、构成高压侧阱区112的rT型扩散区域13及n型扩散区域14、W及省略图示的低压侧区 域。高压侧栅极驱动电路101、异常检测电路102、W及除电平上拉用电平移位电路104的 nchMOS阳T105W外的结构部（例如电平移位电阻106)可配置于n型扩散区域14。rT型扩 散区域13包围n型扩散区域14的周围。rT型扩散区域13和n型扩散区域14与高压侧阱 区112中的最高电位即VB电位相连接。
[0055] rT型扩散区域1是因后述的P+型GND区域11而与低压侧区域电气分离的高压区 域，W包围rT型扩散区域13的周围的方式进行配置。rT型扩散区域13和rT型扩散区域1 由型扩散区域（分离区域）12选择性地进行分离，该p-型扩散区域12例如具有形成为 大致C字状的环状的平面形状。高压侧阱区112 (rT型扩散区域13和n型扩散区域14)与 rT型扩散区域1在设置有分离区域12的部分彼此电气分离。通过利用分离区域12使高压 侧阱区112与rT型扩散区域1相分离，从而能够减少nchMOS阳T105关断时所产生的从n型 扩散区域14到rT型扩散区域1的漏电流。
[0056]rT型扩散区域1的因分离区域12而与高压侧阱区112相分离的部分设置有电平 上拉用电平移位电路104的nchM0SFET105和高压结终端结构部111。另一方面，在n-型 扩散区域1的与rT型扩散区域13相接的部分配置有电平下拉用电平移位电路107的 pchMOS阳T108。nchMOS阳T105和pchMOS阳T108优选配置为尽可能地远离配置于低压侧区 域的电路，W防止传输信号的干扰。
[0化7]图1中，仅图示示出电平上拉用电平移位电路104的一个nchMOS阳T105,另一个nchM0SFET105也同样地配置于rT型扩散区域1的因分离区域12而与高压侧阱区112相分 离的部分。此外，将nchM0SFET105和pchMOSFETlOS之间的一部分作为高压结终端结构部 Ill进行了图示，但rT型扩散区域1的除设置有nchMOS阳T105和pchMOS阳T108的部分W外的部分是高压结终端结构部111。由此，nchM0SFET105和pchMOSFETlOS与高压结终端结 构部111形成为一体。
[005引在rT型扩散区域1的内部，在rT型扩散区域1的大致整个区域设置有第1、第化型 扩散区域2a、2b，构成双RESURF结构。具体而言，在n-型扩散区域1的配置有nchMOS阳T105 和高压结终端结构部111的部分，从nchM0SFET105到高压结终端结构部111的整个区域配 置有第Ip型扩散区域2a。在n-型扩散区域1的配置有pchMOSFETlOS的部分，W与第Ip 型扩散区域2a分离的方式配置有第化型扩散区域（第2半导体区域）2b。第Ip型扩散 区域2a与第化型扩散区域化隔开规定的间隔W分离地进行配置，两者因第Ip型扩散区 域2a与第化型扩散区域化之间的露出至基板表面的rT型扩散区域1而分离。第1、第 化型扩散区域2a、化优选设为扩散深度和杂质浓度等相同的条件。其理由是因为可W在 nchMOS阳T105、pchM0S阳T108及高压结终端结构部111中设置相同的双RESURF条件。
[0059] 第Ip型扩散区域2a与第化型扩散区域化之间的间隔W优选为例如3ymW上 lOymW下。其理由如下所述。pchMOS阳T108的P+型源极区域（第3半导体区域）25配置 于比第化型扩散区域化更靠基板中央部侧（高压侧阱区112侧），隔着rT型扩散区域1 与第化型扩散区域化相对。P+型源极区域25也可W配置在例如n-型扩散区域1与n-型 扩散区域13之间的接合面（大致C字状的分离区域12中断的部分）附近。pchMOSFETlOS 的P+型漏极区域（第4半导体区域）27配置于第化型扩散区域化内部的基板外周侧（低 压区域侧）。在导通状态时，pchMOSFETlOS的漏极电流从P+型源极区域25经由第化型扩 散区域化流向P+型漏极区域27。
[0060] 此时，在第Ip型扩散区域2a与第化型扩散区域化之间的间隔W小于3ym的情 况下，从P+型源极区域25经由第化型扩散区域化流向P+型漏极区域27的漏极电流有可 能会从第化型扩散区域化或P+漏极区域27经由rT型扩散区域1流到第Ip型扩散区域 2a，在第Ip型扩散区域2a的下方（基板背面侧）的基板背面侧的P型区域穿通，从而产生 漏电流。基板背面侧的P型区域是在P型半导体基板10的从基板表面起比rT型扩散区域 1要深的部分因未形成rT型扩散区域1而作为P型区域残留的部分。另一方面是因为，在 第Ip型扩散区域2a与第化型扩散区域化之间的间隔W超过10ym的情况下，n-型扩散 区域1的被第Ip型扩散区域2a与第化型扩散区域化所夹住的部分无法完全耗尽，因此， 难W确保规定的耐压。
[0061]rT型扩散区域13和n型扩散区域14(高压侧阱区112)、W及rT型扩散区域1(高 压区域）的周围被p-型扩散区域15和设置于P-型扩散区域15的内部的GND电位的P+型 扩散区域（P+型GND区域）11包围，与比高压侧阱区112电位低的低压侧区域（未图示） 电气分离。p-型扩散区域15与第Ip型扩散区域2a相接，不与第化型扩散区域化相接。 良P，p-型扩散区域15与第化型扩散区域化在P-型扩散区域15与第化型扩散区域化之 间被露出至基板表面的rT型扩散区域1分离。P^型扩散区域15的内部分别设置有多个 nchMOS阳T105的n+型源极区域5和P+型集电极区域6。
[006引 n+型源极区域5与P+型集电极区域6沿着第Ip型扩散区域2a与p-型扩散区域 15之间的接合面交替反复配置。在第Ip型扩散区域2a的与n+型源极区域5相对的部分、 与p-型扩散区域15之间，n-型扩散区域1露出至基板表面。目P，第Ip型扩散区域2a的与 n+型源极区域5和p+型集电极区域6相对的部分的平面图案形成为rT型扩散区域1与第Ip型扩散区域2a交替反复配置而成的图案。nchMOS阳T105的n+型漏极区域7配置于比 第Ip型扩散区域2a更靠基板中央部侧，隔着第Ip型扩散区域2a与n+型源极区域5和P+ 型集电极区域6相对。
[006引接着，对实施方式1所设及的HVIC的剖面结构进行说明。图2是表示图1的切割 线A-A'处的剖面结构的剖视图。图3是表示图1的切割线B-B'处的剖面结构的剖视图。 图4是表示图1的切割线C-C'处的剖面结构的剖视图。图5是表示图1的切割线D-D'处 的剖面结构的剖视图。图2中示出nchMOS阳T105的剖面结构。图3中示出pchMOS阳T108 的剖面结构。图4中示出高压结终端结构部111的剖面结构。图5中示出rT型扩散区域1 的被第Ip型扩散区域2a与第化型扩散区域化夹住的部分的剖面结构。
[0064] 在图2~图5的各切割线处的剖面中共通的是，在P型半导体基板10的表面的表 面层分别选择性地设置有rT型扩散区域1、构成高压侧阱区112的rT型扩散区域13及n型 扩散区域14。rT型扩散区域13配置于比n型扩散区域14更靠基板外周部侧。rT型扩散区 域1配置于比rT型扩散区域13(即高压侧阱区112)更靠基板外周部侧。rT型扩散区域1 的基板表面侧的表面层中，在基板外周部侧设置有p-型扩散区域15。P-型扩散区域15在 深度方向上贯穿rT型扩散区域1并到达基板背面侧的P型区域。并且，P^型扩散区域15 W比rT型扩散区域1要浅的深度在基板中央部侧延伸。iT型扩散区域15的基板中央部侧 的深度较浅的部分的内部选择性地设置有P+型GND区域11。
[0065] 首先，对电平上拉用电平移位电路104的nchMOS阳T105的剖面结构进行说明。如 图2所示，电平上拉用电平移位电路104的nchM0SFET105具有由第Ip型扩散区域2a、rT型 扩散区域1、W及P型半导体基板（半导体巧片）10构成的双RESURF结构。n-型扩散区域 1也兼用作rT型漂移区域。rT型扩散区域1与rT型扩散区域13之间，W从基板表面起比 rT型扩散区域1要深的深度设置有分离区域12。利用该分离区域12,使得rT型扩散区域1 与n-型扩散区域13相分离。如上述那样在nchMOS阳T105中使n-型扩散区域1与n-型扩 散区域13相分离的理由是因为；为了使电流流过电平上拉用电平移位电路104的电平移位 电阻106,从而需要将nchM0SFET105的漏极电位与高压侧阱区112的最高电位即VB电位相 分离。
[0066]rT型扩散区域1的基板表面侧的表面层中，在比P-型扩散区域15更靠基板中央 部侧的位置设置有P型基极区域（第9半导体区域）3。P型基极区域3与p-型扩散区域 15相接。P型基极区域3的内部设置有n+型源极区域（第10半导体区域）5和P+型集电 极区域（未图示）。P型基极区域3与n+型源极区域5之间设置有n型扩散区域4。此外， rT型扩散区域1的基板表面侧的表面层中，在比P型基极区域3更靠基板中央部侧的位置 设置有与P型基极区域3相分离的n+型漏极区域（第11半导体区域）7。第Ip型扩散区 域2aW浅于rT型扩散区域1的深度设置于rT型扩散区域1的基板表面侧的表面层。第Ip 型扩散区域2aW与P型基极区域3和n+型漏极区域7相分离的方式配置于P型基极区域 3与n+型漏极区域7之间。
[0067] 第Ip型扩散区域2a的表面上，n-型扩散区域1的被第Ip型扩散区域2a与n+型 漏极区域7夹住的部分的整个表面设置有LOCOS(娃局部氧化）膜31。LOCOS膜31也设置 于rT型扩散区域1的从比n+型漏极区域7更靠基板中央部侧的部分到高压侧阱区112侧 的基板表面。在P型基极区域3的被n型扩散区域4与rT型扩散区域1夹住的部分的表 面上经由例如由氧化膜（Si〇2)形成的栅极绝缘膜（第2栅极绝缘膜）8设置有例如由多晶 娃（poly-Si)形成的栅极电极（第2栅极电极）9。栅极电极9在覆盖第Ip型扩散区域2a 的LOCOS膜31上延伸。
[0068] 在设置于基板表面的层间绝缘膜32的内部，在深度方向上与第Ip型扩散区域2a 相对的位置设置有电阻体（电阻性场板）33,该电阻体33起到场板的作用。电阻性场板33 例如W包围高压侧阱区112的螺旋状的平面图案的方式进行配置。源极电极（第5电极）34 经由在深度方向上贯穿层间绝缘膜32的接触孔与n+型源极区域5、P+型集电极区域和P+ 型GND区域11相接。漏极电极（第6电极）35经由在深度方向上贯穿层间绝缘膜32的接 触孔与n+型漏极区域7相 接。
[0069] 接着，对电平下拉用电平移位电路107的pchMOSFETlOS的剖面结构进行说明。如 图3所示，电平下拉用电平移位电路107的pchMOS阳T108具有由第化型扩散区域化、rT型 扩散区域1、W及P型半导体基板10构成的双RESURF结构。由于源极电极36与高压侧阱 区112的最高电位即VB电位相连接，因此，在pchMOS阳T108中，构成为rT型扩散区域1与 rT型扩散区域13相接。目P，在rT型扩散区域1与rT型扩散区域13之间没有设置分离区域 12。rT型扩散区域1的基板表面侧的表面层中，在比iT型扩散区域15更靠基板外周部侧的 位置设置有P型扩散区域24。P型扩散区域24的内部选择性地设置有P+型源极区域25。
[0070] 第化型扩散区域化W浅于rT型扩散区域1的深度设置于rT型扩散区域1的基 板表面侧的表面层。第化型扩散区域化W与P型扩散区域24(P+型源极区域25)和iT型 扩散区域15分离的方式配置在P型扩散区域24与p-型扩散区域15之间。第化型扩散区 域化不只构成双RESURF结构，还兼用作P型漂移区域。在第化型扩散区域化的内部，在 口^型扩散区域15侧设置有P+型漏极区域27。P+型漏极区域27通过〇-型扩散区域1而与 p-型扩散区域15相分离。使P+型漏极区域27与P-型扩散区域15相分离的理由是因为： 为了使电流流过电平下拉用电平移位电路107的电平移位电阻109,需要使pchMOSFETlOS 的漏极电位与接地电位相分离。
[0071] 在第化型扩散区域化的表面上，除了P+型漏极区域27露出的部分之外，表面上 设置有LOCOS膜31。LOCOS膜31也设置于从P+型源极区域25到n型扩散区域14侧的基 板表面。在n-型扩散区域1的被P+型源极区域25与第化型扩散区域化夹住的部分的表 面上经由例如由氧化膜（Si化）形成的栅极绝缘膜（第1栅极绝缘膜）28设置有例如由多晶 娃（poly-Si)形成的栅极电极（第1栅极电极）29。栅极电极29在覆盖第化型扩散区域 化的LOCOS膜31上延伸。在设置于基板表面的层间绝缘膜32的内部，在深度方向上与第 化型扩散区域化相对的位置设置有电阻性场板33。源极电极（第1电极）36经由在深度 方向上贯穿层间绝缘膜32的接触孔与P+型源极区域25相接。漏极电极（第2电极）37经 由在深度方向上贯穿层间绝缘膜32的接触孔与P+型漏极区域27相接。GND电极38与P+ 型GND区域11相接。
[0072] 接着，对高压结终端结构部111的剖面结构进行说明。如图4所示，高压结终端结 构部111与nchMOS阳T105相同地具有由第Ip型扩散区域2a、n-型扩散区域1、W及P型 半导体基板（半导体巧片）10构成的双RESURF结构。在n-型扩散区域1与n-型扩散区域 13之间设置有分离区域12,利用分离区域12使rT型扩散区域1与rT型扩散区域13相分 离。如上述那样在高压结终端结构部111中使rT型扩散区域1与rT型扩散区域13分离的 理由如下。如上所述rT型扩散区域1的构成高压结终端结构部111的部分与rT型扩散区 域1的构成nchM0SFET105的rT型漂移区域的部分相连。因此，在高压结终端结构部111中 rT型扩散区域1与rT型扩散区域13相接时，产生经由rT型扩散区域1从VB电极39流向 nchMOS阳T105的漏极电极35的漏电流。第Ip型扩散区域2a与p-型扩散区域15相接。
[0073] 接着，对n-型扩散区域1的被第Ip型扩散区域2a与第化型扩散区域化夹住的 部分的剖面结构进行说明。如图5所示，rT型扩散区域1的被第Ip型扩散区域2a与第化 型扩散区域化夹住的部分构成为由n-型扩散区域1与P型半导体基板10形成的RESURF 结构。在rT型扩散区域1的被第Ip型扩散区域2a与第化型扩散区域化夹住的部分中， 在rT型扩散区域1与rT型扩散区域13之间没有设置分离区域12,rT型扩散区域1与rT型 扩散区域13相接。并且，在rT型扩散区域1的被第Ip型扩散区域2a与第化型扩散区域 化夹住的部分中，n-型扩散区域1的表面被LOCOS膜31覆盖。
[0074] 实施方式1所设及的HVIC的各部分尺寸和杂质浓度例如设为下述值。覆盖第化 型扩散区域化的LOCOS膜31的从pchMOS阳T108的P+型源极区域25到P+型漏极区域27 的方向的长度（宽度）L例如约为100ymW上200ymW下。P型半导体基板10的电阻率 例如约为lOOQcmW上400QcmW下。构成nchMOS阳T105、pchM0S阳T108、W及高压结终端 结构部111的rT型扩散区域1的每单位面积的杂质浓度（W下简称为rT型扩散区域1的 杂质浓度）Nd设为不取决于器件的相等的值，并且是能够确保足够的耐压、且能够确保足够 的pchMOSFETlOS的电流容量的值。此外，构成nchM0SFET105与高压结终端结构部111的第 Ip型扩散区域2a、W及构成pchMOSFETlOS的第化型扩散区域化的每单位面积的杂质浓 度（W下，简称为第1、第化型扩散区域2a、2b的杂质浓度）N。也设为不取决于器件的相等 的值，并且是能够确保足够的耐压、且能够确保足够的pchMOSFETlOS的电流容量的值。具 体而言，rT型扩散区域1的杂质浓度Nd优选设为例如约1. 3X10iVcm2W上2. 8X10iVcm2 W下。第1、第化型扩散区域2a、2b(W下将第Ip型扩散区域2a与第化型扩散区域化总 称为P型扩散区域。的杂质浓度化优选设为例如约1. 1Xl〇i2/cm2W上1. 4X10iVcm2W 下。
[007引上述rT型扩散区域1的杂质浓度Nd及P型扩散区域2的杂质浓度Na的上限值基 于Wn-型扩散区域1与P型扩散区域2完全耗尽为设计目的时的双RESURF结构的设计条 件（双RESURF条件）来决定。如上所述，双RESURF条件是下述四个条件。第1个条件是 将rT型扩散区域1的杂质浓度Nd设为大于P型扩散区域2的每单位面积的杂质浓度（W下 简称为P型扩散区域2的杂质浓度）N。，且约为P型扩散区域2的杂质浓度N。的2倍（Nd〉N。 且Nd> 2XN。)。第2个条件是将P型扩散区域2的杂质浓度N。设为1.4Xl0i2/cm2W下 饥兰1.4Xl0iVcm2)。第3个条件是将n-型扩散区域1的杂质浓度Nd设为2.8Xl0iVcm2 W下（Nd兰2. 8X10iVcm2)。第4个条件是将n-型扩散区域1的杂质浓度Nd与P型扩散区 域2的杂质浓度N。之间的差分设为1. 4X10iVcm2W下（Nd-N。兰1. 4X10iVcm2)。
[0076] 另一方面，上述rT型扩散区域1的杂质浓度Nd的下限值是基于P型扩散区域2与 P型半导体基板10之间所需的深度方向（纵向）的耐压（W下称为纵向耐压）来决定的。 下面，对rT型扩散区域1的杂质浓度Nd的下限值的计算方法进行详细说明。图6是表示现 有HVIC的pchMOS阳T中产生漏电流的状态的剖视图。图7是表示图6的HVIC的电压-电 流特性的特性图。图8是表示图6的HVIC的因pchMOSFET的漂移区域（第化型扩散区域 2b)的夹断而发生输出特性异常的状态的特性图。
[0077] 如图6所示，在pchMOSFETlOS中，当电压施加到源极?漏极之间时，n-型扩散区域 1与第化型扩散区域化之间的pn结中产生从P型半导体基板10向第化扩散区域化的 方向的电场41a(y轴负方向（向上）的箭头）。在rT型扩散区域1的杂质浓度Nd较低的情 况下，rT型扩散区域1与第化型扩散区域化之间的pn结中的至少一部分产生从第化型 扩散区域化向P型半导体基板10的方向的电场4化(y轴正方形（向下）的箭头）。
[007引由于该从第化型扩散区域化向P型半导体基板10的方向的电场4化的不良影 响，从P+型源极区域25经由第化型扩散区域化向P+型漏极区域27流动的源极?漏极电 流42向rT型扩散区域1和P型半导体基板10泄漏。目P，产生从第化扩散区域化流向P 型半导体基板10的漏电流（穿通）43。其结果如图7所示，在pchMOSFETlOS的导通时，流 过P+型漏极区域27的电流（空穴载流子）Id小于流过P+型源极区域25的电流I,，流过P 型半导体基板10的电流Isub增大了流过P+型漏极区域27的电流Id减小的部分。此时，电 流Isub等于电流Id的减小部分的电流量。
[0079] 此外，在rT型扩散区域1的杂质浓度Nd较低的情况下，如图8所示，在 pchMOSFETlOS导通时，作为漂移区域进行动作的第化型扩散区域化夹断，从而处于即使增 大源极?漏极间电压源极?漏极电流也不增加的状态。图8中分别示出了在从0V 至IJ15VWIV的步长（IVstep)对pchMOS阳T108施加栅极电压Vg时，每个栅极电压Vg下源 极?漏极间电压Vds与源极?漏极电流Ids之间的关系。
[0080] 因此，在rT型扩散区域1的杂质浓度Nd较低时，无法确保足够的导通耐压和电流 容量。如上所述产生漏电流43时的源极?漏极间电压Vds作为基板深度方向上所允许的电 压的最大值（即纵向耐压）BVpt可近似地由下式（1)来表示。下述式（1)通过使用泊松方 程式导出源极?漏极间电压Vds而得到，该源极?漏极间电压V<1,是在rT型扩散区域1与第 化型扩散区域化之间的pn结中产生从第化型扩散区域化向P型半导体基板10的电场 4化时的源极?漏极间电压。
[0081][数学式1]
[00間 q为元电荷（elementaryelectriccharge)。en是真空的介电常数。ed是娃 (Si)的介电常数。n,ub是P型半导体基板10的每单位体积的杂质浓度（W下，简称为P型 半导体基板10的杂质浓度）。此外，Xe。。,是在将从P+型漏极区域27到P+型源极区域25的 方向设为X轴的正方向、从P型半导体基板10的表面朝向背面的深度方向设为y轴的正方 向时，n-型扩散区域1与第化型扩散区域化之间的pn结处y轴方向的电场4化成为最大 时的X坐标（参照图6)，可近似地由下述式（2)来表示。在下述式（2)中，将P+型漏极区 域27的P+型源极区域25侧的端部设为X轴的原点（X= 0)，将P型扩散区域2与LOCOS 膜31之间的边界面设为y轴的原点（y= 0)。
[0083][数学式2]
[0084] g咕mJ是而m。前函数，由下述式做来表示。在下述式（3)中，t'由下述式（4) 来表示。tt。。是P型扩散区域2的扩散深度。ttub是n^型扩散区域1的扩散深度，t"是P型扩散区域2与电阻性场板33之间所夹的氧化膜的厚度（LOCOS膜31的厚度、层间绝缘膜 32的被LOCOS膜31与电阻性场板33所夹部分的厚度的总和）。e"是氧化膜（LOCOS膜 31和层间绝缘膜32)的介电常数。L是LOCOS膜31的长度。g〇(EmJ是将P+型漏极区域 27的P+型源极区域25侧的端部的位置设为0、将P+型源极区域25的P+型漏极区域27侧 的端部位置设为1、近似地W0~1的无量纲数来表示XEm"的坐标的函数。
[00化][数学式引
[0087]根据上述式（1)，为了确保第化型扩散区域化与P型半导体基板10之间的纵向 耐压BVpt而所需的rT型扩散区域1的杂质浓度Nd由下述式（5)来表示。
[00能][数学式引
[0089] 在例如为具有1200V耐压等级的HVIC的情况下，各部分的尺寸和杂质浓度通常设 定为下述值。第化型扩散区域化的扩散深度tt。。为2ymW下。rT型扩散区域1的扩散 深度ttub为12ymW下。第化型扩散区域化与电阻性场板33之间所夹的氧化膜的厚度 为0.6ymW下。LOCOS膜31的长度L为200ymW下。P型半导体基板10的电阻率例 如为200QcmW上400QcmW下。因此，根据上述式巧），为了确保1200VW上的导通耐压， rT型扩散区域1的杂质浓度Nd为1. 3X10i2/cm2W上1. 8X10i2/cm2W下。rT型扩散区域1 的杂质浓度Nd具有上述范围的宽度的理由是因为rT型扩散区域1的杂质浓度Nd很大程度 上取决于P型半导体基板10的每单位体积的杂质浓度n,ub。
[0090] 此外，在例如为具有600V耐压等级的HVIC的情况下，各部分的尺寸和杂质浓度通 常设定为下述值。第化型扩散区域化的扩散深度tt。。为2ymW下。rT型扩散区域1的 扩散深度ttub为10ymW下。第化型扩散区域化与电阻性场板33之间所夹的氧化膜的 厚度为0.6ymW下。LOCOS膜31的长度L为100ymW下。P型半导体基板10的电阻 率例如为100QcmW上150QcmW下。因此，根据上述式巧），为了确保600VW上的导通耐 压，n-型扩散区域1的杂质浓度Nd为1. 3X10i2/cm2W上1. 6X10i2/cm2W下。
[0091] 根据上述结果可知，通过将rT型扩散区域1的杂质浓度Nd设为1. 3X10i2/cm2W 上，从而能够确保pchMOS阳T108的导通耐压在600VW上。此外，如上所述，根据双RESURF 条件，rT型扩散区域1的杂质浓度Nd的上限值为2. 8X10iVcm2,因此，rT型扩散区域1的杂 质浓度Nd优选为 1. 3X10i2/cm2W上 2. 8X10i2/cm2W下。
[009引接着，对第1、第化型扩散区域2a、化的杂质浓度N。的下限值的计算方法进行详 细说明。第1、第化型扩散区域2a、2b的杂质浓度N。的下限值是基于为正常进行信号传 输而所需的pchMOSFETlOS的电流容量来决定的。首先，对为正常进行信号传输而所需的 pchMOSFETlOS的电流容量进行说明。一般而言，要求HVIC至少不会因50kV/ysW下的dV/dt浪涌（因施加浪涌电压而引起的源极?漏极间电压Vds的变化率）而发生误动作。因此， 需要设定pchMOSFETlOS的电流容量Imi。，W使得即使在发生50kV/ySW下的dVMt浪涌 的情况下，使用pchMOSFETlOS构成的电平下拉用电平移位电路107也能正常地进行信号传 输。
[009引在约0VW上1200VW下的耐压等级下，pchMOS阳T108的每沟道宽度lOOym的pchMOS阳T108的漏极?源极间的寄生电容Cp平均为0.IpF等级。因此，在发生50kV/yS W下的dV/化浪涌的情况下，在pchMOS阳T108的漏极?源极间流过5mA左右（=CpXdV/ dt)的位移电流。为了使电平下拉用电平移位电路107不会因该位移电流而发生误动作， 需要将每沟道宽度100ym的pchMOS阳T108的电流容量Imi。设为5mAW上。为了得到该 pchMOSFETlOS所需的电流容量Imi。，对构成pchMOSFETlOS的漂移区域的第化型扩散区域 化的杂质浓度N。进行设定。
[0094] 具体而言，按下述方式计算出第化型扩散区域化的杂质浓度N。。pchMOS阳T108 的导通电阻取决于漂移电阻、即构成漂移区域的第化型扩散区域化的杂质浓度N。。第化 型扩散区域化在源极?漏极间电压较低的情况下起到通常的扩散电阻的作用。 然而， 随着源极?漏极间电压￥。5的增加，耗尽层从n^型扩散区域1与第化型扩散区域化之间 的pn结开始延伸，因此，第化型扩散区域化的电阻增大。于是，在第化型扩散区域化完 全耗尽时，pchMOSFETlOS处于与结型场效应晶体管相同的夹断状态，从而源极?漏极电流 IJ：包和。目P，在第化型扩散区域化的杂质浓度N。较低时，在沟道夹断前构成漂移区域的 第化型扩散区域化夹断，因此，无法流过足够的源极?漏极电流
[0095] 因此，如图8所示，处于即使使源极?漏极间电压Vds增加，源极?漏极电流Ids也 不会增加的状态，pchMOSFETlOS的输出特性发生异常。为了得到pchMOSFETlOS所需的电流 容量Imi。，在施加使构成pchMOSFETlOS的漂移区域的第化型扩散区域化夹断的源极?漏 极间电压Vds、即夹断电压VpiMh时，至少需要流过与pchMOSFETlOS所需的电流容量Imi。相等 大小的源极?漏极电流pchMOS阳T108的漂移区域的夹断电压Vphth是第化型扩散区 域化完全耗尽时的源极?漏极间电压
[0096] 从n_型扩散区域1与第化型扩散区域化之间的pn结向第化型扩散区域化侧 延伸的耗尽层宽度tdp满足下述式化）。此外，在将第化型扩散区域化的结合深度设为tP 的情况下，从n-型扩散区域1与第化型扩散区域化之间的pn结向第化型扩散区域化侧 延伸的耗尽层tdp与第化型扩散区域化的结合深度tP相等（tdp=tP)。因此，通过对于源 极?漏极间电压Vi,求解下述式化），从而按下述式（7)所示那样求得pchMOSFETlOS的漂移 区域（第化型扩散区域2b)夹断的漏极?源极间电压（=夹断电压VphJ。n。是第化型 扩散区域化的每单位体积的杂质浓度。rid是rT型扩散区域1的每单位体积的杂质浓度。
[0097][数学式6]
[0099] 一般而言，相对于rT型扩散区域1的每单位体积的杂质浓度nd，第化型扩散区域 化的每单位体积的杂质浓度n。非常高（n,>>rid)。因此，在导出上述式（7)时，进行W下 近似；也+叫）Nn。。此外，夹断前的漂移区域的电阻值Rd可近似地用下述式做来表示。 Uh是空穴的移动度。
[0100] [数学式引
[0101] 夹断电压Vpheh下的源极?漏极电流Ids的最大值I(施加足够的栅极电压时的 源极?漏极电流1<1,的电流值）可通过使用上述式（7)和上述式巧），由下述式（9)来表示。 为了使下述式巧）中的源极?漏极电流Ids的最大值I大于PchMOSFETlOS所需的电流容 量Imi。，第化型扩散区域化的杂质浓度化必须满足下述式（10)。
[0102] [数学式9]
[0104] 因此，根据上述式（10)可知，在产生50kV/yS的dV/化浪涌时，为了确保 pchMOS阳T108所需的每沟道宽度100ym的电流容量Imh( = 5mA)，第化型扩散区域化的 杂质浓度N。必须如上述那样为1. 1X10iVcm2W上。此外，如上所述，由于根据双RESURF条 件，第化型扩散区域化的杂质浓度N。的上限值为1. 4X10iVcm2,因此，优选为第化型扩 散区域化的杂质浓度N。的最佳值为1. 1X10iVcm2W上1. 4X10iVcm2W下。第Ip型扩散 区域2a的杂质浓度N。的优选范围也与第化型扩散区域化的杂质浓度N。相同。
[010引另外，在计算第化型扩散区域化的杂质浓度N。的下限值时，上述式（10)中的各 参数使用600VW上~1200VW下的耐压等级的HVIC中的通常值。具体而言，将LOCOS膜 31的长度1设定为100^111^上200^111^下。空穴的移动度41^设为450畑12/^*3。11-型 扩散区域1的每单位体积的杂质浓度Nd设为1. 6X10"/cm3。rT型扩散区域1的每单位 体积的杂质浓度rid是在将rT型扩散区域1的杂质浓度（每单位面积的杂质浓度）Nd设为 1. 3Xl0i2/cm2、rT型扩散区域1的扩散深度ttub设为12ym时的rT型扩散区域1的每单位 体积的杂质浓度的深度方向上的平均值。
[0106] 接着，对实施方式1所设及的HVIC的动作进行说明。图9是表示实施方式1所 设及的HVIC的输出特性的特性图。构成上述实施方式1所设及的HVIC的nchMOS阳T105、 pchMOS阳T108、W及高压结终端结构部111各元件均形成为双RESURF结构。因此，在高压 侦爵区112(n型扩散区域14)的电位上升时，耗尽层从rT型扩散区域1与第1、第化型扩 散区域2a、化之间、W及n-型扩散区域1与P型半导体基板10之间的两个pn结起开始延 伸，n-型扩散区域1及第1、第化型扩散区域2a、化完全耗尽。由此，可确保例如600VW 上1200VW下程度的高耐压。
[0107] 此外，在pchMOS阳T108与高压结终端结构部111之间的基板表面，形成n-型扩散 区域1露出的单RESURF结构。该露出至基板表面的n-型扩散区域1被pchMOS阳T108的 第化型扩散区域化与高压结终端结构部111的第Ip型扩散区域2a夹住，在该rT型扩散 区域1与第1、第化型扩散区域2a、化之间分别形成有pn结。因此，在高压侧阱区112的 电位上升时，耗尽层从该些pn结起向rT型扩散区域1的被第Ip型扩散区域2a与第化型 扩散区域化夹住的部分（在pchMOSFETlOS与高压结终端结构部111之间露出至基板表面 的rT型扩散区域1)延伸。由于第Ip型扩散区域2a与第化型扩散区域化隔开上述规定 的间隔W进行配置，因此，n-型扩散区域1的被第Ip型扩散区域2a与第化型扩散区域化 夹住的部分也完全耗尽，从而确保了高耐压。
[010引此外，与pchMOS阳T108的漏极电极37电连接的第化型扩散区域2b、W及与高压 结终端结构部111的GND电极38电连接的第Ip型扩散区域2a通过rT型扩散区域1而分 离。因此，即使在pchMOS阳T108导通，漏极电极37的电位上升至大于接地佑ND)电位的情 况下，也不会发生漏电流。如上所述，通过将构成pchMOSFETlOS的漂移区域的第化型扩散 区域化的杂质浓度N。设定为1.lXl0i2/cm2W上1.4Xl0i2/cm2W下，如图9所示，能够使得 第化型扩散区域化中不发生夹断，从而得到足够的电流能力（每沟道宽度100ym为5mA W上），能够使pchMOSFETlOS进行正常的信号传输。
[0109] 如上所述，根据实施方式1，通过将设置于同一基板的nchMOS阳T、pchMOS阳T、W 及高压结终端结构部的各元件均设为双RESURF结构，并对构成双RESURF结构的n-型扩 散区域和P型扩散区域的杂质浓度进行最优化，从而能够确保HVIC的耐压和pchMOSFET 的电流容量均处于最佳状态。具体而言，通过将构成双RESURF结构的n-型扩散区域的杂 质浓度设为约1. 3Xl〇i2/cm2W上2. 8X10i2/cm2W下，能够防止pchMOS阳T夹断，从而能 够维持HVIC的耐压。此外，通过将构成双RESURF结构的P型扩散区域的杂质浓度设为约 1. 1Xl〇i2/cm2W上1. 4X10i2/cm2W下，能够在维持HVIC的耐压的同时，确保pchMOS阳T的 最佳电流容量。
[0110] (实施方式。 接着，对实施方式2所设及的HVIC的结构进行说明。图10是表示实施方式2所设及的HVIC的平面结构的俯视图。图10的切割线B-B'处的剖面结构与图3相同。图10的切割 线C-C'处的剖面结构与下述结构相同，即将图3的P型扩散区域24、P+型源极区域25、P+ 型漏极区域27W及第化型扩散区域化分别替换为P型扩散区域24a、p+型源极区域（第 9半导体区域）25a、p+型漏极区域（第10半导体区域）27aW及第Ip型扩散区域（第5半 导体区域）2a。图10的切割线D-D'处的剖面结构与图5相同。
[0111] 实施方式2所设及的HVIC与实施方式1所设及的HVIC的不同点在于，设置有具 备由第Ip型扩散区域2a、n-型扩散区域1、W及P型半导体基板10构成的双RESURF结构 的pchMOSFET(第2的第1导电型场效应晶体管）108a，来取代高压结终端结构部和电平 上拉用电平移位电路的nchMOSFET。目P，在高压区域（rT型扩散区域1)的大致整个面设置 有相同结构的pchMOS阳T108和pchMOS阳T108a。pchMOS阳T108a在巧片上的占有面积要 大于pchMOSFETlOS，W包围高压侧阱区112的方式配置为例如形成为大致C字状的环状。 pchMOS阳T108的第化型扩散区域化、W及pchMOS阳T108a的第Ip型扩散区域2a通过rT型 扩散区域1而分离。第Ip型扩散区域2a与第化型扩散区域化之间的间隔W与实施方式 1相同。
[0112] 由此，在实施方式2中，高压区域中构成为单RESURF结构的部分也与实施方式1 相同，仅是rT型扩散区域1中的被第Ip型扩散区域2a和第化型扩散区域化夹住的部 分。因此，与实施方式1相同，在第Ip型扩散区域2a与第化型扩散区域化之间露出至基 板表面的rT型扩散区域1因分别从第1、第化型扩散区域2a、化之间的pn结延伸的耗尽 层而完全耗尽。因此，即使在将n-型扩散区域1的杂质浓度设定为对于双RESURF结构最 佳的杂质浓度Nd的情况下，也能够确保足够的耐压。目P，通过与实施方式1同样地对rT型 扩散区域1和P型扩散区域2的杂质浓度Nd、N。进行最优化，能够同时确保HVIC的耐压和 pchMOS阳T108、108a的电流容量均处于最佳状态。
[0113] 实施方式2所设及的HVIC例如可作为搭载于仅具备电平下拉用电平移位电路107 的工业机械等的HVIC进行应用。在该情况下，相同结构的pchMOS阳T108和pchMOS阳T108a 构成互不相同的电平下拉用电平移位电路107,可将该些电平下拉用电平移位电路107用 作为置位信号用和复位信号用。
[0114] 如上所述，根据实施方式2,由于在高压区域没有设置nchMOSFET，能够避免对得 到HVIC的最佳耐压、W及得到pchMOSFET的最佳电流容量该两者进行权衡，从而能得到与 实施方式1相同的效果。根据实施方式2,即使在高压区域配置相同结构的多个元件，通过 将各元件分别配置于通过n-型扩散区域1而分离的各P型扩散区域来形成双RESURF结构， 从而能够获得与在高压区域配置不同结构的多个元件的情况相同的效果。
[0115](实施方式3) 接着，对实施方式3所设及的HVIC的结构进行说明。图11是表示实施方式3所设及 的HVIC的电路结构的电路图。图12是表示实施方式3所设及的HVIC的平面结构的俯视 图。图13是表示图12的切割线E-E'处的剖面结构的剖视图。图12的切割线E-E'处的 剖面结构中，pchMOSFETlOS的剖面结构与实施方式1(即图3)相同。图13的切割线A-A'、 切割线C-C'及切割线D-D'的剖面结构分别与图2、图4、图5相同。
[0116] 实施方式3所设及的HVIC与实施方式1所设及的HVIC的不同点在于，具备由 pchMOSFETlOS、电平移位电阻109及吨n双极晶体管130构成的电平下拉用电平移位电路 107。具体而言，如图11所示，吨n双极晶体管130的基极与pchMOSFETlOS的漏极相连接。 npn双极晶体管130的集电极与输入?控制电路103相连接，发射极接地。电平移位电阻 (电阻器）109的一端连接在靴带式二极管的阳极与VCC端子（提供电源电位VCC的电源 端子）之间，另一端与npn双极晶体管130的集电极相连接。目P，电平移位电阻109连接在 吨n双极晶体管130的集电极与VCC端子之间。
[0117] 此外，如图12所示，npn双极晶体管130配置于例如通过P+型GND区域11而与高 压侧阱区112和高压区域（rT型扩散区域1)电气分离的低压侧区域。该npn双极晶体管 130由n型扩散区域（集电极：第6半导体区域）131、P型扩散区域（基极：第7半导体区 域）132W及n+型扩散区域（发射极：第8半导体区域）133构成。吨n双极晶体管130设 置于P識扩散区域15的内部，隔着P+型GND区域11与构成电平下拉用电平移位电路107 的pchMOSFETlOS的第化型扩散区域化相对。实施方式3中，第Ip型扩散区域2a与第化 型扩散区域化之间的间隔W在例如5ymW下即可。pchMOS阳T108与高压结终端结构部 111之间的分离耐压例如为IV。
[011引吨n双极晶体管130的剖面结构如下。如图13所示，P識扩散区域15的基板表 面侧的表面层中，在比p+型GND区域11更靠基板外周部侧的位置选择性地设置有起到集 电极区域的作用的n型扩散区域131。在n型扩散区域131的内部选择性地设置有起到基 极区域作用的P型扩散区域132。在P型扩散区域132的内部选择性地设置有起到发射极 区域作用的n+型扩散区域133。在基板表面上比npn双极晶体管130更靠基板外周部侧的 位置经由绝缘膜设置有电平移位电阻109。在P型扩散区域132的内部W与n+型扩散区域 133分离的方式选择性地设置有P+型扩散区域134。pchMOSFETlOS的漏极电极37经由在 深度方向上贯穿层间绝缘膜32的接触孔与P+型扩散区域134相接，与P型扩散区域132电 连接。
[0119] 在n型扩散区域131的内部W与P型扩散区域132分离的方式选择性地设置有 n+型扩散区域135。集电极电极（第3电极）136经由在深度方向上贯穿层间绝缘膜32的 接触孔与n+型扩散区域135相接，与n型扩散区域131电连接。此外，集电极电极136经 由在深度方向上贯穿层间绝缘膜32的接触孔与电平移位电阻109相接。并且，集电极电极 136与输入?控制电路103相连接。VCC电极138与电平移位电阻109相接。并且，VCC电 极（电源电位电极）138与提供配置于低压侧区域的电路的电源电位VCC的电源139的正 极相连接。发射极电极（第4电极）137与n+型扩散区域133相接。并且，发射极电极137 与电源139的负极（接地电位）相连接。
[0120] 接着，对实施方式3所设及的HVIC的动作进行说明。pchMOSFETlOS的源极?漏 极电流Ids为吨n双极晶体管130的基极电流Ib(Ib=IJ。吨n双极晶体管130的集电极 电流I。流过电平移位电阻109。由此，在电平移位电阻109的两端产生下述大小的电化即 通过电平移位电阻109的电阻值R与集电极电流I。的乘积（=ItXR=Id,XhFEXR)来计 算得到。该里，h阳是吨n双极晶体管130的放大率。因此，通过设定pchMOS阳T108的源 极?漏极电流Ids、吨n双极晶体管130的放大率nFE、W及电平移位电阻109的电阻值R，W 使得电平移位电阻109的两端所产生的电位（=Id,XhFEXR)大于电源电位VCC，从而能 够使得n型扩散区域（集电极）131的电位根据pchMOSFETlOS的导通?截止而在电源电压 VCC与GND电位之间变化。虽然没有特别的限定 ，但例如可朗尋pchMOS阳T108的源极?漏 极电流Ids设为1mA，吨n双极晶体管130的放大率hFE设为50,电平移位电阻109的电阻 值R设为化Q。由此，通过使吨n双极晶体管130动作，能够将pchMOSFETlOS的源极电位 基准的信号向接地电位基准的信号进行下拉。
[0121] 此外，在实施方式3中，由于第Ip型扩散区域2a与第化型扩散区域化之间的间 隔W较窄，为SumW下，因此，rT型扩散区域1中不易发生电场集中。由此，能够确保HVIC 的耐压较高，从而能够同时确保HVIC的耐压和pchMOSFETlOS的电流容量均处于最佳状态。 并且，由于第Ip型扩散区域2a与第化型扩散区域化之间的间隔W设为5ymW下，因此 分离pchMOSFETlOS和高压结终端结构部111的部分（rT型扩散区域1的被第Ip型扩散区 域2a和第化型扩散区域化夹住的部分）的耐压例如低至IV左右，难W确保耐压在5VW 上，但在实施方式3中，基于下述理由，即使分离pchMOSFETlOS与高压结终端结构部111的 部分的耐压小于5V，也能够使pchMOS阳T108正常地进行信号传输。
[0122] 分离pchMOS阳T108和高压结终端结构部111的部分的耐压降低至例如IV左右是 指pchMOS阳T108的漏极电位Vd的最大值为IV。在现有技术中，由于pchMOS阳T108的漏极 与构成逆变器电路的M0SFET的栅极相连接，因此在该M0SFET的栅极阔值电压在IVW上的 情况下，在漏极电位Vd的最大值为IV的PchMOSFETlOS中无法进行信号传输。与此相对，在 实施方式3中，pchMOSFETlOS的漏极并不与M0SFET相连接，而是与吨n双极晶体管130的 基极相连接。只要将npn双极晶体管130的基极?发射极间电压设为由P型扩散区域132 与n+型扩散区域133之间的pn结形成的内建化uilt-in)电压（例如在娃的情况下为0.6V 左右）W上，吨n双极晶体管130就可进行动作。因此，即使pchMOS阳T108的漏极电位Vd 最大为IV，也能基于pchMOS阳T108进行信号传输。
[0123] 另外，也可W设置栅极阔值电压为0.6V左右的M0S阳T来取代吨n双极晶体管 130。在该情况下，pchMOS阳T108的漏极与M0S阳T的栅极相连接。M0S阳T的漏极与输入?控 制电路103相连接，源极接地。电平移位电阻109的一端与靴带式二极管的阳极相连接，另 一端与M0S阳T的漏极相连接。
[0124] 如上所说明的那样，根据实施方式3,能获得与实施方式1相同的效果。
[0125](实施方式4) 接着，对实施方式4所设及的HVIC的结构进行说明。图14是表示实施方式4所设及 的HVIC的结构的剖视图。图14中示出图1的切割线B-B'处的剖面结构，即电平下拉用电 平移位电路107的pchMOSFETlOS的剖面结构。实施方式4所设及的HVIC与实施方式1所 设及的HVIC的不同点在于，在P型半导体基板50上设置rT型外延层51，具备有第化型扩 散区域化、n-型外延层51、W及P型半导体基板50构成的双RESURF结构。
[0126] 具体而旨，如图14所不，在P型半导体基板50的表面上设置有n型外延层51。在 rT型外延层51的表面层W包围高压侧阱区112的n型扩散区域14的方式选择性地设置有 第化型扩散区域化。实施方式1中构成高压侧阱区112的rT型扩散区域（图1中由标号 13表示的区域）在实施方式4中由rT型外延层51构成。
[0127] 在高压侧阱区112中，在P型半导体基板50与rT型外延层51之间的边界面上设 置有n+型埋入层52。n型扩散区域14从rT型外延层51的表面起在深度方向上贯穿rT型 外延层51并到达n+型埋入层52。与GND电极38电连接的iT型扩散区域15从rT型外延 层51的表面起在深度方向上贯穿rT型外延层51并到达P型半导体基板50。
[0128] 也可W不设置n+型埋入层52。在该情况下，n型扩散区域14优选形成为到达P型 半导体基板50。此外，虽然省略了图示，但在高压结终端结构部111和电平上拉用电平移位 电路104的nchMOS阳T105中，与pchMOS阳T108相同，也具备由第Ip型扩散区域2a、n-型 外延层51、W及P型半导体基板50构成的双RESURF结构。
[0129] 如上述所说明的那样，根据实施方式4,在使用外延层构成双RESURF结构的情况 下，也能够获得与实施方式1相同的效果。
[0130] 上述本发明可进行各种变更，在上述各实施方式中，例如各部分的尺寸、表面浓度 等可根据所要求的规格来进行各种设定。此外，各实施方式中虽然将第1导电型设为P型， 第2导电型设为n型，但即使将第1导电型设为n型，将第2导电型设为P型，本发明也同 样成立。 工业上的实用性
[0131] 如上所述，本发明所设及的半导体装置对于逆变器等功率转换装置、各种工业用 机械等电源装置、汽车点火器等中所使用的高压集成电路装置是有用的。 标号说明
[0132] 1rT型扩散区域（高压区域） 2a第Ip型扩散区域 化第化型扩散区域 3 nchMOS阳T的P型基极区域 4 nchMOS阳T的n型扩散区域 5 nchMOS阳T的n+型源极区域 6 nchMOS阳T的P+型集电极区域 7 nchMOS阳T的n+型漏极区域 8 nchMOS阳T的栅极绝缘膜 9 nchMOSFET的栅极电极 10， 5化型半导体基板 11P+型GND区域 12分离区域扣型扩散区域） 13 rT型扩散区域 14 n型扩散区域 15 p-型扩散区域 24，24a pchMOS阳T的P型扩散区域25， 25a pchMOS阳T的P+型源极区域 27， 27a pchMOS阳T的P+型漏极区域 28pchMOS阳T的栅极绝缘膜 29pchMOSFET的栅极电极 31 LOCOS膜 32层间绝缘膜33电阻性场板 34 nchMOS阳T的源极电极 35 nchMOS阳T的漏极电极 36 pchMOSFET的源极电极 37 pchMOS阳T的漏极电极 38 GND电极 39 VB电极 51 rT型外延层 52 n+型埋入层 101高压侧栅极驱动电路 102异常检测电路 103输入?控制电路 104电平上拉用电平移位电路 105电平上拉用电平移位电路的nchMOS阳T 106电平上拉用电平移位电路的电平移位电阻 107电平下拉用电平移位电路 108， 108a电平下拉用电平移位电路的pchMOS阳T 109电平下拉用电平移位电路的电平移位电阻 110锁存电路 111高压结终端结构部 112高压侧阱区 120功率转换用桥式电路 121第1IGBT 124靴带式二极管 125自举电容器 130吨n双极晶体管 131 n型扩散区域（吨n双极晶体管的集电极） 132P型扩散区域（吨n双极晶体管的基极） 133 n+型扩散区域（吨n双极晶体管的发射极） 136集电极电极 137发射极电极138 VCC电极 139电源 VB高压侧阱区的最高电位 VCC电源电位 VS第1IGBT的发射极电位 W第Ip型扩散区域与第化型扩散区域之间的间隔
【主权项】
1. 一种半导体装置，其特征在于，包括：第1导电型的第1场效应晶体管；以及元件，所 述第1导电型的第1场效应晶体管具备： 第2导电型的第1半导体区域，该第2导电型的第1半导体区域设置在第1导电型的 半导体基板上，或者形成在所述第1导电型的半导体基板的表面层上； 第1导电型的第2半导体区域，该第1导电型的第2半导体区域选择性地设置于所述 第1半导体区域的表面层； 第1导电型的第3半导体区域，该第1导电型的第3半导体区域以与所述第2半导体 区域分离的方式选择性地设置于所述第1半导体区域的表面层； 第1栅极电极，该第1栅极电极隔着第1栅极绝缘膜设置在所述第1半导体区域的被 所述第2半导体区域与所述第3半导体区域夹住的部分的表面上； 第1导电型的第4半导体区域，该第1导电型的第4半导体区域选择性地设置于所述 第2半导体区域的内部； 第1电极，该第1电极与所述第3半导体区域相接；以及 第2电极，该第2电极与所述第4半导体区域相接； 所述元件具备以与所述第2半导体区域和所述第3半导体区域相分离的方式设置于所 述第1半导体区域的表面层的第1导电型的第5半导体区域，且通过所述第1半导体区域 的被所述第2半导体区域与所述第5半导体区域夹住的部分而与所述第1导电型的第1场 效应晶体管相分离， 所述第1半导体区域的被所述第2半导体区域与所述半导体基板夹住的部位的杂质浓 度为I. 3XIO1Vcm2以上 2. 8X10 1Vcm2以下， 所述第2半导体区域的杂质浓度为I.IXIO1Vcm2以上I. 4X10 1Vcm2以下。2. 如权利要求1所述的半导体装置，其特征在于， 所述半导体基板的电阻率为100Dcm以上400Dcm以下。3. -种半导体装置，其特征在于，包括：第1导电型的第1场效应晶体管；以及元件，所 述第1导电型的第1场效应晶体管具备： 第2导电型的第1半导体区域，该第2导电型的第1半导体区域设置在第1导电型的 半导体基板上，或者形成在所述第1导电型的半导体基板的表面层上； 第1导电型的第2半导体区域，该第1导电型的第2半导体区域选择性地设置于所述 第1半导体区域的表面层； 第1导电型的第3半导体区域，该第1导电型的第3半导体区域以与所述第2半导体 区域分离的方式选择性地设置于所述第1半导体区域的表面层； 第1栅极电极，该第1栅极电极隔着第1栅极绝缘膜设置在所述第1半导体区域的被 所述第2半导体区域与所述第3半导体区域夹住的部分的表面上； 第1导电型的第4半导体区域，该第1导电型的第4半导体区域选择性地设置于所述 第2半导体区域的内部； 第1电极，该第1电极与所述第3半导体区域相接；以及 第2电极，该第2电极与所述第4半导体区域相接； 所述元件具备以与所述第2半导体区域和所述第3半导体区域相分离的方式设置于所 述第1半导体区域的表面层的第1导电型的第5半导体区域，且通过所述第1半导体区域 的被所述第2半导体区域与所述第5半导体区域夹住的部分而与所述第1导电型的第1场 效应晶体管相分离， 对所述第1半导体区域的杂质浓度进行设定，以使得在所述第3半导体区域与所述第 4半导体区域之间施加有规定的耐压以下的电压时，不会在所述第1半导体区域与所述第2 半导体区域之间的pn结产生从所述第2半导体区域朝向所述半导体基板的方向的电场。4. 如权利要求3所述的半导体装置，其特征在于， 所述第1半导体区域的被所述第2半导体区域与所述半导体基板夹住的部位的杂质浓 度为I. 3XIO1Vcm2以上 2. 8X10 1Vcm2以下，5. 如权利要求3或4所述的半导体装置，其特征在于， 所述第2半导体区域的杂质浓度为I.IXIO1Vcm2以上I. 4X10 1Vcm2以下。6. 如权利要求1至5的任一项所述的半导体装置，其特征在于，包括：双极晶体管、电 源电位电极、以及电阻器，所述双极晶体管具备： 第2导电型的第6半导体区域，该第2导电型的第6半导体区域以与所述第2半导体 区域分离的方式选择性地设置于所述第1半导体区域的表面层； 第1导电型的第7半导体区域，该第1导电型的第7半导体区域选择性地设置于所述 第6半导体区域的内部，且与所述第2电极相连接； 第2导电型的第8半导体区域，该第2导电型的第8半导体区域选择性地设置于所述 第7半导体区域的内部，且具有所述半导体基板的电位； 第3电极，该第1电极与所述第6半导体区域相接；以及 第4电极，该第4电极与所述第8半导体区域相接， 所述电源电位电极具有高于所述半导体基板的电位的高电位， 所述电阻器电连接在所述第3电极与所述电源电位电极之间。7. 如权利要求6所述的半导体装置，其特征在于， 所述第2半导体区域与所述第5半导体区域之间的间隔在5ym以下。8. 如权利要求1至5的任一项所述的半导体装置，其特征在于， 所述元件是第2导电型场效应晶体管，该第2导电型场效应晶体管包括： 第1导电型的第9半导体区域，该第1导电型的第9半导体区域以与所述第5半导体 区域分离的方式选择性地设置于所述第1半导体区域的表面层； 第2导电型的第10半导体区域，该第2导电型的第10半导体区域选择性地设置于所 述第9半导体区域的内部； 第2栅极电极，该第2栅极电极第2栅极绝缘膜设置在所述第9半导体区域的被所述 第1半导体区域与所述第10半导体区域夹住的部分的表面上； 第2导电型的第11半导体区域，该第2导电型的第11半导体区域以与所述第5半导 体区域分离的方式选择性地设置于所述第1半导体区域的表面层，且隔着所述第5半导体 区域位于所述第9半导体区域的相反侧； 第5电极，该第5电极与所述第10半导体区域相接；以及 第6电极，该第6电极与所述第11半导体区域相接。9. 如权利要求1至5的任一项所述的半导体装置，其特征在于， 所述元件是第1导电型的第2场效应晶体管，该第1导电型的第2场效应晶体管包括： 第1导电型的第9半导体区域，该第1导电型的第9半导体区域以与所述第5半导体 区域分离的方式选择性地设置于所述第1半导体区域的表面层； 第2栅极电极，该第2栅极电极第2栅极绝缘膜设置在所述第1半导体区域的被所述 第5半导体区域与所述第9半导体区域夹住的部分的表面上； 第1导电型的第10半导体区域，该第1导电型的第10半导体区域选择性地设置于所 述第5半导体区域的内部； 第5电极，该第5电极与所述第9半导体区域相接；以及 第6电极，该第6电极与所述第10半导体区域相接。10. 如权利要求1至5、8、9的任一项所述的半导体装置，其特征在于， 所述第2半导体区域与所述第5半导体区域之间的间隔在3ym以上10ym以下。11. 如权利要求1至10的任一项所述的半导体装置，其特征在于， 所述第2半导体区域和所述第5半导体区域具有相同的杂质浓度。
【专利摘要】本发明提供一种能够同时确保HVIC的耐压和pchMOSFET的电流容量均处于最佳状态的半导体装置。n-型扩散区域包围高压侧阱区的周围，且与低压侧区域电气分离。n-型扩散区域中设置有彼此分离的第1、第2p型扩散区域。第1p型扩散区域构成电平上拉用电平移位电路的nchMOSFET、以及高压结终端结构部的双RESURF结构。第2p型扩散区域构成电平下拉用电平移位电路的pchMOSFET的双RESURF结构。n-型扩散区域的杂质浓度在1.3×1012/cm2以上2.8×1012/cm2以下。第1、第2p型扩散区域的杂质浓度在1.1×1012/cm2以上1.4×1012/cm2以下。
【IPC分类】H01L27/06, H01L29/06, H01L29/78
【公开号】CN104900699
【申请号】CN201510067481
【发明人】上西显宽
【申请人】富士电机株式会社
【公开日】2015年9月9日
【申请日】2015年2月9日
【公告号】EP2924723A2, EP2924723A3, US20150255454
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