半导体器件的制作方法
半导体器件的制作方法
【专利说明】半导体器件
[0001]相关申请交叉引用
[0002]将2014年3月3日提交的日本专利申请N0.2014-040989的公开内容(包括说明书，附图以及摘要)整体并入本文作为参考。
技术领域
[0003]本发明涉及一种半导体器件，其例如可适用于具有MISFET的半导体器件。
【背景技术】
[0004]MISFET各具有形成在半导体衬底的表面层部分中的之间具有间隔的源极区和漏极区，以及通过栅绝缘膜形成在源极区和漏极区之间的半导体衬底上的栅电极。
[0005]非专利文献I公开了涉及具有MOSFET的功率器件的技术。
[0006][非专利文献]
[0007][非专利文献I]
[0008]R.Roggero 等人，“BCD8sP:AnAdvanced0.16 μm Technology Platform withState of the Art Power Devices”(“BO)8sP:具有最新水平的功率器件的先进的0.16 μ m技术平台”)，第25届功率半导体以及IC国际学术讨论会会刊(ISPSD2013)，2013年，P.361-364
【发明内容】
[0009]即使具有MISFET的半导体器件，也希望其具有尽可能改良的性能；希望其具有降低的尺寸；或希望其同时具有改良的性能和降低的尺寸。
[0010]本文说明和附图将使另一问题和新颖的特征显而易见。
[0011]根据一个实施例的半导体器件具有形成在沟道形成区和漏极半导体区之间的半导体衬底的主表面中的L0C0S氧化膜以及STI绝缘膜，且对于这些L0C0S氧化膜和STI绝缘膜来说，L0C0S氧化膜位于沟道形成区侧，且STI绝缘膜位于漏极半导体区侧。
[0012]根据一个实施例，可提供具有改善性能的半导体器件。
[0013]或者，可提供具有降低尺寸的半导体器件。
[0014]或者，可提供同时具有改善性能和降低尺寸的半导体器件。
【附图说明】
[0015]图1是根据一个实施例的半导体器件的局部剖面图；
[0016]图2是根据一个实施例的半导体器件的局部剖面图；
[0017]图3是根据一个实施例的半导体器件的局部平面图；
[0018]图4是根据一个实施例的半导体器件的局部平面图；
[0019]图5是根据一个实施例半导体器件在其制造步骤过程中的局部剖面图；
[0020]图6是图5之后的制造步骤过程中的半导体器件的局部剖面图；
[0021]图7是图6之后的制造步骤过程中的半导体器件的局部剖面图；
[0022]图8是图7之后的制造步骤过程中的半导体器件的局部剖面图；
[0023]图9是图8之后的制造步骤过程中的半导体器件的局部剖面图；
[0024]图10是图9之后的制造步骤过程中的半导体器件的局部剖面图；
[0025]图11是图10之后的制造步骤过程中的半导体器件的局部剖面图；
[0026]图12是图11之后的制造步骤过程中的半导体器件的局部剖面图；
[0027]图13是图12之后的制造步骤过程中的半导体器件的局部剖面图；
[0028]图14是图13之后的制造步骤过程中的半导体器件的局部剖面图；
[0029]图15是图14之后的制造步骤过程中的半导体器件的局部剖面图；
[0030]图16是图15之后的制造步骤过程中的半导体器件的局部剖面图；
[0031]图17是图16之后的制造步骤过程中的半导体器件的局部剖面图；
[0032]图18是图17之后的制造步骤过程中的半导体器件的局部剖面图；
[0033]图19是图18之后的制造步骤过程中的半导体器件的局部剖面图；
[0034]图20是图19之后的制造步骤过程中的半导体器件的局部剖面图；
[0035]图21是图20之后的制造步骤过程中的半导体器件的局部剖面图；
[0036]图22是图21之后的制造步骤过程中的半导体器件的局部剖面图；
[0037]图23是图22之后的制造步骤过程中的半导体器件的局部剖面图；
[0038]图24是图23之后的制造步骤过程中的半导体器件的局部剖面图；
[0039]图25是图24之后的制造步骤过程中的半导体器件的局部剖面图；
[0040]图26是图25之后的制造步骤过程中的半导体器件的局部剖面图；
[0041]图27是图26之后的制造步骤过程中的半导体器件的局部剖面图；
[0042]图28是图27之后的制造步骤过程中的半导体器件的局部剖面图；
[0043]图29是根据第一研宄实例的半导体器件的局部剖面图；
[0044]图30是根据第一研宄实例的半导体器件的局部平面图；
[0045]图31是根据第二研宄实例的半导体器件的局部剖面图；
[0046]图32是根据第二研宄实例的半导体器件的局部平面图；
[0047]图33是示出STI绝缘膜的宽度以及导通状态电阻之间相关性的曲线图；
[0048]图34是示出STI绝缘膜的宽度以及导通状态击穿电压之间相关性的曲线图；
[0049]图35是根据一个实施例的半导体器件的局部剖面图；
[0050]图36是根据一个变型例的半导体器件的局部剖面图；以及
[0051]图37是根据该变型例的半导体器件的局部剖面图。
【具体实施方式】
[0052]在以下实施例中，出于便利，如果需要，则在分成多个部分或实施例之后进行说明。除非另外说明，否则这些部分或实施例并非是彼此无关的，而是它们中的一个可以是另一个的一部分或整体的变型例、细节、互补说明等。在以下实施例中，当涉及元件的数目(包括数目，数值，量，范围等)时，除非另外说明或从原理上看该数目显然限于特定数目，否则该数目不限于该特定数目，而是也可大于或小于该特定数目。此外，在以下实施例中，毋容质疑的是，除非另外说明或从原理上看显然是必要的，否则组成部件(包括部件步骤等)通常并非是必须的。类似地，在以下实施例中，当涉及组成部件的形状，位置关系等时，除非另外说明或从原理上看显然不是，否则也涵盖形状等基本上近似或类似于其的情况。这也适用于上述数目和范围。
[0053]以下将根据【附图说明】一个实施例。在用于说明实施例的所有附图中，将通过相同的附图标记标识具有相同功能的构件并省略其重复说明。在以下实施例中，除非必要，否则不再重复相同或相似部分的说明。
[0054]在将要用于以下实施例的附图中，即使剖面图有时也没有阴影，以便有助于对其进行理解，或者即使平面图也可具有阴影，以便有助于对其进行理解。
[0055](实施例)〈半导体的结构〉以下将参考【附图说明】本实施例的半导体器件。图1和2是本实施例的半导体器件的局部剖面图；以及图3和4是本实施例的半导体器件的局部平面图。沿图3和4的线A-A截取的剖面图基本上对应于图1且沿图3和4的线B-B截取的剖面图基本上对应于图2。
[0056]图3和4示出相同的平面区，但是图4除图3中所示的构件之外还包括栅电极GE。虽然图3和4是平面图，但是在图3中，LOCOS氧化膜2，STI绝缘膜3以及元件隔离区4以斜纹线被阴影化，而在图4中，LOCOS氧化膜2，STI绝缘膜3以及元件隔离区4以斜纹线被阴影化且栅电极GE以虚线而被阴影化。
[0057]本实施例的半导体器件是具有MISFET (金属绝缘体半导体场效应晶体管)的半导体器件，且这里，其为具有LDM0SFET (横向扩散金属氧化物半导体场效应晶体管)来作为所述MISFET的半导体器件。
[0058]本文采用的术语“M0SFET” (金属氧化物半导体场效应晶体管)或“LDM0SFET”不仅指采用氧化膜(氧化硅膜)作为栅绝缘膜的MISFET，而且也指采用除氧化膜(氧化硅膜)之外的绝缘膜作为栅绝缘膜的MISFET。LDM0SFET是MISFET元件中的一种。
[0059]以下将参考图1至4具体说明本实施例的半导体器件的结构。
[0060]如图1至4中所示，半导体衬底SUB在其主表面上具有作为MISFET的LDM0SFET。半导体衬底SUB例如具有:衬底本体SB，其为由掺杂有诸如硼(B)的P型杂质掺杂的P+型单晶硅制成的半导体衬底；以及，通过η型掩埋层(半导体层)NB形成在衬底本体SB的主表面上并由p—型单晶硅制成的外延层(半导体层，外延半导体层)ΕΡ。因此半导体衬底SUB是所谓的外延晶片。衬底本体SB以及外延层EP为相同导电类型(这里是P型)，但是衬底本体SB的杂质浓度(P型杂质浓度)高于外延层EP的杂质浓度(P型杂质浓度)且衬底本体SB的电阻率(比电阻)低于外延层EP的电阻率(比电阻)。
[0061]以下将其中保持ρ_型的外延层EP的区域称为“ρ _型外延层ΕΡ1”。外延层EP中具有ρ型阱PW，η+型半导体区SR，ρ +型半导体区PR，η ^型半导体区NF，η型半导体区NW，以及η+型半导体区DR，并且除这些区之外的区域对应于ρ _型外延层ΕΡ1。因此ρ _型外延层EPl具有与衬底本体SB相同的导电类型(这里为P型)，但是p—型外延层EPl的杂质浓度(P型杂质浓度)低于衬底SB的杂质浓度(ρ型杂质浓度)，且p—型外延层EPl的电阻率高于衬底本体SB的电阻率。
[0062]半导体衬底SUB在由元件隔离区4定义(换言之，由元件隔离区4围绕)的其有源极区中具有LDM0SFET。对于元件隔离区4来说，可采用STI结构或DTI结构(对应于将在下文说明的DTI结构5)。
[0063]更具体地，半导体衬底SUB的外延层EP中具有ρ型阱PW，用于源极的n+型半导体区SR，用于将电力提供给ρ型阱PW的ρ+型半导体区PR，用于漏极的η _型半导体区NF，η型半导体区NW，以及η+型半导体区DR，且外延层EP在其表面上具有经由作为栅绝缘膜的绝缘膜(栅绝缘膜)GI的栅电极GE。
[0064]P型阱(ρ型半导体区，ρ型本体层)PW以及ρ+型半导体区(P型电源极区)PR均为形成在半导体衬底SUB的外延层EP中的ρ型半导体区(ρ型杂质扩散区)。ρ+型半导体区PR的杂质浓度(P型杂质浓度)高于P型阱PW的杂质浓度(P型杂质浓度)，且ρ型阱PW的杂质浓度(P型杂质浓度)高于P—型外延层EPl的杂质浓度(ρ型杂质浓度)。
[0065]η+型半导体区(源极区)SR，η -型半导体区NF，η型半导体区NW以及η +型半导体区DR均为形成在半导体衬底SUB的外延层中的η型半导体区(η型杂质扩散区)。N型半导体区(η型漏极区，η型漂移区)NW的杂质浓度(η型杂质浓度)高于η_型半导体区(轻掺杂漏极区，η型偏移漏极区，η—型漂移区)NF的杂质浓度(η型杂质浓度)。η +型半导体区(重掺杂漏极区，η+型漏极区)DR的杂质浓度(η型杂质浓度)高于η型半导体区NW的杂质浓度(η型杂质浓度)。
[0066]在半导体衬底SUB的外延层EP中，ρ型阱PW中具有用于源极的η+型半导体区SR以及用于将电力提供给P型阱PW的ρ+型半导体区PR。换言之，在半导体衬底SUB的外延层EP中，ρ型阱PW中包围η+型半导体区SR以及ρ +型半导体区PR。η +型半导体区SR以及ρ+型半导体区PR各具有浅于ρ型阱PW的深度。η +型半导体区SR在其底面上毗邻于ρ型阱PW，且ρ+型半导体区PR在其底面上毗邻于ρ型阱PW。在ρ型阱PW中，η +型半导体区SR以及ρ+型半导体区PR有时彼此相邻(毗邻)且η +型半导体区SR以及ρ +型半导体区PR有时通过P型阱PW的一部分彼此分离。η+型半导体区SR以及ρ +型半导体区PR在其底面上分别毗邻于P型阱PW，但是在η+型半导体区SR以及ρ +型半导体区PR彼此相邻(毗邻)时，η+型半导体区SR以及ρ +型半导体区PR在彼此相对侧彼此相邻(毗邻)。
[0067]η+型半导体区SR是作为LDMOSFET的源极区的η型半导体区。提供ρ +型半导体区PR以便将来自形成在ρ+型半导体区PR上的插塞PG (即电源插塞PGK)的所需电位通过P+型半导体区PR提供至P型阱PW。
[0068]η+型半导体区SR以及ρ+型半导体区PR提供有相同电位(电压)。设置在η +型半导体区SR上并电耦合至η+型半导体区SR的插塞PG (即，用于源极的插塞PGS)以及设置在ρ+型半导体区PR上并电耦合至ρ +型半导体区PR的插塞PG (即电源插塞PGK)因此电耦合至公共源极线M1S。因此，预定源电压从用于源极的布线MlS通过插塞PG (用于源极的插塞PGS)提供至η+型半导体区SR且同时，等于源电压的电压可从用于源极的布线MlS通过插塞PG (电源插塞PGK)提供至ρ+型半导体区PR。
[0069]P型阱PW在其底面和侧面毗邻于外延层EP的ρ—型部分(即，ρ -型外延层EPl)。η_型半导体区NF在其底面和侧面毗邻于外延层EP的ρ _型部分(即，ρ _型外延层EPl)。
[0070]P型阱PW和η-型半导体区NF都位于外延层EP中，但是它们通过外延层EP的ρ -型部分(即，P—型外延层EPl)彼此分离。换言之，P型阱PW和η _型半导体区NF在栅电极GE的栅极长度方向上彼此分离且当从栅极长度方向观察时，P型阱PW和η_型半导体区NF之间具有外延层EP的？_型部分(即，ρ _型外延层EPl)。用于源极的η +型半导体区SR以及用于漏极的η_型半导体区NF之间具有ρ型阱PW的一部分以及外延层EP的ρ _型部分(即，P—型外延层EPl)。
[0071]术语“栅极长度方向”是指栅电极GE的栅极长度方向。术语“栅极宽度方向”是指栅电极GE的栅极宽度方向。术语“沟道长度方向”具有与术语“栅极长度方向”相同的含义，而术语“沟道宽度方向”具有与术语“栅极宽度方向”相同的含义。
[0072]在半导体衬底SUB的外延层EP中，η型半导体区NW处于η_型半导体区NF中。换言之，在半导体衬底SUB的外延层EP中，η—型半导体区NF中包围η型半导体区NW。因此，η型半导体区NW具有浅于η_型半导体区NF的深度且η型半导体区NW在其底面和侧面毗邻于η_型半导体区NF。
[0073]在半导体衬底SUB的外延层EP中，η+型半导体区DR处于η型半导体区NW中。换言之，在半导体衬底SUB的外延层EP中，η型半导体区NW中包围η+型半导体区DR。因此，η+型半导体区DR具有浅于η型半导体区NW的深度。η +型半导体区DR在其底面毗邻于η型半导体区NW且η+型半导体区DR在其侧面毗邻于η型半导体区NW或STI绝缘膜3。
[0074]rT型半导体区NF，n型半导体区NW以及η +型半导体区DR均为用于漏极的η型半导体区。η型半导体区NW以及η+型半导体区DR中每一个都没有毗邻于沟道形成区，且在η_型半导体区NF，η型半导体区NW以及η +型半导体区DR中，具有最低的杂质浓度的η _型半导体区NF毗邻于沟道形成区。在半导体衬底SUB的外延层EP中，η+型半导体区DR以及沟道形成区之间具有η型半导体区NW以及η_型半导体区NF，它们具有低于η +型半导体区DR的杂质浓度。η+型半导体区 DR毗邻于η型半导体区NW但并没有毗邻于η _型半导体区NF,且η+型半导体区DR和η ^型半导体区NF之间具有η型半导体区NW。η型半导体区NW以及沟道形成区之间具有η_型半导体区NF，其具有低于η型半导体区NW的杂质浓度。沟道形成区和用于漏极的η+型半导体区DR之间的间隔(距离)大于沟道形成区和用于源极的η+型半导体区SR之间的间隔(距离)。
[0075]半导体衬底SUB在其主表面上(即外延层EP的表面上)具有经由作为栅绝缘膜的绝缘膜GI的LDMOSFET的栅电极GE。换言之，半导体衬底在其主表面上(即外延层EP的表面上)，在用于源极的n+型半导体区SR和用于漏极的η +型半导体区DR之间具有经由作为栅绝缘膜的绝缘膜GI的栅电极GE。
[0076]绝缘膜GI例如由氧化硅膜制成。栅电极GE例如由掺杂有杂质(例如η型杂质)的多晶硅膜(掺杂多晶硅膜)制成。栅电极GE由单层膜或叠层膜组成，且在栅电极GE由硅膜制成时，栅电极GE其上可具有金属硅化物层(对应于下文说明的金属硅化物层)。
[0077]栅电极GE经由绝缘膜GI处于p—型外延层EPl以及ρ型阱PW上。这意味着栅电极GE经由作为栅绝缘膜的绝缘膜GI而处于设置在ρ型阱PW和η_型半导体区NF之间的P—型外延层EPl的一部分上并位于ρ型阱PW上。因此栅电极GE的一部分经由绝缘膜GI而延伸在P型讲PW上。直接位于栅电极GE下方的P型讲PW和P.型外延层EPl的表面层的部分变成沟道形成区。栅电极GE和外延层EP之间具有绝缘膜GI，且栅电极GE和外延层EP之间的绝缘膜GI作为栅绝缘膜。
[0078]半导体衬底SUB在位于在栅电极GE下方的沟道形成区以及用于漏极的η+型半导体区DR之间的其主表面中具有LOCOS氧化膜2以及STI绝缘膜3。在LOCOS氧化膜2以及STI绝缘膜3中，LOCOS氧化膜2位于沟道形成区侧且STI绝缘膜3位于η+型半导体区DR侦U。栅电极GE的一部分处于LOCOS氧化膜2上是指栅电极GE的一部分被定位于LOCOS氧化膜2上。
[0079]更具体地，从平视图来看，LOCOS氧化膜2以及STI绝缘膜3围绕用于漏极的n+型半导体区DR。从平视图来看，沟道形成区以及用于漏极的n+型半导体区DR之间具有LOCOS氧化膜2以及STI绝缘膜3。LOCOS氧化膜2位于沟道形成区侧且STI绝缘膜3位于n+型半导体区DR侧。从平视图来看，LOCOS氧化膜2以及STI绝缘膜3彼此相邻。STI绝缘膜3位于靠近用于漏极的n+型半导体区DR侧且LOCOS氧化膜2位于靠近沟道形成区侧(靠近源极区侧)。从平视图来看，STI绝缘膜3围绕用于漏极的n+型半导体区DR且LOCOS氧化膜2相邻于STI绝缘膜3而围绕STI绝缘膜3。因此，从平视图来看，STI绝缘膜3和LOCOS氧化膜2并排围绕用于漏极的n+型半导体区DR，且STI绝缘膜3位于内侧(即靠近η +型半导体区DR侧)且LOCOS氧化膜2位于外侧(即位于沟道形成区侧，换言之，位于源极区侧)。
[0080]本文说明的LOCOS氧化膜(L0C0S隔离膜)2是通过LOCOS (硅的局部氧化)方法形成的氧化膜(氧化硅膜)。LOCOS方法是在半导体衬底的主表面上形成抗氧化膜(例如氮化硅膜)并热氧化半导体衬底以选择性(局部地)在没有被抗氧化膜覆盖的区域中的半导体衬底的主表面上形成热氧化膜(L0C0S氧化膜)的方法。因此，所形成的热氧化膜为LOCOS氧化膜(L0C0S隔离膜)。
[0081]STI绝缘膜(STI隔离膜)3是通过STI (浅沟槽隔离)方法形成的绝缘膜。STI方法是在半导体衬底的主表面中形成沟槽且随后以绝缘膜填充沟槽的方法。填充沟槽的绝缘膜是STI绝缘膜(STI隔离膜)。
[0082]因此，从平视图来看，沟道形成区以及用于漏极的η+型半导体区DR之间具有LOCOS氧化膜2以及STI绝缘膜3。LOCOS氧化膜2以及STI绝缘膜3下方具有杂质浓度低于η+型半导体区DR的杂质浓度的η -型半导体区NF以及η型半导体区NW。因此，沟道形成区和用于漏极的η+型半导体区DR之间具有杂质浓度低于η +型半导体区DR的杂质浓度的η_型半导体区NF以及η型半导体区丽。沟道形成区以及用于漏极的η +型半导体区DR之间具有η_型半导体区NF以及η型半导体区丽，且η型半导体区丽位于靠近η +型半导体区DR侦U，而η_型半导体区NF位于靠近沟道形成区侧。因此，在LOCOS氧化膜2以及STI绝缘膜3下方延伸的η_型半导体区NF以及η型半导体区NW作为沟道形成区以及用于漏极的η+型半导体区DR之间的导电路径。因此用于漏极的η +型半导体区DR通过LOCOS氧化膜2和STI绝缘膜3下方延伸的η型半导体区NW以及η_型半导体区NF耦合至沟道形成区。
[0083]根据本实施例的附图和说明，LOCOS氧化膜2和STI绝缘膜3彼此毗邻。在另一实施例中，LOCOS氧化膜2和STI绝缘膜3可彼此分离。
[0084]如上所述，栅电极GE经由绝缘膜GI处于半导体衬底SUB的外延层EP上，但是栅电极GE的一部分处于LOCOS氧化膜2上。这意味着栅电极GE作为一个整体，具有经由绝缘膜GI形成在外延层EP上的一部分以及位于LOCOS氧化膜2上的一部分。LOCOS氧化膜2上不需要具有绝缘膜GI，以使得位于LOCOS氧化膜2上的栅电极GE的一部分可毗邻于LOCOS氧化膜2。
[0085]半导体衬底SUB在其主表面上具有作为层间绝缘膜的绝缘膜(层间绝缘膜)IL3，以便以其覆盖栅电极GE。绝缘膜IL3例如由氧化硅膜制成。绝缘膜IL3具有平坦化的上表面。层叠的绝缘膜可用作绝缘膜IL3。例如，通过在氮化硅膜上方层叠氧化硅膜获得的膜可用作绝缘膜IL3，且在这种情况下，氧化硅膜优选形成得比氮化硅膜厚。术语“层叠的绝缘膜”是指由多个绝缘膜组成的层叠膜。
[0086]绝缘膜IL3中具有接触孔(开口部，通孔，过孔)CT且接触孔CT中例如具有例如主要由钨(W)膜组成的导电插塞(用于耦合的掩埋导体，接触插塞)PG。这意味着形成在绝缘膜IL3中的接触孔CT中具有导电插塞PG。插塞PG均为耦合插塞，换言之，接触插塞。填充形成在绝缘膜IL3中的接触孔CT的插塞PG分别位于栅电极GE上，用于漏极的n+型半导体区DR上，用于源极的η+型半导体区SR上以及供电ρ +型半导体区PR上。提供插塞PG，用于在布线Ml和提供在半导体衬底SUB中的各个半导体区(例如η+型半导体区DR，n +型半导体区SR以及ρ+型半导体区PR)或在布线Ml和提供在半导体衬底SUB上的导电构件(例如栅电极)之间的电耦合。
[0087]在插塞PG中，位于栅电极GE上并电耦合至这个栅电极GE的插塞PG将在下文被称为“栅极插塞PGG”。在插塞PG中，位于用于漏极的n+型半导体区DR并电耦合至这种用于漏极的η+型半导体区DR的插塞PG将在下文被称为“漏极插塞PGD”。在这些插塞中，位于用于源极的η+型半导体区SR并电耦合至这种η +型半导体区SR的插塞PG将在下文被称为“源极插塞PGS”。在插塞中，位于供电ρ+型半导体区PR上并电耦合至这种ρ +型半导体区PR的插塞将在下文被称为“电源插塞PGK”。在接触孔CT中，借助漏极插塞PGD填充的接触孔CT将在下文被称为“漏极接触孔CTD”。漏极接触孔CTD位于用于漏极的η+型半导体区上的绝缘膜IL3(层间绝缘膜)中，且漏极接触孔CTD中具有漏极插塞PGD。填充漏极接触孔CTD的漏极插塞P⑶电耦合至用于漏极的n+型半导体区DR。在接触孔CT中，源极插塞PGS填充的接触孔CT将在下文被称为“源极接触孔CTS”。源极接触孔CTS位于用于源极的η+型半导体区SR上的绝缘膜IL3 (层间绝缘膜)中且源极接触孔CTS中具有源极插塞PGS。源极接触孔CTS填充的源极插塞PGS电耦合至用于源极的η+型半导体区SR。
[0088]在图1和2中所示的半导体器件中，η+型半导体区DR，η+型半导体区SR，ρ +型半导体区PR以及栅电极GE上没有金属硅化物层，但是即使在图1和2中所示的半导体器件中，η+型半导体区DR，η +型半导体区SR，ρ +型半导体区PR以及栅电极GE上可具有如后续附图20中所示的金属硅化物层。
[0089]形成在用于漏极的η+型半导体区DR上的漏极插塞P⑶親合至η +型半导体区DR，且因此电耦合至这种η+型半导体区DR。当金属硅化物层(对应于将在下文说明的金属硅化物层SL)形成在用于漏极的η+型半导体区DR上时，漏极插塞P⑶毗邻于η +型半导体区DR上的金属硅化物层(对应于将在下文说明的金属硅化物层SL)且因此通过金属硅化物层电耦合至这种用于漏极的η+型半导体区DR。
[0090]形成在用于源极的η+型半导体区SR上的源极插塞PGS毗邻于η +型半导体区SR，且由此电耦合至这种η+型半导体区SR。当金属硅化物(对应于将在下文说明的金属硅化物层SL)形成在用于源极的η+型半导体区SR上时，源极插塞PGS毗邻于η +型半导体区SR上的金属硅化物层(对应于将在下文说明的金属硅化物层SL)，且因此通过金属硅化物层电耦合至这种用于源极的η+型半导体区SR。
[0091]形成在供电ρ+型半导体区PR上的电源插塞PGK毗邻于ρ +型半导体区PR且因此电耦合这种P+型半导体区PR。当金属硅化物层(对应于将在下文说明的金属硅化物层SL)形成在供电P+型半导体区PR上时，电源插塞PGK毗邻于ρ +型半导体区PR上的金属硅化物层(对应于将在下文说明的金属硅化物层SL)，且因此通过金属硅化物层电耦合至这种供电P+型半导体区PR。
[0092]形成在栅电极GE上的栅极插塞PGG毗邻于栅电极GE且因此电耦合至这种栅电极GE。当金属硅化物层(对应于将在下文说明的金属硅化物层SL)形成在栅电极GE上时，栅极插塞PGG毗邻于栅电极GE上的金属硅化物层(对应于将在下文说明的金属硅化物层SL)且因此通过金属硅化物层电耦合至这种栅电极GE。
[0093]填充插塞PG的绝缘膜IL3具有位于这种绝缘膜上的布线(第一层布线)M1。布线Ml各通过在以插塞PG填充的绝缘膜IL3上形成导电膜并随后图案化导电膜而形成。在这种情况下，布线Ml各由图案化导电膜制成。对于布线Ml来说，例如可适当采用铝布线。在另一实施例中，通过镶嵌方法形成的镶嵌布线(掩埋布线)可用作布线Ml。绝缘膜IL3以及布线Ml上具有另一层间绝缘膜以及布线，但是它们在本文并未示出也未说明。
[0094]在布线Ml中，通过插塞PG (更具体地，栅极插塞PGG)电耦合至栅电极GE的布线Ml以下将被称为“栅极布线M1G”。在布线Ml中，通过插塞PG (更具体地，漏极插塞PGD)电耦合用于漏极的η+型半导体区DR的布线Ml将在下文被称为“漏极布线M1D”。在布线Ml中，通过插塞PG(更具体地，源极插塞PGS)电耦合用于源极的η+型半导体区SR的布线Ml将在下文被称为“源极布线M1S”。栅极布线M1G，漏极布线MlD以及源极布线MlS彼此分离。这意味着:栅极布线MlG以及漏极布线MlD并未通过导体彼此耦合；且栅极布线MlG和源极布线MlS并未通过导体彼此耦合；且源极布线MlS以及漏极布线MlD并未通过导体彼此耦合。
[0095]所需漏电压(漏电位)可从漏极布线MlD通过漏极插塞P⑶提供至用于漏极的η+型半导体区DR。所需栅电极(栅电位)可从栅极布线MlG通过栅极插塞PG提供至栅电极GE。所需源电压(源电位)可从源极布线MlS通过源极插塞PGS提供至用于源极的n+型半导体区SR。
[0096]源极插塞PGS耦合至源极布线MlS且电源插塞PGK也耦合至源极布线M1S。这意味着用于源极的η+型半导体区SR以及供电ρ +型半导体区PR通过插塞PG电耦合至公共源极布线M1S。换言之，用于源极的η+型半导体区SR以及供电ρ +型半导体区PR通过源极插塞PGS、源极布线MlS以及电源插塞PGK彼此电耦合。因此，所需源电压从源极布线MlS通过源极插塞PGS提供至η+型半导体区SR且同时，等于源电压的电压从这种源极布线MlS通过电源插塞PGK提供至ρ+型半导体区PR(以及还提供至ρ型阱PW)。
[0097]以下，将说明当电流施加至LDMOSFET时的操作。将从漏极布线MlD通过漏极插塞PGD提供至用于漏极的n+型半导体区DR的漏电压高于将从源极布线MlS通过源极插塞PGS提供至用于源极的η+型半导体区SR的源电压。预定栅电压(高于阈值电压的电压)从栅极布线MlG通过栅极插塞PGG提供至栅电极GE以将LDMOSFET设定为导通状态。因此LDMOSFET的沟道形成区设定为导通状态(导电状态)，使得能在用于源极的n+型半导体区SR和用于漏极的n+型半导体区DR之间，通过直接位于栅电极GE下方的沟道、η _型半导体区NF以及η型半导体区NW形成区而施加电流。换言之，可通过源极插塞PGS、n+型半导体区SR、沟道形成区、η—型半导体区NF、n型半导体区NW、n +型半导体区DR以及漏极插塞P⑶，在源极布线MlS以及漏极布线MlD之间施加电流(源/漏电流)。
[0098]或者，也可以在半导体衬底SUB的主表面上通过形成多个LDMOSFET基元，即单元LDMOSFET元件且随后将这些单元LDMOSFET元件彼此并联，而形成功率MISFET。
[0099]具体来说，如图3和4中所示，通过在半导体衬底SUB的主表面的LDMOSFET形成区中形成多个单元LDM0SFET6a且随后将这些形成在LDMOSFET形成区中的单元LDM0SFET6a通过布线(任一布线Ml至M4)彼此并联而形成功率MISFET。本文所用的术语“LDMOSFET形成区”是指其中在半导体衬底SUB的主表面中具有构成功率MISFET的多个单元LDM0SFET6a的平面区，且LDMOSFET形成区从平视图来看由元件隔离区4围绕。
[0100]在LDMOSFET形成区中，在X方向上重复如图1至4中所示的单元基元结构(重复单元，单元区)6。单元基元6各具有两个单元基元LDMOSFET (LDMOSFET基元)6a。换言之，单元基元6是将要重复的单元，但是各个单元基元6都由具有相对X方向对称的结构、并且共有作为重掺杂漏极区的n+型半导体区DR的两个单元LDM0SFET6a组成。LDMOSFET是MISFET元件，因此单元LDM0SFET6a可被称为单元MISFET元件。
[0101]在LDMOSFET形成区中，在X方向上重复单元基元6的结构(布局)，通过这样来形成(设置)许多(复数个)单元LDM0SFET6a，且这些许多(复数个)单元LDM0SFET6a通过布线(Ml至M4)或插塞(PG至PG4)彼此并联。这意味着在LDMOSFET形成区中，单元LDM0SFET6a在X方向上重复排列且排列在LDMOSFET形成区中的这些复数个单元LDM0SFET6a通过布线(Ml至M4)或插塞(PG至PG4)彼此并联。
[0102]为了将形成在LDMOSFET形成区中的单元LDM0SFET6a彼此并联，LDMOSFET形成区中的单元LDM0SFET6a的栅电极GE通过栅极插塞PGG和栅极布线MlG或如果需要的话还通过另一布线(M2至M4)彼此电耦合。形成在LDMOSFET形成区中的单元LDM0SFET6a的源极(η+型半导体区SR)通过源极插塞PGS以及源极布线MlS或者如果需要的话的还通过另一布线(M2至Μ4)彼此电耦合。形成在LDMOSFET形 成区中的单元LDM0SFET6a的漏极(n+型半导体区DR)通过漏极插塞P⑶以及漏极布线MlD或者如果需要的话还通过另一布线(M2至M4)彼此电耦合。
[0103]在图3和4中，方向X是沿栅电极GE的栅长度方向的方向且因此为沿沟道长度方向的方向。另一方面，方向Y是与方向X交叉的方向，更具体地，为与方向X正交的方向。
[0104]在各个单元LDM0SFET6a中，栅电极GE在方向Y上延伸。在图4中，在X方向上彼此相邻且共用作为重掺杂漏极区的n+型半导体区DR的一对单元LDM0SFET6a中，在Y方向上延伸且在X方向上彼此相对的两个栅电极GE的端部(Y方向上的端部)通过在X方向上延伸的连结部(该连结部与栅电极GE —体形成)连结，但是它们并非必须彼此耦合。
[0105]在各个单元LDM0SFET6a的漏极侧，n+型半导体区DR(重掺杂漏极区)在Y方向上延伸。
[0106]图3和4示出在各个单元LDM0SFET6a的源极侧，在Y方向上交替设置n+型半导体区SR(源极区)以及ρ+型半导体区PR(电源极区)。在另一实施例中，在各个单元LDM0SFET6a的源极侧，在Y方向上分别延伸n+型半导体区SR(源极区)以及ρ +型半导体区PR(电源极区)。在这种情况下，在Y方向上延伸的η+型半导体区SR(源极区)设置在靠近沟道形成区侧(即靠近栅电极GE侧)。
[0107]<半导体器件的制造步骤>
[0108]以下将参考【附图说明】本实施例的半导体器件的制造步骤。图5至28是本实施例的半导体器件的制造步骤过程中的局部剖面图。图5至28基本上对应于沿C-C线截取的图3和4的剖面图。但是图27和28是示意性示出布线M2至M4以及开口部OPl和0P2，且布线M2至M4以及开口部OPl和0P2的实际布局(平面位置以及平面形状)可能不同于图27和28的布局。
[0109]首先，如图5中所示，提供(制备)半导体衬底SUB。
[0110]半导体衬底SUB具有:衬底本体SB，其为例如由掺杂有诸如硼⑶的ρ型杂质的ρ+型单晶硅制成的半导体衬底(半导体晶片)；以及通过η型掩埋层NB形成在衬底本体SB的主表面上的p—型外延层ΕΡ，且该半导体衬底SUB即为所谓的外延晶片。在半导体衬底SUB中，掩埋层NB位于衬底本体SUB和外延层EP之间。外延层EP为通过外延生长形成的半导体层。外延层EP的杂质浓度低于衬底本体SB的杂质浓度，且外延层EP的电阻率高于衬底本体SB的电阻率。外延层EP和掩埋层NB可被认为是半导体衬底SUB的一部分。
[0111]例如可如下提供半导体衬底SUB。具体来说，首先，提供作为由P+型单晶硅等制成的半导体衬底(半导体晶片)的衬底本体SB。随后，通过将诸如锑(Sb)的η型杂质通过离子注入引入衬底本体SB的表面层部分中且随后通过热处理扩散(热扩散)因此得到的杂质而在衬底本体SB的表面层部分中形成η型半导体层(将作为掩埋层NB的半导体层)。随后，由P—型单晶硅制成的外延层EP形成在衬底本体SB的主表面上，即通过外延生长形成在η型半导体层上。因此，可获得半导体衬底SUB，其具有经由η型半导体层制成的η型掩埋层NB而位于P+型衬底本体SB上的ρ —型外延层EP。
[0112]随后，通过LOCOS方法在半导体衬底SUB的主表面中，即外延层EP的主表面中形成LOCOS氧化膜(L0C0S隔离膜)2。
[0113]更具体地，LOCOS氧化膜2可例如如下形成(图6和7)。
[0114]具体来说，如图6中所示，在半导体衬底SUB的主表面上(即外延层EP的主表面上)形成将要用作抗热氧化膜的氮化硅膜SN之后，通过光刻和蚀刻从其中将要形成LOCOS氧化膜的区域移除氮化硅膜SN。因此，如图6中所示，其中将要形成LOCOS氧化膜的区域中不具有氮化硅膜SN且其中不形成LOCOS氧化膜的区域中具有氮化硅膜SN。随后，执行热氧化以氧化没有被氮化硅膜覆盖的区域(即其中将要形成LOCOS氧化膜的区域)中的半导体衬底SUB的表面(即外延层EP的表面)，以形成由氧化硅制成的LOCOS氧化膜2。在上述热氧化过程中，氮化硅膜SN作为抗热氧化膜。因此，没有形成热氧化膜且因此，LOCOS氧化膜2没有形成在由氮化硅膜SN覆盖的半导体衬底SUB的表面(即外延层EP的表面)的区域中。LOCOS氧化膜2选择性(局部地)形成在没有被氮化硅膜SN覆盖的半导体衬底SUB的表面(即外延层EP的表面)的区域中。随后，通过蚀刻等移除用作抗热氧化膜的氮化硅膜SN以获得如图7中所示的状态。
[0115]随后，如图8中所示，通过离子注入在半导体衬底SUB，更具体地，半导体衬底SUB的外延层EP中分别形成η型半导体区NW，rT型半导体区NF以及ρ型阱。
[0116]可通过离子注入将η型杂质引入半导体衬底SUB的外延层EP中而形成η型半导体区NW。可通过离子注入将η型杂质引入半导体衬底SUB的外延层EP中而形成η_型半导体区NF。可通过离子注入将ρ型杂质引入半导体衬底SUB的外延层EP中而形成ρ型阱PW。
[0117]η型半导体区NW和rT型半导体区NF具有相同导电类型，但是η型半导体区NW的杂质浓度(η型杂质浓度)高于η_型半导体区NF的杂质浓度(η型杂质浓度)。P型阱PW的杂质浓度(P型杂质浓度)高于P—型外延层EP的杂质浓度(ρ型杂质浓度)。
[0118]在η型半导体区NW、η—型半导体区NF以及ρ型阱PW的形成之后，η型半导体区NW被围入η_型半导体区NF中，且η型半导体区NW的底面和侧面相邻(日tt邻)于η _型半导体区NF。另一方面，ρ型阱PW与rT型半导体区NF隔离。
[0119]N型半导体区NW，η—型半导体区NF以及ρ型阱PW通过单独的离子注入形成。N型半导体区丽，n_型半导体区NF以及ρ型阱PW并非必须以上述顺序形成。
[0120]随后，通过STI方法在半导体衬底SUB的主表面中，即外延层EP的主表面中形成STI绝缘膜(STI隔离膜)3。
[0121]更具体地，STI绝缘膜3例如可如下形成(图9至14)。
[0122]如图9中所示，用于栅绝缘膜的绝缘膜GI形成在半导体衬底SUB的主表面上，即外延层EP的表面上。绝缘膜例如由氧化硅膜制成且可通过热氧化方法等形成。当绝缘膜GI通过热氧化方法形成时，绝缘膜GI形成在其中不具有LOCOS氧化膜2的区域中的(包括η型半导体区NW，η—型半导体区NF以及ρ型阱PW的)外延层EP的表面上。
[0123]随后，硅膜PSl形成(沉积)在半导体衬底SUB的主表面上，即绝缘膜GI以及LOCOS氧化膜2上。硅膜PSl由多晶的硅膜(多晶硅膜)制成且可通过CVD(化学气相沉积)等形成。也可通过形成作为硅膜PSI的非晶硅膜且随后执行热处理以将由非晶硅膜制成的硅膜PSl转换成由多晶硅膜制成的硅膜PSl而获得。对于硅膜PSl来说，也可采用通过用离子注入而在膜形成过程中引入杂质或在膜形成之后引入杂质而形成的低阻半导体膜(掺杂多晶硅膜)。
[0124]随后，绝缘膜ILl形成(沉积)在半导体衬底SUB的主表面上，即硅膜PSl上。绝缘膜ILl由氮化硅膜制成且可通过CVD等形成。
[0125]随后，通过光刻在绝缘膜ILl上形成光致抗蚀剂层(光致抗蚀剂图案)RP1。图9示出这个阶段。随后，如图10中所示，借助光致抗蚀剂层RPl作为蚀刻掩膜，蚀刻绝缘膜ILl，硅膜PSl，绝缘膜GI以及外延层EP以形成沟槽TRl。沟槽TRl贯穿绝缘膜ILl、硅膜PSl以及绝缘膜GI，且沟槽TRl的底部位于外延层EP的厚度的中间处。随后，移除光致抗蚀剂层RP1。图10示出这个阶段。
[0126]这里，说明了借助光致抗蚀剂层RPl作为蚀刻掩膜，通过蚀刻绝缘膜LI，硅膜PSl，绝缘膜GI以及外延层EP而形成沟槽TRl。作为另一实施例，也可通过借助光致抗蚀剂层RPl作为蚀刻掩膜而蚀刻绝缘膜ILl，移除光致抗蚀剂层RPl，且随后借助绝缘膜ILl作为蚀刻掩膜(硬掩膜)蚀刻硅膜PSl，绝缘膜GI以及外延层EP而形成沟槽TRl。
[0127]随后，如图11中所示，绝缘膜IL2形成(沉积)在半导体衬底SUB的主表面上，即绝缘膜ILl上，以便填充沟槽TRl。绝缘膜IL2例如由氧化硅膜制成并可通过CVD等形成。这种绝缘膜IL2是用于形成STI绝缘膜3的绝缘膜。
[0128]随后，如图12中所示，通过CMP (化学机械抛光)等移除沟槽TRl外部的绝缘膜IL2。
[0129]随后，如图13中所示，回蚀绝缘膜IL2以移除在平面方向上通过绝缘膜ILl和硅膜PSl的层叠膜夹着的绝缘膜IL2的一部分。例如可通过湿法蚀刻执行这种回蚀。这种回蚀优选在绝缘膜ILl和硅膜PSl比绝缘膜IL2更难蚀刻的条件下(蚀刻条件)执行。换言之，这种回蚀优选在绝缘膜ILl和硅膜PSl的相应的蚀刻速率小于绝缘膜IL2的蚀刻速率的条件下(蚀刻条件)执行。这使得能在这种回蚀步骤中选择性移除在平面方向上由绝缘膜ILl和硅膜PSl的层叠膜夹着的绝缘膜IL2的一部分，同时能抑制或避免绝缘膜ILl和硅膜PSl被蚀刻。在这种回蚀步骤中，掩埋在外延层EP中形成的沟槽TRl中的绝缘膜IL2的一部分被保留而不被移除。因此，在回蚀步骤完成之后，绝缘膜IL2的上表面的高于几乎等于LOCOS氧化膜2的上表面或绝缘膜GI的上表面的高度。
[0130]绝缘膜ILl和绝缘膜IL2分别由不同的绝缘材料制成。这使得能在绝缘膜IL2的回蚀步骤中使绝缘膜ILl的蚀刻速率以及绝缘膜IL2的蚀刻速率不同。此外，在绝缘膜IL2的回蚀步骤中，对于绝缘膜IL2的蚀刻选择性优选高于绝缘膜IL1。有鉴于此，优选采用氮化硅膜作为绝缘膜ILl且氧化硅膜作为绝缘膜IL2。
[0131]随后，如图14中所示，通过蚀刻等移除绝缘膜IL1。
[0132]以此方式，形成由掩埋进外延层EP的沟槽TRl中的绝缘膜IL2制成的STI绝缘膜
3。半导体衬底SUB的外延层EP中形成的沟槽TRl由绝缘膜IL2填充且外延层EP的沟槽TRl中掩埋的绝缘膜IL2作为STI绝缘膜3。STI绝缘膜3的上表面具有几乎等于LOCOS氧化膜2的上表面或绝缘膜GI的上表面的高度。
[0133]用于元件隔离的STI绝缘膜3a可与用于漏极隔离的STI绝缘膜3 —起形成。这意味着STI绝缘膜3a以及STI绝缘膜3在一个步骤中形成。类似于STI绝缘膜3，STI绝缘膜3a也可由形成在半导体衬底SUB中的沟槽TRl中掩埋的绝缘膜IL2制成。STI绝缘膜3a形成在其中将要形成元件隔离区4的区域中。将在下文说明的DTI结构5形成在形成有这种STI绝缘膜3a的位置处。
[0134]以下，如图15中所示，硅膜PS2形成(沉积)在半导体衬底SUB的主表面上，SP夕卜延层EP上，以便以此覆盖LOCOS氧化膜2，STI绝缘膜3和3a以及硅膜PSl。硅膜PS2由多晶硅膜制成且可通过CVD等形成。在膜形成时，在作为硅膜PS2的非晶硅膜形成之后，可执行热处理以将由非晶硅膜制成的硅膜PS2转换成由多晶硅膜制成的硅膜PS2。对于硅膜PS2来说，可采用通过用离子注入在膜形成时引入杂质或在膜形成之后引入杂质而获得的低阻半导体膜(掺杂多晶硅膜)。
[0135]随后，光致抗蚀剂层(光致抗蚀剂图案)RP2通过光刻形成在硅膜PS2上。光致抗蚀剂层RP2形成在将要形成栅电极GE的区域中。图15示出这个阶段。借助这种光致抗蚀剂层RP2作为蚀刻掩膜，随后通过蚀刻(优选干法蚀刻)图案化硅膜PS2以及硅膜PSl以形成如图16中所示的栅电极GE。栅电极GE由图案化的硅膜PSl和PS2制成。换言之，栅电极GE由硅膜PSl以及硅膜PSl上的硅膜PS2的层叠膜制成，且构成栅电极GE的硅膜PSl以及构成栅电极GE的硅膜PS2几乎具有相同平面形状。随后移除光致抗蚀剂层RP2。图16示出这个阶段。
[0136]栅电极GE经由绝缘膜GI形成在半导体衬底SUB上，即外延层EP上。除覆盖有栅电极GE之外的绝缘膜GI的一部分可通过在硅膜PSl和PS2的图案化步骤中执行的干法蚀刻或通过这种干法蚀刻之后通过湿法蚀刻去除。
[0137]栅电极GE经由绝缘膜GI形成在半导体衬底SUB的外延层EP上，但是栅电极GE的一部分处于LOCOS氧化膜2上。这意味着栅电极GE作为一个主体具有经由绝缘膜GI形成在外延层EP上的一部分以及位于LOCOS氧化膜2上的一部分。当形成绝缘膜GI时，绝缘膜GI并非必须形成在LOCOS氧化膜2上，且在这种情况下，位于LOCOS氧化膜2上的栅电极GE的一部分可毗邻于LOCOS氧化膜2。
[0138]随后，如图17中所示，n_型半导体区EXl通过离子注入形成在半导体衬底SUB中，更具体地，形成在半导体衬底SUB的外延层EP的ρ型阱PW中。n_型半导体区EXl例如可借助栅电极GE作为掩膜(离子注入防止掩膜)，通过经过离子注入将诸如砷(As)或磷(P)的η型杂质引入半导体衬底SUB的外延层EP中而形成。在这种离子注入过程中，栅电极GE作为掩膜(离子注入防止掩膜)，因此与栅电极GE的侧壁(源极侧的侧壁)自对准地形成η_型半导体区ΕΧ1。形成η _型半导体区EXl以便其包围在ρ型阱PW中。在用于形成η _型半导体区EXl的离子注入过程中，η—型半导体区EXl可通过将η型杂质注入将要形成η +型半导体区DR的外延层EP的区域中而形成。
[0139]随后，如图18中所示，由绝缘膜制成的侧壁间隔物(侧壁，侧壁绝缘膜)SW分别形成在栅电极GE的侧壁上。侧壁间隔物SW可被认为是侧壁绝缘膜。
[0140]更具体地，侧壁间隔物SW如下形成。首先，在半导体衬底SUB的整个主表面上形成(沉积)用于形成侧壁间隔物SW的绝缘膜以便以其覆盖栅电极GE。这种绝缘膜例如由氧化硅膜或氮化硅膜或其层叠膜制成且可通过CVD等形成。随后，通过各向异性蚀刻回蚀所得的绝缘膜。因此，这种绝缘膜(即用于形成侧壁间隔物SW的绝缘膜)保持对于作为侧壁间隔物SW的栅电极GE的侧壁的选择性。
[0141]随后，η+型半导体区SR，η +型半导体区DR以及ρ +型半导体区PR通过离子注入等形成在半导体衬底SUB中，更具体地，形成在半导体衬底SUB的外延层EP中。
[0142]η+型半导体区SR例如可通过将诸如砷(As)或磷(P)的η型杂质通过离子注入引入外延层EP的ρ型阱PW的上部而形成。在用于形成η+型半导体区SR的离子注入中，栅电极GE及其侧壁上的侧壁间隔物SW作为掩膜(离子注入防止掩膜)，以便η+型半导体区SR以与栅电极GE的侧壁上的侧壁间隔物SW自对准的方式形成。形成η+型半导体区SR以便包围进P型阱PW中。η+型半导体区SR具有高于η _型半导体区EXl的杂质浓度(η型杂质浓度)以及大于其的深度，但是其具有小于P型阱PW的深度。η+型半导体区SR可通过将诸如砷(As)或磷(P)的η型杂质通过离子注入引入外延层EP的η型半导体区NW的上部而形成。P+型半导体区PR可通过将诸如硼(B)的ρ型杂质通过离子注入引入外延层EP的P型阱PW的上部而形成。形成ρ+型半导体区PR以便包围进ρ型阱PW，但是ρ +型半导体区PR以及η+型半导体区SR从平视图来看分别形成在彼此不同的区域中。ρ +型半导体区PR以及η+型半导体区SR可彼此毗邻，但是它们也可以通过ρ型阱PW彼此分离。ρ +型半导体区PR具有高于P型 阱PW的杂质浓度(η型杂质浓度)以及大于其的深度。
[0143]图18示出穿过η+型半导体区SR但未穿过ρ +型半导体区PR的截面，因此图18没有示出ρ+型半导体区PR。如图2中的穿过ρ +型半导体区PR的截面示出ρ +型半导体区PR。
[0144]η+型半导体区SR以及η +型半导体区DR具有相同导电性，因此它们可通过相同的离子注入步骤形成，但是也可通过分别不同的离子注入步骤形成。ρ+型半导体区PR具有不同于η+型半导体区SR以及η+型半导体区DR的导电类型，因此其通过不同于用于形成η+型半导体区SR以及η+型半导体区DR的离子注入步骤形成。
[0145]通过用于形成η+型半导体区DR的离子注入，从平视图来看，η型杂质以高浓度注入与其中具有η_型半导体区ΕΧ2的区域相同的平面区域。当形成η +型半导体区DR时，其中具有η_型半导体区EX2的区域变成η +型半导体区DR的一部分。η +型半导体区DR的杂质浓度(η型杂质浓度)高于rT型半导体区ΕΧ2的杂质浓度(η型杂质浓度)。η +型半导体区DR的深度大于n_型半导体区EX2的深度。
[0146]n+型半导体区SR以及η _型半导体区EX2构成LDD结构的源极区。当形成η _型半导体区ΕΧ2时，η+型半导体区SR的形成允许具有杂质浓度低于η +型半导体区SR的η _型半导体区EXl插入于η+型半导体区SR和沟道形成区之间，且η _型半导体区EXl位于侧壁间隔物SW下方。
[0147]η_型半导体区EXl或η _型半导体区ΕΧ2的形成不总是必需的。因此，在图19之后，未示出η—型半导体区ΕΧ1。或者，η—型半导体区EXl可被认为是作为源极区的η +型半导体区SR的一部分。图1涵盖形成rT型半导体区EXl的情况，即用于源极的η +型半导体区SR包含η_型半导体区EXl。
[0148]随后，执行作为活化所引入(注入)杂质的热处理的活化退火。
[0149]随后，形成金属娃化物层SL。具体来说，可如下形成金属娃化物层SL。
[0150]首先，如图19中所示，金属膜ME形成(沉积)在包括了 η+型半导体区DR，n+型半导体区SR，ρ+型半导体区PR以及栅电极GE的上表面(表面)的半导体衬底SUB的整个主表面上，以便以其覆盖栅电极GE和侧壁间隔物SW。金属膜ME可以是单金属膜(纯金属膜)或合金膜，优选钴(Co)膜，镍(Ni)膜或镍铂合金膜。金属膜ME可通过溅射等形成。随后，对半导体衬底SUB进行热处理以致使引起在金属膜ME以及各个n+型半导体区DR，η +型半导体区SR，P+型半导体区PR以及栅电极GE的上层部(表面层部)之间的反应。因此，如图20中所示，金属硅化物层SL形成在各个η+型半导体区DR，η +型半导体区SR，ρ +型半导体区PR以及栅电极GE的上部(上表面，表面，上层部)上。金属硅化物层SL例如可以是硅化钴层(当金属膜ME是钴膜时)，硅化镍层(当金属膜ME是镍膜时)，或添加铂的硅化镍层(当金属膜ME是镍铂合金膜时)。添加铂的硅化镍层是添加铂的镍硅化物层，即含有铂的硅化镍层且其也可被称为“镍铂硅化物层”。随后，通过湿法蚀刻等移除金属膜ME的未反应部分。图20示出这个阶段。金属膜ME的未反应部分的移除之后可进行热处理。
[0151]因此，通过执行所谓的salicide(自对准娃化)工艺，金属娃化物层SL形成在n+型半导体区DR，n+型半导体区SR，ρ +型半导体区PR以及栅电极GE的上部上，由此可降低扩散电阻或接触电阻。通过采用自对准硅化物工艺，金属硅化物层SL可以自对准方式形成在各个η+型半导体区DR，n +型半导体区SR，ρ +型半导体区PR以及栅电极GE上。注意到可省略金属娃化物层SL的形成。
[0152]而且在图1和2中，如图20中所示，金属硅化物层SL可形成在η+型半导体区DR，η+型半导体区SR，ρ +型半导体区PR以及栅电极GE的上部上。
[0153]随后，如图21中所示，作为层间绝缘膜的绝缘膜IL3形成在半导体衬底SUB的主表面(整个主表面)上。绝缘膜IL3例如由氧化硅膜制成且可通过CVD等形成。对于绝缘膜IL3来说，可采用层叠绝缘膜。绝缘膜IL3可例如在绝缘膜IL3形成之后通过借助CMP对绝缘膜IL3的顶面进行抛光而具有改善的平坦性。
[0154]随后，如图22中所示，形成沟槽TR2。这种沟槽TR2形成从平视图来看与STI绝缘膜3a重叠的位置处。其贯穿绝缘膜IL3，STI绝缘膜3a，外延层EP以及掩埋层NB并到达衬底本体SB。这意味着沟槽TR2的底部位于衬底本体SB的厚度的中间位置。沟槽TR2例如可通过借助光刻在绝缘膜IL3上形成光致抗蚀剂层(未示出)，且随后借助这种光致抗蚀剂层作为蚀刻掩膜，蚀刻绝缘膜IL3、STI绝缘膜3a以及半导体衬底SUB而形成。随后，移除光致抗蚀剂层。
[0155]随后，如图23中所示，绝缘膜IL4形成在半导体衬底SUB的主表面，即绝缘膜IL3上以及也形成在沟槽TR2中。绝缘膜IL4由氧化硅膜制成。将绝缘膜IL4形成为以使得没有以绝缘膜IL4完全填充沟槽TR2，更具体地，将其形成在沟槽TR2中以便在填充沟槽TR2的绝缘膜IL4中形成空腔(凹陷，空隙，空间)KG。空腔KG是在绝缘膜IL4中不具有绝缘膜IL4的材料的空间(封闭空间)，且空腔KG由构成绝缘膜IL4的绝缘材料围绕。
[0156]随后，通过CMP抛光绝缘膜IL4以移除沟槽TR2外部的绝缘膜IL4并保留沟槽TR2中的绝缘膜IL4。通过沟槽TR2中的绝缘膜IL4以及空腔KG，形成了 DTI (深沟槽隔离)结构5。图23示出这个阶段。
[0157]在图23中，执行通过CMP的抛光直至暴露绝缘膜IL3，并且完全移除在沟槽TR2外部的绝缘膜IL4。在另一实施例中，可在暴露绝缘膜IL3之前结束绝缘膜IL4的抛光。在这种情况下，绝缘膜IL4保留在绝缘膜IL3上形成的层中，甚至在沟槽TR2的外部。
[0158]在半导体衬底SUB中，可形成DTI结构5以便围绕其中具有多个LDMOSFET基元(对应于上述单元LDM0SFET6a)的平面区(LDMOSFET形成区)的外周。这意味着图3和4中所示的元件隔离区4可通过DTI结构5形成。这致使完成了 LDMOSFET形成区与另一区域的电隔离。
[0159]随后，如图24中所示，接触孔CT形成在绝缘膜IL3中。接触孔CT例如可通过借助光刻在绝缘膜IL3上形成光致抗蚀剂层(未示出)且以这种光致抗蚀剂层作为蚀刻掩膜，干法蚀刻绝缘膜IL3而形成。接触孔CT贯穿绝缘膜IL3。
[0160]随后，如图25中所示，例如由钨(W)制成的导电插塞PG形成为接触孔CT中的耦合导体部。
[0161]例如如下形成插塞PG。首先，阻挡导体膜形成在绝缘膜IL3上以及也形成在接触孔CT(其底部和侧壁上)中。阻挡导体膜例如由钛膜或氮化钛膜或其层叠膜制成。随后，由钨膜等制成的主导体膜形成在阻挡导体膜上以便填充接触孔CT。随后，通过CMP或回蚀移除接触孔CT外部的主导体膜的不需要的部分以及阻挡导体膜，以形成由已经埋入并保留在接触孔CT中的主导体膜以及阻挡导体膜制成的插塞PG。为简化附图，构成插塞PG的阻挡导体膜以及主导体膜在图25中示出为一个整体。
[0162]接触孔CT以及其中形成的插塞PG分别形成在n+型半导体区DR，η +型半导体区SR，ρ+型半导体区PR以及栅电极GE上。η +型半导体区DR上的金属硅化物层SL从形成在η+型半导体区DR上的接触孔CT的底部暴露，且埋入接触孔CT的漏极插塞P⑶毗邻于并电耦合至η+型半导体区DR上的金属硅化物层SL，由此其电耦合至η +型半导体区DR。η +型半导体区SR上的金属硅化物层SL从形成在η+型半导体区SR上的接触孔CT的底部暴露，且埋入接触孔CT的源极插塞PGS毗邻于并电耦合至η+型半导体区SR上的金属硅化物层SL，由此其电耦合至η+型半导体区SR。ρ +型半导体区SR上的金属硅化物层SL从形成在ρ +型半导体区SR上的接触孔CT的底部暴露，且埋入接触孔CT的电源插塞PGK毗邻于并电耦合至ρ+型半导体区SR上的金属硅化物层SL，由此其电耦合至ρ +型半导体区SR。栅电极GE上的金属硅化物层SL从形成在栅电极GE行的接触孔CT的底部暴露，且埋入接触孔CT的栅极插塞PGS毗邻于并电耦合至栅电极GE上的金属硅化物层SL，由此其电耦合至栅电极GE0
[0163]随后，如图26中所示，作为第一层布线的布线Ml形成在填充有插塞PG的绝缘膜IL3 上。
[0164]布线Ml例如可如下形成。具体来说，首先，由阻挡导体膜、主导体膜以及阻挡导体膜组成并通过以所述顺序彼此层叠而获得的层叠导电膜形成在填充有插塞PG的绝缘膜IL3上。阻挡导体膜例如由钛膜或氮化钛膜或其层叠膜制成，且主导体膜例如由主要由铝组成的导体膜(铝膜或铝合金膜)制成。随后通过光刻并干法蚀刻来图案化层叠导电膜以形成由图案化的层叠导电膜制成的布线Ml。在图26中，布线Ml的阻挡导体膜以及主导体膜示出为一个整体以便简化附图。布线Ml通过插塞PG电耦合至n+型半导体区DR，n +型半导体区SR，ρ+型半导体区PR，栅电极GE等。
[0165]随后，如图27中所示，作为层间绝缘膜的绝缘膜IL5形成在绝缘膜IL3上以便覆盖布线Ml。绝缘膜IL5例如由氧化硅膜制成且可通过CVD等形成。层叠绝缘膜可用作绝缘膜IL5。在绝缘膜IL5形成之后，可通过CMP抛光绝缘膜IL5的上表面以提高绝缘膜IL5的平坦性。
[0166]随后，通孔(开口部，穿孔)形成在绝缘膜IL5中。通孔例如可通过借助光刻以形成在绝缘膜IL5上的光致抗蚀剂层(未示出)作为蚀刻掩膜来干法蚀刻绝缘膜IL5而形成。布线Ml的上表面从形成在绝缘膜IL5中的通孔的底部暴露。
[0167]随后，作为耦合导体部的导电插塞PG2形成在绝缘膜IL5中形成的通孔中。插塞PG2可以与插塞PG类似的方式形成。
[0168]随后，作为第二层布线的布线M2形成在填充有插塞PG2的绝缘膜IL5上。布线M2可以与布线Ml类似的方式形成。
[0169]插塞PG2在其底面毗邻于并电耦合至布线Ml，且在其顶面毗邻于并电耦合至布线M2 ο因此布线M2通过插塞PG2电耦合至布线Ml。
[0170]随后，作为层间绝缘膜的绝缘膜IL6形成在绝缘膜IL5上以便覆盖布线M2。绝缘膜IL6可例如在绝缘膜IL6形成之后通过CMP等抛光绝缘膜IL6的顶面而具有提高的平坦性。
[0171]随后，通孔形成在绝缘膜IL6中。绝缘膜IL6中的通孔可以与绝缘膜IL5中的通孔类似的方式形成。布线M2的上表面从绝缘膜IL6中的通孔的底部暴露。
[0172]随后，在绝缘膜IL6中形成的通孔中，形成作为耦合导体部的导电插塞PG3。插塞PG3可以与插塞PG2类似的方式形成。
[0173]随后，布线M3，即第三层布线形成在填充有插塞PG3的绝缘膜IL6上。布线M3可以与布线M2类似的方式形成。
[0174]插塞PG3在其底面毗邻于并电耦合至布线M2，且在其顶面毗邻于并电耦合至布线M3 ο因此布线M3通过插塞PG3电耦合至布线M2。
[0175]随后，作为层间绝缘膜的绝缘膜IL7形成在绝缘膜IL6上以便覆盖布线M3。在绝缘膜IL7形成之后，通过CMP等抛光绝缘膜IL7的顶面以提高绝缘膜IL7的平坦性。
[0176]随后，通孔形成在绝缘膜IL7中。绝缘膜IL7中的通孔可以与绝缘膜IL6中的通孔类似的方式形成。布线M3的上表面从绝缘膜IL7中的通孔的底部暴露。
[0177]随后，作为耦合导体部的导电插塞PG4形成在绝缘膜IL7中形成的通孔中。插塞PG4可以与插塞PG3类似的方式形成。
[0178]随后，布线M4，即第四层布线形成在填充有插塞PG4的绝缘膜IL7上。布线M4可以与布线M3类似的方式形成。
[0179]插塞PG4在其底面毗邻于并电耦合至布线M3，且在其顶面毗邻于并电耦合至布线M4。因此布线M4通过插塞PG4电耦合至布线M3。
[0180]随后，如图28中所示，在作为保护膜的由氮化硅膜等制成的绝缘膜IL8形成在绝缘膜IL7上之后，通过光刻和蚀刻在绝缘膜IL8中形成暴露布线M4 —部分的开口部OPl。随后，在绝缘膜IL8上以及也在开口部OPl中施加(形成)由聚酰亚胺膜等制成的光敏树脂膜IL9，随后对树脂膜IL9进行曝光和显影以在树脂膜IL9中形成开口部0P2。从平视图来看，树脂膜IL9中的开口部0P2包括绝缘膜IL8的开口部OPl。因此从树脂膜IL9中的开口部0P2暴露出布线M4的一部分，以及从树脂膜IL9中的开口部0P2所暴露出的布线M4构成作为外部耦合端子的键合焊盘(焊盘电极)。
[0181]如上所述，制成本实施例的半导体器件。随后执行切割步骤以将半导体衬底SUB分离成独立的小片。
[0182]已经说明了四层布线层(布线层Ml至M4)的形成，但是可改变所形成的布线层的数量。
[0183]插塞PG和布线Ml可形成为一个整体。在这种情况下，漏极插塞P⑶以及漏极布线MlD形成为一个整体；栅极插塞PGG以及栅极布线MlG形成为一个整体；以及源极插塞PGS以及电源插塞PGK以及源极布线MlS形成为一个整体。插塞PG2以及布线M2可形成为一个整体；插塞PG3以及布线M3可形成为一个整体；以及插塞PG4以及布线M4可形成为一个整体。
[0184]在上述说明中，布线Ml至M4通过图案化布线导电膜而形成，但是布线Ml至M4以及插塞PG2至PG4中任一个都可通过镶嵌工艺形成。对于镶嵌工艺来说，可采用单镶嵌工艺或双镶嵌工艺。
[0185]〈研宄实例〉
[0186]以下将参考图29至32说明本发明人研宄的实例。
[0187]图29是本发明人研宄的第一研宄实例的半导体器件的局部剖面图且图30是第一研宄实例的半导体器件的局部平面图。沿图30的线D-D截取的剖面图基本上对应于图29。图31是本发明人研宄的第二研宄实例的半导体器件的局部剖面图，且图32是第二研宄实例的半导体器件的局部平面图。沿图32的线E-E截取的剖面图基本上对应于图31。图29和31是对应于图1的剖面图，且图30和32是对应于图4的平面图。图30和32是平面图，但是为了有助于理解，LOCOS氧化膜102，STI绝缘膜103以及元件隔离区4以斜纹线被阴影化且栅电极以虚线被阴影化。
[0188]在图29和30中所示的第一研宄实例的半导体器件中，在沟道形成区以及用于漏极的n+型半导体区DR之间，半导体衬底SUB的主表面中具有STI绝缘膜103且没有LOCOS氧化膜形成在其中。另一方面，在图31和32中所示的第二研宄实例的半导体器件中，在沟道形成区以及用于漏极的η+型半导体区DR之间，半导体衬底SUB的主表面中具有MOCOS氧化膜102但没有STI绝缘膜形成在其中。
[0189]这意味着在图29和30中所示的第一研宄实例的半导体器件中，STI绝缘膜103替代图1至4中所示的本实施例的半导体器件中的LOCOS氧化膜2和STI绝缘膜3的整体。在图31和32中所示的第二研宄实例的半导体器件中，LOCOS氧化膜102替代图1至4中所示的本实施例的半导体器件中的LOCOS氧化膜2和STI绝缘膜3的整体。
[0190]换言之，图1至4 中所示的本实施例的半导体器件同时采用LOCOS氧化物2以及STI绝缘膜3用于漏极隔离；图29和30中所示的第一研宄实例的半导体器件不采用LOCOS氧化膜而仅采用STI绝缘膜103用于漏极隔离；且图31和32中所示的第二研宄实例的半导体器件不采用STI绝缘膜而采用LOCOS氧化膜102用于漏极隔离。
[0191]在图29和30中所示的第一研宄实例中，在沟道形成区以及用于漏极的n+型半导体区DR之间，半导体衬底SUB的主表面中具有STI绝缘膜103。这使得能通过STI绝缘膜103将用于漏极的n+型半导体区DR与沟道形成区隔离，因此由此获得的LDMOSFET可具有提高的击穿电压(漏极击穿电压)。
[0192]但是通过本发明人的研宄已经揭示图29和30中所示的第一研宄实例的半导体器件具有如下问题。
[0193]具体来说，STI绝缘膜103在其下表面端部具有拐角，且拐角可能变得尖锐。这反映出通过STI方法的STI绝缘膜103的形成，换言之，通过以绝缘膜填充形成在半导体衬底SUB的主表面中的沟槽的STI绝缘膜103的形成。电场可能聚集在STI绝缘膜103的下表面端部TBl上。在图20和30中所示的第一研宄实例中，STI绝缘膜103的下表面端部TBl也存在于沟道形成区侧。在STI绝缘膜103的下表面侧端部TBl中，沟道形成区侧的下表面端部TBl以TBla标注且将在下文被称为“下表面端部TBla”，而用于漏极的n+型半导体区DR侧的下表面端部TBl以TBlb标注且将在下文被称为“下表面端部TBlb”。
[0194]由于电场聚集至STI绝缘膜103的下表面端部TBla，产生热载流子(碰撞离子)且所产生的热载流子会注入栅电极GE下的栅绝缘膜(即栅电极GE和沟道形成区之间的绝缘膜GI)。当LDMOSFET是ρ沟道型MISFET时，这些热载流子是电子，而当LDMOSFET是η沟道型MISFET时，这些热载流子是空穴。注入栅绝缘膜的热载流子会劣化栅绝缘膜且由此劣化栅绝缘膜的可靠性。因此，由此获得半导体器件不可避免地具有劣化的可靠性。此夕卜，半导体器件具有劣化的性能。由于热载流子注入其中而导致的栅绝缘膜的劣化会发生在LDMOSFET是η沟道型MISFET时或其为ρ沟道型MISFET时，但是在LDMOSFET是ρ沟道型MISFET时的劣化特别严重。
[0195]在图29和30中所示的第一研宄实例中，STI绝缘膜103在用于漏极的η+型半导体区DR侧也具有下表面端部TBl (即下表面端部TBlb)。即使在电场聚集至这种下表面端部TBlb且产生热载流子(碰撞离子)时，这种下表面端部TBlb也远离栅电极GE下的栅绝缘膜，因此产生在下表面端部TBlb处的热载流子没有注入栅绝缘膜且不会导致栅绝缘膜的劣化。
[0196]因此栅绝缘膜的劣化不由用于漏极的η+型半导体区DR侧的STI绝缘膜103的尖锐下端部TBlb引起，而是由沟道形成区侧的STI绝缘膜103的尖锐下表面端部TBla引起。
[0197]另一方面，在图31和32中所示的第二研宄实例中，L0C0S氧化膜102的下表面端部ΤΒ2不是尖锐的而是圆弧的。简言之，L0C0S氧化膜102的下表面端部ΤΒ2具有圆弧形状。其具有这种形状是因为L0C0S氧化膜102通过L0C0S方法形成，更具体地，L0C0S氧化膜102通过局部氧化(热氧化)半导体衬底SUB的主表面而形成。因此，与图29和30中所示的第一研宄实例中的STI绝缘膜103的下表面端部TBl处相比，图31和32中所示的第二研宄实例的LOCOS氧化膜102的下表面端部TB2处产生更少的电场聚集。
[0198]在图31和32中所示的第二研宄实例中，电场聚集较少可能发生在LOCOS氧化膜102的下表面端部TB2处，且热载流子(碰撞离子)的产生较少可能发生在LOCOS氧化膜102的下表面端部TB2处。因此，不太可能发生已经产生在LOCOS氧化膜102的下表面端部TB2处的热载流子不可避免地注入栅电极GE下的栅绝缘膜(绝缘膜GI)的趋势。虽然担心栅绝缘膜由于图29和30中所示的第一研宄实例中的STI绝缘膜103的下表面端部TBal处的电场浓度而产生热载流子而劣化，但是这种担心可通过采用图31和32中所示的第二研宄实例的LOCOS氧化膜102替代STI绝缘膜103而得到解决。
[0199]但是，通过本发明人的研宄已经揭示图31和32中所示的第二研宄实例的半导体器件具有如下问题。
[0200]在图31和32中所示的第二研宄实例的半导体器件中，LOCOS氧化膜102的上表面端部TB3可能具有鸟嘴形状。这可归因于采用LOCOS方法用于LOCOS氧化膜102的形成，更具体地，通过局部氧化(热氧化)半导体衬底SUB的主表面而形成LOCOS氧化膜102。在接触孔CT的形成过程中，具有鸟嘴形状的LOCOS氧化膜102的上表面端部TB3会阻碍漏极接触孔CTD的平滑开口。当LOCOS氧化膜102的上表面端部TB3具有鸟嘴形状且鸟嘴形状的氧化膜部分与漏极接触孔CTD的形成位置重叠时，鸟嘴形状的氧化膜部分可能会残留在漏极接触孔CTD的底部。
[0201]漏极接触孔CTD的底部的剩余的鸟嘴形状的氧化膜部分会阻碍用于漏极的n+型半导体区DR(或者n+型半导体区DR上的金属硅化物层SL)从漏极接触孔CTD成功暴露，且因此会致使漏极插塞PGD和用于漏极的η+型半导体区DR之间的耦合失效。这不可避免地导致半导体器件的生产良率的降低。为了避免这种情况，漏极接触孔CTD的形成位置(漏极插塞PGD的形成位置)应当与LOCOS氧化膜102的上表面端部ΤΒ3充分分离。当漏极接触孔CTD的形成位置与LOCOS氧化膜102的上表面端部ΤΒ3充分分离时，即使LOCOS氧化膜102的上表面端部ΤΒ3具有鸟嘴形状，鸟嘴形状的氧化膜部分也不会与漏极接触孔CTD的形成位置重叠，且使得漏极接触孔CTD的形成不会存在问题。但是漏极接触孔CTD的形成位置与LOCOS氧化膜102的上表面端部ΤΒ3充分隔离会增大用于漏极的η+型半导体区DR的平面尺寸，且因此增大半导体器件的尺寸(面积)。换言之，漏极接触孔CTD的形成位置与LOCOS氧化膜102的上表面端部ΤΒ3充分隔离增加了图32中所示的用于漏极的η+型半导体区DR的尺寸LI，且因此增大了半导体器件的尺寸(面积)。用于漏极的η+型半导体区DR的这种尺寸LI对应于X方向(沿栅电极GE的栅极长度方向的方向)上的η+型半导体区DR的尺寸。
[0202]在图31和32中所示的第二研宄实例的半导体器件中，因为LOCOS氧化膜102的上表面端部ΤΒ3具有鸟嘴形状，因此用于漏极的η+型半导体区DR的尺寸LI的降低会致使漏极插塞PGD和用于漏极的η+型半导体区DR之间的耦合失效。另一方面，虽然可避免漏极插塞PGD和用于漏极的η+型半导体区DR之间的耦合失效，但是用于漏极的η +型半导体区DR的尺寸LI的增大会增大半导体器件的尺寸(面积)。
[0203]<主要特征和优点>
[0204]本实施例的半导体器件具有:半导体衬底SUB ;形成在半导体衬底SUB的表面层部分中同时彼此分离的用于源极的η+型半导体区SR以及用于漏极的η +型半导体区DR ;以及在用于源极的n+型半导体区SR以及用于漏极的η +型半导体区DR之间经由栅绝缘膜(绝缘膜GI)形成在半导体衬底SUB的主表面上的栅电极GE。本实施例的半导体器件进一步具有在栅电极GE下方的沟道形成区以及用于漏极的η+型半导体区DR之间的形成在半导体衬底SUB的主表面中的LOCOS氧化膜2以及STI绝缘膜3。在LOCOS氧化膜2以及STI绝缘膜3中，LOCOS氧化膜2位于沟道形成区侧，且STI绝缘膜3位于用于漏极的η+型半导体区DR侧。
[0205]本实施例的半导体器件的一个主要特征在于其具有沟道形成区和用于漏极的η+型半导体区DR之间的半导体衬底SUB的主表面中的LOCOS氧化膜2以及STI绝缘膜3。本实施例的半导体器件的另一主要特征在于，LOCOS氧化膜2和STI绝缘膜3中，LOCOS氧化膜2位于沟道形成区侧且STI绝缘膜3位于用于漏极的η+型半导体区DR侧。
[0206]简言之，本实施例的半导体器件采用LOCOS氧化膜2以及用于漏极隔离的STI绝缘膜3，且同时具有沟道形成区侧的LOCOS氧化膜2以及用于漏极的η+型半导体区DR侧的STI绝缘膜3。
[0207]本实施例的半导体器件在沟道形成区和用于漏极的η+型半导体区DR之间的半导体衬底SUB的主表面中具有LOCOS氧化膜2以及STI绝缘膜3。这使得能通过LOCOS氧化膜2以及STI绝缘膜3而在用于漏极的η+型半导体区DR以及沟道形成区之间进行隔离(分离)，由此获得具有提高了击穿电压(漏极击穿电压)的LDMOSFET。
[0208]本实施例的半导体器件的重点是在沟道形成区以及用于漏极的η+型半导体区DR之间的半导体衬底SUB的主表面中形成LOCOS氧化膜2以及STI绝缘膜3这两者，而不是形成其中一个；且LOCOS氧化膜2位于沟道形成区侧，且STI绝缘膜3位于用于漏极的η+型半导体区DR侧。以下是其原因。
[0209]如上所述，在图29和30中所示的第一研宄实例中，STI绝缘膜103具有沟道形成区侧的下表面端部TBla。在这个第一研宄实例中，当STI绝缘膜103的下表面端部TBla处发生电场聚集且产生热载流子时，热载流子不可避免地注入栅电极GE下的栅绝缘膜(即注入栅电极GE和沟道形成区之间的绝缘膜GI)，这会致使栅绝缘膜的劣化。
[0210]另一方面，在本实施例中，LOCOS氧化膜2以及绝缘膜3形成在沟道形成区以及用于漏极的n+型半导体区DR之间的半导体衬底SUB的主表面中；且LOCOS氧化膜2和STI绝缘膜3中，LOCOS氧化膜2位于沟道形成区侧，且STI绝缘膜3位于用于漏极的n+型半导体区DR侧。因此在本实施例中，不是STI绝缘膜3的下表面端部而是LOCOS氧化膜2的下表面端部TB5存在于沟道形成区侧。类似于图31和32中所示的第二研宄实例中的LOCOS氧化膜102的下表面端部TB2，LOCOS氧化膜2的下表面端部TB5不是尖锐而是圆弧形的。简言之，LOCOS氧化膜2的下表面端部TB5是圆弧形的。其具有这种形状是因为LOCOS氧化膜2通过LOCOS方法形成，更具体地，LOCOS氧化膜2通过局部氧化(热氧化)半导体衬底SUB的主表面而形成。与图29和30中所示的第一研宄实例中的在STI绝缘膜103的下表面端部TBl处相比，电场聚集不太可能发生在本实施例的LOCOS氧化膜2的下表面端部TB5 处。
[0211]因为在本实施例中，电场聚集不太可能发生在LOCOS氧化膜2的下表面端部TB5处，因此热载流子(碰撞离子)不太可能产生在LOCOS氧化膜2的下表面端部TB5。因此，很难发生产生在LOCOS氧化膜2的下表面端部TB5的热载流子注入栅电极GE下的栅绝缘膜(即注入栅电极GE和沟道形成区之间的绝缘膜GI)的现象。在图29和30中所示的第一研宄实例中，担心栅绝缘膜由于其中注入由STI绝缘膜103的下表面端部TBla的电场浓度产生的热载流子而劣化的现象，但是本实施例中可消除这种担心。因此，在本实施例中，可克服图29和30中所示的第一研宄实例的问题。
[0212]在本实施例中，STI绝缘膜3存在于用于漏极的n+型半导体区DR侧且这种STI绝缘膜3的下表面端部TB4可能变成尖锐的。这种形状可归因于利用STI方法用于STI绝缘膜3的形成，更具体地，通过以绝缘膜填充形成在半导体衬底SUB的主表面中的沟槽而形成STI绝缘膜3。STI绝缘膜3的下表面端部TB4可能变得比LOCOS氧化膜2的下表面端部TB5更尖锐。换言之，LOCOS氧化膜2的下表面端部TB5可能变得比STI绝缘膜3的下表面端部TB4更圆。STI绝缘膜3以对应于LOCOS氧化膜2的距离与沟道形成区相分离，以使得STI绝缘膜3的下表面端部(TB4)以对应于LOCOS氧化膜2的距离与栅电极GE下的栅绝缘膜(即栅电极GE和沟道形成区之间的绝缘膜GI)相分离。即使电场聚集发生在STI绝缘膜3的下表面端部(TB4)且产生热载流子(碰撞离子)，产生在STI绝缘膜3的下表面端部(TB4)的热载流子也不会注入栅绝缘膜，且因此不会劣化栅绝缘膜。
[0213]因此，在本实施例中，可防止由于热载流子注入其中而造成的栅绝缘膜的劣化现象，因此由此获得的半导体器件可具有提高的可靠性，且同时可具有提高的性能。
[0214]在本实施例中，LOCOS氧化膜2以及STI绝缘膜3形成在沟道形成区和用于漏极的n+型半导体区DR之间的半导体衬底SUB的主表面中；且在LOCOS氧化膜2和STI绝缘膜3中，LOCOS氧化膜2位于沟道形成区侧且STI绝缘膜3位于用于漏极的n+型半导体区DR侧。因此，在本实施例中，不是LOCOS氧化膜2而是STI绝缘膜3位于用于漏极的n+型半导体区DR侧。不是LOCOS氧化膜2的上表面端部而是STI绝缘膜3的上表面端部TB6相邻于用于漏极的n+型半导体区DR。
[0215]与LOCOS氧化膜不同，STI绝缘膜3不太可能在其上表面端部具有鸟嘴形状。更具体地，LOCOS氧化膜可能在其上表面端部具有鸟嘴形状，而STI绝缘膜不太可能在其上表面端部具有鸟嘴形状，因为STI绝缘膜通过STI方法形成，更具体地，通过以绝缘膜填充形成在半导体衬底的主表面中的沟槽形成。
[0216]因此，相邻于用于漏极的n+型半导体区DR的STI绝缘膜3的上表面端部ΤΒ6不太可能具有鸟嘴形状。在本实施例中，在漏极接触孔CTD的形成过程中，因此能避免鸟嘴形状的氧化膜部分与漏极接触孔CTD的形成位置重叠并由此抑制漏极接触孔CTD的开口的现象的发生。
[0217]在图31和32中所示的第二研宄实例中，因为LOCOS氧化膜102的上表面端部ΤΒ3具有鸟嘴形状，因此鸟嘴形状的氧化膜部分可能会与漏极接触孔CTD的形成位置重叠且抑制漏极接触孔CTD的开口。另一方面，在本实施例中，不是LOCOS氧化膜2而是STI绝缘膜3位于用于漏极的η+型半导体区DR侧，使得可消除这种担心。
[0218]因此，在本实施例中，可避免发生在形成在漏极接触孔CTD的漏极插塞P⑶以及用于漏极的η+型半导体区DR之间的耦合失效。由此获得的半导体器件因此具有提高的可靠性。此外，可提高半导体器件的生产良率。
[0219]在本实施例中，不是LOCOS氧化膜2而是STI绝缘膜3位于用于漏极的η+型半导体区DR侧。这使得能防止漏极接触孔CTD的开口失效且由此使得漏极接触孔CTD的形成位置(因此，漏极插塞P⑶的形成位置)更靠近STI绝缘膜3的上表面端部TB6。换言之，即使漏极接触孔CTD的形成位置更靠近STI绝缘膜3的上表面端部TB6，也可避免漏极接触孔CTD的开口失效，以及可通过在用于漏极的n+型半导体区DR侧不设置LOCOS氧化膜2而是STI绝缘膜3而避免漏极插塞P⑶以及用于漏极的n+型半导体区DR之间的耦合失效。使漏极接触孔CTD的形成位置更靠近STI绝缘膜3的上表面端部TB6能使用于漏极的η+型半导体区DR的平面尺寸降低，且进一步使半导体器件的尺寸(面积)降低。如果漏极接触孔CTD的形成位置可更靠近STI绝缘膜3的上表面端部ΤΒ6，则可减小图3中所示的用于漏极的η+型半导体区DR的尺寸L2，致使半导体器件的尺寸(面积)的降低。因此本实施例能通过在用于漏极的η+型半导体区D R侧不设置LOCOS氧化膜2而是STI绝缘膜3而成功降低半导体器件的尺寸(面积)。此外，可在不改变其面积的情况下增加将要设置在LDMOSFET形成区中的单元LDM0SFET6a的数量，以使得如果面积相同，则能降低通过并联多个单元LDM0SFET6a而构造的功率MISFET的导通状态电阻。用于漏极的n+型半导体区DR的尺寸L2对应于X方向(沿栅电极GE的栅极长度方向的方向)上的n+型半导体区DR的尺寸。
[0220]在一个实例中，在图31和32中所示的第二研宄实例中，用于漏极的n+型半导体区DR的尺寸LI例如应被设定为约1.2 μ m，而在图1至4中所示的本实施例中，用于漏极的n+型半导体区DR的尺寸L2例如可降至约0.3 μπι。与第二研宄实例相比，例如可降低X方向上的单元基元6的尺寸约0.9 μ m。因此，由此获得的半导体器件可具有降低的尺寸(面积)。
[0221]因此，在本实施例中，LOCOS氧化膜2以及STI绝缘膜3形成在沟道形成区和用于漏极的n+型半导体区DR之间的半导体衬底SUB的主表面中；且在LOCOS氧化膜2和STI绝缘膜3中，LOCOS氧化膜2位于沟道形成区侧，且STI绝缘膜3位于用于漏极的n+型半导体区DR侧。LOCOS氧化膜2位于沟道形成区侧使得能避免栅绝缘膜由于热载流子注入其中而劣化的现象。因此，由此获得的半导体器件可具有提高的可靠性。此外，半导体器件具有提高的性能。在用于漏极的n+型半导体区DR侧设置STI绝缘膜3能避免漏极接触孔CTD的开口失效，且由此避免漏极插塞PGD和用于漏极的n+型半导体区DR之间的耦合失效。因此，由此获得的半导体器件具有提高的可靠性。此外，半导体器件可以提高的生产良率制造。此外，在用于漏极的n+型半导体区DR侧设置STI绝缘膜3能降低用于漏极的η +型半导体区DR的平面尺寸。因此，由此获得的半导体器件具有降低的尺寸(面积)。
[0222]在本实施例中，具有比η+型半导体区DR低的杂质浓度的η型半导体区(由η _型半导体区NF以及η型半导体区NW组成的η型半导体区)提供在沟道形成区以及用于漏极的η+型半导体区DR之间的半导体衬底SUB中，以在LOCOS氧化膜2以及STI绝缘膜3下延伸这种具有较低杂质浓度的η型半导体区。这种结构有利于提高击穿电压(漏极击穿电压)。
[0223]此外，具有低杂质浓度并位于沟道形成区和用于漏极的η+型半导体区DR之间的η型半导体区由rT型半导体区NF以及η型半导体区NW组成。η—型半导体区NF具有低于η型半导体区NW的杂质浓度。η-型半导体区NF处于沟道形成区侧且η -型半导体区NF和η +型半导体区DR之间具有η型半导体区NW。虽然能省略η型半导体区NW的形成且使η+型半导体区DR与η_型半导体区NF接触，但是更优选在不省略η型半导体区NW的情况下，将η型半导体区NW插入η+型半导体区DR以及η —型半导体区NF之间。这能避免当LDMOSFET处于导通状态时产生的高电场转移至漏极侧(n+型半导体区的侧)并提高LDMOSFET的导通状态击穿电压。
[0224]图33是示出STI绝缘膜3的宽度Wl以及导通状态电阻之间相关性的曲线图。图34是示出STI绝缘膜3的宽度Wl以及导通状态击穿电压之间相关性的曲线图。图35是本实施例的半导体器件的局部剖面图并示出图1中所示的剖面图的一部分。
[0225]图33和34的横坐标对应于STI绝缘膜3的宽度Wl。STI绝缘膜3的宽度对应于栅电极GE的栅极长度方向上(因此，沟道长度方向)的STI绝缘膜3的宽度(尺寸)且在图35中示出。图33的曲线图的纵坐标对应于LDMOSFET的导通状态电阻，且图34的曲线图的纵坐标对应于LDMOSFET的导通状态击穿电压。导通状态击穿电压对应于LDMOSFET导通时的漏极击穿电压。图33和34是通过基于图35的结构进行仿真而获得的曲线图。
[0226]图33的曲线图示出在改变STI绝缘膜3的深度D2与LOCOS绝缘膜2的深度Dl的比值Rl时，STI绝缘膜3的宽度Wl以及导通状态电阻之间相关性的研宄结果。参考图33的曲线图也可理解深度比Rl以及导通状态电阻之间的相关性。通过将STI绝缘膜3的深度D2除以L0C0S氧化膜2的深度Dl获得深度比Rl且可通过Rl = D2/D1表达。L0C0S氧化膜2的深度Dl以及STI绝缘膜3的深度D2在图35中示出。从其上表面至下表面的L0C0S氧化膜2的尺度(距离)对应于L0C0S氧化膜2的深度Dl，且从其上表面至下表面的STI绝缘膜3的尺度(距离)对应于STI绝缘膜3的深度D2。
[0227]如图33的曲线图显而易见的，当STI绝缘膜3的深度D2大于L0C0S氧化膜2的深度Dl时，用于漏极的n+型半导体区DR以及沟道形成区之间的导电路径变长且因此增大了导通状态电阻。因此，STI绝缘膜3的深度D2优选不远大于L0C0S氧化膜2的深度D1。这意味着不希望深度比Rl过量地增大。具体来说，如可从图33的曲线图中看出，深度比Rl优选设定为1.5以下(Rl <1.5)。这意味着STI绝缘膜3的深度D2优选设定为L0C0S氧化膜2的深度Dl的1.5倍以下(D2 < DlX 1.5)。换言之，设置在沟道形成区以及用于漏极的η+型半导体区DR之间的STI绝缘膜3的深度D2以及设置在沟道形成区以及用于漏极的η+型半导体区DR之间的L0C0S氧化膜2的深度Dl优选满足以下关系:D2/D1彡1.5。通过如上设定深度比，可抑制导通状态电阻且因此由此获得的半导体器件可具有更加改善的性能。
[0228]图34的曲线图示出在改变STI绝缘膜3的深度D2时，STI绝缘膜3的宽度Wl和导通状态击穿电压之间相关性的研宄结果。图34的曲线图中的仿真基于这样的前提:从用于漏极的η+型半导体区DR侧的端部至栅电极GE的端部的STI绝缘膜3的距离W2固定在0.6 ym ;且L0C0S氧化膜2的深度Dl固定在0.25 μm。当图34的曲线图的横坐标上的宽度是0.6 ym时，栅电极GE的端部基本上与STI绝缘膜3的端部垂直地一致。当图34的曲线图的横坐标上的宽度超过0.6 μπι时，STI绝缘膜3从平视图来看与栅电极GE重叠。当图34的曲线图的横坐标上的宽度是0.3 μπι时，其意味着沟道形成区侧的STI绝缘膜3的端部与栅电极GE的端部之间的距离W3为0.3μπι。当图34的曲线图的横坐标上的宽度是O μ m时，其意味着没有形成STI绝缘膜3，换言之，其对应于第二研宄实例(图31和32)。
[0229]从图34的曲线图中也能显而易见的是，可通过在用于漏极的n+型半导体区DR侧设置STI绝缘膜3而提高导通状态击穿电压(导通状态漏极击穿电压)。这可从图34的曲线图中清晰看出，其中导通状态击穿电压在横坐标上的O μ m的宽度处较低(对应于不具有STI绝缘膜3的第二研宄实例)。
[0230]如从图34的曲线图显而易见的，当某一宽度固定为STI绝缘膜3的宽度Wl时，导通状态击穿电压增大。但是导通状态击穿电压示出在STI绝缘膜3的宽度Wl过量地增大且STI绝缘膜3的端部太靠近栅电极GE的端部或STI绝缘膜3与栅电极GE重叠时略微降低的趋势。在图34的曲线图中，这种趋势对应于示出峰值之后的导通状态击穿电压的逐渐降低。从平视图来看，因此优选避免STI绝缘膜3与栅电极GE重叠，且更加优选STI绝缘膜3的端部(沟道形成区侧的端部)与栅电极GE的端部(用于漏极的n+型半导体区DR侧的端部)分离0.3 μπι或更多。换言之，更优选固定0.3 μπι或更多作为STI绝缘膜3的端部(沟道形成区侧的端部)与栅电极GE的端部(用于漏极的η+型半导体区DR侧的端部)之间的间隔(距离)W3(简言之，W3>0.3ym)。这致使能精确提高导通状态击穿电压(导通状态漏极击穿电压)。
[0231]因此优选防止栅电极GE位于设置在沟道形成区以及用于漏极的n+型半导体区DR之间的STI绝缘膜3上，虽然栅电极处于设置在沟道形成区以及用于漏极的n+型半导体区DR之间的LOCOS氧化膜2上。此外，更优选栅电极GE的端部与设置在沟道形成区以及用于漏极的n+型半导体区DR之间的STI绝缘膜3分离0.3 ym或更多。这能更精确地提高导通状态击穿电压。因此，由此获得的半导体器件可具有更加改善的性能。
[0232]<变型例>
[0233]图36和37是根据本发明一个变型例的半导体器件的局部剖面图。图36是对应于图1的剖面图且图37是对应于图2的剖面图。
[0234]上述图1至4中所述的LDMOSFET是η沟道型。LDMOSFET可以是ρ沟道型且在图37和38中，示出ρ沟道型LDMOSFET ο
[0235]更具体地，如图36和37中所示，半导体衬底SUB在其外延层EP中具有η型阱HNW，且其在η型阱HNW中具有:杂质浓度高于η型阱HNW的η型阱PW1，用于漏极的p—型半导体区NFl，p型半导体区NWl以及P+型半导体区DR1。N型阱PWl中具有用于源极的ρ +型半导体区SRl以及供电η+型半导体区PRl。
[0236]提供η型阱PWl替代η型阱PW，且除具有相反导电类型之外类似于P型阱PW。提供用于漏极的ρ_型半导体区NFl替代用于漏极的η _型半导体区NF，且除具有相反导电类型之外类似于η_型半导体区NF。提供用于漏极的ρ型半导体区NWl替代用于漏极的η型半导体区NW，且除具有相反导电类型之外类似于η型半导体区NW。提供用于漏极的P+型半导体区DRl替代用于漏极的η+型半导体区DR，且除具有相反导电类型之外类似于η +型半导体区DR。提供用于源极的ρ+型半导体区SRl替代用于源极的η +型半导体区SR，且除具有相反导电类型之外类似于η+型半导体区SR。提供用于为η型阱PWl供给电力的η +型半导体区PRl替代用于为P型阱PW供给电力的ρ+型半导体区PR，且除具有相反导电类型之外类似于P+型半导体区PR。
[0237]图36和37中所示的变型例的半导体器件的另一构造基本上类似于图1至4中所示的半导体器件，因此这里将省略重复说明。图36和37中所示的变型例的半导体器件类似于图1至4中所示的半导体器件，具有作为栅绝缘膜的绝缘膜GI，栅电极GE，L0C0S氧化膜2，STI绝缘膜3，侧壁间隔物SW，绝缘膜IL3，接触孔CT，插塞PG (P⑶，PGK, PGG以及PGS)，以及布线Ml (MID, MlG以及MIS)。它们的构造在图36和37中所示的变型例的半导体器件以及图1至4中所示的半导体器件之间也没有不同。
[0238]即使如图36和37中所示的LDMOSFET是ρ沟道型，其也具有几乎类似于如图1至4中所示的η沟道型LDMOSFET的优点。
[0239]已经根据本发明的实施例具体说明了的本发明人提出的本发明。但是本发明不限于这些实施例，且毋容质疑，其可在不脱离本发明主旨的情况下进行各种改进。
【主权项】
1.一种半导体器件，包括: 半导体衬底； 形成在半导体衬底的表面层部分中同时彼此分离的具有第一导电类型的用于源极的第一半导体区以及具有所述第一导电类型的用于漏极的第二半导体区； 经由栅绝缘膜形成在所述第一半导体区和所述第二半导体区之间的所述半导体衬底的主表面上方的栅电极；以及 在所述栅电极下方的沟道形成区和所述第二半导体区之间的所述半导体衬底的主表面中形成的LOCOS氧化膜以及STI绝缘膜， 其中，在所述LOCOS氧化膜和所述STI绝缘膜中，所述LOCOS氧化膜位于所述沟道形成区侧并且所述STI绝缘膜位于所述第二半导体区侧。2.根据权利要求1所述的半导体器件， 其中，所述栅电极的一部分处于所述LOCOS氧化膜上方。3.根据权利要求1所述的半导体器件， 还包括具有所述第一导电类型并且形成在所述沟道形成区和所述第二半导体区之间的所述半导体衬底中的第三半导体区， 其中，所述第三半导体区具有比所述第二半导体区的杂质浓度低的杂质浓度，并且 其中，所述第三半导体区在所述LOCOS氧化膜以及所述STI绝缘膜下方延伸。4.根据权利要求3所述的半导体器件， 其中，所述第三半导体区具有第四半导体区以及第五半导体区，所述第四半导体区具有所述第一导电类型，并且所述第五半导体区具有所述第一导电类型， 其中，所述第四半导体区具有比所述第二半导体区的杂质浓度低的杂质浓度， 其中，所述第五半导体区具有比所述第四半导体区的杂质浓度低的杂质浓度， 其中，所述第五半导体区存在于所述沟道形成区侧，并且 其中，所述第二半导体区以及所述第五半导体区在所述第二半导体区以及所述第五半导体区之间具有所述第四半导体区。5.根据权利要求1所述的半导体器件， 还包括形成在所述半导体衬底中并且具有与所述第一导电类型相反的第二导电类型的第六半导体区， 其中，所述第一半导体区形成在所述第六半导体区中，并且 其中，所述栅电极的一部分经由所述栅绝缘膜在所述第六半导体区上方延伸。6.根据权利要求5所述的半导体器件， 还包括形成在所述半导体衬底的所述第六半导体区中并且具有所述第二导电类型的第七半导体区， 其中，所述第七半导体区具有比所述第六半导体区的杂质浓度高的的杂质浓度，并且 其中，所述第一半导体区以及所述第七半导体区被供给相同的电位。7.根据权利要求1所述的半导体器件， 还包括: 形成在所述半导体衬底上方以便覆盖所述栅电极的层间绝缘膜； 形成在所述第二半导体区上方的所述层间绝缘膜中的第一接触孔；以及 埋入所述第一接触孔中并且电耦合至所述第二半导体区的导电的第一插塞。8.根据权利要求7所述的半导体器件， 还包括: 形成在所述第一半导体区上方的所述层间绝缘膜中的第二接触孔；以及 埋入所述第二接触孔中并且电耦合至所述第一半导体区的导电的第二插塞。9.根据权利要求1所述的半导体器件，能够满足下述公式:D2/D1 彡 1.5 其中，Dl表示所述LOCOS氧化膜的深度，并且D2表示所述STI绝缘膜的深度。10.根据权利要求1所述的半导体器件， 其中，所述栅电极处于在所述沟道形成区和所述第二半导体区之间设置的所述LOCOS氧化膜上方，而不处于在所述沟道形成区和所述第二半导体区之间设置的所述STI绝缘膜上方。11.根据权利要求10所述的半导体器件， 其中，所述栅电极的端部与设置在所述沟道形成区和所述第二半导体区之间的所述STI绝缘膜分离0.3 μ m或更多。
【专利摘要】本发提供一种半导体器件，即一种改善性能的半导体器件。半导体衬底的表面层部分中具有彼此分离的用于源极的n+型半导体区以及用于漏极的n+型半导体区。半导体衬底的在用于源极的n+型半导体区以及用于漏极的n+型半导体区之间的主表面上具有经由作为栅绝缘膜的栅电极。半导体衬底的栅电极下方的沟道形成区以及用于漏极的n+型半导体区之间的主表面中具有LOCOS氧化膜以及STI绝缘膜。在LOCOS氧化膜和STI绝缘膜中，LOCOS氧化膜位于沟道形成区侧且STI绝缘膜位于用于漏极的n+型半导体区侧。
【IPC分类】H01L29/06, H01L29/78
【公开号】CN104900700
【申请号】CN201510095254
【发明人】片冈肇, 城本龙也, 新田哲也
【申请人】瑞萨电子株式会社
【公开日】2015年9月9日
【申请日】2015年3月3日
【公告号】US20150249126
【专利说明】半导体器件
[0001]相关申请交叉引用
[0002]将2014年3月3日提交的日本专利申请N0.2014-040989的公开内容(包括说明书，附图以及摘要)整体并入本文作为参考。
技术领域
[0003]本发明涉及一种半导体器件，其例如可适用于具有MISFET的半导体器件。
【背景技术】
[0004]MISFET各具有形成在半导体衬底的表面层部分中的之间具有间隔的源极区和漏极区，以及通过栅绝缘膜形成在源极区和漏极区之间的半导体衬底上的栅电极。
[0005]非专利文献I公开了涉及具有MOSFET的功率器件的技术。
[0006][非专利文献]
[0007][非专利文献I]
[0008]R.Roggero 等人，“BCD8sP:AnAdvanced0.16 μm Technology Platform withState of the Art Power Devices”(“BO)8sP:具有最新水平的功率器件的先进的0.16 μ m技术平台”)，第25届功率半导体以及IC国际学术讨论会会刊(ISPSD2013)，2013年，P.361-364
【发明内容】
[0009]即使具有MISFET的半导体器件，也希望其具有尽可能改良的性能；希望其具有降低的尺寸；或希望其同时具有改良的性能和降低的尺寸。
[0010]本文说明和附图将使另一问题和新颖的特征显而易见。
[0011]根据一个实施例的半导体器件具有形成在沟道形成区和漏极半导体区之间的半导体衬底的主表面中的L0C0S氧化膜以及STI绝缘膜，且对于这些L0C0S氧化膜和STI绝缘膜来说，L0C0S氧化膜位于沟道形成区侧，且STI绝缘膜位于漏极半导体区侧。
[0012]根据一个实施例，可提供具有改善性能的半导体器件。
[0013]或者，可提供具有降低尺寸的半导体器件。
[0014]或者，可提供同时具有改善性能和降低尺寸的半导体器件。
【附图说明】
[0015]图1是根据一个实施例的半导体器件的局部剖面图；
[0016]图2是根据一个实施例的半导体器件的局部剖面图；
[0017]图3是根据一个实施例的半导体器件的局部平面图；
[0018]图4是根据一个实施例的半导体器件的局部平面图；
[0019]图5是根据一个实施例半导体器件在其制造步骤过程中的局部剖面图；
[0020]图6是图5之后的制造步骤过程中的半导体器件的局部剖面图；
[0021]图7是图6之后的制造步骤过程中的半导体器件的局部剖面图；
[0022]图8是图7之后的制造步骤过程中的半导体器件的局部剖面图；
[0023]图9是图8之后的制造步骤过程中的半导体器件的局部剖面图；
[0024]图10是图9之后的制造步骤过程中的半导体器件的局部剖面图；
[0025]图11是图10之后的制造步骤过程中的半导体器件的局部剖面图；
[0026]图12是图11之后的制造步骤过程中的半导体器件的局部剖面图；
[0027]图13是图12之后的制造步骤过程中的半导体器件的局部剖面图；
[0028]图14是图13之后的制造步骤过程中的半导体器件的局部剖面图；
[0029]图15是图14之后的制造步骤过程中的半导体器件的局部剖面图；
[0030]图16是图15之后的制造步骤过程中的半导体器件的局部剖面图；
[0031]图17是图16之后的制造步骤过程中的半导体器件的局部剖面图；
[0032]图18是图17之后的制造步骤过程中的半导体器件的局部剖面图；
[0033]图19是图18之后的制造步骤过程中的半导体器件的局部剖面图；
[0034]图20是图19之后的制造步骤过程中的半导体器件的局部剖面图；
[0035]图21是图20之后的制造步骤过程中的半导体器件的局部剖面图；
[0036]图22是图21之后的制造步骤过程中的半导体器件的局部剖面图；
[0037]图23是图22之后的制造步骤过程中的半导体器件的局部剖面图；
[0038]图24是图23之后的制造步骤过程中的半导体器件的局部剖面图；
[0039]图25是图24之后的制造步骤过程中的半导体器件的局部剖面图；
[0040]图26是图25之后的制造步骤过程中的半导体器件的局部剖面图；
[0041]图27是图26之后的制造步骤过程中的半导体器件的局部剖面图；
[0042]图28是图27之后的制造步骤过程中的半导体器件的局部剖面图；
[0043]图29是根据第一研宄实例的半导体器件的局部剖面图；
[0044]图30是根据第一研宄实例的半导体器件的局部平面图；
[0045]图31是根据第二研宄实例的半导体器件的局部剖面图；
[0046]图32是根据第二研宄实例的半导体器件的局部平面图；
[0047]图33是示出STI绝缘膜的宽度以及导通状态电阻之间相关性的曲线图；
[0048]图34是示出STI绝缘膜的宽度以及导通状态击穿电压之间相关性的曲线图；
[0049]图35是根据一个实施例的半导体器件的局部剖面图；
[0050]图36是根据一个变型例的半导体器件的局部剖面图；以及
[0051]图37是根据该变型例的半导体器件的局部剖面图。
【具体实施方式】
[0052]在以下实施例中，出于便利，如果需要，则在分成多个部分或实施例之后进行说明。除非另外说明，否则这些部分或实施例并非是彼此无关的，而是它们中的一个可以是另一个的一部分或整体的变型例、细节、互补说明等。在以下实施例中，当涉及元件的数目(包括数目，数值，量，范围等)时，除非另外说明或从原理上看该数目显然限于特定数目，否则该数目不限于该特定数目，而是也可大于或小于该特定数目。此外，在以下实施例中，毋容质疑的是，除非另外说明或从原理上看显然是必要的，否则组成部件(包括部件步骤等)通常并非是必须的。类似地，在以下实施例中，当涉及组成部件的形状，位置关系等时，除非另外说明或从原理上看显然不是，否则也涵盖形状等基本上近似或类似于其的情况。这也适用于上述数目和范围。
[0053]以下将根据【附图说明】一个实施例。在用于说明实施例的所有附图中，将通过相同的附图标记标识具有相同功能的构件并省略其重复说明。在以下实施例中，除非必要，否则不再重复相同或相似部分的说明。
[0054]在将要用于以下实施例的附图中，即使剖面图有时也没有阴影，以便有助于对其进行理解，或者即使平面图也可具有阴影，以便有助于对其进行理解。
[0055](实施例)〈半导体的结构〉以下将参考【附图说明】本实施例的半导体器件。图1和2是本实施例的半导体器件的局部剖面图；以及图3和4是本实施例的半导体器件的局部平面图。沿图3和4的线A-A截取的剖面图基本上对应于图1且沿图3和4的线B-B截取的剖面图基本上对应于图2。
[0056]图3和4示出相同的平面区，但是图4除图3中所示的构件之外还包括栅电极GE。虽然图3和4是平面图，但是在图3中，LOCOS氧化膜2，STI绝缘膜3以及元件隔离区4以斜纹线被阴影化，而在图4中，LOCOS氧化膜2，STI绝缘膜3以及元件隔离区4以斜纹线被阴影化且栅电极GE以虚线而被阴影化。
[0057]本实施例的半导体器件是具有MISFET (金属绝缘体半导体场效应晶体管)的半导体器件，且这里，其为具有LDM0SFET (横向扩散金属氧化物半导体场效应晶体管)来作为所述MISFET的半导体器件。
[0058]本文采用的术语“M0SFET” (金属氧化物半导体场效应晶体管)或“LDM0SFET”不仅指采用氧化膜(氧化硅膜)作为栅绝缘膜的MISFET，而且也指采用除氧化膜(氧化硅膜)之外的绝缘膜作为栅绝缘膜的MISFET。LDM0SFET是MISFET元件中的一种。
[0059]以下将参考图1至4具体说明本实施例的半导体器件的结构。
[0060]如图1至4中所示，半导体衬底SUB在其主表面上具有作为MISFET的LDM0SFET。半导体衬底SUB例如具有:衬底本体SB，其为由掺杂有诸如硼(B)的P型杂质掺杂的P+型单晶硅制成的半导体衬底；以及，通过η型掩埋层(半导体层)NB形成在衬底本体SB的主表面上并由p—型单晶硅制成的外延层(半导体层，外延半导体层)ΕΡ。因此半导体衬底SUB是所谓的外延晶片。衬底本体SB以及外延层EP为相同导电类型(这里是P型)，但是衬底本体SB的杂质浓度(P型杂质浓度)高于外延层EP的杂质浓度(P型杂质浓度)且衬底本体SB的电阻率(比电阻)低于外延层EP的电阻率(比电阻)。
[0061]以下将其中保持ρ_型的外延层EP的区域称为“ρ _型外延层ΕΡ1”。外延层EP中具有ρ型阱PW，η+型半导体区SR，ρ +型半导体区PR，η ^型半导体区NF，η型半导体区NW，以及η+型半导体区DR，并且除这些区之外的区域对应于ρ _型外延层ΕΡ1。因此ρ _型外延层EPl具有与衬底本体SB相同的导电类型(这里为P型)，但是p—型外延层EPl的杂质浓度(P型杂质浓度)低于衬底SB的杂质浓度(ρ型杂质浓度)，且p—型外延层EPl的电阻率高于衬底本体SB的电阻率。
[0062]半导体衬底SUB在由元件隔离区4定义(换言之，由元件隔离区4围绕)的其有源极区中具有LDM0SFET。对于元件隔离区4来说，可采用STI结构或DTI结构(对应于将在下文说明的DTI结构5)。
[0063]更具体地，半导体衬底SUB的外延层EP中具有ρ型阱PW，用于源极的n+型半导体区SR，用于将电力提供给ρ型阱PW的ρ+型半导体区PR，用于漏极的η _型半导体区NF，η型半导体区NW，以及η+型半导体区DR，且外延层EP在其表面上具有经由作为栅绝缘膜的绝缘膜(栅绝缘膜)GI的栅电极GE。
[0064]P型阱(ρ型半导体区，ρ型本体层)PW以及ρ+型半导体区(P型电源极区)PR均为形成在半导体衬底SUB的外延层EP中的ρ型半导体区(ρ型杂质扩散区)。ρ+型半导体区PR的杂质浓度(P型杂质浓度)高于P型阱PW的杂质浓度(P型杂质浓度)，且ρ型阱PW的杂质浓度(P型杂质浓度)高于P—型外延层EPl的杂质浓度(ρ型杂质浓度)。
[0065]η+型半导体区(源极区)SR，η -型半导体区NF，η型半导体区NW以及η +型半导体区DR均为形成在半导体衬底SUB的外延层中的η型半导体区(η型杂质扩散区)。N型半导体区(η型漏极区，η型漂移区)NW的杂质浓度(η型杂质浓度)高于η_型半导体区(轻掺杂漏极区，η型偏移漏极区，η—型漂移区)NF的杂质浓度(η型杂质浓度)。η +型半导体区(重掺杂漏极区，η+型漏极区)DR的杂质浓度(η型杂质浓度)高于η型半导体区NW的杂质浓度(η型杂质浓度)。
[0066]在半导体衬底SUB的外延层EP中，ρ型阱PW中具有用于源极的η+型半导体区SR以及用于将电力提供给P型阱PW的ρ+型半导体区PR。换言之，在半导体衬底SUB的外延层EP中，ρ型阱PW中包围η+型半导体区SR以及ρ +型半导体区PR。η +型半导体区SR以及ρ+型半导体区PR各具有浅于ρ型阱PW的深度。η +型半导体区SR在其底面上毗邻于ρ型阱PW，且ρ+型半导体区PR在其底面上毗邻于ρ型阱PW。在ρ型阱PW中，η +型半导体区SR以及ρ+型半导体区PR有时彼此相邻(毗邻)且η +型半导体区SR以及ρ +型半导体区PR有时通过P型阱PW的一部分彼此分离。η+型半导体区SR以及ρ +型半导体区PR在其底面上分别毗邻于P型阱PW，但是在η+型半导体区SR以及ρ +型半导体区PR彼此相邻(毗邻)时，η+型半导体区SR以及ρ +型半导体区PR在彼此相对侧彼此相邻(毗邻)。
[0067]η+型半导体区SR是作为LDMOSFET的源极区的η型半导体区。提供ρ +型半导体区PR以便将来自形成在ρ+型半导体区PR上的插塞PG (即电源插塞PGK)的所需电位通过P+型半导体区PR提供至P型阱PW。
[0068]η+型半导体区SR以及ρ+型半导体区PR提供有相同电位(电压)。设置在η +型半导体区SR上并电耦合至η+型半导体区SR的插塞PG (即，用于源极的插塞PGS)以及设置在ρ+型半导体区PR上并电耦合至ρ +型半导体区PR的插塞PG (即电源插塞PGK)因此电耦合至公共源极线M1S。因此，预定源电压从用于源极的布线MlS通过插塞PG (用于源极的插塞PGS)提供至η+型半导体区SR且同时，等于源电压的电压可从用于源极的布线MlS通过插塞PG (电源插塞PGK)提供至ρ+型半导体区PR。
[0069]P型阱PW在其底面和侧面毗邻于外延层EP的ρ—型部分(即，ρ -型外延层EPl)。η_型半导体区NF在其底面和侧面毗邻于外延层EP的ρ _型部分(即，ρ _型外延层EPl)。
[0070]P型阱PW和η-型半导体区NF都位于外延层EP中，但是它们通过外延层EP的ρ -型部分(即，P—型外延层EPl)彼此分离。换言之，P型阱PW和η _型半导体区NF在栅电极GE的栅极长度方向上彼此分离且当从栅极长度方向观察时，P型阱PW和η_型半导体区NF之间具有外延层EP的？_型部分(即，ρ _型外延层EPl)。用于源极的η +型半导体区SR以及用于漏极的η_型半导体区NF之间具有ρ型阱PW的一部分以及外延层EP的ρ _型部分(即，P—型外延层EPl)。
[0071]术语“栅极长度方向”是指栅电极GE的栅极长度方向。术语“栅极宽度方向”是指栅电极GE的栅极宽度方向。术语“沟道长度方向”具有与术语“栅极长度方向”相同的含义，而术语“沟道宽度方向”具有与术语“栅极宽度方向”相同的含义。
[0072]在半导体衬底SUB的外延层EP中，η型半导体区NW处于η_型半导体区NF中。换言之，在半导体衬底SUB的外延层EP中，η—型半导体区NF中包围η型半导体区NW。因此，η型半导体区NW具有浅于η_型半导体区NF的深度且η型半导体区NW在其底面和侧面毗邻于η_型半导体区NF。
[0073]在半导体衬底SUB的外延层EP中，η+型半导体区DR处于η型半导体区NW中。换言之，在半导体衬底SUB的外延层EP中，η型半导体区NW中包围η+型半导体区DR。因此，η+型半导体区DR具有浅于η型半导体区NW的深度。η +型半导体区DR在其底面毗邻于η型半导体区NW且η+型半导体区DR在其侧面毗邻于η型半导体区NW或STI绝缘膜3。
[0074]rT型半导体区NF，n型半导体区NW以及η +型半导体区DR均为用于漏极的η型半导体区。η型半导体区NW以及η+型半导体区DR中每一个都没有毗邻于沟道形成区，且在η_型半导体区NF，η型半导体区NW以及η +型半导体区DR中，具有最低的杂质浓度的η _型半导体区NF毗邻于沟道形成区。在半导体衬底SUB的外延层EP中，η+型半导体区DR以及沟道形成区之间具有η型半导体区NW以及η_型半导体区NF，它们具有低于η +型半导体区DR的杂质浓度。η+型半导体区 DR毗邻于η型半导体区NW但并没有毗邻于η _型半导体区NF,且η+型半导体区DR和η ^型半导体区NF之间具有η型半导体区NW。η型半导体区NW以及沟道形成区之间具有η_型半导体区NF，其具有低于η型半导体区NW的杂质浓度。沟道形成区和用于漏极的η+型半导体区DR之间的间隔(距离)大于沟道形成区和用于源极的η+型半导体区SR之间的间隔(距离)。
[0075]半导体衬底SUB在其主表面上(即外延层EP的表面上)具有经由作为栅绝缘膜的绝缘膜GI的LDMOSFET的栅电极GE。换言之，半导体衬底在其主表面上(即外延层EP的表面上)，在用于源极的n+型半导体区SR和用于漏极的η +型半导体区DR之间具有经由作为栅绝缘膜的绝缘膜GI的栅电极GE。
[0076]绝缘膜GI例如由氧化硅膜制成。栅电极GE例如由掺杂有杂质(例如η型杂质)的多晶硅膜(掺杂多晶硅膜)制成。栅电极GE由单层膜或叠层膜组成，且在栅电极GE由硅膜制成时，栅电极GE其上可具有金属硅化物层(对应于下文说明的金属硅化物层)。
[0077]栅电极GE经由绝缘膜GI处于p—型外延层EPl以及ρ型阱PW上。这意味着栅电极GE经由作为栅绝缘膜的绝缘膜GI而处于设置在ρ型阱PW和η_型半导体区NF之间的P—型外延层EPl的一部分上并位于ρ型阱PW上。因此栅电极GE的一部分经由绝缘膜GI而延伸在P型讲PW上。直接位于栅电极GE下方的P型讲PW和P.型外延层EPl的表面层的部分变成沟道形成区。栅电极GE和外延层EP之间具有绝缘膜GI，且栅电极GE和外延层EP之间的绝缘膜GI作为栅绝缘膜。
[0078]半导体衬底SUB在位于在栅电极GE下方的沟道形成区以及用于漏极的η+型半导体区DR之间的其主表面中具有LOCOS氧化膜2以及STI绝缘膜3。在LOCOS氧化膜2以及STI绝缘膜3中，LOCOS氧化膜2位于沟道形成区侧且STI绝缘膜3位于η+型半导体区DR侦U。栅电极GE的一部分处于LOCOS氧化膜2上是指栅电极GE的一部分被定位于LOCOS氧化膜2上。
[0079]更具体地，从平视图来看，LOCOS氧化膜2以及STI绝缘膜3围绕用于漏极的n+型半导体区DR。从平视图来看，沟道形成区以及用于漏极的n+型半导体区DR之间具有LOCOS氧化膜2以及STI绝缘膜3。LOCOS氧化膜2位于沟道形成区侧且STI绝缘膜3位于n+型半导体区DR侧。从平视图来看，LOCOS氧化膜2以及STI绝缘膜3彼此相邻。STI绝缘膜3位于靠近用于漏极的n+型半导体区DR侧且LOCOS氧化膜2位于靠近沟道形成区侧(靠近源极区侧)。从平视图来看，STI绝缘膜3围绕用于漏极的n+型半导体区DR且LOCOS氧化膜2相邻于STI绝缘膜3而围绕STI绝缘膜3。因此，从平视图来看，STI绝缘膜3和LOCOS氧化膜2并排围绕用于漏极的n+型半导体区DR，且STI绝缘膜3位于内侧(即靠近η +型半导体区DR侧)且LOCOS氧化膜2位于外侧(即位于沟道形成区侧，换言之，位于源极区侧)。
[0080]本文说明的LOCOS氧化膜(L0C0S隔离膜)2是通过LOCOS (硅的局部氧化)方法形成的氧化膜(氧化硅膜)。LOCOS方法是在半导体衬底的主表面上形成抗氧化膜(例如氮化硅膜)并热氧化半导体衬底以选择性(局部地)在没有被抗氧化膜覆盖的区域中的半导体衬底的主表面上形成热氧化膜(L0C0S氧化膜)的方法。因此，所形成的热氧化膜为LOCOS氧化膜(L0C0S隔离膜)。
[0081]STI绝缘膜(STI隔离膜)3是通过STI (浅沟槽隔离)方法形成的绝缘膜。STI方法是在半导体衬底的主表面中形成沟槽且随后以绝缘膜填充沟槽的方法。填充沟槽的绝缘膜是STI绝缘膜(STI隔离膜)。
[0082]因此，从平视图来看，沟道形成区以及用于漏极的η+型半导体区DR之间具有LOCOS氧化膜2以及STI绝缘膜3。LOCOS氧化膜2以及STI绝缘膜3下方具有杂质浓度低于η+型半导体区DR的杂质浓度的η -型半导体区NF以及η型半导体区NW。因此，沟道形成区和用于漏极的η+型半导体区DR之间具有杂质浓度低于η +型半导体区DR的杂质浓度的η_型半导体区NF以及η型半导体区丽。沟道形成区以及用于漏极的η +型半导体区DR之间具有η_型半导体区NF以及η型半导体区丽，且η型半导体区丽位于靠近η +型半导体区DR侦U，而η_型半导体区NF位于靠近沟道形成区侧。因此，在LOCOS氧化膜2以及STI绝缘膜3下方延伸的η_型半导体区NF以及η型半导体区NW作为沟道形成区以及用于漏极的η+型半导体区DR之间的导电路径。因此用于漏极的η +型半导体区DR通过LOCOS氧化膜2和STI绝缘膜3下方延伸的η型半导体区NW以及η_型半导体区NF耦合至沟道形成区。
[0083]根据本实施例的附图和说明，LOCOS氧化膜2和STI绝缘膜3彼此毗邻。在另一实施例中，LOCOS氧化膜2和STI绝缘膜3可彼此分离。
[0084]如上所述，栅电极GE经由绝缘膜GI处于半导体衬底SUB的外延层EP上，但是栅电极GE的一部分处于LOCOS氧化膜2上。这意味着栅电极GE作为一个整体，具有经由绝缘膜GI形成在外延层EP上的一部分以及位于LOCOS氧化膜2上的一部分。LOCOS氧化膜2上不需要具有绝缘膜GI，以使得位于LOCOS氧化膜2上的栅电极GE的一部分可毗邻于LOCOS氧化膜2。
[0085]半导体衬底SUB在其主表面上具有作为层间绝缘膜的绝缘膜(层间绝缘膜)IL3，以便以其覆盖栅电极GE。绝缘膜IL3例如由氧化硅膜制成。绝缘膜IL3具有平坦化的上表面。层叠的绝缘膜可用作绝缘膜IL3。例如，通过在氮化硅膜上方层叠氧化硅膜获得的膜可用作绝缘膜IL3，且在这种情况下，氧化硅膜优选形成得比氮化硅膜厚。术语“层叠的绝缘膜”是指由多个绝缘膜组成的层叠膜。
[0086]绝缘膜IL3中具有接触孔(开口部，通孔，过孔)CT且接触孔CT中例如具有例如主要由钨(W)膜组成的导电插塞(用于耦合的掩埋导体，接触插塞)PG。这意味着形成在绝缘膜IL3中的接触孔CT中具有导电插塞PG。插塞PG均为耦合插塞，换言之，接触插塞。填充形成在绝缘膜IL3中的接触孔CT的插塞PG分别位于栅电极GE上，用于漏极的n+型半导体区DR上，用于源极的η+型半导体区SR上以及供电ρ +型半导体区PR上。提供插塞PG，用于在布线Ml和提供在半导体衬底SUB中的各个半导体区(例如η+型半导体区DR，n +型半导体区SR以及ρ+型半导体区PR)或在布线Ml和提供在半导体衬底SUB上的导电构件(例如栅电极)之间的电耦合。
[0087]在插塞PG中，位于栅电极GE上并电耦合至这个栅电极GE的插塞PG将在下文被称为“栅极插塞PGG”。在插塞PG中，位于用于漏极的n+型半导体区DR并电耦合至这种用于漏极的η+型半导体区DR的插塞PG将在下文被称为“漏极插塞PGD”。在这些插塞中，位于用于源极的η+型半导体区SR并电耦合至这种η +型半导体区SR的插塞PG将在下文被称为“源极插塞PGS”。在插塞中，位于供电ρ+型半导体区PR上并电耦合至这种ρ +型半导体区PR的插塞将在下文被称为“电源插塞PGK”。在接触孔CT中，借助漏极插塞PGD填充的接触孔CT将在下文被称为“漏极接触孔CTD”。漏极接触孔CTD位于用于漏极的η+型半导体区上的绝缘膜IL3(层间绝缘膜)中，且漏极接触孔CTD中具有漏极插塞PGD。填充漏极接触孔CTD的漏极插塞P⑶电耦合至用于漏极的n+型半导体区DR。在接触孔CT中，源极插塞PGS填充的接触孔CT将在下文被称为“源极接触孔CTS”。源极接触孔CTS位于用于源极的η+型半导体区SR上的绝缘膜IL3 (层间绝缘膜)中且源极接触孔CTS中具有源极插塞PGS。源极接触孔CTS填充的源极插塞PGS电耦合至用于源极的η+型半导体区SR。
[0088]在图1和2中所示的半导体器件中，η+型半导体区DR，η+型半导体区SR，ρ +型半导体区PR以及栅电极GE上没有金属硅化物层，但是即使在图1和2中所示的半导体器件中，η+型半导体区DR，η +型半导体区SR，ρ +型半导体区PR以及栅电极GE上可具有如后续附图20中所示的金属硅化物层。
[0089]形成在用于漏极的η+型半导体区DR上的漏极插塞P⑶親合至η +型半导体区DR，且因此电耦合至这种η+型半导体区DR。当金属硅化物层(对应于将在下文说明的金属硅化物层SL)形成在用于漏极的η+型半导体区DR上时，漏极插塞P⑶毗邻于η +型半导体区DR上的金属硅化物层(对应于将在下文说明的金属硅化物层SL)且因此通过金属硅化物层电耦合至这种用于漏极的η+型半导体区DR。
[0090]形成在用于源极的η+型半导体区SR上的源极插塞PGS毗邻于η +型半导体区SR，且由此电耦合至这种η+型半导体区SR。当金属硅化物(对应于将在下文说明的金属硅化物层SL)形成在用于源极的η+型半导体区SR上时，源极插塞PGS毗邻于η +型半导体区SR上的金属硅化物层(对应于将在下文说明的金属硅化物层SL)，且因此通过金属硅化物层电耦合至这种用于源极的η+型半导体区SR。
[0091]形成在供电ρ+型半导体区PR上的电源插塞PGK毗邻于ρ +型半导体区PR且因此电耦合这种P+型半导体区PR。当金属硅化物层(对应于将在下文说明的金属硅化物层SL)形成在供电P+型半导体区PR上时，电源插塞PGK毗邻于ρ +型半导体区PR上的金属硅化物层(对应于将在下文说明的金属硅化物层SL)，且因此通过金属硅化物层电耦合至这种供电P+型半导体区PR。
[0092]形成在栅电极GE上的栅极插塞PGG毗邻于栅电极GE且因此电耦合至这种栅电极GE。当金属硅化物层(对应于将在下文说明的金属硅化物层SL)形成在栅电极GE上时，栅极插塞PGG毗邻于栅电极GE上的金属硅化物层(对应于将在下文说明的金属硅化物层SL)且因此通过金属硅化物层电耦合至这种栅电极GE。
[0093]填充插塞PG的绝缘膜IL3具有位于这种绝缘膜上的布线(第一层布线)M1。布线Ml各通过在以插塞PG填充的绝缘膜IL3上形成导电膜并随后图案化导电膜而形成。在这种情况下，布线Ml各由图案化导电膜制成。对于布线Ml来说，例如可适当采用铝布线。在另一实施例中，通过镶嵌方法形成的镶嵌布线(掩埋布线)可用作布线Ml。绝缘膜IL3以及布线Ml上具有另一层间绝缘膜以及布线，但是它们在本文并未示出也未说明。
[0094]在布线Ml中，通过插塞PG (更具体地，栅极插塞PGG)电耦合至栅电极GE的布线Ml以下将被称为“栅极布线M1G”。在布线Ml中，通过插塞PG (更具体地，漏极插塞PGD)电耦合用于漏极的η+型半导体区DR的布线Ml将在下文被称为“漏极布线M1D”。在布线Ml中，通过插塞PG(更具体地，源极插塞PGS)电耦合用于源极的η+型半导体区SR的布线Ml将在下文被称为“源极布线M1S”。栅极布线M1G，漏极布线MlD以及源极布线MlS彼此分离。这意味着:栅极布线MlG以及漏极布线MlD并未通过导体彼此耦合；且栅极布线MlG和源极布线MlS并未通过导体彼此耦合；且源极布线MlS以及漏极布线MlD并未通过导体彼此耦合。
[0095]所需漏电压(漏电位)可从漏极布线MlD通过漏极插塞P⑶提供至用于漏极的η+型半导体区DR。所需栅电极(栅电位)可从栅极布线MlG通过栅极插塞PG提供至栅电极GE。所需源电压(源电位)可从源极布线MlS通过源极插塞PGS提供至用于源极的n+型半导体区SR。
[0096]源极插塞PGS耦合至源极布线MlS且电源插塞PGK也耦合至源极布线M1S。这意味着用于源极的η+型半导体区SR以及供电ρ +型半导体区PR通过插塞PG电耦合至公共源极布线M1S。换言之，用于源极的η+型半导体区SR以及供电ρ +型半导体区PR通过源极插塞PGS、源极布线MlS以及电源插塞PGK彼此电耦合。因此，所需源电压从源极布线MlS通过源极插塞PGS提供至η+型半导体区SR且同时，等于源电压的电压从这种源极布线MlS通过电源插塞PGK提供至ρ+型半导体区PR(以及还提供至ρ型阱PW)。
[0097]以下，将说明当电流施加至LDMOSFET时的操作。将从漏极布线MlD通过漏极插塞PGD提供至用于漏极的n+型半导体区DR的漏电压高于将从源极布线MlS通过源极插塞PGS提供至用于源极的η+型半导体区SR的源电压。预定栅电压(高于阈值电压的电压)从栅极布线MlG通过栅极插塞PGG提供至栅电极GE以将LDMOSFET设定为导通状态。因此LDMOSFET的沟道形成区设定为导通状态(导电状态)，使得能在用于源极的n+型半导体区SR和用于漏极的n+型半导体区DR之间，通过直接位于栅电极GE下方的沟道、η _型半导体区NF以及η型半导体区NW形成区而施加电流。换言之，可通过源极插塞PGS、n+型半导体区SR、沟道形成区、η—型半导体区NF、n型半导体区NW、n +型半导体区DR以及漏极插塞P⑶，在源极布线MlS以及漏极布线MlD之间施加电流(源/漏电流)。
[0098]或者，也可以在半导体衬底SUB的主表面上通过形成多个LDMOSFET基元，即单元LDMOSFET元件且随后将这些单元LDMOSFET元件彼此并联，而形成功率MISFET。
[0099]具体来说，如图3和4中所示，通过在半导体衬底SUB的主表面的LDMOSFET形成区中形成多个单元LDM0SFET6a且随后将这些形成在LDMOSFET形成区中的单元LDM0SFET6a通过布线(任一布线Ml至M4)彼此并联而形成功率MISFET。本文所用的术语“LDMOSFET形成区”是指其中在半导体衬底SUB的主表面中具有构成功率MISFET的多个单元LDM0SFET6a的平面区，且LDMOSFET形成区从平视图来看由元件隔离区4围绕。
[0100]在LDMOSFET形成区中，在X方向上重复如图1至4中所示的单元基元结构(重复单元，单元区)6。单元基元6各具有两个单元基元LDMOSFET (LDMOSFET基元)6a。换言之，单元基元6是将要重复的单元，但是各个单元基元6都由具有相对X方向对称的结构、并且共有作为重掺杂漏极区的n+型半导体区DR的两个单元LDM0SFET6a组成。LDMOSFET是MISFET元件，因此单元LDM0SFET6a可被称为单元MISFET元件。
[0101]在LDMOSFET形成区中，在X方向上重复单元基元6的结构(布局)，通过这样来形成(设置)许多(复数个)单元LDM0SFET6a，且这些许多(复数个)单元LDM0SFET6a通过布线(Ml至M4)或插塞(PG至PG4)彼此并联。这意味着在LDMOSFET形成区中，单元LDM0SFET6a在X方向上重复排列且排列在LDMOSFET形成区中的这些复数个单元LDM0SFET6a通过布线(Ml至M4)或插塞(PG至PG4)彼此并联。
[0102]为了将形成在LDMOSFET形成区中的单元LDM0SFET6a彼此并联，LDMOSFET形成区中的单元LDM0SFET6a的栅电极GE通过栅极插塞PGG和栅极布线MlG或如果需要的话还通过另一布线(M2至M4)彼此电耦合。形成在LDMOSFET形成区中的单元LDM0SFET6a的源极(η+型半导体区SR)通过源极插塞PGS以及源极布线MlS或者如果需要的话的还通过另一布线(M2至Μ4)彼此电耦合。形成在LDMOSFET形 成区中的单元LDM0SFET6a的漏极(n+型半导体区DR)通过漏极插塞P⑶以及漏极布线MlD或者如果需要的话还通过另一布线(M2至M4)彼此电耦合。
[0103]在图3和4中，方向X是沿栅电极GE的栅长度方向的方向且因此为沿沟道长度方向的方向。另一方面，方向Y是与方向X交叉的方向，更具体地，为与方向X正交的方向。
[0104]在各个单元LDM0SFET6a中，栅电极GE在方向Y上延伸。在图4中，在X方向上彼此相邻且共用作为重掺杂漏极区的n+型半导体区DR的一对单元LDM0SFET6a中，在Y方向上延伸且在X方向上彼此相对的两个栅电极GE的端部(Y方向上的端部)通过在X方向上延伸的连结部(该连结部与栅电极GE —体形成)连结，但是它们并非必须彼此耦合。
[0105]在各个单元LDM0SFET6a的漏极侧，n+型半导体区DR(重掺杂漏极区)在Y方向上延伸。
[0106]图3和4示出在各个单元LDM0SFET6a的源极侧，在Y方向上交替设置n+型半导体区SR(源极区)以及ρ+型半导体区PR(电源极区)。在另一实施例中，在各个单元LDM0SFET6a的源极侧，在Y方向上分别延伸n+型半导体区SR(源极区)以及ρ +型半导体区PR(电源极区)。在这种情况下，在Y方向上延伸的η+型半导体区SR(源极区)设置在靠近沟道形成区侧(即靠近栅电极GE侧)。
[0107]<半导体器件的制造步骤>
[0108]以下将参考【附图说明】本实施例的半导体器件的制造步骤。图5至28是本实施例的半导体器件的制造步骤过程中的局部剖面图。图5至28基本上对应于沿C-C线截取的图3和4的剖面图。但是图27和28是示意性示出布线M2至M4以及开口部OPl和0P2，且布线M2至M4以及开口部OPl和0P2的实际布局(平面位置以及平面形状)可能不同于图27和28的布局。
[0109]首先，如图5中所示，提供(制备)半导体衬底SUB。
[0110]半导体衬底SUB具有:衬底本体SB，其为例如由掺杂有诸如硼⑶的ρ型杂质的ρ+型单晶硅制成的半导体衬底(半导体晶片)；以及通过η型掩埋层NB形成在衬底本体SB的主表面上的p—型外延层ΕΡ，且该半导体衬底SUB即为所谓的外延晶片。在半导体衬底SUB中，掩埋层NB位于衬底本体SUB和外延层EP之间。外延层EP为通过外延生长形成的半导体层。外延层EP的杂质浓度低于衬底本体SB的杂质浓度，且外延层EP的电阻率高于衬底本体SB的电阻率。外延层EP和掩埋层NB可被认为是半导体衬底SUB的一部分。
[0111]例如可如下提供半导体衬底SUB。具体来说，首先，提供作为由P+型单晶硅等制成的半导体衬底(半导体晶片)的衬底本体SB。随后，通过将诸如锑(Sb)的η型杂质通过离子注入引入衬底本体SB的表面层部分中且随后通过热处理扩散(热扩散)因此得到的杂质而在衬底本体SB的表面层部分中形成η型半导体层(将作为掩埋层NB的半导体层)。随后，由P—型单晶硅制成的外延层EP形成在衬底本体SB的主表面上，即通过外延生长形成在η型半导体层上。因此，可获得半导体衬底SUB，其具有经由η型半导体层制成的η型掩埋层NB而位于P+型衬底本体SB上的ρ —型外延层EP。
[0112]随后，通过LOCOS方法在半导体衬底SUB的主表面中，即外延层EP的主表面中形成LOCOS氧化膜(L0C0S隔离膜)2。
[0113]更具体地，LOCOS氧化膜2可例如如下形成(图6和7)。
[0114]具体来说，如图6中所示，在半导体衬底SUB的主表面上(即外延层EP的主表面上)形成将要用作抗热氧化膜的氮化硅膜SN之后，通过光刻和蚀刻从其中将要形成LOCOS氧化膜的区域移除氮化硅膜SN。因此，如图6中所示，其中将要形成LOCOS氧化膜的区域中不具有氮化硅膜SN且其中不形成LOCOS氧化膜的区域中具有氮化硅膜SN。随后，执行热氧化以氧化没有被氮化硅膜覆盖的区域(即其中将要形成LOCOS氧化膜的区域)中的半导体衬底SUB的表面(即外延层EP的表面)，以形成由氧化硅制成的LOCOS氧化膜2。在上述热氧化过程中，氮化硅膜SN作为抗热氧化膜。因此，没有形成热氧化膜且因此，LOCOS氧化膜2没有形成在由氮化硅膜SN覆盖的半导体衬底SUB的表面(即外延层EP的表面)的区域中。LOCOS氧化膜2选择性(局部地)形成在没有被氮化硅膜SN覆盖的半导体衬底SUB的表面(即外延层EP的表面)的区域中。随后，通过蚀刻等移除用作抗热氧化膜的氮化硅膜SN以获得如图7中所示的状态。
[0115]随后，如图8中所示，通过离子注入在半导体衬底SUB，更具体地，半导体衬底SUB的外延层EP中分别形成η型半导体区NW，rT型半导体区NF以及ρ型阱。
[0116]可通过离子注入将η型杂质引入半导体衬底SUB的外延层EP中而形成η型半导体区NW。可通过离子注入将η型杂质引入半导体衬底SUB的外延层EP中而形成η_型半导体区NF。可通过离子注入将ρ型杂质引入半导体衬底SUB的外延层EP中而形成ρ型阱PW。
[0117]η型半导体区NW和rT型半导体区NF具有相同导电类型，但是η型半导体区NW的杂质浓度(η型杂质浓度)高于η_型半导体区NF的杂质浓度(η型杂质浓度)。P型阱PW的杂质浓度(P型杂质浓度)高于P—型外延层EP的杂质浓度(ρ型杂质浓度)。
[0118]在η型半导体区NW、η—型半导体区NF以及ρ型阱PW的形成之后，η型半导体区NW被围入η_型半导体区NF中，且η型半导体区NW的底面和侧面相邻(日tt邻)于η _型半导体区NF。另一方面，ρ型阱PW与rT型半导体区NF隔离。
[0119]N型半导体区NW，η—型半导体区NF以及ρ型阱PW通过单独的离子注入形成。N型半导体区丽，n_型半导体区NF以及ρ型阱PW并非必须以上述顺序形成。
[0120]随后，通过STI方法在半导体衬底SUB的主表面中，即外延层EP的主表面中形成STI绝缘膜(STI隔离膜)3。
[0121]更具体地，STI绝缘膜3例如可如下形成(图9至14)。
[0122]如图9中所示，用于栅绝缘膜的绝缘膜GI形成在半导体衬底SUB的主表面上，即外延层EP的表面上。绝缘膜例如由氧化硅膜制成且可通过热氧化方法等形成。当绝缘膜GI通过热氧化方法形成时，绝缘膜GI形成在其中不具有LOCOS氧化膜2的区域中的(包括η型半导体区NW，η—型半导体区NF以及ρ型阱PW的)外延层EP的表面上。
[0123]随后，硅膜PSl形成(沉积)在半导体衬底SUB的主表面上，即绝缘膜GI以及LOCOS氧化膜2上。硅膜PSl由多晶的硅膜(多晶硅膜)制成且可通过CVD(化学气相沉积)等形成。也可通过形成作为硅膜PSI的非晶硅膜且随后执行热处理以将由非晶硅膜制成的硅膜PSl转换成由多晶硅膜制成的硅膜PSl而获得。对于硅膜PSl来说，也可采用通过用离子注入而在膜形成过程中引入杂质或在膜形成之后引入杂质而形成的低阻半导体膜(掺杂多晶硅膜)。
[0124]随后，绝缘膜ILl形成(沉积)在半导体衬底SUB的主表面上，即硅膜PSl上。绝缘膜ILl由氮化硅膜制成且可通过CVD等形成。
[0125]随后，通过光刻在绝缘膜ILl上形成光致抗蚀剂层(光致抗蚀剂图案)RP1。图9示出这个阶段。随后，如图10中所示，借助光致抗蚀剂层RPl作为蚀刻掩膜，蚀刻绝缘膜ILl，硅膜PSl，绝缘膜GI以及外延层EP以形成沟槽TRl。沟槽TRl贯穿绝缘膜ILl、硅膜PSl以及绝缘膜GI，且沟槽TRl的底部位于外延层EP的厚度的中间处。随后，移除光致抗蚀剂层RP1。图10示出这个阶段。
[0126]这里，说明了借助光致抗蚀剂层RPl作为蚀刻掩膜，通过蚀刻绝缘膜LI，硅膜PSl，绝缘膜GI以及外延层EP而形成沟槽TRl。作为另一实施例，也可通过借助光致抗蚀剂层RPl作为蚀刻掩膜而蚀刻绝缘膜ILl，移除光致抗蚀剂层RPl，且随后借助绝缘膜ILl作为蚀刻掩膜(硬掩膜)蚀刻硅膜PSl，绝缘膜GI以及外延层EP而形成沟槽TRl。
[0127]随后，如图11中所示，绝缘膜IL2形成(沉积)在半导体衬底SUB的主表面上，即绝缘膜ILl上，以便填充沟槽TRl。绝缘膜IL2例如由氧化硅膜制成并可通过CVD等形成。这种绝缘膜IL2是用于形成STI绝缘膜3的绝缘膜。
[0128]随后，如图12中所示，通过CMP (化学机械抛光)等移除沟槽TRl外部的绝缘膜IL2。
[0129]随后，如图13中所示，回蚀绝缘膜IL2以移除在平面方向上通过绝缘膜ILl和硅膜PSl的层叠膜夹着的绝缘膜IL2的一部分。例如可通过湿法蚀刻执行这种回蚀。这种回蚀优选在绝缘膜ILl和硅膜PSl比绝缘膜IL2更难蚀刻的条件下(蚀刻条件)执行。换言之，这种回蚀优选在绝缘膜ILl和硅膜PSl的相应的蚀刻速率小于绝缘膜IL2的蚀刻速率的条件下(蚀刻条件)执行。这使得能在这种回蚀步骤中选择性移除在平面方向上由绝缘膜ILl和硅膜PSl的层叠膜夹着的绝缘膜IL2的一部分，同时能抑制或避免绝缘膜ILl和硅膜PSl被蚀刻。在这种回蚀步骤中，掩埋在外延层EP中形成的沟槽TRl中的绝缘膜IL2的一部分被保留而不被移除。因此，在回蚀步骤完成之后，绝缘膜IL2的上表面的高于几乎等于LOCOS氧化膜2的上表面或绝缘膜GI的上表面的高度。
[0130]绝缘膜ILl和绝缘膜IL2分别由不同的绝缘材料制成。这使得能在绝缘膜IL2的回蚀步骤中使绝缘膜ILl的蚀刻速率以及绝缘膜IL2的蚀刻速率不同。此外，在绝缘膜IL2的回蚀步骤中，对于绝缘膜IL2的蚀刻选择性优选高于绝缘膜IL1。有鉴于此，优选采用氮化硅膜作为绝缘膜ILl且氧化硅膜作为绝缘膜IL2。
[0131]随后，如图14中所示，通过蚀刻等移除绝缘膜IL1。
[0132]以此方式，形成由掩埋进外延层EP的沟槽TRl中的绝缘膜IL2制成的STI绝缘膜
3。半导体衬底SUB的外延层EP中形成的沟槽TRl由绝缘膜IL2填充且外延层EP的沟槽TRl中掩埋的绝缘膜IL2作为STI绝缘膜3。STI绝缘膜3的上表面具有几乎等于LOCOS氧化膜2的上表面或绝缘膜GI的上表面的高度。
[0133]用于元件隔离的STI绝缘膜3a可与用于漏极隔离的STI绝缘膜3 —起形成。这意味着STI绝缘膜3a以及STI绝缘膜3在一个步骤中形成。类似于STI绝缘膜3，STI绝缘膜3a也可由形成在半导体衬底SUB中的沟槽TRl中掩埋的绝缘膜IL2制成。STI绝缘膜3a形成在其中将要形成元件隔离区4的区域中。将在下文说明的DTI结构5形成在形成有这种STI绝缘膜3a的位置处。
[0134]以下，如图15中所示，硅膜PS2形成(沉积)在半导体衬底SUB的主表面上，SP夕卜延层EP上，以便以此覆盖LOCOS氧化膜2，STI绝缘膜3和3a以及硅膜PSl。硅膜PS2由多晶硅膜制成且可通过CVD等形成。在膜形成时，在作为硅膜PS2的非晶硅膜形成之后，可执行热处理以将由非晶硅膜制成的硅膜PS2转换成由多晶硅膜制成的硅膜PS2。对于硅膜PS2来说，可采用通过用离子注入在膜形成时引入杂质或在膜形成之后引入杂质而获得的低阻半导体膜(掺杂多晶硅膜)。
[0135]随后，光致抗蚀剂层(光致抗蚀剂图案)RP2通过光刻形成在硅膜PS2上。光致抗蚀剂层RP2形成在将要形成栅电极GE的区域中。图15示出这个阶段。借助这种光致抗蚀剂层RP2作为蚀刻掩膜，随后通过蚀刻(优选干法蚀刻)图案化硅膜PS2以及硅膜PSl以形成如图16中所示的栅电极GE。栅电极GE由图案化的硅膜PSl和PS2制成。换言之，栅电极GE由硅膜PSl以及硅膜PSl上的硅膜PS2的层叠膜制成，且构成栅电极GE的硅膜PSl以及构成栅电极GE的硅膜PS2几乎具有相同平面形状。随后移除光致抗蚀剂层RP2。图16示出这个阶段。
[0136]栅电极GE经由绝缘膜GI形成在半导体衬底SUB上，即外延层EP上。除覆盖有栅电极GE之外的绝缘膜GI的一部分可通过在硅膜PSl和PS2的图案化步骤中执行的干法蚀刻或通过这种干法蚀刻之后通过湿法蚀刻去除。
[0137]栅电极GE经由绝缘膜GI形成在半导体衬底SUB的外延层EP上，但是栅电极GE的一部分处于LOCOS氧化膜2上。这意味着栅电极GE作为一个主体具有经由绝缘膜GI形成在外延层EP上的一部分以及位于LOCOS氧化膜2上的一部分。当形成绝缘膜GI时，绝缘膜GI并非必须形成在LOCOS氧化膜2上，且在这种情况下，位于LOCOS氧化膜2上的栅电极GE的一部分可毗邻于LOCOS氧化膜2。
[0138]随后，如图17中所示，n_型半导体区EXl通过离子注入形成在半导体衬底SUB中，更具体地，形成在半导体衬底SUB的外延层EP的ρ型阱PW中。n_型半导体区EXl例如可借助栅电极GE作为掩膜(离子注入防止掩膜)，通过经过离子注入将诸如砷(As)或磷(P)的η型杂质引入半导体衬底SUB的外延层EP中而形成。在这种离子注入过程中，栅电极GE作为掩膜(离子注入防止掩膜)，因此与栅电极GE的侧壁(源极侧的侧壁)自对准地形成η_型半导体区ΕΧ1。形成η _型半导体区EXl以便其包围在ρ型阱PW中。在用于形成η _型半导体区EXl的离子注入过程中，η—型半导体区EXl可通过将η型杂质注入将要形成η +型半导体区DR的外延层EP的区域中而形成。
[0139]随后，如图18中所示，由绝缘膜制成的侧壁间隔物(侧壁，侧壁绝缘膜)SW分别形成在栅电极GE的侧壁上。侧壁间隔物SW可被认为是侧壁绝缘膜。
[0140]更具体地，侧壁间隔物SW如下形成。首先，在半导体衬底SUB的整个主表面上形成(沉积)用于形成侧壁间隔物SW的绝缘膜以便以其覆盖栅电极GE。这种绝缘膜例如由氧化硅膜或氮化硅膜或其层叠膜制成且可通过CVD等形成。随后，通过各向异性蚀刻回蚀所得的绝缘膜。因此，这种绝缘膜(即用于形成侧壁间隔物SW的绝缘膜)保持对于作为侧壁间隔物SW的栅电极GE的侧壁的选择性。
[0141]随后，η+型半导体区SR，η +型半导体区DR以及ρ +型半导体区PR通过离子注入等形成在半导体衬底SUB中，更具体地，形成在半导体衬底SUB的外延层EP中。
[0142]η+型半导体区SR例如可通过将诸如砷(As)或磷(P)的η型杂质通过离子注入引入外延层EP的ρ型阱PW的上部而形成。在用于形成η+型半导体区SR的离子注入中，栅电极GE及其侧壁上的侧壁间隔物SW作为掩膜(离子注入防止掩膜)，以便η+型半导体区SR以与栅电极GE的侧壁上的侧壁间隔物SW自对准的方式形成。形成η+型半导体区SR以便包围进P型阱PW中。η+型半导体区SR具有高于η _型半导体区EXl的杂质浓度(η型杂质浓度)以及大于其的深度，但是其具有小于P型阱PW的深度。η+型半导体区SR可通过将诸如砷(As)或磷(P)的η型杂质通过离子注入引入外延层EP的η型半导体区NW的上部而形成。P+型半导体区PR可通过将诸如硼(B)的ρ型杂质通过离子注入引入外延层EP的P型阱PW的上部而形成。形成ρ+型半导体区PR以便包围进ρ型阱PW，但是ρ +型半导体区PR以及η+型半导体区SR从平视图来看分别形成在彼此不同的区域中。ρ +型半导体区PR以及η+型半导体区SR可彼此毗邻，但是它们也可以通过ρ型阱PW彼此分离。ρ +型半导体区PR具有高于P型 阱PW的杂质浓度(η型杂质浓度)以及大于其的深度。
[0143]图18示出穿过η+型半导体区SR但未穿过ρ +型半导体区PR的截面，因此图18没有示出ρ+型半导体区PR。如图2中的穿过ρ +型半导体区PR的截面示出ρ +型半导体区PR。
[0144]η+型半导体区SR以及η +型半导体区DR具有相同导电性，因此它们可通过相同的离子注入步骤形成，但是也可通过分别不同的离子注入步骤形成。ρ+型半导体区PR具有不同于η+型半导体区SR以及η+型半导体区DR的导电类型，因此其通过不同于用于形成η+型半导体区SR以及η+型半导体区DR的离子注入步骤形成。
[0145]通过用于形成η+型半导体区DR的离子注入，从平视图来看，η型杂质以高浓度注入与其中具有η_型半导体区ΕΧ2的区域相同的平面区域。当形成η +型半导体区DR时，其中具有η_型半导体区EX2的区域变成η +型半导体区DR的一部分。η +型半导体区DR的杂质浓度(η型杂质浓度)高于rT型半导体区ΕΧ2的杂质浓度(η型杂质浓度)。η +型半导体区DR的深度大于n_型半导体区EX2的深度。
[0146]n+型半导体区SR以及η _型半导体区EX2构成LDD结构的源极区。当形成η _型半导体区ΕΧ2时，η+型半导体区SR的形成允许具有杂质浓度低于η +型半导体区SR的η _型半导体区EXl插入于η+型半导体区SR和沟道形成区之间，且η _型半导体区EXl位于侧壁间隔物SW下方。
[0147]η_型半导体区EXl或η _型半导体区ΕΧ2的形成不总是必需的。因此，在图19之后，未示出η—型半导体区ΕΧ1。或者，η—型半导体区EXl可被认为是作为源极区的η +型半导体区SR的一部分。图1涵盖形成rT型半导体区EXl的情况，即用于源极的η +型半导体区SR包含η_型半导体区EXl。
[0148]随后，执行作为活化所引入(注入)杂质的热处理的活化退火。
[0149]随后，形成金属娃化物层SL。具体来说，可如下形成金属娃化物层SL。
[0150]首先，如图19中所示，金属膜ME形成(沉积)在包括了 η+型半导体区DR，n+型半导体区SR，ρ+型半导体区PR以及栅电极GE的上表面(表面)的半导体衬底SUB的整个主表面上，以便以其覆盖栅电极GE和侧壁间隔物SW。金属膜ME可以是单金属膜(纯金属膜)或合金膜，优选钴(Co)膜，镍(Ni)膜或镍铂合金膜。金属膜ME可通过溅射等形成。随后，对半导体衬底SUB进行热处理以致使引起在金属膜ME以及各个n+型半导体区DR，η +型半导体区SR，P+型半导体区PR以及栅电极GE的上层部(表面层部)之间的反应。因此，如图20中所示，金属硅化物层SL形成在各个η+型半导体区DR，η +型半导体区SR，ρ +型半导体区PR以及栅电极GE的上部(上表面，表面，上层部)上。金属硅化物层SL例如可以是硅化钴层(当金属膜ME是钴膜时)，硅化镍层(当金属膜ME是镍膜时)，或添加铂的硅化镍层(当金属膜ME是镍铂合金膜时)。添加铂的硅化镍层是添加铂的镍硅化物层，即含有铂的硅化镍层且其也可被称为“镍铂硅化物层”。随后，通过湿法蚀刻等移除金属膜ME的未反应部分。图20示出这个阶段。金属膜ME的未反应部分的移除之后可进行热处理。
[0151]因此，通过执行所谓的salicide(自对准娃化)工艺，金属娃化物层SL形成在n+型半导体区DR，n+型半导体区SR，ρ +型半导体区PR以及栅电极GE的上部上，由此可降低扩散电阻或接触电阻。通过采用自对准硅化物工艺，金属硅化物层SL可以自对准方式形成在各个η+型半导体区DR，n +型半导体区SR，ρ +型半导体区PR以及栅电极GE上。注意到可省略金属娃化物层SL的形成。
[0152]而且在图1和2中，如图20中所示，金属硅化物层SL可形成在η+型半导体区DR，η+型半导体区SR，ρ +型半导体区PR以及栅电极GE的上部上。
[0153]随后，如图21中所示，作为层间绝缘膜的绝缘膜IL3形成在半导体衬底SUB的主表面(整个主表面)上。绝缘膜IL3例如由氧化硅膜制成且可通过CVD等形成。对于绝缘膜IL3来说，可采用层叠绝缘膜。绝缘膜IL3可例如在绝缘膜IL3形成之后通过借助CMP对绝缘膜IL3的顶面进行抛光而具有改善的平坦性。
[0154]随后，如图22中所示，形成沟槽TR2。这种沟槽TR2形成从平视图来看与STI绝缘膜3a重叠的位置处。其贯穿绝缘膜IL3，STI绝缘膜3a，外延层EP以及掩埋层NB并到达衬底本体SB。这意味着沟槽TR2的底部位于衬底本体SB的厚度的中间位置。沟槽TR2例如可通过借助光刻在绝缘膜IL3上形成光致抗蚀剂层(未示出)，且随后借助这种光致抗蚀剂层作为蚀刻掩膜，蚀刻绝缘膜IL3、STI绝缘膜3a以及半导体衬底SUB而形成。随后，移除光致抗蚀剂层。
[0155]随后，如图23中所示，绝缘膜IL4形成在半导体衬底SUB的主表面，即绝缘膜IL3上以及也形成在沟槽TR2中。绝缘膜IL4由氧化硅膜制成。将绝缘膜IL4形成为以使得没有以绝缘膜IL4完全填充沟槽TR2，更具体地，将其形成在沟槽TR2中以便在填充沟槽TR2的绝缘膜IL4中形成空腔(凹陷，空隙，空间)KG。空腔KG是在绝缘膜IL4中不具有绝缘膜IL4的材料的空间(封闭空间)，且空腔KG由构成绝缘膜IL4的绝缘材料围绕。
[0156]随后，通过CMP抛光绝缘膜IL4以移除沟槽TR2外部的绝缘膜IL4并保留沟槽TR2中的绝缘膜IL4。通过沟槽TR2中的绝缘膜IL4以及空腔KG，形成了 DTI (深沟槽隔离)结构5。图23示出这个阶段。
[0157]在图23中，执行通过CMP的抛光直至暴露绝缘膜IL3，并且完全移除在沟槽TR2外部的绝缘膜IL4。在另一实施例中，可在暴露绝缘膜IL3之前结束绝缘膜IL4的抛光。在这种情况下，绝缘膜IL4保留在绝缘膜IL3上形成的层中，甚至在沟槽TR2的外部。
[0158]在半导体衬底SUB中，可形成DTI结构5以便围绕其中具有多个LDMOSFET基元(对应于上述单元LDM0SFET6a)的平面区(LDMOSFET形成区)的外周。这意味着图3和4中所示的元件隔离区4可通过DTI结构5形成。这致使完成了 LDMOSFET形成区与另一区域的电隔离。
[0159]随后，如图24中所示，接触孔CT形成在绝缘膜IL3中。接触孔CT例如可通过借助光刻在绝缘膜IL3上形成光致抗蚀剂层(未示出)且以这种光致抗蚀剂层作为蚀刻掩膜，干法蚀刻绝缘膜IL3而形成。接触孔CT贯穿绝缘膜IL3。
[0160]随后，如图25中所示，例如由钨(W)制成的导电插塞PG形成为接触孔CT中的耦合导体部。
[0161]例如如下形成插塞PG。首先，阻挡导体膜形成在绝缘膜IL3上以及也形成在接触孔CT(其底部和侧壁上)中。阻挡导体膜例如由钛膜或氮化钛膜或其层叠膜制成。随后，由钨膜等制成的主导体膜形成在阻挡导体膜上以便填充接触孔CT。随后，通过CMP或回蚀移除接触孔CT外部的主导体膜的不需要的部分以及阻挡导体膜，以形成由已经埋入并保留在接触孔CT中的主导体膜以及阻挡导体膜制成的插塞PG。为简化附图，构成插塞PG的阻挡导体膜以及主导体膜在图25中示出为一个整体。
[0162]接触孔CT以及其中形成的插塞PG分别形成在n+型半导体区DR，η +型半导体区SR，ρ+型半导体区PR以及栅电极GE上。η +型半导体区DR上的金属硅化物层SL从形成在η+型半导体区DR上的接触孔CT的底部暴露，且埋入接触孔CT的漏极插塞P⑶毗邻于并电耦合至η+型半导体区DR上的金属硅化物层SL，由此其电耦合至η +型半导体区DR。η +型半导体区SR上的金属硅化物层SL从形成在η+型半导体区SR上的接触孔CT的底部暴露，且埋入接触孔CT的源极插塞PGS毗邻于并电耦合至η+型半导体区SR上的金属硅化物层SL，由此其电耦合至η+型半导体区SR。ρ +型半导体区SR上的金属硅化物层SL从形成在ρ +型半导体区SR上的接触孔CT的底部暴露，且埋入接触孔CT的电源插塞PGK毗邻于并电耦合至ρ+型半导体区SR上的金属硅化物层SL，由此其电耦合至ρ +型半导体区SR。栅电极GE上的金属硅化物层SL从形成在栅电极GE行的接触孔CT的底部暴露，且埋入接触孔CT的栅极插塞PGS毗邻于并电耦合至栅电极GE上的金属硅化物层SL，由此其电耦合至栅电极GE0
[0163]随后，如图26中所示，作为第一层布线的布线Ml形成在填充有插塞PG的绝缘膜IL3 上。
[0164]布线Ml例如可如下形成。具体来说，首先，由阻挡导体膜、主导体膜以及阻挡导体膜组成并通过以所述顺序彼此层叠而获得的层叠导电膜形成在填充有插塞PG的绝缘膜IL3上。阻挡导体膜例如由钛膜或氮化钛膜或其层叠膜制成，且主导体膜例如由主要由铝组成的导体膜(铝膜或铝合金膜)制成。随后通过光刻并干法蚀刻来图案化层叠导电膜以形成由图案化的层叠导电膜制成的布线Ml。在图26中，布线Ml的阻挡导体膜以及主导体膜示出为一个整体以便简化附图。布线Ml通过插塞PG电耦合至n+型半导体区DR，n +型半导体区SR，ρ+型半导体区PR，栅电极GE等。
[0165]随后，如图27中所示，作为层间绝缘膜的绝缘膜IL5形成在绝缘膜IL3上以便覆盖布线Ml。绝缘膜IL5例如由氧化硅膜制成且可通过CVD等形成。层叠绝缘膜可用作绝缘膜IL5。在绝缘膜IL5形成之后，可通过CMP抛光绝缘膜IL5的上表面以提高绝缘膜IL5的平坦性。
[0166]随后，通孔(开口部，穿孔)形成在绝缘膜IL5中。通孔例如可通过借助光刻以形成在绝缘膜IL5上的光致抗蚀剂层(未示出)作为蚀刻掩膜来干法蚀刻绝缘膜IL5而形成。布线Ml的上表面从形成在绝缘膜IL5中的通孔的底部暴露。
[0167]随后，作为耦合导体部的导电插塞PG2形成在绝缘膜IL5中形成的通孔中。插塞PG2可以与插塞PG类似的方式形成。
[0168]随后，作为第二层布线的布线M2形成在填充有插塞PG2的绝缘膜IL5上。布线M2可以与布线Ml类似的方式形成。
[0169]插塞PG2在其底面毗邻于并电耦合至布线Ml，且在其顶面毗邻于并电耦合至布线M2 ο因此布线M2通过插塞PG2电耦合至布线Ml。
[0170]随后，作为层间绝缘膜的绝缘膜IL6形成在绝缘膜IL5上以便覆盖布线M2。绝缘膜IL6可例如在绝缘膜IL6形成之后通过CMP等抛光绝缘膜IL6的顶面而具有提高的平坦性。
[0171]随后，通孔形成在绝缘膜IL6中。绝缘膜IL6中的通孔可以与绝缘膜IL5中的通孔类似的方式形成。布线M2的上表面从绝缘膜IL6中的通孔的底部暴露。
[0172]随后，在绝缘膜IL6中形成的通孔中，形成作为耦合导体部的导电插塞PG3。插塞PG3可以与插塞PG2类似的方式形成。
[0173]随后，布线M3，即第三层布线形成在填充有插塞PG3的绝缘膜IL6上。布线M3可以与布线M2类似的方式形成。
[0174]插塞PG3在其底面毗邻于并电耦合至布线M2，且在其顶面毗邻于并电耦合至布线M3 ο因此布线M3通过插塞PG3电耦合至布线M2。
[0175]随后，作为层间绝缘膜的绝缘膜IL7形成在绝缘膜IL6上以便覆盖布线M3。在绝缘膜IL7形成之后，通过CMP等抛光绝缘膜IL7的顶面以提高绝缘膜IL7的平坦性。
[0176]随后，通孔形成在绝缘膜IL7中。绝缘膜IL7中的通孔可以与绝缘膜IL6中的通孔类似的方式形成。布线M3的上表面从绝缘膜IL7中的通孔的底部暴露。
[0177]随后，作为耦合导体部的导电插塞PG4形成在绝缘膜IL7中形成的通孔中。插塞PG4可以与插塞PG3类似的方式形成。
[0178]随后，布线M4，即第四层布线形成在填充有插塞PG4的绝缘膜IL7上。布线M4可以与布线M3类似的方式形成。
[0179]插塞PG4在其底面毗邻于并电耦合至布线M3，且在其顶面毗邻于并电耦合至布线M4。因此布线M4通过插塞PG4电耦合至布线M3。
[0180]随后，如图28中所示，在作为保护膜的由氮化硅膜等制成的绝缘膜IL8形成在绝缘膜IL7上之后，通过光刻和蚀刻在绝缘膜IL8中形成暴露布线M4 —部分的开口部OPl。随后，在绝缘膜IL8上以及也在开口部OPl中施加(形成)由聚酰亚胺膜等制成的光敏树脂膜IL9，随后对树脂膜IL9进行曝光和显影以在树脂膜IL9中形成开口部0P2。从平视图来看，树脂膜IL9中的开口部0P2包括绝缘膜IL8的开口部OPl。因此从树脂膜IL9中的开口部0P2暴露出布线M4的一部分，以及从树脂膜IL9中的开口部0P2所暴露出的布线M4构成作为外部耦合端子的键合焊盘(焊盘电极)。
[0181]如上所述，制成本实施例的半导体器件。随后执行切割步骤以将半导体衬底SUB分离成独立的小片。
[0182]已经说明了四层布线层(布线层Ml至M4)的形成，但是可改变所形成的布线层的数量。
[0183]插塞PG和布线Ml可形成为一个整体。在这种情况下，漏极插塞P⑶以及漏极布线MlD形成为一个整体；栅极插塞PGG以及栅极布线MlG形成为一个整体；以及源极插塞PGS以及电源插塞PGK以及源极布线MlS形成为一个整体。插塞PG2以及布线M2可形成为一个整体；插塞PG3以及布线M3可形成为一个整体；以及插塞PG4以及布线M4可形成为一个整体。
[0184]在上述说明中，布线Ml至M4通过图案化布线导电膜而形成，但是布线Ml至M4以及插塞PG2至PG4中任一个都可通过镶嵌工艺形成。对于镶嵌工艺来说，可采用单镶嵌工艺或双镶嵌工艺。
[0185]〈研宄实例〉
[0186]以下将参考图29至32说明本发明人研宄的实例。
[0187]图29是本发明人研宄的第一研宄实例的半导体器件的局部剖面图且图30是第一研宄实例的半导体器件的局部平面图。沿图30的线D-D截取的剖面图基本上对应于图29。图31是本发明人研宄的第二研宄实例的半导体器件的局部剖面图，且图32是第二研宄实例的半导体器件的局部平面图。沿图32的线E-E截取的剖面图基本上对应于图31。图29和31是对应于图1的剖面图，且图30和32是对应于图4的平面图。图30和32是平面图，但是为了有助于理解，LOCOS氧化膜102，STI绝缘膜103以及元件隔离区4以斜纹线被阴影化且栅电极以虚线被阴影化。
[0188]在图29和30中所示的第一研宄实例的半导体器件中，在沟道形成区以及用于漏极的n+型半导体区DR之间，半导体衬底SUB的主表面中具有STI绝缘膜103且没有LOCOS氧化膜形成在其中。另一方面，在图31和32中所示的第二研宄实例的半导体器件中，在沟道形成区以及用于漏极的η+型半导体区DR之间，半导体衬底SUB的主表面中具有MOCOS氧化膜102但没有STI绝缘膜形成在其中。
[0189]这意味着在图29和30中所示的第一研宄实例的半导体器件中，STI绝缘膜103替代图1至4中所示的本实施例的半导体器件中的LOCOS氧化膜2和STI绝缘膜3的整体。在图31和32中所示的第二研宄实例的半导体器件中，LOCOS氧化膜102替代图1至4中所示的本实施例的半导体器件中的LOCOS氧化膜2和STI绝缘膜3的整体。
[0190]换言之，图1至4 中所示的本实施例的半导体器件同时采用LOCOS氧化物2以及STI绝缘膜3用于漏极隔离；图29和30中所示的第一研宄实例的半导体器件不采用LOCOS氧化膜而仅采用STI绝缘膜103用于漏极隔离；且图31和32中所示的第二研宄实例的半导体器件不采用STI绝缘膜而采用LOCOS氧化膜102用于漏极隔离。
[0191]在图29和30中所示的第一研宄实例中，在沟道形成区以及用于漏极的n+型半导体区DR之间，半导体衬底SUB的主表面中具有STI绝缘膜103。这使得能通过STI绝缘膜103将用于漏极的n+型半导体区DR与沟道形成区隔离，因此由此获得的LDMOSFET可具有提高的击穿电压(漏极击穿电压)。
[0192]但是通过本发明人的研宄已经揭示图29和30中所示的第一研宄实例的半导体器件具有如下问题。
[0193]具体来说，STI绝缘膜103在其下表面端部具有拐角，且拐角可能变得尖锐。这反映出通过STI方法的STI绝缘膜103的形成，换言之，通过以绝缘膜填充形成在半导体衬底SUB的主表面中的沟槽的STI绝缘膜103的形成。电场可能聚集在STI绝缘膜103的下表面端部TBl上。在图20和30中所示的第一研宄实例中，STI绝缘膜103的下表面端部TBl也存在于沟道形成区侧。在STI绝缘膜103的下表面侧端部TBl中，沟道形成区侧的下表面端部TBl以TBla标注且将在下文被称为“下表面端部TBla”，而用于漏极的n+型半导体区DR侧的下表面端部TBl以TBlb标注且将在下文被称为“下表面端部TBlb”。
[0194]由于电场聚集至STI绝缘膜103的下表面端部TBla，产生热载流子(碰撞离子)且所产生的热载流子会注入栅电极GE下的栅绝缘膜(即栅电极GE和沟道形成区之间的绝缘膜GI)。当LDMOSFET是ρ沟道型MISFET时，这些热载流子是电子，而当LDMOSFET是η沟道型MISFET时，这些热载流子是空穴。注入栅绝缘膜的热载流子会劣化栅绝缘膜且由此劣化栅绝缘膜的可靠性。因此，由此获得半导体器件不可避免地具有劣化的可靠性。此夕卜，半导体器件具有劣化的性能。由于热载流子注入其中而导致的栅绝缘膜的劣化会发生在LDMOSFET是η沟道型MISFET时或其为ρ沟道型MISFET时，但是在LDMOSFET是ρ沟道型MISFET时的劣化特别严重。
[0195]在图29和30中所示的第一研宄实例中，STI绝缘膜103在用于漏极的η+型半导体区DR侧也具有下表面端部TBl (即下表面端部TBlb)。即使在电场聚集至这种下表面端部TBlb且产生热载流子(碰撞离子)时，这种下表面端部TBlb也远离栅电极GE下的栅绝缘膜，因此产生在下表面端部TBlb处的热载流子没有注入栅绝缘膜且不会导致栅绝缘膜的劣化。
[0196]因此栅绝缘膜的劣化不由用于漏极的η+型半导体区DR侧的STI绝缘膜103的尖锐下端部TBlb引起，而是由沟道形成区侧的STI绝缘膜103的尖锐下表面端部TBla引起。
[0197]另一方面，在图31和32中所示的第二研宄实例中，L0C0S氧化膜102的下表面端部ΤΒ2不是尖锐的而是圆弧的。简言之，L0C0S氧化膜102的下表面端部ΤΒ2具有圆弧形状。其具有这种形状是因为L0C0S氧化膜102通过L0C0S方法形成，更具体地，L0C0S氧化膜102通过局部氧化(热氧化)半导体衬底SUB的主表面而形成。因此，与图29和30中所示的第一研宄实例中的STI绝缘膜103的下表面端部TBl处相比，图31和32中所示的第二研宄实例的LOCOS氧化膜102的下表面端部TB2处产生更少的电场聚集。
[0198]在图31和32中所示的第二研宄实例中，电场聚集较少可能发生在LOCOS氧化膜102的下表面端部TB2处，且热载流子(碰撞离子)的产生较少可能发生在LOCOS氧化膜102的下表面端部TB2处。因此，不太可能发生已经产生在LOCOS氧化膜102的下表面端部TB2处的热载流子不可避免地注入栅电极GE下的栅绝缘膜(绝缘膜GI)的趋势。虽然担心栅绝缘膜由于图29和30中所示的第一研宄实例中的STI绝缘膜103的下表面端部TBal处的电场浓度而产生热载流子而劣化，但是这种担心可通过采用图31和32中所示的第二研宄实例的LOCOS氧化膜102替代STI绝缘膜103而得到解决。
[0199]但是，通过本发明人的研宄已经揭示图31和32中所示的第二研宄实例的半导体器件具有如下问题。
[0200]在图31和32中所示的第二研宄实例的半导体器件中，LOCOS氧化膜102的上表面端部TB3可能具有鸟嘴形状。这可归因于采用LOCOS方法用于LOCOS氧化膜102的形成，更具体地，通过局部氧化(热氧化)半导体衬底SUB的主表面而形成LOCOS氧化膜102。在接触孔CT的形成过程中，具有鸟嘴形状的LOCOS氧化膜102的上表面端部TB3会阻碍漏极接触孔CTD的平滑开口。当LOCOS氧化膜102的上表面端部TB3具有鸟嘴形状且鸟嘴形状的氧化膜部分与漏极接触孔CTD的形成位置重叠时，鸟嘴形状的氧化膜部分可能会残留在漏极接触孔CTD的底部。
[0201]漏极接触孔CTD的底部的剩余的鸟嘴形状的氧化膜部分会阻碍用于漏极的n+型半导体区DR(或者n+型半导体区DR上的金属硅化物层SL)从漏极接触孔CTD成功暴露，且因此会致使漏极插塞PGD和用于漏极的η+型半导体区DR之间的耦合失效。这不可避免地导致半导体器件的生产良率的降低。为了避免这种情况，漏极接触孔CTD的形成位置(漏极插塞PGD的形成位置)应当与LOCOS氧化膜102的上表面端部ΤΒ3充分分离。当漏极接触孔CTD的形成位置与LOCOS氧化膜102的上表面端部ΤΒ3充分分离时，即使LOCOS氧化膜102的上表面端部ΤΒ3具有鸟嘴形状，鸟嘴形状的氧化膜部分也不会与漏极接触孔CTD的形成位置重叠，且使得漏极接触孔CTD的形成不会存在问题。但是漏极接触孔CTD的形成位置与LOCOS氧化膜102的上表面端部ΤΒ3充分隔离会增大用于漏极的η+型半导体区DR的平面尺寸，且因此增大半导体器件的尺寸(面积)。换言之，漏极接触孔CTD的形成位置与LOCOS氧化膜102的上表面端部ΤΒ3充分隔离增加了图32中所示的用于漏极的η+型半导体区DR的尺寸LI，且因此增大了半导体器件的尺寸(面积)。用于漏极的η+型半导体区DR的这种尺寸LI对应于X方向(沿栅电极GE的栅极长度方向的方向)上的η+型半导体区DR的尺寸。
[0202]在图31和32中所示的第二研宄实例的半导体器件中，因为LOCOS氧化膜102的上表面端部ΤΒ3具有鸟嘴形状，因此用于漏极的η+型半导体区DR的尺寸LI的降低会致使漏极插塞PGD和用于漏极的η+型半导体区DR之间的耦合失效。另一方面，虽然可避免漏极插塞PGD和用于漏极的η+型半导体区DR之间的耦合失效，但是用于漏极的η +型半导体区DR的尺寸LI的增大会增大半导体器件的尺寸(面积)。
[0203]<主要特征和优点>
[0204]本实施例的半导体器件具有:半导体衬底SUB ;形成在半导体衬底SUB的表面层部分中同时彼此分离的用于源极的η+型半导体区SR以及用于漏极的η +型半导体区DR ;以及在用于源极的n+型半导体区SR以及用于漏极的η +型半导体区DR之间经由栅绝缘膜(绝缘膜GI)形成在半导体衬底SUB的主表面上的栅电极GE。本实施例的半导体器件进一步具有在栅电极GE下方的沟道形成区以及用于漏极的η+型半导体区DR之间的形成在半导体衬底SUB的主表面中的LOCOS氧化膜2以及STI绝缘膜3。在LOCOS氧化膜2以及STI绝缘膜3中，LOCOS氧化膜2位于沟道形成区侧，且STI绝缘膜3位于用于漏极的η+型半导体区DR侧。
[0205]本实施例的半导体器件的一个主要特征在于其具有沟道形成区和用于漏极的η+型半导体区DR之间的半导体衬底SUB的主表面中的LOCOS氧化膜2以及STI绝缘膜3。本实施例的半导体器件的另一主要特征在于，LOCOS氧化膜2和STI绝缘膜3中，LOCOS氧化膜2位于沟道形成区侧且STI绝缘膜3位于用于漏极的η+型半导体区DR侧。
[0206]简言之，本实施例的半导体器件采用LOCOS氧化膜2以及用于漏极隔离的STI绝缘膜3，且同时具有沟道形成区侧的LOCOS氧化膜2以及用于漏极的η+型半导体区DR侧的STI绝缘膜3。
[0207]本实施例的半导体器件在沟道形成区和用于漏极的η+型半导体区DR之间的半导体衬底SUB的主表面中具有LOCOS氧化膜2以及STI绝缘膜3。这使得能通过LOCOS氧化膜2以及STI绝缘膜3而在用于漏极的η+型半导体区DR以及沟道形成区之间进行隔离(分离)，由此获得具有提高了击穿电压(漏极击穿电压)的LDMOSFET。
[0208]本实施例的半导体器件的重点是在沟道形成区以及用于漏极的η+型半导体区DR之间的半导体衬底SUB的主表面中形成LOCOS氧化膜2以及STI绝缘膜3这两者，而不是形成其中一个；且LOCOS氧化膜2位于沟道形成区侧，且STI绝缘膜3位于用于漏极的η+型半导体区DR侧。以下是其原因。
[0209]如上所述，在图29和30中所示的第一研宄实例中，STI绝缘膜103具有沟道形成区侧的下表面端部TBla。在这个第一研宄实例中，当STI绝缘膜103的下表面端部TBla处发生电场聚集且产生热载流子时，热载流子不可避免地注入栅电极GE下的栅绝缘膜(即注入栅电极GE和沟道形成区之间的绝缘膜GI)，这会致使栅绝缘膜的劣化。
[0210]另一方面，在本实施例中，LOCOS氧化膜2以及绝缘膜3形成在沟道形成区以及用于漏极的n+型半导体区DR之间的半导体衬底SUB的主表面中；且LOCOS氧化膜2和STI绝缘膜3中，LOCOS氧化膜2位于沟道形成区侧，且STI绝缘膜3位于用于漏极的n+型半导体区DR侧。因此在本实施例中，不是STI绝缘膜3的下表面端部而是LOCOS氧化膜2的下表面端部TB5存在于沟道形成区侧。类似于图31和32中所示的第二研宄实例中的LOCOS氧化膜102的下表面端部TB2，LOCOS氧化膜2的下表面端部TB5不是尖锐而是圆弧形的。简言之，LOCOS氧化膜2的下表面端部TB5是圆弧形的。其具有这种形状是因为LOCOS氧化膜2通过LOCOS方法形成，更具体地，LOCOS氧化膜2通过局部氧化(热氧化)半导体衬底SUB的主表面而形成。与图29和30中所示的第一研宄实例中的在STI绝缘膜103的下表面端部TBl处相比，电场聚集不太可能发生在本实施例的LOCOS氧化膜2的下表面端部TB5 处。
[0211]因为在本实施例中，电场聚集不太可能发生在LOCOS氧化膜2的下表面端部TB5处，因此热载流子(碰撞离子)不太可能产生在LOCOS氧化膜2的下表面端部TB5。因此，很难发生产生在LOCOS氧化膜2的下表面端部TB5的热载流子注入栅电极GE下的栅绝缘膜(即注入栅电极GE和沟道形成区之间的绝缘膜GI)的现象。在图29和30中所示的第一研宄实例中，担心栅绝缘膜由于其中注入由STI绝缘膜103的下表面端部TBla的电场浓度产生的热载流子而劣化的现象，但是本实施例中可消除这种担心。因此，在本实施例中，可克服图29和30中所示的第一研宄实例的问题。
[0212]在本实施例中，STI绝缘膜3存在于用于漏极的n+型半导体区DR侧且这种STI绝缘膜3的下表面端部TB4可能变成尖锐的。这种形状可归因于利用STI方法用于STI绝缘膜3的形成，更具体地，通过以绝缘膜填充形成在半导体衬底SUB的主表面中的沟槽而形成STI绝缘膜3。STI绝缘膜3的下表面端部TB4可能变得比LOCOS氧化膜2的下表面端部TB5更尖锐。换言之，LOCOS氧化膜2的下表面端部TB5可能变得比STI绝缘膜3的下表面端部TB4更圆。STI绝缘膜3以对应于LOCOS氧化膜2的距离与沟道形成区相分离，以使得STI绝缘膜3的下表面端部(TB4)以对应于LOCOS氧化膜2的距离与栅电极GE下的栅绝缘膜(即栅电极GE和沟道形成区之间的绝缘膜GI)相分离。即使电场聚集发生在STI绝缘膜3的下表面端部(TB4)且产生热载流子(碰撞离子)，产生在STI绝缘膜3的下表面端部(TB4)的热载流子也不会注入栅绝缘膜，且因此不会劣化栅绝缘膜。
[0213]因此，在本实施例中，可防止由于热载流子注入其中而造成的栅绝缘膜的劣化现象，因此由此获得的半导体器件可具有提高的可靠性，且同时可具有提高的性能。
[0214]在本实施例中，LOCOS氧化膜2以及STI绝缘膜3形成在沟道形成区和用于漏极的n+型半导体区DR之间的半导体衬底SUB的主表面中；且在LOCOS氧化膜2和STI绝缘膜3中，LOCOS氧化膜2位于沟道形成区侧且STI绝缘膜3位于用于漏极的n+型半导体区DR侧。因此，在本实施例中，不是LOCOS氧化膜2而是STI绝缘膜3位于用于漏极的n+型半导体区DR侧。不是LOCOS氧化膜2的上表面端部而是STI绝缘膜3的上表面端部TB6相邻于用于漏极的n+型半导体区DR。
[0215]与LOCOS氧化膜不同，STI绝缘膜3不太可能在其上表面端部具有鸟嘴形状。更具体地，LOCOS氧化膜可能在其上表面端部具有鸟嘴形状，而STI绝缘膜不太可能在其上表面端部具有鸟嘴形状，因为STI绝缘膜通过STI方法形成，更具体地，通过以绝缘膜填充形成在半导体衬底的主表面中的沟槽形成。
[0216]因此，相邻于用于漏极的n+型半导体区DR的STI绝缘膜3的上表面端部ΤΒ6不太可能具有鸟嘴形状。在本实施例中，在漏极接触孔CTD的形成过程中，因此能避免鸟嘴形状的氧化膜部分与漏极接触孔CTD的形成位置重叠并由此抑制漏极接触孔CTD的开口的现象的发生。
[0217]在图31和32中所示的第二研宄实例中，因为LOCOS氧化膜102的上表面端部ΤΒ3具有鸟嘴形状，因此鸟嘴形状的氧化膜部分可能会与漏极接触孔CTD的形成位置重叠且抑制漏极接触孔CTD的开口。另一方面，在本实施例中，不是LOCOS氧化膜2而是STI绝缘膜3位于用于漏极的η+型半导体区DR侧，使得可消除这种担心。
[0218]因此，在本实施例中，可避免发生在形成在漏极接触孔CTD的漏极插塞P⑶以及用于漏极的η+型半导体区DR之间的耦合失效。由此获得的半导体器件因此具有提高的可靠性。此外，可提高半导体器件的生产良率。
[0219]在本实施例中，不是LOCOS氧化膜2而是STI绝缘膜3位于用于漏极的η+型半导体区DR侧。这使得能防止漏极接触孔CTD的开口失效且由此使得漏极接触孔CTD的形成位置(因此，漏极插塞P⑶的形成位置)更靠近STI绝缘膜3的上表面端部TB6。换言之，即使漏极接触孔CTD的形成位置更靠近STI绝缘膜3的上表面端部TB6，也可避免漏极接触孔CTD的开口失效，以及可通过在用于漏极的n+型半导体区DR侧不设置LOCOS氧化膜2而是STI绝缘膜3而避免漏极插塞P⑶以及用于漏极的n+型半导体区DR之间的耦合失效。使漏极接触孔CTD的形成位置更靠近STI绝缘膜3的上表面端部TB6能使用于漏极的η+型半导体区DR的平面尺寸降低，且进一步使半导体器件的尺寸(面积)降低。如果漏极接触孔CTD的形成位置可更靠近STI绝缘膜3的上表面端部ΤΒ6，则可减小图3中所示的用于漏极的η+型半导体区DR的尺寸L2，致使半导体器件的尺寸(面积)的降低。因此本实施例能通过在用于漏极的η+型半导体区D R侧不设置LOCOS氧化膜2而是STI绝缘膜3而成功降低半导体器件的尺寸(面积)。此外，可在不改变其面积的情况下增加将要设置在LDMOSFET形成区中的单元LDM0SFET6a的数量，以使得如果面积相同，则能降低通过并联多个单元LDM0SFET6a而构造的功率MISFET的导通状态电阻。用于漏极的n+型半导体区DR的尺寸L2对应于X方向(沿栅电极GE的栅极长度方向的方向)上的n+型半导体区DR的尺寸。
[0220]在一个实例中，在图31和32中所示的第二研宄实例中，用于漏极的n+型半导体区DR的尺寸LI例如应被设定为约1.2 μ m，而在图1至4中所示的本实施例中，用于漏极的n+型半导体区DR的尺寸L2例如可降至约0.3 μπι。与第二研宄实例相比，例如可降低X方向上的单元基元6的尺寸约0.9 μ m。因此，由此获得的半导体器件可具有降低的尺寸(面积)。
[0221]因此，在本实施例中，LOCOS氧化膜2以及STI绝缘膜3形成在沟道形成区和用于漏极的n+型半导体区DR之间的半导体衬底SUB的主表面中；且在LOCOS氧化膜2和STI绝缘膜3中，LOCOS氧化膜2位于沟道形成区侧，且STI绝缘膜3位于用于漏极的n+型半导体区DR侧。LOCOS氧化膜2位于沟道形成区侧使得能避免栅绝缘膜由于热载流子注入其中而劣化的现象。因此，由此获得的半导体器件可具有提高的可靠性。此外，半导体器件具有提高的性能。在用于漏极的n+型半导体区DR侧设置STI绝缘膜3能避免漏极接触孔CTD的开口失效，且由此避免漏极插塞PGD和用于漏极的n+型半导体区DR之间的耦合失效。因此，由此获得的半导体器件具有提高的可靠性。此外，半导体器件可以提高的生产良率制造。此外，在用于漏极的n+型半导体区DR侧设置STI绝缘膜3能降低用于漏极的η +型半导体区DR的平面尺寸。因此，由此获得的半导体器件具有降低的尺寸(面积)。
[0222]在本实施例中，具有比η+型半导体区DR低的杂质浓度的η型半导体区(由η _型半导体区NF以及η型半导体区NW组成的η型半导体区)提供在沟道形成区以及用于漏极的η+型半导体区DR之间的半导体衬底SUB中，以在LOCOS氧化膜2以及STI绝缘膜3下延伸这种具有较低杂质浓度的η型半导体区。这种结构有利于提高击穿电压(漏极击穿电压)。
[0223]此外，具有低杂质浓度并位于沟道形成区和用于漏极的η+型半导体区DR之间的η型半导体区由rT型半导体区NF以及η型半导体区NW组成。η—型半导体区NF具有低于η型半导体区NW的杂质浓度。η-型半导体区NF处于沟道形成区侧且η -型半导体区NF和η +型半导体区DR之间具有η型半导体区NW。虽然能省略η型半导体区NW的形成且使η+型半导体区DR与η_型半导体区NF接触，但是更优选在不省略η型半导体区NW的情况下，将η型半导体区NW插入η+型半导体区DR以及η —型半导体区NF之间。这能避免当LDMOSFET处于导通状态时产生的高电场转移至漏极侧(n+型半导体区的侧)并提高LDMOSFET的导通状态击穿电压。
[0224]图33是示出STI绝缘膜3的宽度Wl以及导通状态电阻之间相关性的曲线图。图34是示出STI绝缘膜3的宽度Wl以及导通状态击穿电压之间相关性的曲线图。图35是本实施例的半导体器件的局部剖面图并示出图1中所示的剖面图的一部分。
[0225]图33和34的横坐标对应于STI绝缘膜3的宽度Wl。STI绝缘膜3的宽度对应于栅电极GE的栅极长度方向上(因此，沟道长度方向)的STI绝缘膜3的宽度(尺寸)且在图35中示出。图33的曲线图的纵坐标对应于LDMOSFET的导通状态电阻，且图34的曲线图的纵坐标对应于LDMOSFET的导通状态击穿电压。导通状态击穿电压对应于LDMOSFET导通时的漏极击穿电压。图33和34是通过基于图35的结构进行仿真而获得的曲线图。
[0226]图33的曲线图示出在改变STI绝缘膜3的深度D2与LOCOS绝缘膜2的深度Dl的比值Rl时，STI绝缘膜3的宽度Wl以及导通状态电阻之间相关性的研宄结果。参考图33的曲线图也可理解深度比Rl以及导通状态电阻之间的相关性。通过将STI绝缘膜3的深度D2除以L0C0S氧化膜2的深度Dl获得深度比Rl且可通过Rl = D2/D1表达。L0C0S氧化膜2的深度Dl以及STI绝缘膜3的深度D2在图35中示出。从其上表面至下表面的L0C0S氧化膜2的尺度(距离)对应于L0C0S氧化膜2的深度Dl，且从其上表面至下表面的STI绝缘膜3的尺度(距离)对应于STI绝缘膜3的深度D2。
[0227]如图33的曲线图显而易见的，当STI绝缘膜3的深度D2大于L0C0S氧化膜2的深度Dl时，用于漏极的n+型半导体区DR以及沟道形成区之间的导电路径变长且因此增大了导通状态电阻。因此，STI绝缘膜3的深度D2优选不远大于L0C0S氧化膜2的深度D1。这意味着不希望深度比Rl过量地增大。具体来说，如可从图33的曲线图中看出，深度比Rl优选设定为1.5以下(Rl <1.5)。这意味着STI绝缘膜3的深度D2优选设定为L0C0S氧化膜2的深度Dl的1.5倍以下(D2 < DlX 1.5)。换言之，设置在沟道形成区以及用于漏极的η+型半导体区DR之间的STI绝缘膜3的深度D2以及设置在沟道形成区以及用于漏极的η+型半导体区DR之间的L0C0S氧化膜2的深度Dl优选满足以下关系:D2/D1彡1.5。通过如上设定深度比，可抑制导通状态电阻且因此由此获得的半导体器件可具有更加改善的性能。
[0228]图34的曲线图示出在改变STI绝缘膜3的深度D2时，STI绝缘膜3的宽度Wl和导通状态击穿电压之间相关性的研宄结果。图34的曲线图中的仿真基于这样的前提:从用于漏极的η+型半导体区DR侧的端部至栅电极GE的端部的STI绝缘膜3的距离W2固定在0.6 ym ;且L0C0S氧化膜2的深度Dl固定在0.25 μm。当图34的曲线图的横坐标上的宽度是0.6 ym时，栅电极GE的端部基本上与STI绝缘膜3的端部垂直地一致。当图34的曲线图的横坐标上的宽度超过0.6 μπι时，STI绝缘膜3从平视图来看与栅电极GE重叠。当图34的曲线图的横坐标上的宽度是0.3 μπι时，其意味着沟道形成区侧的STI绝缘膜3的端部与栅电极GE的端部之间的距离W3为0.3μπι。当图34的曲线图的横坐标上的宽度是O μ m时，其意味着没有形成STI绝缘膜3，换言之，其对应于第二研宄实例(图31和32)。
[0229]从图34的曲线图中也能显而易见的是，可通过在用于漏极的n+型半导体区DR侧设置STI绝缘膜3而提高导通状态击穿电压(导通状态漏极击穿电压)。这可从图34的曲线图中清晰看出，其中导通状态击穿电压在横坐标上的O μ m的宽度处较低(对应于不具有STI绝缘膜3的第二研宄实例)。
[0230]如从图34的曲线图显而易见的，当某一宽度固定为STI绝缘膜3的宽度Wl时，导通状态击穿电压增大。但是导通状态击穿电压示出在STI绝缘膜3的宽度Wl过量地增大且STI绝缘膜3的端部太靠近栅电极GE的端部或STI绝缘膜3与栅电极GE重叠时略微降低的趋势。在图34的曲线图中，这种趋势对应于示出峰值之后的导通状态击穿电压的逐渐降低。从平视图来看，因此优选避免STI绝缘膜3与栅电极GE重叠，且更加优选STI绝缘膜3的端部(沟道形成区侧的端部)与栅电极GE的端部(用于漏极的n+型半导体区DR侧的端部)分离0.3 μπι或更多。换言之，更优选固定0.3 μπι或更多作为STI绝缘膜3的端部(沟道形成区侧的端部)与栅电极GE的端部(用于漏极的η+型半导体区DR侧的端部)之间的间隔(距离)W3(简言之，W3>0.3ym)。这致使能精确提高导通状态击穿电压(导通状态漏极击穿电压)。
[0231]因此优选防止栅电极GE位于设置在沟道形成区以及用于漏极的n+型半导体区DR之间的STI绝缘膜3上，虽然栅电极处于设置在沟道形成区以及用于漏极的n+型半导体区DR之间的LOCOS氧化膜2上。此外，更优选栅电极GE的端部与设置在沟道形成区以及用于漏极的n+型半导体区DR之间的STI绝缘膜3分离0.3 ym或更多。这能更精确地提高导通状态击穿电压。因此，由此获得的半导体器件可具有更加改善的性能。
[0232]<变型例>
[0233]图36和37是根据本发明一个变型例的半导体器件的局部剖面图。图36是对应于图1的剖面图且图37是对应于图2的剖面图。
[0234]上述图1至4中所述的LDMOSFET是η沟道型。LDMOSFET可以是ρ沟道型且在图37和38中，示出ρ沟道型LDMOSFET ο
[0235]更具体地，如图36和37中所示，半导体衬底SUB在其外延层EP中具有η型阱HNW，且其在η型阱HNW中具有:杂质浓度高于η型阱HNW的η型阱PW1，用于漏极的p—型半导体区NFl，p型半导体区NWl以及P+型半导体区DR1。N型阱PWl中具有用于源极的ρ +型半导体区SRl以及供电η+型半导体区PRl。
[0236]提供η型阱PWl替代η型阱PW，且除具有相反导电类型之外类似于P型阱PW。提供用于漏极的ρ_型半导体区NFl替代用于漏极的η _型半导体区NF，且除具有相反导电类型之外类似于η_型半导体区NF。提供用于漏极的ρ型半导体区NWl替代用于漏极的η型半导体区NW，且除具有相反导电类型之外类似于η型半导体区NW。提供用于漏极的P+型半导体区DRl替代用于漏极的η+型半导体区DR，且除具有相反导电类型之外类似于η +型半导体区DR。提供用于源极的ρ+型半导体区SRl替代用于源极的η +型半导体区SR，且除具有相反导电类型之外类似于η+型半导体区SR。提供用于为η型阱PWl供给电力的η +型半导体区PRl替代用于为P型阱PW供给电力的ρ+型半导体区PR，且除具有相反导电类型之外类似于P+型半导体区PR。
[0237]图36和37中所示的变型例的半导体器件的另一构造基本上类似于图1至4中所示的半导体器件，因此这里将省略重复说明。图36和37中所示的变型例的半导体器件类似于图1至4中所示的半导体器件，具有作为栅绝缘膜的绝缘膜GI，栅电极GE，L0C0S氧化膜2，STI绝缘膜3，侧壁间隔物SW，绝缘膜IL3，接触孔CT，插塞PG (P⑶，PGK, PGG以及PGS)，以及布线Ml (MID, MlG以及MIS)。它们的构造在图36和37中所示的变型例的半导体器件以及图1至4中所示的半导体器件之间也没有不同。
[0238]即使如图36和37中所示的LDMOSFET是ρ沟道型，其也具有几乎类似于如图1至4中所示的η沟道型LDMOSFET的优点。
[0239]已经根据本发明的实施例具体说明了的本发明人提出的本发明。但是本发明不限于这些实施例，且毋容质疑，其可在不脱离本发明主旨的情况下进行各种改进。
【主权项】
1.一种半导体器件，包括: 半导体衬底； 形成在半导体衬底的表面层部分中同时彼此分离的具有第一导电类型的用于源极的第一半导体区以及具有所述第一导电类型的用于漏极的第二半导体区； 经由栅绝缘膜形成在所述第一半导体区和所述第二半导体区之间的所述半导体衬底的主表面上方的栅电极；以及 在所述栅电极下方的沟道形成区和所述第二半导体区之间的所述半导体衬底的主表面中形成的LOCOS氧化膜以及STI绝缘膜， 其中，在所述LOCOS氧化膜和所述STI绝缘膜中，所述LOCOS氧化膜位于所述沟道形成区侧并且所述STI绝缘膜位于所述第二半导体区侧。2.根据权利要求1所述的半导体器件， 其中，所述栅电极的一部分处于所述LOCOS氧化膜上方。3.根据权利要求1所述的半导体器件， 还包括具有所述第一导电类型并且形成在所述沟道形成区和所述第二半导体区之间的所述半导体衬底中的第三半导体区， 其中，所述第三半导体区具有比所述第二半导体区的杂质浓度低的杂质浓度，并且 其中，所述第三半导体区在所述LOCOS氧化膜以及所述STI绝缘膜下方延伸。4.根据权利要求3所述的半导体器件， 其中，所述第三半导体区具有第四半导体区以及第五半导体区，所述第四半导体区具有所述第一导电类型，并且所述第五半导体区具有所述第一导电类型， 其中，所述第四半导体区具有比所述第二半导体区的杂质浓度低的杂质浓度， 其中，所述第五半导体区具有比所述第四半导体区的杂质浓度低的杂质浓度， 其中，所述第五半导体区存在于所述沟道形成区侧，并且 其中，所述第二半导体区以及所述第五半导体区在所述第二半导体区以及所述第五半导体区之间具有所述第四半导体区。5.根据权利要求1所述的半导体器件， 还包括形成在所述半导体衬底中并且具有与所述第一导电类型相反的第二导电类型的第六半导体区， 其中，所述第一半导体区形成在所述第六半导体区中，并且 其中，所述栅电极的一部分经由所述栅绝缘膜在所述第六半导体区上方延伸。6.根据权利要求5所述的半导体器件， 还包括形成在所述半导体衬底的所述第六半导体区中并且具有所述第二导电类型的第七半导体区， 其中，所述第七半导体区具有比所述第六半导体区的杂质浓度高的的杂质浓度，并且 其中，所述第一半导体区以及所述第七半导体区被供给相同的电位。7.根据权利要求1所述的半导体器件， 还包括: 形成在所述半导体衬底上方以便覆盖所述栅电极的层间绝缘膜； 形成在所述第二半导体区上方的所述层间绝缘膜中的第一接触孔；以及 埋入所述第一接触孔中并且电耦合至所述第二半导体区的导电的第一插塞。8.根据权利要求7所述的半导体器件， 还包括: 形成在所述第一半导体区上方的所述层间绝缘膜中的第二接触孔；以及 埋入所述第二接触孔中并且电耦合至所述第一半导体区的导电的第二插塞。9.根据权利要求1所述的半导体器件，能够满足下述公式:D2/D1 彡 1.5 其中，Dl表示所述LOCOS氧化膜的深度，并且D2表示所述STI绝缘膜的深度。10.根据权利要求1所述的半导体器件， 其中，所述栅电极处于在所述沟道形成区和所述第二半导体区之间设置的所述LOCOS氧化膜上方，而不处于在所述沟道形成区和所述第二半导体区之间设置的所述STI绝缘膜上方。11.根据权利要求10所述的半导体器件， 其中，所述栅电极的端部与设置在所述沟道形成区和所述第二半导体区之间的所述STI绝缘膜分离0.3 μ m或更多。
【专利摘要】本发提供一种半导体器件，即一种改善性能的半导体器件。半导体衬底的表面层部分中具有彼此分离的用于源极的n+型半导体区以及用于漏极的n+型半导体区。半导体衬底的在用于源极的n+型半导体区以及用于漏极的n+型半导体区之间的主表面上具有经由作为栅绝缘膜的栅电极。半导体衬底的栅电极下方的沟道形成区以及用于漏极的n+型半导体区之间的主表面中具有LOCOS氧化膜以及STI绝缘膜。在LOCOS氧化膜和STI绝缘膜中，LOCOS氧化膜位于沟道形成区侧且STI绝缘膜位于用于漏极的n+型半导体区侧。
【IPC分类】H01L29/06, H01L29/78
【公开号】CN104900700
【申请号】CN201510095254
【发明人】片冈肇, 城本龙也, 新田哲也
【申请人】瑞萨电子株式会社
【公开日】2015年9月9日
【申请日】2015年3月3日
【公告号】US20150249126
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