半导体装置的制造方法
半导体装置的制造方法
【专利说明】
[0001] 本申请是申请号为200910262154. 7、申请日为2009年12月25日、发明名称为"半 导体装置"的申请的分案申请。
技术领域
[0002] 本发明设及使用了SiC的半导体装置。
【背景技术】
[0003] 近年来，作为实现高耐压、低通态电阻的下一代的功率设备材料，谈论使用 SiC(SiliconCarbide;碳化娃）。
[0004] 此外，作为用于功率设备的微细化及降低通态电阻的构造，已知有沟槽栅极构造。 例如，在功率M0SFET中，采用沟槽栅极构造成为主流。
[0005] 图15是现有的具有沟槽栅极型VDM0SFET的SiC半导体装置的示意剖视图。
[0006] 半导体装置201具备形成半导体装置201的基体的N+型的SiC基板202。在 SiC基板202的Si面（娃面）之上层叠有由渗杂有比SiC基板202低浓度的N型杂质的 SiC(SiliconCarbide:碳化娃）构成的、N^型的外延层 203。外延层203的基层部成为原 样维持外延成长后的状态的、N-型的漏极区域204。此外，在外延层203的漏极区域204之 上，与漏极区域204相接地形成有P型的基体区域205。
[0007] 在外延层203上，从其表面217 (Si面）向下挖掘形成有栅极沟槽206。栅极沟槽 206在层厚方向上贯通基体区域205,其最深部（底面216)到达漏极区域204。
[0008] 在栅极沟槽206内，W覆盖栅极沟槽206的内面整个区域的方式形成有由Si化构 成的栅极绝缘膜207。
[0009] 而且，通过将栅极绝缘膜207的内侧由高浓度地渗杂有N型杂质的多晶娃材料完 全填埋，栅极沟槽206内埋设栅电极208。
[0010] 在外延层203的表层部，在相对于栅极沟槽206与栅极宽度正交的方向（图15的 左右方向）的两侧，形成有N+型的源极区域209。源极区域209沿栅极沟槽206在沿栅极 宽度的方向上延伸，其底部与基体区域205相接。
[0011] 此外，在外延层203形成有从其表面217贯通与栅极宽度正交的方向上的源极区 域209的中央部、且与基体区域205连接的P+型的基体接触区域210。
[0012] 在外延层203之上层叠有由Si〇2构成的层间绝缘膜211。在层间绝缘膜211之上 形成有源极配线212。源极配线212具有；经由形成于层间绝缘膜211的接触孔213而与 源极区域209及基体接触区域210接触的娃化镶层218和形成在娃化镶层218之上的侣层 219。
[0013]SiC基板202的背面（碳面；C面）形成有漏极配线215。漏极配线215具有；与 SiC基板202接触的娃化镶220和形成在娃化镶220之上的侣层221。
[0014] 在形成源极配线212时，首先，利用瓣射法，在外延层203中渗杂有杂质的区域 (杂质区域）的表面（源极区域209及基体接触区域210的表面）堆积Ni。接下来，为了 将Ni与杂质区域欧姆（才一Sッ夕）接合，通过高温（例如，1000°C左右）热处理，使SiC中的Si与Ni反应，而将Ni娃化。由此，形成娃化镶层218。然后，利用瓣射法，在娃化镶层 218上堆积A1。由此，形成侣层219,从而形成源极配线212。而且，漏极配线215也W与源 极配线212同样的方法来形成。
[0015] 娃化镶层218的形成时，在娃化镶层218的表面及与娃化镶层218的杂质区域的 界面附近，SiC中的残留碳（C)析出，形成含有较多C的碳层。而且，由于碳层缺乏与金属 或SiC的密接性，因此在侣层219与娃化镶层218之间、娃化镶层218与杂质区域之间产生 层剥离。此种不良状况，对于漏极配线215也是同样。
【发明内容】
[0016] 本发明的目的在于确保接触配线相对于SiC中的杂质区域的欧姆接合，并且能够 提高接触配线的连接可靠性的半导体装置。
[0017] 本发明的上述的或其他的目的、特征及效果参照附图由下面记载的实施方式的说 明来明确。
[0018] 本发明的一实施方式所设及的半导体装置包括；具有表面且由SiC构成的半导体 层；形成于所述半导体层的表层部的第一导电型的基体区域；隔着栅极绝缘膜而与所述基 体区域对置的栅电极；形成于所述半导体层的表层部，且形成所述半导体的所述表面的第 二导电型的源极区域；形成于所述半导体层的所述表面上，并与所述源极区域接触的源极 配线；W覆盖所述栅电极的方式形成的绝缘膜；W及相对于所述基体区域而形成于所述半 导体层的背面侧的第一导电型的漏极区域，所述源极配线具有多层构造，所述多层构造至 少具有多晶娃层和金属层，且通过W使所述多晶娃层在所述半导体层的表面上与所述源极 区域相接且不与所述漏极区域相接的方式依次层叠所述多晶娃层和所述金属层而得到。
[0019] 本发明的一实施方式所设及的半导体装置包括；由SiC构成的半导体层；通过在 所述半导体层中渗杂杂质而形成的杂质区域；形成于所述半导体层上，并与所述杂质区域 接触的接触配线，所述接触配线与所述杂质区域接触的接触部分具有多晶娃层，在所述多 晶娃层上具有金属层。
[0020] 根据该结构，在由SiC构成的半导体层上，通过渗杂杂质而形成杂质区域。接触配 线与杂质区域接触。接触配线在与杂质区域的接触部分具有多晶娃层，在多晶娃层上具有 金属层。
[0021] 多晶娃可W与SiC中渗杂了杂质的区域（杂质区域）之间形成良好的欧姆接合。 因此，可W省略金属层与杂质区域直接接触的构造中不可缺少的娃化物化。从而，可W防止 多晶娃层的表面及多晶娃层的与杂质区域的界面附近产生碳层。
[0022] 其结果，能够抑制多晶娃层与金属层之间及多晶娃层与杂质区域之间的层剥离。 从而，能够提高接触配线的连接可靠性。
[0023] 此外，所述半导体装置优选包括；从所述半导体层的表面掘下的栅极沟槽；在所 述半导体层中形成于所述栅极沟槽的侧方的第一导电型的基体区域；形成于所述栅极沟槽 的内面上的栅极绝缘膜；经由所述栅极绝缘膜而埋设于所述栅极沟槽的栅电极，所述杂质 区域为在所述基体区域的表层部中与所述栅极沟槽相邻地形成的第二导电型的源极区域， 所述接触配线为与所述源极区域接触的源极配线。
[0024] 在该构成中，从半导体层的表面挖下形成栅极沟槽。在半导体层中，在栅极沟槽的 侧方形成第一导电型的基体区域。在基体区域的表层部，与栅极沟槽相邻地形成第二导电 型的源极区域。源极配线与该源极区域接触。此外，在栅极沟槽的底面及侧面上，形成栅极 绝缘膜。此外，栅电极经由栅极绝缘膜埋设于栅极沟槽。
[00巧]由此，在该半导体装置中，形成具有栅电极（Metal)经由栅极绝缘膜的栅极 沟槽的侧面上的部分（Oxide)与基体区域（Semicon化ctor)对置的M0S(MetalOxide Semiconductor)构造的沟槽栅极型VDMOS阳T(Ve;rticalDoubleDiffusedMOS阳T)。
[0026] 在该半导体装置中，源极区域为所述杂质区域，源极配线为所述接触配线。目P，源 极配线在与源极区域接触的接触部分具有多晶娃层。而且，多晶娃的覆盖性优良，因此W填 满接触孔的方式来形成多晶娃层，从而能够提高源极配线的覆盖性（coverage)。其结果，能 够提高源极配线的连接可靠性。
[0027] 此外，所述半导体装置可W是包括：形成于所述半导体层的表层部的第一导电型 的基体区域；形成在所述半导体层的表面上的栅极绝缘膜；形成在所述栅极绝缘膜上，且 隔着所述栅极绝缘膜而与所述基体区域对置的栅电极，所述杂质区域为在所述基体区域的 表层部形成的第二导电型的源极区域，所述接触配线为与所述源极区域接触的源极配线。
[0028] 该半导体装置不是栅电极埋设于沟槽的方式，而是栅电极形成在栅极绝缘膜之 上，该栅极绝缘膜形成于半导体层表面，栅电极隔着该栅极绝缘膜与基体区域对置的所谓 平面栅极型VDM0S阳T。
[0029] 而且，在该半导体装置中，源极区域为所述杂质区域，源极配线为所述接触配线。 即，源极配线在与源极区域的接触部分具有多晶娃层。而且，多晶娃覆盖性优良，因此W填 满接触孔的方式来形成多晶娃层，从而能够提高源极配线的覆盖性（coverage)。其结果，能 够提高源极配线的连接可靠性。
[0030] 此外，所述多晶娃层优选为渗杂有1〇19~10 2icnT3浓度的杂质的高浓度渗杂层。
[0031] 在该结构中，多晶娃层为高浓度渗杂层，因此能够降低接触配线的电阻值。
[0032] 此外，在所述半导体装置中，优选在所述多晶娃层与所述金属层之间设置含有铁 的层。
[0033] 含有铁的材料对于多晶娃材料及金属材料的任一个都具有良好的密接性。因此， 具有在多晶娃层与金属层之间设置含有铁的层的结构的半导体装置中，能够提高多晶娃层 与金属层的密接性。其结果，能够进一步提高接触配线的连接可靠性。
[0034] 此外，在所述半导体装置中，优选所述金属层具有含A1的层，所述含有铁的层具 有从所述多晶娃层的侧起依次层叠Ti层及TiN层的构造。
[00巧]A1可W用作向多晶娃层赋予导电性的杂质，但若不是W适当的量混入多晶娃层， 则存在作为源极配线利用的多晶娃层的电阻值不稳定的情况。
[0036] 因此，在所述半导体装置的结构中，在含有A1的层与多晶娃层之间，设置作为用 于防止A1向多晶娃层扩散的阻隔层的TiN层。由此，多于的A1不会向多晶娃层扩散，因此 能够使多晶娃层的杂质浓度稳定。其结果，能够使多晶娃层的电阻值稳定。
[0037] 此外，也可是所述多晶娃层中渗杂有从B、P、A1、N构成的组中选择的至少一种导 电性杂质。
[0038] 然而，所述基体区域及所述源极区域的活性化、或所述栅极绝缘膜的形成时，有时 对由SiC构成的半导体层W1200°CW上进行加热，例如，作为关于对由SiC构成的半导体层 加热的【背景技术】，已知有下面的方法。
[0039] 具体来说，作为采用了SiC的半导体装置，例如，已知有具备M0S(MetalOxide Semicon化ctor)构造的MOS阳T，该MOS包括；在表层部具有活性化离子区域的SiC层、形成 于SiC层的表面的栅极氧化膜、形成在栅极氧化膜上并隔着栅极氧化膜与离子区域对置的 栅电极。
[0040] 为了制作此种M0S构造，例如，首先向SiC层的表层部注入杂质离子。接下来，在电 阻加热炉内中，通过加热SiC层，使注入的离子活性化。离子的活性化后，在CVD(化emical VaporDeposition;化学气相成长）装置内，通过供给含氧气体，在SiC层的表面形成栅极 氧化膜。而且，利用瓣射法，在栅极氧化膜上形成栅电极。由此，制作栅电极（Metal)-栅极 氧化膜（Oxide)-SiC层（Semiconductor)的层构造（M0S构造）。
[0041] 为了使SiC层内的离子活性化，例如，需要W1600~1700°C的温度进行退火处 理。在电阻加热炉内到高温区域为止的加热时间变长，因此在用于离子活性的加热中，Si 从SiC层的表面升华，产生所谓的脱Si，SiC层的表面龟裂。其结果，SiC层与栅极氧化膜 的界面变得凹凸，M0S阳T的通道移动度降低。
[0042] 因此，采用利用高频感应加热炉来缩短加热到高温域的加热时间，从而抑制SiC 层的表面龟裂，然后，利用栅极氧化炉来形成栅极氧化膜的方法。
[0043] 但是，此种方法中，需要另外设置高频感应加热炉及栅极氧化炉两个装置，因此存 在装置成本增加的情况。
[0044] 作为其他的方法，提出了如下方案；在离子的活性化之前，在SiC层的表面形成碳 膜，并利用该碳膜防上脱Si,从而维持SiC层表面的平坦性。
[0045] 例如通过在SiC层表面形成含碳的膜，并在高频感应加热炉内，对含碳的膜进行 加热，从而使碳W外的元素从该膜蒸发而形成碳膜。
[0046] 但是，本发明者积极研究的结果，用于形成碳膜的加热温度可W是l〇〇〇°C左右，比 用于使离子活性化的温度（1600~1700°C)低。因此，需要两阶段控制加热温度，但存在难 W对高频感应加热炉精密地进行温度控制的问题。
[0047] 此外，离子的活性化后，不需要碳膜。无用的碳膜在与高频感应加热炉不同的装置 中，利用氧化气体被氧化除去。虽然研究了向高频感应加热炉内导入氧化气体，在离子的活 性化之后除去碳膜，但由于高频感应加热炉的发热体使用碳材料，因此若供给氧化气体，贝U 该碳材料被氧化。因此，另外设置碳膜除去装置是不可缺少的，从而不可避免地存在装置成 本的增加的问题。
[0048] 因此，为了达到提供不使装置成本增加，并通过简单的温度控制能够抑制SiC层 表面的龟裂的半导体装置的制造方法的目的，实现了下述的发明。
[0049] 该发明具体来说是包括如下工序的半导体装置的制造方法，即；在向表层部注入 离子后的SiC层的表面形成有机材料膜的工序；所述有机材料膜的形成后，在电阻加热炉 内，通过加热所述有机材料膜，使所述有机材料膜改性为碳膜的工序；在所述电阻加热炉 内，通过对形成有所述碳膜的所述SiC层进行加热，使所述SiC层内的离子活性化的工序； 通过向所述电阻加热炉内导入含氧气体，使所述碳膜氧化而除去的工序；所述碳膜的除去 后，继续在所述电阻加热炉内，利用所述含氧气体，使所述SiC层的表面氧化而形成氧化膜 的工序。
[0050] 根据该制造方法，在有机材料膜的形成后，通过在电阻加热炉内对有机材料膜进 行加热，有机材料膜改性为碳膜，从而在SiC层表面形成碳膜。碳膜的形成后，为了使S iC层 内的离子活性化，加热SiC层。然后，通过向电阻加热炉内导入含氧气体，碳膜被氧化除去。 碳膜的除去后，继续在电阻加热炉内利用含氧气体，SiC层的表面被氧化而形成氧化膜。
[0051] 在用于离子活性的加热之前，在SiC层的表面形成碳膜，因此在SiC层的加热时， 能够防止从SiC层表面的脱Si。因此，能够抑制SiC层表面的龟裂，并能够维持SiC层表 面的平坦性。其结果，能够使SiC层与氧化膜的界面平滑，因此能够提高半导体装置的通道 (channel)移动度。
[0052] 进而，能够在一个电阻加热炉内连续进行由下面工序构成的四个工序：加热有机 材料膜而改性为碳膜的工序、加热SiC层而使离子活性化的工序、利用含氧气体将碳膜氧 化除去的工序W及使SiC层的表面氧化而形成氧化膜的工序。由于不需要另外设置用于除 去碳膜的装置等，因此能够抑制装置成本的增加。并且，由于使用电阻加热炉，能够精密且 简单地控制用于形成碳膜的加热温度及用于使离子活性化的加热温度。
[0053] 此外，所述含氧气体也可是含有氧及氮的气体。若用于形成氧化膜的含氧气体为 含有氧及氮的气体，则能够进一步提高半导体装置的通道移动度。
[0054] 而且，作为含有氧及氮的气体，例如，可W使用含有NO(-氧化氮）、馬0( -氧化二 氮）等的气体。
[00巧]此外，优选所述SiC层的表面为（0001)面、即Si面。
[0056] 如上所述，作为关于由SiC构成的半导体层的加热的发明，本发明者们实现了利 用电阻加热炉的发明。
[0057] 因此，所述基体区域及所述源极区域的活性化、及形成栅极绝缘膜时，若应用上述 的利用了电阻加热炉的发明，则除了本发明的作用效果，也能够实现上述的利用了电阻加 热炉的发明所产生的作用效果。
【附图说明】
[0058] 图1是本发明的第一实施方式设及的半导体装置的示意剖视图。
[0059] 图2A~图2N是用于W工序顺序来说明图1所示的半导体装置的制造方法的示意 剖视图。
[0060] 图3(a)化）是本发明的第二实施方式设及的半导体装置的示意俯视图，图3(a)表 示全体图、图3(b)表示内部放大图。
[0061] 图4是本发明的第二实施方式设及的半导体装置的示意剖视图，表示沿图3(b)的 切断线IV-IV的切断面。
[0062] 图5A~图5Q是用于W工序顺序来说明图4所示的半导体装置的制造方法的示意 剖视图。
[0063] 图6是表示电阻加热炉内的温度变化的图表。
[0064] 图7是用于说明图4所示的半导体装置的变形例的示意剖视图。
[0065] 图8(a)化）是本发明的第S实施方式设及的半导体装置的示意俯视图，图8(a)表 示全体图、图8(b)表示内部放大图。
[0066] 图9是本发明的第S实施方式所设及的半导体装置的示意剖视图，表示沿图8化） 的切断线IX-IX的切断面。
[0067] 图10A~图10N是用于W工序顺序来说明图9所示的半导体装置的制造方法的示 意剖视图。
[006引图11是用于说明图9所示的半导体装置的变形例的示意剖视图。
[0069] 图12是平面栅极型的半导体装置的示意剖视图。
[0070] 图13A~图13L是用于W工序顺序来说明图12的半导体装置的制造方法的示意 剖视图。
[OCm] 图14(a) (b)是拍摄接触配线的SEM图像，图14(a)表示实施例1的接触配线，图 14(b)表示比较例1的接触配线。
[0072] 图15是具有现有的沟槽栅极型VDM0S阳T的SiC半导体装置的示意剖视图。
【具体实施方式】
[0073]W下，参照附图对本发明的实施方式详细地进行说明。
[0074] 图1是本发明的第一实施方式所设及的半导体装置的示意剖视图。
[00巧]半导体装置1具有沟槽栅极型VDM0S阳T的晶胞（工二ッh屯;k、unitcell)配 置成矩阵状的构造。而且，图1表示多个晶胞中的一部分。
[0076] 半导体装置1具备构成半导体装置1的基体的SiC基板2。SiC基板2渗杂有高 浓度（例如，lel8~le21cnT3)的N型杂质。SiC基板2的表面21(上表面）为Si面，其背 面（下表面）为C面。
[0077] 在SiC基板2的表面21层叠有渗杂了比SiC基板2低的浓度的N型杂质的 SiC(SiliconCarbide;碳化娃）构成的、型的外延层3。在Si面即表面21上形成的外 延层3WSi面作为成长主面而成长。因此，外延层3的表面31为Si面。
[0078] 与外延层3的Si面侧的部分（表层部）相反的C面侧的部分（基层部）的整个 区域构成原样维持了外延成长后的状态的N-型的漏极区域4。漏极区域4的N型杂质浓度 为例如lel5 ~lel7cm-3。
[0079] 另一方面，在外延层3的表层部形成有P型的基体区域5。基体区域5与漏极区域 4相接。基体区域5的P型杂质浓度为例如lel6~lel9cnT3。
[0080] 在外延层3中，从表面31向下挖掘而形成栅极沟槽6。虽然在图1中未示出，但栅 极沟槽6空开一定的间隔而形成多个，且他们呈相互平行且在同一方向（与图1的纸面垂 直的方向，W下将该方向称为「沿栅极宽度的方向」）上延伸，例如形成条状构造。
[0081] 各栅极沟槽6相互空开间隔地对置，分别包括相对于表面31正交的平面状的侧面 7和具有相对于表面31平行的部分的底面8。栅极沟槽6在层厚方向上贯通基体区域5,其 最深部（底面8)到达漏极区域4。
[0082] 栅极沟槽6的内面及外延层3的表面31上形成有由Si化构成的栅极绝缘膜9， 该栅极绝缘膜9覆盖栅极沟槽6的内面（侧面7及底面8)整个区域。栅极绝缘膜9在底 面8上的部分（绝缘膜底部11)的厚度比侧面7上的部分（绝缘膜侧部10)的厚度小。例 如，绝缘膜底部11的厚度相对于绝缘膜侧部10的厚度之比（绝缘膜底部11的厚度/绝 缘膜侧部10的厚度）为0. 1~0. 8。双方厚度的具体大小例如；绝缘膜侧部10的厚度为 400~600A，绝缘膜底部11的厚度为200~300A。
[0083] 并且，通过将栅极绝缘膜9的内侧由渗杂有高浓度的N型杂质的多晶娃材料填满 而在栅极沟槽6内埋设栅电极12。
[0084] 在基体区域5的表层部，在相对于栅极沟槽6与栅极宽度正交的方向（图1中的 左右方向）的两侧形成有N+型的源极区域13。源极区域13为比漏极区域4的N型杂质 浓度更高、且渗杂有高浓度N型杂质的区域。源极区域13的N型杂质浓度例如为lel8~ le21cnT3。源极区域13在与栅极沟槽6相邻的位置处在沿栅极宽度的方向上延伸，其底部 从外延层3的表面31侧与基体区域5相接。
[0085] 此外，在外延层3中形成有P+型的基体接触区域14,该P+型的基体接触区域14从 外延层3的表面31贯通与栅极宽度正交的方向上的源极区域13的中央部且与基体区域5 连接。基体接触区域14为比基体区域5的P型杂质浓度更高，且渗杂有高浓度P型杂质的 区域。基体接触区域14的P型杂质浓度例如为lel8~leSlcnfS。
[0086]目P，栅极沟槽6及源极区域13在与栅极宽度正交的方向上交替设置，分别在沿栅 极宽度的方向上延伸。而且，在源极区域13上，沿源极区域13设定有在与栅极宽度正交的 方向上相邻的晶胞间的边界。基体接触区域14跨过与栅极宽度正交的方向上相邻的两个 晶胞间而至少设置一个W上。此外，沿栅极宽度的方向上相邻的晶胞间的边界设定为包含 于各晶胞的栅电极12具有恒定的栅极宽度。
[0087] 在外延层3上层叠有由Si化构成的层间绝缘膜15。在层间绝缘膜15及栅极绝缘 膜9形成有使源极区域13及基体接触区域14的表面露出的接触孔16。
[008引在层间绝缘膜15上形成有源极配线17。源极配线17经由接触孔16与源极区域 13及基体接触区域14接触（电连接）。源极配线17在与源极区域13及基体接触区域14 接触的部分具有多晶娃层18,在多晶娃层18上具有金属层20。
[0089] 多晶娃层18为使用渗杂有杂质的渗杂多晶娃而形成的渗杂层，例如优选W1〇19~ lO^cnT3的高浓度渗杂有杂质的高浓度渗杂层。作为将多晶娃层18形成为渗杂层（包括高 浓度渗杂层）时的杂质可W使用磯（巧或As(神）等N型杂质、B(棚）等P型杂质。此外， 多晶娃层18填满接触孔16。此种多晶娃层18的厚度根据接触孔16的深度而不同，但例如 为5000~10000A。
[0090] 金属层20例如使用侣（A1)、金（Au)、银（Ag)、铜（Cu)、他们的合金及含有他们的 金属材料来形成。金属层20作为源极配线17的最表层，例如，连接（接合）金属丝等。此 夕F，金属层20的厚度例如为1~5ym。
[0091] 在源极配线17中，在多晶娃层18与金属层20之间设置含有铁的中间层19。中间 层19由含有铁（Ti)的层的单层或具有该层的多个层构成的。含有铁的层可W使用铁、氮 化铁等来形成。此外，中间层19的厚度例如为200~500A。
[0092] 具有如上所述的多晶娃层18、中间层19及金属层20的源极配线17优选依次层叠 有多晶娃（多晶娃层18)、铁（中间层19)、氮化铁（中间层19)及侣（金属层20)的层叠 构造（PO-Si/Ti/TiN/Al)。
[0093] 在SiC基板2的背面22形成有漏极配线23。漏极配线23与SiC基板2接触（电 连接）。漏极配线23在与SiC基板2接触的部分具有多晶娃层24,并在多晶娃层24上具 有金属层26。
[0094] 多晶娃层24可W使用与构成上述的多晶娃层18的材料相同的材料来形成。此外， 多晶娃层24的厚度例如为1000~2000A。
[0095] 金属层26可W使用与构成上述的金属层20的材料同样的材料来形成。金属层26 形成漏极配线23的最表层，例如，当SiC基板2与引线架的巧片安装盘（diepad)接合时， 接合于巧片安装盘。此外，金属层26的厚度例如为0. 5~1ym。
[0096] 在漏极配线23中，在多晶娃层24与金属层26之间设置含有铁的中间层25。中间 层25可W使用与构成上述的中间层19的材料同样的材料来形成。
[0097] 栅极配线27经由形成在层间绝缘膜15的接触孔（未图示）与栅电极12接触（电 连接）。
[0098] 源极配线17与漏极配线23之间（源极-漏极间）产生规定的电位差的状态下， 通过对栅极配线27施加规定的电压（栅极阔值电压W上的电压），利用来自栅电极12的电 场，在基体区域5与栅极绝缘膜9的界面附近形成通道。由此，电流在源极配线17与漏极 配线23之间流动，VDM0S阳T成为导通状态。
[0099] 图2A~图2N是用于说明图1所示的半导体装置的制造方法的示意剖视图。
[0100] 首先，如图2A所示，利用CVD(QiemicalVaporDeposition;化学气相成长）法、 LPE(LiquidPhaseElpitaxy;液相外延）法、MBE(Mole州larBeamElpitaxy;分子线外延） 法等外延成长法，在SiC基板2的表面21 (Si面）上渗杂杂质的同时使SiC结晶成长。 由此，在SiC基板2上形成N-型的外延层3。接着，P型杂质从外延层3的表面31注入 (implantation)到外延层3的内部。此时的注入条件根据P型杂质的种类而不同，例如，加 速能为200~400keV。
[0101] 由此，如图2B所示，在外延层3的表层部形成注入有P型杂质的区域（P型注入区 域28)。通过形成P型注入区域28,在外延层3的基层部形成有与P型注入区域28分离且 原样维持外延成长后的状态的漏极区域4。
[0102] 接下来，如图2C所示，利用CVD法，在外延层3上形成由Si化构成的掩模29。接 着，通过光致抗蚀剂（未图示）来蚀刻掩模29,由此在应形成基体接触区域14的区域图案 化为具有开口 30的图案。在形成开口 30后，从外延层3的表面31向外延层3的内部注 入（implantation)P型杂质。此时的注入条件根据P型杂质的种类而不同，例如，加速能为 30~2(K)keV。由此，在P型注入区域28的表层部形成注入有高浓度的P型杂质的区域（P+ 型注入区域32)。注入P型杂质后，除去掩模29。
[0103] 接下来，如图2D所示，利用CVD(QiemicalVaporDeposition;化学气相成长）法， 在外延层3上形成由Si〇2构成的掩模33。接着，通过光致抗蚀剂（未图示）来蚀刻掩模 33,由此在应形成源极区域13的区域图案化为具有开口 34的图案。形成开口 34后，从外 延层3的表面31向外延层3的内部注入（implantation)N型杂质。此时的注入条件根据N 型杂质的种类而不同，例如，加速能为30~2(K)keV。注入N型杂质后，除去掩模33。由此， 在P型注入区域28的表层部形成注入有高浓度N型杂质的区域（N+型注入区域35)。
[0104] 接下来，如图2E所示，例如，W1400~2000°C来热处理外延层3。由此，注入后的 N型及P型杂质活性化，在外延层3的表层部形成基体区域5,并且基体区域5的表层部形 成源极区域13及基体接触区域14。
[0105] 接下来，如图2F所示，利用CVD法、热氧化法等，在外延层3的表面31整个区域形 成由Si〇2构成的掩模36。而且，掩模36通过利用CVD法由SiN等来形成。
[0106] 接下来，如图2G所示，通过光致抗蚀剂（未图示）来蚀刻掩模36,由此，在应形成 栅极沟槽6 的区域图案化为具有开口 37的图案。
[0107] 接下来，如图2H所示，含有SFe(六氣化硫）及化（氧）的混合气体（SFe/〇2气体） 经由开口 37向外延层3的表面31射入。由此，从表面31 (Si面）干蚀刻外延层3,形成具 有与表面31平行的部分（Si面）的底面8及具有相对于Si面正交的侧面7的栅极沟槽6。 形成栅极沟槽6后，除去掩模36。
[0108] 接下来，如图21所示，利用热氧化法，将栅极沟槽6的内面（侧面7及底面8)及 外延层3的表面31氧化。由于栅极沟槽6形成于由SiC构成的外延层3,因此栅极沟槽6 的内面的氧化在具有Si面的底面8的氧化率及与Si面正交的面即侧面7的氧化率满足关 系式；底面8的氧化率/侧面7的氧化率< 0的条件下进行。由此，形成底面8上的部分 (绝缘膜底部11)的厚度比侧面7上的部分（绝缘膜侧部10)的厚度小的栅极绝缘膜9。
[0109] 接下来，如图2J所示，利用CVD法，在外延层3上堆积渗杂后的多晶娃材料。堆积 的多晶娃材料被蚀刻到回蚀面相对于外延层的表面31变为齐面为止。由此，除去多晶娃材 料中的栅极沟槽6外的部分，形成由残存在栅极沟槽6内的多晶娃材料构成的栅电极12。
[0110] 接下来，如图2K所示，利用CVD法，在外延层3上层叠由Si化构成的层间绝缘膜 15。而且，通过将层间绝缘膜15及栅极绝缘膜9图案化，形成使源极区域13及基体接触区 域14露出于层间绝缘膜15及栅极绝缘膜9的接触孔16。
[0111] 接下来，如图化所示，利用CVD法，堆积多晶娃材料38到填满接触孔16为止。
[0112] 接下来，如图2M所示，向堆积的多晶娃材料注入N型或P型杂质。此时的注入条 件根据杂质的种类而不同，例如，加速能为10~l(K)keV。由此，形成渗杂有高浓度杂质的多 晶娃层18。
[0113] 接下来，如图2N所示，利用瓣射法、蒸锻法等方法，在多晶娃层18的表面依次堆积 铁及氮化铁，从而形成中间层19。接着，利用瓣射法、蒸锻法等方法，在中间层19的表面堆 积侣而形成金属层20。而且，金属层20、中间层19及多晶娃层18被图案化为规定的配线 图案，由此形成源极配线17。接着，形成与栅电极12连接的栅极配线27。然后，W与源极 配线17同样的方法，在SiC基板2的背面22上形成具有多晶娃层24、中间层25及金属层 26的漏极配线23。
[0114] 经过W上的工序，得到图1所示的半导体装置1。
[0115] 如上所述，根据半导体装置1，与源极区域13及基体接触区域14接触的源极配线 17中，与源极区域13及基体接触区域14接触的接触部分具有多晶娃层18,在多晶娃层18 上具有金属层20。
[0116] 多晶娃能够与SiC中的渗杂有杂质的区域（杂质区域）之间形成良好的欧姆接 合。因此，如上所述，利用CVD法堆积多晶娃材料38,使多晶娃层18与源极区域13及基体 接触区域14接触，由此能够在多晶娃层18与源极区域13及基体接触区域14之间形成欧 姆接合。
[0117] 因此，能够省略金属层与杂质区域直接接触的构造中不可缺少的娃化物化。从而， 能够防止在多晶娃层18的表面及多晶娃层18的与源极区域13及基体接触区域14的界面 附近产生碳层。
[0118] 其结果，能够抑制多晶娃层18与金属层20之间及多晶娃层18与源极区域13及 基体接触区域14之间的层剥离。从而，能够提高源极配线17的连接可靠性。
[0119] 此外，源极配线17经由层间绝缘膜15的接触孔16与源极区域13及基体接触区 域14接触。而且，源极配线17中，由覆盖（coverage)性优良的多晶娃材料构成的多晶娃 层18形成为填满接触孔16的厚度。因此，能够提高源极配线17的覆盖性。其结果，能够 进一步提高源极配线17的连接可靠性。进而，能够提高形成在多晶娃层18上的金属层20 的平坦性。其结果，能够提高接合金属线时的接合性化onding)。
[0120] 此外，多晶娃层18是W1〇19~10 "cnT3的高浓度渗杂有杂质的高浓度渗杂层，因此 能够降低源极配线17的电阻值。
[0121] 此外，在多晶娃层18与金属层20之间设置由铁层及氮化铁层的层叠构造构成的 中间层19。含有铁的材料具有相对于多晶娃材料及金属材料的任一个优良的密接性。因 此，能够提高多晶娃层18与金属层20的密接性。其结果，能够进一步提高源极配线17的 连接可靠性。
[0122] 而且，通过漏极配线23具有多晶娃层24、中间层25及金属层26而产生的作用及 效果与源极配线17的情况同样，因此省略其记载。
[0123] 图3(a)化）是本发明的第二实施方式所设及的半导体装置的示意俯视图，图3(a) 表示全体图、图3(b)表示内部放大图。
[0124]该半导体装置41是使用了SiC的沟槽栅极型功率VDM0SFET(单独元件），例如，俯 视为正方形的巧片状。巧片状的半导体装置41在图3(a)的纸面的左右（上下）方向的长 度为数mm左右。
[01巧]半导体装置41具有；SiC基板42、形成在该SiC基板42上且由俯视格子状的栅极 沟槽43划分的多个晶胞44。目P，在SiC基板42上，配置于格子状栅极沟槽43的各窗部分 的长方体状的晶胞44排列为矩阵状。各晶胞44例如在图3(b)的纸面的左右（上下）方 向的长度为10ymW下，其中央形成有从表面侧向SiC基板42侧挖掘的俯视正方形状的源 极沟槽45。
[0126] 半导体装置41的表面形成有源极焊盘46。源极焊盘46为四角向外方弯曲的俯 视大致正方形状，并形成为覆盖半导体装置41的表面的大致整个区域。在该源极焊盘46 上，在图3(a)的纸面的左右方向大致靠左，形成有其一部分被去除为俯视大致正方形状的 去除区域47。
[0127] 该去除区域47配置有栅极焊盘48。栅极焊盘48与源极焊盘46之间设有间隔，它 们相互绝缘。
[012引图4是本发明的第二实施方式所设及的半导体装置的示意剖视图，表示沿图3(b) 的切断线IV-IV的切断面。
[0129] 参照图4说明半导体装置41的剖面构造。半导体装置41具备N+型（例如，浓度 为lel8~le21cm-3)的SiC基板42。该SiC基板42的表面49 (上表面）为Si面，其背面 50(下表面）为C面。
[0130] 在SiC基板42上层叠由比SiC基板42低浓度的N-型（例如，浓度为lel5~ lel7cnT3)的SiC构成的外延层51。作为半导体层的外延层51利用所谓的外延成长而形成 在SiC基板42上。在Si面即表面49上形成的外延层51使Si面作为成长主面成长。因 此，利用成长形成的外延层51的表面52与SiC基板42的表面49同样为Si面。
[013。 在外延层51的表面52侦U(Si面侧），P型的基体区域53在大范围内形成为井状， 其浓度例如为lel6~lel9cnT3。此外，在外延层51中，基体区域53的SiC基板42侧（C面 侦。的区域成为原样维持外延成长后的状态的N-型的漏极区域54 (漂移区域）。
[0132] 在基体区域53内，在其表面52侧的大致整个区域形成有N+型（例如，浓度为 lel8~le21cm-3)的源极区域55、在比该源极区域55靠SiC基板42侧（下方）形成有P+ 型（例如，浓度为lel8~le21cnT3)的基体接触区域56。多个基体接触区域56形成为矩 阵状。
[0133] 而且，源极沟槽45W贯通各个基体接触区域56的方式形成为与基体接触区域56 相同数量，并W包围形成有源极沟槽45的各基体接触区域56的方式形成格子状的栅极沟 槽43。由此，在外延层51形成有多个分别作为场效应管起作用的晶胞44。目P，晶胞44中， 基体接触区域56形成为包围源极沟槽45,进而W包围该基体接触区域56的方式形成基体 区域53。而且，基体区域53的与基体接触区域56侧的相反侧露出于栅极沟槽43的侧面。 此外，晶胞44中，栅极沟槽43的深度方向为栅极长度方向，与该栅极长度方向正交的各晶 胞44的周向为栅极宽度方向。
[0134] 源极沟槽45及栅极沟槽43中，该两者从外延层51的表面52贯通基体区域53而 到达漏极区域54,在该实施方式中，他们的深度相同。此外，源极沟槽45的侧面59与栅极 沟槽43的侧面57的距离Di例如为0. 5~3ym。只要距离D在该范围内，能够抑制导通 各晶胞44时的电阻值（通态电阻）的上升，并能够缓和栅极沟槽43的底部的电场。
[0135] 栅极沟槽43中，其底部的与栅极宽度正交的方向（与相邻的晶胞44的对置方向） 的两端角部61向漏极区域54侧弯曲，而形成为相互对置的侧面57与底面58经由弯曲面 而连续的剖面U字状。进而，源极沟槽45也与栅极沟槽43同样为相互对置的侧面59和底 面60经由弯曲面连续的剖面U字状。由此，关断晶胞44时，能够使施加于栅极沟槽43的 底部的两端角部61的电场向两端角部61W外的部分分散，因此能够抑制栅极绝缘膜63的 底面58上的部分的绝缘破坏。
[0136] 在栅极沟槽43的内面W覆盖其整个区域的方式形成有栅极绝缘膜63。栅极绝缘 膜63由含有氮氧化膜、例如通过使用了含有氮及氧的气体的热氧化来形成的氮氧化娃膜 构成。栅极绝缘膜63中的含氮量（氮浓度）例如为0. 1~10%。
[0137] 而且，通过由渗杂有高浓度的N型杂质的多晶娃材料来填满栅极绝缘膜63的内 侧，在栅极沟槽43内埋设栅电极66。
[013引在外延层51上层叠有由Si02构成的层间绝缘膜67。在层间绝缘膜67及栅极绝 缘膜63形成有使各晶胞44的源极沟槽45及源极区域55的表面露出的接触孔68。
[0139] 在层间绝缘膜67上形成有源极配线69。源极配线69经由各接触孔68 -并进入 所有的晶胞44的源极沟槽45,在各晶胞44中，从源极沟槽45的底侧依次与漏极区域54、 基体接触区域56及源极区域55接触。目P，源极配线69对于所有的晶胞44成为共用的配 线。而且，在该源极配线69上形成有层间绝缘膜（未图示），源极配线69经由该层间绝缘 膜（未图示）与源极焊盘46(参照图3(a))电连接。另一方面，栅极焊盘48(参照图3(a)) 经由围绕在该层间绝缘膜（未图示）上的栅极配线（未图示）而与栅电极66电连接。
[0140] 此外，源极配线69从与外延层51的接触侧起依次具有多晶娃层70、中间层71及 金属层72。
[0141] 多晶娃层70是使用渗杂有杂质的渗杂多晶娃而形成的渗杂层，例如为Wlel9~ le21cnT3的高浓度渗杂了杂质的高浓度渗杂层。作为将多晶娃层70形成为渗杂层（包括高 浓度渗杂层）时的杂质，可W使用N(氮）、P(磯）、As(神）等N型杂质、A1(侣）、B(棚） 等P型杂质。此外，多晶娃层70的厚度例如为5000~10000A。
[0142] 此外，在该实施方式中，多晶娃层70W覆盖在接触孔68内露出的晶胞44的表面 整个区域的方式形成，在源极沟槽45内与漏极区域54、基体接触区域56及源极区域55接 触。
[0143] 源极配线69的与漏极区域54、基体接触区域56及源极区域55接触的接触层使用 多晶娃，从而能够使源极配线69与作为高浓度的杂质区域的基体接触区域56及源极区域 55的两者欧姆接合。另一方面，对于低浓度的漏极区域54,能够形成接合障壁比半导体装 置41中内在的基体二极管73 (由基体区域53与漏极区域54的接合而形成的PN二极管） 的扩散电位低的异质外延结接合。
[0144] 然而，当电流流过半导体装置41中内在的基体二极管73时，从基体区域53向漏 极区域54移动的正孔化ole;空穴）在漏极区域54内与电子再结合，由于此时产生的结合 能，有时外延层51中SiC结晶的缺欠在面内扩大。由于该结晶缺欠的电阻值高，因此若结 晶缺欠向栅极沟槽43侧扩大，则结晶缺欠妨碍通常的晶体管工作，有通态电阻上升之虞。
[0145] 与此相反，如本实施方式，只要利用多晶娃层70与漏极区域54的接触而形成异质 外延结接合，即使源极-漏极间施加逆电压，变成电流在上述基体二极管73中流动的状态， 也能够使电流优先流过比基体二极管73侧更靠异质外延结接合侧。其结果，能够防止SiC 的结晶缺欠的放大，并抑制通态电阻的上升。
[0146] 中间层71层叠在多晶娃层70上，且由含有Ti(铁）的层的单层或具有该层的多 个层构成。含有Ti的层可W使用Ti、TiN(氮化铁）等来形成。此外，中间层71的厚度例 如为200~500nm。
[0147] 金属层72层叠在中间层71上，例如使用A1(侣）、Au(金）、Ag(银）、化（铜）、 Mo(钢）、它们的合金及含有他们的金属材料来形成。金属层72成为源极配线69的最表层。 此外，金属层72的厚度例如为1~5ym。
[014引作为如上述的多晶娃层70、中间层71及金属层72的组合，具体来说，可W例示依 次层叠化ly-Si(多晶娃层70)、Ti(中间层71)、TiN(中间层71)及Al(金属层72)的层叠 构造（Pol厂Si/Ti/TiN/Al)。
[0149] 在SiC基板42的背面50,W覆盖其整个区域的方式形成有漏电极74。该漏电极 74对于所有的晶胞44成为共用的电极。作为漏电极74可W例示例如从SiC基板42侧起 依次层叠有Ti及A1的层叠构造（Ti/Al)。
[0150] 在源极焊盘46(源极配线69)与漏电极74之间（源极-漏极间）产生规定的电 位差的状态下，通过对栅极焊盘48施加规定的电压（栅极阔值电压W上的电压），利用来自 栅电极66的电场，在基体区域53的与栅极绝缘膜63的界面附近形成通道。由此，源极配 线69与漏电 极74之间流过电流，VDM0SFET成为导通状态。
[0151] 图5A~图5Q是用于说明图4所示的半导体装置的制造方法的示意剖视图。
[015引 首先，如图5A所示，利用CVD(QiemicalVaporDeposition;化学气相成长）法、LPE(LiquidPhaseElpitaxy;液相外延）法、MBE(Mole州larBeamElpitaxy;分子线外延） 法等外延成长法，在SiC基板42的表面49 (Si面）上，渗杂杂质的同时使SiC结晶成长。由 此，在SiC基板42上形成型的外延层51。
[0153] 接着，如图5B所示，P型杂质从外延层51的表面52注入到外延层51的内部。此 时的注入条件根据P型杂质的种类而不同，例如，加速能为200~3000keV。
[0154] 接下来，如图5C所示，利用CVD法，在外延层51上形成由Si化构成的掩模75。接 着，通过光致抗蚀剂（未图示）来蚀刻掩模75,从而在应形成基体接触区域56的区域图案 化为具有开口 76的图案。形成开口 76后，P型杂质从外延层51的表面52注入到外延层 51的内部。此时的注入条件根据P型杂质的种类而不同，例如，加速能为30~4(K)keV。注 入P型杂质后，除去掩模75。
[0巧日]接下来，如图抓所示，N型杂质从外延层51的表面52注入到外延层51的内部。 此时的注入条件根据N型杂质的种类而不同，例如，加速能为30~4(K)keV。
[0156] 接下来，如图祀所示，利用CVD法、热氧化法等，在外延层51的表面52整个区域 形成由Si化构成的掩模77。而且，掩模77也可利用CVD法由SiN等来形成。接着，通过光 致抗蚀剂（未图示）来蚀刻掩模77,由此在应形成栅极沟槽43及源极沟槽45的区域图案 化为具有开口 78的图案。形成开口 78后，例如包含SFe(六氣化硫）及化（氧）的混合气 体（SFe/〇2气体）、包含SFe、〇2及皿r(漠化氨）的混合气体（SFe/〇2/皿r气体）经由开口 78 向外延层51的表面52射入。由此，外延层51从表面52 (Si面）被干蚀刻，栅极沟槽43及 源极沟槽45同时形成。同时，在外延层51上形成多个晶胞44。
[0157] 接下来，如图5F所示，利用湿蚀刻，除去掩模77。
[0158] 然后，如图5G所示，在外延层51的表面52整个区域形成有机材料膜81。有机材 料膜81为含有碳的材料，例如，可W应用作为光致抗蚀剂使用的有机材料（例如，聚酷亚胺 等）等。此种有机材料膜81例如使用旋涂机等来形成。
[0159] 形成有机材料膜81后，将SiC基板42装入电阻加热炉82。作为电阻加热炉82， 只要是能够确保设置被加热体的电阻加热炉82内的气密性，并且能够向电阻加热炉82内 导入各种气体的装置即可，没有特别限制，其加热方式可W是直接加热方式、间接加热方式 的任一个。
[0160] 而且，在SiC基板42设置在电阻加热炉82内的状态下，向电阻加热炉82内导入 惰性气体（例如，馬、Ar等），并且对电阻加热炉82进行升温控制（第一升温控制）。
[0161] 该第一升温控制中，如图6所示，加热温度控制为例如经过35~45分钟从100°C 上升到1000°C，上升后，例如，W1000°C保持（第一温度保持）加热温度5~10分钟。利 用该升温及温度保持，有机材料膜81中碳W外的元素蒸发，如图甜所示，有机材料膜81改 性为碳膜83。因此，外延层51的表面52的整个区域被碳膜83覆盖。
[0162] 接着，将电阻加热炉82内原样保持惰性气氛，进一步升温控制（第二升温控制） 电阻加热炉82。
[0163] 该第二升温控制中，如图6所示，加热温度控制为例如经过30~60分钟从1000°C 上升到1600°C。上升后，例如W1600°C保持（第二温度保持）加热温度5~10分钟。通 过该升温及温度保持，注入到外延层51的表层部的各个N型杂质及P型杂质的离子被活性 化，如图51所示，根据注入的部位，分别形成基体区域53、源极区域55、基体接触区域56。 此外，在外延层51的基层部形成原样维持外延成长后的状态的漏极区域54。
[0164] 接下来，将电阻加热炉82内原样维持惰性气氛，降温控制电阻加热炉82。
[0165] 在降温控制中，如图6所示，加热温度被限制（降温限制）为例如经过15~30分 钟从1600°C下降到1300°C。降温后，将加热温度保持（第S温度保持）在1300°C状态下， 向电阻加热炉82内例如导入含氮、氧气体5~10分钟。通过含氮、氧气体的导入，如图5J 所示，碳膜83与气体中的氧反应而被氧化除去。作为导入的含氮、氧气体，可W使用至少含 有馬0(-氧化二氮）的气体，也可含有NO(-氧化氮）。进而馬0气体W相对于导入的气 体的总流量为30%W下、优选1~30%的流量比来供给。
[0166] 然后，W相同流量向电阻加热炉82内导入含氮、氧气体，进而，例如，W1300°C保 持（第四温度保持）加热温度200~240分钟。由此，外延层51的表面52被氧化，如图5K 所示，形成覆盖表面52整个区域的氮氧化娃膜（栅极绝缘膜63)。
[0167] 形成栅极绝缘膜63后，再次向电阻加热炉82内导入惰性气体（例如，N2、Ar等）， 并且加热温度控制为从1300°C下降到300°C。降温后，将SiC基板42从电阻加热炉82取 出。
[016引接下来，如图化所示，利用CVD法，从外延层51的上方堆积渗杂后的多晶娃材料 84。多晶娃材料84的堆积至少持续到填满栅极沟槽43及源极沟槽45。
[0169] 然后，如图5M所示，将堆积的多晶娃材料84回蚀（etchback)到回蚀面与外延层 51的表面52成为齐面为止。
[0170] 接着，如图5N所示，仅残存在源极沟槽45内的多晶娃材料84通过干蚀刻被除去。 由此，形成由残存在栅极沟槽43内的多晶娃材料84构成的栅电极66。
[0171] 接下来，如图50所示，利用CVD法，在外延层51上层叠由Si化构成的层间绝缘膜 67。
[0172] 而且，如图5P所示，层间绝缘膜67及栅极绝缘膜63连续并被图案化，由此接触孔 68形成于层间绝缘膜67及栅极绝缘膜63。
[0173] 接下来，如图5Q所示，利用CVD法，将多晶娃材料堆积到填满接触孔68为止。之 后，向堆积的多晶娃材料注入N型或P型杂质。此时的注入条件根据杂质的种类而不同，但 例如加速能为10~l(K)keV。然后，例如W900°C进行20分钟的杂质扩散。由此，形成渗杂 有高浓度杂质的多晶娃层70。接下来，利用瓣射法、蒸锻法等方法，在多晶娃层70的表面 依次堆积Ti及TiN，形成中间层71。接着，利用瓣射法、蒸锻法等方法，在中间层71的表面 堆积A1等金属，形成金属层72。由此，形成源极配线69。接下来，在SiC基板42的背面50 形成漏电极74。
[0174] 之后，通过形成层间绝缘膜（未图示）、源极焊盘46、栅极焊盘48等，得到图4所 示的半导体装置41。
[0175] 如上所述，根据该半导体装置41，与第一实施方式的半导体装置1同样地，源极配 线69在与源极区域55及基体接触区域56的接触部分具有多晶娃层70,因此，能够使源极 配线69相对于作为高浓度的杂质区域的基体接触区域56及源极区域55的两者欧姆接合。
[0176] 因此，在半导体装置41的制造时，与仅由A1等金属构成的层直接与杂质区域接触 的情况不同，可W省略在外延层51的表面52形成Ni层的工序，进而，可W省略将此种Ni 层娃化物化的工序。从而，能够防止在外延层51的表面52产生碳层。
[0177] 其结果，能够抑制源极配线69与外延层51之间的层剥离。从而，可W提高源极配 线69的连接可靠性。
[0178] 此外，进入源极沟槽45而与漏极区域54、基体接触区域56及源极区域55接触的 层（多晶娃层70)由覆盖性优良的多晶娃构成，因此能够提高源极配线69的覆盖性。其结 果，能够进一步提高源极配线69的连接可靠性。
[017引此外，由于多晶娃层70是W1019~IQUcnT3的高浓度渗杂了杂质的高浓度渗杂层， 因此能够降低源极配线69的电阻值。
[0180] 此外，在多晶娃层70与金属层72之间设置由Ti层及TiN层的层叠构造构成的中 间层71。含有Ti的材料对于多晶娃材料及金属材料的任一个都具有优良的密接性。因此， 能够提高多晶娃层70与金属层72的密接性。其结果，能够进一步提高源极配线69的连接 可靠性。
[0181] 此外，根据该半导体装置41，在由栅极沟槽43包围的各个晶胞44的中央形成源极 沟槽45,因此能够抑制栅极沟槽43的两端角部61附近的等电位线的密集。其结果，能够 缓和施加于栅极沟槽43的底部的两端角部61的电场，因此能够抑制栅极绝缘膜63的底面 58上的部分的绝缘破坏。
[0182] 而且，如图7所示的半导体装置85,源极沟槽45也可比栅极沟槽43深。由此，能 够进一步缓和施加于栅极沟槽43的底部的两端角部61的电场。
[0183] 图8(a)化）是本发明的第S实施方式所设及的半导体装置的示意俯视图，图8(a) 表示全体图、图8(b)表示内部放大图。图8(a)化）中，与图3(a)化）所示的各部分对应的 部分标注与上述各部分相同的标记。此外，W下对标注相同的标记的部分省略详细的说明。
[0184] 该半导体装置86为使用了SiC的平面栅极型功率VDM0SFET(单独元件），例如，俯 视正方形的巧片状。巧片状的半导体装置86在图8(a)的纸面的左右（上下）方向的长度 为数mm左右。
[0185] 半导体装置86具有SiC基板42、形成在该SiC基板42上且由俯视格子状的栅电 极87划分的多个晶胞88。目P，在SiC基板42上，配置在格子状栅电极87的各窗部分的俯 视正方形状的晶胞88排列成矩阵状。各晶胞88例如在图8(b)的纸面的左右（上下）方 向的长度为10ymW下，且在其中央从表面侧连接有源极配线89。
[0186] 图9是本发明的第S实施方式所设及的半导体装置的示意剖视图，表示沿图8化） 的切断线IX-IX的切断面。图9中，与图4所示的各部分对应的部分标注与上述各部分相 同的标记。此外，W下对标注相同的标记的部分省略详细的说明。
[0187] 参照图9说明半导体装置86的剖面构造。半导体装置86包括N+型（例如，浓度 为lel8~le21cm-3)的SiC基板42、和层叠在SiC基板42上的外延层51。
[018引在外延层51的表面52侧（Si面侧），多个井状的P型的基体区域90形成为矩阵 状，其浓度例如为lel6~lel9cnT3。此外，在外延层51中，比基体区域90靠SiC基板42侧 (C面侧）的区域为原样维持外延成长后的状态的N-型的漏极区域91 (漂移区域）。
[0189] 在各个基体区域90内形成有N+型（例如，浓度为lel8~le21cnT3)的源极区域 92和被该源极区域92包围的P+型（例如，浓度为lel8~le21cnT3)的基体接触区域93。
[0190] 而且，W跨过相邻的基体区域90的方式形成格子状的栅电极87,该栅电极87与外 延层51之间设置栅极绝缘膜94。栅电极87跨过源极区域92与漏极区域91之间，控制基 体区域90的表面的翻转层（通道，channel)的形成。此外，栅极绝缘膜94由含氮的氧化 膜构成，例如通过使用含有氮及氧的气体的热氧化而形成的氮氧化娃膜构成。栅极绝缘膜 94中的含氮量（氮浓度）例如为0. 1~10%。
[0191] 在外延层51上W覆盖栅电极87的方式层叠有由Si化构成的层间绝缘膜95。在 基体区域90的中央区域，接触孔96形成在层间绝缘膜95及栅极绝缘膜63。
[0192] 在层间绝缘膜95上形成有源极配线89。源极配线89 -并进入所有的接触孔96， 各晶胞88中，与漏极区域91、基体接触区域93及源极区域92接触。目P，源极配线89对于 所有的晶胞88成为共用的配线。而且，该源极配线89上形成有层间绝缘膜（未图示），源 极配线89经由该层间绝缘膜（未图示）与源极焊盘46(参照图8(a))电连接。另一方面， 栅极焊盘48(参照图8(a))经由围绕该层间绝缘膜（未图示）上的栅极配线（未图示）而 与栅电极87电连接。
[0193] 此外，源极配线89从外延层51的接触侧起依次具有多晶娃层97、中间层98及金 属层99。
[0194] 多晶娃层97是使用渗杂有杂质的渗杂多晶娃而形成的渗杂层，例如为Wlel9~ le21cnT3的高浓度渗杂了杂质的高浓度渗杂层。作为将多晶娃层97形成为渗杂层（包括高 浓度渗杂层）时的杂质，可W使用N(氮）、P(磯）、As(神）等N型杂质、A1(侣）、B(棚） 等P型杂质。此外，多晶娃层97的厚度例如为5000~10000A。
[0195] 此外，在该实施方式中，多晶娃层97W覆盖在接触孔96内露出的晶胞88的表面 整个区域的方式形成，并基体接触区域93及源极区域92接触。
[0196] 源极配线89的与基体接触区域93及源极区域92接触的接触层使用多晶娃，从而 能够使源极配线89与作为高浓度的杂质区域的基体接触区域93及源极区域92的两者欧 姆接合。
[0197] 中间层98层叠在多晶娃层97上，且由含有Ti(铁）的层的单层或具有该层的多 个层构成。含有Ti的层可W使用Ti、TiN(氮化铁）等来形成。此外，中间层98的厚度例 如为200~500nm。
[0198] 金属层99层叠在中间层98上，例如使用A1 (侣）、Au(金）、Ag(银）、化（铜）、 Mo(钢）、它们的合金及含有他们 的金属材料来形成。金属层99成为源极配线89的最表层。 此外，金属层99的厚度例如为1~5ym。
[0199] 作为如上述的多晶娃层97、中间层98及金属层99的组合，具体来说，可W例示依 次层叠化ly-Si(多晶娃层97)、Ti(中间层98)、TiN(中间层798)及A1 (金属层99)的层 叠构造（Pol厂Si/Ti/TiN/Al)。
[0200] 在SiC基板42的背面50,W覆盖其整个区域的方式形成有漏电极74。
[0201] 在源极焊盘46(源极配线89)与漏电极74之间（源极-漏极间）产生规定的电 位差的状态下，通过对栅极焊盘48施加规定的电压（栅极阔值电压W上的电压），利用来自 栅电极87的电场，在基体区域90的与栅极绝缘膜63的界面附近形成通道。由此，源极配 线89与漏电极74之间流过电流，VDM0SFET成为导通状态。
[0202] 图10A~图10N是用于说明图9所示的半导体装置的制造方法的示意剖视图。图 10A~图10N中，与图5A~图5Q所不的各部分对应部分标注与上述的各部分相同的标记。 此外，w下，省略对标有相同的标记的部分的详细说明。
[020引首先，如图10A所示，利用CVD(QiemicalVaporDeposition;化学气相成长）法、LPE(LiquidPhaseElpitaxy;液相外延）法、MBE(Mole州larBeamElpitaxy;分子线外延） 法等外延成长法，在SiC基板42的表面49(Si面）上，渗杂杂质的同时使SiC结晶成长。由 此，在SiC基板42上形成N^型的外延层51。
[0204]接下来，如图10B所示，利用CVD法，在外延层51上形成由Si〇2构成的掩模39。接 着，通过光致抗蚀剂（未图示）来蚀刻掩模39,从而在应形成基体区域90的区域图案化为 具有开口的图案。形成开口后，P型杂质从外延层51的表面52注入到外延层51的内部。 此时的注入条件根据P型杂质的种类而不同，例如，加速能为200~3000keV。注入P型杂 质后，除去掩模39。
[020引接下来，如图10C所示，利用CVD法，在外延层51上形成由Si化构成的掩模40。接 着，通过光致抗蚀剂（未图示）来蚀刻掩模40,从而在应形成源极区域92的区域图案化为 具有开口的图案。形成开口后，N型杂质从外延层51的表面52注入到外延层51的内部。 此时的注入条件根据N型杂质的种类而不同，例如，加速能为30~4(K)keV。注入N型杂质 后，除去掩模40。
[0206] 接下来，如图10D所示，利用CVD法，在外延层51上形成由Si〇2构成的掩模62。接 着，通过光致抗蚀剂（未图示）来蚀刻掩模62,从而在应形成基体接触区域93的区域图案 化为具有开口的图案。形成开口后，P型杂质从外延层51的表面52注入到外延层51的内 部。此时的注入条件根据P型杂质的种类而不同，例如，加速能为30~4(K)keV。注入P型 杂质后，除去掩模62。
[0207] 然后，如图10E所示，在外延层51的表面52整个区域形成有机材料膜81。
[020引形成有机材料膜81后，将SiC基板42装入电阻加热炉82。而且，在SiC基板42 设置在电阻加热炉82内的状态下，向电阻加热炉82内导入惰性气体（例如，N2、Ar等），并 且与图甜所示的工序同样，对电阻加热炉82进行升温控制（第一升温控制）（参照图6)。 利用该升温及温度保持，有机材料膜81中的碳W外的元素蒸发，如图10F所示，有机材料膜 81改性为碳膜83。
[0209] 接着，将电阻加热炉82内维持惰性气氛，与图51所示的工序同样，电阻加热炉82 被进一步升温控制（第二升温控制）（参照图6)。利用该升温及温度保持，注入到外延层 51的表层部的各个N型杂质及P型杂质的离子被活性化，如图10G所示，根据注入的部位， 分别形成基体区域90、源极区域92、基体接触区域93。此外，在外延层51的基层部形成原 样维持外延成长后的状态的漏极区域91。
[0210] 接下来，将电阻加热炉82内维持惰性气氛，与图5J所示的工序同样地，降温控制 电阻加热炉82(参照图6)。通过导入该含氮、氧气体的降温控制，如图10H所示，碳膜83与 气体中的氧反应而被氧化除去。
[0211] 然后，W相同流量向电阻加热炉82内导入含氮、氧气体，进而，例如，W1300°C保 持（第四温度保持）加热温度200~240分钟。由此，外延层51的表面52被氧化，如图 101所示，形成覆盖表面52整个区域的氮氧化娃膜（栅极绝缘膜94)。
[021引形成栅极绝缘膜94后，再次向电阻加热炉82内导入惰性气体（例如，N2、Ar等）， 并且加热温度控制为从1300°C下降到300°C。降温后，将SiC基板42从电阻加热炉82取 出。
[021引接下来，如图10J所示，利用CVD法，从外延层51的上方堆积渗杂后的多晶娃材料 84。
[0214] 然后，如图10K所示，利用干蚀刻除去堆积的多晶娃材料84。由此，形成栅电极87。
[02巧]接下来，如图1化所示，利用CVD法，在外延层51上层叠由Si化构成的层间绝缘 膜95。
[0216] 而且，如图10M所示，层间绝缘膜95及栅极绝缘膜94连续而图案化，由此接触孔 96形成于层间绝缘膜95及栅极绝缘膜94。
[0217] 接下来，如图10N所示，利用CVD法，堆积多晶娃材料直到填满接触孔96为止。之 后，向堆积的多晶娃材料注入N型或P型杂质。此时的注入条件根据杂质的种类而不同，例 如，加速能为10~l(K)keV。由此，形成渗杂有高浓度杂质的多晶娃层97。接下来，利用瓣 射法、蒸锻法等方法，在多晶娃层97的表面依次堆积Ti及TiN而形成中间层98。接着，利 用瓣射法、蒸锻法等方法，在中间层98的表面堆积A1等金属而形成金属层99。由此，形成 源极配线89。接下来，在SiC基板42的背面50形成漏电极74。
[021引之后，通过形成层间绝缘膜（未图示）、源极焊盘46、栅极焊盘48等，得到图9所 示的半导体装置86。
[0219] 如上所述，根据该半导体装置86,与第一实施方式的半导体装置1同样，源极配线 89在与源极区域92及基体接触区域93的接触部分具有多晶娃层97,因此能够使源极配线 89与作为高浓度的杂质区域的基体接触区域93及源极区域92的两者欧姆接合。
[0220] 因此，在半导体装置86的制造时，与仅由A1等金属构成的层直接与杂质区域接触 的情况不同，可W省略在外延层51的表面52形成Ni层的工序，进而，可W省略将此种Ni 层娃化物化的工序。从而，能够防止在外延层51的表面52产生碳层。
[0221] 其结果，能够抑制源极配线89与外延层51之间的层剥离。从而，可W提高源极配 线89的连接可靠性。
[0222] 此外，进入接触孔96而与漏极区域91、基体接触区域93及源极区域92接触的层 (多晶娃层97)由覆盖性优良的多晶娃构成，因此能够提高源极配线89的覆盖性。其结果， 能够进一步提高源极配线89的连接可靠性。
[022引此外，由于多晶娃层97是W1019~IQUcnT3的高浓度渗杂了杂质的高浓度渗杂层， 因此能够降低源极配线89的电阻值。
[0224] 此外，在多晶娃层97与金属层99之间设置由Ti层及TiN层的层叠构造构成的中 间层98。含有Ti的材料对于多晶娃材料及金属材料的任一个都具有优良的密接性。因此， 能够提高多晶娃层97与金属层99的密接性。其结果，能够进一步提高源极配线89的连接 可靠性。
[0225] 而且，如图11所示，与第二实施方式同样，在该半导体装置86中，将基体接触区域 93形成在比源极区域92靠SiC基板42侧（下方），并通过设置贯通各个基体接触区域56 的源极沟槽79,可W在源极沟槽79内使多晶娃层97与漏极区域91、基体接触区域93及源 极区域92接触。由此，能够达到与第二实施方式相同的作用效果。目P，即使对源极-漏极 间施加逆电压，成为电流在基体二极管80 (利用基体区域90与漏极区域91的接合而形成 的PN二极管）流动的状态，也能够使电流优先地向比基体二极管80侧靠异质外延结接合 侧流过。
[0226] 接下来，表示设及利用了电阻加热炉的SiC半导体装置的制造方法的发明的实施 方式。
[0227] 图12是平面栅极型的半导体装置的示意剖视图。
[022引半导体装置101具有平面栅极型VDM0S阳T的晶胞配置成矩阵状的构造。而且，图 12中表示多个晶胞中的一部分。
[0229] 半导体装置101具备构成半导体装置101的基体的N+型的SiC基板102。SiC基板 102的表面121层叠有由渗杂有比SiC基板102低浓度的N型杂质的SiC(SiliconCarbide; 碳化娃）构成的、型的外延层103。外延层103的表面131例如由SiC的（0001)面构成。
[0230] 在外延层103形成有原样维持了外延成长后的状态的N-型的漏极区域104。
[0231] 此外，在外延层103的表层部形成有P型的基体区域105。图12中虽未图示，但 基体区域105空开一定的间隔而形成多个，他们呈相互平行，在同一方向（与图12的纸面 垂直的方向）上延伸，例如，配置为条状、矩阵状（行列状）。而且，在相互相邻的基体区域 105之间，漏极区域104露出。
[0232] 在基体区域105的表层部，距其周缘空开间隔地形成有N+型的源极区域106。
[0233] 此外，在外延层103的表面131形成有跨过漏极区域104、基体区域105及源极区 域106的栅极绝缘膜107。栅极绝缘膜107由Si〇2构成。
[0234] 而且，在栅极绝缘膜107上形成有由渗杂了高浓度N型杂质的多晶娃构成的栅电 极108。栅电极108隔着栅极绝缘膜107与漏极区域104、基体区域105及源极区域106对 置。
[0235] 在外延层103上层叠由Si化构成的层间绝缘膜109。在层间绝缘膜109上形成有 源极配线111。源极配线111经由形成于层间绝缘膜109的接触孔110而与基体区域105 及源极区域106电连接。
[0236] 栅极配线112经由形成于层间绝缘膜109的接触孔（未图示）而与栅电极108电 连接。
[0237] 在SiC基板102的背面形成有漏电极113。
[023引将源极配线111接地，对漏电极113施加适当大小的正电压，并控制栅电极108的 电位时，利用来自栅电极108的电场，能够在基体区域105的与栅极绝缘膜107的界面附近 形成通道。由此，能够使电流在源极配线111与漏电极113之间流过。
[0239] 图13A~图13L是说明图12的半导体装置的制造方法的示意剖视图。
[0240] 首先，如图13A所示，利用外延成长法，在SiC基板102的表面121形成外延层103。 此时、SiC基板102的成长主面（表面121)为（0001)面。由于SiC基板102的表面121为 (0001)面，由此在SiC基板102上通过外延成长而形成的外延层103也将（0001)面作为 主面而形成。因此，与SiC基板102的表面121平行的外延层103的表面131成为（0001) 面。
[0241] 接下来，利用公知的光刻技术，在外延层103的表面131，在与应形成基体区域105 的区域对置的部分形成具有开口 115的光致抗蚀剂114。而且，从光致抗蚀剂114上向外延 层103的表面131射入P型杂质的离子（例如，棚离子）。由此，如图13B所示，P型杂质注 入到从外延层103的开口 115露出的部分的表层部。
[024引接着，利用公知的光刻技术，在外延层103的表面131，在与应形成源极区域106的 区域对置的部分形成具有开口 117的光致抗蚀剂116。而且，从光致抗蚀剂116上向外延层 103的表面131射入N型杂质的离子（例如，神离子）。由此，如图13C所示，N型杂质注入 到从外延层103的开口 117露出的部分的表层部（比P型杂质的注入部位靠表面131侧）。
[0243] 杂质离子向外延层103的表层部注入后，如图13D所示，外延层103的表面131整 个区域形成有机材料膜118。有机材料膜118为含碳（碳素）的材料，例如，可W应用作为 光致抗蚀剂使用的有机材料（例如，聚酷亚胺等）等。此种有机材料膜81例如使用旋涂机 等来形成。
[0244] 形成有机材料膜118后，将SiC基板102装入电阻加热炉122。作为电阻加热炉 122,只要是能够确保设置被加热体的电阻加热炉122内的气密性，并且能够向电阻加热炉 122内导入各种气体的装置即可，没有特别限制，其加热方式可W是直接加热方式、间接加 热方式的任一个。
[0245] 而且，在SiC基板102设置在电阻加热炉122内的状态下，向电阻加热炉122内导 入惰性气体（例如，馬、Ar等），并且对电阻加热炉122进行升温控制（第一升温控制）。
[0246] 该第一升温控制中，如图6所示，加热温度控制为例如经过35~45分钟从100°C 上升到1000°C，上升后，例如，Wl〇〇〇°C保持（第一温度保持）加热温度5~10分钟。利 用该升温及温度保持，有机材料膜118中碳W外的元素蒸发，如图13E所示，有机材料膜118 改性为碳膜119。因此，外延层103的表面131的整个区域被碳膜119覆盖。
[0247] 接着，将电阻加热炉122内原样保持惰性气氛，进一步升温控制（第二升温控制） 电阻加热炉122。
[024引该第二升温控制中，如图6所示，加热温度控制为例如经过30~60分钟从1000°C上升到1600°C。上升后，例如W1600 °C保持（第二温度保持）加热温度5~10分钟。通 过该升温及温度保持，注入到外延层103的表层部的N型杂质及P型杂质的离子被活性化， 如图13F所示，在外延层103的表层部形成基体区域105及源极区域106。此外，在外延层 103的基层部形成与基体区域105分离且原样维持外延成长后的状态的漏极区域104。
[0249] 接下来，将电阻加热炉122内原样维持为惰性气氛，电阻加热炉122被降温控制。
[0250] 降温控制中，如图6所示，加热温度被限制（降温限制）为例如经过15~30分钟 从1600°C下降到1300°C。降温后，将加热温度保持（第S温度保持）在1300°C状态下，例 如向电阻加热炉122内导入含氧气体5~10分钟。通过含氧气体的导入，如图13G所示， 碳膜119与含氧气体中的氧反应而被氧化除去。其中，作为导入到电阻加热炉122内的含 氧气体，优选使用含氧及氮的气体，具体来说，可W使用含有NO(-氧化氮）、馬0 ( -氧化二 氮）等气体。
[0巧1] 然后，向电阻加热炉122内导入含氧气体，进而，例如，W1300°C将加热温度保持 (第四温度保持）200~240分钟。由此，外延层103的表面131被氧化，如图13H所示，形 成覆盖表面131整个区域的氧化膜120。
[025引形成氧化膜120后，再次向电阻加热炉122内导入惰性气体（例如，N2、Ar等），并 且加热温度控制为从1300°C下降到300°C。降温后，将SiC基板102从电阻加热炉122取 出。
[025引接下来，利用瓣射法，使导电材料成膜。而且，利用公知的光刻及蚀刻技术，将导电 材料图案化，如图131所示，在氧化膜120上形成栅电极108。
[0巧4] 然后，如图13J所示，利用CVD(ChemicalVaporDeposition;化学气相成长）法， 在外延层103上层叠层间绝缘膜109。
[0巧引而且，利用公知的光刻技术及蚀刻技术，如图13K所示，在层间绝缘膜109及氧化 膜120形成接触孔110。氧化膜120的残存的部分成为栅极绝缘膜107。
[0256] 接下来，利用瓣射法，在外延层103上使导电材料成膜。导电材料填满接触孔110 且W在层间绝缘膜109上形成薄膜的方式附着（堆积）。而且，利用公知的光刻技术及蚀 刻技术，将层间绝缘膜109上的导电材料图案化。由此，如图1化所示，形成源极配线111。 此外，形成与栅电极108电连接的栅极配线112。进而，在SiC基板102的背面形成漏电极 113。
[0巧7] 经过W上的工序，得到图12所示的半导体装置101。
[0巧8] 根据上述的制造方法，在形成有机材料膜118后，利用电阻加热炉122的第一升温 控制，加热电阻加热炉122内的有机材料膜118而改性为碳膜119,在外延层103的表面131 形成碳膜119。
[0巧9] 形成碳膜119后，将电阻加热炉122内原样维持为惰性气氛，利用电阻加热炉122 的第二升温控制，加热外延层103,从而外延层103内的N型杂质及P型杂质的离子被活性 化。
[0260] 而且，将电阻加热炉122内原样维持为惰性状态下，执行降温控制（例如，从 1600°C向1300°C降温）。然后，在W1300°C保持（第S温度保持）加热温度的状态下，导入 含氧气体例如5~10分钟。由此，碳膜119被氧化除去，外延层103的表面131露出。
[0261] 除去碳膜119后，接下来向电阻加热炉122内导入含氧气体，同时温度保持（第四 温度保持）电阻加热炉122,从而露出的表面131被氧化而形成氧化膜120。
[0262] 在用于离子活性的加热（第二升温控制）之前，在外延层103的表面131形成碳 膜119,因此外延层103的加热时，能够防止从表面131脱Si。因此，能够抑制外延层103 的表面131的薇裂，并能够维持表面131的平坦性。其结果，能够使外延层103与栅极绝缘 膜107的界面光滑，因此能够提高半导体装置101的通道移动度。
[0263] 进而，能够在一个电阻加热炉122内连续进行由如下工序构成的四个工序，即；对 有机材料膜118进行加热而改性为碳膜119的工序（第一升温控制）、对外延层103进行 加热而使离子活性化的工序（第二升温控制）、利用含氧气体将碳膜119氧化除去的工序 (降温限制控制及第=温度保持）及使SiC层的表面氧化而形成氧化膜的工序（第四温度 保持）。因为不另外需要用于除去碳膜的装置等，能够抑制装置成本的增加。并且，因为使 用电阻加热炉122,所W能够精密且简单地执行第一升温控制、第二升温控制、降温限制控 制及第=温度保持、W及第四温度保持。
[0264] 此外，形成氧化膜120的外延层103的表面131为（0001)面，且导入加热炉内的 含氧气体为含有氧及氮的气体。
[026引例如，在利用02气体、H20气体（水蒸气）及馬0气体，使SiC层的（0001)面氧化 而形成氧化膜的情况下，具有该SiC层的M0S阳T的通道移动度例如分别为1~5cmVV'S、 5~15cmVV?S及15~25cmVV?S，馬0气体的情况下通道移动度最好。
[0266] 而且，在该实施方式的半导体装置101中，利用NO气体或馬0气体使外延层103的 (0001)面（表面131)氧化而形成氧化膜120,因此能够进一步提高半导体装置101的通道 移动度。
[0267]实施例
[026引下面，基于实施例及比较例来说明本发明，但本发明并非由下述的实施例来限定。
[0269] 实施例1
[0270] 首先，在晶片状的SiC基板（化ee社制）的Si面，使SiC结晶成长，形成由SiC构 成的外延层。接下来，从外延层的表面（Si面）将N型杂质W30~20化eV的加速能多级 注入。由此，在外延层的表层部形成N型的杂质区域（浓度le20cnT3)。
[027。接下来，利用CVD法，在外延层的表面形成由Si化构成的绝缘膜。接下来，在绝缘 膜上形成接触孔，W使上述杂质区域露出。
[0272] 接下来，利用CVD法，通过在接触孔内堆积多晶娃材料，形成多晶娃层，并得到接 触配线。
[0273] 比较例1
[0274] 到形成接触孔的工序为止，进行与实施例1同样的工序。形成接触孔后，利用瓣射 法，将镶堆积到接触孔内。接下来，进行l〇〇〇°C的热处理，对镶进行娃化物化而得到娃化镶 层。最后，利用瓣射法，在娃化镶层上堆积侣而形成侣层，从而得到接触配线。
[027引1)由扫描型电子显微镜（ScanningElectronMicroscope;SEM)进行的摄影
[0276] 使用扫描型电子显微镜对由实施例1及比较例1形成的接触配线来扫描电子线。 并对由电子线扫描检测出的信息进行图像处理而得到SEM图像。图14(图14(a);实施例 1、图14(b);比较例1)表示得到的沈M图像。
[0277]。有无层剥离
[027引通过识别图14(a)化）所示的SEM图像，确认接触配线中有无层剥离。
[0279] 根据图14(a)可知，多晶娃层与杂质区域密接，多晶娃层对于杂质区域能够良好 地接触。由此可知，在实施例1中，接触配线与杂质区域之间形成欧姆接合，能够提高接触 配线的连接可靠性。
[0280] 另一方面，根据图14(b)可知，娃化镶层与杂质区域之间产生空孔，明确他们之间 的层剥离。即确认了接触配线与杂质区域之间产生接触不良。
[0281]W上，说明了本发明的实施方式，但本发明也可由其他的方式来实施。
[0282] 例如，也可采用颠倒了半导体装置1、41、85、86的各半导体部分的导电型的结构。 良P，半导体装置1中，也可是P型的部分为N型，N型的部分为P型。
[0283] 此外，半导体装置1中，具有多晶娃层的接触配线也可仅为源极配线17及漏极配 线23之一。
[0284] 此外，半导体装置41、85、86中，也可将具有多晶娃层的接触配线应用于漏电极 74。
[0285]此外，也可采用将SiC基板2、42的表面21、49及背面22、50的结晶面翻转的结构。 即，SiC基板2、42中，也可是表面21、49为C面，背面22、50为Si面。
[0286] 此外，在前述的实施方式中，本发明的接触配线由沟槽栅极型M0SFET的源极配线 17,69及漏极配线23的形式及平面栅极型VDM0SFET的源极配线89的形式来表示，但例如 也可适用于二极管、闽流晶体管、双极性晶体管的与杂质区域接触的配线的形式。
[0287] 本发明的实施方式只不过是用于明确本发明的技术的内容所用的具体例，本发明 不应限定于该些具体例来解释，本发明的精神及范围仅由权利要求的范围来限定。
[028引本申请对应于2008年12月25日向日本专利厅提出的特愿2008-330317号、2008 年12月26日向日本专利厅提出的特愿2008-334480号及2009年12月24日向日本专利 厅提出的特愿2009-293361号，并将上述申请的全部公开引用到此处。
【主权项】
1. 一种半导体装置，其中，包括： 具有表面且由SiC构成的半导体层； 形成于所述半导体层的表层部的第一导电型的基体区域； 隔着栅极绝缘膜而与所述基体区域对置的栅电极； 形成于所述半导体层的表层部，且形成所述半导体的所述表面的第二导电型的源极区 域； 形成于所述半导体层的所述表面上，并与所述源极区域接触的源极配线； 以覆盖所述栅电极的方式形成的绝缘膜；以及 相对于所述基体区域而形成于所述半导体层的背面侧的第一导电型的漏极区域， 所述源极配线具有多层构造，所述多层构造至少具有多晶硅层和金属层，且通过以使 所述多晶硅层在所述半导体层的表面上与所述源极区域相接且不与所述漏极区域相接的 方式依次层叠所述多晶硅层和所述金属层而得到。2. 根据权利要求1所述的半导体装置，其中， 包括从所述半导体层的表面挖下且在其内表面上形成有所述栅极绝缘膜的栅极沟槽。3. 根据权利要求1所述的半导体装置，其中， 所述多晶硅层为掺杂有IO19~10 21CnT3的浓度的杂质的高浓度掺杂层。4. 根据权利要求1所述的半导体装置，其中， 所述多晶硅层与所述金属层之间设置含有钛的层。5. 根据权利要求4所述的半导体装置，其中， 所述金属层具有含Al的层， 所述含有钛的层具有从所述多晶硅层侧起依次层叠 Ti层及TiN层的构造。6. 根据权利要求1所述的半导体装置，其中， 所述多晶硅层中掺杂有从B、P、Al、N构成的组中选择的至少一种导电性杂质。7. 根据权利要求1所述的半导体装置，其中， 还包括从所述半导体层的所述表面挖下的源极沟槽， 所述源极配线以从所述绝缘膜上跨所述源极沟槽的方式形成， 所述源极配线的所述金属层被平坦化。8. 根据权利要求7所述的半导体装置，其中， 所述基体区域包括形成在所述源极沟槽的侧面的基体接触区域， 所述源极配线的所述多晶硅层在所述源极沟槽内与所述基体接触区域以及所述源极 区域接触。9. 根据权利要求1所述的半导体装置，其中， 所述栅极绝缘膜由含有氮的绝缘材料构成。10. 根据权利要求2所述的半导体装置，其中， 还包括从所述半导体层的所述表面挖下的源极沟槽， 所述源极配线以从所述绝缘膜上跨所述源极沟槽的方式形成， 所述源极配线的所述金属层被平坦化， 所述源极沟槽比所述栅极沟槽深。11. 根据权利要求2所述的半导体装置，其中， 所述栅极绝缘膜具有所述栅极沟槽的底面上的部分的第一厚度和所述栅极沟槽的侧 面上的部分的第二厚度， 所述第一厚度相对于所述第二厚度的比、即第一厚度/第二厚度为0. 1~0. 8。12. 根据权利要求1所述的半导体装置，其中， 所述半导体层的表面为Si面，背面为C面。13. 根据权利要求7所述的半导体装置，其中， 所述源极沟槽贯通所述源极区域及所述基体区域，且其最深部到达所述漏极区域， 所述多晶硅层与所述漏极区域欧姆接触。14. 根据权利要求1所述的半导体装置，其中， 还包括漏极配线，所述漏极配线形成在所述半导体层的背面，至少具有多晶硅层和金 属层，且具有通过以使该多晶硅层与所述漏极区域相接的方式依次层叠所述多晶硅层和所 述金属层而得到的多层构造。15. 根据权利要求14所述的半导体装置，其中， 所述漏极配线的所述多晶硅层的厚度为丨000~2000A, 所述漏极配线的所述金属层的厚度为〇. 5~1 μπι。
【专利摘要】本发明提供一种半导体装置，包括：具有表面且由SiC构成的半导体层；形成于所述半导体层的表层部的第一导电型的基体区域；隔着栅极绝缘膜而与所述基体区域对置的栅电极；形成于所述半导体层的表层部且形成所述半导体的所述表面的第二导电型的源极区域；形成于所述半导体层的所述表面上并与所述源极区域接触的源极配线；以覆盖所述栅电极的方式形成的绝缘膜；以及相对于所述基体区域而形成于所述半导体层的背面侧的第一导电型的漏极区域，所述源极配线具有多层构造，所述多层构造至少具有多晶硅层和金属层，且通过以使所述多晶硅层在所述半导体层的表面上与所述源极区域相接且不与所述漏极区域相接的方式依次层叠所述多晶硅层和所述金属层而得到。
【IPC分类】H01L29/78, H01L21/336, H01L29/45
【公开号】CN104900705
【申请号】CN201510300343
【发明人】中野佑纪
【申请人】罗姆股份有限公司
【公开日】2015年9月9日
【申请日】2009年12月25日
【公告号】CN101764160A, CN101764160B, US8188484, US20100193796, US20120126249
【专利说明】
[0001] 本申请是申请号为200910262154. 7、申请日为2009年12月25日、发明名称为"半 导体装置"的申请的分案申请。
技术领域
[0002] 本发明设及使用了SiC的半导体装置。
【背景技术】
[0003] 近年来，作为实现高耐压、低通态电阻的下一代的功率设备材料，谈论使用 SiC(SiliconCarbide;碳化娃）。
[0004] 此外，作为用于功率设备的微细化及降低通态电阻的构造，已知有沟槽栅极构造。 例如，在功率M0SFET中，采用沟槽栅极构造成为主流。
[0005] 图15是现有的具有沟槽栅极型VDM0SFET的SiC半导体装置的示意剖视图。
[0006] 半导体装置201具备形成半导体装置201的基体的N+型的SiC基板202。在 SiC基板202的Si面（娃面）之上层叠有由渗杂有比SiC基板202低浓度的N型杂质的 SiC(SiliconCarbide:碳化娃）构成的、N^型的外延层 203。外延层203的基层部成为原 样维持外延成长后的状态的、N-型的漏极区域204。此外，在外延层203的漏极区域204之 上，与漏极区域204相接地形成有P型的基体区域205。
[0007] 在外延层203上，从其表面217 (Si面）向下挖掘形成有栅极沟槽206。栅极沟槽 206在层厚方向上贯通基体区域205,其最深部（底面216)到达漏极区域204。
[0008] 在栅极沟槽206内，W覆盖栅极沟槽206的内面整个区域的方式形成有由Si化构 成的栅极绝缘膜207。
[0009] 而且，通过将栅极绝缘膜207的内侧由高浓度地渗杂有N型杂质的多晶娃材料完 全填埋，栅极沟槽206内埋设栅电极208。
[0010] 在外延层203的表层部，在相对于栅极沟槽206与栅极宽度正交的方向（图15的 左右方向）的两侧，形成有N+型的源极区域209。源极区域209沿栅极沟槽206在沿栅极 宽度的方向上延伸，其底部与基体区域205相接。
[0011] 此外，在外延层203形成有从其表面217贯通与栅极宽度正交的方向上的源极区 域209的中央部、且与基体区域205连接的P+型的基体接触区域210。
[0012] 在外延层203之上层叠有由Si〇2构成的层间绝缘膜211。在层间绝缘膜211之上 形成有源极配线212。源极配线212具有；经由形成于层间绝缘膜211的接触孔213而与 源极区域209及基体接触区域210接触的娃化镶层218和形成在娃化镶层218之上的侣层 219。
[0013]SiC基板202的背面（碳面；C面）形成有漏极配线215。漏极配线215具有；与 SiC基板202接触的娃化镶220和形成在娃化镶220之上的侣层221。
[0014] 在形成源极配线212时，首先，利用瓣射法，在外延层203中渗杂有杂质的区域 (杂质区域）的表面（源极区域209及基体接触区域210的表面）堆积Ni。接下来，为了 将Ni与杂质区域欧姆（才一Sッ夕）接合，通过高温（例如，1000°C左右）热处理，使SiC中的Si与Ni反应，而将Ni娃化。由此，形成娃化镶层218。然后，利用瓣射法，在娃化镶层 218上堆积A1。由此，形成侣层219,从而形成源极配线212。而且，漏极配线215也W与源 极配线212同样的方法来形成。
[0015] 娃化镶层218的形成时，在娃化镶层218的表面及与娃化镶层218的杂质区域的 界面附近，SiC中的残留碳（C)析出，形成含有较多C的碳层。而且，由于碳层缺乏与金属 或SiC的密接性，因此在侣层219与娃化镶层218之间、娃化镶层218与杂质区域之间产生 层剥离。此种不良状况，对于漏极配线215也是同样。
【发明内容】
[0016] 本发明的目的在于确保接触配线相对于SiC中的杂质区域的欧姆接合，并且能够 提高接触配线的连接可靠性的半导体装置。
[0017] 本发明的上述的或其他的目的、特征及效果参照附图由下面记载的实施方式的说 明来明确。
[0018] 本发明的一实施方式所设及的半导体装置包括；具有表面且由SiC构成的半导体 层；形成于所述半导体层的表层部的第一导电型的基体区域；隔着栅极绝缘膜而与所述基 体区域对置的栅电极；形成于所述半导体层的表层部，且形成所述半导体的所述表面的第 二导电型的源极区域；形成于所述半导体层的所述表面上，并与所述源极区域接触的源极 配线；W覆盖所述栅电极的方式形成的绝缘膜；W及相对于所述基体区域而形成于所述半 导体层的背面侧的第一导电型的漏极区域，所述源极配线具有多层构造，所述多层构造至 少具有多晶娃层和金属层，且通过W使所述多晶娃层在所述半导体层的表面上与所述源极 区域相接且不与所述漏极区域相接的方式依次层叠所述多晶娃层和所述金属层而得到。
[0019] 本发明的一实施方式所设及的半导体装置包括；由SiC构成的半导体层；通过在 所述半导体层中渗杂杂质而形成的杂质区域；形成于所述半导体层上，并与所述杂质区域 接触的接触配线，所述接触配线与所述杂质区域接触的接触部分具有多晶娃层，在所述多 晶娃层上具有金属层。
[0020] 根据该结构，在由SiC构成的半导体层上，通过渗杂杂质而形成杂质区域。接触配 线与杂质区域接触。接触配线在与杂质区域的接触部分具有多晶娃层，在多晶娃层上具有 金属层。
[0021] 多晶娃可W与SiC中渗杂了杂质的区域（杂质区域）之间形成良好的欧姆接合。 因此，可W省略金属层与杂质区域直接接触的构造中不可缺少的娃化物化。从而，可W防止 多晶娃层的表面及多晶娃层的与杂质区域的界面附近产生碳层。
[0022] 其结果，能够抑制多晶娃层与金属层之间及多晶娃层与杂质区域之间的层剥离。 从而，能够提高接触配线的连接可靠性。
[0023] 此外，所述半导体装置优选包括；从所述半导体层的表面掘下的栅极沟槽；在所 述半导体层中形成于所述栅极沟槽的侧方的第一导电型的基体区域；形成于所述栅极沟槽 的内面上的栅极绝缘膜；经由所述栅极绝缘膜而埋设于所述栅极沟槽的栅电极，所述杂质 区域为在所述基体区域的表层部中与所述栅极沟槽相邻地形成的第二导电型的源极区域， 所述接触配线为与所述源极区域接触的源极配线。
[0024] 在该构成中，从半导体层的表面挖下形成栅极沟槽。在半导体层中，在栅极沟槽的 侧方形成第一导电型的基体区域。在基体区域的表层部，与栅极沟槽相邻地形成第二导电 型的源极区域。源极配线与该源极区域接触。此外，在栅极沟槽的底面及侧面上，形成栅极 绝缘膜。此外，栅电极经由栅极绝缘膜埋设于栅极沟槽。
[00巧]由此，在该半导体装置中，形成具有栅电极（Metal)经由栅极绝缘膜的栅极 沟槽的侧面上的部分（Oxide)与基体区域（Semicon化ctor)对置的M0S(MetalOxide Semiconductor)构造的沟槽栅极型VDMOS阳T(Ve;rticalDoubleDiffusedMOS阳T)。
[0026] 在该半导体装置中，源极区域为所述杂质区域，源极配线为所述接触配线。目P，源 极配线在与源极区域接触的接触部分具有多晶娃层。而且，多晶娃的覆盖性优良，因此W填 满接触孔的方式来形成多晶娃层，从而能够提高源极配线的覆盖性（coverage)。其结果，能 够提高源极配线的连接可靠性。
[0027] 此外，所述半导体装置可W是包括：形成于所述半导体层的表层部的第一导电型 的基体区域；形成在所述半导体层的表面上的栅极绝缘膜；形成在所述栅极绝缘膜上，且 隔着所述栅极绝缘膜而与所述基体区域对置的栅电极，所述杂质区域为在所述基体区域的 表层部形成的第二导电型的源极区域，所述接触配线为与所述源极区域接触的源极配线。
[0028] 该半导体装置不是栅电极埋设于沟槽的方式，而是栅电极形成在栅极绝缘膜之 上，该栅极绝缘膜形成于半导体层表面，栅电极隔着该栅极绝缘膜与基体区域对置的所谓 平面栅极型VDM0S阳T。
[0029] 而且，在该半导体装置中，源极区域为所述杂质区域，源极配线为所述接触配线。 即，源极配线在与源极区域的接触部分具有多晶娃层。而且，多晶娃覆盖性优良，因此W填 满接触孔的方式来形成多晶娃层，从而能够提高源极配线的覆盖性（coverage)。其结果，能 够提高源极配线的连接可靠性。
[0030] 此外，所述多晶娃层优选为渗杂有1〇19~10 2icnT3浓度的杂质的高浓度渗杂层。
[0031] 在该结构中，多晶娃层为高浓度渗杂层，因此能够降低接触配线的电阻值。
[0032] 此外，在所述半导体装置中，优选在所述多晶娃层与所述金属层之间设置含有铁 的层。
[0033] 含有铁的材料对于多晶娃材料及金属材料的任一个都具有良好的密接性。因此， 具有在多晶娃层与金属层之间设置含有铁的层的结构的半导体装置中，能够提高多晶娃层 与金属层的密接性。其结果，能够进一步提高接触配线的连接可靠性。
[0034] 此外，在所述半导体装置中，优选所述金属层具有含A1的层，所述含有铁的层具 有从所述多晶娃层的侧起依次层叠Ti层及TiN层的构造。
[00巧]A1可W用作向多晶娃层赋予导电性的杂质，但若不是W适当的量混入多晶娃层， 则存在作为源极配线利用的多晶娃层的电阻值不稳定的情况。
[0036] 因此，在所述半导体装置的结构中，在含有A1的层与多晶娃层之间，设置作为用 于防止A1向多晶娃层扩散的阻隔层的TiN层。由此，多于的A1不会向多晶娃层扩散，因此 能够使多晶娃层的杂质浓度稳定。其结果，能够使多晶娃层的电阻值稳定。
[0037] 此外，也可是所述多晶娃层中渗杂有从B、P、A1、N构成的组中选择的至少一种导 电性杂质。
[0038] 然而，所述基体区域及所述源极区域的活性化、或所述栅极绝缘膜的形成时，有时 对由SiC构成的半导体层W1200°CW上进行加热，例如，作为关于对由SiC构成的半导体层 加热的【背景技术】，已知有下面的方法。
[0039] 具体来说，作为采用了SiC的半导体装置，例如，已知有具备M0S(MetalOxide Semicon化ctor)构造的MOS阳T，该MOS包括；在表层部具有活性化离子区域的SiC层、形成 于SiC层的表面的栅极氧化膜、形成在栅极氧化膜上并隔着栅极氧化膜与离子区域对置的 栅电极。
[0040] 为了制作此种M0S构造，例如，首先向SiC层的表层部注入杂质离子。接下来，在电 阻加热炉内中，通过加热SiC层，使注入的离子活性化。离子的活性化后，在CVD(化emical VaporDeposition;化学气相成长）装置内，通过供给含氧气体，在SiC层的表面形成栅极 氧化膜。而且，利用瓣射法，在栅极氧化膜上形成栅电极。由此，制作栅电极（Metal)-栅极 氧化膜（Oxide)-SiC层（Semiconductor)的层构造（M0S构造）。
[0041] 为了使SiC层内的离子活性化，例如，需要W1600~1700°C的温度进行退火处 理。在电阻加热炉内到高温区域为止的加热时间变长，因此在用于离子活性的加热中，Si 从SiC层的表面升华，产生所谓的脱Si，SiC层的表面龟裂。其结果，SiC层与栅极氧化膜 的界面变得凹凸，M0S阳T的通道移动度降低。
[0042] 因此，采用利用高频感应加热炉来缩短加热到高温域的加热时间，从而抑制SiC 层的表面龟裂，然后，利用栅极氧化炉来形成栅极氧化膜的方法。
[0043] 但是，此种方法中，需要另外设置高频感应加热炉及栅极氧化炉两个装置，因此存 在装置成本增加的情况。
[0044] 作为其他的方法，提出了如下方案；在离子的活性化之前，在SiC层的表面形成碳 膜，并利用该碳膜防上脱Si,从而维持SiC层表面的平坦性。
[0045] 例如通过在SiC层表面形成含碳的膜，并在高频感应加热炉内，对含碳的膜进行 加热，从而使碳W外的元素从该膜蒸发而形成碳膜。
[0046] 但是，本发明者积极研究的结果，用于形成碳膜的加热温度可W是l〇〇〇°C左右，比 用于使离子活性化的温度（1600~1700°C)低。因此，需要两阶段控制加热温度，但存在难 W对高频感应加热炉精密地进行温度控制的问题。
[0047] 此外，离子的活性化后，不需要碳膜。无用的碳膜在与高频感应加热炉不同的装置 中，利用氧化气体被氧化除去。虽然研究了向高频感应加热炉内导入氧化气体，在离子的活 性化之后除去碳膜，但由于高频感应加热炉的发热体使用碳材料，因此若供给氧化气体，贝U 该碳材料被氧化。因此，另外设置碳膜除去装置是不可缺少的，从而不可避免地存在装置成 本的增加的问题。
[0048] 因此，为了达到提供不使装置成本增加，并通过简单的温度控制能够抑制SiC层 表面的龟裂的半导体装置的制造方法的目的，实现了下述的发明。
[0049] 该发明具体来说是包括如下工序的半导体装置的制造方法，即；在向表层部注入 离子后的SiC层的表面形成有机材料膜的工序；所述有机材料膜的形成后，在电阻加热炉 内，通过加热所述有机材料膜，使所述有机材料膜改性为碳膜的工序；在所述电阻加热炉 内，通过对形成有所述碳膜的所述SiC层进行加热，使所述SiC层内的离子活性化的工序； 通过向所述电阻加热炉内导入含氧气体，使所述碳膜氧化而除去的工序；所述碳膜的除去 后，继续在所述电阻加热炉内，利用所述含氧气体，使所述SiC层的表面氧化而形成氧化膜 的工序。
[0050] 根据该制造方法，在有机材料膜的形成后，通过在电阻加热炉内对有机材料膜进 行加热，有机材料膜改性为碳膜，从而在SiC层表面形成碳膜。碳膜的形成后，为了使S iC层 内的离子活性化，加热SiC层。然后，通过向电阻加热炉内导入含氧气体，碳膜被氧化除去。 碳膜的除去后，继续在电阻加热炉内利用含氧气体，SiC层的表面被氧化而形成氧化膜。
[0051] 在用于离子活性的加热之前，在SiC层的表面形成碳膜，因此在SiC层的加热时， 能够防止从SiC层表面的脱Si。因此，能够抑制SiC层表面的龟裂，并能够维持SiC层表 面的平坦性。其结果，能够使SiC层与氧化膜的界面平滑，因此能够提高半导体装置的通道 (channel)移动度。
[0052] 进而，能够在一个电阻加热炉内连续进行由下面工序构成的四个工序：加热有机 材料膜而改性为碳膜的工序、加热SiC层而使离子活性化的工序、利用含氧气体将碳膜氧 化除去的工序W及使SiC层的表面氧化而形成氧化膜的工序。由于不需要另外设置用于除 去碳膜的装置等，因此能够抑制装置成本的增加。并且，由于使用电阻加热炉，能够精密且 简单地控制用于形成碳膜的加热温度及用于使离子活性化的加热温度。
[0053] 此外，所述含氧气体也可是含有氧及氮的气体。若用于形成氧化膜的含氧气体为 含有氧及氮的气体，则能够进一步提高半导体装置的通道移动度。
[0054] 而且，作为含有氧及氮的气体，例如，可W使用含有NO(-氧化氮）、馬0( -氧化二 氮）等的气体。
[00巧]此外，优选所述SiC层的表面为（0001)面、即Si面。
[0056] 如上所述，作为关于由SiC构成的半导体层的加热的发明，本发明者们实现了利 用电阻加热炉的发明。
[0057] 因此，所述基体区域及所述源极区域的活性化、及形成栅极绝缘膜时，若应用上述 的利用了电阻加热炉的发明，则除了本发明的作用效果，也能够实现上述的利用了电阻加 热炉的发明所产生的作用效果。
【附图说明】
[0058] 图1是本发明的第一实施方式设及的半导体装置的示意剖视图。
[0059] 图2A~图2N是用于W工序顺序来说明图1所示的半导体装置的制造方法的示意 剖视图。
[0060] 图3(a)化）是本发明的第二实施方式设及的半导体装置的示意俯视图，图3(a)表 示全体图、图3(b)表示内部放大图。
[0061] 图4是本发明的第二实施方式设及的半导体装置的示意剖视图，表示沿图3(b)的 切断线IV-IV的切断面。
[0062] 图5A~图5Q是用于W工序顺序来说明图4所示的半导体装置的制造方法的示意 剖视图。
[0063] 图6是表示电阻加热炉内的温度变化的图表。
[0064] 图7是用于说明图4所示的半导体装置的变形例的示意剖视图。
[0065] 图8(a)化）是本发明的第S实施方式设及的半导体装置的示意俯视图，图8(a)表 示全体图、图8(b)表示内部放大图。
[0066] 图9是本发明的第S实施方式所设及的半导体装置的示意剖视图，表示沿图8化） 的切断线IX-IX的切断面。
[0067] 图10A~图10N是用于W工序顺序来说明图9所示的半导体装置的制造方法的示 意剖视图。
[006引图11是用于说明图9所示的半导体装置的变形例的示意剖视图。
[0069] 图12是平面栅极型的半导体装置的示意剖视图。
[0070] 图13A~图13L是用于W工序顺序来说明图12的半导体装置的制造方法的示意 剖视图。
[OCm] 图14(a) (b)是拍摄接触配线的SEM图像，图14(a)表示实施例1的接触配线，图 14(b)表示比较例1的接触配线。
[0072] 图15是具有现有的沟槽栅极型VDM0S阳T的SiC半导体装置的示意剖视图。
【具体实施方式】
[0073]W下，参照附图对本发明的实施方式详细地进行说明。
[0074] 图1是本发明的第一实施方式所设及的半导体装置的示意剖视图。
[00巧]半导体装置1具有沟槽栅极型VDM0S阳T的晶胞（工二ッh屯;k、unitcell)配 置成矩阵状的构造。而且，图1表示多个晶胞中的一部分。
[0076] 半导体装置1具备构成半导体装置1的基体的SiC基板2。SiC基板2渗杂有高 浓度（例如，lel8~le21cnT3)的N型杂质。SiC基板2的表面21(上表面）为Si面，其背 面（下表面）为C面。
[0077] 在SiC基板2的表面21层叠有渗杂了比SiC基板2低的浓度的N型杂质的 SiC(SiliconCarbide;碳化娃）构成的、型的外延层3。在Si面即表面21上形成的外 延层3WSi面作为成长主面而成长。因此，外延层3的表面31为Si面。
[0078] 与外延层3的Si面侧的部分（表层部）相反的C面侧的部分（基层部）的整个 区域构成原样维持了外延成长后的状态的N-型的漏极区域4。漏极区域4的N型杂质浓度 为例如lel5 ~lel7cm-3。
[0079] 另一方面，在外延层3的表层部形成有P型的基体区域5。基体区域5与漏极区域 4相接。基体区域5的P型杂质浓度为例如lel6~lel9cnT3。
[0080] 在外延层3中，从表面31向下挖掘而形成栅极沟槽6。虽然在图1中未示出，但栅 极沟槽6空开一定的间隔而形成多个，且他们呈相互平行且在同一方向（与图1的纸面垂 直的方向，W下将该方向称为「沿栅极宽度的方向」）上延伸，例如形成条状构造。
[0081] 各栅极沟槽6相互空开间隔地对置，分别包括相对于表面31正交的平面状的侧面 7和具有相对于表面31平行的部分的底面8。栅极沟槽6在层厚方向上贯通基体区域5,其 最深部（底面8)到达漏极区域4。
[0082] 栅极沟槽6的内面及外延层3的表面31上形成有由Si化构成的栅极绝缘膜9， 该栅极绝缘膜9覆盖栅极沟槽6的内面（侧面7及底面8)整个区域。栅极绝缘膜9在底 面8上的部分（绝缘膜底部11)的厚度比侧面7上的部分（绝缘膜侧部10)的厚度小。例 如，绝缘膜底部11的厚度相对于绝缘膜侧部10的厚度之比（绝缘膜底部11的厚度/绝 缘膜侧部10的厚度）为0. 1~0. 8。双方厚度的具体大小例如；绝缘膜侧部10的厚度为 400~600A，绝缘膜底部11的厚度为200~300A。
[0083] 并且，通过将栅极绝缘膜9的内侧由渗杂有高浓度的N型杂质的多晶娃材料填满 而在栅极沟槽6内埋设栅电极12。
[0084] 在基体区域5的表层部，在相对于栅极沟槽6与栅极宽度正交的方向（图1中的 左右方向）的两侧形成有N+型的源极区域13。源极区域13为比漏极区域4的N型杂质 浓度更高、且渗杂有高浓度N型杂质的区域。源极区域13的N型杂质浓度例如为lel8~ le21cnT3。源极区域13在与栅极沟槽6相邻的位置处在沿栅极宽度的方向上延伸，其底部 从外延层3的表面31侧与基体区域5相接。
[0085] 此外，在外延层3中形成有P+型的基体接触区域14,该P+型的基体接触区域14从 外延层3的表面31贯通与栅极宽度正交的方向上的源极区域13的中央部且与基体区域5 连接。基体接触区域14为比基体区域5的P型杂质浓度更高，且渗杂有高浓度P型杂质的 区域。基体接触区域14的P型杂质浓度例如为lel8~leSlcnfS。
[0086]目P，栅极沟槽6及源极区域13在与栅极宽度正交的方向上交替设置，分别在沿栅 极宽度的方向上延伸。而且，在源极区域13上，沿源极区域13设定有在与栅极宽度正交的 方向上相邻的晶胞间的边界。基体接触区域14跨过与栅极宽度正交的方向上相邻的两个 晶胞间而至少设置一个W上。此外，沿栅极宽度的方向上相邻的晶胞间的边界设定为包含 于各晶胞的栅电极12具有恒定的栅极宽度。
[0087] 在外延层3上层叠有由Si化构成的层间绝缘膜15。在层间绝缘膜15及栅极绝缘 膜9形成有使源极区域13及基体接触区域14的表面露出的接触孔16。
[008引在层间绝缘膜15上形成有源极配线17。源极配线17经由接触孔16与源极区域 13及基体接触区域14接触（电连接）。源极配线17在与源极区域13及基体接触区域14 接触的部分具有多晶娃层18,在多晶娃层18上具有金属层20。
[0089] 多晶娃层18为使用渗杂有杂质的渗杂多晶娃而形成的渗杂层，例如优选W1〇19~ lO^cnT3的高浓度渗杂有杂质的高浓度渗杂层。作为将多晶娃层18形成为渗杂层（包括高 浓度渗杂层）时的杂质可W使用磯（巧或As(神）等N型杂质、B(棚）等P型杂质。此外， 多晶娃层18填满接触孔16。此种多晶娃层18的厚度根据接触孔16的深度而不同，但例如 为5000~10000A。
[0090] 金属层20例如使用侣（A1)、金（Au)、银（Ag)、铜（Cu)、他们的合金及含有他们的 金属材料来形成。金属层20作为源极配线17的最表层，例如，连接（接合）金属丝等。此 夕F，金属层20的厚度例如为1~5ym。
[0091] 在源极配线17中，在多晶娃层18与金属层20之间设置含有铁的中间层19。中间 层19由含有铁（Ti)的层的单层或具有该层的多个层构成的。含有铁的层可W使用铁、氮 化铁等来形成。此外，中间层19的厚度例如为200~500A。
[0092] 具有如上所述的多晶娃层18、中间层19及金属层20的源极配线17优选依次层叠 有多晶娃（多晶娃层18)、铁（中间层19)、氮化铁（中间层19)及侣（金属层20)的层叠 构造（PO-Si/Ti/TiN/Al)。
[0093] 在SiC基板2的背面22形成有漏极配线23。漏极配线23与SiC基板2接触（电 连接）。漏极配线23在与SiC基板2接触的部分具有多晶娃层24,并在多晶娃层24上具 有金属层26。
[0094] 多晶娃层24可W使用与构成上述的多晶娃层18的材料相同的材料来形成。此外， 多晶娃层24的厚度例如为1000~2000A。
[0095] 金属层26可W使用与构成上述的金属层20的材料同样的材料来形成。金属层26 形成漏极配线23的最表层，例如，当SiC基板2与引线架的巧片安装盘（diepad)接合时， 接合于巧片安装盘。此外，金属层26的厚度例如为0. 5~1ym。
[0096] 在漏极配线23中，在多晶娃层24与金属层26之间设置含有铁的中间层25。中间 层25可W使用与构成上述的中间层19的材料同样的材料来形成。
[0097] 栅极配线27经由形成在层间绝缘膜15的接触孔（未图示）与栅电极12接触（电 连接）。
[0098] 源极配线17与漏极配线23之间（源极-漏极间）产生规定的电位差的状态下， 通过对栅极配线27施加规定的电压（栅极阔值电压W上的电压），利用来自栅电极12的电 场，在基体区域5与栅极绝缘膜9的界面附近形成通道。由此，电流在源极配线17与漏极 配线23之间流动，VDM0S阳T成为导通状态。
[0099] 图2A~图2N是用于说明图1所示的半导体装置的制造方法的示意剖视图。
[0100] 首先，如图2A所示，利用CVD(QiemicalVaporDeposition;化学气相成长）法、 LPE(LiquidPhaseElpitaxy;液相外延）法、MBE(Mole州larBeamElpitaxy;分子线外延） 法等外延成长法，在SiC基板2的表面21 (Si面）上渗杂杂质的同时使SiC结晶成长。 由此，在SiC基板2上形成N-型的外延层3。接着，P型杂质从外延层3的表面31注入 (implantation)到外延层3的内部。此时的注入条件根据P型杂质的种类而不同，例如，加 速能为200~400keV。
[0101] 由此，如图2B所示，在外延层3的表层部形成注入有P型杂质的区域（P型注入区 域28)。通过形成P型注入区域28,在外延层3的基层部形成有与P型注入区域28分离且 原样维持外延成长后的状态的漏极区域4。
[0102] 接下来，如图2C所示，利用CVD法，在外延层3上形成由Si化构成的掩模29。接 着，通过光致抗蚀剂（未图示）来蚀刻掩模29,由此在应形成基体接触区域14的区域图案 化为具有开口 30的图案。在形成开口 30后，从外延层3的表面31向外延层3的内部注 入（implantation)P型杂质。此时的注入条件根据P型杂质的种类而不同，例如，加速能为 30~2(K)keV。由此，在P型注入区域28的表层部形成注入有高浓度的P型杂质的区域（P+ 型注入区域32)。注入P型杂质后，除去掩模29。
[0103] 接下来，如图2D所示，利用CVD(QiemicalVaporDeposition;化学气相成长）法， 在外延层3上形成由Si〇2构成的掩模33。接着，通过光致抗蚀剂（未图示）来蚀刻掩模 33,由此在应形成源极区域13的区域图案化为具有开口 34的图案。形成开口 34后，从外 延层3的表面31向外延层3的内部注入（implantation)N型杂质。此时的注入条件根据N 型杂质的种类而不同，例如，加速能为30~2(K)keV。注入N型杂质后，除去掩模33。由此， 在P型注入区域28的表层部形成注入有高浓度N型杂质的区域（N+型注入区域35)。
[0104] 接下来，如图2E所示，例如，W1400~2000°C来热处理外延层3。由此，注入后的 N型及P型杂质活性化，在外延层3的表层部形成基体区域5,并且基体区域5的表层部形 成源极区域13及基体接触区域14。
[0105] 接下来，如图2F所示，利用CVD法、热氧化法等，在外延层3的表面31整个区域形 成由Si〇2构成的掩模36。而且，掩模36通过利用CVD法由SiN等来形成。
[0106] 接下来，如图2G所示，通过光致抗蚀剂（未图示）来蚀刻掩模36,由此，在应形成 栅极沟槽6 的区域图案化为具有开口 37的图案。
[0107] 接下来，如图2H所示，含有SFe(六氣化硫）及化（氧）的混合气体（SFe/〇2气体） 经由开口 37向外延层3的表面31射入。由此，从表面31 (Si面）干蚀刻外延层3,形成具 有与表面31平行的部分（Si面）的底面8及具有相对于Si面正交的侧面7的栅极沟槽6。 形成栅极沟槽6后，除去掩模36。
[0108] 接下来，如图21所示，利用热氧化法，将栅极沟槽6的内面（侧面7及底面8)及 外延层3的表面31氧化。由于栅极沟槽6形成于由SiC构成的外延层3,因此栅极沟槽6 的内面的氧化在具有Si面的底面8的氧化率及与Si面正交的面即侧面7的氧化率满足关 系式；底面8的氧化率/侧面7的氧化率< 0的条件下进行。由此，形成底面8上的部分 (绝缘膜底部11)的厚度比侧面7上的部分（绝缘膜侧部10)的厚度小的栅极绝缘膜9。
[0109] 接下来，如图2J所示，利用CVD法，在外延层3上堆积渗杂后的多晶娃材料。堆积 的多晶娃材料被蚀刻到回蚀面相对于外延层的表面31变为齐面为止。由此，除去多晶娃材 料中的栅极沟槽6外的部分，形成由残存在栅极沟槽6内的多晶娃材料构成的栅电极12。
[0110] 接下来，如图2K所示，利用CVD法，在外延层3上层叠由Si化构成的层间绝缘膜 15。而且，通过将层间绝缘膜15及栅极绝缘膜9图案化，形成使源极区域13及基体接触区 域14露出于层间绝缘膜15及栅极绝缘膜9的接触孔16。
[0111] 接下来，如图化所示，利用CVD法，堆积多晶娃材料38到填满接触孔16为止。
[0112] 接下来，如图2M所示，向堆积的多晶娃材料注入N型或P型杂质。此时的注入条 件根据杂质的种类而不同，例如，加速能为10~l(K)keV。由此，形成渗杂有高浓度杂质的多 晶娃层18。
[0113] 接下来，如图2N所示，利用瓣射法、蒸锻法等方法，在多晶娃层18的表面依次堆积 铁及氮化铁，从而形成中间层19。接着，利用瓣射法、蒸锻法等方法，在中间层19的表面堆 积侣而形成金属层20。而且，金属层20、中间层19及多晶娃层18被图案化为规定的配线 图案，由此形成源极配线17。接着，形成与栅电极12连接的栅极配线27。然后，W与源极 配线17同样的方法，在SiC基板2的背面22上形成具有多晶娃层24、中间层25及金属层 26的漏极配线23。
[0114] 经过W上的工序，得到图1所示的半导体装置1。
[0115] 如上所述，根据半导体装置1，与源极区域13及基体接触区域14接触的源极配线 17中，与源极区域13及基体接触区域14接触的接触部分具有多晶娃层18,在多晶娃层18 上具有金属层20。
[0116] 多晶娃能够与SiC中的渗杂有杂质的区域（杂质区域）之间形成良好的欧姆接 合。因此，如上所述，利用CVD法堆积多晶娃材料38,使多晶娃层18与源极区域13及基体 接触区域14接触，由此能够在多晶娃层18与源极区域13及基体接触区域14之间形成欧 姆接合。
[0117] 因此，能够省略金属层与杂质区域直接接触的构造中不可缺少的娃化物化。从而， 能够防止在多晶娃层18的表面及多晶娃层18的与源极区域13及基体接触区域14的界面 附近产生碳层。
[0118] 其结果，能够抑制多晶娃层18与金属层20之间及多晶娃层18与源极区域13及 基体接触区域14之间的层剥离。从而，能够提高源极配线17的连接可靠性。
[0119] 此外，源极配线17经由层间绝缘膜15的接触孔16与源极区域13及基体接触区 域14接触。而且，源极配线17中，由覆盖（coverage)性优良的多晶娃材料构成的多晶娃 层18形成为填满接触孔16的厚度。因此，能够提高源极配线17的覆盖性。其结果，能够 进一步提高源极配线17的连接可靠性。进而，能够提高形成在多晶娃层18上的金属层20 的平坦性。其结果，能够提高接合金属线时的接合性化onding)。
[0120] 此外，多晶娃层18是W1〇19~10 "cnT3的高浓度渗杂有杂质的高浓度渗杂层，因此 能够降低源极配线17的电阻值。
[0121] 此外，在多晶娃层18与金属层20之间设置由铁层及氮化铁层的层叠构造构成的 中间层19。含有铁的材料具有相对于多晶娃材料及金属材料的任一个优良的密接性。因 此，能够提高多晶娃层18与金属层20的密接性。其结果，能够进一步提高源极配线17的 连接可靠性。
[0122] 而且，通过漏极配线23具有多晶娃层24、中间层25及金属层26而产生的作用及 效果与源极配线17的情况同样，因此省略其记载。
[0123] 图3(a)化）是本发明的第二实施方式所设及的半导体装置的示意俯视图，图3(a) 表示全体图、图3(b)表示内部放大图。
[0124]该半导体装置41是使用了SiC的沟槽栅极型功率VDM0SFET(单独元件），例如，俯 视为正方形的巧片状。巧片状的半导体装置41在图3(a)的纸面的左右（上下）方向的长 度为数mm左右。
[01巧]半导体装置41具有；SiC基板42、形成在该SiC基板42上且由俯视格子状的栅极 沟槽43划分的多个晶胞44。目P，在SiC基板42上，配置于格子状栅极沟槽43的各窗部分 的长方体状的晶胞44排列为矩阵状。各晶胞44例如在图3(b)的纸面的左右（上下）方 向的长度为10ymW下，其中央形成有从表面侧向SiC基板42侧挖掘的俯视正方形状的源 极沟槽45。
[0126] 半导体装置41的表面形成有源极焊盘46。源极焊盘46为四角向外方弯曲的俯 视大致正方形状，并形成为覆盖半导体装置41的表面的大致整个区域。在该源极焊盘46 上，在图3(a)的纸面的左右方向大致靠左，形成有其一部分被去除为俯视大致正方形状的 去除区域47。
[0127] 该去除区域47配置有栅极焊盘48。栅极焊盘48与源极焊盘46之间设有间隔，它 们相互绝缘。
[012引图4是本发明的第二实施方式所设及的半导体装置的示意剖视图，表示沿图3(b) 的切断线IV-IV的切断面。
[0129] 参照图4说明半导体装置41的剖面构造。半导体装置41具备N+型（例如，浓度 为lel8~le21cm-3)的SiC基板42。该SiC基板42的表面49 (上表面）为Si面，其背面 50(下表面）为C面。
[0130] 在SiC基板42上层叠由比SiC基板42低浓度的N-型（例如，浓度为lel5~ lel7cnT3)的SiC构成的外延层51。作为半导体层的外延层51利用所谓的外延成长而形成 在SiC基板42上。在Si面即表面49上形成的外延层51使Si面作为成长主面成长。因 此，利用成长形成的外延层51的表面52与SiC基板42的表面49同样为Si面。
[013。 在外延层51的表面52侦U(Si面侧），P型的基体区域53在大范围内形成为井状， 其浓度例如为lel6~lel9cnT3。此外，在外延层51中，基体区域53的SiC基板42侧（C面 侦。的区域成为原样维持外延成长后的状态的N-型的漏极区域54 (漂移区域）。
[0132] 在基体区域53内，在其表面52侧的大致整个区域形成有N+型（例如，浓度为 lel8~le21cm-3)的源极区域55、在比该源极区域55靠SiC基板42侧（下方）形成有P+ 型（例如，浓度为lel8~le21cnT3)的基体接触区域56。多个基体接触区域56形成为矩 阵状。
[0133] 而且，源极沟槽45W贯通各个基体接触区域56的方式形成为与基体接触区域56 相同数量，并W包围形成有源极沟槽45的各基体接触区域56的方式形成格子状的栅极沟 槽43。由此，在外延层51形成有多个分别作为场效应管起作用的晶胞44。目P，晶胞44中， 基体接触区域56形成为包围源极沟槽45,进而W包围该基体接触区域56的方式形成基体 区域53。而且，基体区域53的与基体接触区域56侧的相反侧露出于栅极沟槽43的侧面。 此外，晶胞44中，栅极沟槽43的深度方向为栅极长度方向，与该栅极长度方向正交的各晶 胞44的周向为栅极宽度方向。
[0134] 源极沟槽45及栅极沟槽43中，该两者从外延层51的表面52贯通基体区域53而 到达漏极区域54,在该实施方式中，他们的深度相同。此外，源极沟槽45的侧面59与栅极 沟槽43的侧面57的距离Di例如为0. 5~3ym。只要距离D在该范围内，能够抑制导通 各晶胞44时的电阻值（通态电阻）的上升，并能够缓和栅极沟槽43的底部的电场。
[0135] 栅极沟槽43中，其底部的与栅极宽度正交的方向（与相邻的晶胞44的对置方向） 的两端角部61向漏极区域54侧弯曲，而形成为相互对置的侧面57与底面58经由弯曲面 而连续的剖面U字状。进而，源极沟槽45也与栅极沟槽43同样为相互对置的侧面59和底 面60经由弯曲面连续的剖面U字状。由此，关断晶胞44时，能够使施加于栅极沟槽43的 底部的两端角部61的电场向两端角部61W外的部分分散，因此能够抑制栅极绝缘膜63的 底面58上的部分的绝缘破坏。
[0136] 在栅极沟槽43的内面W覆盖其整个区域的方式形成有栅极绝缘膜63。栅极绝缘 膜63由含有氮氧化膜、例如通过使用了含有氮及氧的气体的热氧化来形成的氮氧化娃膜 构成。栅极绝缘膜63中的含氮量（氮浓度）例如为0. 1~10%。
[0137] 而且，通过由渗杂有高浓度的N型杂质的多晶娃材料来填满栅极绝缘膜63的内 侧，在栅极沟槽43内埋设栅电极66。
[013引在外延层51上层叠有由Si02构成的层间绝缘膜67。在层间绝缘膜67及栅极绝 缘膜63形成有使各晶胞44的源极沟槽45及源极区域55的表面露出的接触孔68。
[0139] 在层间绝缘膜67上形成有源极配线69。源极配线69经由各接触孔68 -并进入 所有的晶胞44的源极沟槽45,在各晶胞44中，从源极沟槽45的底侧依次与漏极区域54、 基体接触区域56及源极区域55接触。目P，源极配线69对于所有的晶胞44成为共用的配 线。而且，在该源极配线69上形成有层间绝缘膜（未图示），源极配线69经由该层间绝缘 膜（未图示）与源极焊盘46(参照图3(a))电连接。另一方面，栅极焊盘48(参照图3(a)) 经由围绕在该层间绝缘膜（未图示）上的栅极配线（未图示）而与栅电极66电连接。
[0140] 此外，源极配线69从与外延层51的接触侧起依次具有多晶娃层70、中间层71及 金属层72。
[0141] 多晶娃层70是使用渗杂有杂质的渗杂多晶娃而形成的渗杂层，例如为Wlel9~ le21cnT3的高浓度渗杂了杂质的高浓度渗杂层。作为将多晶娃层70形成为渗杂层（包括高 浓度渗杂层）时的杂质，可W使用N(氮）、P(磯）、As(神）等N型杂质、A1(侣）、B(棚） 等P型杂质。此外，多晶娃层70的厚度例如为5000~10000A。
[0142] 此外，在该实施方式中，多晶娃层70W覆盖在接触孔68内露出的晶胞44的表面 整个区域的方式形成，在源极沟槽45内与漏极区域54、基体接触区域56及源极区域55接 触。
[0143] 源极配线69的与漏极区域54、基体接触区域56及源极区域55接触的接触层使用 多晶娃，从而能够使源极配线69与作为高浓度的杂质区域的基体接触区域56及源极区域 55的两者欧姆接合。另一方面，对于低浓度的漏极区域54,能够形成接合障壁比半导体装 置41中内在的基体二极管73 (由基体区域53与漏极区域54的接合而形成的PN二极管） 的扩散电位低的异质外延结接合。
[0144] 然而，当电流流过半导体装置41中内在的基体二极管73时，从基体区域53向漏 极区域54移动的正孔化ole;空穴）在漏极区域54内与电子再结合，由于此时产生的结合 能，有时外延层51中SiC结晶的缺欠在面内扩大。由于该结晶缺欠的电阻值高，因此若结 晶缺欠向栅极沟槽43侧扩大，则结晶缺欠妨碍通常的晶体管工作，有通态电阻上升之虞。
[0145] 与此相反，如本实施方式，只要利用多晶娃层70与漏极区域54的接触而形成异质 外延结接合，即使源极-漏极间施加逆电压，变成电流在上述基体二极管73中流动的状态， 也能够使电流优先流过比基体二极管73侧更靠异质外延结接合侧。其结果，能够防止SiC 的结晶缺欠的放大，并抑制通态电阻的上升。
[0146] 中间层71层叠在多晶娃层70上，且由含有Ti(铁）的层的单层或具有该层的多 个层构成。含有Ti的层可W使用Ti、TiN(氮化铁）等来形成。此外，中间层71的厚度例 如为200~500nm。
[0147] 金属层72层叠在中间层71上，例如使用A1(侣）、Au(金）、Ag(银）、化（铜）、 Mo(钢）、它们的合金及含有他们的金属材料来形成。金属层72成为源极配线69的最表层。 此外，金属层72的厚度例如为1~5ym。
[014引作为如上述的多晶娃层70、中间层71及金属层72的组合，具体来说，可W例示依 次层叠化ly-Si(多晶娃层70)、Ti(中间层71)、TiN(中间层71)及Al(金属层72)的层叠 构造（Pol厂Si/Ti/TiN/Al)。
[0149] 在SiC基板42的背面50,W覆盖其整个区域的方式形成有漏电极74。该漏电极 74对于所有的晶胞44成为共用的电极。作为漏电极74可W例示例如从SiC基板42侧起 依次层叠有Ti及A1的层叠构造（Ti/Al)。
[0150] 在源极焊盘46(源极配线69)与漏电极74之间（源极-漏极间）产生规定的电 位差的状态下，通过对栅极焊盘48施加规定的电压（栅极阔值电压W上的电压），利用来自 栅电极66的电场，在基体区域53的与栅极绝缘膜63的界面附近形成通道。由此，源极配 线69与漏电 极74之间流过电流，VDM0SFET成为导通状态。
[0151] 图5A~图5Q是用于说明图4所示的半导体装置的制造方法的示意剖视图。
[015引 首先，如图5A所示，利用CVD(QiemicalVaporDeposition;化学气相成长）法、LPE(LiquidPhaseElpitaxy;液相外延）法、MBE(Mole州larBeamElpitaxy;分子线外延） 法等外延成长法，在SiC基板42的表面49 (Si面）上，渗杂杂质的同时使SiC结晶成长。由 此，在SiC基板42上形成型的外延层51。
[0153] 接着，如图5B所示，P型杂质从外延层51的表面52注入到外延层51的内部。此 时的注入条件根据P型杂质的种类而不同，例如，加速能为200~3000keV。
[0154] 接下来，如图5C所示，利用CVD法，在外延层51上形成由Si化构成的掩模75。接 着，通过光致抗蚀剂（未图示）来蚀刻掩模75,从而在应形成基体接触区域56的区域图案 化为具有开口 76的图案。形成开口 76后，P型杂质从外延层51的表面52注入到外延层 51的内部。此时的注入条件根据P型杂质的种类而不同，例如，加速能为30~4(K)keV。注 入P型杂质后，除去掩模75。
[0巧日]接下来，如图抓所示，N型杂质从外延层51的表面52注入到外延层51的内部。 此时的注入条件根据N型杂质的种类而不同，例如，加速能为30~4(K)keV。
[0156] 接下来，如图祀所示，利用CVD法、热氧化法等，在外延层51的表面52整个区域 形成由Si化构成的掩模77。而且，掩模77也可利用CVD法由SiN等来形成。接着，通过光 致抗蚀剂（未图示）来蚀刻掩模77,由此在应形成栅极沟槽43及源极沟槽45的区域图案 化为具有开口 78的图案。形成开口 78后，例如包含SFe(六氣化硫）及化（氧）的混合气 体（SFe/〇2气体）、包含SFe、〇2及皿r(漠化氨）的混合气体（SFe/〇2/皿r气体）经由开口 78 向外延层51的表面52射入。由此，外延层51从表面52 (Si面）被干蚀刻，栅极沟槽43及 源极沟槽45同时形成。同时，在外延层51上形成多个晶胞44。
[0157] 接下来，如图5F所示，利用湿蚀刻，除去掩模77。
[0158] 然后，如图5G所示，在外延层51的表面52整个区域形成有机材料膜81。有机材 料膜81为含有碳的材料，例如，可W应用作为光致抗蚀剂使用的有机材料（例如，聚酷亚胺 等）等。此种有机材料膜81例如使用旋涂机等来形成。
[0159] 形成有机材料膜81后，将SiC基板42装入电阻加热炉82。作为电阻加热炉82， 只要是能够确保设置被加热体的电阻加热炉82内的气密性，并且能够向电阻加热炉82内 导入各种气体的装置即可，没有特别限制，其加热方式可W是直接加热方式、间接加热方式 的任一个。
[0160] 而且，在SiC基板42设置在电阻加热炉82内的状态下，向电阻加热炉82内导入 惰性气体（例如，馬、Ar等），并且对电阻加热炉82进行升温控制（第一升温控制）。
[0161] 该第一升温控制中，如图6所示，加热温度控制为例如经过35~45分钟从100°C 上升到1000°C，上升后，例如，W1000°C保持（第一温度保持）加热温度5~10分钟。利 用该升温及温度保持，有机材料膜81中碳W外的元素蒸发，如图甜所示，有机材料膜81改 性为碳膜83。因此，外延层51的表面52的整个区域被碳膜83覆盖。
[0162] 接着，将电阻加热炉82内原样保持惰性气氛，进一步升温控制（第二升温控制） 电阻加热炉82。
[0163] 该第二升温控制中，如图6所示，加热温度控制为例如经过30~60分钟从1000°C 上升到1600°C。上升后，例如W1600°C保持（第二温度保持）加热温度5~10分钟。通 过该升温及温度保持，注入到外延层51的表层部的各个N型杂质及P型杂质的离子被活性 化，如图51所示，根据注入的部位，分别形成基体区域53、源极区域55、基体接触区域56。 此外，在外延层51的基层部形成原样维持外延成长后的状态的漏极区域54。
[0164] 接下来，将电阻加热炉82内原样维持惰性气氛，降温控制电阻加热炉82。
[0165] 在降温控制中，如图6所示，加热温度被限制（降温限制）为例如经过15~30分 钟从1600°C下降到1300°C。降温后，将加热温度保持（第S温度保持）在1300°C状态下， 向电阻加热炉82内例如导入含氮、氧气体5~10分钟。通过含氮、氧气体的导入，如图5J 所示，碳膜83与气体中的氧反应而被氧化除去。作为导入的含氮、氧气体，可W使用至少含 有馬0(-氧化二氮）的气体，也可含有NO(-氧化氮）。进而馬0气体W相对于导入的气 体的总流量为30%W下、优选1~30%的流量比来供给。
[0166] 然后，W相同流量向电阻加热炉82内导入含氮、氧气体，进而，例如，W1300°C保 持（第四温度保持）加热温度200~240分钟。由此，外延层51的表面52被氧化，如图5K 所示，形成覆盖表面52整个区域的氮氧化娃膜（栅极绝缘膜63)。
[0167] 形成栅极绝缘膜63后，再次向电阻加热炉82内导入惰性气体（例如，N2、Ar等）， 并且加热温度控制为从1300°C下降到300°C。降温后，将SiC基板42从电阻加热炉82取 出。
[016引接下来，如图化所示，利用CVD法，从外延层51的上方堆积渗杂后的多晶娃材料 84。多晶娃材料84的堆积至少持续到填满栅极沟槽43及源极沟槽45。
[0169] 然后，如图5M所示，将堆积的多晶娃材料84回蚀（etchback)到回蚀面与外延层 51的表面52成为齐面为止。
[0170] 接着，如图5N所示，仅残存在源极沟槽45内的多晶娃材料84通过干蚀刻被除去。 由此，形成由残存在栅极沟槽43内的多晶娃材料84构成的栅电极66。
[0171] 接下来，如图50所示，利用CVD法，在外延层51上层叠由Si化构成的层间绝缘膜 67。
[0172] 而且，如图5P所示，层间绝缘膜67及栅极绝缘膜63连续并被图案化，由此接触孔 68形成于层间绝缘膜67及栅极绝缘膜63。
[0173] 接下来，如图5Q所示，利用CVD法，将多晶娃材料堆积到填满接触孔68为止。之 后，向堆积的多晶娃材料注入N型或P型杂质。此时的注入条件根据杂质的种类而不同，但 例如加速能为10~l(K)keV。然后，例如W900°C进行20分钟的杂质扩散。由此，形成渗杂 有高浓度杂质的多晶娃层70。接下来，利用瓣射法、蒸锻法等方法，在多晶娃层70的表面 依次堆积Ti及TiN，形成中间层71。接着，利用瓣射法、蒸锻法等方法，在中间层71的表面 堆积A1等金属，形成金属层72。由此，形成源极配线69。接下来，在SiC基板42的背面50 形成漏电极74。
[0174] 之后，通过形成层间绝缘膜（未图示）、源极焊盘46、栅极焊盘48等，得到图4所 示的半导体装置41。
[0175] 如上所述，根据该半导体装置41，与第一实施方式的半导体装置1同样地，源极配 线69在与源极区域55及基体接触区域56的接触部分具有多晶娃层70,因此，能够使源极 配线69相对于作为高浓度的杂质区域的基体接触区域56及源极区域55的两者欧姆接合。
[0176] 因此，在半导体装置41的制造时，与仅由A1等金属构成的层直接与杂质区域接触 的情况不同，可W省略在外延层51的表面52形成Ni层的工序，进而，可W省略将此种Ni 层娃化物化的工序。从而，能够防止在外延层51的表面52产生碳层。
[0177] 其结果，能够抑制源极配线69与外延层51之间的层剥离。从而，可W提高源极配 线69的连接可靠性。
[0178] 此外，进入源极沟槽45而与漏极区域54、基体接触区域56及源极区域55接触的 层（多晶娃层70)由覆盖性优良的多晶娃构成，因此能够提高源极配线69的覆盖性。其结 果，能够进一步提高源极配线69的连接可靠性。
[017引此外，由于多晶娃层70是W1019~IQUcnT3的高浓度渗杂了杂质的高浓度渗杂层， 因此能够降低源极配线69的电阻值。
[0180] 此外，在多晶娃层70与金属层72之间设置由Ti层及TiN层的层叠构造构成的中 间层71。含有Ti的材料对于多晶娃材料及金属材料的任一个都具有优良的密接性。因此， 能够提高多晶娃层70与金属层72的密接性。其结果，能够进一步提高源极配线69的连接 可靠性。
[0181] 此外，根据该半导体装置41，在由栅极沟槽43包围的各个晶胞44的中央形成源极 沟槽45,因此能够抑制栅极沟槽43的两端角部61附近的等电位线的密集。其结果，能够 缓和施加于栅极沟槽43的底部的两端角部61的电场，因此能够抑制栅极绝缘膜63的底面 58上的部分的绝缘破坏。
[0182] 而且，如图7所示的半导体装置85,源极沟槽45也可比栅极沟槽43深。由此，能 够进一步缓和施加于栅极沟槽43的底部的两端角部61的电场。
[0183] 图8(a)化）是本发明的第S实施方式所设及的半导体装置的示意俯视图，图8(a) 表示全体图、图8(b)表示内部放大图。图8(a)化）中，与图3(a)化）所示的各部分对应的 部分标注与上述各部分相同的标记。此外，W下对标注相同的标记的部分省略详细的说明。
[0184] 该半导体装置86为使用了SiC的平面栅极型功率VDM0SFET(单独元件），例如，俯 视正方形的巧片状。巧片状的半导体装置86在图8(a)的纸面的左右（上下）方向的长度 为数mm左右。
[0185] 半导体装置86具有SiC基板42、形成在该SiC基板42上且由俯视格子状的栅电 极87划分的多个晶胞88。目P，在SiC基板42上，配置在格子状栅电极87的各窗部分的俯 视正方形状的晶胞88排列成矩阵状。各晶胞88例如在图8(b)的纸面的左右（上下）方 向的长度为10ymW下，且在其中央从表面侧连接有源极配线89。
[0186] 图9是本发明的第S实施方式所设及的半导体装置的示意剖视图，表示沿图8化） 的切断线IX-IX的切断面。图9中，与图4所示的各部分对应的部分标注与上述各部分相 同的标记。此外，W下对标注相同的标记的部分省略详细的说明。
[0187] 参照图9说明半导体装置86的剖面构造。半导体装置86包括N+型（例如，浓度 为lel8~le21cm-3)的SiC基板42、和层叠在SiC基板42上的外延层51。
[018引在外延层51的表面52侧（Si面侧），多个井状的P型的基体区域90形成为矩阵 状，其浓度例如为lel6~lel9cnT3。此外，在外延层51中，比基体区域90靠SiC基板42侧 (C面侧）的区域为原样维持外延成长后的状态的N-型的漏极区域91 (漂移区域）。
[0189] 在各个基体区域90内形成有N+型（例如，浓度为lel8~le21cnT3)的源极区域 92和被该源极区域92包围的P+型（例如，浓度为lel8~le21cnT3)的基体接触区域93。
[0190] 而且，W跨过相邻的基体区域90的方式形成格子状的栅电极87,该栅电极87与外 延层51之间设置栅极绝缘膜94。栅电极87跨过源极区域92与漏极区域91之间，控制基 体区域90的表面的翻转层（通道，channel)的形成。此外，栅极绝缘膜94由含氮的氧化 膜构成，例如通过使用含有氮及氧的气体的热氧化而形成的氮氧化娃膜构成。栅极绝缘膜 94中的含氮量（氮浓度）例如为0. 1~10%。
[0191] 在外延层51上W覆盖栅电极87的方式层叠有由Si化构成的层间绝缘膜95。在 基体区域90的中央区域，接触孔96形成在层间绝缘膜95及栅极绝缘膜63。
[0192] 在层间绝缘膜95上形成有源极配线89。源极配线89 -并进入所有的接触孔96， 各晶胞88中，与漏极区域91、基体接触区域93及源极区域92接触。目P，源极配线89对于 所有的晶胞88成为共用的配线。而且，该源极配线89上形成有层间绝缘膜（未图示），源 极配线89经由该层间绝缘膜（未图示）与源极焊盘46(参照图8(a))电连接。另一方面， 栅极焊盘48(参照图8(a))经由围绕该层间绝缘膜（未图示）上的栅极配线（未图示）而 与栅电极87电连接。
[0193] 此外，源极配线89从外延层51的接触侧起依次具有多晶娃层97、中间层98及金 属层99。
[0194] 多晶娃层97是使用渗杂有杂质的渗杂多晶娃而形成的渗杂层，例如为Wlel9~ le21cnT3的高浓度渗杂了杂质的高浓度渗杂层。作为将多晶娃层97形成为渗杂层（包括高 浓度渗杂层）时的杂质，可W使用N(氮）、P(磯）、As(神）等N型杂质、A1(侣）、B(棚） 等P型杂质。此外，多晶娃层97的厚度例如为5000~10000A。
[0195] 此外，在该实施方式中，多晶娃层97W覆盖在接触孔96内露出的晶胞88的表面 整个区域的方式形成，并基体接触区域93及源极区域92接触。
[0196] 源极配线89的与基体接触区域93及源极区域92接触的接触层使用多晶娃，从而 能够使源极配线89与作为高浓度的杂质区域的基体接触区域93及源极区域92的两者欧 姆接合。
[0197] 中间层98层叠在多晶娃层97上，且由含有Ti(铁）的层的单层或具有该层的多 个层构成。含有Ti的层可W使用Ti、TiN(氮化铁）等来形成。此外，中间层98的厚度例 如为200~500nm。
[0198] 金属层99层叠在中间层98上，例如使用A1 (侣）、Au(金）、Ag(银）、化（铜）、 Mo(钢）、它们的合金及含有他们 的金属材料来形成。金属层99成为源极配线89的最表层。 此外，金属层99的厚度例如为1~5ym。
[0199] 作为如上述的多晶娃层97、中间层98及金属层99的组合，具体来说，可W例示依 次层叠化ly-Si(多晶娃层97)、Ti(中间层98)、TiN(中间层798)及A1 (金属层99)的层 叠构造（Pol厂Si/Ti/TiN/Al)。
[0200] 在SiC基板42的背面50,W覆盖其整个区域的方式形成有漏电极74。
[0201] 在源极焊盘46(源极配线89)与漏电极74之间（源极-漏极间）产生规定的电 位差的状态下，通过对栅极焊盘48施加规定的电压（栅极阔值电压W上的电压），利用来自 栅电极87的电场，在基体区域90的与栅极绝缘膜63的界面附近形成通道。由此，源极配 线89与漏电极74之间流过电流，VDM0SFET成为导通状态。
[0202] 图10A~图10N是用于说明图9所示的半导体装置的制造方法的示意剖视图。图 10A~图10N中，与图5A~图5Q所不的各部分对应部分标注与上述的各部分相同的标记。 此外，w下，省略对标有相同的标记的部分的详细说明。
[020引首先，如图10A所示，利用CVD(QiemicalVaporDeposition;化学气相成长）法、LPE(LiquidPhaseElpitaxy;液相外延）法、MBE(Mole州larBeamElpitaxy;分子线外延） 法等外延成长法，在SiC基板42的表面49(Si面）上，渗杂杂质的同时使SiC结晶成长。由 此，在SiC基板42上形成N^型的外延层51。
[0204]接下来，如图10B所示，利用CVD法，在外延层51上形成由Si〇2构成的掩模39。接 着，通过光致抗蚀剂（未图示）来蚀刻掩模39,从而在应形成基体区域90的区域图案化为 具有开口的图案。形成开口后，P型杂质从外延层51的表面52注入到外延层51的内部。 此时的注入条件根据P型杂质的种类而不同，例如，加速能为200~3000keV。注入P型杂 质后，除去掩模39。
[020引接下来，如图10C所示，利用CVD法，在外延层51上形成由Si化构成的掩模40。接 着，通过光致抗蚀剂（未图示）来蚀刻掩模40,从而在应形成源极区域92的区域图案化为 具有开口的图案。形成开口后，N型杂质从外延层51的表面52注入到外延层51的内部。 此时的注入条件根据N型杂质的种类而不同，例如，加速能为30~4(K)keV。注入N型杂质 后，除去掩模40。
[0206] 接下来，如图10D所示，利用CVD法，在外延层51上形成由Si〇2构成的掩模62。接 着，通过光致抗蚀剂（未图示）来蚀刻掩模62,从而在应形成基体接触区域93的区域图案 化为具有开口的图案。形成开口后，P型杂质从外延层51的表面52注入到外延层51的内 部。此时的注入条件根据P型杂质的种类而不同，例如，加速能为30~4(K)keV。注入P型 杂质后，除去掩模62。
[0207] 然后，如图10E所示，在外延层51的表面52整个区域形成有机材料膜81。
[020引形成有机材料膜81后，将SiC基板42装入电阻加热炉82。而且，在SiC基板42 设置在电阻加热炉82内的状态下，向电阻加热炉82内导入惰性气体（例如，N2、Ar等），并 且与图甜所示的工序同样，对电阻加热炉82进行升温控制（第一升温控制）（参照图6)。 利用该升温及温度保持，有机材料膜81中的碳W外的元素蒸发，如图10F所示，有机材料膜 81改性为碳膜83。
[0209] 接着，将电阻加热炉82内维持惰性气氛，与图51所示的工序同样，电阻加热炉82 被进一步升温控制（第二升温控制）（参照图6)。利用该升温及温度保持，注入到外延层 51的表层部的各个N型杂质及P型杂质的离子被活性化，如图10G所示，根据注入的部位， 分别形成基体区域90、源极区域92、基体接触区域93。此外，在外延层51的基层部形成原 样维持外延成长后的状态的漏极区域91。
[0210] 接下来，将电阻加热炉82内维持惰性气氛，与图5J所示的工序同样地，降温控制 电阻加热炉82(参照图6)。通过导入该含氮、氧气体的降温控制，如图10H所示，碳膜83与 气体中的氧反应而被氧化除去。
[0211] 然后，W相同流量向电阻加热炉82内导入含氮、氧气体，进而，例如，W1300°C保 持（第四温度保持）加热温度200~240分钟。由此，外延层51的表面52被氧化，如图 101所示，形成覆盖表面52整个区域的氮氧化娃膜（栅极绝缘膜94)。
[021引形成栅极绝缘膜94后，再次向电阻加热炉82内导入惰性气体（例如，N2、Ar等）， 并且加热温度控制为从1300°C下降到300°C。降温后，将SiC基板42从电阻加热炉82取 出。
[021引接下来，如图10J所示，利用CVD法，从外延层51的上方堆积渗杂后的多晶娃材料 84。
[0214] 然后，如图10K所示，利用干蚀刻除去堆积的多晶娃材料84。由此，形成栅电极87。
[02巧]接下来，如图1化所示，利用CVD法，在外延层51上层叠由Si化构成的层间绝缘 膜95。
[0216] 而且，如图10M所示，层间绝缘膜95及栅极绝缘膜94连续而图案化，由此接触孔 96形成于层间绝缘膜95及栅极绝缘膜94。
[0217] 接下来，如图10N所示，利用CVD法，堆积多晶娃材料直到填满接触孔96为止。之 后，向堆积的多晶娃材料注入N型或P型杂质。此时的注入条件根据杂质的种类而不同，例 如，加速能为10~l(K)keV。由此，形成渗杂有高浓度杂质的多晶娃层97。接下来，利用瓣 射法、蒸锻法等方法，在多晶娃层97的表面依次堆积Ti及TiN而形成中间层98。接着，利 用瓣射法、蒸锻法等方法，在中间层98的表面堆积A1等金属而形成金属层99。由此，形成 源极配线89。接下来，在SiC基板42的背面50形成漏电极74。
[021引之后，通过形成层间绝缘膜（未图示）、源极焊盘46、栅极焊盘48等，得到图9所 示的半导体装置86。
[0219] 如上所述，根据该半导体装置86,与第一实施方式的半导体装置1同样，源极配线 89在与源极区域92及基体接触区域93的接触部分具有多晶娃层97,因此能够使源极配线 89与作为高浓度的杂质区域的基体接触区域93及源极区域92的两者欧姆接合。
[0220] 因此，在半导体装置86的制造时，与仅由A1等金属构成的层直接与杂质区域接触 的情况不同，可W省略在外延层51的表面52形成Ni层的工序，进而，可W省略将此种Ni 层娃化物化的工序。从而，能够防止在外延层51的表面52产生碳层。
[0221] 其结果，能够抑制源极配线89与外延层51之间的层剥离。从而，可W提高源极配 线89的连接可靠性。
[0222] 此外，进入接触孔96而与漏极区域91、基体接触区域93及源极区域92接触的层 (多晶娃层97)由覆盖性优良的多晶娃构成，因此能够提高源极配线89的覆盖性。其结果， 能够进一步提高源极配线89的连接可靠性。
[022引此外，由于多晶娃层97是W1019~IQUcnT3的高浓度渗杂了杂质的高浓度渗杂层， 因此能够降低源极配线89的电阻值。
[0224] 此外，在多晶娃层97与金属层99之间设置由Ti层及TiN层的层叠构造构成的中 间层98。含有Ti的材料对于多晶娃材料及金属材料的任一个都具有优良的密接性。因此， 能够提高多晶娃层97与金属层99的密接性。其结果，能够进一步提高源极配线89的连接 可靠性。
[0225] 而且，如图11所示，与第二实施方式同样，在该半导体装置86中，将基体接触区域 93形成在比源极区域92靠SiC基板42侧（下方），并通过设置贯通各个基体接触区域56 的源极沟槽79,可W在源极沟槽79内使多晶娃层97与漏极区域91、基体接触区域93及源 极区域92接触。由此，能够达到与第二实施方式相同的作用效果。目P，即使对源极-漏极 间施加逆电压，成为电流在基体二极管80 (利用基体区域90与漏极区域91的接合而形成 的PN二极管）流动的状态，也能够使电流优先地向比基体二极管80侧靠异质外延结接合 侧流过。
[0226] 接下来，表示设及利用了电阻加热炉的SiC半导体装置的制造方法的发明的实施 方式。
[0227] 图12是平面栅极型的半导体装置的示意剖视图。
[022引半导体装置101具有平面栅极型VDM0S阳T的晶胞配置成矩阵状的构造。而且，图 12中表示多个晶胞中的一部分。
[0229] 半导体装置101具备构成半导体装置101的基体的N+型的SiC基板102。SiC基板 102的表面121层叠有由渗杂有比SiC基板102低浓度的N型杂质的SiC(SiliconCarbide; 碳化娃）构成的、型的外延层103。外延层103的表面131例如由SiC的（0001)面构成。
[0230] 在外延层103形成有原样维持了外延成长后的状态的N-型的漏极区域104。
[0231] 此外，在外延层103的表层部形成有P型的基体区域105。图12中虽未图示，但 基体区域105空开一定的间隔而形成多个，他们呈相互平行，在同一方向（与图12的纸面 垂直的方向）上延伸，例如，配置为条状、矩阵状（行列状）。而且，在相互相邻的基体区域 105之间，漏极区域104露出。
[0232] 在基体区域105的表层部，距其周缘空开间隔地形成有N+型的源极区域106。
[0233] 此外，在外延层103的表面131形成有跨过漏极区域104、基体区域105及源极区 域106的栅极绝缘膜107。栅极绝缘膜107由Si〇2构成。
[0234] 而且，在栅极绝缘膜107上形成有由渗杂了高浓度N型杂质的多晶娃构成的栅电 极108。栅电极108隔着栅极绝缘膜107与漏极区域104、基体区域105及源极区域106对 置。
[0235] 在外延层103上层叠由Si化构成的层间绝缘膜109。在层间绝缘膜109上形成有 源极配线111。源极配线111经由形成于层间绝缘膜109的接触孔110而与基体区域105 及源极区域106电连接。
[0236] 栅极配线112经由形成于层间绝缘膜109的接触孔（未图示）而与栅电极108电 连接。
[0237] 在SiC基板102的背面形成有漏电极113。
[023引将源极配线111接地，对漏电极113施加适当大小的正电压，并控制栅电极108的 电位时，利用来自栅电极108的电场，能够在基体区域105的与栅极绝缘膜107的界面附近 形成通道。由此，能够使电流在源极配线111与漏电极113之间流过。
[0239] 图13A~图13L是说明图12的半导体装置的制造方法的示意剖视图。
[0240] 首先，如图13A所示，利用外延成长法，在SiC基板102的表面121形成外延层103。 此时、SiC基板102的成长主面（表面121)为（0001)面。由于SiC基板102的表面121为 (0001)面，由此在SiC基板102上通过外延成长而形成的外延层103也将（0001)面作为 主面而形成。因此，与SiC基板102的表面121平行的外延层103的表面131成为（0001) 面。
[0241] 接下来，利用公知的光刻技术，在外延层103的表面131，在与应形成基体区域105 的区域对置的部分形成具有开口 115的光致抗蚀剂114。而且，从光致抗蚀剂114上向外延 层103的表面131射入P型杂质的离子（例如，棚离子）。由此，如图13B所示，P型杂质注 入到从外延层103的开口 115露出的部分的表层部。
[024引接着，利用公知的光刻技术，在外延层103的表面131，在与应形成源极区域106的 区域对置的部分形成具有开口 117的光致抗蚀剂116。而且，从光致抗蚀剂116上向外延层 103的表面131射入N型杂质的离子（例如，神离子）。由此，如图13C所示，N型杂质注入 到从外延层103的开口 117露出的部分的表层部（比P型杂质的注入部位靠表面131侧）。
[0243] 杂质离子向外延层103的表层部注入后，如图13D所示，外延层103的表面131整 个区域形成有机材料膜118。有机材料膜118为含碳（碳素）的材料，例如，可W应用作为 光致抗蚀剂使用的有机材料（例如，聚酷亚胺等）等。此种有机材料膜81例如使用旋涂机 等来形成。
[0244] 形成有机材料膜118后，将SiC基板102装入电阻加热炉122。作为电阻加热炉 122,只要是能够确保设置被加热体的电阻加热炉122内的气密性，并且能够向电阻加热炉 122内导入各种气体的装置即可，没有特别限制，其加热方式可W是直接加热方式、间接加 热方式的任一个。
[0245] 而且，在SiC基板102设置在电阻加热炉122内的状态下，向电阻加热炉122内导 入惰性气体（例如，馬、Ar等），并且对电阻加热炉122进行升温控制（第一升温控制）。
[0246] 该第一升温控制中，如图6所示，加热温度控制为例如经过35~45分钟从100°C 上升到1000°C，上升后，例如，Wl〇〇〇°C保持（第一温度保持）加热温度5~10分钟。利 用该升温及温度保持，有机材料膜118中碳W外的元素蒸发，如图13E所示，有机材料膜118 改性为碳膜119。因此，外延层103的表面131的整个区域被碳膜119覆盖。
[0247] 接着，将电阻加热炉122内原样保持惰性气氛，进一步升温控制（第二升温控制） 电阻加热炉122。
[024引该第二升温控制中，如图6所示，加热温度控制为例如经过30~60分钟从1000°C上升到1600°C。上升后，例如W1600 °C保持（第二温度保持）加热温度5~10分钟。通 过该升温及温度保持，注入到外延层103的表层部的N型杂质及P型杂质的离子被活性化， 如图13F所示，在外延层103的表层部形成基体区域105及源极区域106。此外，在外延层 103的基层部形成与基体区域105分离且原样维持外延成长后的状态的漏极区域104。
[0249] 接下来，将电阻加热炉122内原样维持为惰性气氛，电阻加热炉122被降温控制。
[0250] 降温控制中，如图6所示，加热温度被限制（降温限制）为例如经过15~30分钟 从1600°C下降到1300°C。降温后，将加热温度保持（第S温度保持）在1300°C状态下，例 如向电阻加热炉122内导入含氧气体5~10分钟。通过含氧气体的导入，如图13G所示， 碳膜119与含氧气体中的氧反应而被氧化除去。其中，作为导入到电阻加热炉122内的含 氧气体，优选使用含氧及氮的气体，具体来说，可W使用含有NO(-氧化氮）、馬0 ( -氧化二 氮）等气体。
[0巧1] 然后，向电阻加热炉122内导入含氧气体，进而，例如，W1300°C将加热温度保持 (第四温度保持）200~240分钟。由此，外延层103的表面131被氧化，如图13H所示，形 成覆盖表面131整个区域的氧化膜120。
[025引形成氧化膜120后，再次向电阻加热炉122内导入惰性气体（例如，N2、Ar等），并 且加热温度控制为从1300°C下降到300°C。降温后，将SiC基板102从电阻加热炉122取 出。
[025引接下来，利用瓣射法，使导电材料成膜。而且，利用公知的光刻及蚀刻技术，将导电 材料图案化，如图131所示，在氧化膜120上形成栅电极108。
[0巧4] 然后，如图13J所示，利用CVD(ChemicalVaporDeposition;化学气相成长）法， 在外延层103上层叠层间绝缘膜109。
[0巧引而且，利用公知的光刻技术及蚀刻技术，如图13K所示，在层间绝缘膜109及氧化 膜120形成接触孔110。氧化膜120的残存的部分成为栅极绝缘膜107。
[0256] 接下来，利用瓣射法，在外延层103上使导电材料成膜。导电材料填满接触孔110 且W在层间绝缘膜109上形成薄膜的方式附着（堆积）。而且，利用公知的光刻技术及蚀 刻技术，将层间绝缘膜109上的导电材料图案化。由此，如图1化所示，形成源极配线111。 此外，形成与栅电极108电连接的栅极配线112。进而，在SiC基板102的背面形成漏电极 113。
[0巧7] 经过W上的工序，得到图12所示的半导体装置101。
[0巧8] 根据上述的制造方法，在形成有机材料膜118后，利用电阻加热炉122的第一升温 控制，加热电阻加热炉122内的有机材料膜118而改性为碳膜119,在外延层103的表面131 形成碳膜119。
[0巧9] 形成碳膜119后，将电阻加热炉122内原样维持为惰性气氛，利用电阻加热炉122 的第二升温控制，加热外延层103,从而外延层103内的N型杂质及P型杂质的离子被活性 化。
[0260] 而且，将电阻加热炉122内原样维持为惰性状态下，执行降温控制（例如，从 1600°C向1300°C降温）。然后，在W1300°C保持（第S温度保持）加热温度的状态下，导入 含氧气体例如5~10分钟。由此，碳膜119被氧化除去，外延层103的表面131露出。
[0261] 除去碳膜119后，接下来向电阻加热炉122内导入含氧气体，同时温度保持（第四 温度保持）电阻加热炉122,从而露出的表面131被氧化而形成氧化膜120。
[0262] 在用于离子活性的加热（第二升温控制）之前，在外延层103的表面131形成碳 膜119,因此外延层103的加热时，能够防止从表面131脱Si。因此，能够抑制外延层103 的表面131的薇裂，并能够维持表面131的平坦性。其结果，能够使外延层103与栅极绝缘 膜107的界面光滑，因此能够提高半导体装置101的通道移动度。
[0263] 进而，能够在一个电阻加热炉122内连续进行由如下工序构成的四个工序，即；对 有机材料膜118进行加热而改性为碳膜119的工序（第一升温控制）、对外延层103进行 加热而使离子活性化的工序（第二升温控制）、利用含氧气体将碳膜119氧化除去的工序 (降温限制控制及第=温度保持）及使SiC层的表面氧化而形成氧化膜的工序（第四温度 保持）。因为不另外需要用于除去碳膜的装置等，能够抑制装置成本的增加。并且，因为使 用电阻加热炉122,所W能够精密且简单地执行第一升温控制、第二升温控制、降温限制控 制及第=温度保持、W及第四温度保持。
[0264] 此外，形成氧化膜120的外延层103的表面131为（0001)面，且导入加热炉内的 含氧气体为含有氧及氮的气体。
[026引例如，在利用02气体、H20气体（水蒸气）及馬0气体，使SiC层的（0001)面氧化 而形成氧化膜的情况下，具有该SiC层的M0S阳T的通道移动度例如分别为1~5cmVV'S、 5~15cmVV?S及15~25cmVV?S，馬0气体的情况下通道移动度最好。
[0266] 而且，在该实施方式的半导体装置101中，利用NO气体或馬0气体使外延层103的 (0001)面（表面131)氧化而形成氧化膜120,因此能够进一步提高半导体装置101的通道 移动度。
[0267]实施例
[026引下面，基于实施例及比较例来说明本发明，但本发明并非由下述的实施例来限定。
[0269] 实施例1
[0270] 首先，在晶片状的SiC基板（化ee社制）的Si面，使SiC结晶成长，形成由SiC构 成的外延层。接下来，从外延层的表面（Si面）将N型杂质W30~20化eV的加速能多级 注入。由此，在外延层的表层部形成N型的杂质区域（浓度le20cnT3)。
[027。接下来，利用CVD法，在外延层的表面形成由Si化构成的绝缘膜。接下来，在绝缘 膜上形成接触孔，W使上述杂质区域露出。
[0272] 接下来，利用CVD法，通过在接触孔内堆积多晶娃材料，形成多晶娃层，并得到接 触配线。
[0273] 比较例1
[0274] 到形成接触孔的工序为止，进行与实施例1同样的工序。形成接触孔后，利用瓣射 法，将镶堆积到接触孔内。接下来，进行l〇〇〇°C的热处理，对镶进行娃化物化而得到娃化镶 层。最后，利用瓣射法，在娃化镶层上堆积侣而形成侣层，从而得到接触配线。
[027引1)由扫描型电子显微镜（ScanningElectronMicroscope;SEM)进行的摄影
[0276] 使用扫描型电子显微镜对由实施例1及比较例1形成的接触配线来扫描电子线。 并对由电子线扫描检测出的信息进行图像处理而得到SEM图像。图14(图14(a);实施例 1、图14(b);比较例1)表示得到的沈M图像。
[0277]。有无层剥离
[027引通过识别图14(a)化）所示的SEM图像，确认接触配线中有无层剥离。
[0279] 根据图14(a)可知，多晶娃层与杂质区域密接，多晶娃层对于杂质区域能够良好 地接触。由此可知，在实施例1中，接触配线与杂质区域之间形成欧姆接合，能够提高接触 配线的连接可靠性。
[0280] 另一方面，根据图14(b)可知，娃化镶层与杂质区域之间产生空孔，明确他们之间 的层剥离。即确认了接触配线与杂质区域之间产生接触不良。
[0281]W上，说明了本发明的实施方式，但本发明也可由其他的方式来实施。
[0282] 例如，也可采用颠倒了半导体装置1、41、85、86的各半导体部分的导电型的结构。 良P，半导体装置1中，也可是P型的部分为N型，N型的部分为P型。
[0283] 此外，半导体装置1中，具有多晶娃层的接触配线也可仅为源极配线17及漏极配 线23之一。
[0284] 此外，半导体装置41、85、86中，也可将具有多晶娃层的接触配线应用于漏电极 74。
[0285]此外，也可采用将SiC基板2、42的表面21、49及背面22、50的结晶面翻转的结构。 即，SiC基板2、42中，也可是表面21、49为C面，背面22、50为Si面。
[0286] 此外，在前述的实施方式中，本发明的接触配线由沟槽栅极型M0SFET的源极配线 17,69及漏极配线23的形式及平面栅极型VDM0SFET的源极配线89的形式来表示，但例如 也可适用于二极管、闽流晶体管、双极性晶体管的与杂质区域接触的配线的形式。
[0287] 本发明的实施方式只不过是用于明确本发明的技术的内容所用的具体例，本发明 不应限定于该些具体例来解释，本发明的精神及范围仅由权利要求的范围来限定。
[028引本申请对应于2008年12月25日向日本专利厅提出的特愿2008-330317号、2008 年12月26日向日本专利厅提出的特愿2008-334480号及2009年12月24日向日本专利 厅提出的特愿2009-293361号，并将上述申请的全部公开引用到此处。
【主权项】
1. 一种半导体装置，其中，包括： 具有表面且由SiC构成的半导体层； 形成于所述半导体层的表层部的第一导电型的基体区域； 隔着栅极绝缘膜而与所述基体区域对置的栅电极； 形成于所述半导体层的表层部，且形成所述半导体的所述表面的第二导电型的源极区 域； 形成于所述半导体层的所述表面上，并与所述源极区域接触的源极配线； 以覆盖所述栅电极的方式形成的绝缘膜；以及 相对于所述基体区域而形成于所述半导体层的背面侧的第一导电型的漏极区域， 所述源极配线具有多层构造，所述多层构造至少具有多晶硅层和金属层，且通过以使 所述多晶硅层在所述半导体层的表面上与所述源极区域相接且不与所述漏极区域相接的 方式依次层叠所述多晶硅层和所述金属层而得到。2. 根据权利要求1所述的半导体装置，其中， 包括从所述半导体层的表面挖下且在其内表面上形成有所述栅极绝缘膜的栅极沟槽。3. 根据权利要求1所述的半导体装置，其中， 所述多晶硅层为掺杂有IO19~10 21CnT3的浓度的杂质的高浓度掺杂层。4. 根据权利要求1所述的半导体装置，其中， 所述多晶硅层与所述金属层之间设置含有钛的层。5. 根据权利要求4所述的半导体装置，其中， 所述金属层具有含Al的层， 所述含有钛的层具有从所述多晶硅层侧起依次层叠 Ti层及TiN层的构造。6. 根据权利要求1所述的半导体装置，其中， 所述多晶硅层中掺杂有从B、P、Al、N构成的组中选择的至少一种导电性杂质。7. 根据权利要求1所述的半导体装置，其中， 还包括从所述半导体层的所述表面挖下的源极沟槽， 所述源极配线以从所述绝缘膜上跨所述源极沟槽的方式形成， 所述源极配线的所述金属层被平坦化。8. 根据权利要求7所述的半导体装置，其中， 所述基体区域包括形成在所述源极沟槽的侧面的基体接触区域， 所述源极配线的所述多晶硅层在所述源极沟槽内与所述基体接触区域以及所述源极 区域接触。9. 根据权利要求1所述的半导体装置，其中， 所述栅极绝缘膜由含有氮的绝缘材料构成。10. 根据权利要求2所述的半导体装置，其中， 还包括从所述半导体层的所述表面挖下的源极沟槽， 所述源极配线以从所述绝缘膜上跨所述源极沟槽的方式形成， 所述源极配线的所述金属层被平坦化， 所述源极沟槽比所述栅极沟槽深。11. 根据权利要求2所述的半导体装置，其中， 所述栅极绝缘膜具有所述栅极沟槽的底面上的部分的第一厚度和所述栅极沟槽的侧 面上的部分的第二厚度， 所述第一厚度相对于所述第二厚度的比、即第一厚度/第二厚度为0. 1~0. 8。12. 根据权利要求1所述的半导体装置，其中， 所述半导体层的表面为Si面，背面为C面。13. 根据权利要求7所述的半导体装置，其中， 所述源极沟槽贯通所述源极区域及所述基体区域，且其最深部到达所述漏极区域， 所述多晶硅层与所述漏极区域欧姆接触。14. 根据权利要求1所述的半导体装置，其中， 还包括漏极配线，所述漏极配线形成在所述半导体层的背面，至少具有多晶硅层和金 属层，且具有通过以使该多晶硅层与所述漏极区域相接的方式依次层叠所述多晶硅层和所 述金属层而得到的多层构造。15. 根据权利要求14所述的半导体装置，其中， 所述漏极配线的所述多晶硅层的厚度为丨000~2000A, 所述漏极配线的所述金属层的厚度为〇. 5~1 μπι。
【专利摘要】本发明提供一种半导体装置，包括：具有表面且由SiC构成的半导体层；形成于所述半导体层的表层部的第一导电型的基体区域；隔着栅极绝缘膜而与所述基体区域对置的栅电极；形成于所述半导体层的表层部且形成所述半导体的所述表面的第二导电型的源极区域；形成于所述半导体层的所述表面上并与所述源极区域接触的源极配线；以覆盖所述栅电极的方式形成的绝缘膜；以及相对于所述基体区域而形成于所述半导体层的背面侧的第一导电型的漏极区域，所述源极配线具有多层构造，所述多层构造至少具有多晶硅层和金属层，且通过以使所述多晶硅层在所述半导体层的表面上与所述源极区域相接且不与所述漏极区域相接的方式依次层叠所述多晶硅层和所述金属层而得到。
【IPC分类】H01L29/78, H01L21/336, H01L29/45
【公开号】CN104900705
【申请号】CN201510300343
【发明人】中野佑纪
【申请人】罗姆股份有限公司
【公开日】2015年9月9日
【申请日】2009年12月25日
【公告号】CN101764160A, CN101764160B, US8188484, US20100193796, US20120126249
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