半导体装置的制造方法
半导体装置的制造方法
【专利说明】半导体装置
[0001]相关申请的交叉引用
[0002]本申请享受以日本专利申请2014 — 43040号(申请日:2014年3月5日)为基础申请的优先权。本申请通过参照该基础申请包括基础申请的全部内容。
技术领域
[0003]本发明的实施方式涉及半导体装置。
【背景技术】
[0004]作为高耐压且对大电流进行控制的功率半导体装置，广泛使用IGBT(InsulatedGate Bipolar Transistor,绝缘栅双极型晶体管)。在将IGBT作为开关元件来利用的情况下，一般将耐压系数(日语:耐圧系)相同的Pin 二极管并联连接。
[0005]近年来，将IGBT和pin 二极管一体化的半导体装置的研究正在发展，但要求进一步提闻关断时的pin _■极管的恢复耐量。
【发明内容】
[0006]本发明提供一种能够提高恢复耐量的半导体装置。
[0007]根据一个实施方式，半导体装置具备:第I导电型的第I半导体层，具有第I面和与所述第I面对置的第2面；第2导电型的第2半导体层，设置于所述第I面侧；第2导电型的第3半导体层，部分地设置在所述第2半导体层内；第I导电型的第4半导体层，设置在所述第I半导体层与所述第2半导体层之间，具有与所述第3半导体层对置且具有第I杂质浓度的第I区域、以及具有比所述第I杂质浓度高的第2杂质浓度的第2区域；第I导电型的第5半导体层，设置于所述第2面；导电体，经由绝缘膜而与所述第I半导体层、所述第2半导体层、以及所述第3半导体层相接;第I电极，与所述第2半导体层、所述第3半导体层、以及所述导电体电连接；以及第2电极，与所述第5半导体层电连接。
【附图说明】
[0008]图1是表示第I实施方式的半导体装置的图，图1 (a)是其俯视图，图1 (b)是沿着图1 (a)的A — A线切断并向箭头方向观察的截面图。
[0009]图2是将第I实施方式的半导体装置的动作与比较例的半导体装置对比而表示的截面图。
[0010]图3是将第I实施方式的半导体装置的制造工序依次表示的截面图。
[0011]图4是将第I实施方式的半导体装置的制造工序依次表示的截面图。
[0012]图5是将第I实施方式的半导体装置的制造工序依次表示的截面图。
[0013]图6是表示第2实施方式的半导体装置的图，图6(a)是其俯视图，图6(b)是沿着图6(a)的A — A线切断并向箭头方向观察的截面图。
[0014]图7是表示第3实施方式的半导体装置的图，图7(a)是其俯视图，图7(b)是沿着图7(a)的A — A线切断并向箭头方向观察的截面图。
[0015]图8是表示第4实施方式的半导体装置的图，图8 (a)是其俯视图，图8(b)是沿着图8(a)的A — A线切断并向箭头方向观察的截面图。
[0016]图9是表示第4实施方式的半导体装置的图，图9 (a)是其俯视图，图9(b)是沿着图9(a)的A — A线切断并向箭头方向观察的截面图。
【具体实施方式】
[0017]以下，参照附图对实施方式进行说明。
[0018](第I实施方式)
[0019]利用图1对本实施方式的半导体装置进行说明。图1是本实施方式的半导体装置，图1(a)是其俯视图，图1(b)是沿着图1(a)的A — A线切断并向箭头方向观察的截面图。另外，俯视图中，最上层(后述的第I电极)被除去。
[0020]本实施方式的半导体装置是与功率半导体装置、例如IGBT(Insulated GateBipolar Transistor)进行集成而作为回流二极管(续流二极管)发挥功能的pin 二极管。
[0021]如图1所示，本实施方式的半导体装置(以下，称为pin 二极管)10具有第I导电型的第I半导体层U、第2导电型的第2半导体层12、第2电型的第3半导体层13、第I导电型的第4半导体层14、以及第I导电型的第5半导体层15。
[0022]以下的说明中，作为一例，设第I导电型为η型、第2导电型为ρ型。图1中的η+、η、η —、η ——以及ρ+、P、ρ —的标记表示各导电型中的杂质浓度的相对的高低。S卩，η+表示η型的杂质浓度比η相对高，η 一表示η型的杂质浓度比η相对低，η—一表示η型的杂质浓度比η 一相对低。ρ+表示ρ型的杂质浓度比ρ相对高，P —表示P型的杂质浓度比P相对低。
[0023]将贯穿第I至第5半导体层11、12、13、14、15的方向设为Z方向，将与Z方向正交的方向中的一个方向设为X方向，将与Z方向及X方向正交的方向设为Y方向。
[0024]η型的第I半导体层(以下称为η基极层)11具有第I面Ila和与第I面Ila对置的第2面lib。ρ型的第2半导体层(以下称为ρ阳极层)12设置在η基极层11的第I面Ila的上方。
[0025]ρ型的第3半导体层(以下称为P发射极层)13在ρ阳极层12上部分地设置。ρ发射极层13的一端面与ρ阳极层12的上表面相接。ρ发射极层13在Y方向上延伸，经由后述的绝缘膜17而与后述的导电体16相接。
[0026]η型的第4半导体层(以下称为η阻挡层)14设置在η基极层11与ρ阳极层12之间。η阻挡层14中，将位于ρ发射极层13的下方的区域作为第I区域14a。将从η阻挡层14中去除第I区域14a后的区域作为第2区域14b。第I区域14a的第I杂质浓度比第2区域14b的第2杂质浓度低。即，η阻挡层14在X方向上具有杂质浓度的分布。
[0027]η型的第5半导体层(以下称为η阴极层)15设置于η基极层11的第2面lib。
[0028]导电体(第I阳极电极)16被设置成从ρ阳极层12达至η基极层11的内部。进而，第I阳极电极16被设置成在Y方向(第I方向)上延伸。即，第I阳极电极16从ρ阳极层12的上表面达至η基极层11的内部，在Y方向上延伸。第I阳极电极16以夹持ρ发射极层13的方式设有多个。
[0029]绝缘膜17设置在第I阳极电极16、与η基极层11、ρ阳极层12、ρ发射极层13以及η阻挡层14各自之间。
[0030]第I电极(以下称为第2阳极电极)18被设置成与P阳极层12、ρ发射极层13、以及第I阳极电极16接触。第2阳极电极18与ρ阳极层12、ρ发射极层13、以及第I阳极电极16欧姆接合而电连接。
[0031]第2电极(以下称为阴极电极)19被设置成与η阴极层15接触。阴极电极19与η阴极层15欧姆接合而电连接。
[0032]η基极层11、ρ阳极层12、ρ发射极层13、η阻挡层14、以及η阴极层15例如是掺杂有杂质的硅半导体层。第I阳极电极16例如是掺杂有杂质的多晶硅膜。
[0033]绝缘膜17例如是硅氧化膜。第2阳极电极18以及阴极电极19是能够与硅欧姆接合的金属，例如是金、铝等。
[0034]η基极层11的杂质浓度例如是IX 1013cm — 3以上且IX 1015cm — 3以下左右。η基极层11的厚度例如是50 μ m以上且500 μ m以下左右。
[0035]ρ阳极层12的杂质浓度例如是IX 1017cm — 3以上且lX1018cm —3以下左右。ρ阳极层12的厚度例如是0.5μπι以上且5μπι以下左右。
[0036]ρ发射极层13的杂质浓度比ρ阳极层12的杂质浓度高。P发射极层13的杂质浓度例如是lX102°cm —3左右。ρ发射极层13的厚度例如是2μπι以下左右。
[0037]η阻挡层14的杂质浓度比η基极层11的杂质浓度高。η阻挡层14的第I区域14a的第I杂质浓度例如是0.5 X 117Cm ^3以下左右。η阻挡层14的第2区域14b的第2杂质浓度例如是lX1017cm —3以下左右。η阻挡层14的厚度例如是0.5 μ m以上且6 μ m以下左右。
[0038]η阴极层15的杂质浓度比第I半导体层11的杂质浓度高。第5半导体层15的杂质浓度例如是IXlO18Cnr3以上且I X 121CnT3以下左右。η阴极层15的厚度例如是2 μ m以下左右。
[0039]第I阳极电极16间的X方向的间隔(中心间距离)例如是3 μ m以上且18 μ m以下左右。第I阳极电极16的宽度例如是0.5μπι以上且2μπι以下左右。绝缘膜17的厚度例如是0.1 μ m以上且0.5 μ m以下左右。
[0040]本实施方式的pin 二极管10也可以以共用第I阳极电极16的构造在X方向上配置多个。
[0041]接着，对本实施方式的pin 二极管10的功能以及动作进行说明。
[0042]η基极层11的杂质浓度非常低，因此被视为真性半导体层(i层)。因此，P阳极层12、η基极层11、以及η阴极层15作为pin 二极管发挥功能。η基极层11非常厚，因此pin 二极管10具有高的耐压。ρ发射极层13作为ρ阳极层12与第2阳极电极18的接触层 发挥功能。
[0043]第I阳极电极16是为了在对pin 二极管10施加了逆偏压时将pn结界面的耗尽层向横向扩展来确保耐压而设置的。此外，第I阳极电极16是为了作为沟槽分离(TrenchIsolat1n，沟槽隔离)而将pin 二极管10与其他半导体装置、例如IGBT电分离而设置的。
[0044]η阻挡层14是为了作为ρ (n) in构造，在pin 二极管10被正向偏置时对注入到η基极层11中的载流子的注入效率进行控制而设置的。并且是为了在pin 二极管10关断时，对将过剩地积蓄在η基极层11中的载流子向ρ发射极层13排出的排出路径进行控制而设置的。
[0045]η阻挡层14的第I区域14a主要贡献于排出路径的控制，η阻挡层14的第2区域14b主要贡献于载流子的注入效率的控制。
[0046]若对第2阳极电极18施加正电压、对阴极电极19施加负电压而使pin 二极管10正向偏置，则空穴从P阳极层12注入至η基极层11，电子以满足电中性条件的方式从η阴极层15注入至η基极层11。
[0047]以下，将过剩地积蓄在η基极层11内的电子、空穴称为过剩载流子。结果，在η基极层11中发生基于过剩载流子的电导率调制，因此η基极层11的电阻变得极其小。η基极层11成为导通状态。
[0048]空穴从阳极层12首先注入至η阻挡层14，在η阻挡层14中空穴浓度衰减。这是因为η阻挡层14的杂质浓度比η基极层11高，因此空穴的扩散长度变短。即，来自ρ阳极层12的空穴注入效率因η阻挡层14的杂质浓度而变化。
[0049]另一方面，在作为从正向偏置状态向反向偏置状态转移的过程的关断时，η基极层11的过剩载流子优先从扩散长度长的区域、即杂质浓度低的区域排出。
[0050]图2是将pin 二极管10的动作与比较例的pin 二极管对比而表示的图，图2 (a)是表示pin 二极管10的动作的截面图，图2(b)是表示比较例的pin 二极管30的动作的截面图。
[0051]比较例的pin 二极管30是具有杂质浓度在X方向上均匀的η阻挡层31的pin 二极管。首先，对比较例的pin 二极管30的动作进行说明。
[0052]如图2 (b)所示，比较例的pin 二极管30中，由于η阻挡层31的杂质浓度均匀，因此在pin 二极管30的关断时，η基极层11的过剩载流子的排出路径遍及η阻挡层31的整体。
[0053]ρ阳极层12的杂质浓度比ρ发射极层13低，因此ρ阳极层12与第2阳极电极18的接触电阻高。此外，P阳极层12与第2阳极电极18有时表现肖特基结特性。
[0054]结果，ρ阳极层12的上部的没有设置P发射极层13的区域、即被P发射极层13夹持的区域中，引起电流集中而恢复耐量下降。
[0055]另一方面，如图2(a)所示，本实施方式的pin 二极管10中，η阻挡层14中，ρ发射极层13的下方的第I区域14a的第I杂质浓度比第2区域14b的第2杂质浓度低，因此在pin 二极管10的关断时，η基极层11的过剩载流子优先从第I区域14a排出。S卩，过剩载流子的排出路径被限定于第I区域14a。
[0056]结果，能够使过剩载流子迅速地经由第I区域14a向ρ发射极层13排出，能够提高恢复耐量。第I区域14a的第I杂质浓度能够根据目标的恢复耐量而适当决定。
[0057]接着,对pin 二极管10的制造方法进行说明。图3至图5是将pin 二极管10的制造方法依次表示的截面图。
[0058]如图3 (a)所示，准备η型的硅基板40。在硅基板40的第I面40a上，例如通过离子注入法注入磷离子(P+)而形成具有与η阻挡层14的第I区域41a的第I杂质浓度相同的杂质浓度的η硅层41。η硅层41的厚度为η阻挡层14的厚度与ρ阳极层12的厚度之和。
[0059]在硅基板40的第2面40b，例如通过离子注入法注入磷离子(P+)而形成η阴极层15。η娃层41与η阴极层15之间的娃基板40成为基极层11。η阴极层15也可以使杂质进行热扩散而形成。
[0060]如图3 (b)所示，在η硅层41上例如通过光刻法形成具有与设置η阻挡层14的第2区域14b的预定区域对应的开口 42a的抗蚀剂膜42。
[0061]将抗蚀剂膜42作为掩模，例如通过离子注入法向η硅层41注入P+而形成η阻挡层14的第2区域14b。没有被注入P+的区域成为第I区域14a。
[0062]如图3(c)所示，向η硅层41的上部例如通过离子注入法注入B+。由此，η硅层41的上部成为P阳极层12。η硅层41的下部成为具有第I区域14a和第2区域14b的η阻挡层14。
[0063]ρ阳极层12例如也可以通过作为工艺气体而使用硅烷(SiH4)、作为掺杂性气体而使用乙硼烷(B2H6)的气相生长法来形成。
[0064]如图4(a)所示，在ρ阳极层12上，例如通过光刻法形成具有与设置ρ发射极层13的预定区域对应的开口 43a的抗蚀剂膜43。η阻挡层14的第I区域14a位于开口 43a的下方。
[0065]将抗蚀剂膜43作为掩模，例如通过离子注入法向ρ阳极层12注入硼离子(B+)。由此，得到设置于P阳极层12、且一端面与P阳极层12的上表面相接的P发射极层13。
[0066]如图4(b)所示，在ρ阳极层12上，例如通过光刻法形成具有与设置第I阳极电极16的预定区域对应的开口 44a的抗蚀剂膜44。
[0067]将抗蚀剂膜44作为掩模，例如通过使用了氟类气体的RIE(Reactive 1nEtching,反应离子刻蚀)法蚀刻至ρ发射极层13、p阳极层12、n阻挡层14、以及η基极层11的中途。由此，形成从P阳极层12的上表面到达η基极层11的内部的沟槽45。
[0068]如图5(a)所示，在沟槽45的内面、ρ阳极层12的上表面、以及P发射极层13的上表面，例如通过热氧化法形成硅氧化膜46。例如通过作为工艺气体而使用硅烷(SiH4)、作为掺杂性气体而使用乙硼烷(B2H6)的CVD法，以填满沟槽45的内部的方式形成多晶硅膜47。
[0069]如图5 (b)所示,例如通过 CMP (Chemical Mechanical Polishing,化学机械抛光)法除去多晶硅膜47，直到硅氧化膜46露出。例如使用含有氟酸的水溶液对露出的硅氧化膜46进行湿蚀刻，直到ρ阳极层12以及ρ发射极层13露出。残留的硅氧化膜46成为绝缘膜17。残留的多晶硅膜47成为第I阳极电极16。
[0070]最后，在ρ阳极层12、p发射极层13、以及第I阳极电极16上，例如通过溅射法形成铝膜，得到第2阳极电极18。同样，在η阴极层15上得到阴极电极19。
[0071]由此，得到图1所示的pin 二极管10。
[0072]如以上说明的那样，在本实施方式的pin 二极管10中，η阻挡层14中的位于ρ发射极层13的下方的第I区域14a的第I杂质浓度比除去第I区域14a后的第2区域41b的第2杂质浓度低。
[0073]因而，在pin 二极管10关断时，η基极层11的过剩载流子的排出路径被限定于第I区域14a。结果，能够使过剩载流子经由第I区域14a迅速地向ρ发射极层13排出，因此得到恢复耐量高的pin 二极管10。
[0074]在此，对第I导电型为η型、第2导电型为ρ型的情况进行了说明，但即使第I导电型为P型、第2导电型为η型，也可得到同样的效果。
[0075]对η基极层11、ρ阳极层12、ρ发射极层13、η阻挡层14、以及η阴极层15为硅半导体层的情况进行了说明，但即使是其他的半导体层、例如SiC、GaN等的化合物半导体层，也可得到同样的效果。
[0076](第2实施方式)
[0077]利用图6对本实施方式的半导体装置进行说明。图6是表示本实施方式的半导体装置的图，图6(a)是其俯视图，图6(b)是沿着图6(a)的A — A线切断并向箭头方向观察的截面图。
[0078]本实施方式中，对与上述第I实施方式相同的构成部分赋予相同的附图标记并省略该部分的说明，对不同的部分进行说明。本实施方式与第I实施方式的不同点在于，P发射极层与第I阳极电极隔开间隔而在Y方向上延伸。
[0079]即，如图6所示，本实施方式的pin 二极管50中，ρ发射极层51与第I阳极电极16隔开间隔地在Y方向上延伸。P发射极层51以被相邻的第I阳极电极16夹持的方式设置在P阳极层12的中央部。
[0080]在ρ发射极层51的下方配置有η阻挡层52的第I区域52a。η阻挡层52的第2区域52b配置在第I区域52a的两侧。
[0081]ρ发射极层51只要与第I阳极电极16隔开间隔地在Y方向上延伸即可，因此在第I阳极电极16间的位置没有被特别限定。因而，有在pin 二极管50的制造工序中，用于形成P发射极层51的光刻变得容易的优点。
[0082]另外，ρ发射极层51的面积只要与图1所示的P发射极层13的面积相同即可。例如，将 P发射极层51的X方向的宽度设为P发射极层13的X方向的宽度的2倍。
[0083]如以上说明的那样，本实施方式的pin 二极管50中，ρ发射极层51与第I阳极电极16隔开间隔地设置。结果，在pin 二极管50的制造工序中，光刻变得容易。
[0084]另外，还能够将多个ρ发射极层51在X方向上隔开间隔地设置。在该情况下，只要使各P发射极层51的面积之和与图1所示的ρ发射极层13的面积相同即可。
[0085](第3实施方式)
[0086]利用图7对本实施方式的半导体装置进行说明。图7是表示本实施方式的半导体装置的图，图7(a)是其俯视图，图7(b)是沿着图7(a)的A — A线切断并向箭头方向观察的截面图。A — A线不是直线，而是弯曲(crank)状。
[0087]本实施方式中，对与上述第I实施方式相同的构成部分附加相同的附图标记并省略该部分的说明，对不同的部分进行说明。本实施方式与第I实施方式的不同点在于，P发射极层在X方向上延伸。
[0088]S卩，如图7所示，本实施方式的pin 二极管60中，P发射极层61在与Y方向正交的X方向(第2方向)上延伸。ρ发射极层61的两端经由绝缘膜17与第I阳极电极16相接。
[0089]多个ρ发射极层61在Y方向上隔开间隔地配置。在P发射极层61的下方配置有η阻挡层62的第I区域62a。η阻挡层62的第2区域62b配置在相邻的第I区域62a之间。
[0090]多个ρ发射极层61只要在Y方向上隔开间隔地配置即可，其间隔没有特别限定。
[0091]将在Y方向上延伸的ρ发射极层配置在第I阳极电极16间的情况下，若第I阳极电极16间的X方向的间隔(中心间距离)变短，则pin 二极管的制造工序中的光刻变难。
[0092]另一方面,本实施方式中，由于ρ发射极层61在X方向上延伸，因此本质上pin 二极管60的制造工序中的光刻不受第I阳极电极16间的X方向的间隔的影响。具有即使第I阳极电极16间的X方向的间隔变短，pin 二极管60的制造工序中的光刻也容易的优点。
[0093]另外，ρ发射极层61的面积只要与图1所示的P发射极层13的面积相同即可。
[0094]如以上说明的那样，本实施方式的pin 二极管60中，ρ发射极层61在X方向上延伸。结果，pin 二极管60的制造工序中的光刻容易。是适合于第I阳极电极16间的X方向的间隔(中心间距离)短的情况的配置。
[0095](第4实施方式)
[0096]利用图8对本实施方式的半导体装置进行说明。图8是表示本实施方式的半导体装置的图，图8(a)是其俯视图，图8(b)是沿着图8(a)的A — A线切断并向箭头方向观察的截面图。A — A线是弯曲状。
[0097]本实施方式中，对与上述第I实施方式相同的构成部分附加相同的附图标记并省略该部分的说明，对不同的部分进行说明。本实施方式与第I实施方式的不同点在于，使η阻挡层的第I区域的第I杂质浓度实质上与η基极层的杂质浓度相同。
[0098]S卩，如图8所示，本实施方式的pin 二极管70中，ρ发射极层71是与图7所示的ρ发射极层61相同的配置。η阻挡层72中的位于ρ发射极层71的下方的第I区域72a的第I杂质浓度被设定为实质上与η基极层11的杂质浓度相同。η阻挡层72的第2区域72b配置在相邻的第I区域72a之间。
[0099]本实施方式的η阻挡层72中，由于第I区域72a的第I杂质浓度与第2区域72b的第2杂质浓度之差变大，因此提高在pin 二极管70关断时η基极层11的过剩载流子的排出路径被限定于第I区域72a的效果。
[0100]如以上说明的那样，本实施方式的pin 二极管70中，η阻挡层72的第I区域72a的第I杂质浓度被设定为实质上与η基极层11的杂质浓度相同。因而，第I区域72a与第2区域72b的杂质浓度之差变大，因此可得到进一步的恢复耐量的提高效果。
[0101]在此，对P发射极层71为与图7所示的P发射极层61相同的配置的情况进行了说明，但也可以为与图1所示的P发射极层13、以及图6所示ρ发射极层51相同的配置。
[0102](第5实施方式)
[0103]利用图9对本实施方式的半导体装置进行说明。图9是表示本实施方式的半导体装置的图，图9(a)是其俯视图，图9(b)是沿着图9(a)的A — A线切断并向箭头方向观察的截面图。A — A线是弯曲状。
[0104]本实施方式中，对与上述第I实施方式相同的构成部分附加相同的附图标记并省略该部分的说明，对不同的部分进行说明。本实施方式与第I实施方式的不同点在于，使P发射极层正下方的P阳极层的杂质浓度比除了 P发射极层正下方的P阳极层以外的P阳极层的杂质浓度闻。
[0105]S卩，如图9所示，本实施方式的pin 二极管80中，ρ发射极层81是与图7所示的ρ发射极层61相同的配置。在ρ阳极层82中，将ρ发射极层81的正下方的区域设为第3区域82a。将除了第3区域82a以外的区域设为第4区域82b。第3区域82a的第3杂质浓度被设定为比第4区域82b的杂质浓度高。
[0106]另一方面，η阻挡层83中，ρ发射极层81的下侧的第I区域83a的第I杂质浓度被设定为与第2区域83b的第2杂质浓度相同。
[0107]本实施方式中，也能够得到在pin 二极管80关断时、η基极层11的过剩载流子的排出路径被限定于第I区域83a的效果。
[0108]如以上说明的那样，本实施方式的pin 二极管80中，ρ阳极层82中的ρ发射极层81的正下方的第3区域82a的第3杂质浓度被设定为比第4区域82b的杂质浓度高。
[0109]本实施方式的pin 二极管80中，也与第I实施方式的pin 二极管10同样能够得到恢复耐量提高的效果。
[0110]在此，对P发射极层81为与图7所示的P发射极层61相同的配置的情况进行了说明，但也可以为与图1所示的P发射极层13、以及图6所示的ρ发射极层51相同的配置。
[0111]对在η阻挡层83中第I区域83a的第I杂质浓度与第2区域83b的第2杂质浓度相同的情况进行了说明，但只要使第I杂质浓度比第2杂质浓度低，就能够进一步增强恢复耐量的提高效果。
[0112]以上，对本发明的几个实施方式进行了说明，但这些实施方式是作为例来提示的，并没有要限定发明的范围。这些新的实施方式能够以其他多种形态实施，并且在不脱离发明的主旨的范围内能够进行各种省略、置换、变更。这些实施方式及其变形包含于发明的范围及主旨，并且包含于权利要求书记载的发明及其等效的范围中。
【主权项】
1.一种半导体装置，其特征在于，具备: 第I导电型的第I半导体层，具有第I面和与所述第I面对置的第2面； 第2导电型的第2半导体层，设置于所述第I面侧； 第2导电型的第3半导体层，部分地设置在所述第2半导体层内； 第I导电型的第4半导体层，设置在所述第I半导体层与所述第2半导体层之间，具有与所述第3半导体层对置且具有第I杂质浓度的第I区域、以及具有比所述第I杂质浓度高的第2杂质浓度的第2区域； 第I导电型的第5半导体层，设置于所述第2面； 导电体，经由绝缘膜与所述第I半导体层、所述第2半导体层以及所述第3半导体层相接; 第I电极，与所述第2半导体层、所述第3半导体层以及所述导电体电连接；以及 第2电极，与所述第5半导体层电连接。2.如权利要求1所述的半导体装置，其特征在于， 所述第I杂质浓度与所述第I半导体层的杂质浓度相同。3.如权利要求1或2所述的半导体装置，其特征在于， 所述第2半导体层具备第3区域和第4区域，该第3区域位于所述第3半导体层与所述第4半导体层之间，具有第3杂质浓度，该第4区域位于所述第I电极与所述第4半导体层之间，具有比所述第3杂质浓度低的第4杂质浓度。
【专利摘要】本发明提供一种能够提高恢复耐量的半导体装置。半导体装置具备：第1导电型的第1半导体层(11)，具有第1面(11a)和与第1面对置的第2面(11b)；第2导电型的第2半导体层(12)，设置于第1面侧；第2导电型的第3半导体层(13)，部分地设置在第2半导体层内；第1导电型的第4半导体层(14)，设置在第1半导体层与第2半导体层之间，具备与第3半导体层对置且具有第1杂质浓度的第1区域(14a)、以及具有比第1杂质浓度高的第2杂质浓度的第2区域(14b)；第1导电型的第5半导体层(15)，设置于第2面；导电体(16)，经由绝缘膜(17)与第1半导体层、第2半导体层以及第3半导体层相接。
【IPC分类】H01L29/868, H01L29/06
【公开号】CN104900717
【申请号】CN201410306543
【发明人】下条亮平, 田中文悟
【申请人】株式会社东芝
【公开日】2015年9月9日
【申请日】2014年6月30日
【公告号】US20150255629
【专利说明】半导体装置
[0001]相关申请的交叉引用
[0002]本申请享受以日本专利申请2014 — 43040号(申请日:2014年3月5日)为基础申请的优先权。本申请通过参照该基础申请包括基础申请的全部内容。
技术领域
[0003]本发明的实施方式涉及半导体装置。
【背景技术】
[0004]作为高耐压且对大电流进行控制的功率半导体装置，广泛使用IGBT(InsulatedGate Bipolar Transistor,绝缘栅双极型晶体管)。在将IGBT作为开关元件来利用的情况下，一般将耐压系数(日语:耐圧系)相同的Pin 二极管并联连接。
[0005]近年来，将IGBT和pin 二极管一体化的半导体装置的研究正在发展，但要求进一步提闻关断时的pin _■极管的恢复耐量。
【发明内容】
[0006]本发明提供一种能够提高恢复耐量的半导体装置。
[0007]根据一个实施方式，半导体装置具备:第I导电型的第I半导体层，具有第I面和与所述第I面对置的第2面；第2导电型的第2半导体层，设置于所述第I面侧；第2导电型的第3半导体层，部分地设置在所述第2半导体层内；第I导电型的第4半导体层，设置在所述第I半导体层与所述第2半导体层之间，具有与所述第3半导体层对置且具有第I杂质浓度的第I区域、以及具有比所述第I杂质浓度高的第2杂质浓度的第2区域；第I导电型的第5半导体层，设置于所述第2面；导电体，经由绝缘膜而与所述第I半导体层、所述第2半导体层、以及所述第3半导体层相接;第I电极，与所述第2半导体层、所述第3半导体层、以及所述导电体电连接；以及第2电极，与所述第5半导体层电连接。
【附图说明】
[0008]图1是表示第I实施方式的半导体装置的图，图1 (a)是其俯视图，图1 (b)是沿着图1 (a)的A — A线切断并向箭头方向观察的截面图。
[0009]图2是将第I实施方式的半导体装置的动作与比较例的半导体装置对比而表示的截面图。
[0010]图3是将第I实施方式的半导体装置的制造工序依次表示的截面图。
[0011]图4是将第I实施方式的半导体装置的制造工序依次表示的截面图。
[0012]图5是将第I实施方式的半导体装置的制造工序依次表示的截面图。
[0013]图6是表示第2实施方式的半导体装置的图，图6(a)是其俯视图，图6(b)是沿着图6(a)的A — A线切断并向箭头方向观察的截面图。
[0014]图7是表示第3实施方式的半导体装置的图，图7(a)是其俯视图，图7(b)是沿着图7(a)的A — A线切断并向箭头方向观察的截面图。
[0015]图8是表示第4实施方式的半导体装置的图，图8 (a)是其俯视图，图8(b)是沿着图8(a)的A — A线切断并向箭头方向观察的截面图。
[0016]图9是表示第4实施方式的半导体装置的图，图9 (a)是其俯视图，图9(b)是沿着图9(a)的A — A线切断并向箭头方向观察的截面图。
【具体实施方式】
[0017]以下，参照附图对实施方式进行说明。
[0018](第I实施方式)
[0019]利用图1对本实施方式的半导体装置进行说明。图1是本实施方式的半导体装置，图1(a)是其俯视图，图1(b)是沿着图1(a)的A — A线切断并向箭头方向观察的截面图。另外，俯视图中，最上层(后述的第I电极)被除去。
[0020]本实施方式的半导体装置是与功率半导体装置、例如IGBT(Insulated GateBipolar Transistor)进行集成而作为回流二极管(续流二极管)发挥功能的pin 二极管。
[0021]如图1所示，本实施方式的半导体装置(以下，称为pin 二极管)10具有第I导电型的第I半导体层U、第2导电型的第2半导体层12、第2电型的第3半导体层13、第I导电型的第4半导体层14、以及第I导电型的第5半导体层15。
[0022]以下的说明中，作为一例，设第I导电型为η型、第2导电型为ρ型。图1中的η+、η、η —、η ——以及ρ+、P、ρ —的标记表示各导电型中的杂质浓度的相对的高低。S卩，η+表示η型的杂质浓度比η相对高，η 一表示η型的杂质浓度比η相对低，η—一表示η型的杂质浓度比η 一相对低。ρ+表示ρ型的杂质浓度比ρ相对高，P —表示P型的杂质浓度比P相对低。
[0023]将贯穿第I至第5半导体层11、12、13、14、15的方向设为Z方向，将与Z方向正交的方向中的一个方向设为X方向，将与Z方向及X方向正交的方向设为Y方向。
[0024]η型的第I半导体层(以下称为η基极层)11具有第I面Ila和与第I面Ila对置的第2面lib。ρ型的第2半导体层(以下称为ρ阳极层)12设置在η基极层11的第I面Ila的上方。
[0025]ρ型的第3半导体层(以下称为P发射极层)13在ρ阳极层12上部分地设置。ρ发射极层13的一端面与ρ阳极层12的上表面相接。ρ发射极层13在Y方向上延伸，经由后述的绝缘膜17而与后述的导电体16相接。
[0026]η型的第4半导体层(以下称为η阻挡层)14设置在η基极层11与ρ阳极层12之间。η阻挡层14中，将位于ρ发射极层13的下方的区域作为第I区域14a。将从η阻挡层14中去除第I区域14a后的区域作为第2区域14b。第I区域14a的第I杂质浓度比第2区域14b的第2杂质浓度低。即，η阻挡层14在X方向上具有杂质浓度的分布。
[0027]η型的第5半导体层(以下称为η阴极层)15设置于η基极层11的第2面lib。
[0028]导电体(第I阳极电极)16被设置成从ρ阳极层12达至η基极层11的内部。进而，第I阳极电极16被设置成在Y方向(第I方向)上延伸。即，第I阳极电极16从ρ阳极层12的上表面达至η基极层11的内部，在Y方向上延伸。第I阳极电极16以夹持ρ发射极层13的方式设有多个。
[0029]绝缘膜17设置在第I阳极电极16、与η基极层11、ρ阳极层12、ρ发射极层13以及η阻挡层14各自之间。
[0030]第I电极(以下称为第2阳极电极)18被设置成与P阳极层12、ρ发射极层13、以及第I阳极电极16接触。第2阳极电极18与ρ阳极层12、ρ发射极层13、以及第I阳极电极16欧姆接合而电连接。
[0031]第2电极(以下称为阴极电极)19被设置成与η阴极层15接触。阴极电极19与η阴极层15欧姆接合而电连接。
[0032]η基极层11、ρ阳极层12、ρ发射极层13、η阻挡层14、以及η阴极层15例如是掺杂有杂质的硅半导体层。第I阳极电极16例如是掺杂有杂质的多晶硅膜。
[0033]绝缘膜17例如是硅氧化膜。第2阳极电极18以及阴极电极19是能够与硅欧姆接合的金属，例如是金、铝等。
[0034]η基极层11的杂质浓度例如是IX 1013cm — 3以上且IX 1015cm — 3以下左右。η基极层11的厚度例如是50 μ m以上且500 μ m以下左右。
[0035]ρ阳极层12的杂质浓度例如是IX 1017cm — 3以上且lX1018cm —3以下左右。ρ阳极层12的厚度例如是0.5μπι以上且5μπι以下左右。
[0036]ρ发射极层13的杂质浓度比ρ阳极层12的杂质浓度高。P发射极层13的杂质浓度例如是lX102°cm —3左右。ρ发射极层13的厚度例如是2μπι以下左右。
[0037]η阻挡层14的杂质浓度比η基极层11的杂质浓度高。η阻挡层14的第I区域14a的第I杂质浓度例如是0.5 X 117Cm ^3以下左右。η阻挡层14的第2区域14b的第2杂质浓度例如是lX1017cm —3以下左右。η阻挡层14的厚度例如是0.5 μ m以上且6 μ m以下左右。
[0038]η阴极层15的杂质浓度比第I半导体层11的杂质浓度高。第5半导体层15的杂质浓度例如是IXlO18Cnr3以上且I X 121CnT3以下左右。η阴极层15的厚度例如是2 μ m以下左右。
[0039]第I阳极电极16间的X方向的间隔(中心间距离)例如是3 μ m以上且18 μ m以下左右。第I阳极电极16的宽度例如是0.5μπι以上且2μπι以下左右。绝缘膜17的厚度例如是0.1 μ m以上且0.5 μ m以下左右。
[0040]本实施方式的pin 二极管10也可以以共用第I阳极电极16的构造在X方向上配置多个。
[0041]接着，对本实施方式的pin 二极管10的功能以及动作进行说明。
[0042]η基极层11的杂质浓度非常低，因此被视为真性半导体层(i层)。因此，P阳极层12、η基极层11、以及η阴极层15作为pin 二极管发挥功能。η基极层11非常厚，因此pin 二极管10具有高的耐压。ρ发射极层13作为ρ阳极层12与第2阳极电极18的接触层 发挥功能。
[0043]第I阳极电极16是为了在对pin 二极管10施加了逆偏压时将pn结界面的耗尽层向横向扩展来确保耐压而设置的。此外，第I阳极电极16是为了作为沟槽分离(TrenchIsolat1n，沟槽隔离)而将pin 二极管10与其他半导体装置、例如IGBT电分离而设置的。
[0044]η阻挡层14是为了作为ρ (n) in构造，在pin 二极管10被正向偏置时对注入到η基极层11中的载流子的注入效率进行控制而设置的。并且是为了在pin 二极管10关断时，对将过剩地积蓄在η基极层11中的载流子向ρ发射极层13排出的排出路径进行控制而设置的。
[0045]η阻挡层14的第I区域14a主要贡献于排出路径的控制，η阻挡层14的第2区域14b主要贡献于载流子的注入效率的控制。
[0046]若对第2阳极电极18施加正电压、对阴极电极19施加负电压而使pin 二极管10正向偏置，则空穴从P阳极层12注入至η基极层11，电子以满足电中性条件的方式从η阴极层15注入至η基极层11。
[0047]以下，将过剩地积蓄在η基极层11内的电子、空穴称为过剩载流子。结果，在η基极层11中发生基于过剩载流子的电导率调制，因此η基极层11的电阻变得极其小。η基极层11成为导通状态。
[0048]空穴从阳极层12首先注入至η阻挡层14，在η阻挡层14中空穴浓度衰减。这是因为η阻挡层14的杂质浓度比η基极层11高，因此空穴的扩散长度变短。即，来自ρ阳极层12的空穴注入效率因η阻挡层14的杂质浓度而变化。
[0049]另一方面，在作为从正向偏置状态向反向偏置状态转移的过程的关断时，η基极层11的过剩载流子优先从扩散长度长的区域、即杂质浓度低的区域排出。
[0050]图2是将pin 二极管10的动作与比较例的pin 二极管对比而表示的图，图2 (a)是表示pin 二极管10的动作的截面图，图2(b)是表示比较例的pin 二极管30的动作的截面图。
[0051]比较例的pin 二极管30是具有杂质浓度在X方向上均匀的η阻挡层31的pin 二极管。首先，对比较例的pin 二极管30的动作进行说明。
[0052]如图2 (b)所示，比较例的pin 二极管30中，由于η阻挡层31的杂质浓度均匀，因此在pin 二极管30的关断时，η基极层11的过剩载流子的排出路径遍及η阻挡层31的整体。
[0053]ρ阳极层12的杂质浓度比ρ发射极层13低，因此ρ阳极层12与第2阳极电极18的接触电阻高。此外，P阳极层12与第2阳极电极18有时表现肖特基结特性。
[0054]结果，ρ阳极层12的上部的没有设置P发射极层13的区域、即被P发射极层13夹持的区域中，引起电流集中而恢复耐量下降。
[0055]另一方面，如图2(a)所示，本实施方式的pin 二极管10中，η阻挡层14中，ρ发射极层13的下方的第I区域14a的第I杂质浓度比第2区域14b的第2杂质浓度低，因此在pin 二极管10的关断时，η基极层11的过剩载流子优先从第I区域14a排出。S卩，过剩载流子的排出路径被限定于第I区域14a。
[0056]结果，能够使过剩载流子迅速地经由第I区域14a向ρ发射极层13排出，能够提高恢复耐量。第I区域14a的第I杂质浓度能够根据目标的恢复耐量而适当决定。
[0057]接着,对pin 二极管10的制造方法进行说明。图3至图5是将pin 二极管10的制造方法依次表示的截面图。
[0058]如图3 (a)所示，准备η型的硅基板40。在硅基板40的第I面40a上，例如通过离子注入法注入磷离子(P+)而形成具有与η阻挡层14的第I区域41a的第I杂质浓度相同的杂质浓度的η硅层41。η硅层41的厚度为η阻挡层14的厚度与ρ阳极层12的厚度之和。
[0059]在硅基板40的第2面40b，例如通过离子注入法注入磷离子(P+)而形成η阴极层15。η娃层41与η阴极层15之间的娃基板40成为基极层11。η阴极层15也可以使杂质进行热扩散而形成。
[0060]如图3 (b)所示，在η硅层41上例如通过光刻法形成具有与设置η阻挡层14的第2区域14b的预定区域对应的开口 42a的抗蚀剂膜42。
[0061]将抗蚀剂膜42作为掩模，例如通过离子注入法向η硅层41注入P+而形成η阻挡层14的第2区域14b。没有被注入P+的区域成为第I区域14a。
[0062]如图3(c)所示，向η硅层41的上部例如通过离子注入法注入B+。由此，η硅层41的上部成为P阳极层12。η硅层41的下部成为具有第I区域14a和第2区域14b的η阻挡层14。
[0063]ρ阳极层12例如也可以通过作为工艺气体而使用硅烷(SiH4)、作为掺杂性气体而使用乙硼烷(B2H6)的气相生长法来形成。
[0064]如图4(a)所示，在ρ阳极层12上，例如通过光刻法形成具有与设置ρ发射极层13的预定区域对应的开口 43a的抗蚀剂膜43。η阻挡层14的第I区域14a位于开口 43a的下方。
[0065]将抗蚀剂膜43作为掩模，例如通过离子注入法向ρ阳极层12注入硼离子(B+)。由此，得到设置于P阳极层12、且一端面与P阳极层12的上表面相接的P发射极层13。
[0066]如图4(b)所示，在ρ阳极层12上，例如通过光刻法形成具有与设置第I阳极电极16的预定区域对应的开口 44a的抗蚀剂膜44。
[0067]将抗蚀剂膜44作为掩模，例如通过使用了氟类气体的RIE(Reactive 1nEtching,反应离子刻蚀)法蚀刻至ρ发射极层13、p阳极层12、n阻挡层14、以及η基极层11的中途。由此，形成从P阳极层12的上表面到达η基极层11的内部的沟槽45。
[0068]如图5(a)所示，在沟槽45的内面、ρ阳极层12的上表面、以及P发射极层13的上表面，例如通过热氧化法形成硅氧化膜46。例如通过作为工艺气体而使用硅烷(SiH4)、作为掺杂性气体而使用乙硼烷(B2H6)的CVD法，以填满沟槽45的内部的方式形成多晶硅膜47。
[0069]如图5 (b)所示,例如通过 CMP (Chemical Mechanical Polishing,化学机械抛光)法除去多晶硅膜47，直到硅氧化膜46露出。例如使用含有氟酸的水溶液对露出的硅氧化膜46进行湿蚀刻，直到ρ阳极层12以及ρ发射极层13露出。残留的硅氧化膜46成为绝缘膜17。残留的多晶硅膜47成为第I阳极电极16。
[0070]最后，在ρ阳极层12、p发射极层13、以及第I阳极电极16上，例如通过溅射法形成铝膜，得到第2阳极电极18。同样，在η阴极层15上得到阴极电极19。
[0071]由此，得到图1所示的pin 二极管10。
[0072]如以上说明的那样，在本实施方式的pin 二极管10中，η阻挡层14中的位于ρ发射极层13的下方的第I区域14a的第I杂质浓度比除去第I区域14a后的第2区域41b的第2杂质浓度低。
[0073]因而，在pin 二极管10关断时，η基极层11的过剩载流子的排出路径被限定于第I区域14a。结果，能够使过剩载流子经由第I区域14a迅速地向ρ发射极层13排出，因此得到恢复耐量高的pin 二极管10。
[0074]在此，对第I导电型为η型、第2导电型为ρ型的情况进行了说明，但即使第I导电型为P型、第2导电型为η型，也可得到同样的效果。
[0075]对η基极层11、ρ阳极层12、ρ发射极层13、η阻挡层14、以及η阴极层15为硅半导体层的情况进行了说明，但即使是其他的半导体层、例如SiC、GaN等的化合物半导体层，也可得到同样的效果。
[0076](第2实施方式)
[0077]利用图6对本实施方式的半导体装置进行说明。图6是表示本实施方式的半导体装置的图，图6(a)是其俯视图，图6(b)是沿着图6(a)的A — A线切断并向箭头方向观察的截面图。
[0078]本实施方式中，对与上述第I实施方式相同的构成部分赋予相同的附图标记并省略该部分的说明，对不同的部分进行说明。本实施方式与第I实施方式的不同点在于，P发射极层与第I阳极电极隔开间隔而在Y方向上延伸。
[0079]即，如图6所示，本实施方式的pin 二极管50中，ρ发射极层51与第I阳极电极16隔开间隔地在Y方向上延伸。P发射极层51以被相邻的第I阳极电极16夹持的方式设置在P阳极层12的中央部。
[0080]在ρ发射极层51的下方配置有η阻挡层52的第I区域52a。η阻挡层52的第2区域52b配置在第I区域52a的两侧。
[0081]ρ发射极层51只要与第I阳极电极16隔开间隔地在Y方向上延伸即可，因此在第I阳极电极16间的位置没有被特别限定。因而，有在pin 二极管50的制造工序中，用于形成P发射极层51的光刻变得容易的优点。
[0082]另外，ρ发射极层51的面积只要与图1所示的P发射极层13的面积相同即可。例如，将 P发射极层51的X方向的宽度设为P发射极层13的X方向的宽度的2倍。
[0083]如以上说明的那样，本实施方式的pin 二极管50中，ρ发射极层51与第I阳极电极16隔开间隔地设置。结果，在pin 二极管50的制造工序中，光刻变得容易。
[0084]另外，还能够将多个ρ发射极层51在X方向上隔开间隔地设置。在该情况下，只要使各P发射极层51的面积之和与图1所示的ρ发射极层13的面积相同即可。
[0085](第3实施方式)
[0086]利用图7对本实施方式的半导体装置进行说明。图7是表示本实施方式的半导体装置的图，图7(a)是其俯视图，图7(b)是沿着图7(a)的A — A线切断并向箭头方向观察的截面图。A — A线不是直线，而是弯曲(crank)状。
[0087]本实施方式中，对与上述第I实施方式相同的构成部分附加相同的附图标记并省略该部分的说明，对不同的部分进行说明。本实施方式与第I实施方式的不同点在于，P发射极层在X方向上延伸。
[0088]S卩，如图7所示，本实施方式的pin 二极管60中，P发射极层61在与Y方向正交的X方向(第2方向)上延伸。ρ发射极层61的两端经由绝缘膜17与第I阳极电极16相接。
[0089]多个ρ发射极层61在Y方向上隔开间隔地配置。在P发射极层61的下方配置有η阻挡层62的第I区域62a。η阻挡层62的第2区域62b配置在相邻的第I区域62a之间。
[0090]多个ρ发射极层61只要在Y方向上隔开间隔地配置即可，其间隔没有特别限定。
[0091]将在Y方向上延伸的ρ发射极层配置在第I阳极电极16间的情况下，若第I阳极电极16间的X方向的间隔(中心间距离)变短，则pin 二极管的制造工序中的光刻变难。
[0092]另一方面,本实施方式中，由于ρ发射极层61在X方向上延伸，因此本质上pin 二极管60的制造工序中的光刻不受第I阳极电极16间的X方向的间隔的影响。具有即使第I阳极电极16间的X方向的间隔变短，pin 二极管60的制造工序中的光刻也容易的优点。
[0093]另外，ρ发射极层61的面积只要与图1所示的P发射极层13的面积相同即可。
[0094]如以上说明的那样，本实施方式的pin 二极管60中，ρ发射极层61在X方向上延伸。结果，pin 二极管60的制造工序中的光刻容易。是适合于第I阳极电极16间的X方向的间隔(中心间距离)短的情况的配置。
[0095](第4实施方式)
[0096]利用图8对本实施方式的半导体装置进行说明。图8是表示本实施方式的半导体装置的图，图8(a)是其俯视图，图8(b)是沿着图8(a)的A — A线切断并向箭头方向观察的截面图。A — A线是弯曲状。
[0097]本实施方式中，对与上述第I实施方式相同的构成部分附加相同的附图标记并省略该部分的说明，对不同的部分进行说明。本实施方式与第I实施方式的不同点在于，使η阻挡层的第I区域的第I杂质浓度实质上与η基极层的杂质浓度相同。
[0098]S卩，如图8所示，本实施方式的pin 二极管70中，ρ发射极层71是与图7所示的ρ发射极层61相同的配置。η阻挡层72中的位于ρ发射极层71的下方的第I区域72a的第I杂质浓度被设定为实质上与η基极层11的杂质浓度相同。η阻挡层72的第2区域72b配置在相邻的第I区域72a之间。
[0099]本实施方式的η阻挡层72中，由于第I区域72a的第I杂质浓度与第2区域72b的第2杂质浓度之差变大，因此提高在pin 二极管70关断时η基极层11的过剩载流子的排出路径被限定于第I区域72a的效果。
[0100]如以上说明的那样，本实施方式的pin 二极管70中，η阻挡层72的第I区域72a的第I杂质浓度被设定为实质上与η基极层11的杂质浓度相同。因而，第I区域72a与第2区域72b的杂质浓度之差变大，因此可得到进一步的恢复耐量的提高效果。
[0101]在此，对P发射极层71为与图7所示的P发射极层61相同的配置的情况进行了说明，但也可以为与图1所示的P发射极层13、以及图6所示ρ发射极层51相同的配置。
[0102](第5实施方式)
[0103]利用图9对本实施方式的半导体装置进行说明。图9是表示本实施方式的半导体装置的图，图9(a)是其俯视图，图9(b)是沿着图9(a)的A — A线切断并向箭头方向观察的截面图。A — A线是弯曲状。
[0104]本实施方式中，对与上述第I实施方式相同的构成部分附加相同的附图标记并省略该部分的说明，对不同的部分进行说明。本实施方式与第I实施方式的不同点在于，使P发射极层正下方的P阳极层的杂质浓度比除了 P发射极层正下方的P阳极层以外的P阳极层的杂质浓度闻。
[0105]S卩，如图9所示，本实施方式的pin 二极管80中，ρ发射极层81是与图7所示的ρ发射极层61相同的配置。在ρ阳极层82中，将ρ发射极层81的正下方的区域设为第3区域82a。将除了第3区域82a以外的区域设为第4区域82b。第3区域82a的第3杂质浓度被设定为比第4区域82b的杂质浓度高。
[0106]另一方面，η阻挡层83中，ρ发射极层81的下侧的第I区域83a的第I杂质浓度被设定为与第2区域83b的第2杂质浓度相同。
[0107]本实施方式中，也能够得到在pin 二极管80关断时、η基极层11的过剩载流子的排出路径被限定于第I区域83a的效果。
[0108]如以上说明的那样，本实施方式的pin 二极管80中，ρ阳极层82中的ρ发射极层81的正下方的第3区域82a的第3杂质浓度被设定为比第4区域82b的杂质浓度高。
[0109]本实施方式的pin 二极管80中，也与第I实施方式的pin 二极管10同样能够得到恢复耐量提高的效果。
[0110]在此，对P发射极层81为与图7所示的P发射极层61相同的配置的情况进行了说明，但也可以为与图1所示的P发射极层13、以及图6所示的ρ发射极层51相同的配置。
[0111]对在η阻挡层83中第I区域83a的第I杂质浓度与第2区域83b的第2杂质浓度相同的情况进行了说明，但只要使第I杂质浓度比第2杂质浓度低，就能够进一步增强恢复耐量的提高效果。
[0112]以上，对本发明的几个实施方式进行了说明，但这些实施方式是作为例来提示的，并没有要限定发明的范围。这些新的实施方式能够以其他多种形态实施，并且在不脱离发明的主旨的范围内能够进行各种省略、置换、变更。这些实施方式及其变形包含于发明的范围及主旨，并且包含于权利要求书记载的发明及其等效的范围中。
【主权项】
1.一种半导体装置，其特征在于，具备: 第I导电型的第I半导体层，具有第I面和与所述第I面对置的第2面； 第2导电型的第2半导体层，设置于所述第I面侧； 第2导电型的第3半导体层，部分地设置在所述第2半导体层内； 第I导电型的第4半导体层，设置在所述第I半导体层与所述第2半导体层之间，具有与所述第3半导体层对置且具有第I杂质浓度的第I区域、以及具有比所述第I杂质浓度高的第2杂质浓度的第2区域； 第I导电型的第5半导体层，设置于所述第2面； 导电体，经由绝缘膜与所述第I半导体层、所述第2半导体层以及所述第3半导体层相接; 第I电极，与所述第2半导体层、所述第3半导体层以及所述导电体电连接；以及 第2电极，与所述第5半导体层电连接。2.如权利要求1所述的半导体装置，其特征在于， 所述第I杂质浓度与所述第I半导体层的杂质浓度相同。3.如权利要求1或2所述的半导体装置，其特征在于， 所述第2半导体层具备第3区域和第4区域，该第3区域位于所述第3半导体层与所述第4半导体层之间，具有第3杂质浓度，该第4区域位于所述第I电极与所述第4半导体层之间，具有比所述第3杂质浓度低的第4杂质浓度。
【专利摘要】本发明提供一种能够提高恢复耐量的半导体装置。半导体装置具备：第1导电型的第1半导体层(11)，具有第1面(11a)和与第1面对置的第2面(11b)；第2导电型的第2半导体层(12)，设置于第1面侧；第2导电型的第3半导体层(13)，部分地设置在第2半导体层内；第1导电型的第4半导体层(14)，设置在第1半导体层与第2半导体层之间，具备与第3半导体层对置且具有第1杂质浓度的第1区域(14a)、以及具有比第1杂质浓度高的第2杂质浓度的第2区域(14b)；第1导电型的第5半导体层(15)，设置于第2面；导电体(16)，经由绝缘膜(17)与第1半导体层、第2半导体层以及第3半导体层相接。
【IPC分类】H01L29/868, H01L29/06
【公开号】CN104900717
【申请号】CN201410306543
【发明人】下条亮平, 田中文悟
【申请人】株式会社东芝
【公开日】2015年9月9日
【申请日】2014年6月30日
【公告号】US20150255629
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