存储器的制造方法
存储器的制造方法
【技术领域】
[0001]本申请涉及存储器，具体涉及包括电阻开关存储元件和反熔丝元件的存储器。
【背景技术】
[0002]非易失性存储器储存容量的市场大小继续以指数速率增加。增长动力包括消费者物品，例如智能电话、平板电脑和个人计算机。用于这些应用的最流行类型的非易失性存储器之一是快闪存储器。快闪存储器的优点之一在于它可用在单元配置中，例如NAND，其提供每一单元大小非常小的一个晶体管，这在过去已经提供了极好的可缩放性或最小特征大小的减小。随着硅基互补金属氧化物半导体(CMOS)技术快速接近它们的微型化极限，在所述娃基互补金属氧化物半导体(CMOS)技术的情况下观察到继续缩放或最小特征大小减小的局限性。该继续缩放一部分是S12栅极氧化物的厚度减小的结果。S12栅极氧化物电介质厚度的进一步减小将由于电子和空穴穿过所述电介质的量子力学隧道效应而导致较高的漏电流，其将导致不可接受的总功耗水平。福勒-诺德海姆(Fowler-Nordheim)隧道效应是比约2纳米(nm)厚的氧化物的主导漏电流机制。福勒-诺德海姆隧道效应有时可能导致氧化物的软击穿，其是由热逃逸引起的，但一般不导致永久泄漏路径。对于具有小于2nm的厚度的氧化物，直接隧道效应电流趋向于支配且可能导致该氧化物的硬击穿。当由软击穿引起的热逃逸变得显著且由于该氧化物的不可逆转的和灾难性的击穿而导致永久电流传导路径时，硬击穿发生。
[0003]正在研宄使用高介电常数(例如高-k)材料代替目前的S12栅极氧化物材料，因为这些材料可以通过进一步的电氧化物厚度减小来提供继续缩放，同时将物理氧化物厚度维持在足以保持栅极漏电流低的水平。这些较高电容率介电材料提供继续缩放所必要的较高电容，而且还具有硬击穿电压电平(表示为兆伏每厘米介电材料厚度)，其低于常规S12栅极氧化物材料并且对于典型的半导体应用来说可能太低。J.McPherson, J.Kim,A.Shanware, H.Mogul 和 J.Rodriguez 的文章 “Proposed Universal Relat1nshipBetween Dielectric Breakdown and Dielectric Constant，，( 2002 IEEE Internat1nalElectron Device Meeting (IEDM) Technical Digest, pp.633-636， Dec.8-11, 2002,San Francisco, USA)已经表明电介质击穿电压与介电材料的介电常数k有反比关系。对于所研宄的10种介电材料，电介质击穿电压强度被示为随着所测量材料的介电常数增大而降低。
[0004]高_k介电材料也正在被研宄用于新的非易失性存储器概念中，其还可以提供继续缩放以及每一单元最小大小真正一个晶体管的承诺。这些概念基于高_k金属氧化物材料中的随机访问存储器电阻开关。D.Wouters的教程“Resistive Switching Devices andMaterials for Future Memory Applicat1ns，， (43rd IEEE Semiconductor InterfaceSpecialists Conference (SISC), San Diego, 5 December 2012)，描述了针对包括位于两个端子之间的金属氧化物材料的两端存储器件的电阻开关概念。电阻开关行为可以根据所用的材料而变化并且被分类成两种类型，这两种类型是单极和双极。在单极电阻开关的情况下，该开关依赖于被施加到两个端子的电压的幅度，而不依赖于极性。第一次存储器件从高阻状态(HRS)切换到低阻状态(LRS)的时候，形成电压被施加到端子以将该器件从HRS切换到LRS。在形成过程之后，通过施加复位电压将存储器件从LRS切换到HRS，以及通过施加设置电压将存储器件从HRS状态切换到LRS。形成电压等于或大于设置电压并且设置电压大于复位电压。形成电压与金属氧化物的厚度成比例并且引起类似于金属氧化物中的软击穿的现象。形成电压引起通过金属氧化物的漏电流显著增加，但是没有引起对金属氧化物的永久损伤。对于相同的材料，形成电压必须小于硬击穿电压，因为硬击穿是金属氧化物的不可逆转的和永久性的击穿。电流顺应性(current compliance)用于控制通过金属氧化物的电流以便避免硬击穿。在双极电阻开关的情况下，该开关依赖于所施加电压的极性。形成电压在量值上等于或大于设置电压并且它们都具有相同的极性(例如，正的)。复位电压具有与形成和设置电压相反的极性(例如，负的)并且具有小于形成电压的量值的量值。
[0005]这些基于高_k金属氧化物材料中的电阻开关的新的非易失性存储器概念由于所用的金属氧化物材料开发的早期阶段而具有有限的可靠性，包括有限的热稳定性。可能导致的一个问题是使用电阻开关的存储器一旦被编程就可能在存在高温(例如将已封装的器件组装或焊接到印刷电路板所需的那些高温)的情况下丢失信息。已经用于试图克服该问题的一个解决方案是在存储器内并入多晶硅或激光熔丝，所述存储器可以例如被编程以将冗余位并入存储器阵列中，所述冗余位可以代替错误位。该解决方案的负面结果是附加电路必须用于冗余位、熔丝和相关联的控制电路，其将增大存储器管芯大小并对这种类型的存储器可以提供的缩放好处产生负面影响。
【发明内容】
[0006]根据存储器的实施例，该存储器包括形成在第一层内的第一电极和第二电极以及包括形成在第二层内的第三电极和第四电极。该存储器包括电阻开关存储元件和反熔丝元件。电阻开关存储元件包括金属氧化物层并被布置在第一电极和第三电极之间。金属氧化物层具有第一厚度和对应于第一厚度的形成电压。反熔丝元件包括介电层并被布置在第二电极和第四电极之间。介电层具有小于第一厚度的第二厚度和小于形成电压的电介质击穿电压。
[0007]根据存储器阵列的实施例，该存储器阵列包括第一导体的第一阵列和第二导体的第二阵列。该存储器阵列包括多个电阻开关存储单元和多个反熔丝单元。该多个电阻开关存储单元的每一个电阻开关存储单元包括电阻开关存储器件并被耦合在第一导体之一和第二导体之一之间。电阻开关存储器件包括金属氧化物层，该金属氧化物层具有第一厚度和对应于第一厚度的形成电压。该多个反熔丝单元的每一个反熔丝单元包括反熔丝器件并被耦合在第一导体之一和第二导体之一之间。反熔丝器件包括介电层，该介电层具有小于第一厚度的第二厚度和小于形成电压的电介质击穿电压。金属氧化物层和介电层形成在存储器阵列内的相同层内，并且该多个电阻开关存储单元和该多个反熔丝器件均在存储器阵列内具有相同的面积，该面积由第一导体节距和第二导体节距限定。
[0008]根据形成存储器的方法的实施例，该方法包括在半导体衬底上方的第一层内形成第一电极和第二电极，以及在第一层上方形成电阻开关存储元件和反熔丝元件。电阻开关存储元件包括金属氧化物层并电接触第一电极。金属氧化物层具有第一厚度和对应于第一厚度的形成电压。反熔丝元件包括介电层并电接触第二电极。介电层具有小于第一厚度的第二厚度和小于形成电压的电介质击穿电压。该方法还包括在电阻开关存储元件和反熔丝元件上方的第二层内形成第三电极和第四电极。第三电极电接触电阻开关存储元件以及第四电极电接触反熔丝元件。
[0009]本领域技术人员在阅读了以下详细描述以及查看了附图之后将认识到附加的特征和优点。
【附图说明】
[0010]图中的元件不必要相对于彼此按比例。类似的参考数字指明对应的相似部分。各种所示的实施例的特征可以被组合，除非它们互相排斥。实施例在图中被描绘并且在接着的描述中被详述。
[0011]图1示出包括电阻开关存储单元和反熔丝单元的存储器阵列的实施例的示意图。
[0012]图2A-2C示出电阻开关存储单元和反熔丝单元的三个实施例的示意图。
[0013]图3A-3B分别示出图2A中所示的电阻开关存储单元和反熔丝单元的实施例的截面图和顶部俯视图。
[0014]图3C-3D示出图2B-2C中分别所示的电阻开关存储单元和反熔丝单元的两个实施例的截面图。
[0015]图4A-4C示出用于形成电阻开关存储单元和反熔丝单元的过程的实施例的截面图。
[0016]图5示出电阻开关存储单元和反熔丝单元的实施例的截面图。
[0017]图6示出电阻开关存储单元和反熔丝单元的实施例的截面图。
[0018]图7示出用于形成存储器的方法的实施例的流程图。
[0019]图8示出图1中所示的存储器阵列的一部分的实施例的透视图。
【具体实施方式】
[0020]图1示出存储器阵列100的实施例的示意图。存储器阵列100包括电阻开关存储单元102和反熔丝单元104。在所示的实施例中，电阻开关存储单元102和反熔丝单元104是非易失性存储单元。反熔丝单元104位于以106指明的区域内并且位于区域106外面的单元是电阻开关存储单元102。尽管在图1中示出了有限数目的电阻开关存储单元102和反熔丝单元104，但是在其它实施例中，存储器阵列100可以包括任何合适数目的电阻开关存储单元102和反熔丝单元104。在其它实施例中，区域106可以包括仅一个反熔丝单元104或多于一个的反熔丝单元104。在其它实施例中，可以存在两个或更多个区域106，其均包括一个或多个反恪丝单元104。
[0021]在所示的实施例中，存储器阵列100包括行线108、110、112、114、116、118。存储器阵列100还包括与行线108-118交叉的列线120、122、124、126、128、130、132和134。行线108-118和列线120-134还可以分别称为字线108-118和位线120-134。电阻开关存储单元102或反恪丝单元104的每一个可以通过在行108-118之一和列120-134之一之间施加的合适的电压电平或电流电平被选择或访问以及被读取或写入，其中所选的电阻开关存储单元102或反熔丝单元104驻留在所选的行108-118之一和所选的列120-134之一的交叉点处。尽管在图1中未示出，但是多个合适的行解码和列解码电路的体系结构或配置可以分别耦合到行108-118和列120-134以便将电压电平或电流电平施加到所选的行108-118和列120-134中的一个或多个。在各种实施例中，一个或多个电阻开关存储单元 102或者一个或多个反恪丝单元104可以被同时访问。
[0022]在本文描述的实施例中，可以使用许多不同的材料和工艺形成电阻开关存储单元102。在一个实施例中，电阻开关存储单元102可以被改变以指示两个电阻水平，其中所述水平之一对应于高阻状态(HRS)或二进制“I”以及另一电阻水平对应于低阻状态(LRS)或二进制“O”。在其它实施例中，电阻开关存储单元102可以被改变以指示多于两个的电阻水平，其中每一个电阻水平对应于电阻开关存储单元102的电阻状态。例如，如果在电阻开关存储单元102中储存了四个电阻水平，则该四个电阻水平可以由二进制状态(例如“00”、“01”、“10” 和 “11”)表示。
[0023]在所示的实施例中，使用与本文所描述的相同或不同的材料形成反熔丝单元104。反熔丝单元104仅可编程一次，意味着它们仅可以从HRS (例如，对应于二进制“I”)到LRS(例如，对应于二进制“O”)改变一次。
[0024]图2A-2C示出在存储器阵列100内的电阻开关存储单元102和反熔丝单元104的在200、202和204处的三个实施例的示意图。单元200、202和204均包括储存器件206。如果储存器件206是电阻开关存储器件，则相应的单元200、202或204是电阻开关存储单元102。如果储存器件206是反熔丝器件，则相应的单元200、202或204是反熔丝单元104。在图4A-4C到图8中更详细地讨论电阻开关存储器件和反熔丝器件。
[0025]在针对单元200、202和204示出的实施例中，器件206的电阻水平对应于使得信息能够被储存在单元200、202和204中的可识别的电阻水平。这些电阻水平可以被测量并且在电阻值的某些阈值限制或范围内对应于被储存在单元200、202和204内的信息(例如HRS或二进制“ I ”，或者LRS或二进制“ O ”)。
[0026]可以通过经由所选的行线108-118之一(以208示出)和所选的列线120-134之一(以210示出)、经由合适的读取电路以及行解码和列解码电路测量或感测器件206的电阻水平来确定该信息。单元202和204包括选择器器件，其分别是二极管218和晶体管220。选择器器件218和220用于当单元202或单元204没有被选择并因此没有被读取或写入时最小化通过器件206的漏电流。在其它实施例中，可以在单元202或204内使用其它合适的选择器器件。单元200不包括在行线208和列线210之间耦合到器件206的选择器器件。在所示的实施例中，单元200包括在存储器阵列100外部的选择器器件。
[0027]在所示的实施例中，器件206储存两个电阻状态之一，其是HRS或LRS。将器件206从HRS改变到LRS被称为设置转变，其是通过将设置电压选择性地施加到器件206来完成的。第一次器件206从HRS切换到LRS的时候，将等于或大于设置电压的形成电压施加到器件206。器件206从LRS到HRS的反向转变被称为复位转变，其是通过将复位电压选择性地施加到器件206来完成的。在不同实施例中，根据用于形成器件206的材料和工艺，形成电压、设置电压和复位电压可以具有相同极性(例如，形成电压、设置电压和复位电压都是正的)，或者可以具有相反极性(例如，形成电压和设置电压是正的，以及复位电压是负的)。如果储存器件106是反熔丝器件104，则储存器件106从HRS到LRS的转变可以通过将编程电压施加到储存器件106来完成。
[0028]在针对单元200、202和204示出的实施例中，可以使用本领域技术人员已知的后道工序(BEOL)处理来制造储存器件206。在各种实施例中，可以使用本领域技术人员已知的前道工序(FEOL)处理或BEOL处理来制造选择器器件218和220。在针对单元202描述的实施例中，使用BEOL处理来制造选择器器件218。在针对单元204描述的实施例中，使用FEOL处理来制造选择器器件220。
[0029]在针对单元200、202和204示出的实施例中，储存器件206包括电极212、电极214以及在电极212和电极214之间并电耦合到电极212和电极214的材料层216。在所示的实施例中，如果相应的单元200、202或204是电阻开关存储单元102则材料层216是金属氧化物层，以及如果相应的单元200、202或204是反熔丝单元104则材料层216是与金属氧化物层相同或不同的介电层。在各种实施例中，用于反熔丝104的介电层可以包括由金属氧化物和/或二氧化硅(S12)材料的任何合适组合形成的多个介电层。
[0030]图3A-3B示出图2A中的单元200的实施例的在300处的截面图和在302处的顶部俯视图。参考图3A，在300处示出一个实施例，其中储存器件306耦合在以308和310示出的两个导体或电极之间。在该实施例中，针对存储器阵列100，第一导体308对应于行线108-118之一，以及第二导体310对应于列线120-134之一。行线108-118和列线120-134的每一个交叉点限定一个两端单元，其是两端电阻开关存储单元102或两端反熔丝单元104。在该实施例中，BEOL处理用于创建用于储存器件306的柱类型或垂直配置，如图3A中所示。在一个实施例中，第一导体308形成在第一金属层内，以及第二导体310形成在第二金属层内。使用例如化学气相沉积(CVD)的工艺将第一金属层形成在绝缘层(例如S12)上方，该绝缘层形成在晶片衬底上方。在其它实施例中，第一导体308或行线108-118以及第二导体310或列线120-134可以形成在其它金属层内，例如分别在第三金属层和第四金属层(未示出)内。
[0031]储存器件306包括电耦合到第一导体308的电极312。电极312在第一导体308和材料层316之间形成导电接触。电极312可以由合适的材料形成，例如氮化钛(TiN)。储存器件306包括电耦合到第二导体310的电极314。电极314在第二导体310和材料层316之间形成导电接触。电极314可以由合适的材料形成，例如TiN。材料层316具有以318示出的厚度，其代表电极312和314之间的间隔。
[0032]参考图3B，以302示出图3A中所示的单元300的实施例的顶部俯视图。材料层316具有以320示出的尺寸和以322示出的尺寸，其一起限定了材料层316的截面积。材料层316的体积由厚度318连同尺寸320和322 —起限定。
[0033]图3C-3D分别以304和330示出图2B-2C中的单元202和204的实施例的截面图。参考图3C，在304处示出一个实施例，其中储存器件306与选择器件324串联耦合并且该串联组合耦合在第一导体308和第二导体310之间。在该实施例中，针对存储器阵列100，第一导体308对应于行线108-118之一，以及第二导体310对应于列线120-134之一。行线108-118和列线120-134的每一个交叉点限定一个两端单元，其是两端电阻开关存储单元102或两端反熔丝单元104。在该实施例中，BEOL处理用于创建用于储存器件306和选择器件324的柱类型或垂直配置，如图3C中所示。第一导体308形成在第一金属层内，以及第二导体310形成在第二金属层内。在其它实施例中，第一导体308或行线108-118以及第二导体310或列线120-134可以形成在其它金属层内，例如分别在第三金属层和第四金属层(未不出)内。
[0034]在所示的实施例中，选择器件324是P-N 二极管324 (还指的是图2B中的二极管218)。在其它实施例中，二极管324可以是P-1-N、N-P或N-1-P 二极管，或者可以由两个二极管(例如P-N 二极管和N-P 二极管)形成。在所示的实施例中，材料层328由P层和N层形成，其中材料层328的P层部分耦合到电极326以及材料层328的N层部分耦合到电极312。电极326在第一导体308和材料层328之间形成导电接触。电极326可以由合适的材料形成，例如TiN。为了说明的目的，图3C中的电极312被二极管324和储存器件306共享并且在材料层328和材料层316之间形成导电接触。电极312可以由合适的材料形成，例如TiN。储存器件306包括电耦合到第二导体310的电极314。电极314在第二导体310和材料层316之间形成导电接触。电极314可以由合适的材料形成，例如TiN。
[0035]图3D以330示出一个实施例，其中储存器件306与选择器件332串联耦合并且该串联组合耦合在第一导体308和第二导体310之间。在该实施例中，针对存储器阵列100，第一导体308对应于行线108-118之一，以及第二导体310对应于列线120-134之一。储存器件306和选择器件332在第一导体308和第二导体310之间的串联组合限定了可以操作为电阻开关存储单元102或反熔丝单元104的单元。在该实施例中，BEOL处理用于创建用于储存器件306的柱类型或垂直配置以及FEOL处理用于形成选择器件332，如图3D中所示。在该实施例中，选择器件332是η沟道M0SFET。在其它实施例中，选择器件332可以是P沟道M0SFET、双极晶体管或另一合适类型的晶体管。第一导体308形成在第一金属层内并且第二导体310形成在第二金属层内。在其它实施例中，第一导体308或行线108-118以及第二导体310或列线120-134中的一个或多个可以形成在其它金属层内，例如在第三金属层和第四金属层(未不出)内。
[0036]在所示的实施例中，储存器件306包括电耦合到η沟道MOSFET 332的漏极338的电极312。电极312在漏极338和材料层316之间形成导电接触。在各种实施例中，电极312可以是接触312并且可以由合适的材料形成，例如TiN。储存器件306包括电耦合到第二导体310的电极314。电极314在第二导体310和材料层316之间形成导电接触。电极314可以由合适的材料形成，例如TiN。N沟道晶体管332还包括栅极336和源极334。栅极336耦合到控制线(未示出)，该控制线使得能够选择η沟道晶体管，由此将储存器件306电耦合在第一导体308和第二导体310之间。电极326在源极334和第一导体308之间形成导电接触。在各种实施例中，电极326可以是接触326并且可以由合适的材料形成，例如TiNo N沟道晶体管332形成在衬底340内。衬底340可以在常规硅晶片中以及在包括半导体 材料或半导电材料层的其它结构中形成。
[0037]在所示的实施例中，如果相应的单元200、202或204用于电阻开关存储单元102或反熔丝单元104，则材料层316可以由多种材料制造。这包括金属氧化物层或用于电阻开关存储单元102的材料或者金属氧化物层或材料或介电层或用于反熔丝单元104的材料。用于电阻开关存储单元102和反熔丝单元104中的任一个或两者的材料层316可以包括多个介电层，其由如本文所描述的用于材料层316的材料的任何合适组合形成。在一些实施例中，材料层316是金属硫族化合物，其是由金属元素和硫族元素(例如氧、硫、砸或碲)制成的化合物。利用氧形成的金属硫族化合物还可以称为金属氧化物。使用金属元素(其是过渡金属)形成的金属氧化物是过渡金属氧化物。在所示的实施例中，过渡金属是元素周期表的d区内的元素，该d区包括3至12族。在各种实施例中，材料层316可以由包括氧化铝(Al2O3)和氧化镁(MgO)的金属氧化物形成。其它金属氧化物或Al2O3和MgO的衍生物包括AlxOy和Mg x0y。对于本文描述的所有化学化合物，衍生物包括使用任何合适数目的原子形成化合物的化合物。例如，Al2O3的衍生物被表示为Al x0y。在其它实施例中，其它合适的金属氧化物可以用于形成材料层316。使用过渡金属氧化物形成的材料层316的实施例使用过渡金属氧化物，因为它们具有两个或多个氧化态并且是良好的离子导体。在各种实施例中，材料层316可以由过渡金属氧化物形成，所述过渡金属氧化物包括氧化镍(N1)、氧化铪(HfO2)、氧化铌(Nb2O5)、氧化钛(T1)、二氧化铬(CrO2)以及氧化钒(VO2)。其它过渡金属氧化物或衍生物包括 Cox0y、CrxOy, HfxOy, NbxOy, NixOy, TixOy, VxOy, ZnxOy和 Zr x0y。在其它实施例中，其它合适的过渡金属氧化物可以用于形成材料层316。
[0038]在所示的实施例中，如果相应的单元200、202或204是反熔丝单元104，则材料层316可以由多种材料制造。在一些实施例中，用于反熔丝104的材料层316是硅介电材料。该硅介电材料可以包括硅(Si)或由Si衍生的任何合适材料。在其中材料层316是氧化硅层的实施例中，氧化硅可以是热生长的或沉积的。热生长的氧化硅可以通过干法氧化、湿法氧化、等离子体增强氧化、化学氧化或电化学氧化借助本领域技术人员已知的方法形成。被沉积的氧化硅层可以使用例如CVD或溅射的沉积方法形成。在针对材料层316的其它实施例中，可以借助本领域技术人员已知的方法沉积例如非晶硅的材料。在所示的实施例中，材料层316可以由一个或多个材料形成，该一个或多个材料包括多晶硅、非晶硅(a-Si)、二氧化硅(S12)、氮化硅(Si3N4)、碳化硅(SiC)、氮氧化硅(S1N)、以及这些材料的任何组合或衍生物。在其它实施例中，材料层316可以由其它合适的材料形成。
[0039]在所示的实施例中，材料层316具有在320和322处的尺寸，其限定材料层316的截面积。在一些实施例中，材料层316对于用于存储器阵列100内的电阻开关存储单元402内的电阻开关存储器件418的金属氧化物层426以及对于用于存储器阵列100内的反熔丝单元404内的反熔丝器件420的介电层422 (还参见图4C)具有相同的截面积。在其它实施例中，对于金属氧化物层426和对于介电层422的截面积不是相同的。
[0040]图4A-4C示出用于形成电阻开关存储单元402和反熔丝单元404的在400处的过程的实施例的截面图。参考图1，电阻开关存储单元402对应于位于存储器阵列100内的区域106外面的单元102，以及反熔丝单元404对应于位于区域106内并与和电阻开关存储单元402相同的行线108-118之一相邻且与所述相同的行线108-118之一耦合的单元104。在一个实施例中，为了说明的目的，电阻开关存储单元402对应于位于行线114和列线120的交叉点处的单元102，以及反熔丝单元404对应于位于行线114和列线122的交叉点处的单元104。针对电阻开关存储单元402和反熔丝单元404以400示出的实施例对应于在图2A中以200示出的以及在图3A中以300示出的单元实施例。
[0041]参考图4A，电阻开关存储单元402和反熔丝单元404形成在半导体衬底406上方。电阻开关存储单元402包括电阻开关存储器件418，以及反熔丝单元404包括反熔丝器件420。在所示的实施例中半导体衬底406是硅衬底。在其它实施例中，其它半导体材料(例如II1-V族型半导体化合物)可以用于衬底406。在其它实施例中，衬底406是绝缘衬底。
[0042]在所示的实施例中，衬底406包括介电层(未示出)，例如S12，其通过例如CVD工艺的工艺形成在衬底406的顶表面上方。第一导体408的第一阵列被图案化并形成在覆盖在衬底406上面的介电层上方。在图4A中示出一个第一导体408。第一导体408对应于行线108-118之一并形成在第一金属层内。在其它实施例中，第一导体408可以形成在其它合适的金属层内。
[0043]在所示的实施例中，多个电阻开关存储单元402和多个反熔丝单元404形成在第一导体408的第一阵列上方。每一个电阻开关存储单元402包括电阻开关存储器件418，以及每一个反熔丝单元404包括反熔丝器件420。电阻开关存储器件418包括第一电极412，以及反熔丝器件420包括第二电极414。电极412和414被图案化并形成在位于第一导体408上方的层间介电层410或第一层内且与第一导体408导电接触。可以使用合适的沉积技术和合适的材料(例如TiW)形成电极412和414。使用本领域中已知的方法平坦化在电极412和414上方以及在介电层410上方的以416示出的顶表面。
[0044]参考图4B，反熔丝元件422 (其是介电层422)形成在包括电极412和电极414的顶表面416上方。可以使用如本文描述的合适的材料和方法形成介电层422。这些材料包括N1、HfO2, Nb2O5, T1、CrO2, VO2, Al2O3.MgO以及这些材料的任何组合或衍生物。这些材料还可以包括Si02、Si3N4, SiC和S1N、以及这些材料的任何组合或衍生物。
[0045]在一个实施例中，介电层422被刻蚀并从不是在电极412上方的顶表面416上方的区域被去除。电阻开关存储元件426或金属氧化物层426形成在不是在电极412上方的表面416的区域上方。用于形成金属氧化物层426的材料可以包括本文描述的任何材料，其包括N1、HfO2, Nb2O5, T1、CrO2, VO2, A1203、MgO以及这些材料的任何组合或衍生物。金属氧化物层426和介电层422都被形成至以424表示的第二厚度。接着，保护层428形成在金属氧化物层426和介电层422上方。可以使用光致抗蚀剂或另一合适的材料形成保护层428。保护层428被图案化并被刻蚀以去除覆盖在电极412上面的以430表示的部分。
[0046]参考图4C，金属氧化物层426附加地被形成至以450表不的第一厚度。电阻开关存储器件418将具有对应于第一厚度450的形成电压。介电层422的第二厚度424小于第一厚度450并且介电层422的电介质击穿电压小于用于电阻开关存储器件418的形成电压。在一些实施例中，金属氧化物层426和介电层422由如本文描述的相同材料形成。在一些实施例中，金属氧化物层426和介电层422由如本文描述的不同材料形成。电阻开关存储器件418包括通过第一电极412电接触第一导体408的金属氧化物层426，以及反熔丝器件420包括通过第二电极414电接触第一导体408的介电层422。在其它实施例中，不使用第一电极412和第二电极414，并且代替电极412，在430处的金属氧化物层426直接电耦合到第一导体408，以及代替第二电极414，在432处的介电层422直接电耦合到第一导体 408。
[0047]在所示的实施例中，电阻开关存储器件418包括第三电极438，以及反熔丝器件420包括第四电极440。第三电极438和第四电极440形成在分别在金属氧化物层426和介电层422上方的第二层内。可以使用合适的沉积技术和合适的材料(例如TiW)形成第三电极438和第四电极440。第三电极438被形成为与第一电极412垂直对准，并且在434处提供与金属氧化物层426的导电接触。第四电极440被形成为与第二电极414垂直对准，并且在436处提供与介电层422的导电接触。
[0048]在所示的实施例中，第二导体的第二阵列形成在多个电阻开关存储器件(被示为电阻开关存储器件418)上方和多个反熔丝器件(被示为反熔丝器件420)上方。第二导体在图4C中被分别示为第二导体442和第二导体444，第二导体442被图案化并形成在第三电极438上方且与第三电极438导电接触，第二导体444被图案化并形成在第四电极440上方且与第四电极440导电接触。第二导体442对应于列线120-134之一，以及第二导体444对应于与所述列线120-134之一相邻的另一个列线。在所示的实施例中，第二导体442和444形成在第二金属层内。在其它实施例中，第二导体442和444可以形成在其它合适的金属层内。在一个示例性实施例中，第一导体408形成在第三金属层内，以及第二导体442和444形成在第四金属层内。在其它实施例中，不使用第三电极438和第四电极440，并且代替第三电极438，在434处的金属氧化物层426直接电耦合到第二导体442，以及代替第四电极440，在436处的介电层422直接电耦合到第二导体444。
[0049]在所示的实施例中，所述多个电阻开关存储器件418中的每一个电阻开关存储器件电接触第二导体442和第一导体408并限定两端电阻开关存储单元402。所述多个反熔丝器件420中的每一个反熔丝器件电接触第二导体444和第一导体408并限定两端反熔丝单元404。为了便于说明，电阻开关存储器件418和反熔丝器件420之间的所有居间介电层(例如介电层410)共同以446示出。
[0050]在图4C中所示的实施例中并且对于本文描述的其它实施例，介电层422的第二厚度424小于金属氧化物层426的第一厚度450。电阻开关存储单元402或电阻开关存储器件418以及相邻的反熔丝单元404或反熔丝器件420之间的间隔以448示出。间隔448代表 位于行线108-118 (还参见图1)中的同一行线上的电阻开关存储单元402和反熔丝单元404之间的距离或间隔。在图4C中，行线108-118中的该同一行线被示为第一导体408。如果该间隔448或第一导体节距是在也位于行线108-118中的同一行线上的两个相邻的电阻开关存储单元402之间或两个相邻的反熔丝单元404之间，则该间隔448或第一导体节距是相同的。间隔448还可以代表位于列线120-134 (还参见图1)中的同一列线上的电阻开关存储单元402或电阻开关存储器件418和相邻的反熔丝单元404或反熔丝器件420之间的间隔。在图4C中，列线120-134中的该同一列线可以是第二导体442或第二导体444。在所示的实施例中，如果间隔448或第二导体节距是在也位于列线120-134中的同一列线上的两个相邻的电阻开关存储单元402或电阻开关存储器件418之间或两个相邻的反熔丝单元404或反熔丝器件420之间，则间隔448或第二导体节距是相同的。
[0051]在所示的实施例中，共享行线108-118中的同一行线的单元(402或404)之间或器件(418或420)之间的间隔448是相同的，并且共享列线120-134中的同一列线的单元(402或404)之间或器件(418或420)之间的间隔448是相同的。在一些实施例中，共享行线108-118中的同一行线的单元(402或404)之间或器件(418或420)之间的间隔448与共享列线120-134中的同一列线的单元(402或404)之间或器件(418或420)之间的单元间隔448不相同。
[0052]如上面所讨论的，电阻开关存储单元102或反熔丝单元104可以通过在行108-118之一和列120-134之一之间施加的合适的电压电平或电流电平被选择或访问以及被读取或写入，其中所选的电阻开关存储单元102或反熔丝单元104驻留在所选的行108-118之一和所选的列120-134之一的交叉点处。参考图4C，可以通过第二导体442和第一导体408读取或写入电阻开关存储单元402，并且可以通过第二导体444和第一导体408读取或写入反恪丝单元404。
[0053]电阻开关存储单元402可以被切换以指示两个电阻水平，其中一个水平对应于高阻状态HRS或二进制“I”以及另一水平对应于低阻状态LRS或二进制“O”。第一次电阻开关存储单元402从HRS切换到LRS的时候，在第二导体442和第一导体408两端施加形成电压以将电阻开关存储单元402从HRS切换到LRS。在形成过程之后，通过在第二导体442和第一导体408两端施加复位电压将电阻开关存储单元402从LRS切换到HRS，以及通过在第二导体442和第一导体408两端施加设置电压将电阻开关存储单元402从HRS状态切换到LRS。如上面所讨论的，形成电压在量值上等于或大于设置电压并且设置电压在量值上大于复位电压。形成电压与金属氧化物层426的第一厚度450成比例并且不引起对金属氧化物的永久损伤。形成电压必须小于金属氧化物层426的硬击穿电压，因为硬击穿是金属氧化物的不可逆转的和灾难性的击穿。
[0054]反熔丝单元404可以从HRS或二进制“I”到LRS或二进制“O”被编程或切换一次。通过在第二导体444和第一导体408两端施加合适的足以引起介电层422的电介质击穿的编程电压将反熔丝单元404从HRS切换到LRS。对于给定的介电层422，用于反熔丝器件420的编程或硬击穿电压将随着介电层422的第二厚度424增加而增加。编程电压将引起对介电层422的永久损伤，由此使得反熔丝器件420永久保持处于LRS。
[0055]上面讨论的D.Wouters的教程论文在第43页说明了形成电压随由N1形成的金属氧化物层的厚度的缩放。该图示出形成电压对比厚度的正斜率，该正斜率大约为0.3伏/纳米。T.D1kh, E.Le-Roux, J.F.Nodin, S.Jeannot, Μ.Gros-Jean, L.Pern1la, V.Jousseaume, H.Grampeix, T.Cabout, E.Jalaguier, M.Guillermet, B.De Salvo和P.Candelier 的论文‘‘Investigat1n of the Impact of the Oxide Thickness and RESETcondit1ns on Disturb in HfO2-RRAM integrated in a 65nm CMOSfX Leti Innovat1nDays Memory Workshop, June 27, 2013)在第7页说明了针对由HfO2形成的金属氧化物层的电流/电压测试结果。该结果表明对于10纳米的HfOJ?度的形成电压大约为3伏。该结果还说明形成电压对比厚度的正斜率，该正斜率大约为0.2伏/纳米。
[0056]上面讨论的McPherson等人的论文说明针对10种介电材料的比较结果，其中材料的电介质击穿电压强度被示为随介电常数k增加而降低。所研宄的介电材料中的两个是HfOdP T1 2。把02被示为具有的介电常数k为21以及击穿电压为约4兆伏/厘米或0.4伏/纳米。1102被示为具有的介电常数k为60-95以及击穿电压(在k=60时)为约2兆伏/厘米或0.2伏/纳米。
[0057]参考图4C，电阻开关存储器件418具有对应于第一厚度450的形成电压。在一个示例性实施例中，金属氧化物层426和介电层422都包括Hf02。对于10纳米的第一厚度450，！1?)2在上面已经被示为具有对应于10纳米的第一厚度450的3伏的形成电压。对于5纳米的第二厚度424，！1?)2在上面已经被示为具有对应于2伏的0.4伏/纳米的击穿电压。在该实施例中，介电层422具有小于10纳米的第一厚度450的5纳米的第二厚度424，并具有小于3伏的形成电压的2伏的电介质击穿电压。
[0058]图5以500示出电阻开关存储单元502和反熔丝单元504的实施例的截面图。在图4A中所示的过程顺序完成之后开始用于形成电阻开关存储单元502和反熔丝单元504的过程。电阻开关存储单元502包括电阻开关存储器件506，以及反熔丝单元504包括反熔丝器件508。还参考图4A-4C，以510和514表不的金属氧化物层形成在顶表面416上方以具有以512和516表示的第二厚度。第二厚度512等于第二厚度516。金属氧化物层510和514在被图案化和刻蚀之后被示出。金属氧化物层510形成在第一电极412上方并与第一电极412接触，以及金属层514形成在第二电极414上方并与第二电极414接触。使用如本文描述的相同材料和方法形成金属氧化物层510和514。这些材料包括本文描述的任何材料，其包括N1、HfO2^Nb2O5, T1、CrO2、VO2、Al2O3、MgO以及这些材料的任何组合或衍生物。第二金属氧化物层518形成在第一电极412上方和金属氧化物层512上方。电阻开关存储器件506内的第一金属氧化物层510具有以512表示的厚度，并且第二金属氧化物层518具有以520表示的厚度。厚度512和厚度520在第一电极412上方具有组合厚度，其等于第一厚度450(还参见图4C)。金属氧化物层518可以由与金属氧化物层510和金属氧化物层514相同的材料形成，或者可以由与金属氧化物层510和金属氧化物层514不同的材料形成。这些材料包括本文描述的任何材料，其包括Ni0、Hf02、Nb205、Ti0、Cr02、V02、Al203、MgO以及这些材料的任何组合或衍生物。
[0059]在所示的实施例中，电阻开关存储器件506包括第三电极438，以及反熔丝器件508包括第四电极440。第三电极438和第四电极440形成在分别在金属氧化物层518和金属氧化物层514上方的第二层内。可以使用合适的沉积技术和合适的材料(例如TiW)形成第三电极438和第四电极440。第三电极438被形成为与第一电极412垂直对准，并且提供与金属氧化物层518的导电接触。第四电极440被形成为与第二电极414垂直对准，并且提供与金属氧化物层514的导电接触。第二导体442被图案化并形成在第三电极438上方且与第三电极438导电接触，并且第二导体444被图案化并形成在第四电极440上方且与第四电极440导电接触。如所示的间隔448已经在图4C中被限定。
[0060]图6以600示出电阻开关存储单元602和反熔丝单元604的实施例的截面图。在图4A中所示的过程顺序完成之后开始用于形成电阻开关存储单元602和反熔丝单元604的过程。电阻开关存储单元602包括电阻开关存储器件606，以及反熔丝单元604包括反熔丝器件608。还参考图4A-4C，金属氧化物层618形成在第一电极412上方并与第一电极412接触，以及介电层610形成在第二电极414上方并与第二电极414接触。金属氧化物层618具有第一厚度620以及介电层610具有以612表示的厚度。第二介电层614形成在第一介电层610上方并具有以616表示的厚度。介电层610和介电层614具有等于厚度612和厚度616的组合的组合厚度，其等于或小于如图4C中限定的第二厚度424，并且其小于第一厚度620。电阻开关存储器件602具有对应于第一厚度620的形成电压，以及金属氧化物层618具有第一介电常数。介电层610和介电层614的组合具有小于用于电阻开关存储器件606的形成电压的电介质击穿电压。由于介电层610和介电层614具有等于或小于如图4C中限定的第二厚度424的组合厚度，介电层610和介电层614将均具有电场击穿强度，其等于或小于介电层610和介电层614的组合的电介质击穿电压除以第二厚度424。在一个实施例中，介电层610和介电层614均具有等于或大于金属氧化物层618的第一介电常数的介电常数。在其它实施例中，介电层610和介电层614的组合可以包括附加的介电层。
[0061]在所示的实施例中，金属氧化物层618以及介电层610和614在被图案化和刻蚀之后被示出。可以使用合适的材料形成金属氧化物层618，所述材料包括N1、HfO2, Nb2O5,Ti0、Cr02、V02、Al203、Mg0以及这些材料的任何组合或衍生物。可以使用合适的材料形成介电层610和介电层614，所述材料是与金属氧化物层618所用的相同的材料或不同的材料。这些材料包括N1、HfO2, Nb2O5, T1、CrO2, VO2, A1203、MgO以及这些材料 的任何组合或衍生物。这些材料还包括Si02、Si3N4, SiC和S1N，以及这些材料的任何组合或衍生物。
[0062]在所示的实施例中，电阻开关存储器件606包括第三电极438，以及反熔丝器件608包括第四电极440。第三电极438和第四电极440形成在分别在金属氧化物层618和介电层614上方的第二层内。可以使用合适的沉积技术和合适的材料(例如TiW)形成第三电极438和第四电极440。第三电极438被形成为与第一电极412垂直对准，并且提供与金属氧化物层618的导电接触。第四电极440被形成为与第二电极414垂直对准，并且提供与介电层616的导电接触。第二导体442被图案化并形成在第三电极438上方且与第三电极438导电接触，并且第二导体444被图案化并形成在第四电极440上方且与第四电极440导电接触。如所示的间隔448已经在图4C中被限定。
[0063]图7示出用于形成存储器的方法的实施例的流程图。在700处示出该方法。在702，在半导体衬底406上方的第一层内形成第一电极412和第二电极414。在704，在第一层上方形成电阻开关存储元件426和反熔丝元件422。电阻开关存储元件426包括金属氧化物层426并电接触第一电极412。金属氧化物层426具有第一厚度450和对应于第一厚度450的形成电压。反熔丝元件422包括介电层422并电接触第二电极414。介电层422具有小于第一厚度450的第二厚度424和小于形成电压的电介质击穿电压。在706，第三电极438和第四电极440形成在电阻开关存储元件426和反熔丝元件422上方的第二层内。第三电极438电接触电阻开关存储元件426以及第四电极440电接触反熔丝元件422。
[0064]图8示出图1中所示的存储器阵列100的一部分的实施例的透视图。以800示出存储器阵列，并且该存储器阵列包括行线802、804和806，以及包括列线808、810和812。电阻开关存储单元814对应于位于存储器阵列100内的区域106外面的单元102，并且反熔丝单元816对应于位于存储器阵列100内的区域106内的单元104。在图8中，反恪丝单元816位于区域818内，其中区域818对应于图1中的区域106。
[0065]在图4A-4C.图5和图6中所示的实施例分别是电阻开关存储单元402和反熔丝单元404、电阻开关存储单元502和反熔丝单元504、以及电阻开关存储单元602和反熔丝单元604的截面图。在图8中以800示出的实施例是以400、500和600示出的实施例的透视图。
[0066]在一个实施例中，为了说明的目的，电阻开关存储单元402、502和602对应于位于行线804和列线808的交叉点处的单元814，以及反恪丝单元404、504和604对应于位于行线804和列线810的交叉点处的单元816。
[0067]为了易于描述，使用例如“下面”、“以下”，“下部”，“上方”、“上部”等的空间相对术语来解释一个元件相对于第二个元件的定位。这些术语旨在除了包括不同于图中所描绘的那些取向的取向以外还包括器件的不同取向。另外，还使用例如“第一”、“第二”等的术语来描述各种元件、区域、区段等，并且这些术语也并不旨在是限制性的。在整个描述中，类似的术语指代类似的元件。
[0068]如本文使用的，术语“具有”、“包括”、“包含”、“含有”等是开放式术语，其表示所陈述的元件或者特征的存在，但并不排除附加的元件或者特征。冠词“一”、“一个”和“该”旨在包括复数以及单数，除非上下文另有清楚表示。
[0069]考虑到上面的变型和应用的范围，应当理解本发明不受限于前面的描述，也不受限于附图。代替地，本发明仅由下面的权利要求及它们的合法等效物限制。
【主权项】
1.一种存储器，包括: 形成在第一层内的第一电极和第二电极； 形成在第二层内的第三电极和第四电极； 电阻开关存储元件，其包括金属氧化物层并布置在所述第一电极和所述第三电极之间，所述金属氧化物层具有第一厚度和对应于所述第一厚度的形成电压；以及 反熔丝元件，其包括介电层并布置在所述第二电极和所述第四电极之间，所述介电层具有小于所述第一厚度的第二厚度和小于所述形成电压的电介质击穿电压。2.根据权利要求1所述的存储器，其中所述金属氧化物层和所述介电层由相同的金属氧化物材料形成。3.根据权利要求1所述的存储器，其中所述金属氧化物层和所述介电层具有相同的截面积。4.根据权利要求1所述的存储器，其中所述介电层包括两个或更多个介电层，其均具有电场击穿强度，所述电场击穿强度等于或小于所述电介质击穿电压除以所述第二厚度，并且其中所述两个或更多个介电层具有等于或小于所述第二厚度的组合厚度。5.根据权利要求1所述的存储器，其中所述金属氧化物层具有第一介电常数，其中所述介电层包括两个或更多个介电层，其均具有等于或大于所述第一介电常数的介电常数，以及其中所述两个或更多个介电层具有等于或小于所述第二厚度的组合厚度。6.根据权利要求1所述的存储器，其中所述金属氧化物层包括选自由下述构成的材料组的材料:Ni0、Hf02、Nb205、Ti0、Cr02、V02、Al203、Mg0以及这些材料的任何组合或衍生物。7.根据权利要求1所述的存储器，其中所述介电层包括选自由下述构成的材料组的材料:Si02、Si3N4, SiC、S1N以及这些材料的任何组合或衍生物。8.根据权利要求1所述的存储器，其中所述第二厚度等于或大于2nm。9.一种存储器阵列，包括: 第一导体的第一阵列； 第二导体的第二阵列； 多个电阻开关存储单元，其中所述多个电阻开关存储单元中的每一个电阻开关存储单元包括电阻开关存储器件并被耦合在所述第一导体之一和所述第二导体之一之间，其中所述电阻开关存储器件包括具有第一厚度和对应于所述第一厚度的形成电压的金属氧化物层；和 多个反熔丝单元，其中所述多个反熔丝单元的每一个反熔丝单元包括反熔丝器件并被耦合在所述第一导体之一和所述第二导体之一之间，其中所述反熔丝器件包括介电层，所述介电层具有小于所述第一厚度的第二厚度和小于所述形成电压的电介质击穿电压， 其中所述金属氧化物层和所述介电层形成在所述存储器阵列内的相同层内，以及其中所述多个电阻开关存储单元和所述多个反熔丝单元均在所述存储器阵列内具有相同的面积，所述面积由第一导体节距和第二导体节距限定。10.根据权利要求9所述的存储器阵列，其中所述金属氧化物层和所述介电层由相同的金属氧化物材料形成。11.根据权利要求9所述的存储器阵列，其中所述金属氧化物层和所述介电层具有相同的截面积。12.根据权利要求9所述的存储器阵列，其中所述介电层包括两个或更多个介电层，其均具有电场击穿强度，所述电场击穿强度等于或小于所述电介质击穿电压除以所述第二厚度，并且其中所述两个或更多个介电层具有等于或小于所述第二厚度的组合厚度。13.根据权利要求9所述的存储器阵列，其中所述金属氧化物层具有第一介电常数，其中所述介电层包括两个或更多个介电层，其均具有等于或大于所述第一介电常数的介电常数，以及其中所述两个或更多个介电层具有等于或小于所述第二厚度的组合厚度。14.根据权利要求9所述的存储器阵列，其中所述金属氧化物层包括选自由下述构成的材料组的材料:N1、HfO2, Nb2O5, T1、CrO2, V02、A1203、MgO以及这些材料的任何组合或衍生物。15.根据权利要求9所述的存储器阵列，其中所述介电层包括选自由下述构成的材料组的材料:Si02、Si3N4, SiC、S1N以及这些材料的任何组合或衍生物。16.根据权利要求9所述的存储器阵列，其中所述第二厚度等于或大于2nm。17.一种形成存储器的方法，包括: 在半导体衬底上方的第一层内形成第一电极和第二电极； 在所述第一层上方形成电阻开关存储元件和反熔丝元件，其中所述电阻开关存储元件包括金属氧化物层并电接触所述第一电极，其中所述金属氧化物层具有第一厚度和对应于所述第一厚度的形成电压，其中所述反熔丝元件包括介电层并电接触所述第二电极，以及其中所述介电层具有小于所述第一厚度的第二厚度和小于所述形成电压的电介质击穿电压；以及 在所述电阻开关存储元件和所述反熔丝元件上方的第二层内形成第三电极和第四电极，其中所述第三电极电接触所述电阻开关存储元件以及所述第四电极电接触所述反熔丝元件。18.根据权利要求17所述的方法，其中在所述第一层上方形成所述电阻开关存储元件和所述反熔丝元件包括由两个或更多个介电层形成所述介电层，所述两个或更多个介电层均具有电场击穿强度，所述电场击穿强度等于或小于所述电介质击穿电压除以所述第二厚度，并且其中所述两个或更多个介电层具有等于或小于所述第二厚度的组合厚度。19.根据权利要求17所述的方法，其中在所述第一层上方形成所述电阻开关存储元件和所述反恪丝元件包括: 在所述第一电极和所述第二电极上方形成具有所述第二厚度的第一金属氧化物层；以及 在所述第一电极上方形成第二金属氧化物层，其中所述第一金属氧化物层和所述第二金属氧化物层在所述第一电极上方具有等于所述第一厚度的组合厚度。20.根据权利要求17所述的方法，其中所述金属氧化物层包括选自由下述构成的材料组的材料:Ni0、Hf02、Nb205、Ti0、Cr02、V02、Al203、Mg0以及这些材料的任何组合或衍生物。21.根据权利要求17所述的方法，其中所述介电层包括选自由下述构成的材料组的材料:Si02、Si3N4, SiC、S1N以及这些材料的任何组合或衍生物。
【专利摘要】存储器包括形成在第一层内的第一电极和第二电极以及包括形成在第二层内的第三电极和第四电极。该存储器包括电阻开关存储元件和反熔丝元件。电阻开关存储元件包括金属氧化物层并被布置在第一电极和第三电极之间。金属氧化物层具有第一厚度和对应于第一厚度的形成电压。反熔丝元件包括介电层并被布置在第二电极和第四电极之间。介电层具有小于第一厚度的第二厚度和小于形成电压的电介质击穿电压。
【IPC分类】H01L45/00, H01L27/24
【公开号】CN104900805
【申请号】CN201510093717
【发明人】K.克诺布洛赫, R.施特伦茨
【申请人】英飞凌科技股份有限公司
【公开日】2015年9月9日
【申请日】2015年3月3日
【公告号】DE102015102767A1, US9147840, US20150249211
【技术领域】
[0001]本申请涉及存储器，具体涉及包括电阻开关存储元件和反熔丝元件的存储器。
【背景技术】
[0002]非易失性存储器储存容量的市场大小继续以指数速率增加。增长动力包括消费者物品，例如智能电话、平板电脑和个人计算机。用于这些应用的最流行类型的非易失性存储器之一是快闪存储器。快闪存储器的优点之一在于它可用在单元配置中，例如NAND，其提供每一单元大小非常小的一个晶体管，这在过去已经提供了极好的可缩放性或最小特征大小的减小。随着硅基互补金属氧化物半导体(CMOS)技术快速接近它们的微型化极限，在所述娃基互补金属氧化物半导体(CMOS)技术的情况下观察到继续缩放或最小特征大小减小的局限性。该继续缩放一部分是S12栅极氧化物的厚度减小的结果。S12栅极氧化物电介质厚度的进一步减小将由于电子和空穴穿过所述电介质的量子力学隧道效应而导致较高的漏电流，其将导致不可接受的总功耗水平。福勒-诺德海姆(Fowler-Nordheim)隧道效应是比约2纳米(nm)厚的氧化物的主导漏电流机制。福勒-诺德海姆隧道效应有时可能导致氧化物的软击穿，其是由热逃逸引起的，但一般不导致永久泄漏路径。对于具有小于2nm的厚度的氧化物，直接隧道效应电流趋向于支配且可能导致该氧化物的硬击穿。当由软击穿引起的热逃逸变得显著且由于该氧化物的不可逆转的和灾难性的击穿而导致永久电流传导路径时，硬击穿发生。
[0003]正在研宄使用高介电常数(例如高-k)材料代替目前的S12栅极氧化物材料，因为这些材料可以通过进一步的电氧化物厚度减小来提供继续缩放，同时将物理氧化物厚度维持在足以保持栅极漏电流低的水平。这些较高电容率介电材料提供继续缩放所必要的较高电容，而且还具有硬击穿电压电平(表示为兆伏每厘米介电材料厚度)，其低于常规S12栅极氧化物材料并且对于典型的半导体应用来说可能太低。J.McPherson, J.Kim,A.Shanware, H.Mogul 和 J.Rodriguez 的文章 “Proposed Universal Relat1nshipBetween Dielectric Breakdown and Dielectric Constant，，( 2002 IEEE Internat1nalElectron Device Meeting (IEDM) Technical Digest, pp.633-636， Dec.8-11, 2002,San Francisco, USA)已经表明电介质击穿电压与介电材料的介电常数k有反比关系。对于所研宄的10种介电材料，电介质击穿电压强度被示为随着所测量材料的介电常数增大而降低。
[0004]高_k介电材料也正在被研宄用于新的非易失性存储器概念中，其还可以提供继续缩放以及每一单元最小大小真正一个晶体管的承诺。这些概念基于高_k金属氧化物材料中的随机访问存储器电阻开关。D.Wouters的教程“Resistive Switching Devices andMaterials for Future Memory Applicat1ns，， (43rd IEEE Semiconductor InterfaceSpecialists Conference (SISC), San Diego, 5 December 2012)，描述了针对包括位于两个端子之间的金属氧化物材料的两端存储器件的电阻开关概念。电阻开关行为可以根据所用的材料而变化并且被分类成两种类型，这两种类型是单极和双极。在单极电阻开关的情况下，该开关依赖于被施加到两个端子的电压的幅度，而不依赖于极性。第一次存储器件从高阻状态(HRS)切换到低阻状态(LRS)的时候，形成电压被施加到端子以将该器件从HRS切换到LRS。在形成过程之后，通过施加复位电压将存储器件从LRS切换到HRS，以及通过施加设置电压将存储器件从HRS状态切换到LRS。形成电压等于或大于设置电压并且设置电压大于复位电压。形成电压与金属氧化物的厚度成比例并且引起类似于金属氧化物中的软击穿的现象。形成电压引起通过金属氧化物的漏电流显著增加，但是没有引起对金属氧化物的永久损伤。对于相同的材料，形成电压必须小于硬击穿电压，因为硬击穿是金属氧化物的不可逆转的和永久性的击穿。电流顺应性(current compliance)用于控制通过金属氧化物的电流以便避免硬击穿。在双极电阻开关的情况下，该开关依赖于所施加电压的极性。形成电压在量值上等于或大于设置电压并且它们都具有相同的极性(例如，正的)。复位电压具有与形成和设置电压相反的极性(例如，负的)并且具有小于形成电压的量值的量值。
[0005]这些基于高_k金属氧化物材料中的电阻开关的新的非易失性存储器概念由于所用的金属氧化物材料开发的早期阶段而具有有限的可靠性，包括有限的热稳定性。可能导致的一个问题是使用电阻开关的存储器一旦被编程就可能在存在高温(例如将已封装的器件组装或焊接到印刷电路板所需的那些高温)的情况下丢失信息。已经用于试图克服该问题的一个解决方案是在存储器内并入多晶硅或激光熔丝，所述存储器可以例如被编程以将冗余位并入存储器阵列中，所述冗余位可以代替错误位。该解决方案的负面结果是附加电路必须用于冗余位、熔丝和相关联的控制电路，其将增大存储器管芯大小并对这种类型的存储器可以提供的缩放好处产生负面影响。
【发明内容】
[0006]根据存储器的实施例，该存储器包括形成在第一层内的第一电极和第二电极以及包括形成在第二层内的第三电极和第四电极。该存储器包括电阻开关存储元件和反熔丝元件。电阻开关存储元件包括金属氧化物层并被布置在第一电极和第三电极之间。金属氧化物层具有第一厚度和对应于第一厚度的形成电压。反熔丝元件包括介电层并被布置在第二电极和第四电极之间。介电层具有小于第一厚度的第二厚度和小于形成电压的电介质击穿电压。
[0007]根据存储器阵列的实施例，该存储器阵列包括第一导体的第一阵列和第二导体的第二阵列。该存储器阵列包括多个电阻开关存储单元和多个反熔丝单元。该多个电阻开关存储单元的每一个电阻开关存储单元包括电阻开关存储器件并被耦合在第一导体之一和第二导体之一之间。电阻开关存储器件包括金属氧化物层，该金属氧化物层具有第一厚度和对应于第一厚度的形成电压。该多个反熔丝单元的每一个反熔丝单元包括反熔丝器件并被耦合在第一导体之一和第二导体之一之间。反熔丝器件包括介电层，该介电层具有小于第一厚度的第二厚度和小于形成电压的电介质击穿电压。金属氧化物层和介电层形成在存储器阵列内的相同层内，并且该多个电阻开关存储单元和该多个反熔丝器件均在存储器阵列内具有相同的面积，该面积由第一导体节距和第二导体节距限定。
[0008]根据形成存储器的方法的实施例，该方法包括在半导体衬底上方的第一层内形成第一电极和第二电极，以及在第一层上方形成电阻开关存储元件和反熔丝元件。电阻开关存储元件包括金属氧化物层并电接触第一电极。金属氧化物层具有第一厚度和对应于第一厚度的形成电压。反熔丝元件包括介电层并电接触第二电极。介电层具有小于第一厚度的第二厚度和小于形成电压的电介质击穿电压。该方法还包括在电阻开关存储元件和反熔丝元件上方的第二层内形成第三电极和第四电极。第三电极电接触电阻开关存储元件以及第四电极电接触反熔丝元件。
[0009]本领域技术人员在阅读了以下详细描述以及查看了附图之后将认识到附加的特征和优点。
【附图说明】
[0010]图中的元件不必要相对于彼此按比例。类似的参考数字指明对应的相似部分。各种所示的实施例的特征可以被组合，除非它们互相排斥。实施例在图中被描绘并且在接着的描述中被详述。
[0011]图1示出包括电阻开关存储单元和反熔丝单元的存储器阵列的实施例的示意图。
[0012]图2A-2C示出电阻开关存储单元和反熔丝单元的三个实施例的示意图。
[0013]图3A-3B分别示出图2A中所示的电阻开关存储单元和反熔丝单元的实施例的截面图和顶部俯视图。
[0014]图3C-3D示出图2B-2C中分别所示的电阻开关存储单元和反熔丝单元的两个实施例的截面图。
[0015]图4A-4C示出用于形成电阻开关存储单元和反熔丝单元的过程的实施例的截面图。
[0016]图5示出电阻开关存储单元和反熔丝单元的实施例的截面图。
[0017]图6示出电阻开关存储单元和反熔丝单元的实施例的截面图。
[0018]图7示出用于形成存储器的方法的实施例的流程图。
[0019]图8示出图1中所示的存储器阵列的一部分的实施例的透视图。
【具体实施方式】
[0020]图1示出存储器阵列100的实施例的示意图。存储器阵列100包括电阻开关存储单元102和反熔丝单元104。在所示的实施例中，电阻开关存储单元102和反熔丝单元104是非易失性存储单元。反熔丝单元104位于以106指明的区域内并且位于区域106外面的单元是电阻开关存储单元102。尽管在图1中示出了有限数目的电阻开关存储单元102和反熔丝单元104，但是在其它实施例中，存储器阵列100可以包括任何合适数目的电阻开关存储单元102和反熔丝单元104。在其它实施例中，区域106可以包括仅一个反熔丝单元104或多于一个的反熔丝单元104。在其它实施例中，可以存在两个或更多个区域106，其均包括一个或多个反恪丝单元104。
[0021]在所示的实施例中，存储器阵列100包括行线108、110、112、114、116、118。存储器阵列100还包括与行线108-118交叉的列线120、122、124、126、128、130、132和134。行线108-118和列线120-134还可以分别称为字线108-118和位线120-134。电阻开关存储单元102或反恪丝单元104的每一个可以通过在行108-118之一和列120-134之一之间施加的合适的电压电平或电流电平被选择或访问以及被读取或写入，其中所选的电阻开关存储单元102或反熔丝单元104驻留在所选的行108-118之一和所选的列120-134之一的交叉点处。尽管在图1中未示出，但是多个合适的行解码和列解码电路的体系结构或配置可以分别耦合到行108-118和列120-134以便将电压电平或电流电平施加到所选的行108-118和列120-134中的一个或多个。在各种实施例中，一个或多个电阻开关存储单元 102或者一个或多个反恪丝单元104可以被同时访问。
[0022]在本文描述的实施例中，可以使用许多不同的材料和工艺形成电阻开关存储单元102。在一个实施例中，电阻开关存储单元102可以被改变以指示两个电阻水平，其中所述水平之一对应于高阻状态(HRS)或二进制“I”以及另一电阻水平对应于低阻状态(LRS)或二进制“O”。在其它实施例中，电阻开关存储单元102可以被改变以指示多于两个的电阻水平，其中每一个电阻水平对应于电阻开关存储单元102的电阻状态。例如，如果在电阻开关存储单元102中储存了四个电阻水平，则该四个电阻水平可以由二进制状态(例如“00”、“01”、“10” 和 “11”)表示。
[0023]在所示的实施例中，使用与本文所描述的相同或不同的材料形成反熔丝单元104。反熔丝单元104仅可编程一次，意味着它们仅可以从HRS (例如，对应于二进制“I”)到LRS(例如，对应于二进制“O”)改变一次。
[0024]图2A-2C示出在存储器阵列100内的电阻开关存储单元102和反熔丝单元104的在200、202和204处的三个实施例的示意图。单元200、202和204均包括储存器件206。如果储存器件206是电阻开关存储器件，则相应的单元200、202或204是电阻开关存储单元102。如果储存器件206是反熔丝器件，则相应的单元200、202或204是反熔丝单元104。在图4A-4C到图8中更详细地讨论电阻开关存储器件和反熔丝器件。
[0025]在针对单元200、202和204示出的实施例中，器件206的电阻水平对应于使得信息能够被储存在单元200、202和204中的可识别的电阻水平。这些电阻水平可以被测量并且在电阻值的某些阈值限制或范围内对应于被储存在单元200、202和204内的信息(例如HRS或二进制“ I ”，或者LRS或二进制“ O ”)。
[0026]可以通过经由所选的行线108-118之一(以208示出)和所选的列线120-134之一(以210示出)、经由合适的读取电路以及行解码和列解码电路测量或感测器件206的电阻水平来确定该信息。单元202和204包括选择器器件，其分别是二极管218和晶体管220。选择器器件218和220用于当单元202或单元204没有被选择并因此没有被读取或写入时最小化通过器件206的漏电流。在其它实施例中，可以在单元202或204内使用其它合适的选择器器件。单元200不包括在行线208和列线210之间耦合到器件206的选择器器件。在所示的实施例中，单元200包括在存储器阵列100外部的选择器器件。
[0027]在所示的实施例中，器件206储存两个电阻状态之一，其是HRS或LRS。将器件206从HRS改变到LRS被称为设置转变，其是通过将设置电压选择性地施加到器件206来完成的。第一次器件206从HRS切换到LRS的时候，将等于或大于设置电压的形成电压施加到器件206。器件206从LRS到HRS的反向转变被称为复位转变，其是通过将复位电压选择性地施加到器件206来完成的。在不同实施例中，根据用于形成器件206的材料和工艺，形成电压、设置电压和复位电压可以具有相同极性(例如，形成电压、设置电压和复位电压都是正的)，或者可以具有相反极性(例如，形成电压和设置电压是正的，以及复位电压是负的)。如果储存器件106是反熔丝器件104，则储存器件106从HRS到LRS的转变可以通过将编程电压施加到储存器件106来完成。
[0028]在针对单元200、202和204示出的实施例中，可以使用本领域技术人员已知的后道工序(BEOL)处理来制造储存器件206。在各种实施例中，可以使用本领域技术人员已知的前道工序(FEOL)处理或BEOL处理来制造选择器器件218和220。在针对单元202描述的实施例中，使用BEOL处理来制造选择器器件218。在针对单元204描述的实施例中，使用FEOL处理来制造选择器器件220。
[0029]在针对单元200、202和204示出的实施例中，储存器件206包括电极212、电极214以及在电极212和电极214之间并电耦合到电极212和电极214的材料层216。在所示的实施例中，如果相应的单元200、202或204是电阻开关存储单元102则材料层216是金属氧化物层，以及如果相应的单元200、202或204是反熔丝单元104则材料层216是与金属氧化物层相同或不同的介电层。在各种实施例中，用于反熔丝104的介电层可以包括由金属氧化物和/或二氧化硅(S12)材料的任何合适组合形成的多个介电层。
[0030]图3A-3B示出图2A中的单元200的实施例的在300处的截面图和在302处的顶部俯视图。参考图3A，在300处示出一个实施例，其中储存器件306耦合在以308和310示出的两个导体或电极之间。在该实施例中，针对存储器阵列100，第一导体308对应于行线108-118之一，以及第二导体310对应于列线120-134之一。行线108-118和列线120-134的每一个交叉点限定一个两端单元，其是两端电阻开关存储单元102或两端反熔丝单元104。在该实施例中，BEOL处理用于创建用于储存器件306的柱类型或垂直配置，如图3A中所示。在一个实施例中，第一导体308形成在第一金属层内，以及第二导体310形成在第二金属层内。使用例如化学气相沉积(CVD)的工艺将第一金属层形成在绝缘层(例如S12)上方，该绝缘层形成在晶片衬底上方。在其它实施例中，第一导体308或行线108-118以及第二导体310或列线120-134可以形成在其它金属层内，例如分别在第三金属层和第四金属层(未示出)内。
[0031]储存器件306包括电耦合到第一导体308的电极312。电极312在第一导体308和材料层316之间形成导电接触。电极312可以由合适的材料形成，例如氮化钛(TiN)。储存器件306包括电耦合到第二导体310的电极314。电极314在第二导体310和材料层316之间形成导电接触。电极314可以由合适的材料形成，例如TiN。材料层316具有以318示出的厚度，其代表电极312和314之间的间隔。
[0032]参考图3B，以302示出图3A中所示的单元300的实施例的顶部俯视图。材料层316具有以320示出的尺寸和以322示出的尺寸，其一起限定了材料层316的截面积。材料层316的体积由厚度318连同尺寸320和322 —起限定。
[0033]图3C-3D分别以304和330示出图2B-2C中的单元202和204的实施例的截面图。参考图3C，在304处示出一个实施例，其中储存器件306与选择器件324串联耦合并且该串联组合耦合在第一导体308和第二导体310之间。在该实施例中，针对存储器阵列100，第一导体308对应于行线108-118之一，以及第二导体310对应于列线120-134之一。行线108-118和列线120-134的每一个交叉点限定一个两端单元，其是两端电阻开关存储单元102或两端反熔丝单元104。在该实施例中，BEOL处理用于创建用于储存器件306和选择器件324的柱类型或垂直配置，如图3C中所示。第一导体308形成在第一金属层内，以及第二导体310形成在第二金属层内。在其它实施例中，第一导体308或行线108-118以及第二导体310或列线120-134可以形成在其它金属层内，例如分别在第三金属层和第四金属层(未不出)内。
[0034]在所示的实施例中，选择器件324是P-N 二极管324 (还指的是图2B中的二极管218)。在其它实施例中，二极管324可以是P-1-N、N-P或N-1-P 二极管，或者可以由两个二极管(例如P-N 二极管和N-P 二极管)形成。在所示的实施例中，材料层328由P层和N层形成，其中材料层328的P层部分耦合到电极326以及材料层328的N层部分耦合到电极312。电极326在第一导体308和材料层328之间形成导电接触。电极326可以由合适的材料形成，例如TiN。为了说明的目的，图3C中的电极312被二极管324和储存器件306共享并且在材料层328和材料层316之间形成导电接触。电极312可以由合适的材料形成，例如TiN。储存器件306包括电耦合到第二导体310的电极314。电极314在第二导体310和材料层316之间形成导电接触。电极314可以由合适的材料形成，例如TiN。
[0035]图3D以330示出一个实施例，其中储存器件306与选择器件332串联耦合并且该串联组合耦合在第一导体308和第二导体310之间。在该实施例中，针对存储器阵列100，第一导体308对应于行线108-118之一，以及第二导体310对应于列线120-134之一。储存器件306和选择器件332在第一导体308和第二导体310之间的串联组合限定了可以操作为电阻开关存储单元102或反熔丝单元104的单元。在该实施例中，BEOL处理用于创建用于储存器件306的柱类型或垂直配置以及FEOL处理用于形成选择器件332，如图3D中所示。在该实施例中，选择器件332是η沟道M0SFET。在其它实施例中，选择器件332可以是P沟道M0SFET、双极晶体管或另一合适类型的晶体管。第一导体308形成在第一金属层内并且第二导体310形成在第二金属层内。在其它实施例中，第一导体308或行线108-118以及第二导体310或列线120-134中的一个或多个可以形成在其它金属层内，例如在第三金属层和第四金属层(未不出)内。
[0036]在所示的实施例中，储存器件306包括电耦合到η沟道MOSFET 332的漏极338的电极312。电极312在漏极338和材料层316之间形成导电接触。在各种实施例中，电极312可以是接触312并且可以由合适的材料形成，例如TiN。储存器件306包括电耦合到第二导体310的电极314。电极314在第二导体310和材料层316之间形成导电接触。电极314可以由合适的材料形成，例如TiN。N沟道晶体管332还包括栅极336和源极334。栅极336耦合到控制线(未示出)，该控制线使得能够选择η沟道晶体管，由此将储存器件306电耦合在第一导体308和第二导体310之间。电极326在源极334和第一导体308之间形成导电接触。在各种实施例中，电极326可以是接触326并且可以由合适的材料形成，例如TiNo N沟道晶体管332形成在衬底340内。衬底340可以在常规硅晶片中以及在包括半导体 材料或半导电材料层的其它结构中形成。
[0037]在所示的实施例中，如果相应的单元200、202或204用于电阻开关存储单元102或反熔丝单元104，则材料层316可以由多种材料制造。这包括金属氧化物层或用于电阻开关存储单元102的材料或者金属氧化物层或材料或介电层或用于反熔丝单元104的材料。用于电阻开关存储单元102和反熔丝单元104中的任一个或两者的材料层316可以包括多个介电层，其由如本文所描述的用于材料层316的材料的任何合适组合形成。在一些实施例中，材料层316是金属硫族化合物，其是由金属元素和硫族元素(例如氧、硫、砸或碲)制成的化合物。利用氧形成的金属硫族化合物还可以称为金属氧化物。使用金属元素(其是过渡金属)形成的金属氧化物是过渡金属氧化物。在所示的实施例中，过渡金属是元素周期表的d区内的元素，该d区包括3至12族。在各种实施例中，材料层316可以由包括氧化铝(Al2O3)和氧化镁(MgO)的金属氧化物形成。其它金属氧化物或Al2O3和MgO的衍生物包括AlxOy和Mg x0y。对于本文描述的所有化学化合物，衍生物包括使用任何合适数目的原子形成化合物的化合物。例如，Al2O3的衍生物被表示为Al x0y。在其它实施例中，其它合适的金属氧化物可以用于形成材料层316。使用过渡金属氧化物形成的材料层316的实施例使用过渡金属氧化物，因为它们具有两个或多个氧化态并且是良好的离子导体。在各种实施例中，材料层316可以由过渡金属氧化物形成，所述过渡金属氧化物包括氧化镍(N1)、氧化铪(HfO2)、氧化铌(Nb2O5)、氧化钛(T1)、二氧化铬(CrO2)以及氧化钒(VO2)。其它过渡金属氧化物或衍生物包括 Cox0y、CrxOy, HfxOy, NbxOy, NixOy, TixOy, VxOy, ZnxOy和 Zr x0y。在其它实施例中，其它合适的过渡金属氧化物可以用于形成材料层316。
[0038]在所示的实施例中，如果相应的单元200、202或204是反熔丝单元104，则材料层316可以由多种材料制造。在一些实施例中，用于反熔丝104的材料层316是硅介电材料。该硅介电材料可以包括硅(Si)或由Si衍生的任何合适材料。在其中材料层316是氧化硅层的实施例中，氧化硅可以是热生长的或沉积的。热生长的氧化硅可以通过干法氧化、湿法氧化、等离子体增强氧化、化学氧化或电化学氧化借助本领域技术人员已知的方法形成。被沉积的氧化硅层可以使用例如CVD或溅射的沉积方法形成。在针对材料层316的其它实施例中，可以借助本领域技术人员已知的方法沉积例如非晶硅的材料。在所示的实施例中，材料层316可以由一个或多个材料形成，该一个或多个材料包括多晶硅、非晶硅(a-Si)、二氧化硅(S12)、氮化硅(Si3N4)、碳化硅(SiC)、氮氧化硅(S1N)、以及这些材料的任何组合或衍生物。在其它实施例中，材料层316可以由其它合适的材料形成。
[0039]在所示的实施例中，材料层316具有在320和322处的尺寸，其限定材料层316的截面积。在一些实施例中，材料层316对于用于存储器阵列100内的电阻开关存储单元402内的电阻开关存储器件418的金属氧化物层426以及对于用于存储器阵列100内的反熔丝单元404内的反熔丝器件420的介电层422 (还参见图4C)具有相同的截面积。在其它实施例中，对于金属氧化物层426和对于介电层422的截面积不是相同的。
[0040]图4A-4C示出用于形成电阻开关存储单元402和反熔丝单元404的在400处的过程的实施例的截面图。参考图1，电阻开关存储单元402对应于位于存储器阵列100内的区域106外面的单元102，以及反熔丝单元404对应于位于区域106内并与和电阻开关存储单元402相同的行线108-118之一相邻且与所述相同的行线108-118之一耦合的单元104。在一个实施例中，为了说明的目的，电阻开关存储单元402对应于位于行线114和列线120的交叉点处的单元102，以及反熔丝单元404对应于位于行线114和列线122的交叉点处的单元104。针对电阻开关存储单元402和反熔丝单元404以400示出的实施例对应于在图2A中以200示出的以及在图3A中以300示出的单元实施例。
[0041]参考图4A，电阻开关存储单元402和反熔丝单元404形成在半导体衬底406上方。电阻开关存储单元402包括电阻开关存储器件418，以及反熔丝单元404包括反熔丝器件420。在所示的实施例中半导体衬底406是硅衬底。在其它实施例中，其它半导体材料(例如II1-V族型半导体化合物)可以用于衬底406。在其它实施例中，衬底406是绝缘衬底。
[0042]在所示的实施例中，衬底406包括介电层(未示出)，例如S12，其通过例如CVD工艺的工艺形成在衬底406的顶表面上方。第一导体408的第一阵列被图案化并形成在覆盖在衬底406上面的介电层上方。在图4A中示出一个第一导体408。第一导体408对应于行线108-118之一并形成在第一金属层内。在其它实施例中，第一导体408可以形成在其它合适的金属层内。
[0043]在所示的实施例中，多个电阻开关存储单元402和多个反熔丝单元404形成在第一导体408的第一阵列上方。每一个电阻开关存储单元402包括电阻开关存储器件418，以及每一个反熔丝单元404包括反熔丝器件420。电阻开关存储器件418包括第一电极412，以及反熔丝器件420包括第二电极414。电极412和414被图案化并形成在位于第一导体408上方的层间介电层410或第一层内且与第一导体408导电接触。可以使用合适的沉积技术和合适的材料(例如TiW)形成电极412和414。使用本领域中已知的方法平坦化在电极412和414上方以及在介电层410上方的以416示出的顶表面。
[0044]参考图4B，反熔丝元件422 (其是介电层422)形成在包括电极412和电极414的顶表面416上方。可以使用如本文描述的合适的材料和方法形成介电层422。这些材料包括N1、HfO2, Nb2O5, T1、CrO2, VO2, Al2O3.MgO以及这些材料的任何组合或衍生物。这些材料还可以包括Si02、Si3N4, SiC和S1N、以及这些材料的任何组合或衍生物。
[0045]在一个实施例中，介电层422被刻蚀并从不是在电极412上方的顶表面416上方的区域被去除。电阻开关存储元件426或金属氧化物层426形成在不是在电极412上方的表面416的区域上方。用于形成金属氧化物层426的材料可以包括本文描述的任何材料，其包括N1、HfO2, Nb2O5, T1、CrO2, VO2, A1203、MgO以及这些材料的任何组合或衍生物。金属氧化物层426和介电层422都被形成至以424表示的第二厚度。接着，保护层428形成在金属氧化物层426和介电层422上方。可以使用光致抗蚀剂或另一合适的材料形成保护层428。保护层428被图案化并被刻蚀以去除覆盖在电极412上面的以430表示的部分。
[0046]参考图4C，金属氧化物层426附加地被形成至以450表不的第一厚度。电阻开关存储器件418将具有对应于第一厚度450的形成电压。介电层422的第二厚度424小于第一厚度450并且介电层422的电介质击穿电压小于用于电阻开关存储器件418的形成电压。在一些实施例中，金属氧化物层426和介电层422由如本文描述的相同材料形成。在一些实施例中，金属氧化物层426和介电层422由如本文描述的不同材料形成。电阻开关存储器件418包括通过第一电极412电接触第一导体408的金属氧化物层426，以及反熔丝器件420包括通过第二电极414电接触第一导体408的介电层422。在其它实施例中，不使用第一电极412和第二电极414，并且代替电极412，在430处的金属氧化物层426直接电耦合到第一导体408，以及代替第二电极414，在432处的介电层422直接电耦合到第一导体 408。
[0047]在所示的实施例中，电阻开关存储器件418包括第三电极438，以及反熔丝器件420包括第四电极440。第三电极438和第四电极440形成在分别在金属氧化物层426和介电层422上方的第二层内。可以使用合适的沉积技术和合适的材料(例如TiW)形成第三电极438和第四电极440。第三电极438被形成为与第一电极412垂直对准，并且在434处提供与金属氧化物层426的导电接触。第四电极440被形成为与第二电极414垂直对准，并且在436处提供与介电层422的导电接触。
[0048]在所示的实施例中，第二导体的第二阵列形成在多个电阻开关存储器件(被示为电阻开关存储器件418)上方和多个反熔丝器件(被示为反熔丝器件420)上方。第二导体在图4C中被分别示为第二导体442和第二导体444，第二导体442被图案化并形成在第三电极438上方且与第三电极438导电接触，第二导体444被图案化并形成在第四电极440上方且与第四电极440导电接触。第二导体442对应于列线120-134之一，以及第二导体444对应于与所述列线120-134之一相邻的另一个列线。在所示的实施例中，第二导体442和444形成在第二金属层内。在其它实施例中，第二导体442和444可以形成在其它合适的金属层内。在一个示例性实施例中，第一导体408形成在第三金属层内，以及第二导体442和444形成在第四金属层内。在其它实施例中，不使用第三电极438和第四电极440，并且代替第三电极438，在434处的金属氧化物层426直接电耦合到第二导体442，以及代替第四电极440，在436处的介电层422直接电耦合到第二导体444。
[0049]在所示的实施例中，所述多个电阻开关存储器件418中的每一个电阻开关存储器件电接触第二导体442和第一导体408并限定两端电阻开关存储单元402。所述多个反熔丝器件420中的每一个反熔丝器件电接触第二导体444和第一导体408并限定两端反熔丝单元404。为了便于说明，电阻开关存储器件418和反熔丝器件420之间的所有居间介电层(例如介电层410)共同以446示出。
[0050]在图4C中所示的实施例中并且对于本文描述的其它实施例，介电层422的第二厚度424小于金属氧化物层426的第一厚度450。电阻开关存储单元402或电阻开关存储器件418以及相邻的反熔丝单元404或反熔丝器件420之间的间隔以448示出。间隔448代表 位于行线108-118 (还参见图1)中的同一行线上的电阻开关存储单元402和反熔丝单元404之间的距离或间隔。在图4C中，行线108-118中的该同一行线被示为第一导体408。如果该间隔448或第一导体节距是在也位于行线108-118中的同一行线上的两个相邻的电阻开关存储单元402之间或两个相邻的反熔丝单元404之间，则该间隔448或第一导体节距是相同的。间隔448还可以代表位于列线120-134 (还参见图1)中的同一列线上的电阻开关存储单元402或电阻开关存储器件418和相邻的反熔丝单元404或反熔丝器件420之间的间隔。在图4C中，列线120-134中的该同一列线可以是第二导体442或第二导体444。在所示的实施例中，如果间隔448或第二导体节距是在也位于列线120-134中的同一列线上的两个相邻的电阻开关存储单元402或电阻开关存储器件418之间或两个相邻的反熔丝单元404或反熔丝器件420之间，则间隔448或第二导体节距是相同的。
[0051]在所示的实施例中，共享行线108-118中的同一行线的单元(402或404)之间或器件(418或420)之间的间隔448是相同的，并且共享列线120-134中的同一列线的单元(402或404)之间或器件(418或420)之间的间隔448是相同的。在一些实施例中，共享行线108-118中的同一行线的单元(402或404)之间或器件(418或420)之间的间隔448与共享列线120-134中的同一列线的单元(402或404)之间或器件(418或420)之间的单元间隔448不相同。
[0052]如上面所讨论的，电阻开关存储单元102或反熔丝单元104可以通过在行108-118之一和列120-134之一之间施加的合适的电压电平或电流电平被选择或访问以及被读取或写入，其中所选的电阻开关存储单元102或反熔丝单元104驻留在所选的行108-118之一和所选的列120-134之一的交叉点处。参考图4C，可以通过第二导体442和第一导体408读取或写入电阻开关存储单元402，并且可以通过第二导体444和第一导体408读取或写入反恪丝单元404。
[0053]电阻开关存储单元402可以被切换以指示两个电阻水平，其中一个水平对应于高阻状态HRS或二进制“I”以及另一水平对应于低阻状态LRS或二进制“O”。第一次电阻开关存储单元402从HRS切换到LRS的时候，在第二导体442和第一导体408两端施加形成电压以将电阻开关存储单元402从HRS切换到LRS。在形成过程之后，通过在第二导体442和第一导体408两端施加复位电压将电阻开关存储单元402从LRS切换到HRS，以及通过在第二导体442和第一导体408两端施加设置电压将电阻开关存储单元402从HRS状态切换到LRS。如上面所讨论的，形成电压在量值上等于或大于设置电压并且设置电压在量值上大于复位电压。形成电压与金属氧化物层426的第一厚度450成比例并且不引起对金属氧化物的永久损伤。形成电压必须小于金属氧化物层426的硬击穿电压，因为硬击穿是金属氧化物的不可逆转的和灾难性的击穿。
[0054]反熔丝单元404可以从HRS或二进制“I”到LRS或二进制“O”被编程或切换一次。通过在第二导体444和第一导体408两端施加合适的足以引起介电层422的电介质击穿的编程电压将反熔丝单元404从HRS切换到LRS。对于给定的介电层422，用于反熔丝器件420的编程或硬击穿电压将随着介电层422的第二厚度424增加而增加。编程电压将引起对介电层422的永久损伤，由此使得反熔丝器件420永久保持处于LRS。
[0055]上面讨论的D.Wouters的教程论文在第43页说明了形成电压随由N1形成的金属氧化物层的厚度的缩放。该图示出形成电压对比厚度的正斜率，该正斜率大约为0.3伏/纳米。T.D1kh, E.Le-Roux, J.F.Nodin, S.Jeannot, Μ.Gros-Jean, L.Pern1la, V.Jousseaume, H.Grampeix, T.Cabout, E.Jalaguier, M.Guillermet, B.De Salvo和P.Candelier 的论文‘‘Investigat1n of the Impact of the Oxide Thickness and RESETcondit1ns on Disturb in HfO2-RRAM integrated in a 65nm CMOSfX Leti Innovat1nDays Memory Workshop, June 27, 2013)在第7页说明了针对由HfO2形成的金属氧化物层的电流/电压测试结果。该结果表明对于10纳米的HfOJ?度的形成电压大约为3伏。该结果还说明形成电压对比厚度的正斜率，该正斜率大约为0.2伏/纳米。
[0056]上面讨论的McPherson等人的论文说明针对10种介电材料的比较结果，其中材料的电介质击穿电压强度被示为随介电常数k增加而降低。所研宄的介电材料中的两个是HfOdP T1 2。把02被示为具有的介电常数k为21以及击穿电压为约4兆伏/厘米或0.4伏/纳米。1102被示为具有的介电常数k为60-95以及击穿电压(在k=60时)为约2兆伏/厘米或0.2伏/纳米。
[0057]参考图4C，电阻开关存储器件418具有对应于第一厚度450的形成电压。在一个示例性实施例中，金属氧化物层426和介电层422都包括Hf02。对于10纳米的第一厚度450，！1?)2在上面已经被示为具有对应于10纳米的第一厚度450的3伏的形成电压。对于5纳米的第二厚度424，！1?)2在上面已经被示为具有对应于2伏的0.4伏/纳米的击穿电压。在该实施例中，介电层422具有小于10纳米的第一厚度450的5纳米的第二厚度424，并具有小于3伏的形成电压的2伏的电介质击穿电压。
[0058]图5以500示出电阻开关存储单元502和反熔丝单元504的实施例的截面图。在图4A中所示的过程顺序完成之后开始用于形成电阻开关存储单元502和反熔丝单元504的过程。电阻开关存储单元502包括电阻开关存储器件506，以及反熔丝单元504包括反熔丝器件508。还参考图4A-4C，以510和514表不的金属氧化物层形成在顶表面416上方以具有以512和516表示的第二厚度。第二厚度512等于第二厚度516。金属氧化物层510和514在被图案化和刻蚀之后被示出。金属氧化物层510形成在第一电极412上方并与第一电极412接触，以及金属层514形成在第二电极414上方并与第二电极414接触。使用如本文描述的相同材料和方法形成金属氧化物层510和514。这些材料包括本文描述的任何材料，其包括N1、HfO2^Nb2O5, T1、CrO2、VO2、Al2O3、MgO以及这些材料的任何组合或衍生物。第二金属氧化物层518形成在第一电极412上方和金属氧化物层512上方。电阻开关存储器件506内的第一金属氧化物层510具有以512表示的厚度，并且第二金属氧化物层518具有以520表示的厚度。厚度512和厚度520在第一电极412上方具有组合厚度，其等于第一厚度450(还参见图4C)。金属氧化物层518可以由与金属氧化物层510和金属氧化物层514相同的材料形成，或者可以由与金属氧化物层510和金属氧化物层514不同的材料形成。这些材料包括本文描述的任何材料，其包括Ni0、Hf02、Nb205、Ti0、Cr02、V02、Al203、MgO以及这些材料的任何组合或衍生物。
[0059]在所示的实施例中，电阻开关存储器件506包括第三电极438，以及反熔丝器件508包括第四电极440。第三电极438和第四电极440形成在分别在金属氧化物层518和金属氧化物层514上方的第二层内。可以使用合适的沉积技术和合适的材料(例如TiW)形成第三电极438和第四电极440。第三电极438被形成为与第一电极412垂直对准，并且提供与金属氧化物层518的导电接触。第四电极440被形成为与第二电极414垂直对准，并且提供与金属氧化物层514的导电接触。第二导体442被图案化并形成在第三电极438上方且与第三电极438导电接触，并且第二导体444被图案化并形成在第四电极440上方且与第四电极440导电接触。如所示的间隔448已经在图4C中被限定。
[0060]图6以600示出电阻开关存储单元602和反熔丝单元604的实施例的截面图。在图4A中所示的过程顺序完成之后开始用于形成电阻开关存储单元602和反熔丝单元604的过程。电阻开关存储单元602包括电阻开关存储器件606，以及反熔丝单元604包括反熔丝器件608。还参考图4A-4C，金属氧化物层618形成在第一电极412上方并与第一电极412接触，以及介电层610形成在第二电极414上方并与第二电极414接触。金属氧化物层618具有第一厚度620以及介电层610具有以612表示的厚度。第二介电层614形成在第一介电层610上方并具有以616表示的厚度。介电层610和介电层614具有等于厚度612和厚度616的组合的组合厚度，其等于或小于如图4C中限定的第二厚度424，并且其小于第一厚度620。电阻开关存储器件602具有对应于第一厚度620的形成电压，以及金属氧化物层618具有第一介电常数。介电层610和介电层614的组合具有小于用于电阻开关存储器件606的形成电压的电介质击穿电压。由于介电层610和介电层614具有等于或小于如图4C中限定的第二厚度424的组合厚度，介电层610和介电层614将均具有电场击穿强度，其等于或小于介电层610和介电层614的组合的电介质击穿电压除以第二厚度424。在一个实施例中，介电层610和介电层614均具有等于或大于金属氧化物层618的第一介电常数的介电常数。在其它实施例中，介电层610和介电层614的组合可以包括附加的介电层。
[0061]在所示的实施例中，金属氧化物层618以及介电层610和614在被图案化和刻蚀之后被示出。可以使用合适的材料形成金属氧化物层618，所述材料包括N1、HfO2, Nb2O5,Ti0、Cr02、V02、Al203、Mg0以及这些材料的任何组合或衍生物。可以使用合适的材料形成介电层610和介电层614，所述材料是与金属氧化物层618所用的相同的材料或不同的材料。这些材料包括N1、HfO2, Nb2O5, T1、CrO2, VO2, A1203、MgO以及这些材料 的任何组合或衍生物。这些材料还包括Si02、Si3N4, SiC和S1N，以及这些材料的任何组合或衍生物。
[0062]在所示的实施例中，电阻开关存储器件606包括第三电极438，以及反熔丝器件608包括第四电极440。第三电极438和第四电极440形成在分别在金属氧化物层618和介电层614上方的第二层内。可以使用合适的沉积技术和合适的材料(例如TiW)形成第三电极438和第四电极440。第三电极438被形成为与第一电极412垂直对准，并且提供与金属氧化物层618的导电接触。第四电极440被形成为与第二电极414垂直对准，并且提供与介电层616的导电接触。第二导体442被图案化并形成在第三电极438上方且与第三电极438导电接触，并且第二导体444被图案化并形成在第四电极440上方且与第四电极440导电接触。如所示的间隔448已经在图4C中被限定。
[0063]图7示出用于形成存储器的方法的实施例的流程图。在700处示出该方法。在702，在半导体衬底406上方的第一层内形成第一电极412和第二电极414。在704，在第一层上方形成电阻开关存储元件426和反熔丝元件422。电阻开关存储元件426包括金属氧化物层426并电接触第一电极412。金属氧化物层426具有第一厚度450和对应于第一厚度450的形成电压。反熔丝元件422包括介电层422并电接触第二电极414。介电层422具有小于第一厚度450的第二厚度424和小于形成电压的电介质击穿电压。在706，第三电极438和第四电极440形成在电阻开关存储元件426和反熔丝元件422上方的第二层内。第三电极438电接触电阻开关存储元件426以及第四电极440电接触反熔丝元件422。
[0064]图8示出图1中所示的存储器阵列100的一部分的实施例的透视图。以800示出存储器阵列，并且该存储器阵列包括行线802、804和806，以及包括列线808、810和812。电阻开关存储单元814对应于位于存储器阵列100内的区域106外面的单元102，并且反熔丝单元816对应于位于存储器阵列100内的区域106内的单元104。在图8中，反恪丝单元816位于区域818内，其中区域818对应于图1中的区域106。
[0065]在图4A-4C.图5和图6中所示的实施例分别是电阻开关存储单元402和反熔丝单元404、电阻开关存储单元502和反熔丝单元504、以及电阻开关存储单元602和反熔丝单元604的截面图。在图8中以800示出的实施例是以400、500和600示出的实施例的透视图。
[0066]在一个实施例中，为了说明的目的，电阻开关存储单元402、502和602对应于位于行线804和列线808的交叉点处的单元814，以及反恪丝单元404、504和604对应于位于行线804和列线810的交叉点处的单元816。
[0067]为了易于描述，使用例如“下面”、“以下”，“下部”，“上方”、“上部”等的空间相对术语来解释一个元件相对于第二个元件的定位。这些术语旨在除了包括不同于图中所描绘的那些取向的取向以外还包括器件的不同取向。另外，还使用例如“第一”、“第二”等的术语来描述各种元件、区域、区段等，并且这些术语也并不旨在是限制性的。在整个描述中，类似的术语指代类似的元件。
[0068]如本文使用的，术语“具有”、“包括”、“包含”、“含有”等是开放式术语，其表示所陈述的元件或者特征的存在，但并不排除附加的元件或者特征。冠词“一”、“一个”和“该”旨在包括复数以及单数，除非上下文另有清楚表示。
[0069]考虑到上面的变型和应用的范围，应当理解本发明不受限于前面的描述，也不受限于附图。代替地，本发明仅由下面的权利要求及它们的合法等效物限制。
【主权项】
1.一种存储器，包括: 形成在第一层内的第一电极和第二电极； 形成在第二层内的第三电极和第四电极； 电阻开关存储元件，其包括金属氧化物层并布置在所述第一电极和所述第三电极之间，所述金属氧化物层具有第一厚度和对应于所述第一厚度的形成电压；以及 反熔丝元件，其包括介电层并布置在所述第二电极和所述第四电极之间，所述介电层具有小于所述第一厚度的第二厚度和小于所述形成电压的电介质击穿电压。2.根据权利要求1所述的存储器，其中所述金属氧化物层和所述介电层由相同的金属氧化物材料形成。3.根据权利要求1所述的存储器，其中所述金属氧化物层和所述介电层具有相同的截面积。4.根据权利要求1所述的存储器，其中所述介电层包括两个或更多个介电层，其均具有电场击穿强度，所述电场击穿强度等于或小于所述电介质击穿电压除以所述第二厚度，并且其中所述两个或更多个介电层具有等于或小于所述第二厚度的组合厚度。5.根据权利要求1所述的存储器，其中所述金属氧化物层具有第一介电常数，其中所述介电层包括两个或更多个介电层，其均具有等于或大于所述第一介电常数的介电常数，以及其中所述两个或更多个介电层具有等于或小于所述第二厚度的组合厚度。6.根据权利要求1所述的存储器，其中所述金属氧化物层包括选自由下述构成的材料组的材料:Ni0、Hf02、Nb205、Ti0、Cr02、V02、Al203、Mg0以及这些材料的任何组合或衍生物。7.根据权利要求1所述的存储器，其中所述介电层包括选自由下述构成的材料组的材料:Si02、Si3N4, SiC、S1N以及这些材料的任何组合或衍生物。8.根据权利要求1所述的存储器，其中所述第二厚度等于或大于2nm。9.一种存储器阵列，包括: 第一导体的第一阵列； 第二导体的第二阵列； 多个电阻开关存储单元，其中所述多个电阻开关存储单元中的每一个电阻开关存储单元包括电阻开关存储器件并被耦合在所述第一导体之一和所述第二导体之一之间，其中所述电阻开关存储器件包括具有第一厚度和对应于所述第一厚度的形成电压的金属氧化物层；和 多个反熔丝单元，其中所述多个反熔丝单元的每一个反熔丝单元包括反熔丝器件并被耦合在所述第一导体之一和所述第二导体之一之间，其中所述反熔丝器件包括介电层，所述介电层具有小于所述第一厚度的第二厚度和小于所述形成电压的电介质击穿电压， 其中所述金属氧化物层和所述介电层形成在所述存储器阵列内的相同层内，以及其中所述多个电阻开关存储单元和所述多个反熔丝单元均在所述存储器阵列内具有相同的面积，所述面积由第一导体节距和第二导体节距限定。10.根据权利要求9所述的存储器阵列，其中所述金属氧化物层和所述介电层由相同的金属氧化物材料形成。11.根据权利要求9所述的存储器阵列，其中所述金属氧化物层和所述介电层具有相同的截面积。12.根据权利要求9所述的存储器阵列，其中所述介电层包括两个或更多个介电层，其均具有电场击穿强度，所述电场击穿强度等于或小于所述电介质击穿电压除以所述第二厚度，并且其中所述两个或更多个介电层具有等于或小于所述第二厚度的组合厚度。13.根据权利要求9所述的存储器阵列，其中所述金属氧化物层具有第一介电常数，其中所述介电层包括两个或更多个介电层，其均具有等于或大于所述第一介电常数的介电常数，以及其中所述两个或更多个介电层具有等于或小于所述第二厚度的组合厚度。14.根据权利要求9所述的存储器阵列，其中所述金属氧化物层包括选自由下述构成的材料组的材料:N1、HfO2, Nb2O5, T1、CrO2, V02、A1203、MgO以及这些材料的任何组合或衍生物。15.根据权利要求9所述的存储器阵列，其中所述介电层包括选自由下述构成的材料组的材料:Si02、Si3N4, SiC、S1N以及这些材料的任何组合或衍生物。16.根据权利要求9所述的存储器阵列，其中所述第二厚度等于或大于2nm。17.一种形成存储器的方法，包括: 在半导体衬底上方的第一层内形成第一电极和第二电极； 在所述第一层上方形成电阻开关存储元件和反熔丝元件，其中所述电阻开关存储元件包括金属氧化物层并电接触所述第一电极，其中所述金属氧化物层具有第一厚度和对应于所述第一厚度的形成电压，其中所述反熔丝元件包括介电层并电接触所述第二电极，以及其中所述介电层具有小于所述第一厚度的第二厚度和小于所述形成电压的电介质击穿电压；以及 在所述电阻开关存储元件和所述反熔丝元件上方的第二层内形成第三电极和第四电极，其中所述第三电极电接触所述电阻开关存储元件以及所述第四电极电接触所述反熔丝元件。18.根据权利要求17所述的方法，其中在所述第一层上方形成所述电阻开关存储元件和所述反熔丝元件包括由两个或更多个介电层形成所述介电层，所述两个或更多个介电层均具有电场击穿强度，所述电场击穿强度等于或小于所述电介质击穿电压除以所述第二厚度，并且其中所述两个或更多个介电层具有等于或小于所述第二厚度的组合厚度。19.根据权利要求17所述的方法，其中在所述第一层上方形成所述电阻开关存储元件和所述反恪丝元件包括: 在所述第一电极和所述第二电极上方形成具有所述第二厚度的第一金属氧化物层；以及 在所述第一电极上方形成第二金属氧化物层，其中所述第一金属氧化物层和所述第二金属氧化物层在所述第一电极上方具有等于所述第一厚度的组合厚度。20.根据权利要求17所述的方法，其中所述金属氧化物层包括选自由下述构成的材料组的材料:Ni0、Hf02、Nb205、Ti0、Cr02、V02、Al203、Mg0以及这些材料的任何组合或衍生物。21.根据权利要求17所述的方法，其中所述介电层包括选自由下述构成的材料组的材料:Si02、Si3N4, SiC、S1N以及这些材料的任何组合或衍生物。
【专利摘要】存储器包括形成在第一层内的第一电极和第二电极以及包括形成在第二层内的第三电极和第四电极。该存储器包括电阻开关存储元件和反熔丝元件。电阻开关存储元件包括金属氧化物层并被布置在第一电极和第三电极之间。金属氧化物层具有第一厚度和对应于第一厚度的形成电压。反熔丝元件包括介电层并被布置在第二电极和第四电极之间。介电层具有小于第一厚度的第二厚度和小于形成电压的电介质击穿电压。
【IPC分类】H01L45/00, H01L27/24
【公开号】CN104900805
【申请号】CN201510093717
【发明人】K.克诺布洛赫, R.施特伦茨
【申请人】英飞凌科技股份有限公司
【公开日】2015年9月9日
【申请日】2015年3月3日
【公告号】DE102015102767A1, US9147840, US20150249211
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