多功能字识别器元件的制作方法
多功能字识别器元件的制作方法
【专利说明】
[0001] 本申请是申请日为2010年1月15日、申请号为201010005532. 6、发明名称为"多 功能字识别器元件"的专利申请的分案申请。
技术领域
[0002] 本公开设及字识别器元件，具体来说设及多功能字识别器元件和包括该元件的测 试和测量仪器。
【背景技术】
[0003] 在测试和测量仪器中，可W使用某个字作为用于触发的条件。例如，可W在被测装 置的探测的数据总线上出现特定数字字时生成触发。为了生成此类触发，可W使用数字比 较器来检测何时两个数字字匹配。此类电路可W使用分立逻辑口来实现。例如，可W将输 入字与触发条件字按位异或非。对于每个结果输出，可W在第二个逻辑口中组合不理会位 (do-not-carebit)。可W在逻辑电路中将不理会位修改的结果输出组合在一起，W生成指 示输入字中是否出现触发条件字的信号。
[0004] 但是，上面的实现导致通过字识别器的至少S个口延迟。此外，数据总线、探头和 /或字识别器中的逻辑口中的延迟差（偏移（skew))可能在数据总线的多个位基本同时变 化时导致字的误识别。
【发明内容】
[0005] 一个实施例包括一种电路，其包括；负载；禪合到该负载并响应输入数据的第一 差分对（differentialpair);禪合到该负载并响应输入数据的第二差分对；禪合到第一 差分对和第二差分对并响应第一控制信号和第二控制信号的第=差分对；配置成拉禪合到 第一差分对和第二差分对的节点的偏置电路；W及禪合到第=差分对和偏置电路的电流 源。
[0006] 另一个实施例包括一种测试和测量仪器，其包括：配置成获取多个数据信号的获 取电路；多个字识别器元件，每个字识别器元件配置成将所述数据信号的对应一个与期望 数据位比较，并且每个字识别器元件具有小于或等于大约一个口延迟的延迟；将字识别器 元件的输出组合的逻辑电路；化及响应该逻辑电路的触发电路。
【附图说明】
[0007] 图1是根据一个实施例的多功能字识别器元件的框图。
[000引图2是具有可变延迟的图1的多功能字识别器元件的示例的示意图。
[0009] 图3是图2的多功能字识别器元件的偏置电路的示例的示意图。
[0010] 图4是根据一个实施例的具有可变延迟的多功能字识别器元件的示意图。
[0011] 图5是根据一个实施例的具有多功能字识别器的测试和测量仪器的框图。
【具体实施方式】
[0012] 图1是根据一个实施例的多功能字识别器元件的框图。字识别器元件10包括负 载12、第一差分对14、第二差分对16、第立差分对18、偏置电路20和电流源22。第一差分 对14和第二差分对16各自响应输入数据D。在此实施例中，第一差分对14和第二差分对 16还响应互补输入数据/D，但是第一差分对14和第二差分对16还能具有备选输入，例如 阔值，而非互补输入数据/D。而且，虽然图示了输入数据D和互补输入数据/D的特定连接， 但是第一差分对14和第二差分对16可W配置成根据逻辑电平、晶体管类型或诸如此类按 期望的来操作。
[0013] 第一差分对14和第二差分对16禪合到负载。差分对14和16的每个包括差分输 出。该些差分输出交叉禪合到负载12。
[0014] 第立差分对18也具有差分输出。第立差分对18的第一输出26禪合到第一差分 对14的公共节点。第二输出28禪合到第二差分对16的公共节点。第S差分对18响应第 一控制信号30和第二控制信号32。
[0015] 在一个实施例中，差分对14、16和18可W由完全相同的晶体管对来形成。在另一 个实施例中，正如下文进一步描述的，第一差分对14和第二差分对16可W由较高速的晶体 管来形成而第=差分对可W由较低速的晶体管来形成。
[0016] 差分对14、16和18可W由任何多种不同的晶体管来形成。例如，差分对14、16和 18各自能够是差分双极晶体管，W集电级作为输出、基极作为差分输入，而共同禪合的发射 极作为公共节点。
[0017] 负载12可W是任何多种不同的负载。例如，负载可W是一对电阻器、电流发射镜 或诸如此类。可W将可用作差分放大器的负载的任何类型的负载能用作负载12。
[0018] 偏置电路20可W配置成拉禪合到第一差分对14和第二差分对16的节点。该节 点可W是第一差分对14和第二差分对16之间公共的节点。正如下文将描述的，该节点可 W备选地是负载12的节点。
[0019] 电流源22禪合到第=差分对18和偏置电路20。电流源22可W采用多种方式来 实现。例如，电流源可W是禪合在节点34和电源端36之间的电阻器。在另一个实施例中， 电流源22可W是作为电流发射镜的部分的晶体管。无论其何种形式，都可W将来自电流源 22的电流引导到偏置电路20或差分对18。
[0020] 控制电路24可W禪合到第S差分对18。控制电路24配置成生成第一控制信号 30和第二控制信号32。控制电路24可W是任何多种不同的电路。例如，控制电路24可包 括例如可编程口阵列、处理器、分立逻辑或诸如此类的装置。
[0021] 在一个实施例中，第一控制信号30可W称为控制信号W。第二控制信号可W称为 控制信号V。控制信号W和V由等式（1)和（2)给出：
[0022] W=PT (1)
[0023] F=FI (2)
[0024] 此处，P是期望数据信号。例如，期望数据信号P可W是在匹配输入数据的情况下 能贡献于字的匹配的位。X是不理会信号（do-not-caresi即al)。因此，控制信号W可W 是不理会信号X的相反信号和期望数据信号P的逻辑与，而控制信号V可W是不理会信号 X的相反信号和期望数据信号P的相反信号的逻辑与。
[0025] 在一个实施例中，取决于控制信号W和V，可W将第=差分对18配置成使得流经 第=差分对18的电流可W交替地被引导到第一输出26或第二输出28。例如，假定不理会 信号X为低，则控制信号W和V分别遵循期望数据信号P W及期望数据信号P的相反信号。 结果，可W使用期望数据信号P将流经第=差分对18的电流引导到第一差分对14或第二 差分对16。
[0026] 偏置电路20可配置成使得如果使不理会信号X生效，则来自电流源22的电流被 引导到偏置电路20。因此，在不理会条件中，偏置电路20可W配置成将输出节点拉到特定 的状态。例如，偏置电路20可W将输出节点拉到指示没有失配的状态，使得当使不理会信 号X生效时，字识别器元件10的输出的任何后续使用将不否定匹配。但是，状态不需要是 匹配状态。状态可W是使得使用字识别器元件10的输出不影响后续结果的任何状态，而无 论是如何组合字识别器元件的输出。
[0027] 在一个实施例中，偏置电路20不需要直接响应不理会信号X。正如下文进一步描 述的，偏置电路20可W配置成通过其到其他电路（例如第=差分对18)的连接来间接响应 此类信号。
[002引图2是图1的多功能字识别器元件的一个示例的示意图。该字识别器是电路60， 包括第一晶体管Q1、第二晶体管Q2、第=晶体管Q3、第四晶体管Q4、第五晶体管Q5、第六晶 体管Q6和第走晶体管Q7。第一晶体管Q1禪合于第一节点N1与第二节点N2之间并响应数 据信号D。第二晶体管Q2禪合于第S节点N3与第二节点N2之间并响应相反数据信号/D。 第S晶体管Q3禪合于第S节点N3与第四节点M之间并响应数据信号D。第四晶体管Q4 禪合于第一节点N1与第四节点M之间并响应相反数据信号/D。第五晶体管Q5禪合于第 二节点N2与第五节点N5之间并响应第一控制信号W。第六晶体管Q6禪合于第四节点M 与第五节点N5之间并响应第二控制信号V。第走晶体管Q7禪合于第一节点N1、第五节点 N5和电压源VI之间。
[0029] 电阻器R1和R2禪合于节点N1和N3W及电源Vcc之间。电阻器R1和R2形成晶 体管对Q1和Q2W及晶体管对Q3和Q4形成的差分对的负载。
[0030] 在一个实施例中，第五、第六和第晶体管Q5-7的转换频率（transition hequency) (ft) 可W小于第一至第四晶体管Ql-4的ft。例如，第五、第六和第^；^晶体管Q5-7 的ft可W小于第一至第四晶体管Ql-4的转换频率的一半。在分立逻辑电路中，开关晶体管 必须具有最高ftW便提供最高速度。因为输入数据D能W高速开关，所W晶体管Q1-4能 具有较高的ft。但是，在操作中，如上所述，此处由控制信号W和V表示的期望数据可能变 化远不如输入数据D频繁。因此，晶体管Q5-7能具有较低的ft。实际上，晶体管Q5-7的ft 可W低于晶体管Q1-4的ft的1/10。
[0031] 在一个实施例中，电路60可W包括禪合于第五节点N5和电源端Vee之间的电阻 器R3。此处，电阻器R3可W起图1的电流源22的作用。即，可从隐经过电阻器R3的电流 提供到晶体管Q5和Q6形成的差分对W及提供到形成偏置电路20的部分的晶体管Q7。
[0032] 在图2中，偏置电路20包括电阻器R4、晶体管Q7和电压源VI。在一个实施例中， 电压源VI可选择成具有基本上介于表示控制信号W和V的逻辑电平的电压之间的输出电 压。例如，电压源VI可W配置成生成约为控制信号W和V的高逻辑电平和低逻辑电平之间 的半程的电压。
[0033] 因此，当使控制信号W和V之一在高状态中生效时，晶体管Q5和Q6中的对应晶体 管将导通，而另一个晶体管将断开。此外，当使控制信号W和V中的任一个在高状态中生效 时，该高状态高于电压源VI的电压。因此，晶体管Q7被断开。此外，如果如上所述，使不理 会信号X生效，则控制信号W和V会都处于低状态中。因此，晶体管Q7将导通，因为电压源 VI的电压将高于控制信号W和V。
[0034] 应该注意，在本实施例中，当使不理会信号X生效时，输出逻辑电平将不同。例如， 当使控制信号W或V生效时，它将高于电压源VI的电压。对应的电流将由于跨R3生成的 节点N5上的电压而流动。但是，当电压源VI的较低电平正在导致晶体管Q7导通时，将跨 电阻器R3在节点N5上生成更小的电压。因此，经过电阻器R3的电流将更小。因为节点N1 处的输出上的电压摆动取决于经过电阻器R3的电流，所W当使不理会信号X生效时和当未 使它生效时电压电平将是不同的。
[0035]电压电平中的该种差异能在其他字识别器元件的输出之间引入偏移和/或延迟。 例如，因更小量的 电流，开关会花费更长时间才发生。而且，如上所述，如果晶体管Q7具有 更低的ft，则开关会花费更长时间。结果，转换会在更晚的时间发生。而且，因为信号电平 较低，所W任何后续阶段将具有较低的驱动电平，从而潜在地引入进一步延迟。但是，虽然 可能引入此类延迟，但是因为它与生效的不理会信号X关联，因此影响可被忽略（如果并非 不存在）。
[0036]在一个实施例中，电阻器R4禪合于第走晶体管Q7和第一节点N1之间。电阻器R4 可选择成提供节点N1与晶体管Q7的加载的一定量的隔离。例如，电阻器R1和R2可W是 50欧姆的电阻器，其形成电路60的源阻抗的一部分。电阻器R4可选择成大于50欧姆。因 此，可W降低晶体管Q7的任何寄生效应。
[0037]在一个实施例中，可W将可变电容禪合于节点N1和N3之间。因此，能将可变延迟 引入节点N1与N3的开关时间中。在此实施例中，可变电容可W由禪合到节点N1和N3的 二极管D1和D2来形成。可W对二极管D1和D2的公共节点施加偏移控制电压，W使得二 极管D1和D2能作为变容二极管来操作。
[003引因此，在一个实施例中，可W在电路60中启用多种功能。首先，可W执行输入数据D与期望数据P的比较。其次，可W使用不理会信号X绕过或忽略该比较。第S，能控制节 点N1处的输出的偏移。注意，在此实施例中，在输入数据D与节点N1处的输出之间只有一 个开关晶体管对。因此，电路60的延迟基本上将等于单个口延迟。目P，W单个口延迟在单 个电路60中实现了上述功能。
[0039] 随着电路变得越来越集成化，更多的功能性被添加到单个集成电路中。但是，将电 路60添加到集成电路将引起整体重新设计的额外时间和成本。在一个实施例中，电路60 可W利用分立晶体管、电阻器和诸如此类来实现。因此，无需集成电路的重新设计。而且， 如上所述，可W实现附加的功能性。
[0040] 图3是图2的多功能字识别器元件的偏置电路的示例的示意图。偏置电路包括第 ^；：晶体管Q7, ^及电阻器R5和R6。电阻器R5和R6禪合于电源Vee和第二电源70之间。 因此，电阻器R5和R6形成电压源VI的输出。晶体管Q7响应电阻器R5与R6之间的电压。
[0041] 电阻器R5和R6根据一个实施例进一步强化字识别器元件的潜在简单性。例如， 电源VI可W利用两个分立电阻器R5和R6来实现。如上所述，电压源VI的电压可w是基 本上固定的电压。因此，无需允许电压根据某一控制信号或其他输入来改变的附加电路。
[0042] 虽然对电源给出了特定的指定，例如Vcc、Vee或诸如此类，但是可W将电源配置 成适于电路的晶体管、逻辑电平或诸如此类。
[0043] 图4是根据一个实施例的具有可变延迟的多功能字识别器元件的示意图。为了简 明，图1的字识别器的一些其他元件已被省略。在此实施例中，由晶体管Q8和Q9形成的串 联晶体管级（cascodetransistorstage) 82禪合于电阻器R1和R2形成的负载与节点N1 和N2处的第一差分对和第二差分对之间。可W对晶体管Q8和Q9施加偏移控制电压。因 此，晶体管Q8和Q9可W将可变电容引入电阻器R1和R2的负载，并允许控制延迟和/或偏 移，如上所述。在此实施例中，节点N6是串联晶体管级82与电阻器R1和R2的负载之间的 输出节点。偏置电路禪合到节点N6,W使它能够根据不理会信号X来拉节点N6,如上所述。
[0044] 图5是根据一个实施例的具有多功能字识别器的测试和测量仪器的框图。测试和 测量仪器90包括获取电路92、控制电路94、字识别器元件96、逻辑电路98和触发电路100。
[0045] 获取电路92配置成获取多个数据信号D。在此实施例中，有N个数据信号。获取 电路92可W包括任何多种不同的探头、缓冲器、比较器或诸如此类，其生成适于字识别器 的数据信号D。每个字识别器元件96配置成将数据信号D的对应一个与期望数据位进行比 较并且具有小于或等于约一个口延迟的延迟。每个期望数据位和对应不理会信号可W由控 制信号W和V来表示，如上所述。
[0046] 控制电路94配置成生成用于字识别器96的控制信号W和V。此处，控制信号W和 控制信号V各自有N个。在一个实施例中，控制电路94可W将期望数据位与不理会信号组 合W创建如上所述的控制信号W和V。每个字识别器元件96响应控制信号W中的对应一个 和控制信号V中的对应一个。
[0047] 逻辑电路98配置成将字识别器输出102组合W生成识别的字信号104。在一个实 施例中，逻辑电路98可W是多输入逻辑n，例如，或非n、与口或诸如此类，W将字识别器 输出102组合在一起。
[0048] 虽然上文描述了用于生成控制信号W和V的逻辑的示例，但是可W将此逻辑反转、 可W将字识别器元件96的输出反转或诸如此类。因此，逻辑电路98可W适合地配置成组 合从字识别器元件96输出的特定逻辑电平。
[0049] 触发电路100响应逻辑电路98。例如，触发电路100可W使用识别的字信号104 来触发获取。触发电路100可W是能作为测试和测量仪器90的触发系统的部分的任何多 种不同电路。
[0化0] 控制电路94还可W配置成生成多个偏移控制电压S。每个字识别器元件96可W 具有用于偏移控制电压S之一的对应输入。如上所述，字识别器元件94的延迟能响应对应 的偏移控制电压S。
[0化1] 虽然上文该些实施例是作为没有显式不理会信号X来描述的，但是可W施加不理 会信号X，例如将其施加到图1的偏置电路20。在一个实施例中，偏置电路20可W配置成 使得来自电流源22的电流响应不理会信号X从第=差分对18转移到偏置电路20。例如， 不理会信号X可W具有高于控制信号W和V中任何一个的高电平的生效电平。因此，无论 它们的状态，不理会输出将从字识别器元件输出。
[0化引而且，在该种配置中，控制信号W和V可W是期望数据P和相反的期望数据/P。即， 即使使用附加的不理会控制信号X，仍只需一个附加的控制信号，因为控制信号W和V将成 为彼此的相反信号。
[0053] 虽然描述了一些特定实施例，但是将认识到本发明的原理不限于那些实施例。在 不背离所附权利要求中陈述的本发明原理的前提下可W进行变化和修改。
【主权项】
1. 一种电路，包括： 负载； 第一差分对，耦合到所述负载并响应输入数据； 第二差分对，耦合到所述负载并响应所述输入数据； 第三差分对，耦合到所述第一差分对和所述第二差分对并响应第一控制信号和第二控 制信号； 偏置电路，配置成将耦合到所述第一差分对和所述第二差分对的节点拉到预定状态； 以及 电流源，耦合到所述第三差分对和所述偏置电路。2. 如权利要求1所述的电路，其中所述电流源包括耦合于电源节点与耦合到所述第三 差分对和所述偏置电路的节点之间的电阻器。3. 如权利要求1所述的电路，其中所述偏置电路包括： 电压源；以及 晶体管，耦合于所述电流源和耦合到所述第一差分对和所述第二差分对的节点之间； 其中所述晶体管响应所述电压源的电压。4. 如权利要求3所述的电路，其中所述偏置电路还包括耦合到电源和所述晶体管的电 阻器网络。5. 如权利要求3所述的电路，其中所述电压源配置成生成电平基本介于所述第一控制 信号的第一逻辑电平与所述第一控制信号的第二逻辑电平之间的电压。6. 如权利要求1所述的电路，还包括耦合到所述负载的可变电容器。7. 如权利要求6所述的电路，其中： 所述负载包括第一节点和第二节点； 所述可变电容器耦合于所述第一节点和所述第二节点之间；以及 所述第一差分对和所述第二差分对交叉耦合到所述第一节点和第二节点。8. 如权利要求1所述的电路，还包括： 串联晶体管级，耦合于所述负载与所述第一差分对和所述第二差分对之间；以及 可变电容，耦合于所述负载与所述串联晶体管级。9. 如权利要求1所述的电路，其中所述第一差分对和所述第二差分对均响应所述输入 数据的数据信号和互补数据信号。10. 如权利要求1所述的电路，还包括控制电路，配置成响应不理会信号和期望数据信 号来生成所述第一控制信号和所述第二控制信号。11. 如权利要求10所述的电路，其中所述控制电路配置成通过对所述不理会信号的相 反信号和所述期望数据信号执行逻辑与操作来生成所述第一控制信号。12. 如权利要求11所述的电路，其中所述控制电路配置成通过对所述不理会信号的相 反信号和所述期望数据信号的相反信号执行逻辑与操作来生成所述第二控制信号。13. -种电路，包括： 第一晶体管，耦合于第一节点与第二节点之间并响应数据信号； 第二晶体管，耦合于第三节点与所述第二节点之间并响应相反的数据信号； 第三晶体管，耦合于所述第三节点与第四节点之间并响应所述数据信号； 第四晶体管，耦合于所述第一节点与所述第四节点之间并响应所述相反的数据信号； 第五晶体管，耦合于所述第二节点与第五节点之间并响应第一控制信号； 第六晶体管，耦合于所述第四节点与所述第五节点之间并响应第二控制信号；以及 第七晶体管，耦合于所述第一节点、所述第五节点和电压源之间。14. 如权利要求13所述的电路，其中所述第五、第六和第七晶体管的转换频率小于所 述第一至第四晶体管的转换频率的一半。15. 如权利要求13所述的电路，还包括耦合于所述第七晶体管与所述第一节点之间的 电阻器。16. 如权利要求13所述的电路，还包括耦合于所述第五节点与电源端之间的电阻器。17. 如权利要求13所述的电路，还包括耦合于所述第一节点和所述第三节点之间的可 变电容器。
【专利摘要】本发明名称为“多功能字识别器元件”。一种电路包括：负载；耦合到负载并响应输入数据的第一差分对；耦合到负载并响应输入数据的第二差分对；耦合到第一差分对和第二差分对并响应第一控制信号和第二控制信号的第三差分对；配置成将耦合到第一差分对和第二差分对的节点拉到预定状态的偏置电路；以及耦合到第三差分对和偏置电路的电流源。
【IPC分类】H03K5/24, G01R13/02, G01R31/3177
【公开号】CN104901658
【申请号】CN201510258221
【发明人】J.F.斯图普斯, D.G.克尼林
【申请人】特克特朗尼克公司
【公开日】2015年9月9日
【申请日】2010年1月15日
【公告号】CN101841318A, CN101841318B, EP2211191A2, EP2211191A3, US8531209, US9172362, US20100182048, US20130278291
【专利说明】
[0001] 本申请是申请日为2010年1月15日、申请号为201010005532. 6、发明名称为"多 功能字识别器元件"的专利申请的分案申请。
技术领域
[0002] 本公开设及字识别器元件，具体来说设及多功能字识别器元件和包括该元件的测 试和测量仪器。
【背景技术】
[0003] 在测试和测量仪器中，可W使用某个字作为用于触发的条件。例如，可W在被测装 置的探测的数据总线上出现特定数字字时生成触发。为了生成此类触发，可W使用数字比 较器来检测何时两个数字字匹配。此类电路可W使用分立逻辑口来实现。例如，可W将输 入字与触发条件字按位异或非。对于每个结果输出，可W在第二个逻辑口中组合不理会位 (do-not-carebit)。可W在逻辑电路中将不理会位修改的结果输出组合在一起，W生成指 示输入字中是否出现触发条件字的信号。
[0004] 但是，上面的实现导致通过字识别器的至少S个口延迟。此外，数据总线、探头和 /或字识别器中的逻辑口中的延迟差（偏移（skew))可能在数据总线的多个位基本同时变 化时导致字的误识别。
【发明内容】
[0005] 一个实施例包括一种电路，其包括；负载；禪合到该负载并响应输入数据的第一 差分对（differentialpair);禪合到该负载并响应输入数据的第二差分对；禪合到第一 差分对和第二差分对并响应第一控制信号和第二控制信号的第=差分对；配置成拉禪合到 第一差分对和第二差分对的节点的偏置电路；W及禪合到第=差分对和偏置电路的电流 源。
[0006] 另一个实施例包括一种测试和测量仪器，其包括：配置成获取多个数据信号的获 取电路；多个字识别器元件，每个字识别器元件配置成将所述数据信号的对应一个与期望 数据位比较，并且每个字识别器元件具有小于或等于大约一个口延迟的延迟；将字识别器 元件的输出组合的逻辑电路；化及响应该逻辑电路的触发电路。
【附图说明】
[0007] 图1是根据一个实施例的多功能字识别器元件的框图。
[000引图2是具有可变延迟的图1的多功能字识别器元件的示例的示意图。
[0009] 图3是图2的多功能字识别器元件的偏置电路的示例的示意图。
[0010] 图4是根据一个实施例的具有可变延迟的多功能字识别器元件的示意图。
[0011] 图5是根据一个实施例的具有多功能字识别器的测试和测量仪器的框图。
【具体实施方式】
[0012] 图1是根据一个实施例的多功能字识别器元件的框图。字识别器元件10包括负 载12、第一差分对14、第二差分对16、第立差分对18、偏置电路20和电流源22。第一差分 对14和第二差分对16各自响应输入数据D。在此实施例中，第一差分对14和第二差分对 16还响应互补输入数据/D，但是第一差分对14和第二差分对16还能具有备选输入，例如 阔值，而非互补输入数据/D。而且，虽然图示了输入数据D和互补输入数据/D的特定连接， 但是第一差分对14和第二差分对16可W配置成根据逻辑电平、晶体管类型或诸如此类按 期望的来操作。
[0013] 第一差分对14和第二差分对16禪合到负载。差分对14和16的每个包括差分输 出。该些差分输出交叉禪合到负载12。
[0014] 第立差分对18也具有差分输出。第立差分对18的第一输出26禪合到第一差分 对14的公共节点。第二输出28禪合到第二差分对16的公共节点。第S差分对18响应第 一控制信号30和第二控制信号32。
[0015] 在一个实施例中，差分对14、16和18可W由完全相同的晶体管对来形成。在另一 个实施例中，正如下文进一步描述的，第一差分对14和第二差分对16可W由较高速的晶体 管来形成而第=差分对可W由较低速的晶体管来形成。
[0016] 差分对14、16和18可W由任何多种不同的晶体管来形成。例如，差分对14、16和 18各自能够是差分双极晶体管，W集电级作为输出、基极作为差分输入，而共同禪合的发射 极作为公共节点。
[0017] 负载12可W是任何多种不同的负载。例如，负载可W是一对电阻器、电流发射镜 或诸如此类。可W将可用作差分放大器的负载的任何类型的负载能用作负载12。
[0018] 偏置电路20可W配置成拉禪合到第一差分对14和第二差分对16的节点。该节 点可W是第一差分对14和第二差分对16之间公共的节点。正如下文将描述的，该节点可 W备选地是负载12的节点。
[0019] 电流源22禪合到第=差分对18和偏置电路20。电流源22可W采用多种方式来 实现。例如，电流源可W是禪合在节点34和电源端36之间的电阻器。在另一个实施例中， 电流源22可W是作为电流发射镜的部分的晶体管。无论其何种形式，都可W将来自电流源 22的电流引导到偏置电路20或差分对18。
[0020] 控制电路24可W禪合到第S差分对18。控制电路24配置成生成第一控制信号 30和第二控制信号32。控制电路24可W是任何多种不同的电路。例如，控制电路24可包 括例如可编程口阵列、处理器、分立逻辑或诸如此类的装置。
[0021] 在一个实施例中，第一控制信号30可W称为控制信号W。第二控制信号可W称为 控制信号V。控制信号W和V由等式（1)和（2)给出：
[0022] W=PT (1)
[0023] F=FI (2)
[0024] 此处，P是期望数据信号。例如，期望数据信号P可W是在匹配输入数据的情况下 能贡献于字的匹配的位。X是不理会信号（do-not-caresi即al)。因此，控制信号W可W 是不理会信号X的相反信号和期望数据信号P的逻辑与，而控制信号V可W是不理会信号 X的相反信号和期望数据信号P的相反信号的逻辑与。
[0025] 在一个实施例中，取决于控制信号W和V，可W将第=差分对18配置成使得流经 第=差分对18的电流可W交替地被引导到第一输出26或第二输出28。例如，假定不理会 信号X为低，则控制信号W和V分别遵循期望数据信号P W及期望数据信号P的相反信号。 结果，可W使用期望数据信号P将流经第=差分对18的电流引导到第一差分对14或第二 差分对16。
[0026] 偏置电路20可配置成使得如果使不理会信号X生效，则来自电流源22的电流被 引导到偏置电路20。因此，在不理会条件中，偏置电路20可W配置成将输出节点拉到特定 的状态。例如，偏置电路20可W将输出节点拉到指示没有失配的状态，使得当使不理会信 号X生效时，字识别器元件10的输出的任何后续使用将不否定匹配。但是，状态不需要是 匹配状态。状态可W是使得使用字识别器元件10的输出不影响后续结果的任何状态，而无 论是如何组合字识别器元件的输出。
[0027] 在一个实施例中，偏置电路20不需要直接响应不理会信号X。正如下文进一步描 述的，偏置电路20可W配置成通过其到其他电路（例如第=差分对18)的连接来间接响应 此类信号。
[002引图2是图1的多功能字识别器元件的一个示例的示意图。该字识别器是电路60， 包括第一晶体管Q1、第二晶体管Q2、第=晶体管Q3、第四晶体管Q4、第五晶体管Q5、第六晶 体管Q6和第走晶体管Q7。第一晶体管Q1禪合于第一节点N1与第二节点N2之间并响应数 据信号D。第二晶体管Q2禪合于第S节点N3与第二节点N2之间并响应相反数据信号/D。 第S晶体管Q3禪合于第S节点N3与第四节点M之间并响应数据信号D。第四晶体管Q4 禪合于第一节点N1与第四节点M之间并响应相反数据信号/D。第五晶体管Q5禪合于第 二节点N2与第五节点N5之间并响应第一控制信号W。第六晶体管Q6禪合于第四节点M 与第五节点N5之间并响应第二控制信号V。第走晶体管Q7禪合于第一节点N1、第五节点 N5和电压源VI之间。
[0029] 电阻器R1和R2禪合于节点N1和N3W及电源Vcc之间。电阻器R1和R2形成晶 体管对Q1和Q2W及晶体管对Q3和Q4形成的差分对的负载。
[0030] 在一个实施例中，第五、第六和第晶体管Q5-7的转换频率（transition hequency) (ft) 可W小于第一至第四晶体管Ql-4的ft。例如，第五、第六和第^；^晶体管Q5-7 的ft可W小于第一至第四晶体管Ql-4的转换频率的一半。在分立逻辑电路中，开关晶体管 必须具有最高ftW便提供最高速度。因为输入数据D能W高速开关，所W晶体管Q1-4能 具有较高的ft。但是，在操作中，如上所述，此处由控制信号W和V表示的期望数据可能变 化远不如输入数据D频繁。因此，晶体管Q5-7能具有较低的ft。实际上，晶体管Q5-7的ft 可W低于晶体管Q1-4的ft的1/10。
[0031] 在一个实施例中，电路60可W包括禪合于第五节点N5和电源端Vee之间的电阻 器R3。此处，电阻器R3可W起图1的电流源22的作用。即，可从隐经过电阻器R3的电流 提供到晶体管Q5和Q6形成的差分对W及提供到形成偏置电路20的部分的晶体管Q7。
[0032] 在图2中，偏置电路20包括电阻器R4、晶体管Q7和电压源VI。在一个实施例中， 电压源VI可选择成具有基本上介于表示控制信号W和V的逻辑电平的电压之间的输出电 压。例如，电压源VI可W配置成生成约为控制信号W和V的高逻辑电平和低逻辑电平之间 的半程的电压。
[0033] 因此，当使控制信号W和V之一在高状态中生效时，晶体管Q5和Q6中的对应晶体 管将导通，而另一个晶体管将断开。此外，当使控制信号W和V中的任一个在高状态中生效 时，该高状态高于电压源VI的电压。因此，晶体管Q7被断开。此外，如果如上所述，使不理 会信号X生效，则控制信号W和V会都处于低状态中。因此，晶体管Q7将导通，因为电压源 VI的电压将高于控制信号W和V。
[0034] 应该注意，在本实施例中，当使不理会信号X生效时，输出逻辑电平将不同。例如， 当使控制信号W或V生效时，它将高于电压源VI的电压。对应的电流将由于跨R3生成的 节点N5上的电压而流动。但是，当电压源VI的较低电平正在导致晶体管Q7导通时，将跨 电阻器R3在节点N5上生成更小的电压。因此，经过电阻器R3的电流将更小。因为节点N1 处的输出上的电压摆动取决于经过电阻器R3的电流，所W当使不理会信号X生效时和当未 使它生效时电压电平将是不同的。
[0035]电压电平中的该种差异能在其他字识别器元件的输出之间引入偏移和/或延迟。 例如，因更小量的 电流，开关会花费更长时间才发生。而且，如上所述，如果晶体管Q7具有 更低的ft，则开关会花费更长时间。结果，转换会在更晚的时间发生。而且，因为信号电平 较低，所W任何后续阶段将具有较低的驱动电平，从而潜在地引入进一步延迟。但是，虽然 可能引入此类延迟，但是因为它与生效的不理会信号X关联，因此影响可被忽略（如果并非 不存在）。
[0036]在一个实施例中，电阻器R4禪合于第走晶体管Q7和第一节点N1之间。电阻器R4 可选择成提供节点N1与晶体管Q7的加载的一定量的隔离。例如，电阻器R1和R2可W是 50欧姆的电阻器，其形成电路60的源阻抗的一部分。电阻器R4可选择成大于50欧姆。因 此，可W降低晶体管Q7的任何寄生效应。
[0037]在一个实施例中，可W将可变电容禪合于节点N1和N3之间。因此，能将可变延迟 引入节点N1与N3的开关时间中。在此实施例中，可变电容可W由禪合到节点N1和N3的 二极管D1和D2来形成。可W对二极管D1和D2的公共节点施加偏移控制电压，W使得二 极管D1和D2能作为变容二极管来操作。
[003引因此，在一个实施例中，可W在电路60中启用多种功能。首先，可W执行输入数据D与期望数据P的比较。其次，可W使用不理会信号X绕过或忽略该比较。第S，能控制节 点N1处的输出的偏移。注意，在此实施例中，在输入数据D与节点N1处的输出之间只有一 个开关晶体管对。因此，电路60的延迟基本上将等于单个口延迟。目P，W单个口延迟在单 个电路60中实现了上述功能。
[0039] 随着电路变得越来越集成化，更多的功能性被添加到单个集成电路中。但是，将电 路60添加到集成电路将引起整体重新设计的额外时间和成本。在一个实施例中，电路60 可W利用分立晶体管、电阻器和诸如此类来实现。因此，无需集成电路的重新设计。而且， 如上所述，可W实现附加的功能性。
[0040] 图3是图2的多功能字识别器元件的偏置电路的示例的示意图。偏置电路包括第 ^；：晶体管Q7, ^及电阻器R5和R6。电阻器R5和R6禪合于电源Vee和第二电源70之间。 因此，电阻器R5和R6形成电压源VI的输出。晶体管Q7响应电阻器R5与R6之间的电压。
[0041] 电阻器R5和R6根据一个实施例进一步强化字识别器元件的潜在简单性。例如， 电源VI可W利用两个分立电阻器R5和R6来实现。如上所述，电压源VI的电压可w是基 本上固定的电压。因此，无需允许电压根据某一控制信号或其他输入来改变的附加电路。
[0042] 虽然对电源给出了特定的指定，例如Vcc、Vee或诸如此类，但是可W将电源配置 成适于电路的晶体管、逻辑电平或诸如此类。
[0043] 图4是根据一个实施例的具有可变延迟的多功能字识别器元件的示意图。为了简 明，图1的字识别器的一些其他元件已被省略。在此实施例中，由晶体管Q8和Q9形成的串 联晶体管级（cascodetransistorstage) 82禪合于电阻器R1和R2形成的负载与节点N1 和N2处的第一差分对和第二差分对之间。可W对晶体管Q8和Q9施加偏移控制电压。因 此，晶体管Q8和Q9可W将可变电容引入电阻器R1和R2的负载，并允许控制延迟和/或偏 移，如上所述。在此实施例中，节点N6是串联晶体管级82与电阻器R1和R2的负载之间的 输出节点。偏置电路禪合到节点N6,W使它能够根据不理会信号X来拉节点N6,如上所述。
[0044] 图5是根据一个实施例的具有多功能字识别器的测试和测量仪器的框图。测试和 测量仪器90包括获取电路92、控制电路94、字识别器元件96、逻辑电路98和触发电路100。
[0045] 获取电路92配置成获取多个数据信号D。在此实施例中，有N个数据信号。获取 电路92可W包括任何多种不同的探头、缓冲器、比较器或诸如此类，其生成适于字识别器 的数据信号D。每个字识别器元件96配置成将数据信号D的对应一个与期望数据位进行比 较并且具有小于或等于约一个口延迟的延迟。每个期望数据位和对应不理会信号可W由控 制信号W和V来表示，如上所述。
[0046] 控制电路94配置成生成用于字识别器96的控制信号W和V。此处，控制信号W和 控制信号V各自有N个。在一个实施例中，控制电路94可W将期望数据位与不理会信号组 合W创建如上所述的控制信号W和V。每个字识别器元件96响应控制信号W中的对应一个 和控制信号V中的对应一个。
[0047] 逻辑电路98配置成将字识别器输出102组合W生成识别的字信号104。在一个实 施例中，逻辑电路98可W是多输入逻辑n，例如，或非n、与口或诸如此类，W将字识别器 输出102组合在一起。
[0048] 虽然上文描述了用于生成控制信号W和V的逻辑的示例，但是可W将此逻辑反转、 可W将字识别器元件96的输出反转或诸如此类。因此，逻辑电路98可W适合地配置成组 合从字识别器元件96输出的特定逻辑电平。
[0049] 触发电路100响应逻辑电路98。例如，触发电路100可W使用识别的字信号104 来触发获取。触发电路100可W是能作为测试和测量仪器90的触发系统的部分的任何多 种不同电路。
[0化0] 控制电路94还可W配置成生成多个偏移控制电压S。每个字识别器元件96可W 具有用于偏移控制电压S之一的对应输入。如上所述，字识别器元件94的延迟能响应对应 的偏移控制电压S。
[0化1] 虽然上文该些实施例是作为没有显式不理会信号X来描述的，但是可W施加不理 会信号X，例如将其施加到图1的偏置电路20。在一个实施例中，偏置电路20可W配置成 使得来自电流源22的电流响应不理会信号X从第=差分对18转移到偏置电路20。例如， 不理会信号X可W具有高于控制信号W和V中任何一个的高电平的生效电平。因此，无论 它们的状态，不理会输出将从字识别器元件输出。
[0化引而且，在该种配置中，控制信号W和V可W是期望数据P和相反的期望数据/P。即， 即使使用附加的不理会控制信号X，仍只需一个附加的控制信号，因为控制信号W和V将成 为彼此的相反信号。
[0053] 虽然描述了一些特定实施例，但是将认识到本发明的原理不限于那些实施例。在 不背离所附权利要求中陈述的本发明原理的前提下可W进行变化和修改。
【主权项】
1. 一种电路，包括： 负载； 第一差分对，耦合到所述负载并响应输入数据； 第二差分对，耦合到所述负载并响应所述输入数据； 第三差分对，耦合到所述第一差分对和所述第二差分对并响应第一控制信号和第二控 制信号； 偏置电路，配置成将耦合到所述第一差分对和所述第二差分对的节点拉到预定状态； 以及 电流源，耦合到所述第三差分对和所述偏置电路。2. 如权利要求1所述的电路，其中所述电流源包括耦合于电源节点与耦合到所述第三 差分对和所述偏置电路的节点之间的电阻器。3. 如权利要求1所述的电路，其中所述偏置电路包括： 电压源；以及 晶体管，耦合于所述电流源和耦合到所述第一差分对和所述第二差分对的节点之间； 其中所述晶体管响应所述电压源的电压。4. 如权利要求3所述的电路，其中所述偏置电路还包括耦合到电源和所述晶体管的电 阻器网络。5. 如权利要求3所述的电路，其中所述电压源配置成生成电平基本介于所述第一控制 信号的第一逻辑电平与所述第一控制信号的第二逻辑电平之间的电压。6. 如权利要求1所述的电路，还包括耦合到所述负载的可变电容器。7. 如权利要求6所述的电路，其中： 所述负载包括第一节点和第二节点； 所述可变电容器耦合于所述第一节点和所述第二节点之间；以及 所述第一差分对和所述第二差分对交叉耦合到所述第一节点和第二节点。8. 如权利要求1所述的电路，还包括： 串联晶体管级，耦合于所述负载与所述第一差分对和所述第二差分对之间；以及 可变电容，耦合于所述负载与所述串联晶体管级。9. 如权利要求1所述的电路，其中所述第一差分对和所述第二差分对均响应所述输入 数据的数据信号和互补数据信号。10. 如权利要求1所述的电路，还包括控制电路，配置成响应不理会信号和期望数据信 号来生成所述第一控制信号和所述第二控制信号。11. 如权利要求10所述的电路，其中所述控制电路配置成通过对所述不理会信号的相 反信号和所述期望数据信号执行逻辑与操作来生成所述第一控制信号。12. 如权利要求11所述的电路，其中所述控制电路配置成通过对所述不理会信号的相 反信号和所述期望数据信号的相反信号执行逻辑与操作来生成所述第二控制信号。13. -种电路，包括： 第一晶体管，耦合于第一节点与第二节点之间并响应数据信号； 第二晶体管，耦合于第三节点与所述第二节点之间并响应相反的数据信号； 第三晶体管，耦合于所述第三节点与第四节点之间并响应所述数据信号； 第四晶体管，耦合于所述第一节点与所述第四节点之间并响应所述相反的数据信号； 第五晶体管，耦合于所述第二节点与第五节点之间并响应第一控制信号； 第六晶体管，耦合于所述第四节点与所述第五节点之间并响应第二控制信号；以及 第七晶体管，耦合于所述第一节点、所述第五节点和电压源之间。14. 如权利要求13所述的电路，其中所述第五、第六和第七晶体管的转换频率小于所 述第一至第四晶体管的转换频率的一半。15. 如权利要求13所述的电路，还包括耦合于所述第七晶体管与所述第一节点之间的 电阻器。16. 如权利要求13所述的电路，还包括耦合于所述第五节点与电源端之间的电阻器。17. 如权利要求13所述的电路，还包括耦合于所述第一节点和所述第三节点之间的可 变电容器。
【专利摘要】本发明名称为“多功能字识别器元件”。一种电路包括：负载；耦合到负载并响应输入数据的第一差分对；耦合到负载并响应输入数据的第二差分对；耦合到第一差分对和第二差分对并响应第一控制信号和第二控制信号的第三差分对；配置成将耦合到第一差分对和第二差分对的节点拉到预定状态的偏置电路；以及耦合到第三差分对和偏置电路的电流源。
【IPC分类】H03K5/24, G01R13/02, G01R31/3177
【公开号】CN104901658
【申请号】CN201510258221
【发明人】J.F.斯图普斯, D.G.克尼林
【申请人】特克特朗尼克公司
【公开日】2015年9月9日
【申请日】2010年1月15日
【公告号】CN101841318A, CN101841318B, EP2211191A2, EP2211191A3, US8531209, US9172362, US20100182048, US20130278291
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