借助于mosfet执行信号驱动的装置和集成电路的制作方法
借助于mosfet执行信号驱动的装置和集成电路的制作方法
【专利说明】
【技术领域】
[0001]本发明涉及集成电路(Integrated Circuits，IC)的性能控制，例如，半导体芯片的多个输入/输出(I/O)端的I/O信号控制以及这些I/O端和一些其内部端的谐振控制，更特别地，涉及借助于MOSFET执行信号驱动的装置和集成电路。
【【背景技术】】
[0002]根据现有技术，现有的用于控制存储器的存储器控制电路可包括一组端子，例如，一些存储器输入/输出(I/o)端，其中存储器I/O端可用于在现有的存储器控制电路和以上提及的存储器之间发送或接收存储器I/o信号。更具体地，现有的存储器控制电路可包括驱动单元，用于通过一个存储器I/o端输出输出信号。然而，由于驱动单元的现有设计所导致的问题可在一些情况中出现。例如，根据现有技术实施的驱动单元的操作可以受到驱动单元中的某些部件的特性所牵制。因此，要求一种全新的架构用于改进IC的性能。
【
【发明内容】
】
[0003]有鉴于此，本发明特提供以下技术方案:
[0004]本发明提供一种借助于MOSFET执行信号驱动的装置。装置包含PM0SFET，耦合于预定电压电平和一端子之间，用于选择性地驱动信号，其中信号通过端子；NM0SFET，耦合于预定电压电平和端子之间，用于选择性地驱动信号；以及另一 NM0SFET，耦合于另一预定电压电平和端子之间，用于选择性地驱动信号；其中PM0SFET、NM0SFET以及另一 NM0SFET不同时驱动信号。
[0005]本发明还提供一种集成电路，包含两个导线，用于分别导通预定电压电平和另一预定电压电平；功能模块，耦合于两个导线，用于执行集成电路的多个功能，其中两个导线中的至少一个导线为功能模块提供电力；以及至少一个阻抗部件，耦合于两个导线之间，其中至少一个阻抗的至少一个部分用于为集成电路执行谐振抑制。
[0006]本发明通过以上方案，可以有效地进行谐振抑制。
【【附图说明】】
[0007]图1是根据本发明的实施例的借助于金属氧化物半导体场效应晶体管(MOSFET)执行信号驱动的装置的示意图。
[0008]图2是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置的示意图。
[0009]图3是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置的示意图。
[0010]图4是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置的示意图。
[0011]图5是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置的示意图。
[0012]图6是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置的示意图。
[0013]图7是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置的示意图。
[0014]图8是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置的示意图。
[0015]图9是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置的示意图。
[0016]图10是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置的示意图。
[0017]图11是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置的示意图。
[0018]图12是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置的示意图。
[0019]图13是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置的示意图。
[0020]图14是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置的示意图。
[0021]图15是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置的示意图，其中此装置包含集成电路(1C)。
[0022]图16是根据本发明的实施例的能够执行谐振抑制的装置的示意图，其中此装置包含1C。
[0023]图17图示了根据本发明的实施例的系统的频域阻抗的曲线。
【【具体实施方式】】
[0024]遍及整篇描述和下文的权利要求的某些术语用于指代特定部件。如本领域的技术人员意识到的，制造商可用不同的名称指代部件。此文档不打算区别名称相同但功能不同的部件。在下文的描述和权利要求中，术语“包括”和“包含”用于开放样式，且因此应该解释为意思是“包含，但不限于”。而且，术语“耦合”意于表示间接或直接电连接。因此，如果一个装置耦合到另一装置，那个连接可以通过直接电连接，或通过经由其它装置和连接的间接电连接。
[0025]图1是根据本发明的实施例的借助于金属氧化物半导体场效应晶体管(MOSFET)执行信号驱动的装置100的示意图。例如，端子!?可以是一组存储器输入/输出(I/O)端中的一个，其中装置100可以位于具有此组存储器I/O端的存储器控制电路中。此仅仅是用于说明性的目的，且并非作为本发明的限制。在一些示例中，端子Tra可以是一个另一类型I/o端，其中装置100可位于一个另一类型的电路中。
[0026]如图1 所示，装置 100 包含 P 型 MOSFET (PMOSFET) PPU (PMOS pull up)，耦合于预定电压电平A和端子(例如，端子Tiq)之间，以及还包括N型MOSFET(NMOSFET)NPU(NM0S pullup)，耦合于预定电压电平A和端子(例如，端子Tiq)之间。PMOSFET PTO用于选择性地驱动信号，其中前述信号通过端子(例如，端子Tm)。此外，NMOSFET NPU用于选择性地驱动前述信号。此外，装置100还包括另一 NMOSFET NPD(NMOS pull down)，耦合于另一预定电压电平B和端子(例如，端子Tiq)之间，其中另一 NMOSFET NB)用于选择性地驱动以上提及的信号。请注意，PMOSFET PPU,NMOSFET NPU以及另一 NMOSFET NPD不同时驱动信号。例如，在端子(例如，端子Tm)是以上提及的此组存储器1/0端中的一个的情况中，通过端子(例如，端子1?)的信号可以是一组存储器1/0信号中的一个。此仅仅是用于说明性的目的，且并非作为本发明的限制。
[0027]根据本实施例，PMOSFET PPU、NMOSFET NPU以及另一 NMOSFET NPD中的任何M0SFET，例如，每个PMOSFET PPU、NMOSFET NPU以及另一 NMOSFET NPD可选择性地驱动信号，以具有多个逻辑状态中的一个。例如，PMOSFET PPU和NMOSFET NPU用于选择性地驱动信号，以对应于多个逻辑状态的至少一个逻辑状态(例如，一个或多个逻辑状态)，以及另一NMOSFET M3D用于选择性地驱动信号，以对应于多个逻辑状态的另一逻辑状态，其中多个逻辑状态中的任何两个逻辑状态不同时存在。
[0028]在实践中，PMOSFET PI3U用于选择性地驱动信号，以具有与预定电压电平A关联的电压电平，例如，略低于预定电压电平A的电压电平，且NMOSFET NPU用于选择性地驱动前述信号，以具有与预定电压电平A关联的另一电压电平，例如，略低于预定电压电平A的另一电压电平，其中另一NMOSFET NB)用于选择性地驱动前述信号，以具有与另一预定电压电平B关联的电压电平，例如，略高于另一预定电压电平B的电压电平。更具体地，与预定电压电平A关联的电压电平中的任何两个电压电平、与预定电压电平A关联的其它的电压电平以及与另一预定电压电平B关联的电压电平不同于彼此。此仅仅是用于说明性的目的，且并非作为本发明的限制。
[0029]为了更好地理解，接地电压电平GND可以作为另一预定电压电平B的示例，且高于接地电压电平GND的预定电压电平VDD作为预定电压电平A的示例。基于显示于图1中的架构，PMOSFET PI3U的栅极控制信号IN_PPU可选择性地导通PMOSFET PPU，NMOSFET NPU的栅极控制信号IN_NPU可选择性地导通NMOSFET NPU,以及另一 NMOSFET NPD的栅极控制信号IN_NPD可选择性地导通另一 NMOSFET NPD，其中这些栅极控制信号IN_PPU、IN_NPU以及 IN_NPD 不同时导通 PMOSFET PPU、NMOSFET NPU 以及另一 NMOSFET NPD。例如，PMOSFETPPU的栅极控制信号IN_PPU可选择性地导通PMOSFET PPU,以驱动信号具有与预定电压电平A关联的电压电平，例如，略低于预定电压电平A的电压电平(例如，略低于预定电压电平VDD的电压电平)，且更具体地将信号拉高到与预定电压电平A关联的电压电平。在另一示例中，NMOSFET NPU的栅极控制信号IN_NPU可选择性地导通NMOSFET NPU,以驱动信号具有与预定电压电平A关联的其它的电压电平，例如，略低于预定电压电平A的其它的电压电平(例如，略低于预定电压电平VDD的电压电平)，且更具体地将信号拉高到与预定电压电平A关联的其它的电压电平。在另一示例中，另一 NMOSFET NPD的栅极控制信号IN_NPD可选择性地导通另一 NMOSFET NPD,以驱动信号具有与另一预定电压电平B关联的电压电平，例如，略高于另一预定电压电平B的电压电平(例如，略高于接地电压电平GND的电压电平)，且更具体地将信号拉低到与另一预定电压电平B关联的电压电平。
[0030]由于显示于图1中的架构可应用于各种类型的应用，PMOSFET PPU和NMOSFET NPU可选择性地驱动信号以对应于前述多个逻辑状态的至少一个逻辑状态(例如，一个或多个逻辑状态)，其中与预定电压电平A关联的电压电平和与预定电压电平A关联的其它的电压电平一般不同于彼此。例如，在与预定电压电平A关联的电压电平和与预定电压电平A关联的其它的电压电平表示多个逻辑状态中相同的逻辑状态的情况中，PMOSFET PPU和NMOSFETNPU可用于选择性地驱动信号以对应于多个逻辑状态中的单个逻辑状态，例如，前述相同的逻辑状态。此仅仅是用于说明性的目的，且并非作为本发明的限制。在一些示例中，在与预定电压电平A关联的电压电平和与预定电压电平A关联的其它的电压电平分别表示多个逻辑状态中的不同逻辑状态的情况中，PMOSFET PPU和NMOSFET NPU可用于选择性地驱动信号，以对应于多个逻辑状态中的两个逻辑状态。S卩，PMOSFET PTO可选择性地驱动信号，以对应于以上提及的两个逻辑状态中的一个逻辑状态，且NMOSFET NPU可选择性地驱动信号以对应于以上提及的两个逻辑状态中的另一逻辑状态。
[0031]根据一些本发明的实施例，装置100还可包含至少一个切换单元(例如，一个或多个切换单元，例如一个或多个M0SFET)，耦合于预定电压电平A和端子(例如，端子Tm)之间，其中前述至少一个切换单元可用于选择性地使能驱动路径，驱动路径通过PMOSFET PPU和NMOSFET NPU中的M0SFET。例如，这些实施例的一个的装置100可包括切换单元(未示出于图1)，耦合 于预定电压电平A和端子(例如，端子Tm)之间，其中此切换单元用于选择性地使能驱动路径，驱动路径通过PMOSFET PPU,且此切换单元和PMOSFET PPU电串联连接。在另一示例中，这些实施例的另一个的装置100可包括切换单元(未示出于图1)，耦合于预定电压电平A和端子(例如，端子Tm)之间，其中此切换单元用于选择性地使能驱动路径，驱动路径通过NMOSFET NPU，且此切换单元和NMOSFET NPU串联电连接。此仅仅是用于说明性的目的，且并非作为本发明的限制。
[0032]根据一些本发明的实施例，装置100还可包含至少一个电阻器(例如，一个或多个电阻器)，耦合于预定电压电平A和端子(例如，端子Tra)之间，其中前述至少一个电阻器可用于选择性地调整驱动路径上的电流以及可用于在端子(例如，端子Tra)选择性地调整电压电平，其中驱动路径通过PMOSFET PPU和NMOSFET NPU中的M0SFET，例如，以上实施例中的PMOSFET PPU和NMOSFET NPU中的前述M0SFET。例如，这些实施例中的一个的装置100可包括电阻器(未示出于图1)，耦合于预定电压电平A和端子(例如，端子Tm)之间，其中此电阻器用于选择性地调整驱动路径上的电流以及可用于在端子(例如，端子Tra)选择性地调整电压电平，其中驱动路径通过PMOSFET PPU，且此电阻器和PMOSFET PPU串联电连接。在另一示例中，这些实施例中的另一个的装置100可包括电阻器(未示出于图1)，耦合于预定电压电平A和端子(例如，端子Tm)之间，其中此电阻器用于选择性地调整驱动路径上的电流以及可用于在端子(例如，端子Tra)选择性地调整电压电平，其中驱动路径通过NMOSFET NPU，且此电阻器和NMOSFET NPU串联电连接。此仅仅是用于说明性的目的，且并非作为本发明的限制。
[0033]根据一些本发明的实施例，装置100还可包含至少一个阻抗部件(例如，一个或多个阻抗部件)，耦合于预定电压电平A和另一预定电压电平B之间，其中前述至少一个阻抗部件可用于调整在端子(例如，端子Tra)看到的频率响应，且更特别地可用于调整在端子(例如，端子Tm)看到的阻抗。在实践中，前述至少一个阻抗部件可包括电容器。例如，在这些实施例中的一个或多个实施例的装置100中，前述至少一个阻抗部件还可包含电阻器，其中此电阻器和电容器串联电连接，且此电阻器可用于执行谐振抑制。此仅仅是用于说明性的目的，且并非作为本发明的限制。在一些示例中，这些实施例中的一个或多个其它实施例的装置100还可包含切换单元(未示出于图1)，耦合于预定电压电平A和端子(例如，端子Tra)之间，其中此切换单元可用于选择性地使能驱动路径，驱动路径通过PMOSFET和NMOSFET中的M0SFET，例如，以上实施例中的PMOSFET PPU和NMOSFET NPU中的M0SFET。典型地，此切换单元和前述MOSFET串联电连接，且此切换单元和电容器串联电连接。更特别地，此切换单元可以是M0SFET，且可用于作为电阻器，例如，前述至少一个阻抗部件中的电阻器，且可用于执行谐振抑制，其中此MOSFET可具有阻抗特性，例如，前述至少一个阻抗部件中的前述电阻器的阻抗特性。
[0034]根据一些本发明的实施例，装置100还可包含预驱动器(未示出于图1)，耦合到PMOSFET PPU,NMOSFET NPU以及另一 NMOSFET NPD。此外，预驱动器可用于根据预驱动器的多个输入信号，生成多个控制信号。例如，多个控制信号可包括PMOSFET PI3U的栅极控制信号IN_PPU、NMOSFET NPU的栅极控制信号IN_NPU以及另一 NMOSFET NPD的栅极控制信号IN_NPD，其中PMOSFET PPU,NMOSFET NPU以及另一 NMOSFET NI3D的栅极控制信号(即，栅极控制信号IN_PPU、IN_NPU以及IN_NPD)不同时导通PMOSFET PPU、NMOSFET NPU以及另一NMOSFET NPD0此仅仅是用于说明性的目的，且并非作为本发明的限制。
[0035]根据本发明的一些实施例，装置100可包括集成电路(IC)(未示出于图1)，且IC可包括两个导线，用于分别导通预定电压电平A和另一预定电压电平B，其中前述至少一个阻抗部件耦合于两个导线之间。此外，在这些实施例中的装置100中，IC还可包含1/0模块(未示出于图1)，耦合于两个导线之间，其中1/0模块可包括显示于图1中的PMOSFET PPU、NMOSFET NPU以及另一 NMOSFET NPD，且更特别地，可包括显示于图1中的架构。此仅仅是用于说明性的目的，且并非作为本发明的限制。
[0036]根据一些本发明的实施例，以上提及的IC的架构可以修改。更特别地，这些实施例中的IC可包括两个导线，例如，以上提及的那两个导线，且还可包含功能模块和至少一个阻抗部件(例如，以上提及的那个阻抗部件)，其中功能模块耦合于两个导线之间，且前述至少一个阻抗部件耦合于两个导线之间。例如，两个导线可用于分别导通预定电压电平A(例如，以上提及的预定电压电平VDD)和另一预定电压电平B(例如，以上提及的接地电压电平GND)。此外，功能模块可用于执行这些实施例中的IC的多个功能，其中两个导线中的至少一个导线为功能模块提供电力。此外，这些实施例的架构中的前述至少一个阻抗的至少一个部分(例如，部分或所有)可用于为这些实施例的IC执行谐振抑制。此仅仅是用于说明性的目的，且并非作为本发明的限制。
[0037]图2是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置200的示意图。例如，端子Tm可以是一组存储器1/0端(例如，以上提及的那些)中的一个，其中装置200可位于具有此组存储器1/0端的存储器控制电路中。此仅仅是用于说明性的目的，且并非作为本发明的限制。在一些示例中，端子Tra可以是另一类型的1/0端中的一个，其中装置200可位于另一类型电路中。
[0038]如图2所示，装置200可包括前述PMOSFET PPU和前述NMOSFET NPU,耦合于预定电压电平A和端子(例如，端子Tiq)之间，且还可包含前述匪OSFET NPD，耦合于另一预定电压电平B和端子(例如，端子Tm)之间。与显示于图1中的架构相比，装置200可包括多个电阻器RPU_P和RPU_N，其可作为前述至少一个电阻器的示例。例如，电阻器RPU_P耦合于预定电压电平A和端子(例如，端子Tra)之间，且用于选择性地调整驱动路径上的电流，驱动路径通过PMOSFET PI3U且用于在端子(例如，端子Tiq)选择性地调整电压电平，且电阻器RPU_P和PMOSFET PI3U串联电连接。在另一示例中，电阻器RPU_N耦合于预定电压电平A和端子(例如，端子Tm)之间，且用于选择性地调整驱动路径上的电流，驱动路径通过NMOSFET NPU且用于在端子(例如，端子Tiq)选择性地调整电压电平，且电阻器RPU_N*NMOSFET NPU串联电连接。为了简洁，本实施例的类似描述此处不详细重复。
[0039]图3是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置300的示意图。例如，端子Tm可以是一组存储器1/0端(例如，以上提及的那些)中的一个，其中装置300可位于具有此组存储器1/0端的存储器控制电路中。此仅仅是用于说明性的目的，且并非作为本发明的限制。在一些示例中，端子Tra可以是另一类型的1/0端中的一个，其中装置300可位于另一类型电路中。
[0040]如图3所示，装置300可包括前述PMOSFET PPU和前述NMOSFET NPU,耦合于预定电压电平A和端子(例如，端子Tiq)，且还可包含前述NMOSFET NPD，耦合于另一预定电压电平B和端子(例如，端子Tm)之间。与显示于图1中的架构相比，装置300可包括多个切换单元，例如，由栅极控制信号ENB_PPU控制的MOSFET ( S卩，图3的右上角所示的M0SFET)以及由栅极控制信号ENB_NPU控制的MOSFET ( S卩，图3的左上角所示的M0SFET)，其可为前述至少一个切换单元的示例。举例而言，多个切换单元中的一个切换单元，例如，由栅极控制信号ENB_PPU控制的MOSFET ( S卩，图3的右上角所示的M0SFET)，耦合于预定电压电平A和端子(例如，端子Tiq)之间，且用于选择性地使能驱动路径，驱动路径通过PMOSFET PPU，且此切换单元和PMOSFET PI3U串联电连接。在另一示例中，多个切换单元中的另一切换单元，例如，由栅极控制信号ENB_NPU控制的MOSFET ( S卩，图3的左上角所示的M0SFET)，耦合于预定电压电平A和端子(例如，端子Tm)之间，且用于选择性地使能驱动路径，驱动路径通过NMOSFET NPU，且此切换单元和NMOSFET NPU串联电连接。为了简洁，本实施例的类似描述此处不详细重复。
[0041]图4是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置400的示意图。例如，端子Tm可以是一组存储器I/O端(例如，以上提及的那些)中的一个，其中装置400可位于具有此组存储器I/O端的存储器控制电路中。此仅仅是用于说明性的目的，且并非作为本发明的限制。在一些示例中，端子Tra可以是另一类型的I/O端中的一个，其中装置400可位于另一类型电路中。
[0042]如图4所示，装置400可包括前述PMOSFET PPU和前述NMOSFET NPU,耦合于预定电压电平A和端子(例如，端子Tiq)之间，且还可包含前述匪OSFET NPD，耦合于另一预定电压电平B和端子(例如，端子Tm)之间。此外，装置400还可包含以上提及的多个电阻器RPU_P* RPU_N。与显示于图2中的架构相比，装置400可包括多个切换单元，例如，由栅极控制信号ENB_PPU控制的MOSFET ( S卩，图4中右上角所示的M0SFET)以及由栅极控制信号ENB_NPU控制的M0SFET( g卩，图4中左上角所示的M0SFET)，其可作为前述至少一个切换单元的示例。举例而言，多个切换单元中的一个切换单元，例如，由栅极控制信号ENB_PPU控制的MOSFET ( S卩，图4中右上角所示的M0SFET)，耦合于预定电压电平A和端子(例如，端子Tiq)之间，且用于选择性地使能驱动路径，驱动路径通过PMOSFET PPU，且此切换单元和PMOSFET PI3U电连接的串联。在另一示例中，多个切换单元中的另一切换单元，例如，由栅极控制信号ENB_NPU控制的MOSFET ( S卩，图4中左上角所示的M0SFET)，耦合于预定电压电平A和端子(例如，端子Tm)之间，且用于选择性地使能驱动路径，驱动路径通过NMOSFETNPU，且此切换单元和NMOSFET NPU电连接的串联。为了简洁，本实施例的类似描述此处不详细重复。
[0043]图5是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置500的示意图。例如，端子Tm可以是一组存储器1/0端(例如，以上提及的那些)中的一个，其中装置500可位于具有此组存储器1/0端的存储器控制电路中。此仅仅是 用于说明性的目的，且并非作为本发明的限制。在一些示例中，端子Tra可以是另一类型的1/0端中的一个，其中装置500可位于另一类型电路中。
[0044]如图5所示，装置500可包括前述PMOSFET PPU和前述NMOSFET NPU,耦合于预定电压电平A和端子(例如，端子Tiq)之间，且还可包含前述NMOSFET NPD，耦合于另一预定电压电平B和端子(例如，端子Tm)之间。与显示于图1中的架构相比，装置500可包括预驱动器510，分别通过栅极控制信号D_PPU、D_NPU和D_NPD耦合到PMOSFET PPU,NMOSFET NPU和另一 NMOSFET NPDo请注意，预驱动器510可作为显示于图1中的实施例和显示于图2中的实施例描述的一些实施例的前述预驱动器的示例，前述栅极控制信号IN_PPU、IN_NPU和IN_NPD分别由栅极控制信号D_PPU、D_NPU和D_NPD替换，其中本实施例的预驱动器510用于根据预驱动器510的多个输入信号生成多个控制信号，例如，栅极控制信号D_PPU、D_NPU*D_NPD。例如，本实施例的预驱动器510的多个输入信号可包括显示于图1中的实施例的栅极控制信号IN_PPU、IN_NPU和IN_NPD，其中栅极控制信号D_PPU、D_NPU和D_NPD可分别对应于本实施例的信号IN_PPU、IN_NPU和IN_NPD。更特别地，栅极控制信号D_PPU、D_NPU和D_NPD的逻辑状态可分别对应于显示于图5中的架构中的信号IN_PPU、IN_NPU和IN_NPD的逻辑状态。为了简洁，本实施例的类似描述此处不详细重复。
[0045]图6是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置600的示意图。例如，端子Tm可以是一组存储器I/O端(例如，以上提及的那些)中的一个，其中装置600可位于具有此组存储器I/O端的存储器控制电路中。此仅仅是用于说明性的目的，且并非作为本发明的限制。在一些示例中，端子Tra可以是另一类型的I/O端中的一个，其中装置600可位于另一类型电路中。
[0046]如图6所示，装置600可包括前述PMOSFET PPU和前述NMOSFET NPU,耦合于预定电压电平A和端子(例如，端子Tiq)之间，且还可包含前述NMOSFET NPD，耦合于另一预定电压电平B和端子(例如，端子Tiq)之间，且还可包含多个以上提及的电阻器RPU_P*RPU_No与显示于图2中的架构相比，装置600可包括预驱动器610，分别通过栅极控制信号0_PPU、D_NPU 和 D_NPD 耦合到 PMOSFET PPU、NMOSFET NPU 和另一 NMOSFET NPD。请注意，预驱动器610可作为显示于图1中的实施例和显示于图2中的实施例描述的一些实施例的前述预驱动器的示例，前述栅极控制信号IN_PPU、IN_NPU和IN_NPD分别由栅极控制信号D_PPU、D_NPU和D_NPD替代，其中本实施例的预驱动器610用于根据预驱动器610的多个输入信号生成多个控制信号，例如，栅极控制信号D_PPU、D_NPU和D_NPD。例如，本实施例的预驱动器610的多个输入信号可包括显示于图1中的实施例的栅极控制信号IN_PPU、IN_NPU和IN_NPD，其中栅极控制信号D_PPU、D_NPU和D_NPD可分别对应于本实施例中的信号IN_PPU、IN_NPU和IN_NPD。更特别地，栅极控制信号D_PPU、D_NPU和D_NPD的逻辑状态可分别对应于显示于图6的架构中的信号IN_PPU、IN_NPU和IN_NPD的逻辑状态。为了简洁，本实施例的类似描述此处不详细重复。
[0047]图7是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置700的示意图。例如，端子Tm可以是一组存储器1/0端(例如，以上提及的那些)中的一个，其中装置700可位于具有此组存储器1/0端的存储器控制电路中。此仅仅是用于说明性的目的，且并非作为本发明的限制。在一些示例中，端子Tra可以是另一类型的1/0端中的一个，其中装置700可位于另一类型电路中。
[0048]如图7所示，装置700可包括前述PMOSFET PPU和前述NMOSFET NPU,耦合于预定电压电平A和端子(例如，端子Tiq)之间，且还可包含前述匪OSFET NPD，耦合于另一预定电压电平B和端子(例如，端子Tra)之间，且还可包含多个在图3中示出的实施例中提及的切换单元，例如，由栅极控制信号ENB_PPU控制的MOSFET ( S卩，图3的右上角所示的M0SFET)以及由栅极控制信号ENB_NPU控制的MOSFET (即，图3的左上角所示的M0SFET)。与显示于图3中的架构相比，装置700可包括预驱动器710，分别通过栅极控制信号D_PPU、D_NPU和D_NH)耦合到PMOSFET PPU,NMOSFET NPU和另一 NMOSFET NPD0请注意，预驱动器710可作为显示于图1中的实施例和显示于图2中的实施例描述的一些实施例的前述预驱动器的示例，分别由栅极控制信号D_PPU、D_NPU和D_NPD替代的前述栅极控制信号IN_PPU、IN_NPU和IN_NPD，其中本实施例的预驱动器710用于根据预驱动器710的多个输入信号生成多个控制信号，例如，栅极控制信号ENB_PPU、D_PPU、ENB_NPU、D_NPU和D_NPD。例如，本实施例的预驱动器710的多个输入信号可包括显示于图1中的实施例的栅极控制信号IN_PPU、IN_NPU和IN_NPD，且还可包含分别等效于显示于图3中的实施例的栅极控制信号ENB_PPU和ENB_NPU的控制信号EN_PPU和EN_NPU，其中显示于图7中的架构中的栅极控制信号ENB_PPU、D_PPU、ENB_NPU、D_NPU 和 D_NPD 可分别对应于本实施例的信号 EN_PPU、IN_PPU、EN_NPU、IN_NPU 和 IN_NPD。更特别地，这些栅极控制信号 ENB_PPU、D_PPU、ENB_NPU、D_NPU 和D_NPD的逻辑状态可分别对应于显示于图7中的架构中的信号EN_PPU、IN_PPU、EN_NPU、IN_NPU和IN_NPD的逻辑状态。为了简洁，本实施例的类似描述此处不详细重复。
[0049]图8是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置800的示意图。例如，端子Tm可以是一组存储器I/O端(例如，以上提及的那些)中的一个，其中装置800可位于具有此组存储器I/O端的存储器控制电路中。此仅仅是用于说明性的目的，且并非作为本发明的限制。在一些示例中，端子Tra可以是另一类型的I/O端中的一个，其中装置800可位于另一类型电路中。
[0050]如图8所示，装置800可包括前述PMOSFET PPU和前述NMOSFET NPU,耦合于预定电压电平A和端子(例如，端子Tiq)之间，且还可包含前述NMOSFET NPD，耦合于另一预定电压电平B和端子(例如，端子Tiq)之间，且还可包含以上提及的多个电阻器RPU_P*RPU_N以及还包含在示出于图4的实施例中提及的多个切换单元，例如，由栅极控制信号ENB_PPU控制的MOSFET ( S卩，图4的右上角所示的M0SFET)以及由栅极控制信号ENB_NPU控制的MOSFET (即，图4左上角所示的M0SFET)。与显示于图4中的架构相比，装置800可包括预驱动器810，分别通过栅极控制信号D_PPU、D_NPU和D_NPD耦合到PMOSFET PPU,NMOSFET NPU以及NMOSFET NPDo请注意，预驱动器810可作为显示于图1中的实施例和显示于图2中的实施例描述的一些实施例的前述预驱动器的示例，分别由栅极控制信号D_PPU、D_NPU和D_NPD替代的前述栅极控制信号IN_PPU、IN_NPU和IN_NPD，其中本实施例的预驱动器810用于根据预驱动器810的多个输入信号生成多个控制信号，例如，栅极控制信号ENB_PPU、D_PPU、ENB_NPU、D_NPU*D_NPD。例如，本实施例的预驱动器810的多个输入信号可包括显示于图1中的实施例的栅极控制信号IN_PPU、IN_NPU和IN_NPD，且还可包含分别等效于显示于图4中的实施例的栅极控制信号ENB_PPU和ENB_NPU的控制信号EN_PPU和EN_NPU，其中显示于图8中的架构中的栅极控制信号ENB_PPU、D_PPU、ENB_NPU、D_NPU和D_NPD可分别对应于本实施例的信号EN_PPU、IN_PPU、EN_NPU、IN_NPU和IN_NPD。更特别地，这些栅极控制信号ENB_PPU、D_PPU、ENB_NPU、D_NPU和D_NPD的逻辑状态可分别对应于显示于图8中的架构中的信号EN_PPU、IN_PPU、EN_NPU、IN_NPU和IN_NPD。为了简洁，本实施例的类似描述此处不详细重复。
[0051]图9是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置900的示意图。例如，端子Tm可以是一组存储器1/0端(例如，以上提及的那些)中的一个，其中装置900可位于具有此组存储器I/O端的存储器控制电路中。此仅仅是用于说明性的目的，且并非作为本发明的限制。在一些示例中，端子Tra可以是另一类型的I/O端中的一个，其中装置900可位于另一类型电路中。
[0052]如图9所示，装置900可包括前述PMOSFET PPU和前述NMOSFET NPU,耦合于预定电压电平A和端子(例如，端子Tiq)之间，且还可包含前述匪OSFET NPD，耦合于另一预定电压电平B和端子(例如，端子Tm)之间。与显示于图1中的架构相比，装置900还可包含电阻器910(为了简洁，在图9中标示为“R”)和电容器920(为了简洁，在图9中标示为“C”)，耦合于预定电压电平A和端子(例如，端子Tm)之间。请注意，电阻器910和电容器920可作为显示于图1中的实施例和显示于图2中的实施例描述的一些实施例的前述至少一个阻抗部件的示例。在实践中，装置900可使用电阻器910以增强显示于图9中的架构的电阻-电感-电容(R-L-C)特性。为了简洁，本实施例的类似描述此处不详细重复。
[0053]图10是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置1000的示意图。例如，端子Tm可以是一组存储器I/O端(例如，以上提及的那些)中的一个，其中装置1000可位于具有此组存储器I/O端的存储器控制电路中。此仅仅是用于说明性的目的，且并非作为本发明的限制。在一些示例中，端子Tm可以是另一类型的I/O端中的一个，其中装置1000可位于另一类型电路中。
[0054]如图10所示，装置1000可包括前述PMOSFET PPU和前述NMOSFET NPU,耦合于预定电压电平A和端子(例如，端子Tiq)之间，且还可包含前述NMOSFET NPD，耦合于另一预定电压电平B和端子(例如，端子Tiq)之间，且还可包含以上提及的多个电阻器RPU_P*RPU_No与显示于图2中的架构相比，装置1000还可包含电阻器1010(为了简洁，在图10中标示为“R”)和电容器1020(为了简洁，在图10中标示 为“C”)，耦合于预定电压电平A和端子(例如，端子Tiq)之间。请注意，电阻器1010和电容器1020可作为显示于图1中的实施例和显示于图2中的实施例描述的一些实施例的前述至少一个阻抗部件的示例。在实践中，装置1000可使用电阻器1010以增强显示于图10中的架构中的R-L-C特性。为了简洁，本实施例的类似描述此处不详细重复。
[0055]图11是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置1100的示意图。例如，端子Tm可以是一组存储器I/O端(例如，以上提及的那些)中的一个，其中装置1100可位于具有此组存储器I/O端的存储器控制电路中。此仅仅是用于说明性的目的，且并非作为本发明的限制。在一些示例中，端子Tm可以是另一类型的I/O端中的一个，其中装置1100可位于另一类型电路中。
[0056]如图11所示，装置1100可包括前述PMOSFET PPU和前述NMOSFET NPU，耦合于预定电压电平A和端子(例如，端子Tiq)之间，且还可包含前述NMOSFET NPD，耦合于另一预定电压电平B和端子(例如，端子Tra)之间，且还可包含在图3中示出的实施例中提及的多个切换单元，例如，由栅极控制信号ENB_PPU控制的MOSFET ( S卩，图3的右上角所示的M0SFET)以及由栅极控制信号ENB_NPU控制的MOSFET (即，图3的左上角所示的M0SFET)。与显示于图3中的架构相比，装置1100还可包含电阻器1110(为了简洁，在图11中标示为“R”)和电容器1120(为了简洁，在图11中标示为“C”)，耦合于预定电压电平A和端子(例如，端子Tiq)之间。请注意，电阻器1110和电容器1120可作为显示于图1中的实施例和显示于图2中的实施例描述的一些实施例的前述至少一个阻抗部件的示例。在实践中，装置1100可使用电阻器1110以增强显示于图11中的架构中的R-L-C特性。为了简洁，本实施例的类似描述此处不详细重复。
[0057]图12是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置1200的示意图。例如，端子Tm可以是一组存储器I/O端(例如，以上提及的那些)中的一个，其中装置1200可位于具有此组存储器I/O端的存储器控制电路中。此仅仅是用于说明性的目的，且并非作为本发明的限制。在一些示例中，端子Tm可以是另一类型的I/O端中的一个，其中装置1200可位于另一类型电路中。
[0058]如图12所示，装置1200可包括前述PMOSFET PPU和前述NMOSFET NPU,耦合于预定电压电平A和端子(例如，端子Tiq)之间，且还可包含前述NMOSFET NPD，耦合于另一预定电压电平B和端子(例如，端子Tiq)之间，且还可包含以上提及的多个电阻器RPU_P*RPU_N，以及还包含在图4中示出的实施例中提及的多个切换单元，例如，由栅极控制信号ENB_PPU控制的MOSFET ( S卩，图4的右上角所示的M0SFET)以及由栅极控制信号ENB_NPU控制的MOSFET (即，图4左上角所示的M0SFET)。与显示于图4中的架构相比，装置1200还可包含电阻器1210(为了简洁，在图12中标示为“R”)和电容器1220(为了简洁，在图12中标示为“C”)，耦合于预定电压电平A和端子(例如，端子Tra)之间。请注意，电阻器1210和电容器1220可作为显示于图1中的实施例和显示于图2中的实施例描述的一些实施例的前述至少一个阻抗部件的示例。在实践中，装置1200可使用电阻器1210以增强显示于图12中的架构的R-L-C特性。为了简洁，本实施例的类似描述此处不详细重复。
[0059]图13是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置1300的示意图。例如，端子Tm可以是一组存储器I/O端(例如，以上提及的那些)中的一个，其中装置1300可位于具有此组存储器I/O端的存储器控制电路中。此仅仅是用于说明性的目的，且并非作为本发明的限制。在一些示例中，端子Tm可以是另一类型的I/O端中的一个，其中装置1300可位于另一类型电路中。
[0060]如图13所示，装置1300可包括前述PMOSFET PPU和前述NMOSFET NPU,耦合于预定电压电平A和端子(例如，端子Tiq)之间，且还可包含前述NMOSFET NPD，耦合于另一预定电压电平B和端子(例如，端子Tra)之间，且还可包含在图3示出的实施例中提及的多个切换单元，例如，由栅极控制信号ENB_PPU控制的MOSFET ( S卩，图3的右上角所示的M0SFET)以及由栅极控制信号ENB_NPU控制的MOSFET (即，图3的左上角所示的M0SFET)。与显示于图3中的架构相比，装置1300还可包含多个电容器1310和1320(为了简洁，在图13中分别标示为“C”)，耦合于另一预定电压电平B和端子(例如，端子Tm)之间。请注意，多个电容器1310和1320可作为显示于图1中的实施例和显示于图2中的实施例描述的一些实施例的前述至少一个阻抗部件的示例。此外，本实施例的多个切换单元中的任何切换单元可作为用于作为显示于图1中的实施例和显示于图2中的实施例描述的一些实施例的电阻器的切换单元的示例。在实践中，装置1300可使用本实施例的多个切换单元以增强显示于图13中的架构的R-L-C特性。为了简洁，本实施例的类似描述此处不详细重复。
[0061]图14是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置1400的示意图。例如，端子Tm可以是一组存储器I/O端(例如，以上提及的那些)中的一个，其中装置1400可位于具有此组存储器I/O端的存储器控制电路中。此仅仅是用于说明性的目的，且并非作为本发明的限制。在一些示例中，端子Tm可以是另一类型的I/O端中的一个，其中装置1400可位于另一类型电路中。
[0062]如图14所示，装置1400可包括前述PMOSFET PPU和前述NMOSFET NPU,耦合于预定电压电平A和端子(例如，端子Tiq)之间，且还可包含前述NMOSFET NPD，耦合于另一预定电压电平B和端子(例如，端子Tiq)之间，且还可包含多个以上提及的电阻器RPU_P*RPU_N，以及还包含在图4中示出的实施例中提及的多个切换单元，例如，由栅极控制信号ENB_PPU控制的MOSFET ( S卩，图4的右上角所示的M0SFET)以及由栅极控制信号ENB_NPU控制的MOSFET (即，图4左上角所示的M0SFET)。与显示于图4中的架构相比，装置1400还可包含多个电容器1410和1420(为了简洁，在图14中分别标示为“C”)，耦合于另一预定电压电平B和端子(例如，端子Tiq)之间。请注意，多个电容器1410和1420可作为显示于图1中的实施例和显示于图2中的实施例描述的一些实施例的前述至少一个阻抗部件的示例。此外，本实施例的多个切换单元中的任何切换单元可作为用于作为显示于图1中的实施例和显示于图2中的实施例描述的一些实施例的电阻器的切换单元的示例。在实践中，装置1400可使用本实施例的多个切换单元以增强显示于图14中的架构的R-L-C特性。为了简洁，本实施例的类似描述此处不详细重复。
[0063]图15是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置1500的示意图，其中此装置1500可包括IC 1510。根据本实施例，IC 1510可包括I/O模块1512 (为了简洁，在图15中标示为“10”，可作为显示于图1中的实施例和显示于图2中的实施例描述的一些实施例的前述I/O模块的示例，且还可包含电阻器1514(为了简洁，在图15中标示为“R”)和电容器1516(为了简洁，在图15中标示为“C”)，其可作为那些实施例中前述至少一个阻抗部件的示例。例如，I/O模块1512可包括显示于图1中的M0SFET(例如，PMOSFET PPU, NMOSFET NPU 和另一 NMOSFET NPD)的多个副本(copy)以及对应端{TIQ}，且更特别地，可包括分别显示于图1、图2、图3、图4、图5、图6、图7和图8中的任何架构的至少一个副本(例如，一个或多个副本)。例如，对应端{Τια}中的端子可以是一组存储器I/O端中的一个，例如，以上提及的1/0端中的一个，其中1/0模块1512可包括具有此组存储器1/0端的存储器控制电路。此仅仅是用于说明性的目的，且并非作为本发明的限制。在一些示例中，对应端IT1J中的端子可以是另一类型的1/0端的一个，其中1/0模块1512可包括另一类型的电路。
[0064]例如，IC 1510可以是芯片上系统(S0C或SoC)架构中的的半导体芯片，且因此，为了更好地理解，IC 1510可以标示为“S0C”，且IC 1510的内部电连接(例如，在本实施例中用于分别导通预定电压电平A和另一预定电压电平B的前述两个导线，以及一些1/0模块1512、电阻器1514、电容器1516和两个导线之间的电连接)可以用SOC金属图示。此仅仅是用于说明性的目的，且并非作为本发明的限制。在一些示例中，IC 1510可以是一个另一类型架构中的芯片。如图15所示，装置1500可包括封装件1500P，用于封装IC 1510，其中封装件1500P可包括耦合到IC 1510的多个端1520A、1520B和1530。更特别地，端1530可以耦合到IC 1510的对应端{TIQ}。为了更好地理解，以球状矩形阵列(Ball Grid Array,BGA)技术实施的封装件可作为封装件1500P的示例，且因此，例如，端1520A、1520B和1530可用IC 1510之间的球和电连接来图示，且端1520A、1520B和1530可以用封装件迹线来图示。此仅仅是用于说明性的目的，且并非作为本发明的限制。在一些示例中，封装件1500P可以用另一类型的技术来实施，例如，四方扁平封装件(Quad Flat Package, QFP)技术、双列直插封装件(Dual In-line Package，DIP)技术、引脚网格阵列(Pin Grid Array，PGA)技术等。
[0065]在实践中，封装件1500P可以安装于以上提及的电子装置的印刷电路板(PCB)上。例如，PCB可包括多个PCB迹线(trace)，其中多个PCB迹线中的PCB迹线可用于传导预定电压电平VDD(例如，以上提及的预定电压电平VDD)到封装件1500P的端1520A，以及多个PCB迹线中的另一 PCB迹线可用于导通接地电压电平GND(例如，以上提及的接地电压电平GND)到封装件1500P的端1520B。其结果是，本实施例的预定电压电平A可等效于预定电压电平VDD，以及本实施例的另一预定电压电平B可等效于接地电压电平GND。此外，PCB还可包含电容器1540(为了简洁，在图15中标示为“C”)，耦合于本实施例的预定电压电平VDD和接地电压电平GND之间。此仅仅是用于说明性的目的，且并非作为本发明的限制。根据一些本发明的实施例，不必要实施电容器1540。为了简洁，本实施例的类似描述此处不详细重复。
[0066]图16是根据本发明的实施例的能够执行谐振抑制的装置1600的示意图，其中此装置16 00包含IC 1610。根据本实施例，IC 1610可包括功能模块1612 (为了简洁，在图16中标示为“功能”)，且可作为显示于图1中的实施例和显示于图2中的实施例描述的一些实施例的前述功能模块的示例，且还可包含电阻器1614(为了简洁，在图16中标示为“R”)和电容器1616(为了简洁，在图16中标示为“C”)，其可作为那些实施例的前述至少一个阻抗部件的示例。
[0067]例如，IC 1610可以是芯片上系统(SOC或SoC)架构中的的半导体芯片，因此，为了更好地理解，IC 1610可标示为“S0C”，且IC 1610的内部电连接(例如，在本实施例中用于分别导通预定电压电平A和另一预定电压电平B的前述两个导线，以及一些功能模块1612、电阻器1614、电容器1616和两个导线之间的电连接)可以用SOC金属图示。此仅仅是用于说明性的目的，且并非作为本发明的限制。在一些示例中，IC 1610可以是一个另一类型架构中的芯片。如图16所示，装置1600可包括封装件1600P，用于封装IC 1610，其中封装件1600P可包括耦合到IC 1610的多个端1620A和1620B。为了更好地理解，例如，以BGA技术实施的封装件可作为封装件1600P的示例，且因此，端1620A和1620B可用IC 1610之间的球和电连接来图示，端1620A以及1620B可以用封装件迹线来图示。此仅仅是用于说明性的目的，且并非作为本发明的限制。在一些示例中，封装件1600P可以用另一类型技术来实施，例如，QFP技术、DIP技术、PGA技术等。
[0068]在实践中，封装件1600P可以安装于以上提及的电子装置的印刷电路板(PCB)上。例如，PCB可包括多个PCB迹线，其中多个PCB迹线中的PCB迹线可用于导通预定电压电平VDD (例如，以上提及的)到封装件1600P的端1620A，以及多个PCB迹线中的另一 PCB迹线可用于导通接地电压电平GND(例如，以上提及的)到封装件1600P的端1620B。其结果是，本实施例的预定电压电平A可等效于预定电压电平VDD，以及本实施例的另一预定电压电平B可等效于接地电压电平GND。此外，PCB还可包含电容器1640(为了简洁，在图16中标示为“C”)，耦合于本实施的预定电压电平VDD和接地电压电平GND之间。此仅仅是用于说明性的目的，且并非作为本发明的限制。根据一些本发明的实施例，不必要实施电容器1640。为了简洁，本实施例的类似描述此处不详细重复。
[0069]图17图示了根据本发明的实施例的系统的频域阻抗的曲线，其中系统的阻抗Z可随着频率f的函数Z(f)来变化。例如，在图17显示的两个曲线中，用非虚线描绘的曲线可表示本实施例的系统的阻抗Z，以及用虚线描绘的曲线可表示现有技术中现有系统的阻抗Zo此仅仅是用于说明性的目的，且并非作为本发明的限制。
[0070]根据本实施例，系统可包括分别显示于图9、图10、图11、图12、图13、图14、图15和图16中的任何架构。更特别地，系统的阻抗Z可以是在系统的节点看到的阻抗。例如，此节点可表示显示于图1中的实施例的前述端子，例如，分别显示于图9、图10、图11、图12、图13和图14中的任何架构中的端子TM。在另一示例中，此节点可表示显示于图1中的实施例的前述端子，例如，显示于图15的架构中的任何对应端{Τια}。在另一示例中，此节点可表示显示于图16的架构中的IC 1610中的节点(例如，IC 1610的内部端)。请注意，无论系统是否包含分别显示于图9、图10、图11、图12、图13、图14、图15和图16中的架构，本实施例的系统能够执行谐振抑制。其结果是，本实施例的系统的曲线中的峰值可低于现有技术的现有系统的曲线中的峰值。为了简洁，本实施例的类似描述此处不详细重复。
[0071 ] 根据一些本发明的实施例，在IC中解耦合电容器可以用长通道MOSFET来实施。在新的IC实施的制程的解耦合电容的质量因素可变得更好，因为在新制程中相对于以前的制程的解耦合电容器的改变引起的谐振问题可发生，并降低电子装置的性能。因此，根据分别显示于图9、图10、图11、图12、图13、图14、图15和图16中的任何实施例，通过实施1C，谐振问题可以解决，且电子装置的性能可以保证。
[0072]本领域技术人员将轻易地看出在保留本发明的教导时，可以对装置和方法作出许多修改和替换。因此，以上揭露应该解释为仅仅由所附的权利要求的范围和界限来限制。
【主权项】
1.一种借助于MOSFET执行信号驱动的装置，其特征在于，所述装置包含: PM0SFET，耦合于预定电压电平和一端子之间，用于选择性地驱动信号，其中所述信号通过所述端子； NM0SFET，耦合于所述预定电压电平和所述端子之间，用于选择性地驱动所述信号；以及 另一 NM0SFET，耦合于另一预定电压电平和所述端子之间，用于选择性地驱动所述信号; 其中所述PM0SFET、所述NM0SFET以及所述另一 NM0SFET不同时驱动所述信号。2.如权利要求1所述的借助于MOSFET执行信号驱动的装置，其特征在于，所述PM0SFET、所述NM0SFET和所述另一 NM0SFET中的任何MOSFET选择性地驱动所述信号以具有多个逻辑状态的一个。3.如权利要求2所述的借助于MOSFET执行信号驱动的装置，其特征在于，所述PM0SFET和所述NM0SFET用于选择性地驱动所述信号，以对应于所述多个逻辑状态的至少一个逻辑状态；且所述另一 NM0SFET用于选择性地驱动所述信号，以对应于所述多个逻辑状态的另一逻辑状态。4.如权利要求3所述的借助于MOSFET执行信号驱动的装置，其特征在于，所述多个逻辑状态中的任何两个逻辑状态不同时存在。5.如权利要求1所述的借助于MOSFET执行信号驱动的装置，其特征在于，所述PM0SFET用于选择性地驱动所述信号，以具有与所述预定电压电平关联的电压电平；所述NM0SFET用于选择性地驱动所述信号，以具有与所述预定电压电平关联的另一电压电平；以及所述另一 NM0SFET用于选择性地驱动所述信号，以具有与所述另一预定电压电平关联的电压电平。6.如权利要求5所述的借助于MOSFET执行信号驱动的装置，其特征在于，与所述预定电压电平关联的电压电平中的任何两个电压电平、与所述预定电压电平关联的另一电压电平以及与所述另一预定电压电平关联的电压电平不同于彼此。7.如权利要求1所述的借助于MOSFET执行信号驱动的装置，其特征在于，还包含: 切换单元，耦合于所述预定电压电平和所述端子之间，用于选择性地使能驱动路径，所述驱动路径通过所述PM0SFET，其中所述切换单元和所述PM0SFET是串联电连接。8.如权利要求1所述的借助于MOSFET执行信号驱动的装置，其特征在于，还包含: 切换单元，耦合于所述预定电压电平和所述端子之间，用于选择性地使能驱动路径，所述驱动路径通过所述NM0SFET，其中所述切换单元和所述NM0SFET是串联电连接。9.如权利要求1所述的借助于MOSFET执行信号驱动的装置，其特征在于，还包含: 电阻器，耦合于所述预定电压电平和所述端子之间，其中所述电阻器和所述PM0SFET是串联电连接。10.如权利要求1所述的借助于MOSFET执行信号驱动的装置，其特征在于，还包含: 电阻器，耦合于所述预定电压电平和所述端子之间，其中所述电阻器和所述NM0SFET是串联电连接。11.如权利要求1所述的借助于MOSFET执行信号驱动的装置，其特征在于，还包含: 至少一个阻抗部件，耦合于所述预定电压电平和所述另一预定电压电平之间。12.如权利要求11所述的借助于MOSFET执行信号驱动的装置，其特征在于，所述至少一个阻抗部件包含电容器。13.如权利要求12所述的借助于MOSFET执行信号驱动的装置，其特征在于，所述至少一个阻抗部件还包含电阻器；且所述电阻器和所述电容器是串联电连接。14.如权利要求13所述的借助于MOSFET执行信号驱动的装置，其特征在于，所述电阻器用于执行谐振抑制。15.如权利要求12所述的借助于MOSFET执行信号驱动的装置，其特征在于，还包含: 切换单元，耦合于所述预定电压电平和所述端子之间，用于选择性地使能驱动路径，所述驱动路径通过所述PM0SFET和所述NM0SFET中的M0SFET，其中所述切换单元和所述MOSFET是串联电连接，且所述切换单元和电容器是串联电连接。16.如权利要求15所述的借助于MOSFET执行信号驱动的装置，其特征在于，所述切换单元是M0SFET，且用于作为电阻器，且用于执行谐振抑制。17.如权利要求12所述的借助于MOSFET执行信号驱动的装置，其特征在于，所述装置包含集成电路，且所述集成电路包含: 两个导线，用于分别传导所述预定电压电平和所述另一预定电压电平，其中所述至少一个阻抗部件耦合于所述两个导线之间；以及 输入/输出模块，耦合于所述两个导线之间，其中所述输入/输出模块包含所述PM0SFET、所述 NM0SFET 以及所述另一 NM0SFET。18.如权利要求1所述的借助于MOSFET执行信号驱动的装置，其特征在于，所述信号是一组存储器输入/输出信号中的一个。19.如权利要求1所述的借助于MOSFET执行信号驱动的装置，其特征在于，还包含: 预驱动器，耦合到所述PM0SFET、所述NM0SFET以及所述另一 NM0SFET，用于根据所述预驱动器的多个输入信号生成多个控制信号，其中所述多个控制信号包含所述PM0SFET的栅极控制信号、所述NM0SFET的栅极控制信号以及所述另一 NM0SFET的栅极控制信号，且所述PM0SFET的栅极控制信号、所述NM0SFET的栅极控制信号以及所述另一 NM0SFET的栅极控制信号不同时导通所述PM0SFET、所述NM0SFET以及所述另一 NM0SFET。20.一种集成电路，其特征在于，包含: 两个导线，用于分别导通预定电压电平和另一预定电压电平； 功能模块，耦合于所述两个导线，用于执行所述集成电路的多个功能，其中所述两个导线中的至少一个导线为所述功能模块提供电力；以及 至少一个阻抗部件，耦合于所述两个导线之间，其中所述至少一个阻抗的至少一个部分用于为所述集成电路执行谐振抑制。
【专利摘要】本发明提供一种借助于MOSFET执行信号驱动的装置以及集成电路。装置包含PMOSFET，耦合于预定电压电平和一端子之间，用于选择性地驱动信号，其中信号通过端子；NMOSFET，耦合于预定电压电平和端子之间，用于选择性地驱动信号；以及另一NMOSFET，耦合于另一预定电压电平和端子之间，用于选择性地驱动信号；其中PMOSFET、NMOSFET以及另一NMOSFET不同时驱动信号。本发明通过以上方案，可以有效地进行谐振抑制。
【IPC分类】H03K17/06
【公开号】CN104901659
【申请号】CN201510078710
【发明人】陈尚斌
【申请人】联发科技股份有限公司
【公开日】2015年9月9日
【申请日】2015年2月13日
【公告号】US20150256173
【专利说明】
【技术领域】
[0001]本发明涉及集成电路(Integrated Circuits，IC)的性能控制，例如，半导体芯片的多个输入/输出(I/O)端的I/O信号控制以及这些I/O端和一些其内部端的谐振控制，更特别地，涉及借助于MOSFET执行信号驱动的装置和集成电路。
【【背景技术】】
[0002]根据现有技术，现有的用于控制存储器的存储器控制电路可包括一组端子，例如，一些存储器输入/输出(I/o)端，其中存储器I/O端可用于在现有的存储器控制电路和以上提及的存储器之间发送或接收存储器I/o信号。更具体地，现有的存储器控制电路可包括驱动单元，用于通过一个存储器I/o端输出输出信号。然而，由于驱动单元的现有设计所导致的问题可在一些情况中出现。例如，根据现有技术实施的驱动单元的操作可以受到驱动单元中的某些部件的特性所牵制。因此，要求一种全新的架构用于改进IC的性能。
【
【发明内容】
】
[0003]有鉴于此，本发明特提供以下技术方案:
[0004]本发明提供一种借助于MOSFET执行信号驱动的装置。装置包含PM0SFET，耦合于预定电压电平和一端子之间，用于选择性地驱动信号，其中信号通过端子；NM0SFET，耦合于预定电压电平和端子之间，用于选择性地驱动信号；以及另一 NM0SFET，耦合于另一预定电压电平和端子之间，用于选择性地驱动信号；其中PM0SFET、NM0SFET以及另一 NM0SFET不同时驱动信号。
[0005]本发明还提供一种集成电路，包含两个导线，用于分别导通预定电压电平和另一预定电压电平；功能模块，耦合于两个导线，用于执行集成电路的多个功能，其中两个导线中的至少一个导线为功能模块提供电力；以及至少一个阻抗部件，耦合于两个导线之间，其中至少一个阻抗的至少一个部分用于为集成电路执行谐振抑制。
[0006]本发明通过以上方案，可以有效地进行谐振抑制。
【【附图说明】】
[0007]图1是根据本发明的实施例的借助于金属氧化物半导体场效应晶体管(MOSFET)执行信号驱动的装置的示意图。
[0008]图2是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置的示意图。
[0009]图3是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置的示意图。
[0010]图4是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置的示意图。
[0011]图5是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置的示意图。
[0012]图6是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置的示意图。
[0013]图7是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置的示意图。
[0014]图8是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置的示意图。
[0015]图9是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置的示意图。
[0016]图10是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置的示意图。
[0017]图11是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置的示意图。
[0018]图12是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置的示意图。
[0019]图13是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置的示意图。
[0020]图14是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置的示意图。
[0021]图15是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置的示意图，其中此装置包含集成电路(1C)。
[0022]图16是根据本发明的实施例的能够执行谐振抑制的装置的示意图，其中此装置包含1C。
[0023]图17图示了根据本发明的实施例的系统的频域阻抗的曲线。
【【具体实施方式】】
[0024]遍及整篇描述和下文的权利要求的某些术语用于指代特定部件。如本领域的技术人员意识到的，制造商可用不同的名称指代部件。此文档不打算区别名称相同但功能不同的部件。在下文的描述和权利要求中，术语“包括”和“包含”用于开放样式，且因此应该解释为意思是“包含，但不限于”。而且，术语“耦合”意于表示间接或直接电连接。因此，如果一个装置耦合到另一装置，那个连接可以通过直接电连接，或通过经由其它装置和连接的间接电连接。
[0025]图1是根据本发明的实施例的借助于金属氧化物半导体场效应晶体管(MOSFET)执行信号驱动的装置100的示意图。例如，端子!?可以是一组存储器输入/输出(I/O)端中的一个，其中装置100可以位于具有此组存储器I/O端的存储器控制电路中。此仅仅是用于说明性的目的，且并非作为本发明的限制。在一些示例中，端子Tra可以是一个另一类型I/o端，其中装置100可位于一个另一类型的电路中。
[0026]如图1 所示，装置 100 包含 P 型 MOSFET (PMOSFET) PPU (PMOS pull up)，耦合于预定电压电平A和端子(例如，端子Tiq)之间，以及还包括N型MOSFET(NMOSFET)NPU(NM0S pullup)，耦合于预定电压电平A和端子(例如，端子Tiq)之间。PMOSFET PTO用于选择性地驱动信号，其中前述信号通过端子(例如，端子Tm)。此外，NMOSFET NPU用于选择性地驱动前述信号。此外，装置100还包括另一 NMOSFET NPD(NMOS pull down)，耦合于另一预定电压电平B和端子(例如，端子Tiq)之间，其中另一 NMOSFET NB)用于选择性地驱动以上提及的信号。请注意，PMOSFET PPU,NMOSFET NPU以及另一 NMOSFET NPD不同时驱动信号。例如，在端子(例如，端子Tm)是以上提及的此组存储器1/0端中的一个的情况中，通过端子(例如，端子1?)的信号可以是一组存储器1/0信号中的一个。此仅仅是用于说明性的目的，且并非作为本发明的限制。
[0027]根据本实施例，PMOSFET PPU、NMOSFET NPU以及另一 NMOSFET NPD中的任何M0SFET，例如，每个PMOSFET PPU、NMOSFET NPU以及另一 NMOSFET NPD可选择性地驱动信号，以具有多个逻辑状态中的一个。例如，PMOSFET PPU和NMOSFET NPU用于选择性地驱动信号，以对应于多个逻辑状态的至少一个逻辑状态(例如，一个或多个逻辑状态)，以及另一NMOSFET M3D用于选择性地驱动信号，以对应于多个逻辑状态的另一逻辑状态，其中多个逻辑状态中的任何两个逻辑状态不同时存在。
[0028]在实践中，PMOSFET PI3U用于选择性地驱动信号，以具有与预定电压电平A关联的电压电平，例如，略低于预定电压电平A的电压电平，且NMOSFET NPU用于选择性地驱动前述信号，以具有与预定电压电平A关联的另一电压电平，例如，略低于预定电压电平A的另一电压电平，其中另一NMOSFET NB)用于选择性地驱动前述信号，以具有与另一预定电压电平B关联的电压电平，例如，略高于另一预定电压电平B的电压电平。更具体地，与预定电压电平A关联的电压电平中的任何两个电压电平、与预定电压电平A关联的其它的电压电平以及与另一预定电压电平B关联的电压电平不同于彼此。此仅仅是用于说明性的目的，且并非作为本发明的限制。
[0029]为了更好地理解，接地电压电平GND可以作为另一预定电压电平B的示例，且高于接地电压电平GND的预定电压电平VDD作为预定电压电平A的示例。基于显示于图1中的架构，PMOSFET PI3U的栅极控制信号IN_PPU可选择性地导通PMOSFET PPU，NMOSFET NPU的栅极控制信号IN_NPU可选择性地导通NMOSFET NPU,以及另一 NMOSFET NPD的栅极控制信号IN_NPD可选择性地导通另一 NMOSFET NPD，其中这些栅极控制信号IN_PPU、IN_NPU以及 IN_NPD 不同时导通 PMOSFET PPU、NMOSFET NPU 以及另一 NMOSFET NPD。例如，PMOSFETPPU的栅极控制信号IN_PPU可选择性地导通PMOSFET PPU,以驱动信号具有与预定电压电平A关联的电压电平，例如，略低于预定电压电平A的电压电平(例如，略低于预定电压电平VDD的电压电平)，且更具体地将信号拉高到与预定电压电平A关联的电压电平。在另一示例中，NMOSFET NPU的栅极控制信号IN_NPU可选择性地导通NMOSFET NPU,以驱动信号具有与预定电压电平A关联的其它的电压电平，例如，略低于预定电压电平A的其它的电压电平(例如，略低于预定电压电平VDD的电压电平)，且更具体地将信号拉高到与预定电压电平A关联的其它的电压电平。在另一示例中，另一 NMOSFET NPD的栅极控制信号IN_NPD可选择性地导通另一 NMOSFET NPD,以驱动信号具有与另一预定电压电平B关联的电压电平，例如，略高于另一预定电压电平B的电压电平(例如，略高于接地电压电平GND的电压电平)，且更具体地将信号拉低到与另一预定电压电平B关联的电压电平。
[0030]由于显示于图1中的架构可应用于各种类型的应用，PMOSFET PPU和NMOSFET NPU可选择性地驱动信号以对应于前述多个逻辑状态的至少一个逻辑状态(例如，一个或多个逻辑状态)，其中与预定电压电平A关联的电压电平和与预定电压电平A关联的其它的电压电平一般不同于彼此。例如，在与预定电压电平A关联的电压电平和与预定电压电平A关联的其它的电压电平表示多个逻辑状态中相同的逻辑状态的情况中，PMOSFET PPU和NMOSFETNPU可用于选择性地驱动信号以对应于多个逻辑状态中的单个逻辑状态，例如，前述相同的逻辑状态。此仅仅是用于说明性的目的，且并非作为本发明的限制。在一些示例中，在与预定电压电平A关联的电压电平和与预定电压电平A关联的其它的电压电平分别表示多个逻辑状态中的不同逻辑状态的情况中，PMOSFET PPU和NMOSFET NPU可用于选择性地驱动信号，以对应于多个逻辑状态中的两个逻辑状态。S卩，PMOSFET PTO可选择性地驱动信号，以对应于以上提及的两个逻辑状态中的一个逻辑状态，且NMOSFET NPU可选择性地驱动信号以对应于以上提及的两个逻辑状态中的另一逻辑状态。
[0031]根据一些本发明的实施例，装置100还可包含至少一个切换单元(例如，一个或多个切换单元，例如一个或多个M0SFET)，耦合于预定电压电平A和端子(例如，端子Tm)之间，其中前述至少一个切换单元可用于选择性地使能驱动路径，驱动路径通过PMOSFET PPU和NMOSFET NPU中的M0SFET。例如，这些实施例的一个的装置100可包括切换单元(未示出于图1)，耦合 于预定电压电平A和端子(例如，端子Tm)之间，其中此切换单元用于选择性地使能驱动路径，驱动路径通过PMOSFET PPU,且此切换单元和PMOSFET PPU电串联连接。在另一示例中，这些实施例的另一个的装置100可包括切换单元(未示出于图1)，耦合于预定电压电平A和端子(例如，端子Tm)之间，其中此切换单元用于选择性地使能驱动路径，驱动路径通过NMOSFET NPU，且此切换单元和NMOSFET NPU串联电连接。此仅仅是用于说明性的目的，且并非作为本发明的限制。
[0032]根据一些本发明的实施例，装置100还可包含至少一个电阻器(例如，一个或多个电阻器)，耦合于预定电压电平A和端子(例如，端子Tra)之间，其中前述至少一个电阻器可用于选择性地调整驱动路径上的电流以及可用于在端子(例如，端子Tra)选择性地调整电压电平，其中驱动路径通过PMOSFET PPU和NMOSFET NPU中的M0SFET，例如，以上实施例中的PMOSFET PPU和NMOSFET NPU中的前述M0SFET。例如，这些实施例中的一个的装置100可包括电阻器(未示出于图1)，耦合于预定电压电平A和端子(例如，端子Tm)之间，其中此电阻器用于选择性地调整驱动路径上的电流以及可用于在端子(例如，端子Tra)选择性地调整电压电平，其中驱动路径通过PMOSFET PPU，且此电阻器和PMOSFET PPU串联电连接。在另一示例中，这些实施例中的另一个的装置100可包括电阻器(未示出于图1)，耦合于预定电压电平A和端子(例如，端子Tm)之间，其中此电阻器用于选择性地调整驱动路径上的电流以及可用于在端子(例如，端子Tra)选择性地调整电压电平，其中驱动路径通过NMOSFET NPU，且此电阻器和NMOSFET NPU串联电连接。此仅仅是用于说明性的目的，且并非作为本发明的限制。
[0033]根据一些本发明的实施例，装置100还可包含至少一个阻抗部件(例如，一个或多个阻抗部件)，耦合于预定电压电平A和另一预定电压电平B之间，其中前述至少一个阻抗部件可用于调整在端子(例如，端子Tra)看到的频率响应，且更特别地可用于调整在端子(例如，端子Tm)看到的阻抗。在实践中，前述至少一个阻抗部件可包括电容器。例如，在这些实施例中的一个或多个实施例的装置100中，前述至少一个阻抗部件还可包含电阻器，其中此电阻器和电容器串联电连接，且此电阻器可用于执行谐振抑制。此仅仅是用于说明性的目的，且并非作为本发明的限制。在一些示例中，这些实施例中的一个或多个其它实施例的装置100还可包含切换单元(未示出于图1)，耦合于预定电压电平A和端子(例如，端子Tra)之间，其中此切换单元可用于选择性地使能驱动路径，驱动路径通过PMOSFET和NMOSFET中的M0SFET，例如，以上实施例中的PMOSFET PPU和NMOSFET NPU中的M0SFET。典型地，此切换单元和前述MOSFET串联电连接，且此切换单元和电容器串联电连接。更特别地，此切换单元可以是M0SFET，且可用于作为电阻器，例如，前述至少一个阻抗部件中的电阻器，且可用于执行谐振抑制，其中此MOSFET可具有阻抗特性，例如，前述至少一个阻抗部件中的前述电阻器的阻抗特性。
[0034]根据一些本发明的实施例，装置100还可包含预驱动器(未示出于图1)，耦合到PMOSFET PPU,NMOSFET NPU以及另一 NMOSFET NPD。此外，预驱动器可用于根据预驱动器的多个输入信号，生成多个控制信号。例如，多个控制信号可包括PMOSFET PI3U的栅极控制信号IN_PPU、NMOSFET NPU的栅极控制信号IN_NPU以及另一 NMOSFET NPD的栅极控制信号IN_NPD，其中PMOSFET PPU,NMOSFET NPU以及另一 NMOSFET NI3D的栅极控制信号(即，栅极控制信号IN_PPU、IN_NPU以及IN_NPD)不同时导通PMOSFET PPU、NMOSFET NPU以及另一NMOSFET NPD0此仅仅是用于说明性的目的，且并非作为本发明的限制。
[0035]根据本发明的一些实施例，装置100可包括集成电路(IC)(未示出于图1)，且IC可包括两个导线，用于分别导通预定电压电平A和另一预定电压电平B，其中前述至少一个阻抗部件耦合于两个导线之间。此外，在这些实施例中的装置100中，IC还可包含1/0模块(未示出于图1)，耦合于两个导线之间，其中1/0模块可包括显示于图1中的PMOSFET PPU、NMOSFET NPU以及另一 NMOSFET NPD，且更特别地，可包括显示于图1中的架构。此仅仅是用于说明性的目的，且并非作为本发明的限制。
[0036]根据一些本发明的实施例，以上提及的IC的架构可以修改。更特别地，这些实施例中的IC可包括两个导线，例如，以上提及的那两个导线，且还可包含功能模块和至少一个阻抗部件(例如，以上提及的那个阻抗部件)，其中功能模块耦合于两个导线之间，且前述至少一个阻抗部件耦合于两个导线之间。例如，两个导线可用于分别导通预定电压电平A(例如，以上提及的预定电压电平VDD)和另一预定电压电平B(例如，以上提及的接地电压电平GND)。此外，功能模块可用于执行这些实施例中的IC的多个功能，其中两个导线中的至少一个导线为功能模块提供电力。此外，这些实施例的架构中的前述至少一个阻抗的至少一个部分(例如，部分或所有)可用于为这些实施例的IC执行谐振抑制。此仅仅是用于说明性的目的，且并非作为本发明的限制。
[0037]图2是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置200的示意图。例如，端子Tm可以是一组存储器1/0端(例如，以上提及的那些)中的一个，其中装置200可位于具有此组存储器1/0端的存储器控制电路中。此仅仅是用于说明性的目的，且并非作为本发明的限制。在一些示例中，端子Tra可以是另一类型的1/0端中的一个，其中装置200可位于另一类型电路中。
[0038]如图2所示，装置200可包括前述PMOSFET PPU和前述NMOSFET NPU,耦合于预定电压电平A和端子(例如，端子Tiq)之间，且还可包含前述匪OSFET NPD，耦合于另一预定电压电平B和端子(例如，端子Tm)之间。与显示于图1中的架构相比，装置200可包括多个电阻器RPU_P和RPU_N，其可作为前述至少一个电阻器的示例。例如，电阻器RPU_P耦合于预定电压电平A和端子(例如，端子Tra)之间，且用于选择性地调整驱动路径上的电流，驱动路径通过PMOSFET PI3U且用于在端子(例如，端子Tiq)选择性地调整电压电平，且电阻器RPU_P和PMOSFET PI3U串联电连接。在另一示例中，电阻器RPU_N耦合于预定电压电平A和端子(例如，端子Tm)之间，且用于选择性地调整驱动路径上的电流，驱动路径通过NMOSFET NPU且用于在端子(例如，端子Tiq)选择性地调整电压电平，且电阻器RPU_N*NMOSFET NPU串联电连接。为了简洁，本实施例的类似描述此处不详细重复。
[0039]图3是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置300的示意图。例如，端子Tm可以是一组存储器1/0端(例如，以上提及的那些)中的一个，其中装置300可位于具有此组存储器1/0端的存储器控制电路中。此仅仅是用于说明性的目的，且并非作为本发明的限制。在一些示例中，端子Tra可以是另一类型的1/0端中的一个，其中装置300可位于另一类型电路中。
[0040]如图3所示，装置300可包括前述PMOSFET PPU和前述NMOSFET NPU,耦合于预定电压电平A和端子(例如，端子Tiq)，且还可包含前述NMOSFET NPD，耦合于另一预定电压电平B和端子(例如，端子Tm)之间。与显示于图1中的架构相比，装置300可包括多个切换单元，例如，由栅极控制信号ENB_PPU控制的MOSFET ( S卩，图3的右上角所示的M0SFET)以及由栅极控制信号ENB_NPU控制的MOSFET ( S卩，图3的左上角所示的M0SFET)，其可为前述至少一个切换单元的示例。举例而言，多个切换单元中的一个切换单元，例如，由栅极控制信号ENB_PPU控制的MOSFET ( S卩，图3的右上角所示的M0SFET)，耦合于预定电压电平A和端子(例如，端子Tiq)之间，且用于选择性地使能驱动路径，驱动路径通过PMOSFET PPU，且此切换单元和PMOSFET PI3U串联电连接。在另一示例中，多个切换单元中的另一切换单元，例如，由栅极控制信号ENB_NPU控制的MOSFET ( S卩，图3的左上角所示的M0SFET)，耦合于预定电压电平A和端子(例如，端子Tm)之间，且用于选择性地使能驱动路径，驱动路径通过NMOSFET NPU，且此切换单元和NMOSFET NPU串联电连接。为了简洁，本实施例的类似描述此处不详细重复。
[0041]图4是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置400的示意图。例如，端子Tm可以是一组存储器I/O端(例如，以上提及的那些)中的一个，其中装置400可位于具有此组存储器I/O端的存储器控制电路中。此仅仅是用于说明性的目的，且并非作为本发明的限制。在一些示例中，端子Tra可以是另一类型的I/O端中的一个，其中装置400可位于另一类型电路中。
[0042]如图4所示，装置400可包括前述PMOSFET PPU和前述NMOSFET NPU,耦合于预定电压电平A和端子(例如，端子Tiq)之间，且还可包含前述匪OSFET NPD，耦合于另一预定电压电平B和端子(例如，端子Tm)之间。此外，装置400还可包含以上提及的多个电阻器RPU_P* RPU_N。与显示于图2中的架构相比，装置400可包括多个切换单元，例如，由栅极控制信号ENB_PPU控制的MOSFET ( S卩，图4中右上角所示的M0SFET)以及由栅极控制信号ENB_NPU控制的M0SFET( g卩，图4中左上角所示的M0SFET)，其可作为前述至少一个切换单元的示例。举例而言，多个切换单元中的一个切换单元，例如，由栅极控制信号ENB_PPU控制的MOSFET ( S卩，图4中右上角所示的M0SFET)，耦合于预定电压电平A和端子(例如，端子Tiq)之间，且用于选择性地使能驱动路径，驱动路径通过PMOSFET PPU，且此切换单元和PMOSFET PI3U电连接的串联。在另一示例中，多个切换单元中的另一切换单元，例如，由栅极控制信号ENB_NPU控制的MOSFET ( S卩，图4中左上角所示的M0SFET)，耦合于预定电压电平A和端子(例如，端子Tm)之间，且用于选择性地使能驱动路径，驱动路径通过NMOSFETNPU，且此切换单元和NMOSFET NPU电连接的串联。为了简洁，本实施例的类似描述此处不详细重复。
[0043]图5是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置500的示意图。例如，端子Tm可以是一组存储器1/0端(例如，以上提及的那些)中的一个，其中装置500可位于具有此组存储器1/0端的存储器控制电路中。此仅仅是 用于说明性的目的，且并非作为本发明的限制。在一些示例中，端子Tra可以是另一类型的1/0端中的一个，其中装置500可位于另一类型电路中。
[0044]如图5所示，装置500可包括前述PMOSFET PPU和前述NMOSFET NPU,耦合于预定电压电平A和端子(例如，端子Tiq)之间，且还可包含前述NMOSFET NPD，耦合于另一预定电压电平B和端子(例如，端子Tm)之间。与显示于图1中的架构相比，装置500可包括预驱动器510，分别通过栅极控制信号D_PPU、D_NPU和D_NPD耦合到PMOSFET PPU,NMOSFET NPU和另一 NMOSFET NPDo请注意，预驱动器510可作为显示于图1中的实施例和显示于图2中的实施例描述的一些实施例的前述预驱动器的示例，前述栅极控制信号IN_PPU、IN_NPU和IN_NPD分别由栅极控制信号D_PPU、D_NPU和D_NPD替换，其中本实施例的预驱动器510用于根据预驱动器510的多个输入信号生成多个控制信号，例如，栅极控制信号D_PPU、D_NPU*D_NPD。例如，本实施例的预驱动器510的多个输入信号可包括显示于图1中的实施例的栅极控制信号IN_PPU、IN_NPU和IN_NPD，其中栅极控制信号D_PPU、D_NPU和D_NPD可分别对应于本实施例的信号IN_PPU、IN_NPU和IN_NPD。更特别地，栅极控制信号D_PPU、D_NPU和D_NPD的逻辑状态可分别对应于显示于图5中的架构中的信号IN_PPU、IN_NPU和IN_NPD的逻辑状态。为了简洁，本实施例的类似描述此处不详细重复。
[0045]图6是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置600的示意图。例如，端子Tm可以是一组存储器I/O端(例如，以上提及的那些)中的一个，其中装置600可位于具有此组存储器I/O端的存储器控制电路中。此仅仅是用于说明性的目的，且并非作为本发明的限制。在一些示例中，端子Tra可以是另一类型的I/O端中的一个，其中装置600可位于另一类型电路中。
[0046]如图6所示，装置600可包括前述PMOSFET PPU和前述NMOSFET NPU,耦合于预定电压电平A和端子(例如，端子Tiq)之间，且还可包含前述NMOSFET NPD，耦合于另一预定电压电平B和端子(例如，端子Tiq)之间，且还可包含多个以上提及的电阻器RPU_P*RPU_No与显示于图2中的架构相比，装置600可包括预驱动器610，分别通过栅极控制信号0_PPU、D_NPU 和 D_NPD 耦合到 PMOSFET PPU、NMOSFET NPU 和另一 NMOSFET NPD。请注意，预驱动器610可作为显示于图1中的实施例和显示于图2中的实施例描述的一些实施例的前述预驱动器的示例，前述栅极控制信号IN_PPU、IN_NPU和IN_NPD分别由栅极控制信号D_PPU、D_NPU和D_NPD替代，其中本实施例的预驱动器610用于根据预驱动器610的多个输入信号生成多个控制信号，例如，栅极控制信号D_PPU、D_NPU和D_NPD。例如，本实施例的预驱动器610的多个输入信号可包括显示于图1中的实施例的栅极控制信号IN_PPU、IN_NPU和IN_NPD，其中栅极控制信号D_PPU、D_NPU和D_NPD可分别对应于本实施例中的信号IN_PPU、IN_NPU和IN_NPD。更特别地，栅极控制信号D_PPU、D_NPU和D_NPD的逻辑状态可分别对应于显示于图6的架构中的信号IN_PPU、IN_NPU和IN_NPD的逻辑状态。为了简洁，本实施例的类似描述此处不详细重复。
[0047]图7是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置700的示意图。例如，端子Tm可以是一组存储器1/0端(例如，以上提及的那些)中的一个，其中装置700可位于具有此组存储器1/0端的存储器控制电路中。此仅仅是用于说明性的目的，且并非作为本发明的限制。在一些示例中，端子Tra可以是另一类型的1/0端中的一个，其中装置700可位于另一类型电路中。
[0048]如图7所示，装置700可包括前述PMOSFET PPU和前述NMOSFET NPU,耦合于预定电压电平A和端子(例如，端子Tiq)之间，且还可包含前述匪OSFET NPD，耦合于另一预定电压电平B和端子(例如，端子Tra)之间，且还可包含多个在图3中示出的实施例中提及的切换单元，例如，由栅极控制信号ENB_PPU控制的MOSFET ( S卩，图3的右上角所示的M0SFET)以及由栅极控制信号ENB_NPU控制的MOSFET (即，图3的左上角所示的M0SFET)。与显示于图3中的架构相比，装置700可包括预驱动器710，分别通过栅极控制信号D_PPU、D_NPU和D_NH)耦合到PMOSFET PPU,NMOSFET NPU和另一 NMOSFET NPD0请注意，预驱动器710可作为显示于图1中的实施例和显示于图2中的实施例描述的一些实施例的前述预驱动器的示例，分别由栅极控制信号D_PPU、D_NPU和D_NPD替代的前述栅极控制信号IN_PPU、IN_NPU和IN_NPD，其中本实施例的预驱动器710用于根据预驱动器710的多个输入信号生成多个控制信号，例如，栅极控制信号ENB_PPU、D_PPU、ENB_NPU、D_NPU和D_NPD。例如，本实施例的预驱动器710的多个输入信号可包括显示于图1中的实施例的栅极控制信号IN_PPU、IN_NPU和IN_NPD，且还可包含分别等效于显示于图3中的实施例的栅极控制信号ENB_PPU和ENB_NPU的控制信号EN_PPU和EN_NPU，其中显示于图7中的架构中的栅极控制信号ENB_PPU、D_PPU、ENB_NPU、D_NPU 和 D_NPD 可分别对应于本实施例的信号 EN_PPU、IN_PPU、EN_NPU、IN_NPU 和 IN_NPD。更特别地，这些栅极控制信号 ENB_PPU、D_PPU、ENB_NPU、D_NPU 和D_NPD的逻辑状态可分别对应于显示于图7中的架构中的信号EN_PPU、IN_PPU、EN_NPU、IN_NPU和IN_NPD的逻辑状态。为了简洁，本实施例的类似描述此处不详细重复。
[0049]图8是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置800的示意图。例如，端子Tm可以是一组存储器I/O端(例如，以上提及的那些)中的一个，其中装置800可位于具有此组存储器I/O端的存储器控制电路中。此仅仅是用于说明性的目的，且并非作为本发明的限制。在一些示例中，端子Tra可以是另一类型的I/O端中的一个，其中装置800可位于另一类型电路中。
[0050]如图8所示，装置800可包括前述PMOSFET PPU和前述NMOSFET NPU,耦合于预定电压电平A和端子(例如，端子Tiq)之间，且还可包含前述NMOSFET NPD，耦合于另一预定电压电平B和端子(例如，端子Tiq)之间，且还可包含以上提及的多个电阻器RPU_P*RPU_N以及还包含在示出于图4的实施例中提及的多个切换单元，例如，由栅极控制信号ENB_PPU控制的MOSFET ( S卩，图4的右上角所示的M0SFET)以及由栅极控制信号ENB_NPU控制的MOSFET (即，图4左上角所示的M0SFET)。与显示于图4中的架构相比，装置800可包括预驱动器810，分别通过栅极控制信号D_PPU、D_NPU和D_NPD耦合到PMOSFET PPU,NMOSFET NPU以及NMOSFET NPDo请注意，预驱动器810可作为显示于图1中的实施例和显示于图2中的实施例描述的一些实施例的前述预驱动器的示例，分别由栅极控制信号D_PPU、D_NPU和D_NPD替代的前述栅极控制信号IN_PPU、IN_NPU和IN_NPD，其中本实施例的预驱动器810用于根据预驱动器810的多个输入信号生成多个控制信号，例如，栅极控制信号ENB_PPU、D_PPU、ENB_NPU、D_NPU*D_NPD。例如，本实施例的预驱动器810的多个输入信号可包括显示于图1中的实施例的栅极控制信号IN_PPU、IN_NPU和IN_NPD，且还可包含分别等效于显示于图4中的实施例的栅极控制信号ENB_PPU和ENB_NPU的控制信号EN_PPU和EN_NPU，其中显示于图8中的架构中的栅极控制信号ENB_PPU、D_PPU、ENB_NPU、D_NPU和D_NPD可分别对应于本实施例的信号EN_PPU、IN_PPU、EN_NPU、IN_NPU和IN_NPD。更特别地，这些栅极控制信号ENB_PPU、D_PPU、ENB_NPU、D_NPU和D_NPD的逻辑状态可分别对应于显示于图8中的架构中的信号EN_PPU、IN_PPU、EN_NPU、IN_NPU和IN_NPD。为了简洁，本实施例的类似描述此处不详细重复。
[0051]图9是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置900的示意图。例如，端子Tm可以是一组存储器1/0端(例如，以上提及的那些)中的一个，其中装置900可位于具有此组存储器I/O端的存储器控制电路中。此仅仅是用于说明性的目的，且并非作为本发明的限制。在一些示例中，端子Tra可以是另一类型的I/O端中的一个，其中装置900可位于另一类型电路中。
[0052]如图9所示，装置900可包括前述PMOSFET PPU和前述NMOSFET NPU,耦合于预定电压电平A和端子(例如，端子Tiq)之间，且还可包含前述匪OSFET NPD，耦合于另一预定电压电平B和端子(例如，端子Tm)之间。与显示于图1中的架构相比，装置900还可包含电阻器910(为了简洁，在图9中标示为“R”)和电容器920(为了简洁，在图9中标示为“C”)，耦合于预定电压电平A和端子(例如，端子Tm)之间。请注意，电阻器910和电容器920可作为显示于图1中的实施例和显示于图2中的实施例描述的一些实施例的前述至少一个阻抗部件的示例。在实践中，装置900可使用电阻器910以增强显示于图9中的架构的电阻-电感-电容(R-L-C)特性。为了简洁，本实施例的类似描述此处不详细重复。
[0053]图10是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置1000的示意图。例如，端子Tm可以是一组存储器I/O端(例如，以上提及的那些)中的一个，其中装置1000可位于具有此组存储器I/O端的存储器控制电路中。此仅仅是用于说明性的目的，且并非作为本发明的限制。在一些示例中，端子Tm可以是另一类型的I/O端中的一个，其中装置1000可位于另一类型电路中。
[0054]如图10所示，装置1000可包括前述PMOSFET PPU和前述NMOSFET NPU,耦合于预定电压电平A和端子(例如，端子Tiq)之间，且还可包含前述NMOSFET NPD，耦合于另一预定电压电平B和端子(例如，端子Tiq)之间，且还可包含以上提及的多个电阻器RPU_P*RPU_No与显示于图2中的架构相比，装置1000还可包含电阻器1010(为了简洁，在图10中标示为“R”)和电容器1020(为了简洁，在图10中标示 为“C”)，耦合于预定电压电平A和端子(例如，端子Tiq)之间。请注意，电阻器1010和电容器1020可作为显示于图1中的实施例和显示于图2中的实施例描述的一些实施例的前述至少一个阻抗部件的示例。在实践中，装置1000可使用电阻器1010以增强显示于图10中的架构中的R-L-C特性。为了简洁，本实施例的类似描述此处不详细重复。
[0055]图11是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置1100的示意图。例如，端子Tm可以是一组存储器I/O端(例如，以上提及的那些)中的一个，其中装置1100可位于具有此组存储器I/O端的存储器控制电路中。此仅仅是用于说明性的目的，且并非作为本发明的限制。在一些示例中，端子Tm可以是另一类型的I/O端中的一个，其中装置1100可位于另一类型电路中。
[0056]如图11所示，装置1100可包括前述PMOSFET PPU和前述NMOSFET NPU，耦合于预定电压电平A和端子(例如，端子Tiq)之间，且还可包含前述NMOSFET NPD，耦合于另一预定电压电平B和端子(例如，端子Tra)之间，且还可包含在图3中示出的实施例中提及的多个切换单元，例如，由栅极控制信号ENB_PPU控制的MOSFET ( S卩，图3的右上角所示的M0SFET)以及由栅极控制信号ENB_NPU控制的MOSFET (即，图3的左上角所示的M0SFET)。与显示于图3中的架构相比，装置1100还可包含电阻器1110(为了简洁，在图11中标示为“R”)和电容器1120(为了简洁，在图11中标示为“C”)，耦合于预定电压电平A和端子(例如，端子Tiq)之间。请注意，电阻器1110和电容器1120可作为显示于图1中的实施例和显示于图2中的实施例描述的一些实施例的前述至少一个阻抗部件的示例。在实践中，装置1100可使用电阻器1110以增强显示于图11中的架构中的R-L-C特性。为了简洁，本实施例的类似描述此处不详细重复。
[0057]图12是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置1200的示意图。例如，端子Tm可以是一组存储器I/O端(例如，以上提及的那些)中的一个，其中装置1200可位于具有此组存储器I/O端的存储器控制电路中。此仅仅是用于说明性的目的，且并非作为本发明的限制。在一些示例中，端子Tm可以是另一类型的I/O端中的一个，其中装置1200可位于另一类型电路中。
[0058]如图12所示，装置1200可包括前述PMOSFET PPU和前述NMOSFET NPU,耦合于预定电压电平A和端子(例如，端子Tiq)之间，且还可包含前述NMOSFET NPD，耦合于另一预定电压电平B和端子(例如，端子Tiq)之间，且还可包含以上提及的多个电阻器RPU_P*RPU_N，以及还包含在图4中示出的实施例中提及的多个切换单元，例如，由栅极控制信号ENB_PPU控制的MOSFET ( S卩，图4的右上角所示的M0SFET)以及由栅极控制信号ENB_NPU控制的MOSFET (即，图4左上角所示的M0SFET)。与显示于图4中的架构相比，装置1200还可包含电阻器1210(为了简洁，在图12中标示为“R”)和电容器1220(为了简洁，在图12中标示为“C”)，耦合于预定电压电平A和端子(例如，端子Tra)之间。请注意，电阻器1210和电容器1220可作为显示于图1中的实施例和显示于图2中的实施例描述的一些实施例的前述至少一个阻抗部件的示例。在实践中，装置1200可使用电阻器1210以增强显示于图12中的架构的R-L-C特性。为了简洁，本实施例的类似描述此处不详细重复。
[0059]图13是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置1300的示意图。例如，端子Tm可以是一组存储器I/O端(例如，以上提及的那些)中的一个，其中装置1300可位于具有此组存储器I/O端的存储器控制电路中。此仅仅是用于说明性的目的，且并非作为本发明的限制。在一些示例中，端子Tm可以是另一类型的I/O端中的一个，其中装置1300可位于另一类型电路中。
[0060]如图13所示，装置1300可包括前述PMOSFET PPU和前述NMOSFET NPU,耦合于预定电压电平A和端子(例如，端子Tiq)之间，且还可包含前述NMOSFET NPD，耦合于另一预定电压电平B和端子(例如，端子Tra)之间，且还可包含在图3示出的实施例中提及的多个切换单元，例如，由栅极控制信号ENB_PPU控制的MOSFET ( S卩，图3的右上角所示的M0SFET)以及由栅极控制信号ENB_NPU控制的MOSFET (即，图3的左上角所示的M0SFET)。与显示于图3中的架构相比，装置1300还可包含多个电容器1310和1320(为了简洁，在图13中分别标示为“C”)，耦合于另一预定电压电平B和端子(例如，端子Tm)之间。请注意，多个电容器1310和1320可作为显示于图1中的实施例和显示于图2中的实施例描述的一些实施例的前述至少一个阻抗部件的示例。此外，本实施例的多个切换单元中的任何切换单元可作为用于作为显示于图1中的实施例和显示于图2中的实施例描述的一些实施例的电阻器的切换单元的示例。在实践中，装置1300可使用本实施例的多个切换单元以增强显示于图13中的架构的R-L-C特性。为了简洁，本实施例的类似描述此处不详细重复。
[0061]图14是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置1400的示意图。例如，端子Tm可以是一组存储器I/O端(例如，以上提及的那些)中的一个，其中装置1400可位于具有此组存储器I/O端的存储器控制电路中。此仅仅是用于说明性的目的，且并非作为本发明的限制。在一些示例中，端子Tm可以是另一类型的I/O端中的一个，其中装置1400可位于另一类型电路中。
[0062]如图14所示，装置1400可包括前述PMOSFET PPU和前述NMOSFET NPU,耦合于预定电压电平A和端子(例如，端子Tiq)之间，且还可包含前述NMOSFET NPD，耦合于另一预定电压电平B和端子(例如，端子Tiq)之间，且还可包含多个以上提及的电阻器RPU_P*RPU_N，以及还包含在图4中示出的实施例中提及的多个切换单元，例如，由栅极控制信号ENB_PPU控制的MOSFET ( S卩，图4的右上角所示的M0SFET)以及由栅极控制信号ENB_NPU控制的MOSFET (即，图4左上角所示的M0SFET)。与显示于图4中的架构相比，装置1400还可包含多个电容器1410和1420(为了简洁，在图14中分别标示为“C”)，耦合于另一预定电压电平B和端子(例如，端子Tiq)之间。请注意，多个电容器1410和1420可作为显示于图1中的实施例和显示于图2中的实施例描述的一些实施例的前述至少一个阻抗部件的示例。此外，本实施例的多个切换单元中的任何切换单元可作为用于作为显示于图1中的实施例和显示于图2中的实施例描述的一些实施例的电阻器的切换单元的示例。在实践中，装置1400可使用本实施例的多个切换单元以增强显示于图14中的架构的R-L-C特性。为了简洁，本实施例的类似描述此处不详细重复。
[0063]图15是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置1500的示意图，其中此装置1500可包括IC 1510。根据本实施例，IC 1510可包括I/O模块1512 (为了简洁，在图15中标示为“10”，可作为显示于图1中的实施例和显示于图2中的实施例描述的一些实施例的前述I/O模块的示例，且还可包含电阻器1514(为了简洁，在图15中标示为“R”)和电容器1516(为了简洁，在图15中标示为“C”)，其可作为那些实施例中前述至少一个阻抗部件的示例。例如，I/O模块1512可包括显示于图1中的M0SFET(例如，PMOSFET PPU, NMOSFET NPU 和另一 NMOSFET NPD)的多个副本(copy)以及对应端{TIQ}，且更特别地，可包括分别显示于图1、图2、图3、图4、图5、图6、图7和图8中的任何架构的至少一个副本(例如，一个或多个副本)。例如，对应端{Τια}中的端子可以是一组存储器I/O端中的一个，例如，以上提及的1/0端中的一个，其中1/0模块1512可包括具有此组存储器1/0端的存储器控制电路。此仅仅是用于说明性的目的，且并非作为本发明的限制。在一些示例中，对应端IT1J中的端子可以是另一类型的1/0端的一个，其中1/0模块1512可包括另一类型的电路。
[0064]例如，IC 1510可以是芯片上系统(S0C或SoC)架构中的的半导体芯片，且因此，为了更好地理解，IC 1510可以标示为“S0C”，且IC 1510的内部电连接(例如，在本实施例中用于分别导通预定电压电平A和另一预定电压电平B的前述两个导线，以及一些1/0模块1512、电阻器1514、电容器1516和两个导线之间的电连接)可以用SOC金属图示。此仅仅是用于说明性的目的，且并非作为本发明的限制。在一些示例中，IC 1510可以是一个另一类型架构中的芯片。如图15所示，装置1500可包括封装件1500P，用于封装IC 1510，其中封装件1500P可包括耦合到IC 1510的多个端1520A、1520B和1530。更特别地，端1530可以耦合到IC 1510的对应端{TIQ}。为了更好地理解，以球状矩形阵列(Ball Grid Array,BGA)技术实施的封装件可作为封装件1500P的示例，且因此，例如，端1520A、1520B和1530可用IC 1510之间的球和电连接来图示，且端1520A、1520B和1530可以用封装件迹线来图示。此仅仅是用于说明性的目的，且并非作为本发明的限制。在一些示例中，封装件1500P可以用另一类型的技术来实施，例如，四方扁平封装件(Quad Flat Package, QFP)技术、双列直插封装件(Dual In-line Package，DIP)技术、引脚网格阵列(Pin Grid Array，PGA)技术等。
[0065]在实践中，封装件1500P可以安装于以上提及的电子装置的印刷电路板(PCB)上。例如，PCB可包括多个PCB迹线(trace)，其中多个PCB迹线中的PCB迹线可用于传导预定电压电平VDD(例如，以上提及的预定电压电平VDD)到封装件1500P的端1520A，以及多个PCB迹线中的另一 PCB迹线可用于导通接地电压电平GND(例如，以上提及的接地电压电平GND)到封装件1500P的端1520B。其结果是，本实施例的预定电压电平A可等效于预定电压电平VDD，以及本实施例的另一预定电压电平B可等效于接地电压电平GND。此外，PCB还可包含电容器1540(为了简洁，在图15中标示为“C”)，耦合于本实施例的预定电压电平VDD和接地电压电平GND之间。此仅仅是用于说明性的目的，且并非作为本发明的限制。根据一些本发明的实施例，不必要实施电容器1540。为了简洁，本实施例的类似描述此处不详细重复。
[0066]图16是根据本发明的实施例的能够执行谐振抑制的装置1600的示意图，其中此装置16 00包含IC 1610。根据本实施例，IC 1610可包括功能模块1612 (为了简洁，在图16中标示为“功能”)，且可作为显示于图1中的实施例和显示于图2中的实施例描述的一些实施例的前述功能模块的示例，且还可包含电阻器1614(为了简洁，在图16中标示为“R”)和电容器1616(为了简洁，在图16中标示为“C”)，其可作为那些实施例的前述至少一个阻抗部件的示例。
[0067]例如，IC 1610可以是芯片上系统(SOC或SoC)架构中的的半导体芯片，因此，为了更好地理解，IC 1610可标示为“S0C”，且IC 1610的内部电连接(例如，在本实施例中用于分别导通预定电压电平A和另一预定电压电平B的前述两个导线，以及一些功能模块1612、电阻器1614、电容器1616和两个导线之间的电连接)可以用SOC金属图示。此仅仅是用于说明性的目的，且并非作为本发明的限制。在一些示例中，IC 1610可以是一个另一类型架构中的芯片。如图16所示，装置1600可包括封装件1600P，用于封装IC 1610，其中封装件1600P可包括耦合到IC 1610的多个端1620A和1620B。为了更好地理解，例如，以BGA技术实施的封装件可作为封装件1600P的示例，且因此，端1620A和1620B可用IC 1610之间的球和电连接来图示，端1620A以及1620B可以用封装件迹线来图示。此仅仅是用于说明性的目的，且并非作为本发明的限制。在一些示例中，封装件1600P可以用另一类型技术来实施，例如，QFP技术、DIP技术、PGA技术等。
[0068]在实践中，封装件1600P可以安装于以上提及的电子装置的印刷电路板(PCB)上。例如，PCB可包括多个PCB迹线，其中多个PCB迹线中的PCB迹线可用于导通预定电压电平VDD (例如，以上提及的)到封装件1600P的端1620A，以及多个PCB迹线中的另一 PCB迹线可用于导通接地电压电平GND(例如，以上提及的)到封装件1600P的端1620B。其结果是，本实施例的预定电压电平A可等效于预定电压电平VDD，以及本实施例的另一预定电压电平B可等效于接地电压电平GND。此外，PCB还可包含电容器1640(为了简洁，在图16中标示为“C”)，耦合于本实施的预定电压电平VDD和接地电压电平GND之间。此仅仅是用于说明性的目的，且并非作为本发明的限制。根据一些本发明的实施例，不必要实施电容器1640。为了简洁，本实施例的类似描述此处不详细重复。
[0069]图17图示了根据本发明的实施例的系统的频域阻抗的曲线，其中系统的阻抗Z可随着频率f的函数Z(f)来变化。例如，在图17显示的两个曲线中，用非虚线描绘的曲线可表示本实施例的系统的阻抗Z，以及用虚线描绘的曲线可表示现有技术中现有系统的阻抗Zo此仅仅是用于说明性的目的，且并非作为本发明的限制。
[0070]根据本实施例，系统可包括分别显示于图9、图10、图11、图12、图13、图14、图15和图16中的任何架构。更特别地，系统的阻抗Z可以是在系统的节点看到的阻抗。例如，此节点可表示显示于图1中的实施例的前述端子，例如，分别显示于图9、图10、图11、图12、图13和图14中的任何架构中的端子TM。在另一示例中，此节点可表示显示于图1中的实施例的前述端子，例如，显示于图15的架构中的任何对应端{Τια}。在另一示例中，此节点可表示显示于图16的架构中的IC 1610中的节点(例如，IC 1610的内部端)。请注意，无论系统是否包含分别显示于图9、图10、图11、图12、图13、图14、图15和图16中的架构，本实施例的系统能够执行谐振抑制。其结果是，本实施例的系统的曲线中的峰值可低于现有技术的现有系统的曲线中的峰值。为了简洁，本实施例的类似描述此处不详细重复。
[0071 ] 根据一些本发明的实施例，在IC中解耦合电容器可以用长通道MOSFET来实施。在新的IC实施的制程的解耦合电容的质量因素可变得更好，因为在新制程中相对于以前的制程的解耦合电容器的改变引起的谐振问题可发生，并降低电子装置的性能。因此，根据分别显示于图9、图10、图11、图12、图13、图14、图15和图16中的任何实施例，通过实施1C，谐振问题可以解决，且电子装置的性能可以保证。
[0072]本领域技术人员将轻易地看出在保留本发明的教导时，可以对装置和方法作出许多修改和替换。因此，以上揭露应该解释为仅仅由所附的权利要求的范围和界限来限制。
【主权项】
1.一种借助于MOSFET执行信号驱动的装置，其特征在于，所述装置包含: PM0SFET，耦合于预定电压电平和一端子之间，用于选择性地驱动信号，其中所述信号通过所述端子； NM0SFET，耦合于所述预定电压电平和所述端子之间，用于选择性地驱动所述信号；以及 另一 NM0SFET，耦合于另一预定电压电平和所述端子之间，用于选择性地驱动所述信号; 其中所述PM0SFET、所述NM0SFET以及所述另一 NM0SFET不同时驱动所述信号。2.如权利要求1所述的借助于MOSFET执行信号驱动的装置，其特征在于，所述PM0SFET、所述NM0SFET和所述另一 NM0SFET中的任何MOSFET选择性地驱动所述信号以具有多个逻辑状态的一个。3.如权利要求2所述的借助于MOSFET执行信号驱动的装置，其特征在于，所述PM0SFET和所述NM0SFET用于选择性地驱动所述信号，以对应于所述多个逻辑状态的至少一个逻辑状态；且所述另一 NM0SFET用于选择性地驱动所述信号，以对应于所述多个逻辑状态的另一逻辑状态。4.如权利要求3所述的借助于MOSFET执行信号驱动的装置，其特征在于，所述多个逻辑状态中的任何两个逻辑状态不同时存在。5.如权利要求1所述的借助于MOSFET执行信号驱动的装置，其特征在于，所述PM0SFET用于选择性地驱动所述信号，以具有与所述预定电压电平关联的电压电平；所述NM0SFET用于选择性地驱动所述信号，以具有与所述预定电压电平关联的另一电压电平；以及所述另一 NM0SFET用于选择性地驱动所述信号，以具有与所述另一预定电压电平关联的电压电平。6.如权利要求5所述的借助于MOSFET执行信号驱动的装置，其特征在于，与所述预定电压电平关联的电压电平中的任何两个电压电平、与所述预定电压电平关联的另一电压电平以及与所述另一预定电压电平关联的电压电平不同于彼此。7.如权利要求1所述的借助于MOSFET执行信号驱动的装置，其特征在于，还包含: 切换单元，耦合于所述预定电压电平和所述端子之间，用于选择性地使能驱动路径，所述驱动路径通过所述PM0SFET，其中所述切换单元和所述PM0SFET是串联电连接。8.如权利要求1所述的借助于MOSFET执行信号驱动的装置，其特征在于，还包含: 切换单元，耦合于所述预定电压电平和所述端子之间，用于选择性地使能驱动路径，所述驱动路径通过所述NM0SFET，其中所述切换单元和所述NM0SFET是串联电连接。9.如权利要求1所述的借助于MOSFET执行信号驱动的装置，其特征在于，还包含: 电阻器，耦合于所述预定电压电平和所述端子之间，其中所述电阻器和所述PM0SFET是串联电连接。10.如权利要求1所述的借助于MOSFET执行信号驱动的装置，其特征在于，还包含: 电阻器，耦合于所述预定电压电平和所述端子之间，其中所述电阻器和所述NM0SFET是串联电连接。11.如权利要求1所述的借助于MOSFET执行信号驱动的装置，其特征在于，还包含: 至少一个阻抗部件，耦合于所述预定电压电平和所述另一预定电压电平之间。12.如权利要求11所述的借助于MOSFET执行信号驱动的装置，其特征在于，所述至少一个阻抗部件包含电容器。13.如权利要求12所述的借助于MOSFET执行信号驱动的装置，其特征在于，所述至少一个阻抗部件还包含电阻器；且所述电阻器和所述电容器是串联电连接。14.如权利要求13所述的借助于MOSFET执行信号驱动的装置，其特征在于，所述电阻器用于执行谐振抑制。15.如权利要求12所述的借助于MOSFET执行信号驱动的装置，其特征在于，还包含: 切换单元，耦合于所述预定电压电平和所述端子之间，用于选择性地使能驱动路径，所述驱动路径通过所述PM0SFET和所述NM0SFET中的M0SFET，其中所述切换单元和所述MOSFET是串联电连接，且所述切换单元和电容器是串联电连接。16.如权利要求15所述的借助于MOSFET执行信号驱动的装置，其特征在于，所述切换单元是M0SFET，且用于作为电阻器，且用于执行谐振抑制。17.如权利要求12所述的借助于MOSFET执行信号驱动的装置，其特征在于，所述装置包含集成电路，且所述集成电路包含: 两个导线，用于分别传导所述预定电压电平和所述另一预定电压电平，其中所述至少一个阻抗部件耦合于所述两个导线之间；以及 输入/输出模块，耦合于所述两个导线之间，其中所述输入/输出模块包含所述PM0SFET、所述 NM0SFET 以及所述另一 NM0SFET。18.如权利要求1所述的借助于MOSFET执行信号驱动的装置，其特征在于，所述信号是一组存储器输入/输出信号中的一个。19.如权利要求1所述的借助于MOSFET执行信号驱动的装置，其特征在于，还包含: 预驱动器，耦合到所述PM0SFET、所述NM0SFET以及所述另一 NM0SFET，用于根据所述预驱动器的多个输入信号生成多个控制信号，其中所述多个控制信号包含所述PM0SFET的栅极控制信号、所述NM0SFET的栅极控制信号以及所述另一 NM0SFET的栅极控制信号，且所述PM0SFET的栅极控制信号、所述NM0SFET的栅极控制信号以及所述另一 NM0SFET的栅极控制信号不同时导通所述PM0SFET、所述NM0SFET以及所述另一 NM0SFET。20.一种集成电路，其特征在于，包含: 两个导线，用于分别导通预定电压电平和另一预定电压电平； 功能模块，耦合于所述两个导线，用于执行所述集成电路的多个功能，其中所述两个导线中的至少一个导线为所述功能模块提供电力；以及 至少一个阻抗部件，耦合于所述两个导线之间，其中所述至少一个阻抗的至少一个部分用于为所述集成电路执行谐振抑制。
【专利摘要】本发明提供一种借助于MOSFET执行信号驱动的装置以及集成电路。装置包含PMOSFET，耦合于预定电压电平和一端子之间，用于选择性地驱动信号，其中信号通过端子；NMOSFET，耦合于预定电压电平和端子之间，用于选择性地驱动信号；以及另一NMOSFET，耦合于另一预定电压电平和端子之间，用于选择性地驱动信号；其中PMOSFET、NMOSFET以及另一NMOSFET不同时驱动信号。本发明通过以上方案，可以有效地进行谐振抑制。
【IPC分类】H03K17/06
【公开号】CN104901659
【申请号】CN201510078710
【发明人】陈尚斌
【申请人】联发科技股份有限公司
【公开日】2015年9月9日
【申请日】2015年2月13日
【公告号】US20150256173
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