信号接收电路的制作方法
信号接收电路的制作方法
【专利说明】
【技术领域】
[0001]本发明涉及电路设计技术领域，特别涉及一种信号接收电路，其可以接收信号幅度超过其内器件的耐压的电压差分信号。
【【背景技术】】
[0002]随着晶体管尺寸的不断缩小，电源电压也在按一定的比例降低。传统的1/0(输入/输出)电压已经从5v以上，下降到3.3v和1.8v。以USB2.0 (Universal Serial Bus，即通用串行总线)为例，它是消费类电子产品中最通用的一个接口，为了向下兼容USB1.1的标准，USB2.0必须具备发送和接收USB1.1规定的全速和低速信号的功能。而在最先进的28nm及以下尺寸的半导体制造工艺中，普遍采用1.8v的晶体管作为接口电路的器件。1.Sv的晶体管四端(源，栅，漏，衬)相互之间的电压差一般不能超过1.8v，在极端的情况下不能超过1.98v(电源电压的10%偏差)。采用1.Sv器件接收和发送3.3v信号已经成为接口电路设计的一个挑战。同样的，低压器件接收和发送高压信号都会遇到同样的问题和挑战。
【
【发明内容】
】
[0003]本发明的目的在于提供一种信号接收电路，其可以用耐压的器件形成，但是可以接收高压信号。
[0004]为了解决上述问题，本发明提供一种信号接收电路，其包括:差分输入单元，用于接收输入的一对电压差分信号，该对电压差分信号包括第一电压差分信号和第二电压差分信号，在第一电压差分信号和/或第二电压差分信号的电压高于第一预定阈值时，基于输入的该对电压差分信号产生第一对电流差分信号，在第一电压差分信号和/或第二电压差分信号的电压低于第一预定阈值时，基于该对电压差分信号的电压至少产生第二对电流差分信号；第一电流比较单元，其比较第一对电流差分信号，并得到比较结果；第二电流比较单元，其比较第二对电流差分信号，并得到比较结果，其中综合第一电流比较单元和第二电流比较单元的比较结果得到输入的一对电压差分信号的信号判决，其中该对电压差分信号的差压小于或等于第二电压VDDH，第一电流比较单元、第二电流比较单元和差分输入单元内的器件为耐压小于第二电压，第一电流比较单元和第二电压单元以第一电压VDD为工作电压，第一电压VDD小于第二电压VDDH。
[0005]进一步的，所述电流比较单元为P型电流比较单元或N型电流比较单元，各个电流比较单元的输出端连接在一起并与所述信号接收电路的输出端相连。
[0006]进一步的，所述P型电流比较单元包括NMOS晶体管丽31、丽32、丽33、丽34和PMOS晶体管PM31、PM32，其中NMOS晶体管丽31、丽32、丽33、丽34的源极连接接地端，晶体管丽31的栅极与晶体管丽32的栅极以及晶体管丽31的漏极相连，晶体管丽34的栅极与晶体管丽33的栅极以及晶体管丽34的漏极相连，PMOS晶体管PM31和PM32的源极与第一电源端相连，晶体管PM32的栅极与晶体管PM31的栅极以及晶体管PM32的漏极相连，晶体管丽32的漏极与晶体管PM31的漏极相连，晶体管丽32的漏极与晶体管PM31的漏极的中间节点作为所述P型电流比较单元的输出端，晶体管丽33的漏极与晶体管PM32的漏极相连，晶体管MN31的漏极作为所述P型电流比较单元的一个输入端连接输入的一对电流差分信号中的一个，晶体管MN34的漏极作为所述P型电流比较单元的另一个输入端连接一对电流差分信号中的另一个，第一电源端的电压为第一电压VDD。
[0007]进一步的，所述N型电流比较单元包括NMOS晶体管MN41、MN42和PMOS晶体管PM41、PM42、PM43和PM44，其中NMOS晶体管MN41、MN42的源极连接接地端，晶体管MN41的栅极与晶体管MN42的栅极以及晶体管MN41的漏极相连，PMOS晶体管PM41、PM42、PM43和PM44的源极与第一电源端相连，晶体管PM43的栅极与晶体管PM44的栅极以及晶体管PM43的漏极相连，晶体管PM42的栅极与晶体管PM41的栅极以及晶体管PM42的漏极相连，晶体管MN42的漏极与晶体管PM41的漏极相连，晶体管MN42的漏极与晶体管PM41的漏极的中间节点作为所述N型电流比较单元的输出端，晶体管MN41的漏极与晶体管PM44的漏极相连，晶体管PM43的漏极作为所述N型电流比较单元的一个输入端连接输入的一对电流差分信号中的一个，晶体管PM42的漏极作为所述N型电流比较单元的另一个输入端连接输入的一对电流差分信号中的另一个。
[0008]进一步的，所述信号接收电路包括第一电源端和第二电源端，第一电源端的电压为第一电压VDD，第二电源端的电压为第二电压VDDH，所述差分输入单元包括第一传递单元、第二传递单元、第一转换单元和第二转换单元，第一传递单元，其输入的第一电压差分信号和/或第二电压差分信号的电压高于VDD-Vthl时，将输入的第一电压差分信号和/或第二电压差分信号分别传递至第一节点X和第二节点y，其中第一节点X和第二节点I的最高电压小于第二电源端的电压VDDH，Vthl为第一阈值电压，其中VDD-Vthl为第一预定阈值；第一转换单元将第一节点X的电压和第二节点I的电压转换为第一对电流差分信号输出，第二传递单元，其在输入的第一电压差分信号和/或第二电压差分信号的电压高于VDD+Vth2时，将输入的第一电压差分信号和/或第二电压差分信号传递至第三节点a和第四节点b，其中Vth2为第二阈值电压；第二转换单元将第三节点a的电压和第四节点b的电压转换为第一对电流差分信号输出，其中第一转换单元和第二转换单元共享输出电路。
[0009]进一步的，第一传递单元包括PMOS晶体管PMl和PM2、电流源Il和12，电流源Il的一端与第二电源端相连，另一端与晶体管PMl的源极相连，晶体管PMl的漏极与第二电源端相连，电流源12的一端与第二电源端相连，另一端与晶体管PM2的源极相连，晶体管PM2的漏极与第二电源端相连，晶体管PMl的栅极作为差分输入单元的第一差分输入端接收输入的一对电压差分信号的第一电压差分信号，其源极为第一节点X，晶体管PM2的栅极作为差分输入单元的第二差分输入端接收输入的一对电压差分信号的第二电压差分信号，其源极为第二节点1，Vthl为PMOS晶体管PMl和PM2的导通阈值的绝对值。
[0010]进一步的，第二传递单元包括PMOS晶体管PM5、PM6、PM7、PM8，晶体管PM5、PM7的栅极与第一电源端VDD相连，晶体管PM5的源极作为差分输入单元的第一差分输入端接收输入的一对电压差分信号的第一电压差分信号，其漏极为第三节点a，晶体管PM7的源极作为差分输入单元的第二差分输入端接收输入的一对电压差分信号的第二电压差分信号，其漏极为第四节点b，晶体管PM6的源极与第一电源端相连，其漏极与第三节点a相连，其栅极与第一电压差分信号相连，晶体管PM8的源极与第一电源端相连，其漏极与第四节点b相连，其栅极与第二电压差分信号相连，Vth2为PMOS晶体管MP5和MP7的导通阈值的绝对值。
[0011]进一步的，第一转换单元包括电流源13、PMOS晶体管PM3、PM4、PMlU PMl2, NMOS晶体管MN1、MN2、MN3、MN4、MN5、MN6，第二转换单元包括电流源I2、PM0S晶体管PM9、PM10、PMlK PMl2, NMOS晶体管丽1、丽2、丽3、MN4、丽5、MN6，其中第一转换单元和第二转换单元共享PMOS晶体管PMl 1、PMl2、匪OS晶体管丽1、丽2、丽3、丽4、丽5、丽6，这部分电路为输出电路，电流源13的一端与第二电源端相连，另一端与PMOS晶体管PM3、PM4的源极相连，晶体管PM3的栅极与第一节点X相连，晶体管PM4的栅极与第二节点y相连，电流源14的一端与第二电源端相连，另一端与PMOS晶体管PM9、PM10的源极相连，晶体管PM9的栅极与第三节点a相连，晶体管PMlO的栅极与第四节点b相连，晶体管PM11、PM12、W1、W2的栅极均与第一电源端VDD相连，晶体管PMll的源极与晶体管PM9以及PM3的漏极相连，晶体管PMl2的源极与晶体管PMlO以及PM4的漏极相连，晶体管PMll的源极与晶体管匪1的漏极相连，晶体管PM12的源极与晶体管匪2的漏极相连，晶体管匪I的源极与晶体管匪3的漏极相连，晶体管匪2的源极与晶体管匪5的漏极相连，晶体管丽3、MN4、丽5、MN6的漏极与接地端相连，晶体管丽3的栅极与晶体管NM4的栅极以及晶体管匪3的漏极相连，晶体管丽5的栅极与晶体管NM6的栅极以及晶体管NM5的漏极相连，晶体管NM4的漏极作为输出端输出第一对电流差分信号中的一个电流差分信号，晶体管NM6的漏极作为输出端输出第一对电流差分信号中的另一个电流差分信号。
[0012]进一步的，所述差分输入单元在第一电压差分信号和/或第二电压差分信号的电压低于第一预定阈值时，基于该对电压差分信号的电压还产生第三对电流差分信号，所述差分输入单元包括第三传递单元、第三转换单元和第四转换单元，第三传递单元，其在输入的第一电压差分信号和/或第二电压差分信号的电压低于VDD-Vth3时，将第一电压差分信号和/或第二电压差分信号的电压分别传递至第五节点i和第六节点j，Vth3为第三阈值电压，VDD-Vth3 = VDD-Vthl ;第三转换单元将第五节点i的电压和第六节点j的电压转换为第二对电流差分信号，第四转换单元将第五节点i的电压和第六节点j的电压转换为第三对电流差分信号。
[0013]进一步的，第三传递单元包括NMOS晶体管丽7、MN8，晶体管丽7的漏极作为信号接收电路的第一差分输入端接收一对电压差分信号中的第一电压差分信号，其栅极接第一电源端，其源极为第五节点i，晶体管MN8的漏极作为信号接收电路的第二差分输入端接收一对电压差分信号中的第二电压差分信号，其栅极接电源，其源极为第六节点j，Vth3为晶体管丽7的导通阈值电压。
[0014]进一步的，第三转换单元包括NMOS晶体管MN9、丽10、丽11、丽12，PMOS晶体管PMl3, PM14、电流源15，电流源15的一端与第一电源端相连，另一端与晶体管PM13和PM14的源极相连，晶体管PM13的栅极与第五节点i相连，晶体管PM14的栅极与第六节点j相连，晶体管MN9、丽10、丽11、丽12的源极与接地端相连，晶体管MN9的栅极 与晶体管丽10的栅极以及晶体管MN9的漏极相连，晶体管MNll的栅极与晶体管MN12的栅极以及晶体管MNll的漏极相连，晶体管丽11的漏极与晶体管PM14的漏极相连，晶体管MN9的漏极与晶体管PMl3的漏极相连，晶体管MNlO的漏极作为第三转换单元的一个输出端输出第二对电流差分信号中的一个电流差分信号，晶体管丽12的漏极作为第三转换单元的另一个输出端输出第二对差分电流中的另一个电流差分信号。
[0015]进一步的，第四转换单元包括NMOS晶体管丽13、丽14，PMOS晶体管PM15、PM16、PM17、PM18和电流源16，晶体管匪13的栅极与第五节点i相连，晶体管匪14的栅极与第六节点j相连，晶体管匪13和匪14的源极与电流源16的一端相连，电流源16的另一端与接地端相连，PMOS晶体管PM15、PM16、PM17、PM18的源极与第一电源端相连，晶体管PM15的栅极与晶体管PM16的栅极以及晶体管PM15的漏极相连，晶体管PM17的栅极与晶体管PM18的栅极以及晶体管PM17的漏极相连，晶体管PM15的漏极与晶体管匪13的漏极相连，晶体管PM17的漏极与晶体管匪14的漏极相连，晶体管PM16的漏极作为第四转换单元的一个输出端输出第三对差分电流中的一个电流差分信号，晶体管PM18的漏极作为第四转换单元的另一个输出端输出第三对差分电流中的另一个电流差分信号。
[0016]与现有技术相比，本发明将电压高于第一预定阈值的电压差分信号转换成第一对差分电流，将电压低于第一预定阈值的电压差分信号转换成第二对差分电流，这样可以用低压耐压器件接收到电压信号。
【【附图说明】】
[0017]为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中:
[0018]图1为一种信号接收电路的功能框图电路示意图；
[0019]图2为输入的电压差分信号DP、DN的波形示意图，其中VDD为第一电压，VDDH为第二电压；
[0020]图3a为图1中的差分输入单元的部分电路的电路示意图，其示意出了第一传递单元、第二传递单元、第一转换单元和第二转换单元；
[0021]图3b为图1中的差分输入单元的另一部分电路的电路示意图，其示意出了第三传递单元、第三转换单元和第四转换单元；
[0022]图4为P型电流比较器的一个实施例；
[0023]图5为N型电流比较器的一个实施例。
【【具体实施方式】】
[0024]为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和【具体实施方式】对本发明作进一步详细的说明。
[0025]此处所称的“一个实施例”或“实施例”是指可包含于本发明至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。除非特别说明，本文中的连接、相连、相接的表示电性连接的词均表示直接或间接电性相连。
[0026]图1为一种信号接收电路的功能框图电路示意图。
[0027]所述信号接收电路包括差分输入单元110、第一电流比较单元120、第二电流比较单元130和第三电流比较单元140。
[0028]所述差分输入单元110用于接收输入的一对电压差分信号，该对电压差分信号包括第一电压差分信号DN和第二电压差分信号DP，其中该对电压差分信号的差压等于第二电压VDDH，比如为3.3V。图2为输入的一对电压差分信号DP、DN的波形示意图。
[0029]第一电流比较单元120、第二电流比较单元130、第三电流比较单元140和差分输入单元110内的器件为耐压小于第二电压VDDH，第一电流比较单元和第二电压单元以第一电压VDD为工作电压，第一电压VDD小于第二电压VDDH，比如VDD为1.8V。
[0030]所述差分输入单元，在第一电压差分信号和/或第二电压差分信号的电压高于第一预定阈值时，基于输入的该对差分信号产生第一对电流差分信号1utp_l、1utn_l，在第一电压差分信号和/或第二电压差分信号的电压低于第一预定阈值时，基于该对电压差分信号的电压产生第二对电流差分信号1utp_2、1utn_2和第三对电流差分信号1utp_3、1utn—3ο
[0031]第一电流比较单元120，其比较第一对电流差分信号，并得到比较结果；第二电流比较单元130，其比较第二对电流差分信号，并得到比较结果，第三电流比较单元140，其比较第三对电流差分信号，并得到比较结果，其中综合第一电流比较单元、第二电流比较单元和第三对电流差分信号的比较结果得到输入的一对电压差分信号的信号判决。
[0032]在另外的实施例中，根据需要也可以删除第三对电流差分信号和第三电流比较单元140，而是综合第一电流比较单元和第二电流比较单元的比较结果得到输入的一对电压差分信号的信号判决，原理类似。
[0033]各个电流比较单元120、130和140的输出端连接在一起，共同输出判决信号。
[0034]图3a为图1中的差分输入单元的部分电路的电路示意图。如图3a所示，所述差分输入单元包括第一传递单元210、第二传递单元220、第一转换单元和第二转换单元(未标记)。
[0035]第一电源端的电压为第一电压VDD，第二电源端的电压为第二电压VDDH。第一传递单元210，其输入的第一电压差分信号和/或第二电压差分信号的电压高于VDD-Vthl时，将输入的第一电压差分信号和/或第二电压差分信号分别传递至第一节点X和第二节点y，其中第一节点X和第二节点I的最高电压小于第二电源端的电压VDDH，Vthl为第一阈值电压，其中VDD-Vthl为第一预定阈值。第一转换单元将第一节点X的电压和第二节点y的电压转换为第一对电流差分信号输出。第二传递单元220在输入的第一电压差分信号和/或第二电压差分信号的电压高于VDD+Vth2时，将输入的第一电压差分信号和/或第二电压差分信号传递至第三节点a和第四节点b，其中Vth2为第二阈值电压。第二转换单元220将第三节点a的电压和第四节点b的电压转换为第一对电流差分信号输出，其中第一转换单元和第二转换单元共享输出电路。
[0036]继续参看图3a所示，第一传递单元210包括PMOS晶体管PMl和PM2、电流源Il和12。电流源Il的一端与第二电源端相连，另一端与晶体管PMl的源极相连，晶体管PMl的漏极与第二电源端相连。电流源12的一端与第二电源端相连，另一端与晶体管PM2的源极相连，晶体管PM2的漏极与第二电源端相连。晶体管PMl的栅极作为差分输入单元的第一差分输入端接收输入的一对电压差分信号的第一电压差分信号，其源极为第一节点X。晶体管PM2的栅极作为差分输入单元的第二差分输入端接收输入的一对电压差分信号的第二电压差分信号，其源极为第二节点1，Vthl为PMOS晶体管PMl和PM2的导通阈值的绝对值。
[0037]继续参看图3a所示，第二传递单元220包括PMOS晶体管PM5、PM6、PM7、PM8。晶体管PM5、PM7的栅极与第一电源端VDD相连，晶体管PM5的源极作为差分输入单元的第一差分输入端接收输入的一对电压差分信号的第一电压差分信号，其漏极为第三节点a，晶体管PM7的源极作为差分输入单元的第二差分输入端接收输入的一对电压差分信号的第二电压差分信号，其漏极为第四节点b，晶体管PM6的源极与第一电源端相连，其漏极与第三节点a相连，其栅极与第一电压差分信号相连，晶体管PM8的源极与第一电源端相连，其漏极与第四节点b相连，其栅极与第二电压差分信号相连，Vth2为PMOS晶体管MP5和MP7的导通阈值的绝对值。
[0038]继续参看图3a所示，第一转换单元包括电流源13、PMOS晶体管PM3、PM4、PMlUPMl2, NMOS晶体管丽1、丽2、丽3、MN4、丽5、MN6。第二转换单元包括电流源12、PMOS晶体管 PM9、PM10、PM11、PM12、NMOS 晶体管 MN1、MN2、MN3、MN4、MN5、MN6。其中第一转换单元和第二转换单元共享PMOS晶体管PM11、PM12、匪OS晶体管丽1、丽2、丽3、丽4、丽5、丽6，这部分电路为输出电路。
[0039]电流源13的一端与第二电源端相连，另一端与PMOS晶体管PM3、PM4的源极相连，晶体管PM3的栅极与第一节点X相连，晶体管PM4的栅极与第二节点y相连，电流源14的一端与第二电源端相连，另一端与PMOS晶体管PM9、PM10的源极相连，晶体管PM9的栅极与第三节点a相连，晶体管PMlO的栅极与第四节点b相连，晶体管PM11、PM12、W1、W2的栅极均与第一电源端VDD相连，晶体管PMll的源极与晶体管PM9以及PM3的漏极相连，晶体管PM12的源极与晶体管PMlO以及PM4的漏极相连，晶体管PMll的源极与晶体管匪1的漏极相连，晶体管PM12的源极与晶体管匪2的漏极相连，晶体管匪I的源极与晶体管匪3的漏极相连，晶体管匪2的源极与晶体管匪5的漏极相连，晶体管丽3、MN4、丽5、MN6的漏极与接地端相连，晶体管丽3的栅极与晶体管NM4的栅极以及晶体管匪3的漏极相连，晶体管MN5的栅极与晶体管NM6的栅极以及晶体管NM5的漏极相连，晶体管NM4的漏极作为输出端输出第一对电流差分信号中的一个电流差分信号，晶体管NM6的漏极作为输出端输出第一对电流差分信号中的另一个电流差分信号。
[0040]晶体管PM11、PMl2用来钳位其源极的电压的最低值为VDD+Vthpmll (pmll的导通阈值)，这样可以保护PM9和PM10，PM3和PM4以及其他的PMOS晶体管。晶体管匪I和匪2用来进行钳位其源极的电压的最高电压为VDD-Vthnml (nml的导通阈值)，这样可以保护NM3、NM、NM5、NM6。
[0041]图3b为图1中的差分输入单元的另一部分电路的电路示意图。如图3b所示，所述差分输入单元110包括第三传递单元230、第三转换单元240和第四转换单元250。
[0042]如图3b所示，第三传递单元230 在输入的第一电压差分信号和/或第二电压差分信号的电压低于VDD-Vth3时，将第一电压差分信号和/或第二电压差分信号的电压分别传递至第五节点i和第六节点j，Vth3为第三阈值电压，VDD-Vth3 = VDD-Vthlo第三转换单元240将第五节点i的电压和第六节点j的电压转换为第二对电流差分信号1utp_2，1utn_2o第四转换单元150将第五节点i的电压和第六节点j的电压转换为第三对电流差分信号 1utp_3，1utn_3o
[0043]再次参看图3b所示的，第三传递单元包括NMOS晶体管丽7、MN8。晶体管丽7的漏极作为信号接收电路的第一差分输入端接收一对电压差分信号中的第一电压差分信号，其栅极接第一电源端，其源极为第五节点i，晶体管MN8的漏极作为信号接收电路的第二差分输入端接收一对电压差分信号中的第二电压差分信号，其栅极接电源，其源极为第六节点j，Vth3为晶体管丽7的导通阈值电压。
[0044]再次参看图3b所示的，第三转换单元包括NMOS晶体管MN9、丽10、丽11、丽12，PMOS晶体管PM13、PM14、电流源15。电流源15的一端与第一电源端相连，另一端与晶体管PM13和PM14的源极相连，晶体管PM13的栅极与第五节点i相连，晶体管PM14的栅极与第六节点j相连。晶体管MN9、丽10、丽11、丽12的源极与接地端相连。晶体管MN9的栅极与晶体管丽10的栅极以及晶体管MN9的漏极相连。晶体管丽11的栅极与晶体管丽12的栅极以及晶体管丽11的漏极相连。晶体管丽11的漏极与晶体管PM14的漏极相连，晶体管MN9的漏极与晶体管PM13的漏极相连，晶体管丽10的漏极作为第三转换单元240的一个输出端输出第二对电流差分信号中的一个电流差分信号1utp_2，晶体管MN12的漏极作为第三转换单元240的另一个输出端输出第二对差分电流中的另一个电流差分信号1utn2。
[0045]再次参看图3b所示的，第四转换单元250包括NMOS晶体管丽13、丽14，PMOS晶体管PM15、PM16、PMl7, PM18和电流源16。晶体管NM13的栅极与第五节点i相连，晶体管匪14的栅极与第六节点j相连，晶体管匪13和匪14的源极与电流源16的一端相连，电流源16的另一端与接地端相连，PMOS晶体管PM15、PM16、PM17、PM18的源极与第一电源端相连，晶体管PM15的栅极与晶体管PM16的栅极以及晶体管PM15的漏极相连，晶体管PM17的栅极与晶体管PM18的栅极以及晶体管PM17的漏极相连，晶体管PM15的漏极与晶体管W13的漏极相连，晶体管PM17的漏极与晶体管匪14的漏极相连，晶体管PM16的漏极作为第四转换单元的一个输出端输出第三对差分电流中的一个电流差分信号1utn3，晶体管PM18的漏极作为第四转换单元的另一个输出端输出第三对差分电流中的另一个电流差分信号1utp30
[0046]下面介绍一下差分输入单元110的工作原理。
[0047]在输入的第一电压差分信号和/或第二电压差分信号的电压低于VDD-Vthl时，晶体管PMl和PM2关断，节点X和y都为高电平VDDH，第一转换单元生成的第一对电流差分信号1utp_l，1utn_l相等，相当第一转换单元于不工作，第一转换单元未能实现DN和DP输入的电压差分信号的电流转换；晶体管PM5，PM7关断，节点a和b为高电平VDD，第二转换单元生成的第一对电流差分信号1utp_l，1utn_l相等，相当于不工作，第二转换单元未能实现DN和DP输入的电压差分信号的电流转换；此时，匪7和NM8导通，第三转换单元240或第四转换单元250工作，实现DN和DP输入的电压差分信号的电流转换，下文详细介绍。
[0048]在输入的第一电压差分信号和/或第二电压差分信号的电压高于VDD-Vthl时，晶体管PMl和PM2导通，节点X和y等于DN和DP的电压加上晶体管PMl和PM2的源极-栅极电压Vsg，此时第一转换单元生成不同的第一对电流差分信号1utp_l，1utn_l，相当于第一转换单元正常工作，第一转换单元实现了 DN和DP输入的电压差分信号的电流转换；此时，匪7和NM8截止，节点i和j被拉高到vdd，第三转换单元240和第四转换单元250不工作，未能实现DN和DP输入的电压差分信号的电流转换。
[0049]在输入的第一电压差分信号和/或第二电压差分信号的电压高于VDD+Vth2时，晶体管PM5和PM5导通，节点a和b等于DN和DP的电压减去晶体管PM5和PM7的源极-漏极电压Vsd，此时第二转换单元生成不同的第一对电流差分信号1utp_l，1utn_l，相当于第二转换单元正常工作，第二转换单元实现了 DN和DP输入的电压差分信号的电流转换。此时，匪7和NM8截止，节点i和j被拉高到vdd，第三转换单元240和第四转换单元250不工作，未能实现DN和DP输入的电压差分信号的电流转换。
[0050]在输入的第一电压差分信号和/或第二电压差分信号的电压低于VDD_Vth3时，其中Vth3通常等于VthI，晶体管匪7和NM8导通，节点i和j的电压等于DN和DP的电压差分信号的电压减去匪7和NM8的漏源极压差。此时，如果节点i或j低于匪13和匪14的导通阈值(比如0.4V)时，匪13和匪14将会截止，第四转换单元250将会停止工作，其不能实现DN和DP输入的电压差分信号的电流转换。而此时，晶体管PM13和PM14导通，第三转换单元240正常工作，实现DN和DP输入的电压差分信号的电流转换。
[0051]在晶体管匪7和NM8导通，且节点i或j高于匪13和匪14的导通阈值和电流源16的导通压降之和时，第三转换单元240和第四转换单元250正常工作，实现DN和DP输入的电压差分信号的电流转换。
[0052]每个电流比较单元都可以是P型电流比较单元或N型电流比较单元。
[0053]图4为P型电流比较器的一个实施例。如图4所示，所述P型电流比较单元包括NMOS 晶体管 MN31、MN32、MN33、MN34 和 PMOS 晶体管 PM31、PM32。其中 NMOS 晶体管 MN31、丽32、丽33、丽34的源极连接接地端GND。
[0054]晶体管丽31的栅极与晶体管丽32的栅极以及晶体管丽31的漏极相连，晶体管丽34的栅极与晶体管丽33的栅极以及晶体管丽34的漏极相连，PMOS晶体管PM31和PM32的源极与第一电源端相连，晶体管PM32的栅极与晶体管PM31的栅极以及晶体管PM32的漏极相连。晶体管丽32的漏极与晶体管PM31的漏极相连，晶体管丽32的漏极与晶体管PM31的漏极的中间节点作为所述P型电流比较单元的输出端，晶体管MN33的漏极与晶体管PM32的漏极相连。晶体管丽31的漏极作为所述P型电流比较单元的一个输入端连接输入的一对电流差分信号中的一个，晶体管MN34的漏极作为所述P型电流比较单元的另一个输入端连接一对电流差分信号中的另一个，第一电源端的电压为第一电压VDD。
[0055]图5为N型电流比较器的一个实施例。如图5所示，所述N型电流比较单元包括NMOS 晶体管 MN41、MN42 和 PMOS 晶体管 PM41、PM42、PM43 和 PM44。其中 NMOS 晶体管 MN41、MN42的源极连接接地端。晶体管MN41的栅极与晶体管MN42的栅极以及晶体管MN41的漏极相连。PMOS晶体管PM41、PM42、PM43和PM44的源极与第一电源端相连。晶体管PM43的栅极与晶体管PM44的栅极以及晶体管PM43的漏极相连，晶体管PM42的栅极与晶体管PM41的栅极以及晶体管PM42的漏极相连，晶体管MN42的漏极与晶体管PM41的漏极相连，晶体管MN42的漏极与晶体管PM41的漏极的中间节点作为所述N型电流比较单元的输出端，晶体管MN41的漏极与晶体管PM44的漏极相连，晶体管PM43的漏极作为所述N型电流比较单元的一个输入端连接输入的一对电流差分信号中的一个，晶体管PM42的漏极作为所述N型电流比较单元的另一个输入端连接输入的一对电流差分信号中的另一个。
[0056]在本发明中，“连接”、相连、“连”、“接”等表示电性相连的词语，如无特别说明，则表示直接或间接的电性连接。
[0057]需要指出的是，熟悉该领域的技术人员对本发明的【具体实施方式】所做的任何改动均不脱离本发明的权利要求书的范围。相应地，本发明的权利要求的范围也并不仅仅局限于前述【具体实施方式】。
【主权项】
1.一种信号接收电路，其特征在于，其包括: 差分输入单元，用于接收输入的一对电压差分信号，该对电压差分信号包括第一电压差分信号和第二电压差分信号，在第一电压差分信号和/或第二电压差分信号的电压高于第一预定阈值时，基于输入的该对电压差分信号产生第一对电流差分信号，在第一电压差分信号和/或第二电压差分信号的电压低于第一预定阈值时，基于该对电压差分信号的电压至少产生第二对电流差分信号； 第一电流比较单元，其比较第一对电流差分信号，并得到比较结果； 第二电流比较单元，其比较第二对电流差分信号，并得到比较结果， 其中综合第一电流比较单元和第二电流比较单元的比较结果得到输入的一对电压差分信号的信号判决， 其中该对电压差分信号的差压小于或等于第二电压VDDH，第一电流比较单元、第二电流比较单元和差分输入单元内的器件为耐压小于第二电压，第一电流比较单元和第二电压单元以第一电压VDD为工作电压，第一电压VDD小于第二电压VDDH。2.根据权利要求1所述的信号接收电路，其特征在于， 所述电流比较单元为P型电流比较单元或N型电流比较单元， 各个电流比较单元的输出端连接在一起并与所述信号接收电路的输出端相连。3.根据权利要求2所述的信号接收电路，其特征在于， 所述P型电流比较单元包括NMOS晶体管丽31、丽32、丽33、丽34和PMOS晶体管PM31、PM32， 其中NMOS晶体管丽31、丽32、丽33、丽34的源极连接接地端， 晶体管丽31的栅极与晶体管丽32的栅极以及晶体管丽31的漏极相连， 晶体管丽34的栅极与晶体管丽33的栅极以及晶体管丽34的漏极相连， PMOS晶体管PM31和PM32的源极与第一电源端相连，晶体管PM32的栅极与晶体管PM31的栅极以及晶体管PM32的漏极相连， 晶体管丽 32的漏极与晶体管PM31的漏极相连，晶体管丽32的漏极与晶体管PM31的漏极的中间节点作为所述P型电流比较单元的输出端，晶体管MN33的漏极与晶体管PM32的漏极相连， 晶体管MN31的漏极作为所述P型电流比较单元的一个输入端连接输入的一对电流差分信号中的一个， 晶体管MN34的漏极作为所述P型电流比较单元的另一个输入端连接一对电流差分信号中的另一个， 第一电源端的电压为第一电压VDD。4.根据权利要求2所述的信号接收电路，其特征在于， 所述N型电流比较单元包括NMOS晶体管MN41、MN42和PMOS晶体管PM41、PM42、PM43和 PM44， 其中NMOS晶体管MN41、MN42的源极连接接地端， 晶体管MN41的栅极与晶体管MN42的栅极以及晶体管MN41的漏极相连， PMOS晶体管PM41、PM42、PM43和PM44的源极与第一电源端相连， 晶体管PM43的栅极与晶体管PM44的栅极以及晶体管PM43的漏极相连， 晶体管PM42的栅极与晶体管PM41的栅极以及晶体管PM42的漏极相连， 晶体管MN42的漏极与晶体管PM41的漏极相连，晶体管MN42的漏极与晶体管PM41的漏极的中间节点作为所述N型电流比较单元的输出端，晶体管MN41的漏极与晶体管PM44的漏极相连， 晶体管PM43的漏极作为所述N型电流比较单元的一个输入端连接输入的一对电流差分信号中的一个， 晶体管PM42的漏极作为所述N型电流比较单元的另一个输入端连接输入的一对电流差分信号中的另一个。5.根据权利要求1所述的信号接收电路，其特征在于，其包括第一电源端和第二电源端，第一电源端的电压为第一电压VDD，第二电源端的电压为第二电压VDDH，所述差分输入单元包括第一传递单元、第二传递单元、第一转换单元和第二转换单元，第一传递单元，其输入的第一电压差分信号和/或第二电压差分信号的电压高于VDD-Vthl时，将输入的第一电压差分信号和/或第二电压差分信号分别传递至第一节点X和第二节点y，其中第一节点X和第二节点I的最高电压小于第二电源端的电压VDDH，Vthl为第一阈值电压，其中VDD-Vthl为第一预定阈值； 第一转换单元将第一节点X的电压和第二节点y的电压转换为第一对电流差分信号输出， 第二传递单元，其在输入的第一电压差分信号和/或第二电压差分信号的电压高于VDD+Vth2时，将输入的第一电压差分信号和/或第二电压差分信号传递至第三节点a和第四节点b，其中Vth2为第二阈值电压； 第二转换单元将第三节点a的电压和第四节点b的电压转换为第一对电流差分信号输出， 其中第一转换单元和第二转换单元共享输出电路。6.根据权利要求5所述的信号接收电路，其特征在于， 第一传递单元包括PMOS晶体管PMl和PM2、电流源Il和12， 电流源Il的一端与第二电源端相连，另一端与晶体管PMl的源极相连，晶体管PMl的漏极与第二电源端相连， 电流源12的一端与第二电源端相连，另一端与晶体管PM2的源极相连，晶体管PM2的漏极与第二电源端相连， 晶体管PMl的栅极作为差分输入单元的第一差分输入端接收输入的一对电压差分信号的第一电压差分信号，其源极为第一节点X， 晶体管PM2的栅极作为差分输入单元的第二差分输入端接收输入的一对电压差分信号的第二电压差分信号，其源极为第二节点1， Vthl为PMOS晶体管PMl和PM2的导通阈值的绝对值。7.根据权利要求5所述的信号接收电路，其特征在于， 第二传递单元包括PMOS晶体管PM5、PM6、PM7、PM8， 晶体管PM5、PM7的栅极与第一电源端VDD相连， 晶体管PM5的源极作为差分输入单元的第一差分输入端接收输入的一对电压差分信号的第一电压差分信号，其漏极为第三节点a， 晶体管PM7的源极作为差分输入单元的第二差分输入端接收输入的一对电压差分信号的第二电压差分信号，其漏极为第四节点b， 晶体管PM6的源极与第一电源端相连，其漏极与第三节点a相连，其栅极与第一电压差分信号相连， 晶体管PM8的源极与第一电源端相连，其漏极与第四节点b相连，其栅极与第二电压差分信号相连， Vth2为PMOS晶体管MP5和MP7的导通阈值的绝对值。8.根据权利要求5所述的信号接收电路，其特征在于， 第一转换单元包括电流源I3、PM0S晶体管PM3、PM4、PM11、PM12、NM0S晶体管丽1、丽2、MN3、MM、MN5、MN6， 第二转换单元包括电流源12、PMOS晶体管PM9、PM10、PMlU PMl2, NMOS晶体管丽1、MN2、MN3、MM、MN5、MN6， 其中第一转换单元和第二转换单元共享PMOS晶体管PMlKPMl2,NMOS晶体管丽1、丽2、丽3、MN4、丽5、MN6，这部分电路为输出电路， 电流源13的一端与第二电源端相连，另一端与PMOS晶体管PM3、PM4的源极相连，晶体管PM3的栅极与第一节点X相连，晶体管PM4的栅极与第二节点y相连， 电流源14的一端与第二电源端相连，另一端与PMOS晶体管PM9、PMlO的源极相连，晶体管PM9的栅极与第三节点a相连，晶体管PMlO的栅极与第四节点b相连， 晶体管PM11、PM12、匪1、匪2的栅极均与第一电源端VDD相连， 晶体管PMll的源极与晶体管PM9以及PM3的漏极相连，晶体管PM12的源极与晶体管PMlO以及PM4的漏极相连，晶体管PMll的源极与晶体管匪I的漏极相连，晶体管PM12的源极与晶体管匪2的漏极相连， 晶体管NMl的源极与晶体管NM3的漏极相连，晶体管NM2的源极与晶体管NM5的漏极相连， 晶体管丽3、MN4、丽5、MN6的漏极与接地端相连， 晶体管MN3的栅极与晶体管NM4的栅极以及晶体管匪3的漏极相连， 晶体管MN5的栅极与晶体管NM6的栅极以及晶体管W5的漏极相连， 晶体管NM4的漏极作为输出端输出第一对电流差分信号中的一个电流差分信号， 晶体管NM6的漏极作为输出端输出第一对电流差分信号中的另一个电流差分信号。9.根据权利要求5所述的信号接收电路，其特征在于， 所述差分输入单元在第一电压差分信号和/或第二电压差分信号的电压低于第一预定阈值时，基于该对电压差分信号的电压还产生第三对电流差分信号， 所述差分输入单元包括第三传递单元、第三转换单元和第四转换单元， 第三传递单元，其在输入的第一电压差分信号和/或第二电压差分信号的电压低于VDD-Vth3时，将第一电压差分信号和/或第二电压差分信号的电压分别传递至第五节点i和第六节点j，Vth3为第三阈值电压，VDD-Vth3 = VDD-Vthl ； 第三转换单元将第五节点i的电压和第六节点j的电压转换为第二对电流差分信号， 第四转换单元将第五节点i的电压和第六节点j的电压转换为第三对电流差分信号。10.根据权利要求9所述的信号接收电路，其特征在于， 第三传递单元包括NMOS晶体管MN7、MN8， 晶体管丽7的漏极作为信号接收电路的第一差分输入端接收一对电压差分信号中的第一电压差分信号，其栅极接第一电源端，其源极为第五节点i， 晶体管MN8的漏极作为信号接收电路的第二差分输入端接收一对电压差分信号中的第二电压差分信号，其栅极接电源，其源极为第六节点j，Vth3为晶体管MN7的导通阈值电压。11.根据权利要求10所述的信号接收电路，其特征在于， 第三转换单元包括NMOS晶体管MN9、MN10、MN11、MN12，PMOS晶体管PM13、PM14、电流源15， 电流源15的一端与第一电源端相连，另一端与晶体管PM13和PM14的源极相连，晶体管PM13的栅极与第五节点i相连，晶体管PM14的栅极与第六节点j相连， 晶体管MN9、丽10、丽11、丽12的源极与接地端相连， 晶体管MN9的栅极与晶体管丽10的栅极以及晶体管MN9的漏极相连， 晶体管丽11的栅极与晶体管丽12的栅极以及晶体管丽11的漏极相连， 晶体管丽11的漏极与晶体管PM14的漏极相连，晶体管MN9的漏极与晶体管PM13的漏极相连， 晶体管MNlO的漏极作为第三转换单元的一个输出端输出第二对电流差分信号中的一个电流差分信号，晶体管丽12的漏极作为第三转换单元的另一个输出端输出第二对差分电流中的另一个电流差分信号。12.根据权利要求10所述的信号接收电路，其特征在于， 第四转换单元包括NMOS晶体管MN13、MN14，PMOS晶体管PM15、PM16、PM17、PM18和电流源16， 晶体管匪13的栅极与第五节点i相连， 晶体管匪14的栅极与第六节点j相连， 晶体管匪13和匪14的源极与电流源16的一端相连，电流源16的另一端与接地端相连， PMOS晶体管PM15、PM16、PM17、PM18的源极与第一电源端相连， 晶体管PM15的栅极与晶体管PM16的栅极以及晶体管PM15的漏极相连， 晶体管PM17的栅极与晶体管PM18的栅极以及晶体管PM17的漏极相连， 晶体管PM15的漏极与晶体管匪13的漏极相连，晶体管PM17的漏极与晶体管匪14的漏极相连， 晶体管PM16的漏极作为第四转换单元的一个输出端输出第三对差分电流中的一个电流差分信号，晶体管PM18的漏极作为第四转换单元的另一个输出端输出第三对差分电流中的另一个电流差分信号。
【专利摘要】本发明提供一种信号接收电路，其包括：差分输入单元，用于接收输入的一对电压差分信号，在该对电压差分信号的电压高于第一预定阈值时，基于输入的该对电压差分信号产生第一对电流差分信号，在第一电压差分信号和/或第二电压差分信号的电压低于第一预定阈值时，基于该对电压差分信号的电压至少产生第二对电流差分信号；第一电流比较单元和第二电流比较单元分别比较第一对电流差分信号和第二对电流差分信号，并得到比较结果；其中综合比较结果得到输入的一对电压差分信号的信号判决。其中该对电压差分信号的差压大于第一电流比较单元、第二电流比较单元和差分输入单元内的器件为耐压。这样可以用低压耐压器件接收到电压信号。
【IPC分类】H03K19/094
【公开号】CN104901683
【申请号】CN201510210625
【发明人】周玉镇, 魏来, 戴颉, 李耿民, 职春星
【申请人】灿芯半导体(上海)有限公司
【公开日】2015年9月9日
【申请日】2015年4月28日
【专利说明】
【技术领域】
[0001]本发明涉及电路设计技术领域，特别涉及一种信号接收电路，其可以接收信号幅度超过其内器件的耐压的电压差分信号。
【【背景技术】】
[0002]随着晶体管尺寸的不断缩小，电源电压也在按一定的比例降低。传统的1/0(输入/输出)电压已经从5v以上，下降到3.3v和1.8v。以USB2.0 (Universal Serial Bus，即通用串行总线)为例，它是消费类电子产品中最通用的一个接口，为了向下兼容USB1.1的标准，USB2.0必须具备发送和接收USB1.1规定的全速和低速信号的功能。而在最先进的28nm及以下尺寸的半导体制造工艺中，普遍采用1.8v的晶体管作为接口电路的器件。1.Sv的晶体管四端(源，栅，漏，衬)相互之间的电压差一般不能超过1.8v，在极端的情况下不能超过1.98v(电源电压的10%偏差)。采用1.Sv器件接收和发送3.3v信号已经成为接口电路设计的一个挑战。同样的，低压器件接收和发送高压信号都会遇到同样的问题和挑战。
【
【发明内容】
】
[0003]本发明的目的在于提供一种信号接收电路，其可以用耐压的器件形成，但是可以接收高压信号。
[0004]为了解决上述问题，本发明提供一种信号接收电路，其包括:差分输入单元，用于接收输入的一对电压差分信号，该对电压差分信号包括第一电压差分信号和第二电压差分信号，在第一电压差分信号和/或第二电压差分信号的电压高于第一预定阈值时，基于输入的该对电压差分信号产生第一对电流差分信号，在第一电压差分信号和/或第二电压差分信号的电压低于第一预定阈值时，基于该对电压差分信号的电压至少产生第二对电流差分信号；第一电流比较单元，其比较第一对电流差分信号，并得到比较结果；第二电流比较单元，其比较第二对电流差分信号，并得到比较结果，其中综合第一电流比较单元和第二电流比较单元的比较结果得到输入的一对电压差分信号的信号判决，其中该对电压差分信号的差压小于或等于第二电压VDDH，第一电流比较单元、第二电流比较单元和差分输入单元内的器件为耐压小于第二电压，第一电流比较单元和第二电压单元以第一电压VDD为工作电压，第一电压VDD小于第二电压VDDH。
[0005]进一步的，所述电流比较单元为P型电流比较单元或N型电流比较单元，各个电流比较单元的输出端连接在一起并与所述信号接收电路的输出端相连。
[0006]进一步的，所述P型电流比较单元包括NMOS晶体管丽31、丽32、丽33、丽34和PMOS晶体管PM31、PM32，其中NMOS晶体管丽31、丽32、丽33、丽34的源极连接接地端，晶体管丽31的栅极与晶体管丽32的栅极以及晶体管丽31的漏极相连，晶体管丽34的栅极与晶体管丽33的栅极以及晶体管丽34的漏极相连，PMOS晶体管PM31和PM32的源极与第一电源端相连，晶体管PM32的栅极与晶体管PM31的栅极以及晶体管PM32的漏极相连，晶体管丽32的漏极与晶体管PM31的漏极相连，晶体管丽32的漏极与晶体管PM31的漏极的中间节点作为所述P型电流比较单元的输出端，晶体管丽33的漏极与晶体管PM32的漏极相连，晶体管MN31的漏极作为所述P型电流比较单元的一个输入端连接输入的一对电流差分信号中的一个，晶体管MN34的漏极作为所述P型电流比较单元的另一个输入端连接一对电流差分信号中的另一个，第一电源端的电压为第一电压VDD。
[0007]进一步的，所述N型电流比较单元包括NMOS晶体管MN41、MN42和PMOS晶体管PM41、PM42、PM43和PM44，其中NMOS晶体管MN41、MN42的源极连接接地端，晶体管MN41的栅极与晶体管MN42的栅极以及晶体管MN41的漏极相连，PMOS晶体管PM41、PM42、PM43和PM44的源极与第一电源端相连，晶体管PM43的栅极与晶体管PM44的栅极以及晶体管PM43的漏极相连，晶体管PM42的栅极与晶体管PM41的栅极以及晶体管PM42的漏极相连，晶体管MN42的漏极与晶体管PM41的漏极相连，晶体管MN42的漏极与晶体管PM41的漏极的中间节点作为所述N型电流比较单元的输出端，晶体管MN41的漏极与晶体管PM44的漏极相连，晶体管PM43的漏极作为所述N型电流比较单元的一个输入端连接输入的一对电流差分信号中的一个，晶体管PM42的漏极作为所述N型电流比较单元的另一个输入端连接输入的一对电流差分信号中的另一个。
[0008]进一步的，所述信号接收电路包括第一电源端和第二电源端，第一电源端的电压为第一电压VDD，第二电源端的电压为第二电压VDDH，所述差分输入单元包括第一传递单元、第二传递单元、第一转换单元和第二转换单元，第一传递单元，其输入的第一电压差分信号和/或第二电压差分信号的电压高于VDD-Vthl时，将输入的第一电压差分信号和/或第二电压差分信号分别传递至第一节点X和第二节点y，其中第一节点X和第二节点I的最高电压小于第二电源端的电压VDDH，Vthl为第一阈值电压，其中VDD-Vthl为第一预定阈值；第一转换单元将第一节点X的电压和第二节点I的电压转换为第一对电流差分信号输出，第二传递单元，其在输入的第一电压差分信号和/或第二电压差分信号的电压高于VDD+Vth2时，将输入的第一电压差分信号和/或第二电压差分信号传递至第三节点a和第四节点b，其中Vth2为第二阈值电压；第二转换单元将第三节点a的电压和第四节点b的电压转换为第一对电流差分信号输出，其中第一转换单元和第二转换单元共享输出电路。
[0009]进一步的，第一传递单元包括PMOS晶体管PMl和PM2、电流源Il和12，电流源Il的一端与第二电源端相连，另一端与晶体管PMl的源极相连，晶体管PMl的漏极与第二电源端相连，电流源12的一端与第二电源端相连，另一端与晶体管PM2的源极相连，晶体管PM2的漏极与第二电源端相连，晶体管PMl的栅极作为差分输入单元的第一差分输入端接收输入的一对电压差分信号的第一电压差分信号，其源极为第一节点X，晶体管PM2的栅极作为差分输入单元的第二差分输入端接收输入的一对电压差分信号的第二电压差分信号，其源极为第二节点1，Vthl为PMOS晶体管PMl和PM2的导通阈值的绝对值。
[0010]进一步的，第二传递单元包括PMOS晶体管PM5、PM6、PM7、PM8，晶体管PM5、PM7的栅极与第一电源端VDD相连，晶体管PM5的源极作为差分输入单元的第一差分输入端接收输入的一对电压差分信号的第一电压差分信号，其漏极为第三节点a，晶体管PM7的源极作为差分输入单元的第二差分输入端接收输入的一对电压差分信号的第二电压差分信号，其漏极为第四节点b，晶体管PM6的源极与第一电源端相连，其漏极与第三节点a相连，其栅极与第一电压差分信号相连，晶体管PM8的源极与第一电源端相连，其漏极与第四节点b相连，其栅极与第二电压差分信号相连，Vth2为PMOS晶体管MP5和MP7的导通阈值的绝对值。
[0011]进一步的，第一转换单元包括电流源13、PMOS晶体管PM3、PM4、PMlU PMl2, NMOS晶体管MN1、MN2、MN3、MN4、MN5、MN6，第二转换单元包括电流源I2、PM0S晶体管PM9、PM10、PMlK PMl2, NMOS晶体管丽1、丽2、丽3、MN4、丽5、MN6，其中第一转换单元和第二转换单元共享PMOS晶体管PMl 1、PMl2、匪OS晶体管丽1、丽2、丽3、丽4、丽5、丽6，这部分电路为输出电路，电流源13的一端与第二电源端相连，另一端与PMOS晶体管PM3、PM4的源极相连，晶体管PM3的栅极与第一节点X相连，晶体管PM4的栅极与第二节点y相连，电流源14的一端与第二电源端相连，另一端与PMOS晶体管PM9、PM10的源极相连，晶体管PM9的栅极与第三节点a相连，晶体管PMlO的栅极与第四节点b相连，晶体管PM11、PM12、W1、W2的栅极均与第一电源端VDD相连，晶体管PMll的源极与晶体管PM9以及PM3的漏极相连，晶体管PMl2的源极与晶体管PMlO以及PM4的漏极相连，晶体管PMll的源极与晶体管匪1的漏极相连，晶体管PM12的源极与晶体管匪2的漏极相连，晶体管匪I的源极与晶体管匪3的漏极相连，晶体管匪2的源极与晶体管匪5的漏极相连，晶体管丽3、MN4、丽5、MN6的漏极与接地端相连，晶体管丽3的栅极与晶体管NM4的栅极以及晶体管匪3的漏极相连，晶体管丽5的栅极与晶体管NM6的栅极以及晶体管NM5的漏极相连，晶体管NM4的漏极作为输出端输出第一对电流差分信号中的一个电流差分信号，晶体管NM6的漏极作为输出端输出第一对电流差分信号中的另一个电流差分信号。
[0012]进一步的，所述差分输入单元在第一电压差分信号和/或第二电压差分信号的电压低于第一预定阈值时，基于该对电压差分信号的电压还产生第三对电流差分信号，所述差分输入单元包括第三传递单元、第三转换单元和第四转换单元，第三传递单元，其在输入的第一电压差分信号和/或第二电压差分信号的电压低于VDD-Vth3时，将第一电压差分信号和/或第二电压差分信号的电压分别传递至第五节点i和第六节点j，Vth3为第三阈值电压，VDD-Vth3 = VDD-Vthl ;第三转换单元将第五节点i的电压和第六节点j的电压转换为第二对电流差分信号，第四转换单元将第五节点i的电压和第六节点j的电压转换为第三对电流差分信号。
[0013]进一步的，第三传递单元包括NMOS晶体管丽7、MN8，晶体管丽7的漏极作为信号接收电路的第一差分输入端接收一对电压差分信号中的第一电压差分信号，其栅极接第一电源端，其源极为第五节点i，晶体管MN8的漏极作为信号接收电路的第二差分输入端接收一对电压差分信号中的第二电压差分信号，其栅极接电源，其源极为第六节点j，Vth3为晶体管丽7的导通阈值电压。
[0014]进一步的，第三转换单元包括NMOS晶体管MN9、丽10、丽11、丽12，PMOS晶体管PMl3, PM14、电流源15，电流源15的一端与第一电源端相连，另一端与晶体管PM13和PM14的源极相连，晶体管PM13的栅极与第五节点i相连，晶体管PM14的栅极与第六节点j相连，晶体管MN9、丽10、丽11、丽12的源极与接地端相连，晶体管MN9的栅极 与晶体管丽10的栅极以及晶体管MN9的漏极相连，晶体管MNll的栅极与晶体管MN12的栅极以及晶体管MNll的漏极相连，晶体管丽11的漏极与晶体管PM14的漏极相连，晶体管MN9的漏极与晶体管PMl3的漏极相连，晶体管MNlO的漏极作为第三转换单元的一个输出端输出第二对电流差分信号中的一个电流差分信号，晶体管丽12的漏极作为第三转换单元的另一个输出端输出第二对差分电流中的另一个电流差分信号。
[0015]进一步的，第四转换单元包括NMOS晶体管丽13、丽14，PMOS晶体管PM15、PM16、PM17、PM18和电流源16，晶体管匪13的栅极与第五节点i相连，晶体管匪14的栅极与第六节点j相连，晶体管匪13和匪14的源极与电流源16的一端相连，电流源16的另一端与接地端相连，PMOS晶体管PM15、PM16、PM17、PM18的源极与第一电源端相连，晶体管PM15的栅极与晶体管PM16的栅极以及晶体管PM15的漏极相连，晶体管PM17的栅极与晶体管PM18的栅极以及晶体管PM17的漏极相连，晶体管PM15的漏极与晶体管匪13的漏极相连，晶体管PM17的漏极与晶体管匪14的漏极相连，晶体管PM16的漏极作为第四转换单元的一个输出端输出第三对差分电流中的一个电流差分信号，晶体管PM18的漏极作为第四转换单元的另一个输出端输出第三对差分电流中的另一个电流差分信号。
[0016]与现有技术相比，本发明将电压高于第一预定阈值的电压差分信号转换成第一对差分电流，将电压低于第一预定阈值的电压差分信号转换成第二对差分电流，这样可以用低压耐压器件接收到电压信号。
【【附图说明】】
[0017]为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中:
[0018]图1为一种信号接收电路的功能框图电路示意图；
[0019]图2为输入的电压差分信号DP、DN的波形示意图，其中VDD为第一电压，VDDH为第二电压；
[0020]图3a为图1中的差分输入单元的部分电路的电路示意图，其示意出了第一传递单元、第二传递单元、第一转换单元和第二转换单元；
[0021]图3b为图1中的差分输入单元的另一部分电路的电路示意图，其示意出了第三传递单元、第三转换单元和第四转换单元；
[0022]图4为P型电流比较器的一个实施例；
[0023]图5为N型电流比较器的一个实施例。
【【具体实施方式】】
[0024]为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和【具体实施方式】对本发明作进一步详细的说明。
[0025]此处所称的“一个实施例”或“实施例”是指可包含于本发明至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。除非特别说明，本文中的连接、相连、相接的表示电性连接的词均表示直接或间接电性相连。
[0026]图1为一种信号接收电路的功能框图电路示意图。
[0027]所述信号接收电路包括差分输入单元110、第一电流比较单元120、第二电流比较单元130和第三电流比较单元140。
[0028]所述差分输入单元110用于接收输入的一对电压差分信号，该对电压差分信号包括第一电压差分信号DN和第二电压差分信号DP，其中该对电压差分信号的差压等于第二电压VDDH，比如为3.3V。图2为输入的一对电压差分信号DP、DN的波形示意图。
[0029]第一电流比较单元120、第二电流比较单元130、第三电流比较单元140和差分输入单元110内的器件为耐压小于第二电压VDDH，第一电流比较单元和第二电压单元以第一电压VDD为工作电压，第一电压VDD小于第二电压VDDH，比如VDD为1.8V。
[0030]所述差分输入单元，在第一电压差分信号和/或第二电压差分信号的电压高于第一预定阈值时，基于输入的该对差分信号产生第一对电流差分信号1utp_l、1utn_l，在第一电压差分信号和/或第二电压差分信号的电压低于第一预定阈值时，基于该对电压差分信号的电压产生第二对电流差分信号1utp_2、1utn_2和第三对电流差分信号1utp_3、1utn—3ο
[0031]第一电流比较单元120，其比较第一对电流差分信号，并得到比较结果；第二电流比较单元130，其比较第二对电流差分信号，并得到比较结果，第三电流比较单元140，其比较第三对电流差分信号，并得到比较结果，其中综合第一电流比较单元、第二电流比较单元和第三对电流差分信号的比较结果得到输入的一对电压差分信号的信号判决。
[0032]在另外的实施例中，根据需要也可以删除第三对电流差分信号和第三电流比较单元140，而是综合第一电流比较单元和第二电流比较单元的比较结果得到输入的一对电压差分信号的信号判决，原理类似。
[0033]各个电流比较单元120、130和140的输出端连接在一起，共同输出判决信号。
[0034]图3a为图1中的差分输入单元的部分电路的电路示意图。如图3a所示，所述差分输入单元包括第一传递单元210、第二传递单元220、第一转换单元和第二转换单元(未标记)。
[0035]第一电源端的电压为第一电压VDD，第二电源端的电压为第二电压VDDH。第一传递单元210，其输入的第一电压差分信号和/或第二电压差分信号的电压高于VDD-Vthl时，将输入的第一电压差分信号和/或第二电压差分信号分别传递至第一节点X和第二节点y，其中第一节点X和第二节点I的最高电压小于第二电源端的电压VDDH，Vthl为第一阈值电压，其中VDD-Vthl为第一预定阈值。第一转换单元将第一节点X的电压和第二节点y的电压转换为第一对电流差分信号输出。第二传递单元220在输入的第一电压差分信号和/或第二电压差分信号的电压高于VDD+Vth2时，将输入的第一电压差分信号和/或第二电压差分信号传递至第三节点a和第四节点b，其中Vth2为第二阈值电压。第二转换单元220将第三节点a的电压和第四节点b的电压转换为第一对电流差分信号输出，其中第一转换单元和第二转换单元共享输出电路。
[0036]继续参看图3a所示，第一传递单元210包括PMOS晶体管PMl和PM2、电流源Il和12。电流源Il的一端与第二电源端相连，另一端与晶体管PMl的源极相连，晶体管PMl的漏极与第二电源端相连。电流源12的一端与第二电源端相连，另一端与晶体管PM2的源极相连，晶体管PM2的漏极与第二电源端相连。晶体管PMl的栅极作为差分输入单元的第一差分输入端接收输入的一对电压差分信号的第一电压差分信号，其源极为第一节点X。晶体管PM2的栅极作为差分输入单元的第二差分输入端接收输入的一对电压差分信号的第二电压差分信号，其源极为第二节点1，Vthl为PMOS晶体管PMl和PM2的导通阈值的绝对值。
[0037]继续参看图3a所示，第二传递单元220包括PMOS晶体管PM5、PM6、PM7、PM8。晶体管PM5、PM7的栅极与第一电源端VDD相连，晶体管PM5的源极作为差分输入单元的第一差分输入端接收输入的一对电压差分信号的第一电压差分信号，其漏极为第三节点a，晶体管PM7的源极作为差分输入单元的第二差分输入端接收输入的一对电压差分信号的第二电压差分信号，其漏极为第四节点b，晶体管PM6的源极与第一电源端相连，其漏极与第三节点a相连，其栅极与第一电压差分信号相连，晶体管PM8的源极与第一电源端相连，其漏极与第四节点b相连，其栅极与第二电压差分信号相连，Vth2为PMOS晶体管MP5和MP7的导通阈值的绝对值。
[0038]继续参看图3a所示，第一转换单元包括电流源13、PMOS晶体管PM3、PM4、PMlUPMl2, NMOS晶体管丽1、丽2、丽3、MN4、丽5、MN6。第二转换单元包括电流源12、PMOS晶体管 PM9、PM10、PM11、PM12、NMOS 晶体管 MN1、MN2、MN3、MN4、MN5、MN6。其中第一转换单元和第二转换单元共享PMOS晶体管PM11、PM12、匪OS晶体管丽1、丽2、丽3、丽4、丽5、丽6，这部分电路为输出电路。
[0039]电流源13的一端与第二电源端相连，另一端与PMOS晶体管PM3、PM4的源极相连，晶体管PM3的栅极与第一节点X相连，晶体管PM4的栅极与第二节点y相连，电流源14的一端与第二电源端相连，另一端与PMOS晶体管PM9、PM10的源极相连，晶体管PM9的栅极与第三节点a相连，晶体管PMlO的栅极与第四节点b相连，晶体管PM11、PM12、W1、W2的栅极均与第一电源端VDD相连，晶体管PMll的源极与晶体管PM9以及PM3的漏极相连，晶体管PM12的源极与晶体管PMlO以及PM4的漏极相连，晶体管PMll的源极与晶体管匪1的漏极相连，晶体管PM12的源极与晶体管匪2的漏极相连，晶体管匪I的源极与晶体管匪3的漏极相连，晶体管匪2的源极与晶体管匪5的漏极相连，晶体管丽3、MN4、丽5、MN6的漏极与接地端相连，晶体管丽3的栅极与晶体管NM4的栅极以及晶体管匪3的漏极相连，晶体管MN5的栅极与晶体管NM6的栅极以及晶体管NM5的漏极相连，晶体管NM4的漏极作为输出端输出第一对电流差分信号中的一个电流差分信号，晶体管NM6的漏极作为输出端输出第一对电流差分信号中的另一个电流差分信号。
[0040]晶体管PM11、PMl2用来钳位其源极的电压的最低值为VDD+Vthpmll (pmll的导通阈值)，这样可以保护PM9和PM10，PM3和PM4以及其他的PMOS晶体管。晶体管匪I和匪2用来进行钳位其源极的电压的最高电压为VDD-Vthnml (nml的导通阈值)，这样可以保护NM3、NM、NM5、NM6。
[0041]图3b为图1中的差分输入单元的另一部分电路的电路示意图。如图3b所示，所述差分输入单元110包括第三传递单元230、第三转换单元240和第四转换单元250。
[0042]如图3b所示，第三传递单元230 在输入的第一电压差分信号和/或第二电压差分信号的电压低于VDD-Vth3时，将第一电压差分信号和/或第二电压差分信号的电压分别传递至第五节点i和第六节点j，Vth3为第三阈值电压，VDD-Vth3 = VDD-Vthlo第三转换单元240将第五节点i的电压和第六节点j的电压转换为第二对电流差分信号1utp_2，1utn_2o第四转换单元150将第五节点i的电压和第六节点j的电压转换为第三对电流差分信号 1utp_3，1utn_3o
[0043]再次参看图3b所示的，第三传递单元包括NMOS晶体管丽7、MN8。晶体管丽7的漏极作为信号接收电路的第一差分输入端接收一对电压差分信号中的第一电压差分信号，其栅极接第一电源端，其源极为第五节点i，晶体管MN8的漏极作为信号接收电路的第二差分输入端接收一对电压差分信号中的第二电压差分信号，其栅极接电源，其源极为第六节点j，Vth3为晶体管丽7的导通阈值电压。
[0044]再次参看图3b所示的，第三转换单元包括NMOS晶体管MN9、丽10、丽11、丽12，PMOS晶体管PM13、PM14、电流源15。电流源15的一端与第一电源端相连，另一端与晶体管PM13和PM14的源极相连，晶体管PM13的栅极与第五节点i相连，晶体管PM14的栅极与第六节点j相连。晶体管MN9、丽10、丽11、丽12的源极与接地端相连。晶体管MN9的栅极与晶体管丽10的栅极以及晶体管MN9的漏极相连。晶体管丽11的栅极与晶体管丽12的栅极以及晶体管丽11的漏极相连。晶体管丽11的漏极与晶体管PM14的漏极相连，晶体管MN9的漏极与晶体管PM13的漏极相连，晶体管丽10的漏极作为第三转换单元240的一个输出端输出第二对电流差分信号中的一个电流差分信号1utp_2，晶体管MN12的漏极作为第三转换单元240的另一个输出端输出第二对差分电流中的另一个电流差分信号1utn2。
[0045]再次参看图3b所示的，第四转换单元250包括NMOS晶体管丽13、丽14，PMOS晶体管PM15、PM16、PMl7, PM18和电流源16。晶体管NM13的栅极与第五节点i相连，晶体管匪14的栅极与第六节点j相连，晶体管匪13和匪14的源极与电流源16的一端相连，电流源16的另一端与接地端相连，PMOS晶体管PM15、PM16、PM17、PM18的源极与第一电源端相连，晶体管PM15的栅极与晶体管PM16的栅极以及晶体管PM15的漏极相连，晶体管PM17的栅极与晶体管PM18的栅极以及晶体管PM17的漏极相连，晶体管PM15的漏极与晶体管W13的漏极相连，晶体管PM17的漏极与晶体管匪14的漏极相连，晶体管PM16的漏极作为第四转换单元的一个输出端输出第三对差分电流中的一个电流差分信号1utn3，晶体管PM18的漏极作为第四转换单元的另一个输出端输出第三对差分电流中的另一个电流差分信号1utp30
[0046]下面介绍一下差分输入单元110的工作原理。
[0047]在输入的第一电压差分信号和/或第二电压差分信号的电压低于VDD-Vthl时，晶体管PMl和PM2关断，节点X和y都为高电平VDDH，第一转换单元生成的第一对电流差分信号1utp_l，1utn_l相等，相当第一转换单元于不工作，第一转换单元未能实现DN和DP输入的电压差分信号的电流转换；晶体管PM5，PM7关断，节点a和b为高电平VDD，第二转换单元生成的第一对电流差分信号1utp_l，1utn_l相等，相当于不工作，第二转换单元未能实现DN和DP输入的电压差分信号的电流转换；此时，匪7和NM8导通，第三转换单元240或第四转换单元250工作，实现DN和DP输入的电压差分信号的电流转换，下文详细介绍。
[0048]在输入的第一电压差分信号和/或第二电压差分信号的电压高于VDD-Vthl时，晶体管PMl和PM2导通，节点X和y等于DN和DP的电压加上晶体管PMl和PM2的源极-栅极电压Vsg，此时第一转换单元生成不同的第一对电流差分信号1utp_l，1utn_l，相当于第一转换单元正常工作，第一转换单元实现了 DN和DP输入的电压差分信号的电流转换；此时，匪7和NM8截止，节点i和j被拉高到vdd，第三转换单元240和第四转换单元250不工作，未能实现DN和DP输入的电压差分信号的电流转换。
[0049]在输入的第一电压差分信号和/或第二电压差分信号的电压高于VDD+Vth2时，晶体管PM5和PM5导通，节点a和b等于DN和DP的电压减去晶体管PM5和PM7的源极-漏极电压Vsd，此时第二转换单元生成不同的第一对电流差分信号1utp_l，1utn_l，相当于第二转换单元正常工作，第二转换单元实现了 DN和DP输入的电压差分信号的电流转换。此时，匪7和NM8截止，节点i和j被拉高到vdd，第三转换单元240和第四转换单元250不工作，未能实现DN和DP输入的电压差分信号的电流转换。
[0050]在输入的第一电压差分信号和/或第二电压差分信号的电压低于VDD_Vth3时，其中Vth3通常等于VthI，晶体管匪7和NM8导通，节点i和j的电压等于DN和DP的电压差分信号的电压减去匪7和NM8的漏源极压差。此时，如果节点i或j低于匪13和匪14的导通阈值(比如0.4V)时，匪13和匪14将会截止，第四转换单元250将会停止工作，其不能实现DN和DP输入的电压差分信号的电流转换。而此时，晶体管PM13和PM14导通，第三转换单元240正常工作，实现DN和DP输入的电压差分信号的电流转换。
[0051]在晶体管匪7和NM8导通，且节点i或j高于匪13和匪14的导通阈值和电流源16的导通压降之和时，第三转换单元240和第四转换单元250正常工作，实现DN和DP输入的电压差分信号的电流转换。
[0052]每个电流比较单元都可以是P型电流比较单元或N型电流比较单元。
[0053]图4为P型电流比较器的一个实施例。如图4所示，所述P型电流比较单元包括NMOS 晶体管 MN31、MN32、MN33、MN34 和 PMOS 晶体管 PM31、PM32。其中 NMOS 晶体管 MN31、丽32、丽33、丽34的源极连接接地端GND。
[0054]晶体管丽31的栅极与晶体管丽32的栅极以及晶体管丽31的漏极相连，晶体管丽34的栅极与晶体管丽33的栅极以及晶体管丽34的漏极相连，PMOS晶体管PM31和PM32的源极与第一电源端相连，晶体管PM32的栅极与晶体管PM31的栅极以及晶体管PM32的漏极相连。晶体管丽32的漏极与晶体管PM31的漏极相连，晶体管丽32的漏极与晶体管PM31的漏极的中间节点作为所述P型电流比较单元的输出端，晶体管MN33的漏极与晶体管PM32的漏极相连。晶体管丽31的漏极作为所述P型电流比较单元的一个输入端连接输入的一对电流差分信号中的一个，晶体管MN34的漏极作为所述P型电流比较单元的另一个输入端连接一对电流差分信号中的另一个，第一电源端的电压为第一电压VDD。
[0055]图5为N型电流比较器的一个实施例。如图5所示，所述N型电流比较单元包括NMOS 晶体管 MN41、MN42 和 PMOS 晶体管 PM41、PM42、PM43 和 PM44。其中 NMOS 晶体管 MN41、MN42的源极连接接地端。晶体管MN41的栅极与晶体管MN42的栅极以及晶体管MN41的漏极相连。PMOS晶体管PM41、PM42、PM43和PM44的源极与第一电源端相连。晶体管PM43的栅极与晶体管PM44的栅极以及晶体管PM43的漏极相连，晶体管PM42的栅极与晶体管PM41的栅极以及晶体管PM42的漏极相连，晶体管MN42的漏极与晶体管PM41的漏极相连，晶体管MN42的漏极与晶体管PM41的漏极的中间节点作为所述N型电流比较单元的输出端，晶体管MN41的漏极与晶体管PM44的漏极相连，晶体管PM43的漏极作为所述N型电流比较单元的一个输入端连接输入的一对电流差分信号中的一个，晶体管PM42的漏极作为所述N型电流比较单元的另一个输入端连接输入的一对电流差分信号中的另一个。
[0056]在本发明中，“连接”、相连、“连”、“接”等表示电性相连的词语，如无特别说明，则表示直接或间接的电性连接。
[0057]需要指出的是，熟悉该领域的技术人员对本发明的【具体实施方式】所做的任何改动均不脱离本发明的权利要求书的范围。相应地，本发明的权利要求的范围也并不仅仅局限于前述【具体实施方式】。
【主权项】
1.一种信号接收电路，其特征在于，其包括: 差分输入单元，用于接收输入的一对电压差分信号，该对电压差分信号包括第一电压差分信号和第二电压差分信号，在第一电压差分信号和/或第二电压差分信号的电压高于第一预定阈值时，基于输入的该对电压差分信号产生第一对电流差分信号，在第一电压差分信号和/或第二电压差分信号的电压低于第一预定阈值时，基于该对电压差分信号的电压至少产生第二对电流差分信号； 第一电流比较单元，其比较第一对电流差分信号，并得到比较结果； 第二电流比较单元，其比较第二对电流差分信号，并得到比较结果， 其中综合第一电流比较单元和第二电流比较单元的比较结果得到输入的一对电压差分信号的信号判决， 其中该对电压差分信号的差压小于或等于第二电压VDDH，第一电流比较单元、第二电流比较单元和差分输入单元内的器件为耐压小于第二电压，第一电流比较单元和第二电压单元以第一电压VDD为工作电压，第一电压VDD小于第二电压VDDH。2.根据权利要求1所述的信号接收电路，其特征在于， 所述电流比较单元为P型电流比较单元或N型电流比较单元， 各个电流比较单元的输出端连接在一起并与所述信号接收电路的输出端相连。3.根据权利要求2所述的信号接收电路，其特征在于， 所述P型电流比较单元包括NMOS晶体管丽31、丽32、丽33、丽34和PMOS晶体管PM31、PM32， 其中NMOS晶体管丽31、丽32、丽33、丽34的源极连接接地端， 晶体管丽31的栅极与晶体管丽32的栅极以及晶体管丽31的漏极相连， 晶体管丽34的栅极与晶体管丽33的栅极以及晶体管丽34的漏极相连， PMOS晶体管PM31和PM32的源极与第一电源端相连，晶体管PM32的栅极与晶体管PM31的栅极以及晶体管PM32的漏极相连， 晶体管丽 32的漏极与晶体管PM31的漏极相连，晶体管丽32的漏极与晶体管PM31的漏极的中间节点作为所述P型电流比较单元的输出端，晶体管MN33的漏极与晶体管PM32的漏极相连， 晶体管MN31的漏极作为所述P型电流比较单元的一个输入端连接输入的一对电流差分信号中的一个， 晶体管MN34的漏极作为所述P型电流比较单元的另一个输入端连接一对电流差分信号中的另一个， 第一电源端的电压为第一电压VDD。4.根据权利要求2所述的信号接收电路，其特征在于， 所述N型电流比较单元包括NMOS晶体管MN41、MN42和PMOS晶体管PM41、PM42、PM43和 PM44， 其中NMOS晶体管MN41、MN42的源极连接接地端， 晶体管MN41的栅极与晶体管MN42的栅极以及晶体管MN41的漏极相连， PMOS晶体管PM41、PM42、PM43和PM44的源极与第一电源端相连， 晶体管PM43的栅极与晶体管PM44的栅极以及晶体管PM43的漏极相连， 晶体管PM42的栅极与晶体管PM41的栅极以及晶体管PM42的漏极相连， 晶体管MN42的漏极与晶体管PM41的漏极相连，晶体管MN42的漏极与晶体管PM41的漏极的中间节点作为所述N型电流比较单元的输出端，晶体管MN41的漏极与晶体管PM44的漏极相连， 晶体管PM43的漏极作为所述N型电流比较单元的一个输入端连接输入的一对电流差分信号中的一个， 晶体管PM42的漏极作为所述N型电流比较单元的另一个输入端连接输入的一对电流差分信号中的另一个。5.根据权利要求1所述的信号接收电路，其特征在于，其包括第一电源端和第二电源端，第一电源端的电压为第一电压VDD，第二电源端的电压为第二电压VDDH，所述差分输入单元包括第一传递单元、第二传递单元、第一转换单元和第二转换单元，第一传递单元，其输入的第一电压差分信号和/或第二电压差分信号的电压高于VDD-Vthl时，将输入的第一电压差分信号和/或第二电压差分信号分别传递至第一节点X和第二节点y，其中第一节点X和第二节点I的最高电压小于第二电源端的电压VDDH，Vthl为第一阈值电压，其中VDD-Vthl为第一预定阈值； 第一转换单元将第一节点X的电压和第二节点y的电压转换为第一对电流差分信号输出， 第二传递单元，其在输入的第一电压差分信号和/或第二电压差分信号的电压高于VDD+Vth2时，将输入的第一电压差分信号和/或第二电压差分信号传递至第三节点a和第四节点b，其中Vth2为第二阈值电压； 第二转换单元将第三节点a的电压和第四节点b的电压转换为第一对电流差分信号输出， 其中第一转换单元和第二转换单元共享输出电路。6.根据权利要求5所述的信号接收电路，其特征在于， 第一传递单元包括PMOS晶体管PMl和PM2、电流源Il和12， 电流源Il的一端与第二电源端相连，另一端与晶体管PMl的源极相连，晶体管PMl的漏极与第二电源端相连， 电流源12的一端与第二电源端相连，另一端与晶体管PM2的源极相连，晶体管PM2的漏极与第二电源端相连， 晶体管PMl的栅极作为差分输入单元的第一差分输入端接收输入的一对电压差分信号的第一电压差分信号，其源极为第一节点X， 晶体管PM2的栅极作为差分输入单元的第二差分输入端接收输入的一对电压差分信号的第二电压差分信号，其源极为第二节点1， Vthl为PMOS晶体管PMl和PM2的导通阈值的绝对值。7.根据权利要求5所述的信号接收电路，其特征在于， 第二传递单元包括PMOS晶体管PM5、PM6、PM7、PM8， 晶体管PM5、PM7的栅极与第一电源端VDD相连， 晶体管PM5的源极作为差分输入单元的第一差分输入端接收输入的一对电压差分信号的第一电压差分信号，其漏极为第三节点a， 晶体管PM7的源极作为差分输入单元的第二差分输入端接收输入的一对电压差分信号的第二电压差分信号，其漏极为第四节点b， 晶体管PM6的源极与第一电源端相连，其漏极与第三节点a相连，其栅极与第一电压差分信号相连， 晶体管PM8的源极与第一电源端相连，其漏极与第四节点b相连，其栅极与第二电压差分信号相连， Vth2为PMOS晶体管MP5和MP7的导通阈值的绝对值。8.根据权利要求5所述的信号接收电路，其特征在于， 第一转换单元包括电流源I3、PM0S晶体管PM3、PM4、PM11、PM12、NM0S晶体管丽1、丽2、MN3、MM、MN5、MN6， 第二转换单元包括电流源12、PMOS晶体管PM9、PM10、PMlU PMl2, NMOS晶体管丽1、MN2、MN3、MM、MN5、MN6， 其中第一转换单元和第二转换单元共享PMOS晶体管PMlKPMl2,NMOS晶体管丽1、丽2、丽3、MN4、丽5、MN6，这部分电路为输出电路， 电流源13的一端与第二电源端相连，另一端与PMOS晶体管PM3、PM4的源极相连，晶体管PM3的栅极与第一节点X相连，晶体管PM4的栅极与第二节点y相连， 电流源14的一端与第二电源端相连，另一端与PMOS晶体管PM9、PMlO的源极相连，晶体管PM9的栅极与第三节点a相连，晶体管PMlO的栅极与第四节点b相连， 晶体管PM11、PM12、匪1、匪2的栅极均与第一电源端VDD相连， 晶体管PMll的源极与晶体管PM9以及PM3的漏极相连，晶体管PM12的源极与晶体管PMlO以及PM4的漏极相连，晶体管PMll的源极与晶体管匪I的漏极相连，晶体管PM12的源极与晶体管匪2的漏极相连， 晶体管NMl的源极与晶体管NM3的漏极相连，晶体管NM2的源极与晶体管NM5的漏极相连， 晶体管丽3、MN4、丽5、MN6的漏极与接地端相连， 晶体管MN3的栅极与晶体管NM4的栅极以及晶体管匪3的漏极相连， 晶体管MN5的栅极与晶体管NM6的栅极以及晶体管W5的漏极相连， 晶体管NM4的漏极作为输出端输出第一对电流差分信号中的一个电流差分信号， 晶体管NM6的漏极作为输出端输出第一对电流差分信号中的另一个电流差分信号。9.根据权利要求5所述的信号接收电路，其特征在于， 所述差分输入单元在第一电压差分信号和/或第二电压差分信号的电压低于第一预定阈值时，基于该对电压差分信号的电压还产生第三对电流差分信号， 所述差分输入单元包括第三传递单元、第三转换单元和第四转换单元， 第三传递单元，其在输入的第一电压差分信号和/或第二电压差分信号的电压低于VDD-Vth3时，将第一电压差分信号和/或第二电压差分信号的电压分别传递至第五节点i和第六节点j，Vth3为第三阈值电压，VDD-Vth3 = VDD-Vthl ； 第三转换单元将第五节点i的电压和第六节点j的电压转换为第二对电流差分信号， 第四转换单元将第五节点i的电压和第六节点j的电压转换为第三对电流差分信号。10.根据权利要求9所述的信号接收电路，其特征在于， 第三传递单元包括NMOS晶体管MN7、MN8， 晶体管丽7的漏极作为信号接收电路的第一差分输入端接收一对电压差分信号中的第一电压差分信号，其栅极接第一电源端，其源极为第五节点i， 晶体管MN8的漏极作为信号接收电路的第二差分输入端接收一对电压差分信号中的第二电压差分信号，其栅极接电源，其源极为第六节点j，Vth3为晶体管MN7的导通阈值电压。11.根据权利要求10所述的信号接收电路，其特征在于， 第三转换单元包括NMOS晶体管MN9、MN10、MN11、MN12，PMOS晶体管PM13、PM14、电流源15， 电流源15的一端与第一电源端相连，另一端与晶体管PM13和PM14的源极相连，晶体管PM13的栅极与第五节点i相连，晶体管PM14的栅极与第六节点j相连， 晶体管MN9、丽10、丽11、丽12的源极与接地端相连， 晶体管MN9的栅极与晶体管丽10的栅极以及晶体管MN9的漏极相连， 晶体管丽11的栅极与晶体管丽12的栅极以及晶体管丽11的漏极相连， 晶体管丽11的漏极与晶体管PM14的漏极相连，晶体管MN9的漏极与晶体管PM13的漏极相连， 晶体管MNlO的漏极作为第三转换单元的一个输出端输出第二对电流差分信号中的一个电流差分信号，晶体管丽12的漏极作为第三转换单元的另一个输出端输出第二对差分电流中的另一个电流差分信号。12.根据权利要求10所述的信号接收电路，其特征在于， 第四转换单元包括NMOS晶体管MN13、MN14，PMOS晶体管PM15、PM16、PM17、PM18和电流源16， 晶体管匪13的栅极与第五节点i相连， 晶体管匪14的栅极与第六节点j相连， 晶体管匪13和匪14的源极与电流源16的一端相连，电流源16的另一端与接地端相连， PMOS晶体管PM15、PM16、PM17、PM18的源极与第一电源端相连， 晶体管PM15的栅极与晶体管PM16的栅极以及晶体管PM15的漏极相连， 晶体管PM17的栅极与晶体管PM18的栅极以及晶体管PM17的漏极相连， 晶体管PM15的漏极与晶体管匪13的漏极相连，晶体管PM17的漏极与晶体管匪14的漏极相连， 晶体管PM16的漏极作为第四转换单元的一个输出端输出第三对差分电流中的一个电流差分信号，晶体管PM18的漏极作为第四转换单元的另一个输出端输出第三对差分电流中的另一个电流差分信号。
【专利摘要】本发明提供一种信号接收电路，其包括：差分输入单元，用于接收输入的一对电压差分信号，在该对电压差分信号的电压高于第一预定阈值时，基于输入的该对电压差分信号产生第一对电流差分信号，在第一电压差分信号和/或第二电压差分信号的电压低于第一预定阈值时，基于该对电压差分信号的电压至少产生第二对电流差分信号；第一电流比较单元和第二电流比较单元分别比较第一对电流差分信号和第二对电流差分信号，并得到比较结果；其中综合比较结果得到输入的一对电压差分信号的信号判决。其中该对电压差分信号的差压大于第一电流比较单元、第二电流比较单元和差分输入单元内的器件为耐压。这样可以用低压耐压器件接收到电压信号。
【IPC分类】H03K19/094
【公开号】CN104901683
【申请号】CN201510210625
【发明人】周玉镇, 魏来, 戴颉, 李耿民, 职春星
【申请人】灿芯半导体(上海)有限公司
【公开日】2015年9月9日
【申请日】2015年4月28日
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