一种axi/pcie总线转换装置的制造方法
一种axi/pcie总线转换装置的制造方法
【技术领域】
[0001]本发明涉及一种总线转换装置，尤其涉及一种AXI/PCIE总线转换装置，用于实现AXI总线与PCIE总线之间的数据通信。
【背景技术】
[0002]AXI是一个新的高性能的协议，是AMBA公司提出的AMBA3.0中的最重要的部分，满足超高性能和复杂的片上系统设计的需求。它是一种面向高性能、高带宽、低延迟的片内总线。它的主要特点是地址/控制和数据是分离的，支持不对齐的数据传输，同时它把读写数据通道分离，并支持显著的传输访问和乱序访问。
[0003]PCIE是当前主流的总线和接口标准，这个新标准取代原来的PCI和AGP总线，成为新一代计算机设备的接口标准。PCIE总线采用点对点的串行通信方式，基于包进行数据传输，现在主流的计算机接口都提供了 PCIE接口。许多带有AXI接口的运用系统可以通过此总线转换控制器直接访问PCIE设备。
[0004]对于两种不同协议总线间的数据通信，可以通过总线转换装置(或称转换桥)来实现。现有AXI/PCIE总线转换装置都是只单单完成协议转换、数据的传输。
【发明内容】
[0005]本发明所要解决的技术问题在于克服现有技术不足，提供一种AXI/PCIE总线转换装置，在快速准确实现AXI总线与PCIE总线之间数据通信的同时，具有结构简单、实现成本低，以及兼容性好的优点。
[0006]本发明具体采用以下技术方案:
一种AXI/PCIE总线转换装置，用于实现AXI总线与PCIE总线之间的数据通信，其特征在于，该装置包括:配置模块、AXI读通道模块、AXI写通道模块、发送FIFO模块、接收FIFO模块、发送控制模块、接收控制模块、Master模块、Slave模块、TX模块和RX模块，其中:
所述配置模块与AXI总线相连，接收来自处理器的操作命令，负责配置DMA控制寄存器组，启动数据传输操作；
所述AXI读通道模块与AXI总线相连，用于将来自AXI总线的数据传送到发送FIFO模块中；
所述AXI写通道模块与AXI总线相连，用于将接收FIFO模块中的数据传送到AXI总线上;
所述发送FIFO模块与AXI读通道模块相连，用于缓存来自AXI总线的数据，其缓存的数据按PCIE总线端的时钟频率被取走；
所述接收FIFO模块与AXI写通道模块相连，用于缓存来自PCIE总线的数据，其缓存的数据按AXI总线端的时钟频率被取走；
所述发送控制模块用于完成AXI总线至PCIE总线的数据位宽转换，并控制来自AXI总线的数据的发送； 所述接收控制模块用于完成PCIE总线至AXI总线的数据位宽转换，并控制来自PCIE总线的数据的接收；
所述Master模块与发送FIFO和发送控制模块分别相连，用于将从AXI总线那端获取得到的数据、地址信息等组装成报文，传给TX模块；
所述Slave模块与RX模块相连，用于完成各种报文的接收和区分，对读写报文和错误报文进行不同处理，对于正确报文，提取出相关信息和数据后发往Master模块，对于错误报文，将其控制信息发送至Master模块；
所述TX模块与Master模块相连，负责将数据传送到PCIE总线；
所述RX模块与Slave模块相连，负责接收来自PCIE总线的数据，并送给Slave模块进行解析。
[0007]优选地，发送控制模块按照以下方法完成AXI总线至PCIE总线的数据位宽转换:将来自AXI总线的64bits数据每4个为一组拼接成一个256bits的数据传送给PCIE总线。
[0008]接收控制模块按照以下方法完成PCIE总线至AXI总线的数据位宽转换:将来自PCIE总线的256bits的数据拆解成4个64bits的数据传送给AXI总线。
[0009]优选地，所述Master模块的发送控制逻辑处理流程，具体如下:
1)初始化，当前情况下不断监测发送请求信号，当发现发送请求信号有效时，马上进入下一步准备就绪；
2)准备就绪，此时Master模块首先检测是否是带数据的报文，如果是不带数据，则下一步为报文包头传输；如果是带有数据的报文，则设置带有数据负载的标志信号payload为I ;如果是错误报文，就会遵循错误报文的处理逻辑；完成上述操作后，下一步骤为报文包头传输；
3)报文包头传输，此时Master模块向TX模块发送一个请求发送数据报文头的发送请求，当数据报文头发送完毕后，就会返回一个反馈信号，整个发送控制逻辑接收到反馈信号后，检测payload的值，如果payload为0，则当前报文传输完毕，否则继续传输报文的数据负载；
4)传输报文的数据负载，Master模块建立TX模块与对应的发送FIFO模块之间的链接，使TX模块能够持续的从发送FIFO模块中读取当前报文剩余的未传输数据负载；
5)当前数据报文传输完毕，一个周期以后，进行下一个数据报文的发送。
[0010]优选地，所述Slave模块的接收控制逻辑处理流程，具体如下:
1)初始化，当Slave模块接收到报文时，马上进行下一步工作报文字段解析检查；
2)报文包头字段解析检查，Slave模块对报文头中各个解析出来的字段进行检查，如果合法，则下一步准备接收报文，如果非法，则停止接收报文；
3)准备接收报文，Slave模块检测报文是否带数据，如果不带数据，则重新回到初始化，结束此报文的接收，如果带有数据，则接受报文数据；如果接收到的报文带有数据，则Slave模块将数据写入FIFO中；所有的数据都接收完毕了，接收逻辑再次初始化，本次报文接收完成；如果是非法的报文，则停止报文接收；
4)终止报文的接收，终止接收报文后，接收控制逻辑再次初始化，结束本次报文的接收。
[0011]优选地，所述TX模块的报文发送处理流程，具体如下: 1)初始化，TX模块一直检测发送请求信号，当发送请求信号有效时，下一步发送报文包头;
2)发送报文包头，此时TX模块开始发送数据，并从报文包头中提取信息，确认报文是否能在一个周期内发送完成，如若可以，则等待反馈信号，如若不行，则继续剩余报文的发送；
3)继续当前报文剩余的数据报文的发送，直至当前报文发送完毕，等待反馈信号；
4)TX模块等待PCIE总线处理完毕的反馈信号，一旦接收到来自PCIE总线的反馈信号则初始化，开始新一轮报文的发送。
[0012]优选地，所述RX模块的报文接收处理流程，具体如下:
O初始化，此时RX模块持续检测是否有报文需要接收，一旦检测到有报文需要接收，则开始接收报文包头；
2)接收报文包头，此时RX模块对接收到的数据报文的头部信息进行提取，获取要接收的报文的长度，同时根据报文头部的信息判断报文是否有异常或者错误，如若报文是正常的且一个周期内能接收完毕，那么检测报文是否结束；如若报文是正常的且一个周期内不能接收完毕，那么继续未接收完成的报文的接收；如若报文是异常的，那么就会停止接收异常报文；
3)接收剩余未接收的报文，RX模块继续当前报文尚未接收完的报文的接收，直至接收完毕，重新回到初始化；
4)停止接收异常报文，接收到的报文是无效的，不会传输缓存至FIFO中，但接收结束以后会给出一个接收结束信号；
5)报文接收完毕，此时RX模块一直检测报文的结束信号，一旦检测到报文的结束信号，流程重新回到初始化。
[0013]相比现有技术，本发明具有以下有益效果:
1、本发明既能实现总线协议转换，又能实现内存直接访问；
2、本发明中带有的接收和发送FIFO既能实现时钟域的转换，又能起到控制流量的作用防止数据丢失，这就可以使得工作时钟可相当灵活的配置，而现有的技术中也许可配置工作时钟，但也会受到一些其他因素的限制，配置的工作模式比较有限且固定。
【附图说明】
[0014]图1为本发明AXI/PCIE总线转换装置的基本结构示意图；
图2为本发明AXI/PCIE总线转换装置将AXI总线数据转换为PCIE总线数据的转换流程不意图；
图3为本发明AXI/PCIE总线转换装置将PCIE总线数据转换为AXI总线数据的转换流程不意图；
图4为Master模块发送状态机的状态转移图；
图5为Slave模块接收状态机的状态转移图；
图6为TX模块接收状态机的状态转移图；
图7为RX模块接收状态机的状态转移图；
图8为接收、发送控制模块对接收、发送FIFO模块的控制原理框图； 图9为配置模块的工作流程图。
【具体实施方式】
[0015]下面结合附 图对本发明的技术方案进行详细说明:
挂在AXI总线上的设备分为两种:Master设备和Slave设备，Master设备可以主动发起数据的传输，而Slave设备只能被动的接收来自Master的数据传输。本发明的思路是以AXI/PCIE总线转换装置整体作为AXI总线的一个Master设备，从而实现AXI总线与PCIE总线之间的数据通信。
[0016]图1显示了本发明AXI/PCIE总线转换装置的基本结构。如图1所示，AXI/PCIE总线转换装置(图中虚线框中部分)两端分别连接AXI总线和PCIE总线的通信接口，其包括:配置模块、AXI读通道模块、AXI写通道模块、发送FIFO模块、接收FIFO模块、发送控制模块、接收控制模块、Master模块、Slave模块、TX模块和RX模块；其中，AXI读通道模块和AXI写通道模块是与AXI总线相连的模块，符合AXI标准，负责与AXI总线之间的通信；发送FIFO模块和接收FIFO模块缓存来自一边总线的数据，发送控制模块和接收控制模块用于实现两种总线之间的数据位宽转换，同时控制数据的发送和接收；Master模块是总线转换装置发送通路的核心模块，将从AXI总线上传送给PCIE总线的数据组装成相应的数据报文，发送给TX模块，从而送往PCIE总线；Slave模块是总线转换装置接收通路的核心模块，对PCIE总线上传来的数据包进行解析，从而将数据分离出来，并通过Master模块，将数据缓存至接收FIFO模块中；TX模块将数据包发往PCIE总线，RX模块接收来自PCIE总线的数据包。具体的，
配置模块与AXI总线相连，接收来自处理器的操作命令，负责配置DMA控制寄存器组，启动数据传输操作；
AXI读通道模块与AXI总线相连，负责将来自AXI总线的数据传送到发送FIFO中。
[0017]AXI写通道模块与AXI总线相连，负责将接收FIFO中的数据传送到AXI总线上。
[0018]发送FIFO模块与AXI读通道相连，缓存来自AXI总线的数据，其缓存的数据按PCIE总线端的时钟频率被取走，实现了数据在两个不同总线时钟域之间的传输。
[0019]接收FIFO模块与AXI写通道相连，缓存来自PCIE总线的数据，其缓存的数据按AXI总线端的时钟频率被取走，实现了数据在两个不同总线时钟域之间的传输。
[0020]发送控制模块完成AXI总线至PCIE总线的数据位宽转换，控制来自AXI总线的数据的发送；具体数据位宽转换方法为:将来自AXI总线的64bits数据每4个为一组拼接成一个256bits的数据传送给PCIE总线。
[0021]接收控制模块完成PCIE总线至AXI总线的数据位宽转换，控制来自PCIE总线的数据的接收；具体数据位宽转换方法为:将来自PCIE总线的256bits的数据拆解成4个64bits的数据传送给AXI总线
Master模块与发送FIFO模块和发送控制模块相连，完成要发送的数据报文的组装。在此之前，数据和包头是分开的。把要发送报文的信息组装成报文头，根据包头信息从发送FIFO模块中提取当前要发送的报文数据，发送给TX模块。
[0022]Slave模块与RX模块相连，主要完成各种报文的接收和区分，对于读写报文和错误报文的不同处理，提取出相关信息和数据后发往Master模块。
[0023]TX模块与Master模块相连，负责将数据传送到PCIE总线。根据不同请求，不同长度报文、报文的当前传输状态控制其传输过程，并将传输状态反馈给Master端，以从数据源头控制传输的停止与继续，同时还进行数据的大小端转换。
[0024]RX模块与Slave模块相连，负责接收来自PCIE总线的数据，并送给Slave模块进行解析；其主要包括3个功能:完成整个报文接收；分离包头和数据；完成数据从大端到小端的转换。普通的读写请求的数据和控制信息传往Slave，错误报文的控制信息则传往Master0
[0025]图2是显示了数据从AXI总线到PCIE总线的转换流程，具体包括如下步骤:
(1)通过AXI读通道模块，将数据从AXI总线上读取出来；
(2)从AXI总线上读取出来的数据临时缓存在发送FIFO模块中；
(3)Master模块根据当前传输数据的相关信息，封装数据包头，并从发送FIFO模块中取出数据，将数据包头和数据组装成一个完成的数据包，送往TX模块；
(4)通过TX模块的连接，将数据直接送往PCIE总线，最终实现数据从AXI总线到PCIE总线之间的传输。
[0026]图3显示了数据从PCIE总线到AXI总线的转换流程，具体包括如下步骤:
(1)数据以数据包的形式从PCIE总线传往RX模块；
(2)通过Slave模块将RX模块接收到的各种报文进行解封和解析；
(3)从报文中解析出来的数据临时缓存至接收FIFO中；
(4)通过AXI写通道将接收FIFO中的数据送往AXI总线上，最终完成PCIE总线到AXI总线之间的通信。
[0027]本发明中，Master模块、Slave模块、TX模块和RX模块优选采用状态机的方式实现。以下为具体实现方案:
Master模块中设置有一发送控制逻辑，所采用的发送状态机的状态转移图如图4所示，具体步骤如下:
(1)初始化(Idle状态)，当前情况下不断监测发送请求信号，当发现发送请求信号有效时，马上进入下一步准备就绪；
(2)准备就绪(Prep状态)，此时Master模块首先检测是否是带数据的报文，如果是不带数据，则下一步为报文包头传输；如果是带有数据的报文，则设置带有数据负载的标志信号payload为I ;如果是错误报文，就会遵循错误报文的处理逻辑；完成上述操作后，下一步骤为报文包头传输；
(3)报文包头传输(Req状态)，此时Master模块向TX模块发送一个请求发送数据报文头的发送请求，当数据报文头发送完毕后，就会返回一个反馈信号，整个发送控制逻辑接收到反馈信号后，检测payload的值，如果payload为0，则当前报文传输完毕，否则继续传输报文的数据负载；
(4)传输报文的数据负载(Trans状态)，Master模块建立TX模块与对应的发送FIFO模块之间的链接，使TX模块能够持续的从发送FIFO模块中读取当前报文剩余的未传输数据负载；
(5)End状态，当前数据报文传输完毕，一个周期以后，进行下一个数据报文的发送。
[0028]Slave模块中设置有一接收控制逻辑处理流程，其所采用的接收状态机的状态转移图如图5所示，具体步骤如下:
(1)初始化(Idle状态)，当Slave模块接收到报文时，马上进行下一步工作报文字段解析检查；
(2)报文包头字段解析检查(Req状态)，Slave模块对报文头中各个解析出来的字段进行检查，如果合法，则下一步准备接收报文，如果非法，则停止接收报文；
(3)准备接收报文(Ack状态)，Slave模块检测报文是否带数据，如果不带数据，则重新回到初始化，结束此报文的接收，如果带有数据，则接受报文数据；如果接收到的报文带有数据，则Slave模块将数据写入FIFO中；所有的数据都接收完毕了，接收逻辑再次初始化，本次报文接收完成；如果是非法的报文，则停止报文接收；
(4)终止报文的接收(Abort状态)，终止接收报文后，接收控制逻辑再次初始化，结束本次报文的接收。
[0029]TX模块中设置有报文发送处理流程，其所采用的发送状态机的状态转移图如图6所示，具体步骤如下:
(1)初始化(Idle状态)，TX模块一直检测发送请求信号，当发送请求信号有效时，下一步发送报文包头；
(2)发送报文包头(Header状态)，此时TX模块开始发送数据，并从报文包头中提取信息，确认报文是否能在一个周期内发送完成，如若可以，则等待反馈信号，如若不行，则继续剩余报文的发送；
(3)Trans状态，继续当前报文剩余的数据报文的发送，直至当前报文发送完毕，等待反馈?目号;
(4)Wait状态，TX模块等待PCIE总线处理完毕的反馈信号，一旦接收到来自PCIE总线的反馈信号则初始化，开始新一轮报文的发送。
[0030]RX模块包括报文接收处理流程，其所采用的发送状态机的状态转移图如图7所示，具体步骤如下:
(O初始化(Idle状态)，此时RX模块持续检测是否有报文需要接收，一旦检测到有报文需要接收，则开始接收报文包头；
(2)接收报文包头(Req状态)，此时RX模块对接收到的数据报文的头部信息进行提取，获取要接收的报文的长度，同时根据报文头部的信息判断报文是否有异常或者错误，如若报文是正常的且一个周期内能接收完毕，那么检测报文是否结束；如若报文是 正常的且一个周期内不能接收完毕，那么继续未接收完成的报文的接收；如若报文是异常的，那么就会停止接收异常报文；
(3)接收剩余未接收的报文(Trans状态)，RX模块继续当前报文尚未接收完的报文的接收，直至接收完毕，重新回到初始化；
(4)停止接收异常报文(Abort状态)，接收到的报文是无效的，不会传输缓存至FIFO中，但接收结束以后会给出一个接收结束信号；
(5)报文接收完毕(Turn状态)，此时RX模块一直检测报文的结束信号，一旦检测到报文的结束信号，流程重新回到初始化。
[0031]图8显示了接收、发送控制模块对接收、发送FIFO模块的控制原理。其中对于发送通道和接收通道分别用2个FIFO实现数据缓存，异步FIFO先是缓存一侧接口传输过来的数据，然后另一侧接口按照自己的时钟域从FIFO中读出缓存的数据。AXI总线接口那一侧的数据位宽是64bits，但PCIE总线那一侧的数据位宽是256bits，为此，数据在一侧传送到另外一侧需要数据位宽的转化。对于发送通路来说，数据来源于AXI读通道，数据位宽为64bits，在将数据送入发送FIFO之前，数据位宽必须由64比特转换为256比特。对于接收通路来说，数据来源于PCIE总线，从接收FIFO以AXI的时钟出数据以后，数据位宽由256比特转换为64比特后才能送入AXI写通道。收发缓存FIFO的一端用的是PCIE的时钟，另一侧用的是AXI的时钟驱动的。数据缓存模块异步FIFO只是负责转换两种总线之间的工作时钟，而数据位宽转换有专门的数据位宽转换逻辑，即发送控制逻辑和接收控制逻辑，这样保证了设计的逻辑合理，条理清晰，实现简单。
[0032]图9显示了配置模块的主要工作流程。配置模块与AXI从接口相连，接收来自处理器的操作命令，负责配置寄存器组，启动数据传输操作。处理器通过AXI总线发起读写请求命令，如果是读请求，则配置读寄存器组，启动数据读操作；如果是写请求，则配置写请求寄存器组，启动数据写操作。
【主权项】
1.一种AXI/PCIE总线转换装置，用于实现AXI总线与PCIE总线之间的数据通信，其特征在于，该装置包括:配置模块、AXI读通道模块、AXI写通道模块、发送FIFO模块、接收FIFO模块、发送控制模块、接收控制模块、Master模块、Slave模块、TX模块和RX模块，其中: 所述配置模块与AXI总线相连，接收来自处理器的操作命令，负责配置DMA控制寄存器组，启动数据传输操作； 所述AXI读通道模块与AXI总线相连，用于将来自AXI总线的数据传送到发送FIFO模块中； 所述AXI写通道模块与AXI总线相连，用于将接收FIFO模块中的数据传送到AXI总线上; 所述发送FIFO模块与AXI读通道模块相连，用于缓存来自AXI总线的数据，其缓存的数据按PCIE总线端的时钟频率被取走； 所述接收FIFO模块与AXI写通道模块相连，用于缓存来自PCIE总线的数据，其缓存的数据按AXI总线端的时钟频率被取走； 所述发送控制模块用于完成AXI总线至PCIE总线的数据位宽转换，并控制来自AXI总线的数据的发送； 所述接收控制模块用于完成PCIE总线至AXI总线的数据位宽转换，并控制来自PCIE总线的数据的接收； 所述Master模块与发送FIFO和发送控制模块分别相连，用于将从AXI总线端获取的数据、地址信息组装成报文，传给TX模块； 所述Slave模块与RX模块相连，用于完成各种报文的接收和区分，对读写报文和错误报文进行不同处理，对于正确报文，提取出相关信息和数据后发往Master模块，对于错误报文，将其控制信息发送至Master模块； 所述TX模块与Master模块相连，负责将数据传送到PCIE总线； 所述RX模块与Slave模块相连，负责接收来自PCIE总线的数据，并送给Slave模块进行解析。2.如权利要求1所述AXI/PCIE总线转换装置，其特征在于，发送控制模块按照以下方法完成AXI总线至PCIE总线的数据位宽转换:将来自AXI总线的64bits数据每4个为一组拼接成一个256bits的数据传送给PCIE总线。3.如权利要求1所述AXI/PCIE总线转换装置，其特征在于，接收控制模块按照以下方法完成PCIE总线至AXI总线的数据位宽转换:将来自PCIE总线的256bits的数据拆解成4个64bits的数据传送给AXI总线。4.如权利要求1所述AXI/PCIE总线转换装置，其特征在于，所述Master模块的发送控制逻辑处理流程，具体如下: 1)初始化，当前情况下不断监测发送请求信号，当发现发送请求信号有效时，进入下一步准备就绪； 2)准备就绪，此时Master模块首先检测是否是带数据的报文，如果是不带数据，则下一步为报文包头传输；如果是带有数据的报文，则设置带有数据负载的标志信号payload为I ;如果是错误报文，就会遵循错误报文的处理逻辑；完成上述操作后，下一步骤为报文包头传输； 3)报文包头传输，此时Master模块向TX模块发送一个请求发送数据报文头的发送请求，当数据报文头发送完毕后，就会返回一个反馈信号，整个发送控制逻辑接收到反馈信号后，检测payload的值，如果payload为0，则当前报文传输完毕，否则继续传输报文的数据负载； 4)传输报文的数据负载，Master模块建立TX模块与对应的发送FIFO模块之间的链接，使TX模块能够持续的从发送FIFO模块中读取当前报文剩余的未传输数据负载； 5)当前数据报文传输完毕，一个周期以后，进行下一个数据报文的发送。5.如权利要求1所述AXI/PCIE总线转换装置，其特征在于，所述Slave模块的接收控制逻辑处理流程，具体如下: 1)初始化，当Slave模块接收到报文时，马上进行下一步工作报文字段解析检查； 2)报文包头字段解析检查，Slave模块对报文头中各个解析出来的字段进行检查，如果合法，则下一步准备接收报文，如果非法，则停止接收报文； 3)准备接收报文，Slave模块检测报文是否带数据，如果不带数据，则重新回到初始化，结束此报文的接收，如果带有数据，则接受报文数据；如果接收到的报文带有数据，则Slave模块将数据写入FIFO中；所有的数据都接收完毕了，接收逻辑再次初始化，本次报文接收完成；如果是非法的报文，则停止报文接收； 4)终止报文的接收，终止接收报文后，接收控制逻辑再次初始化，结束本次报文的接收。6.如权利要求1所述AXI/PCIE总线转换装置，其特征在于，所述TX模块的报文发送处理流程，具体如下: 1)初始化，TX模块一直检测发送请求信号，当发送请求信号有效时，下一步发送报文包头; 2)发送报文包头，此时TX模块开始发送数据，并从报文包头中提取信息，确认报文是否能在一个周期内发送完成，如若可以，则等待反馈信号，如若不行，则继续剩余报文的发送； 3)继续当前报文剩余的数据报文的发送，直至当前报文发送完毕，等待反馈信号； 4)TX模块等待PCIE总线处理完毕的反馈信号，一旦接收到来自PCIE总线的反馈信号则初始化，开始新一轮报文的发送。7.如权利要求1所述AXI/PCIE总线转换装置，其特征在于，所述RX模块的接收处理流程，具体如下: O初始化，此时RX模块持续检测是否有报文需要接收，一旦检测到有报文需要接收，则开始接收报文包头； 2)接收报文包头，此时RX模块对接收到的数据报文的头部信息进行提取，获取要接收的报文的长度，同时根据报文头部的信息判断报文是否有异常或者错误，如若报文是正常的且一个周期内能接收完毕，那么检测报文是否结束；如若报文是正常的且一个周期内不能接收完毕，那么继续未接收完成的报文的接收；如若报文是异常的，那么就会停止接收异常报文； 3)接收剩余未接收的报文，RX模块继续当前报文尚未接收完的报文的接收，直至接收完毕，重新回到初始化； 4)停止接收异常报文，接收到的报文是无效的，不会传输缓存至FIFO中，但接收结束以后会给出一个接收结束信号； 5)报文接收完毕，此时RX模块一直检测报文的结束信号，一旦检测到报文的结束信号，流程重新回到初始化。
【专利摘要】本发明公开了一种AXI/PCIE总线转换装置，用于实现AXI总线与PCIE总线之间的数据通信。该装置包括：AXI读通道模块、AXI写通道模块、发送FIFO模块、接收FIFO模块、发送控制模块、接收控制模块、Master模块、Slave模块、TX模块和RX模块。相比现有技术，本发明在快速准确实现AXI总线与PCIE总线之间数据通信的同时，又能通过PCIE总线实现两个设备节点之间的数据信息交互，具有结构简单、实现成本低，以及兼容性好的优点。
【IPC分类】H04L12/40
【公开号】CN104901859
【申请号】CN201510320857
【发明人】李冰, 严水灵, 王刚, 董乾, 刘勇, 赵霞, 陆俊, 张家金
【申请人】东南大学
【公开日】2015年9月9日
【申请日】2015年6月11日
【技术领域】
[0001]本发明涉及一种总线转换装置，尤其涉及一种AXI/PCIE总线转换装置，用于实现AXI总线与PCIE总线之间的数据通信。
【背景技术】
[0002]AXI是一个新的高性能的协议，是AMBA公司提出的AMBA3.0中的最重要的部分，满足超高性能和复杂的片上系统设计的需求。它是一种面向高性能、高带宽、低延迟的片内总线。它的主要特点是地址/控制和数据是分离的，支持不对齐的数据传输，同时它把读写数据通道分离，并支持显著的传输访问和乱序访问。
[0003]PCIE是当前主流的总线和接口标准，这个新标准取代原来的PCI和AGP总线，成为新一代计算机设备的接口标准。PCIE总线采用点对点的串行通信方式，基于包进行数据传输，现在主流的计算机接口都提供了 PCIE接口。许多带有AXI接口的运用系统可以通过此总线转换控制器直接访问PCIE设备。
[0004]对于两种不同协议总线间的数据通信，可以通过总线转换装置(或称转换桥)来实现。现有AXI/PCIE总线转换装置都是只单单完成协议转换、数据的传输。
【发明内容】
[0005]本发明所要解决的技术问题在于克服现有技术不足，提供一种AXI/PCIE总线转换装置，在快速准确实现AXI总线与PCIE总线之间数据通信的同时，具有结构简单、实现成本低，以及兼容性好的优点。
[0006]本发明具体采用以下技术方案:
一种AXI/PCIE总线转换装置，用于实现AXI总线与PCIE总线之间的数据通信，其特征在于，该装置包括:配置模块、AXI读通道模块、AXI写通道模块、发送FIFO模块、接收FIFO模块、发送控制模块、接收控制模块、Master模块、Slave模块、TX模块和RX模块，其中:
所述配置模块与AXI总线相连，接收来自处理器的操作命令，负责配置DMA控制寄存器组，启动数据传输操作；
所述AXI读通道模块与AXI总线相连，用于将来自AXI总线的数据传送到发送FIFO模块中；
所述AXI写通道模块与AXI总线相连，用于将接收FIFO模块中的数据传送到AXI总线上;
所述发送FIFO模块与AXI读通道模块相连，用于缓存来自AXI总线的数据，其缓存的数据按PCIE总线端的时钟频率被取走；
所述接收FIFO模块与AXI写通道模块相连，用于缓存来自PCIE总线的数据，其缓存的数据按AXI总线端的时钟频率被取走；
所述发送控制模块用于完成AXI总线至PCIE总线的数据位宽转换，并控制来自AXI总线的数据的发送； 所述接收控制模块用于完成PCIE总线至AXI总线的数据位宽转换，并控制来自PCIE总线的数据的接收；
所述Master模块与发送FIFO和发送控制模块分别相连，用于将从AXI总线那端获取得到的数据、地址信息等组装成报文，传给TX模块；
所述Slave模块与RX模块相连，用于完成各种报文的接收和区分，对读写报文和错误报文进行不同处理，对于正确报文，提取出相关信息和数据后发往Master模块，对于错误报文，将其控制信息发送至Master模块；
所述TX模块与Master模块相连，负责将数据传送到PCIE总线；
所述RX模块与Slave模块相连，负责接收来自PCIE总线的数据，并送给Slave模块进行解析。
[0007]优选地，发送控制模块按照以下方法完成AXI总线至PCIE总线的数据位宽转换:将来自AXI总线的64bits数据每4个为一组拼接成一个256bits的数据传送给PCIE总线。
[0008]接收控制模块按照以下方法完成PCIE总线至AXI总线的数据位宽转换:将来自PCIE总线的256bits的数据拆解成4个64bits的数据传送给AXI总线。
[0009]优选地，所述Master模块的发送控制逻辑处理流程，具体如下:
1)初始化，当前情况下不断监测发送请求信号，当发现发送请求信号有效时，马上进入下一步准备就绪；
2)准备就绪，此时Master模块首先检测是否是带数据的报文，如果是不带数据，则下一步为报文包头传输；如果是带有数据的报文，则设置带有数据负载的标志信号payload为I ;如果是错误报文，就会遵循错误报文的处理逻辑；完成上述操作后，下一步骤为报文包头传输；
3)报文包头传输，此时Master模块向TX模块发送一个请求发送数据报文头的发送请求，当数据报文头发送完毕后，就会返回一个反馈信号，整个发送控制逻辑接收到反馈信号后，检测payload的值，如果payload为0，则当前报文传输完毕，否则继续传输报文的数据负载；
4)传输报文的数据负载，Master模块建立TX模块与对应的发送FIFO模块之间的链接，使TX模块能够持续的从发送FIFO模块中读取当前报文剩余的未传输数据负载；
5)当前数据报文传输完毕，一个周期以后，进行下一个数据报文的发送。
[0010]优选地，所述Slave模块的接收控制逻辑处理流程，具体如下:
1)初始化，当Slave模块接收到报文时，马上进行下一步工作报文字段解析检查；
2)报文包头字段解析检查，Slave模块对报文头中各个解析出来的字段进行检查，如果合法，则下一步准备接收报文，如果非法，则停止接收报文；
3)准备接收报文，Slave模块检测报文是否带数据，如果不带数据，则重新回到初始化，结束此报文的接收，如果带有数据，则接受报文数据；如果接收到的报文带有数据，则Slave模块将数据写入FIFO中；所有的数据都接收完毕了，接收逻辑再次初始化，本次报文接收完成；如果是非法的报文，则停止报文接收；
4)终止报文的接收，终止接收报文后，接收控制逻辑再次初始化，结束本次报文的接收。
[0011]优选地，所述TX模块的报文发送处理流程，具体如下: 1)初始化，TX模块一直检测发送请求信号，当发送请求信号有效时，下一步发送报文包头;
2)发送报文包头，此时TX模块开始发送数据，并从报文包头中提取信息，确认报文是否能在一个周期内发送完成，如若可以，则等待反馈信号，如若不行，则继续剩余报文的发送；
3)继续当前报文剩余的数据报文的发送，直至当前报文发送完毕，等待反馈信号；
4)TX模块等待PCIE总线处理完毕的反馈信号，一旦接收到来自PCIE总线的反馈信号则初始化，开始新一轮报文的发送。
[0012]优选地，所述RX模块的报文接收处理流程，具体如下:
O初始化，此时RX模块持续检测是否有报文需要接收，一旦检测到有报文需要接收，则开始接收报文包头；
2)接收报文包头，此时RX模块对接收到的数据报文的头部信息进行提取，获取要接收的报文的长度，同时根据报文头部的信息判断报文是否有异常或者错误，如若报文是正常的且一个周期内能接收完毕，那么检测报文是否结束；如若报文是正常的且一个周期内不能接收完毕，那么继续未接收完成的报文的接收；如若报文是异常的，那么就会停止接收异常报文；
3)接收剩余未接收的报文，RX模块继续当前报文尚未接收完的报文的接收，直至接收完毕，重新回到初始化；
4)停止接收异常报文，接收到的报文是无效的，不会传输缓存至FIFO中，但接收结束以后会给出一个接收结束信号；
5)报文接收完毕，此时RX模块一直检测报文的结束信号，一旦检测到报文的结束信号，流程重新回到初始化。
[0013]相比现有技术，本发明具有以下有益效果:
1、本发明既能实现总线协议转换，又能实现内存直接访问；
2、本发明中带有的接收和发送FIFO既能实现时钟域的转换，又能起到控制流量的作用防止数据丢失，这就可以使得工作时钟可相当灵活的配置，而现有的技术中也许可配置工作时钟，但也会受到一些其他因素的限制，配置的工作模式比较有限且固定。
【附图说明】
[0014]图1为本发明AXI/PCIE总线转换装置的基本结构示意图；
图2为本发明AXI/PCIE总线转换装置将AXI总线数据转换为PCIE总线数据的转换流程不意图；
图3为本发明AXI/PCIE总线转换装置将PCIE总线数据转换为AXI总线数据的转换流程不意图；
图4为Master模块发送状态机的状态转移图；
图5为Slave模块接收状态机的状态转移图；
图6为TX模块接收状态机的状态转移图；
图7为RX模块接收状态机的状态转移图；
图8为接收、发送控制模块对接收、发送FIFO模块的控制原理框图； 图9为配置模块的工作流程图。
【具体实施方式】
[0015]下面结合附 图对本发明的技术方案进行详细说明:
挂在AXI总线上的设备分为两种:Master设备和Slave设备，Master设备可以主动发起数据的传输，而Slave设备只能被动的接收来自Master的数据传输。本发明的思路是以AXI/PCIE总线转换装置整体作为AXI总线的一个Master设备，从而实现AXI总线与PCIE总线之间的数据通信。
[0016]图1显示了本发明AXI/PCIE总线转换装置的基本结构。如图1所示，AXI/PCIE总线转换装置(图中虚线框中部分)两端分别连接AXI总线和PCIE总线的通信接口，其包括:配置模块、AXI读通道模块、AXI写通道模块、发送FIFO模块、接收FIFO模块、发送控制模块、接收控制模块、Master模块、Slave模块、TX模块和RX模块；其中，AXI读通道模块和AXI写通道模块是与AXI总线相连的模块，符合AXI标准，负责与AXI总线之间的通信；发送FIFO模块和接收FIFO模块缓存来自一边总线的数据，发送控制模块和接收控制模块用于实现两种总线之间的数据位宽转换，同时控制数据的发送和接收；Master模块是总线转换装置发送通路的核心模块，将从AXI总线上传送给PCIE总线的数据组装成相应的数据报文，发送给TX模块，从而送往PCIE总线；Slave模块是总线转换装置接收通路的核心模块，对PCIE总线上传来的数据包进行解析，从而将数据分离出来，并通过Master模块，将数据缓存至接收FIFO模块中；TX模块将数据包发往PCIE总线，RX模块接收来自PCIE总线的数据包。具体的，
配置模块与AXI总线相连，接收来自处理器的操作命令，负责配置DMA控制寄存器组，启动数据传输操作；
AXI读通道模块与AXI总线相连，负责将来自AXI总线的数据传送到发送FIFO中。
[0017]AXI写通道模块与AXI总线相连，负责将接收FIFO中的数据传送到AXI总线上。
[0018]发送FIFO模块与AXI读通道相连，缓存来自AXI总线的数据，其缓存的数据按PCIE总线端的时钟频率被取走，实现了数据在两个不同总线时钟域之间的传输。
[0019]接收FIFO模块与AXI写通道相连，缓存来自PCIE总线的数据，其缓存的数据按AXI总线端的时钟频率被取走，实现了数据在两个不同总线时钟域之间的传输。
[0020]发送控制模块完成AXI总线至PCIE总线的数据位宽转换，控制来自AXI总线的数据的发送；具体数据位宽转换方法为:将来自AXI总线的64bits数据每4个为一组拼接成一个256bits的数据传送给PCIE总线。
[0021]接收控制模块完成PCIE总线至AXI总线的数据位宽转换，控制来自PCIE总线的数据的接收；具体数据位宽转换方法为:将来自PCIE总线的256bits的数据拆解成4个64bits的数据传送给AXI总线
Master模块与发送FIFO模块和发送控制模块相连，完成要发送的数据报文的组装。在此之前，数据和包头是分开的。把要发送报文的信息组装成报文头，根据包头信息从发送FIFO模块中提取当前要发送的报文数据，发送给TX模块。
[0022]Slave模块与RX模块相连，主要完成各种报文的接收和区分，对于读写报文和错误报文的不同处理，提取出相关信息和数据后发往Master模块。
[0023]TX模块与Master模块相连，负责将数据传送到PCIE总线。根据不同请求，不同长度报文、报文的当前传输状态控制其传输过程，并将传输状态反馈给Master端，以从数据源头控制传输的停止与继续，同时还进行数据的大小端转换。
[0024]RX模块与Slave模块相连，负责接收来自PCIE总线的数据，并送给Slave模块进行解析；其主要包括3个功能:完成整个报文接收；分离包头和数据；完成数据从大端到小端的转换。普通的读写请求的数据和控制信息传往Slave，错误报文的控制信息则传往Master0
[0025]图2是显示了数据从AXI总线到PCIE总线的转换流程，具体包括如下步骤:
(1)通过AXI读通道模块，将数据从AXI总线上读取出来；
(2)从AXI总线上读取出来的数据临时缓存在发送FIFO模块中；
(3)Master模块根据当前传输数据的相关信息，封装数据包头，并从发送FIFO模块中取出数据，将数据包头和数据组装成一个完成的数据包，送往TX模块；
(4)通过TX模块的连接，将数据直接送往PCIE总线，最终实现数据从AXI总线到PCIE总线之间的传输。
[0026]图3显示了数据从PCIE总线到AXI总线的转换流程，具体包括如下步骤:
(1)数据以数据包的形式从PCIE总线传往RX模块；
(2)通过Slave模块将RX模块接收到的各种报文进行解封和解析；
(3)从报文中解析出来的数据临时缓存至接收FIFO中；
(4)通过AXI写通道将接收FIFO中的数据送往AXI总线上，最终完成PCIE总线到AXI总线之间的通信。
[0027]本发明中，Master模块、Slave模块、TX模块和RX模块优选采用状态机的方式实现。以下为具体实现方案:
Master模块中设置有一发送控制逻辑，所采用的发送状态机的状态转移图如图4所示，具体步骤如下:
(1)初始化(Idle状态)，当前情况下不断监测发送请求信号，当发现发送请求信号有效时，马上进入下一步准备就绪；
(2)准备就绪(Prep状态)，此时Master模块首先检测是否是带数据的报文，如果是不带数据，则下一步为报文包头传输；如果是带有数据的报文，则设置带有数据负载的标志信号payload为I ;如果是错误报文，就会遵循错误报文的处理逻辑；完成上述操作后，下一步骤为报文包头传输；
(3)报文包头传输(Req状态)，此时Master模块向TX模块发送一个请求发送数据报文头的发送请求，当数据报文头发送完毕后，就会返回一个反馈信号，整个发送控制逻辑接收到反馈信号后，检测payload的值，如果payload为0，则当前报文传输完毕，否则继续传输报文的数据负载；
(4)传输报文的数据负载(Trans状态)，Master模块建立TX模块与对应的发送FIFO模块之间的链接，使TX模块能够持续的从发送FIFO模块中读取当前报文剩余的未传输数据负载；
(5)End状态，当前数据报文传输完毕，一个周期以后，进行下一个数据报文的发送。
[0028]Slave模块中设置有一接收控制逻辑处理流程，其所采用的接收状态机的状态转移图如图5所示，具体步骤如下:
(1)初始化(Idle状态)，当Slave模块接收到报文时，马上进行下一步工作报文字段解析检查；
(2)报文包头字段解析检查(Req状态)，Slave模块对报文头中各个解析出来的字段进行检查，如果合法，则下一步准备接收报文，如果非法，则停止接收报文；
(3)准备接收报文(Ack状态)，Slave模块检测报文是否带数据，如果不带数据，则重新回到初始化，结束此报文的接收，如果带有数据，则接受报文数据；如果接收到的报文带有数据，则Slave模块将数据写入FIFO中；所有的数据都接收完毕了，接收逻辑再次初始化，本次报文接收完成；如果是非法的报文，则停止报文接收；
(4)终止报文的接收(Abort状态)，终止接收报文后，接收控制逻辑再次初始化，结束本次报文的接收。
[0029]TX模块中设置有报文发送处理流程，其所采用的发送状态机的状态转移图如图6所示，具体步骤如下:
(1)初始化(Idle状态)，TX模块一直检测发送请求信号，当发送请求信号有效时，下一步发送报文包头；
(2)发送报文包头(Header状态)，此时TX模块开始发送数据，并从报文包头中提取信息，确认报文是否能在一个周期内发送完成，如若可以，则等待反馈信号，如若不行，则继续剩余报文的发送；
(3)Trans状态，继续当前报文剩余的数据报文的发送，直至当前报文发送完毕，等待反馈?目号;
(4)Wait状态，TX模块等待PCIE总线处理完毕的反馈信号，一旦接收到来自PCIE总线的反馈信号则初始化，开始新一轮报文的发送。
[0030]RX模块包括报文接收处理流程，其所采用的发送状态机的状态转移图如图7所示，具体步骤如下:
(O初始化(Idle状态)，此时RX模块持续检测是否有报文需要接收，一旦检测到有报文需要接收，则开始接收报文包头；
(2)接收报文包头(Req状态)，此时RX模块对接收到的数据报文的头部信息进行提取，获取要接收的报文的长度，同时根据报文头部的信息判断报文是否有异常或者错误，如若报文是正常的且一个周期内能接收完毕，那么检测报文是否结束；如若报文是 正常的且一个周期内不能接收完毕，那么继续未接收完成的报文的接收；如若报文是异常的，那么就会停止接收异常报文；
(3)接收剩余未接收的报文(Trans状态)，RX模块继续当前报文尚未接收完的报文的接收，直至接收完毕，重新回到初始化；
(4)停止接收异常报文(Abort状态)，接收到的报文是无效的，不会传输缓存至FIFO中，但接收结束以后会给出一个接收结束信号；
(5)报文接收完毕(Turn状态)，此时RX模块一直检测报文的结束信号，一旦检测到报文的结束信号，流程重新回到初始化。
[0031]图8显示了接收、发送控制模块对接收、发送FIFO模块的控制原理。其中对于发送通道和接收通道分别用2个FIFO实现数据缓存，异步FIFO先是缓存一侧接口传输过来的数据，然后另一侧接口按照自己的时钟域从FIFO中读出缓存的数据。AXI总线接口那一侧的数据位宽是64bits，但PCIE总线那一侧的数据位宽是256bits，为此，数据在一侧传送到另外一侧需要数据位宽的转化。对于发送通路来说，数据来源于AXI读通道，数据位宽为64bits，在将数据送入发送FIFO之前，数据位宽必须由64比特转换为256比特。对于接收通路来说，数据来源于PCIE总线，从接收FIFO以AXI的时钟出数据以后，数据位宽由256比特转换为64比特后才能送入AXI写通道。收发缓存FIFO的一端用的是PCIE的时钟，另一侧用的是AXI的时钟驱动的。数据缓存模块异步FIFO只是负责转换两种总线之间的工作时钟，而数据位宽转换有专门的数据位宽转换逻辑，即发送控制逻辑和接收控制逻辑，这样保证了设计的逻辑合理，条理清晰，实现简单。
[0032]图9显示了配置模块的主要工作流程。配置模块与AXI从接口相连，接收来自处理器的操作命令，负责配置寄存器组，启动数据传输操作。处理器通过AXI总线发起读写请求命令，如果是读请求，则配置读寄存器组，启动数据读操作；如果是写请求，则配置写请求寄存器组，启动数据写操作。
【主权项】
1.一种AXI/PCIE总线转换装置，用于实现AXI总线与PCIE总线之间的数据通信，其特征在于，该装置包括:配置模块、AXI读通道模块、AXI写通道模块、发送FIFO模块、接收FIFO模块、发送控制模块、接收控制模块、Master模块、Slave模块、TX模块和RX模块，其中: 所述配置模块与AXI总线相连，接收来自处理器的操作命令，负责配置DMA控制寄存器组，启动数据传输操作； 所述AXI读通道模块与AXI总线相连，用于将来自AXI总线的数据传送到发送FIFO模块中； 所述AXI写通道模块与AXI总线相连，用于将接收FIFO模块中的数据传送到AXI总线上; 所述发送FIFO模块与AXI读通道模块相连，用于缓存来自AXI总线的数据，其缓存的数据按PCIE总线端的时钟频率被取走； 所述接收FIFO模块与AXI写通道模块相连，用于缓存来自PCIE总线的数据，其缓存的数据按AXI总线端的时钟频率被取走； 所述发送控制模块用于完成AXI总线至PCIE总线的数据位宽转换，并控制来自AXI总线的数据的发送； 所述接收控制模块用于完成PCIE总线至AXI总线的数据位宽转换，并控制来自PCIE总线的数据的接收； 所述Master模块与发送FIFO和发送控制模块分别相连，用于将从AXI总线端获取的数据、地址信息组装成报文，传给TX模块； 所述Slave模块与RX模块相连，用于完成各种报文的接收和区分，对读写报文和错误报文进行不同处理，对于正确报文，提取出相关信息和数据后发往Master模块，对于错误报文，将其控制信息发送至Master模块； 所述TX模块与Master模块相连，负责将数据传送到PCIE总线； 所述RX模块与Slave模块相连，负责接收来自PCIE总线的数据，并送给Slave模块进行解析。2.如权利要求1所述AXI/PCIE总线转换装置，其特征在于，发送控制模块按照以下方法完成AXI总线至PCIE总线的数据位宽转换:将来自AXI总线的64bits数据每4个为一组拼接成一个256bits的数据传送给PCIE总线。3.如权利要求1所述AXI/PCIE总线转换装置，其特征在于，接收控制模块按照以下方法完成PCIE总线至AXI总线的数据位宽转换:将来自PCIE总线的256bits的数据拆解成4个64bits的数据传送给AXI总线。4.如权利要求1所述AXI/PCIE总线转换装置，其特征在于，所述Master模块的发送控制逻辑处理流程，具体如下: 1)初始化，当前情况下不断监测发送请求信号，当发现发送请求信号有效时，进入下一步准备就绪； 2)准备就绪，此时Master模块首先检测是否是带数据的报文，如果是不带数据，则下一步为报文包头传输；如果是带有数据的报文，则设置带有数据负载的标志信号payload为I ;如果是错误报文，就会遵循错误报文的处理逻辑；完成上述操作后，下一步骤为报文包头传输； 3)报文包头传输，此时Master模块向TX模块发送一个请求发送数据报文头的发送请求，当数据报文头发送完毕后，就会返回一个反馈信号，整个发送控制逻辑接收到反馈信号后，检测payload的值，如果payload为0，则当前报文传输完毕，否则继续传输报文的数据负载； 4)传输报文的数据负载，Master模块建立TX模块与对应的发送FIFO模块之间的链接，使TX模块能够持续的从发送FIFO模块中读取当前报文剩余的未传输数据负载； 5)当前数据报文传输完毕，一个周期以后，进行下一个数据报文的发送。5.如权利要求1所述AXI/PCIE总线转换装置，其特征在于，所述Slave模块的接收控制逻辑处理流程，具体如下: 1)初始化，当Slave模块接收到报文时，马上进行下一步工作报文字段解析检查； 2)报文包头字段解析检查，Slave模块对报文头中各个解析出来的字段进行检查，如果合法，则下一步准备接收报文，如果非法，则停止接收报文； 3)准备接收报文，Slave模块检测报文是否带数据，如果不带数据，则重新回到初始化，结束此报文的接收，如果带有数据，则接受报文数据；如果接收到的报文带有数据，则Slave模块将数据写入FIFO中；所有的数据都接收完毕了，接收逻辑再次初始化，本次报文接收完成；如果是非法的报文，则停止报文接收； 4)终止报文的接收，终止接收报文后，接收控制逻辑再次初始化，结束本次报文的接收。6.如权利要求1所述AXI/PCIE总线转换装置，其特征在于，所述TX模块的报文发送处理流程，具体如下: 1)初始化，TX模块一直检测发送请求信号，当发送请求信号有效时，下一步发送报文包头; 2)发送报文包头，此时TX模块开始发送数据，并从报文包头中提取信息，确认报文是否能在一个周期内发送完成，如若可以，则等待反馈信号，如若不行，则继续剩余报文的发送； 3)继续当前报文剩余的数据报文的发送，直至当前报文发送完毕，等待反馈信号； 4)TX模块等待PCIE总线处理完毕的反馈信号，一旦接收到来自PCIE总线的反馈信号则初始化，开始新一轮报文的发送。7.如权利要求1所述AXI/PCIE总线转换装置，其特征在于，所述RX模块的接收处理流程，具体如下: O初始化，此时RX模块持续检测是否有报文需要接收，一旦检测到有报文需要接收，则开始接收报文包头； 2)接收报文包头，此时RX模块对接收到的数据报文的头部信息进行提取，获取要接收的报文的长度，同时根据报文头部的信息判断报文是否有异常或者错误，如若报文是正常的且一个周期内能接收完毕，那么检测报文是否结束；如若报文是正常的且一个周期内不能接收完毕，那么继续未接收完成的报文的接收；如若报文是异常的，那么就会停止接收异常报文； 3)接收剩余未接收的报文，RX模块继续当前报文尚未接收完的报文的接收，直至接收完毕，重新回到初始化； 4)停止接收异常报文，接收到的报文是无效的，不会传输缓存至FIFO中，但接收结束以后会给出一个接收结束信号； 5)报文接收完毕，此时RX模块一直检测报文的结束信号，一旦检测到报文的结束信号，流程重新回到初始化。
【专利摘要】本发明公开了一种AXI/PCIE总线转换装置，用于实现AXI总线与PCIE总线之间的数据通信。该装置包括：AXI读通道模块、AXI写通道模块、发送FIFO模块、接收FIFO模块、发送控制模块、接收控制模块、Master模块、Slave模块、TX模块和RX模块。相比现有技术，本发明在快速准确实现AXI总线与PCIE总线之间数据通信的同时，又能通过PCIE总线实现两个设备节点之间的数据信息交互，具有结构简单、实现成本低，以及兼容性好的优点。
【IPC分类】H04L12/40
【公开号】CN104901859
【申请号】CN201510320857
【发明人】李冰, 严水灵, 王刚, 董乾, 刘勇, 赵霞, 陆俊, 张家金
【申请人】东南大学
【公开日】2015年9月9日
【申请日】2015年6月11日
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