设计规则检查的制作方法
设计规则检查的制作方法
【技术领域】
[0001] 本发明是关于一种用于利用一选定制造过程根据一设计意图验证一集成电路的 一布局的计算机实施方法。本发明进一步是关于一种用于提供经验证的布局数据的方法。 本发明进一步是关于一种制造一掩模的方法。本发明进一步是关于一种制造一集成电路的 方法。本发明进一步是关于一种用于验证一集成电路的一布局的计算机系统。本发明进一 步是关于一种非暂时性计算机存储介质。
【背景技术】
[0002] 通常使用计算机辅助设计（CAD)软件获得集成电路的设计。CAD软件可处理并储 存表示集成电路的布局数据。布局数据可包含（例如）由电路部分的边缘坐标界定的电路 部分。当设计结束时，其可转印至用于制造集成电路或其层的一个或多个掩模。
[0003] 为了验证集成电路设计遵循制造条件（即，为了预测起作用的集成电路是否可自 经设计布局可再生地制造），CAD软件可使用被称为"设计规则检查"(DRC)的过程。在此过 程中，经设计布局或其部分的遵循性可被量化为（例如）指示布局是否可接受和/或指示 遵循度的一个或多个参数。
[0004] 验证集成电路的任务可分成其中验证集成电路的关键区域的子任务。可将关键区 域定义为包含关键点或热点的一区域，其中电路部分的局部拓扑提供电路的必要功能性。 这些术语（例如）从美国专利第8, 041，103号知道。在一实例中，电路的起作用可取决于 在两个电路部分之间的重叠以在其间建立电气互连。在另一实例中，电路的起作用可取决 于在两个电路部分之间存在足够空间以防止短路或电路部分之间的其它类型的干扰。
[0005] 确定布局是否遵循可取决于用于生产集成电路的制造过程的限制。例如，制造的 布局可受不同层之间的对准的准确度影响，例如，与原始设计相比，制造的电路部分可相对 移位。为了在设计意图是要形成电气连接时考虑此限制，美国专利第6, 275, 971号描述一 种用于检查集成电路布局设计文件的方法。遗憾地，该方法可能不适于所有通孔几何形状。 此外，除需要考虑的对准外，亦存在制造过程的其它限制。
[0006] 最值得注意地，制造过程可受可再生地制造的最小光斑大小或关键尺寸限制。与 原始多边形图案相比，此限制可造成（例如）电路部分的拐角及边缘的圆化。此外，与原始 设计相比，电路部分可较小、较大或以另外方式变形。
[0007] 在目前的技术状态中，用于确定遵循性的设计规则通常被描述为对形状和/或形 状的部分（如拐角或边缘）之间的距离的限制。为了检查抑制两个尺寸（例如，硅基板表 面上）的限制，可使用距离检查的组合。例如，若第一电路部分的第一边缘与第二电路部分 的第二边缘之间的距离在水平或垂直方向上具有足够大值，则可进行检查。
[0008] 遗憾地，当考虑实际制造条件时，当前设计规则检查可变得日益复杂。例如，当设 计含有两个重叠方形电路部分时，设计规则的对应集合可能需要考虑所述部分的形状（例 如，拐角）可实质上在对应的制造电路中被圆化。这可导致一组累积的条件，其中检查相关 于被圆化的形状的组合距离。
[0009] 需要考虑实际制造条件并广泛适用于各种设计意图及电路形状的设计规则检查 的更简单方法。
【发明内容】
[0010] 在第一方面中，提供一种用于利用一选定制造过程根据一设计意图验证一集成电 路的一布局的计算机实施方法，该方法包含：接收表示该集成电路的在一个或多个层中包 含电路部分的布局数据；将一第一电路部分的拐角点定义为种子点；对于每一种子点，最 接近该种子点投影一多边形形状，其中该多边形形状选自与所述电路部分截然不同的一个 或多个参考形状，其中一选定参考形状与该种子点的一局部拓扑相关联；计算在该投影的 多边形形状与关键区域中的一第二电路部分之间的一重叠面积；以及当该重叠面积不与由 该设计意图确定的一阈值重叠面积一致时，拒绝该布局。
[0011] 本方法通过计算落入第一电路部分的边缘周围的关注的区域内的第二电路部分 的面积来验证第一电路部分与第二电路部分之间的相对定位。所述关注的区域是通过一最 接近第一电路部分的拐角上的一点（被称作种子点）投影的多边形形状形成的。因为本方 法量测面积而非距离，所以该方法更紧密地匹配在微影期间发生的实际效应。实际上，本方 法测量当进行电路图案的曝光时是否足够光能量存在于接触边缘/拐角处。若在边缘/拐 角附近存在充分光能量，则无论其在任一方向上的尺寸如何，都将存在所得沉积（例如，金 属）。通过不使多边形形状限于与电路部分相同的形状，验证方法可广泛地应用于几乎任一 电路形状及设计意图。使用截然不同于电路部分的多边形形状（亦即，具有其自身独立形 状）允许将一经特别设计的形状用于电路部分的特定区域（如，拐角）的目标化采样。作为 一实例，多边形形状可被设计以检查在特定拐角的区域周围的短路。目前认识到，特别地， 电路部分的拐角易于由于所述实际效应（例如，拐角圆化）而改变，因此利用目前公开的基 于面积的设计规则验证这些拐角将是有利的。本方法因此提供考虑制造过程的实际效应的 对集成电路布局的验证。本方法比传统设计规则检查简单，因为多个距离检查（传统上使 用）可由简单的面积计算来替代。
【附图说明】
[0012] 本发明的装置、系统及方法的这些及其它特征、方面及优点将自以下描述、所附权 利要求及附图中变得更好地理解，其中：
[0013] 图1A及图1B说明设计规则检查的基于距离的方法；
[0014] 图2A及图2B说明用于设计规则检查的基于面积的方法；
[0015] 图3展示用于设计规则检查的基于面积的方法的流程图；
[0016] 图4展示用于使用求和的重叠面积的设计规则检查的流程图；
[0017] 图5A至图5C说明用于选择关于一个电路部分的种子点的方法；
[0018] 图6A及图6B说明用于选择关于两个电路部分的种子点的方法；
[0019] 图7说明用于选择一投影的多边形形状的方法；
[0020] 图8A及图8B说明投影的多边形形状的变化；
[0021] 图9说明利用光学接近校正重新成形的一电路部分；
[0022] 图10说明布局验证的一实例；
[0023] 图11说明布局验证的另一实例；
[0024] 图12说明其中重叠面积乘以加权因子的一实施例；
[0025] 图13说明在用于制造集成电路的方法中的各种步骤；
[0026] 图14A及图14B说明布局验证的另一实例。
【具体实施方式】
[0027] 除非另有定义，否则本文中使用的所有术语（包括技术及科学术语）具有与本发 明所属的领域的技术人员当在说明书及附图的上下文中阅读时通常所理解相同的含义。应 进一步理解，应将术语（如常用字典中所定义的术语）解译为具有与其在相关技术的上下 文中的含义一致的含义，且不应以理想化或过度正式的意义来解译，除非本文中明确地如 此定义。在一些情况下，可省略熟知设备及方法的详细描述，以便不混淆本发明系统及方法 的描述。用于描述特定实施例的术语不期望限制本发明。如本文中所使用，单数形式"一" 及"该"期望亦包括复数形式，除非上下文另外清楚地指示。术语"和/或"包括相关联所 列项目中的一个或多个的任何及所有组合。应进一步理解，术语"包含"和/或"包括"指 定所陈述特征的存在，但不排除一个或多个其它特征的存在或添加。本文中提到的所有公 开、专利申请案、专利及其它参考被以引用的方式全部并入本文。在有冲突的状况下，本说 明书（包括定义）将成为对照标准。
[0028] 本发明是关于一种用于利用一选定制造过程验证集成电路的布局的方法。这些方 法在现有技术中被称为"设计规则检查"（DRC)。特别地，DRC在电子设计自动化领域中被 称为确定集成电路设计是否满足叫作设计规则的一系列参数的方法。这些参数可使设计者 能够验证设计与制造条件的遵循性。设计规则因此通常针对一特定制造过程，例如分辨率 或其它准则。设计规则集通常指定某些几何及连接性限制以确保充分裕度以考虑到制造过 程中的可变性并确保可靠产品。最基本设计规则包括个别形状（如电线）的最小宽度或邻 近电路部分之间的最小距离或重叠的规范。归因于典型集成电路中电路部分的复杂性及 众多数目，DRC过程通常使用CAD软件或更特定的DRC软件来执行。DRC软件的实例是由 MentorGraphics?提供的Calibre?...
[0029]当布局不遵循设计规则时，布局可被拒绝。验证过程可包含多个检查。因此，即使 一布局由第一检查接受，其仍可被第二检查拒绝。在识别触发拒绝的该布局中的问题后，验 证过程可继续检查其它问题。当某一数目的问题被检测到时和/或在部分问题的累积集合 到达一阈值情况下，亦可停止检查。当基于一个或多个理由拒绝布局时，这可触发布局的重 新设计。可手动地、自动地或手动地和自动地的组合来执行重新设计过程，例如辅助半自动 重新设计过程。重新设计过程可继续，直至布局完全被接受（亦即，通过所有设计规则）。 当布局最终被接受时，其可用于选定制造过程，其中设计的电路部分被转印至产品（例如， 晶圆）上°
[0030]术语"电路部分"本文中用以指布局数据的一部分。包括电路部分的布局数据表 示集成电路的布局。集成电路可包含于不同电路层的多层堆叠中。布局数据可包含匹配集 成电路的层中的实体结构的数据层中的电路部分。替代地或另外，布局数据可包含在（例 如）由布尔组合和/或其它衍生物（如，实体层及结构的0PC)产生的导出数据层中的电路 部分。电路部分可在布局数据中（例如）由"多边形形状"（亦即，由在其周围形成表面的 连接线段组成的形状）表示。根据本定义，圆亦可被视为一多边形形状。然而，自（例如） 设计规则检查过程的计算观点来看，电路部分由包含直线段的多边形形状（例如，矩形、三 角形或其组合）表示可以是优选的。相同的自变量应用于本方法中使用的投影多边形形状 以用于计算重叠区域。特别地，计算一仅包含直线的面积而非包含曲线的面积可能在计算 上更有利。布局数据可通过边缘和/或表示具有指定电气和/或光学功能的电路的转印布 局的形状的填充来定义电路部分。可（例如）使用掩模和/或沈积来转印布局。沈积材料 可包含（例如）金属、半导体或绝缘体。不同电路部分可包含不同材料。
[0031] 术语"设计意图"在本文中用以指电路部分之间的所期望的功能关系，不论在设计 中期望形成电气连接还是电气隔离。此外，其它设计意图是可能的，例如间隔或重叠的特定 范围。术语电气连接包括电路部分之间的导电连接。导电连接可包含（例如）金属或半导 电材料。设计意图可由设计者明确地定义，由CAD程序自动地推断，或其组合。在一些状况 下，电路的必要功能可取决于电路部分之间的电气连接的建立。在其它状况下，应避免电气 连接以防止无意的短路。在后者状况下，需要电路部分彼此电气隔离。术语"隔离"指电路 部分之间的最小间隔度。间隔可由增加电路部分之间的间距和/或由在电路部分之间插入 绝缘（亦即，非导电）材料来提供。
[0032] 为提供部分之间的期望电气连接，电路部分之间的某一程度的重叠或连接可以是 所要的。特别地，认识到过窄的连接可以导致欧姆电阻的不期望增大。
[0033] 为提供期望的电气隔离，可能需要避免在电路部分之间的某一接近性。注意，期望 的电气隔离可以比电路部分不触碰的要求更严格。特别地，不触碰但靠在一起的电路部分 仍可能引起短路和/或干扰。注意，电路部分之间的期望隔离可以是隐含的，因为任何不期 望的电气连接 都可被视为一期望的电气隔离。亦可存在例外，其中尽管电气连接不是非期 望的，但其不危害以任何方式建立的电气连接的电路的起作用。
[0034] 术语"关键区域"将用以指集成电路的布局的可触发对遵循性检查的区域。检查两 个部分是否与其所期望的设计遵循的需求通常取决于其相对接近性。通常，当部分之间的 接近性或重叠程度较靠近选定的制造过程的分辨率时，检查遵循性的需求可增加。在一实 例中，关键区域被识别为包含第一电路部分及第二电路部分的区域，其中第一电路部分的 边缘与第二电路部分的边缘之间的距离在阈值距离内。阈值距离可根据制造过程来预定， 例如，电路部分的相对接近性可决定性地受制造过程的分辨率影响从而可能导致电路部分 的功能性损失的距离。通常，关键阈值距离大约是制造过程的关键尺寸，例如是关键尺寸的 二分之一或三分之一的距离。亦可应用用于指明关键区域的其它准则。在另一实例中，关 键区域是手动地选择的。在又一实例中，整个布局被分成多个关键区域，其中针对遵循性检 查所有相邻电路部分的接近性及重叠。
[0035] 下文参看附图更充分地描述本发明，附图中展示本发明的实施例。然而，本发明可 以许多不同形式来体现且不应解释为限于本文中阐明的实施例。相反地，提供这些实施例， 使得本发明将透彻且完整，且将对本领域技术人员充分传达本发明的范围。期望结合附图 一起研读例示例性实施例的描述，附图被视为整个书面描述的一部分。在附图中，为清楚起 见，可以放大系统、组件、层及区域的大小及相对大小。参考本发明的可能理想化实施例及 中间结构的示意性说明来描述实施例。
[0036] 在描述中，相对术语以及其派生词应被解释为指当时描述的朝向或论述中的附图 所示的吵醒。这些相对术语是为了便于描述且无需系统以特定朝向构建或操作，除非另有 陈述。应理解，当方法的特定步骤被称作在另一步骤之后时，其可直接在所述另一步骤之 后，或可以在执行该特定步骤之前执行一个或多个中间步骤。相似附图标记贯穿全文指相 似组件。
[0037] 图1A及图1B说明设计规则检查的基于距离的方法。
[0038] 图1A说明一关键区域10,其中第一电路部分1被设计以形成与第二电路部分2的 电气连接。电路部分1及电路部分2可被设计为包含于多层器件堆叠的不同层中。这些层 可彼此邻近。虚线指示在一制造过程之后的电路部分1'及电路部分2'的可能形状。可以 看见，该制造过程可导致所设计的部分的重新成形。特别地，典型的制造过程（受某一分辨 率限制）可引起原始设计的变形，在此状况下，导致拐角的圆化及整个面积的缩小。
[0039] 为确保电路部分之间的适当连接，典型设计规则可包含电路部分的边缘之间的距 离检查。一可能规则可以是距离XI、X2、Y1及Y2必须具有某一最小值，否则该布局可能不 会被接受用于制造。在一简单方法中，XI、X2、Y1及Y2的所有最小值是相同数目（例如， 零）。然而，因为注意到制造过程可能使电路部分的原始形状变形，所以设计规则应优选地 考虑预期的变形（由附图标记1'及2'所指示），例如，拐角圆化效应。这可通过调整最小 距尚的值来进行。
[0040] 确保最终产品的圆形形状内的接触的一种方法可以是一设计规则，在该设计规则 中XI及X2两者皆大，且对于Y1及Y2,接受小值，或者Y1及Y2大且XI及X2较小。因此第 二电路部分2是超过第一电路部分1的边缘的大水平范围，或是超过第一电路部分1的边 缘的大垂直范围。接受值的更多组合亦是可能的。一般而言，在目前的技术状态中的设计 规则通常依据所量测距离来制订且其中可利用布尔运算来组合多个距离检查。
[0041]例如，一组设计规则可以是，若满足以下条件，则图1A的图案是可接受的：
[0042] (Xl> = 0nm&X2> = 0nm&Yl> = 50nm&Y2> = 50nm)
[0043] (Xl> = 30nm&X2> = 30nm&Yl> = 40nm&Y2> = 40nm)
[0044] (Xl> = 40nm&X2> = 40nm&Yl> = 30nm&Y2> = 30nm)
[0045] (Xl> = 50nm&X2> = 50nm&Yl> = 0nm&Y2> = Onm)
[0046] 其中"&"指该条件的逻辑"与"且" | "指该条件的逻辑"或"。
[0047] 图1B说明关键区域10,其中第一电路部分1及第二电路部分2被设计为彼此电气 隔离。类似于针对图1A的论述，可以撰写考虑制造的电路部分1'及2'中的各自形状的变 形的一组设计规则。设计规则可（例如）包含使用距离X、Y1、Y2及Y3的一组相关距离检 查。
[0048] 应了解，图1A及图1B中说明的目前技术状态的距离检查在设计及实施方面是复 杂的，尤其当处理比简单正方形复杂的形状时。已发现，设置设计规则的复杂性可以通过下 文将论述的本发明公开的方法而大大减轻。
[0049] 图2A及图2B说明涉及基于面积的设计规则检查的验证方法的步骤。图2A说明 布局数据（更特定地，关键区域10)的验证方法，其中设计意图是此处由矩形表示的电路部 分1与2之间的电气连接。另一方面，图2B说明一验证方法，其中设计意图是电路部分1 与2之间的电气隔离。其它设计意图亦是可能的，例如其中在布局的不同层中的电路部分 之间的重叠需要在某一面积阈值范围内的晶体管的设计意图。
[0050] 这两个图说明包含第一电路部分1及第二电路部分2的布局数据的各自关键区域 10。关键区域10中的点3是在第一电路部分1的边缘la上（优选地，在第一电路部分的 拐角处）选择的。此点将被称作种子点3。多边形形状4最接近种子点3被投影于关键区 域10中。所投影的多边形形状4及关键区域10中的第二电路部分2形成一重叠面积5。 重叠面积5用于关键区域10的验证。
[0051] 应理解，第一电路部分及第二电路部分可包含于表示堆叠电路的实体层的不同数 据层中。不同数据层及包含于其中的电路部分可共享一共同的坐标系统。该共同的坐标系 统可对应于（例如）该堆叠电路的层中的实体结构的共同X及Y位置。另一方面，例如，Z 坐标或层数目N可用以区分所堆叠的电路的不同实体层或导出层。应理解，不同层中的电 路部分1与2之间的相对置放和/或重叠可以通过投影这些形状到共同的（X，Y)坐标系统 上来确定。类似地，多边形形状4亦可被投影到共同坐标系统上以确定重叠区域5。
[0052] 在一实施例中，多边形形状4被设计以具有低于第一电路部分1的表面积Is并高 于选定制造过程的最小光斑大小7的表面积7s的表面积4s。例如，与大面积密度检查相 反，具有低于第一电路部分的表面积的表面积的多边形形状可以有如下效应：在第一电路 部分的边缘或拐角附近局部地采样第二电路部分的存在。同时，具有高于制造过程的最小 光斑大小的表面积的多边形形状可具有如下效应：多边形形状的面积足够大以采样由制造 过程的限制引起的偏差。替代具有高于最小光斑大小的表面积的多边形形状，或除该多边 形形状外，多边形形状的尺寸d4亦优选地高于关键尺寸CD和/或优选地低于第一电路部 分1的大小或尺寸dl。优选地，多边形形状4亦具有低于第二电路部分2的表面积2s的表 面积4s和/或低于第二电路板2的大小或尺寸的尺寸d4以局部地采样第二电路部分的存 在。
[0053] 参看图2A，验证可包含：若设计意图是第一电路部分1与第二电路部分2之间的 电气连接且重叠面积5高于预定阈值连接面积，则接受关键区域的布局。在一实施例中，验 证可进一步包含：若设计意图是电气连接且重叠面积5低于阈值连接面积，则拒绝该布局。 替代地，布局并非基于单一检查而被拒绝，而是可能需要可累积的额外检查。例如，当即使 第一重叠面积在阈值之下但多个重叠面积的累积面积在累积阈值之上时，可接受布局。实 际上，这可对应于以下情形：第一电路部分的边缘中的一个不在第二电路部分的边界内但 其它边缘仍很好地在边界内以成功地进行连接。
[0054] 参看图2B，验证可包含：若设计意图是第一电路部分1与第二电路部分2之间的 电气隔离且重叠面积5高于预定义的阈值隔离面积，则拒绝关键区域的布局。
[0055] 注意，多边形形状4并非设计自身的一部分，而仅用作用于计算重叠面积5的工 具。换言之，多边形形状4与第一电路部分1及第二电路部分2截然不同。通过具有与第 一电路部分及第二电路部分截然不同的多边形形状，验证方法不限于电路部分的形状。结 果，该方法可更通用，例如，更普遍地适用于各种电路部分形状及设计意图的设计检查。在 本实施例中，多边形形状4是矩形。替代地，亦可使用其它多边形形状。在本实施例中，所 投影的多边形形状4的周边包围种子点3。这可具有多边形形状采样种子点（亦即，第一 电路部分1的边缘的点）周围的区的优点。在目前所示实施例中，多边形形状4以种子点 3为中心。这可具有多边形形状以类似方式采样种子点周围的所有方向的优点。当使用像 矩形这样的旋转对称多边形形状并使此形状以种子点为中心时的另一优点可以是：针对电 路部分的边缘的不同朝向，可获得更可预测的验证结果。替代地，例如当制造过程在X方向 及Y方向上具有不同容限时，亦可使用非对称的多边形形状。
[0056] -般而言，优选地，多边形形状4最接近（亦即，接近）（例如在相对于电路部分的 大小或电路部分之间的距离的规模上）种子点3而被投影。例如，术语"最接近"可指多边 形形状4的质心被投影在对应的种子点3的一距离内的条件，该距离小于第一电路部分1 的边缘la与第二电路部分2的边缘2a之间的最小距离X。替代地或另外，术语"最接近" 可指多边形形状4的质心被投影在对应的种子点3的一距离内的条件，该距离小于第一电 路部分1的尺寸dl。
[0057] 用于接受或拒绝的面积阈值可取决于投影的多边形形状4的面积及其相对于边 缘la的位置。阈值可被定义为多边形形状4的面积4s的百分比，或其可包含绝对数，例 如，100平方纳米。在一些实施例中，阈值连接面积可以是多边形形状4面积的100%，例如， 当投影的多边形形状4完全由第二电路部分2填充时，可接受具有期望被电气连接的电路 部分的设计。在其它实施例中，可使用另一百分比，例如，多边形形状的50%或75%。当使 用以种子点为中心的多边形形状时，使用50%阈值可确保两个形状的边缘大致重叠。使用 75%阈值可确保第一形状很好地在第二形状的边界内。在一些实施例中，阈值隔离面积可 以是零，例如，当第二电路部分2的任一部分落入投影的多边形形状4的面积内时，可拒绝 具有期望被电气隔离的电路部分的设计。再次对于此设计意图，若多边形形状面积自第一 电路部分的边缘进一步延伸，则阈值可较高。
[0058] 在图2A及图2B所示的实施例中，投影的多边形形状4的边缘在第一多边形形状 1的表面积Is之内及之外延伸。一般而言，投影的多边形形状4的边缘在第一电路部分1 的边缘la的两侧上延伸以采样在所述边缘la周围的所关注区域可以是优选的。对于如图 2A中所示的经设计的电气隔离而言，优选地，投影的多边形形状4的边缘在第一电路部分1 的面积内延伸。以此方式，投影的多边形形状4可采样在第一电路部分1内的一区域以测 量第一电路部分1与第二电路部分2之间的重叠程度。对于如图2B中所示的所设计的电 气隔离而言，优选地，投影的多边形形状的边缘在第一电路部分1 的面积之外延伸。以此方 式，投影的多边形形状4可采样在第一电路部分1的边缘la以外的一区域以测量第二电路 部分2是否充分远离第一电路部分1。
[0059] 最小光斑大小7此处为了比较而被示出且并非是实际布局设计的一部分。最小光 斑大小7可与现有技术中已知的制造过程的关键尺寸CD有关。例如，最小光斑大小可具有 等于制造过程的关键尺寸CD的平方的面积。多边形形状4的面积4s大于最小光斑大小7 的面积7s的特征可对应于以下特征：多边形形状4采样足够大以涵盖制造过程的大约其最 小分辨率的变化的面积。验证可取决于通过多边形形状4的最小大小和/或通过被选择用 于接受或拒绝设计的阈值而选择的制造过程。
[0060] 在一个实施例中，布局数据表不一多层电路堆叠，其中第一电路部分1在多层电 路堆叠的一邻近于第二电路部分2的层中。在另一实施例中，布局数据表示电路堆叠的单 层，其中第一电路部分1在与第二电路部分2相同的层中。
[0061] 哪一电路部分被指定为"第一电路部分1"及哪一电路部分被指定为"第二电路部 分2"的选择优选地是确定性的，亦即，可再生。在一个实施例中，第一电路部分1是具有 关键区域10中的第一电路部分及第二电路部分的最小面积的电路部分。在另一实施例中， 第一电路部分1是具有相对于其它电路部分的指定相对位置的电路部分，例如，最右边电 路部分。第一电路部分及第二电路部分亦可基于电路部分或包含电路部分的层的功能来指 定。在一个实施例中，当电路部分包含在接触层中时，该电路部分被指定为第一电路部分1。 在选定的多个电路部分内逐一地循环亦可以是可能的，其中每一电路部分被指定为第一电 路部分1，同时所有周围的电路部分被指定为第二电路部分2且执行验证过程。相同的电路 部分因此可以被验证为第一电路部分1及第二电路部分2。循环亦可包括所有电路部分。
[0062] 在一个方面中，本发明提供一种用于利用一选定的制造过程根据一设计意图验证 一集成电路的一布局的计算机实施方法，其中该设计意图是在电路部分之间的期望的功能 关是，该方法包含：接收表示集成电路的在一个或多个层中包含电路部分的布局数据；将 电路部分投影在一共同坐标系统上；将第一电路部分的拐角点定义为种子点；对于每一种 子点，从与这些电路部分截然不同的一个或多个参考形状中选择一多边形形状，其中一选 定参考形状与种子点周围的电路部分的边缘的局部拓扑相关联；在相对于电路部分的大小 或电路部分之间的距离的规模上最接近种子点在共同坐标系统中投影多边形形状；计算投 影的多边形形状与关键区域中的第二电路部分之间的重叠面积；及当重叠面积不与由设计 意图确定的阈值重叠面积一致时拒绝该布局。
[0063] 图3展示用于利用选定制造过程根据设计意图F验证集成电路的布局的计算机实 施方法A的流程图。在流程图的以下描述中，将参考（例如）图2A及图2B中所示的关键 区域10的部分。该方法包含：接收布局数据1〇〇,识别布局数据的关键区域10,选择关键区 域中的种子点3,最接近种子点3在关键区域中投影多边形形状4,及计算投影的多边形形 状4与关键区域10中的第二电路部分2之间的重叠面积5。布局数据可包含一个或多个数 据层中的电路部分。数据层可表示集成电路的实体层或导出层。
[0064] 取决于设计意图F，流程图分裂成与期望电气连接的设计对应的部分及期望电气 隔呙的部分。
[0065] 若设计意图F是第一电路部分与第二电路部分之间的电气连接，则对照阈值连接 面积Tc检查所计算的重叠面积5。若重叠面积5大于阈值连接面积Tc，则接受布局或布局 的至少此部分。程序可（例如）指派一遵循参数V= 1。
[0066] 若设计意图F是第一电路部分与第二电路部分之间的电气隔离，则对照阈值隔离 面积Ti检查所计算的重叠面积5,所计算的重叠面积5可不同于阈值隔离面积Ti。若重叠 面积5大于阈值隔离面积Ti，则拒绝布局或布局的至少此部分。程序可（例如）指派一遵 循参数V = 0。
[0067] 利用图中的虚线指示目前公开的方法的一些实施例。
[0068] 如附图标记31指示，若设计意图F是电气连接且重叠面积5低于阈值连接面积 Tc，则验证过程可以可选地拒绝布局。这可对应于需要所有种子点具有充分覆盖的严格遵 循性。
[0069] 如虚线32所指示，若设计意图F是电气隔离且重叠面积5低于阈值隔离面积Ti， 则验证过程可以可选地接受布局。然而，注意，过程可能需要进一步检查以查看其它种子点 是否亦遵循选定准则。
[0070] 在接受布局之后，检查过程可沿箭头34继续以决定是否需要进一步检查。若不需 要，则验证被进行且可以被视为准备好用于制造。若进一步检查被视为必要，则检查过程可 沿箭头35继续。
[0071] 在一个实施例中，过程箭头35由箭头36继续，其中决定先前关键区域的验证是否 已完成。若未完成，则可选择下一种子点且上文描述的过程可针对同一关键区域重复。验 证过程因此可包含针对关键区域10重复以下步骤：选择第一电路部分的边缘上的种子点， 最接近各个种子点投影多边形形状，及计算投影的多边形形状与第二电路部分之间的重叠 面积。
[0072] 若先前关键区域的验证被视为完成，则可识别不同于第一关键区域的下一关键区 域且过程自此处继续。以此方式，验证过程可在数据中对所有关键区域及各个关键区域中 的所有种子点进行循环，直至执行完全检查。
[0073] 除目前说明的对各种子点的检查外，检查亦可包含如将参看图4进一步解释的对 多个种子点的累积检查。
[0074] 虽然该图展示在电气连接或电气隔离的设计意图之间的划分，但替代地或另外， 亦可使用其它设计意图，例如，在晶体管的制造中设计意图可以是不同层中的电路部分之 间的定义明确的重叠。一般而言，验证可包含当重叠面积不与阈值重叠面积一致时拒绝布 局。阈值重叠面积可按设计意图F来确定。术语"与……一致"可指重叠面积应高于和/或 低于一个或多个阈值面积的条件。此条件亦可按设计意图F来确定。阈值重叠面积可包含 多个值，例如，定义重叠面积应一致的面积的带宽，例如，若用于晶体管设计意图的经计算 的重叠面积高于最小阈值面积且低于最大阈值面积，则用于晶体管设计意图的经计算的重 叠面积可满足一验证条件。
[0075] 图4说明用于使用求和的重叠面积的设计规则检查的流程图。特别地，箭头41可 继续图3中所示的箭头35的额外检查过程。
[0076] 过程120包含以下步骤：选择第一多边形形状的边缘上的额外种子点，最接近额 外种子点投影额外多边形形状，及计算额外投影的多边形形状与第二电路部分之间的额外 重叠面积。额外重叠面积可被添加至第一重叠面积以计算重叠面积的总和。接着，可根据 设计意图F进一步验证布局。
[0077] 在设计意图F是电气连接且重叠面积的总和低于阈值连接面积总和STc的情况 下，拒绝布局。在设计意图F是电气隔离且重叠面积的总和高于阈值隔离面积总和STi的 情况下，拒绝布局。在拒绝之后，检查过程可结束。或者，检查过程可继续搜寻另外的拒绝 (此图中未展示）。
[0078] 在设计意图F是电气连接且重叠面积的总和不低于阈值连接面积总和STc的情况 下，可接受布局。在设计意图F是电气隔离且重叠面积的总和不高于阈值隔离面积总和STi 的情况下，可接受布局。在接受之后，检查过程可继续进一步检查，例如，通过箭头44退出 流程图及通过箭头41重新进入。
[0079] 以此方式，可计算并求和多个重叠面积。每一循环可对照阈值来检查这些多个重 叠面积的总和。替代地，首先计算重叠面积的总和且接着检查该总和。
[0080] 替代图4的流程图或除图4的流程图外，投影的多边形形状4亦可包含多个分开 的投影，其中重叠面积5的计算自然地包含分开的投影与第二多边形形状或任一其它多边 形形状形成的重叠面积之和。
[0081] 图5A至图5C说明用于选择关于第一电路部分1的种子点的方法F1。如所展示， 在第一电路部分1的边缘la上选择种子点。
[0082] 图5A说明通过选择第一电路部分1的边缘la的拐角上的点3a而选择种子点3 的优选实施例。选择第一电路部分1的拐角上的种子点可尤其优选地在所述拐角点在第二 电路部分2的方向上时。拐角点可以是电路部分之间的最靠近点。此外，应认识到，尤其拐 角点可由于制造过程而倾向于变形。
[0083] 图5B说明通过选择第一电路部分1的边缘la上的点3b而选择种子点3的实施 例，点3b具有关于第一电路部分1的拐角的预定距离dl。此实施例可具有与选择拐角点类 似的优点。其可特别适于验证拐角远离的较长线段。
[0084] 图5B进一步说明通过选择第一电路部分1的边缘la上的点3c而选择种子点3 的实施例，点3c具有沿第一电路部分1的边缘la关于另一种子点3b的预定距离d2。
[0085] 图5C说明通过选择第一电路部分1的边缘la上的点3d而选择种子点3的实施 例，点3d将边缘la的拐角之间的边缘la分成两个或两个以上相等长度d3的线段。
[0086] 图6A及图6B说明用于选择关于两个电路部分的种子点的方法F1'。
[0087] 图6A说明通过选择第一电路部分的边缘la与第二电路部分2的边缘2a的交叉 上的点3e来选择种子点3的实施例；应了解，在电路部分的边缘之间的交叉上的种子点的 选择可等效于选择从第一电路部分1与第二电路部分2之间的布尔"与"运算产生的导出 电路部分的拐角点。一般而言，表示集成电路的电路部分可以从电路的两个或两个以上层 之间的布尔组合（例如，与、或、非）导出。
[0088] 图6B说明通过选择第一电路部分1的边缘上的从第二电路部分2投影的点3f来 选择种子点3的实施例。投影可以是（例如）在第二电路部分2的方向上和/或沿坐标系 统的轴转移的第二电路部分2的拐角的投影。替代地或另外，投影可以沿第二电路部分2 的包含面对第一电路部分1的拐角的线段。应了解，图6B的实施例可等效于选择第二电路 部分2的拐角上的种子点及计算对应的多边形形状与第一电路部分1的重叠面积。
[0089] -般而言，种子点可以是布局中可使用通常用于设计规则检查或OPC分段定义的 操作的组合（以任一次序）以确定性方式（亦即，自动及可重复）从布局产生的点。验证 过程的可重复性具有可系统地追踪布局中的可能问题的优点。种子点的最简单情况为布局 中的拐角或交叉。线或形状可直接源于集成电路设计布局中的形状，或线或形状可源于所 导出层。这些是通过进行在像Calibre?这样的DRC工具中已知的标准层操作而计算形状 所针对的层。这些操作包括布尔（与/或/与非）运算、定大小（大小不足、大小过大等）、 选择（选择触碰/重叠/连接等的形状）等，及这些的组合。产生种子点的额外方式（与 通常从DRC编码实践中导出的种子点相比）是在撰写光学接近校正（OPC)脚本（例如，参 见图9)中呈现的技术的使用。边缘可基于各种机制而被分成多个较小区段。可进行分段 (但不限于）：按固定数目的较小区段划分边缘，按最大长度的区段划分边缘，通过使用从 其它边缘、拐角或区段产生的投影建立断点来划分区段，或这些的任何组合。
[0090] 图7说明用于选择投影的多边形形状的方法F2。多边形形状4选自一个或多个参 考形状4a、4b、4c、4d，其中选定参考形状4b与种子点3的局部拓扑6b相关联。在所展示的 实施例中，投影的多边形形状4选自一个或多个预定义的多边形形状4a、4b、4c、4d。每一预 定义的多边形形状与各自的参考 电路图案6a、6b、6c、6d相关联。具有与最接近种子点3的 第一电路部分1的边缘la的局部拓扑最紧密匹配的参考电路图案6b的预定义的多边形形 状4b被选择为投影的多边形形状4。
[0091] 在此状况下，例如，种子点3所位于的拐角周围的线段之间的角度用于选择最佳 匹配参考图案。图案辨识的其它方式亦可用于发现最紧密匹配的参考电路图案。参考电路 图案此处被展示为电路图案的一部分（特别地，拐角）。其它部分亦可被储存为参考图案。 完整电路图案亦可用作参考图案。例如，如晶体管这样的在布局中多次使用的电路部分可 具有在其边缘上的一组预定义的种子点及相关联的多边形形状以测试电路遵循性。参考图 案亦可包括待与第二电路部分匹配的第二参考电路部分。在一个实施例中，使用单一预定 义的多边形形状；在该状况下可不需要参考电路图案的匹配。替代地或另外，参考电路图案 可包含参考种子点及预定义的多边形形状的相对位置，其中随所述相对位置投影多边形形 状。相对位置亦可包含拐角相关于预定义的多边形形状的位置的朝向。
[0092] 替代从离散数目的预定义的多边形形状选择，多边形形状亦可根据取决于种子点 3周围的第一电路部分1的边缘的局部拓扑的参数化来预定义。预定义的多边形形状因此 可连续地从模板中产生。预定义的形状亦可取决于其它参数，例如，取决于电路部分的设计 意图。
[0093] 预定义的形状亦可通过在先前的种子点周围的先前界定的多边形形状来界定。这 些先前界定的多边形形状可充当新种子点周围的多边形形状的投影的模板。例如，当先前 的多边形形状是在位于第一拐角处的先前种子周围界定的并投影的时。在另一拐角处的另 一种子点可使用先前的多边形形状作为模板，例如，可选地变换先前的多边形形状以匹配 另一种子点周围的电路部分的局部拓扑。
[0094] 在一实施例中，各自的参考电路图案6d通过重新定大小、旋转和/或镜射而被变 换以匹配第一电路部分1的边缘la的局部拓扑。投影的多边形形状4d'是一与最紧密匹 配的参考电路图案6d相关联的经对应地变换的预定义的多边形形状4d。在图7的实例中， 当参考电路图案6d旋转90度的角度时，其匹配种子点3'周围的边缘la的局部拓扑。以 与参考图案相同的方式变换参考多边形形状4d，亦即，在此状况下，在于种子点3'周围投 影之前亦旋转90度。
[0095] 在另一实施例中，仅当第一电路部分1的边缘la的局部拓扑在阈值容限内匹配参 考电路图案6a、6b、6c、6d中的一个时产生种子点3。换言之，种子点的产生可取决于可用 的参考图案。以此方式，种子点可针对电路图案的一组预定义的形状来产生。同时，亦可确 定针对这些预定义的形状而投影的多边形形状。此亦可与第二参考电路图案（未示出）组 合，例如，基于第二电路部分2的特定形状的存在或不存在来产生种子点。
[0096] 术语"种子点的局部拓扑"指种子点周围的电路部分的边缘的布局。局部拓扑可 (例如）通过第一电路部分的连接边缘而形成。在拐角上的种子点的情况下，局部拓扑因此 可包含形成拐角点的边缘。替代地或另外，局部拓扑可包含第一电路部分的其它边缘或甚 至整个第一电路部分。替代地或另外，局部拓扑可包含第二电路部分的边缘。
[0097] 选定的参考形状可（例如）通过在参考图7的实施例中解释的参考电路图案，与 所述局部拓扑相关联。替代地或另外，选定的参考形状可（例如）通过（例如）如参考图 8B所说明的识别拐角的位置及相对朝向的计算，与局部拓扑相关联。其它关联亦是可能的。 一般而言，选定的参考形状可以以确定性（亦即，可预测且可重复）的方式与所述局部拓扑 相关联。特别地，计算机实施方法可包含将种子点的局部拓扑作为输入并将所投影的多边 形形状的位置和/或形状和/或朝向作为输出而提供的计算。
[0098] 图8A展示圆形多边形形状4e。虽然多边形形状由直线段组成可能在计算上是优 选的，但圆形多边形形状可具有在种子点3周围更准确地采样特定距离的优点。
[0099] 图8B展示与各自的种子点3及3'分开投影的三角形形状4f及4f'。尽管多边形 形状的周边封闭各自的种子点以采样种子点的所有侧上的面积可为优选的，但目前所展示 的配置可针对第二多边形形状预期在第一电路部分1的拐角上的情形提供类似结果。
[0100] 进一步说明多边形形状4f?可（例如）如何在变换（在此状况下旋转或镜射）之 后用作多边形形状4f'的模板。变换可根据种子点3相对于第一电路部分1的局部拓扑的 方向"r"而发生。如所展示，此方向在其它种子点3'中旋转（以r'指示）。
[0101] 图9说明关键区域10,其中第一电路部分1在应用如上文论述的验证方法之前通 过光学接近校正（OPC)重新成形。特别地，其展示在经重新成形的第一电路部分1'的经移 位的边缘la'上选择种子点3。
[0102] 当在电路中绘制细线时，与设计期间的意图相比，线末端可具有在制造期间变得 较短的趋势。这可（例如）归因于作为微影过程效应的材料的圆化。设计期望的布局与硅 上的实际结果之间的此差别可通过所述OPC过程来补偿。在该过程中，所设计的形状被修 改以补偿处理期间的微影效应，并具有尽可能接近意图的最终结果。在此图中这是通过向 线端添加所谓的锤头（ha_erhead)或衬线（serif)来进行的。
[0103] 为进行OPC，优选地，在布局中存在足够空间以允许原始图样通过衬线或锤头（或 其它形状）而延伸。若此空间不在哪里，则其可导致印刷材料之间的短路，或导致制造微影 掩模中的问题。
[0104] 此需求亦可被制订为设计规则，且按可通过对形状之间的各种距离提出一组复杂 的限制来进行的传统方式制订该需求。然而，在使用目前公开的方法过程中，这可通过计算 在第二电路部分2与最接近OPC重新成形的第一电路部分1'的经移位边缘la'上的种子 点3而投影的多边形形状4之间的重叠面积5而得到简化。
[0105] 除目前展示的OPC外，第一电路部分1的其它类型的重新成形亦可在种子点的投 影之前发生。在一个实施例中，第一电路部分可以在应用种子点之前被放大。
[0106] 图10说明布局验证的一实例。在此实例中，多层电路包含一关键区域10,关键区 域10包含在电路的第一层中的第一电路部分1 (被成形为正方形）及在电路的第二层中的 第二电路部分2 (被成形为十字）。在此状况下的设计意图是具有一在第一电路部分1与 第二电路部分2之间的电气连接。为达成此目的，需要第一电路部分1落入第二电路部分 2的边界内。
[0107] 在传统距离检查方法中，这可导致复杂的设计规则，例如，将所有距离XI、X2、Y1、 Y2限于某一阈值内。事实上，因为在此情况下距离很小，所以根据距离检查方法，可能不存 在令人满意的位置。此外，可能不会先验了解应检查哪些距离，例如，第二电路部分2的边 缘2a在第一电路部分1的边缘la之外。
[0108] 另一方面，使用目前公开的涉及重叠面积计算的设计规则可较简单且更符合实际 制造条件。在此状况下的一实例设计规则可以是计算各个多边形形状4、14、24、34与第二 电路部分2的重叠面积5、15、25、35。若重叠面积中的每一个高于阈值连接面积（例如，各 个多边形形状的面积的70% )，则可接受该布局。替代地或另外，若重叠面积的总和低于阈 值连接面积总和STc，则可拒绝该布局。
[0109] 验证过程亦可迭代地应用以发现可接受的布局。在所述迭代中，设计程序的优化 例程可被规划以自动地搜寻最大、最小或阈值重叠面积和/或重叠面积的总和。例如，在图 10的目前情况下，程序可自动地尝试最大化重叠面积5、15、25、35的总和以在第一电路部 分1与第二电路部分2之间建立令人满意的电气连接。另外，程序亦可需要各个重叠面积 中的每一个大于最小阈值。
[0110] 图11说明布局验证的另一实例。在此实例中，电路（单层或多层）包含一关键区 域10。该关键区域可（例如）通过第一电路部分1与第二电路部分2之间的接近性X而触 发。关键区域10包含第一电路部分1(例如，线终端）及一个或多个第二电路部分2。此状 况下的设计意图是具有在第一电路部分1与第二电路部分2 (亦即，在此状况下，所有周围 电路部分）之间的电气隔离。但因为涉及线端，所以优选地在OPC的线端处具有足够空间 以定位锤头或类似结构。为达成此目的，需要第二电路部分2充分远离第一电路部分1，或 存在充分自由面积以在水平（在种子点3右边）或垂直（在种子点3下方）方向上建立足 够大小（例如，足够面积）的OPC结构。
[0111] 使用目前公开的方法，在第一电路部分1的拐角上选择种子点3。最接近种子点3 投影多边形形状4。若（总）重叠面积5高于阈值隔离面积（例如，多边形形状4的面积的 5 % )，则可拒绝该布局。
[0112] 图12说明重叠面积5乘以可变地取决于相对于多边形形状4的位置的加权因子 的一实施例。例如，多边形形状4可（例如）按较小多边形形状4'被分成子区域。外部区 域的重叠面积5a可与内部区域的重叠面积5b不同地被加权。例如，重叠面积5a可具有加 权因子Wa = 0. 5而重叠面积5a具有加权因子Wb = 1. 0。总面积是通过将重叠面积5a及 5b乘以其各自的加权因子Wa及Wb来计算的。接着可对照阈值面积来检查此加权面积。根 据此实施例的验证方法可（例如）考虑一些面积尽管进一步远离但当其被充分覆盖时仍可 影响电路的遵循性的统计可能性。
[0113] 替代多边形形状4的不同子区域的所展示de离散加权，加权亦可根据一连续加权 因子，例如，根据相对于多边形形状4的位置而变化的加权因子W(x，y)。然而，应了解，离散 加权因子可在计算上更有益。
[0114] 图13说明用于制造集成电路200的方法中的各步骤。上文（例如）参看图3描 述用于验证布局数据100的有利方法"A"。
[0115] 如所展示，验证过程"A"测试表示集成电路200的提供的布局数据100。当验证过 程"A"产生任何拒绝时，布局数据可通过修正过程"B"（例如，自动优化例程或手动校正） 来修正。验证过程"A"及修正过程"B"可被重复，直至布局数据完全被接受。
[0116] 如上文描述的验证过程"A"和/或修正过程"B"可由用于利用选定制造过程验证 集成电路的布局的计算机系统来执行。计算机系统可包含一内存及耦接至该内存的一个或 多个处理器。该内存可含有一组指令，该组指令在由该一个或多个处理器执行时使该一个 或多个处理器执行包含如上文描述的方法的操作，例如，验证过程"A"和/或修正过程"B"。 过程A及过程B亦可被编码为在非暂时性计算机存储介质上的计算机程序。例如，计算机 程序可包含一组指令，该组指令在由一个或多个计算机执行时使该一个或多个计算机执行 包含所描述的方法的操作。
[0117] 经验证的布局数据100v接着用于根据掩模制造过程C制造一掩模15。该制造可 包含（例如）将经验证的布局数据100V的图案蚀刻成掩模或用于根据布局数据制造掩模 的任何其它已知方法。
[0118] 最后，集成电路200可根据电路制造过程D使用掩模150来制造。在微影制造制 程中，（例如）掩模的影像可被投影至基板上的一光敏层上。所述层可被显影并被转换成 一电路图案（例如，包含金属或半导体材料）。掩模亦可包含可变光透射或反射构件（例 如，可根据布局数据或其层可变地透射光至基板或掩模的液晶显示器（LCD)或数字微镜器 件（DMD))。替代微影制造制程，其它制程亦可用于根据掩模生产电路，例如，通过将掩模压 印至可模块化的材料中。此外，电路可在不使用掩模的情况下根据布局数据生产，例如，通 过像激光写入这样的直接制造方法。
[0119] 图14A及图14B说明在扩散印刷期间拐角圆化的一实例，其中本方法亦可有利地 用以检查布局与设计意图的遵循性。在此状况下，设计意图是提供晶体管，其中在第一电路 部分1与第二电路部分2之间的重叠被控制在特定限制内以提供既不过小又不过大的所要 的传导特性。
[0120] 图14A展示关键面积10a、10b及10c的三个不同实例。虚线2'指示在制造过程 之后第二电路部分2的可能形状。说明制造过程可导致所设计部分的重新成形（在此状况 下，通过扩散印刷）。应注意扩散边缘2'取决于第二电路部分的布局，例如，随距离XI及 Y1而变。应进一步注意，如由箭头lla、llb及11c的不同长度所指示，所述扩散可引起第一 电路部分1与第二电路部分2之间的不同重叠。此重叠的变化对于（例如）晶体管的某些 设计（其中电流量待被控制）可能是不当的。
[0121] 图14B在左边说明涉及距离XI及Y1的距离检查的验证的传统方法。应了解，第 一电路部分与第二电路部分之间的重叠面积（由图14A中的箭头lla、llb及11c所指示） 的精确相关性可以相当复杂的方式取决于这些距离。
[0122] 另一方面，如图14B的右侧所说明，本方法可通过采样第二电路部分与最接近种 子点3e投影的多边形形状4的重叠面积5而提供预期扩散量的一更简单近似。在此情况 下，在第一电路部分与第二电路部分之间的相交上选择种子点3e。因此，说明本方法适于各 种不同设计意图，在此情况下设计意图为晶体管的适当宽度，其定义电流放大因子，但因紧 密接近实际晶体管的形状的准确布局而失真。
[0123] 在本实例中，若重叠面积5低于预定最大阈值，则验证可通过。在另一实例（未图 标）中，取决于邻近结构的形状，可能需要重叠面积5高于预定最小阈值。因此，在一实施 例中，用于验证的方法包含：若设计意图是具有在第一电路部分与第二电路部分之间的受 控重叠且投影的多边形形状与第二电路部分之间的重叠面积高于阈值最大面积或该重叠 面积低于阈值最小面积，则拒绝该布局。
[0124]当然亦可预见其它设计意图，例如，具有在某一带宽内的特定重叠的意图、具有最 小重叠同时与邻近结构充分分开、具有最大重叠同时在阈值距离内、三个或三个以上电路 部分发挥作用的设计、以上的组合等等。因此，本方法的适用性不限于如由本实例说明的设 计意图。
[0125] 如所论述及展示的实施例的各个要素提供某些优点，如提供实施考虑实际制造条 件的设计规则的集合的简单方式。当然，应了解，以上实施例或过程中的任一个可与一个或 多个其它实施例或过程组合，以提供在发现和匹配设计及优点方面的更进一步改良。应了 解，本发明为检查集成电路的布局提供特定优点，且一般而言，本发明可应用于利用某些制 造条件验证设计的任何应用。
[0126] 本发明可提供利用以下动作针对与制造要求的遵循性而检查集成电路布局的方 法：接收一集成电路布局；通过选择布局中的拐角、交叉、区段末端来界定布局中的种子 点；将所关注的区域定义为根据种子点的变换而变换的所关注的参考区域；计算与所关注 的区域相交的与产生种子点的层相同或不同的某一层的面积；分离地取得所关注的每一单 独区域的面积；以及对于所关注的每一区域，检查计算的面积是否遵循一些预定义的限制。 种子点可以是形状的拐角或边缘的交点或边缘区段的端点。可在布尔层运算（例如，基于 邻近层中电路部分的存在或不存在对种子点的产生作出决定）或定大小层操作（例如，扩 大电路部分）应用于布局之后，或在应用这些操作以选择种子点的一子集情况下或这些以 任一次序的组合，产生种子点。种子点的区域中的某一层的计算可经受触发种子点存在的 那些形状的选择（包括或排除）。面积计算可具有基于所关注区域中的位置而应用于该面 积计算的加权因子。检查可以是传统距离检查与根据目前公开的方法（例如，使用某一布 尔表达式）的检查的组合。对于所关注的一些或所有区域（亦即，投影的多边形形状），可 计算在一个或多个层中的电路部分的重叠此所关注区域的面积。此计算可经受以所关注区 域的种子点的原点为基础检查层中的形状的某一选择。若所计算面积根据某一测量是可接 受的（或不可接受的），则可在布局中标记符合（或不符合）此检查的区域。
[0127] 最后，上面的论述期望仅说明本系统且不应被解释为将所附权利要求限于任何特 定实施例或实施例的群组。因此，虽然本方法已关于其特定例示性实施例特别详细地加以 描述，但亦应了解，本领域技术人员在不偏离本发明的范畴情况下可想出众多修改及替代 实施例。说明书及附图因此以说明的方式来看待且不期望限制所附权利要求的范畴。
[0128] 在解释所附权利要求时，应理解词"包含"不排除除特定权利要求中列出的组件或 动作以外的其它组件或动作的存在；在组件之前的字"一"不排除多个这些组件的存在；权 利要求中的任何附图标记不限制其范畴；若干"构件"可由相同或不同项目或实施的结构或 功能来表示；所公开器件或其部分中的任一个可组合在一起或被分开成更多部分，除非另 有具体陈述。在相互不同的权利要求中叙述的特定措施的仅有事实并不指示这些措施的组 合不能用以得到优势。
【主权项】
1. 一种用于利用选定制造过程（D)根据设计意图（F)验证集成电路（200)的布局的计 算机实施方法（A)，所述方法包含： 接收表示所述集成电路（200)的在一个或多个层中包含电路部分（1、2)的布局数据 (100); 将第一电路部分（1)的拐角点（3a)定义为种子点（3); 对于每个种子点（3) 最接近所述种子点（3)投影多边形形状（4)，其中所述多边形形状（4)选自与所述电路 部分（1、2)截然不同的一个或多个参考形状（4a、4b、4c、4d)，其中选定参考形状（4b)与所 述种子点（3)周围的局部拓扑相关联； 计算在投影的多边形形状（4)与关键区域（10)中的第二电路部分（2)之间的重叠面 积（5);以及 当所述重叠面积（5)不与由所述设计意图（F)确定的阈值重叠面积（Tc、Ti) 一致时， 拒绝所述布局。2. 根据权利要求1所述的方法，包含 若所述设计意图（F)是在所述第一电路部分与所述第二电路部分之间的电气连接且 所述重叠面积（5)低于阈值连接面积（Tc)，则拒绝所述布局；或 若所述设计意图（F)是在所述第一电路部分与所述第二电路部分之间的电气隔离且 所述重叠面积（5)高于阈值隔离面积（Ti)，则拒绝所述布局。3. 根据前述权利要求中任一项所述的方法，包含 对于多个种子点（3、13)及相关联的投影的多边形形状（4、14)，计算投影的多边形形 状（4、14)与所述第二电路部分（2)之间的多个重叠面积（5、15); 对所述重叠面积（5、15)求和；以及 若所述设计意图（F)是电气连接且所述重叠面积的总和低于阈值连接面积总和 (STc)，则拒绝所述布局；或 若所述设计意图（F)是电气隔离且所述重叠面积的总和高于阈值隔离面积总和 (STi)，则拒绝所述布局。4. 根据前述权利要求中任一项所述的方法，其中所述多边形形状（4)具有低于所述第 一电路部分（1)的表面积（Is)且高于所述选定制造过程（D)的最小光斑大小（7)的表面 积（7s)的表面积（4s)。5. 根据前述权利要求中任一项所述的方法，其中所述第一电路部分（1)是在被识别为 包含第一电路部分（1)及第二电路部分（2)的区域的关键区域（10)中选择的，其中所述第 一电路部分的边缘（Ia)与所述第二电路部分（2)的边缘（2a)之间的距离（X)在阈值距离 内。6. 根据前述权利要求中任一项所述的方法，其中种子点（3)进一步通过以下操作中的 一个而被选择： 选择所述第一电路部分（1)的边缘（Ia)上的点（3b)，该点（3b)相对于所述第一电路 部分（1)的拐角具有预定距离（dl); 选择所述第一电路部分（1)的边缘（Ia)上的点（3c)，该点（3c)相对于沿所述第一电 路部分⑴的边缘（Ia)的另一种子点（3b)具有预定距离（d2); 选择所述第一电路部分（1)的边缘（la)上的点（3d)，该点（3d)将该边缘（la)的拐角 之间的该边缘（Ia)分成两个或两个以上相等长度（d3)的线段； 选择所述第一电路部分的边缘（Ia)与所述第二电路部分（2)的边缘（2a)的交叉上的 点（3e); 选择所述第一电路部分（1)的边缘上的自所述第二电路部分（2)投影的点（3f)。7. 根据前述权利要求中任一项所述的方法，其中所述一个或多个参考形状（4a、4b、 4c、4d)与相应的参考电路图案（6a、6b、6c、6d)相关联，其中所述选定参考形状（4b)通过变 换相应的参考电路图案（6b)以匹配所述局部拓扑而与所述局部拓扑相关联。8. 根据权利要求7所述的方法，其中仅当种子点（3)的局部拓扑在阈值容限内匹配所 述参考电路图案（6a、6b、6c、6d)中的一个时，产生所述种子点（3)。9. 根据前述权利要求中任一项所述的方法，其中所述第一电路部分（1)在验证之前通 过光学接近校正（OPC)而重新成形，其中所述种子点（3)是在经重新成形的第一电路部分 的经移位的边缘（la')上选择的。10. 根据前述权利要求中任一项所述的方法，其中将所述重叠面积（5)乘以可变化地 取决于相对于所述多边形形状（4)的位置（4')的加权因子。11. 一种用于提供验证的布局数据（IOOv)的方法，该方法包含 提供表示集成电路（200)的布局数据（100);以及 重复以下步骤 使用前述权利要求中任一项所述的方法来测试所述布局数据（100)的验证；以及 修正（B)所述布局数据（100)，直至所述布局数据被完全接受。12. -种制造掩模（150)的方法，该方法包含 使用根据权利要求11所述的方法提供验证的布局数据（IOOv); 使用所述验证的布局数据（IOOv)制造（C)所述掩模（150)。13. -种制造集成电路（200)的方法，该方法包含 使用权利要求12所述的方法制造掩模（150);以及 使用所述掩模（150)来制造（D)所述集成电路（200)。14. 一种用于利用选定制造过程验证集成电路的布局的计算机系统，所述计算机系统 包含： 内存；以及 一个或多个处理器，耦接至所述内存，其中所述内存含有一组指令，所述一组指令当由 所述一个或多个处理器执行时使所述一个或多个处理器执行包含权利要求1至11中任一 项所述的方法的操作。15. -种利用计算机程序编码的非暂时性计算机存储介质，该计算机程序包含一组指 令，所述一组指令当由一个或多个计算机执行时使所述一个或多个计算机执行包含权利要 求1至11中任一项所述的方法的操作。
【专利摘要】提供一种用于利用选定制造过程根据设计意图验证集成电路的布局的计算机实施方法。该方法包含将第一电路部分1的拐角点定义为种子点，最接近种子点3投影特定设计的多边形形状4，以及计算在该投影的多边形形状4与第二电路部分2之间的重叠面积。当该重叠面积不与由该设计意图确定的阈值重叠面积一致时，拒绝该布局。
【IPC分类】G03F1/00, G06F17/50
【公开号】CN104903896
【申请号】CN201380069446
【发明人】马丁努斯·玛丽亚·贝尔肯斯
【申请人】Np康普利特科技有限公司
【公开日】2015年9月9日
【申请日】2013年10月30日
【公告号】EP2728499A1, US20150302134, WO2014070005A1
【技术领域】
[0001] 本发明是关于一种用于利用一选定制造过程根据一设计意图验证一集成电路的 一布局的计算机实施方法。本发明进一步是关于一种用于提供经验证的布局数据的方法。 本发明进一步是关于一种制造一掩模的方法。本发明进一步是关于一种制造一集成电路的 方法。本发明进一步是关于一种用于验证一集成电路的一布局的计算机系统。本发明进一 步是关于一种非暂时性计算机存储介质。
【背景技术】
[0002] 通常使用计算机辅助设计（CAD)软件获得集成电路的设计。CAD软件可处理并储 存表示集成电路的布局数据。布局数据可包含（例如）由电路部分的边缘坐标界定的电路 部分。当设计结束时，其可转印至用于制造集成电路或其层的一个或多个掩模。
[0003] 为了验证集成电路设计遵循制造条件（即，为了预测起作用的集成电路是否可自 经设计布局可再生地制造），CAD软件可使用被称为"设计规则检查"(DRC)的过程。在此过 程中，经设计布局或其部分的遵循性可被量化为（例如）指示布局是否可接受和/或指示 遵循度的一个或多个参数。
[0004] 验证集成电路的任务可分成其中验证集成电路的关键区域的子任务。可将关键区 域定义为包含关键点或热点的一区域，其中电路部分的局部拓扑提供电路的必要功能性。 这些术语（例如）从美国专利第8, 041，103号知道。在一实例中，电路的起作用可取决于 在两个电路部分之间的重叠以在其间建立电气互连。在另一实例中，电路的起作用可取决 于在两个电路部分之间存在足够空间以防止短路或电路部分之间的其它类型的干扰。
[0005] 确定布局是否遵循可取决于用于生产集成电路的制造过程的限制。例如，制造的 布局可受不同层之间的对准的准确度影响，例如，与原始设计相比，制造的电路部分可相对 移位。为了在设计意图是要形成电气连接时考虑此限制，美国专利第6, 275, 971号描述一 种用于检查集成电路布局设计文件的方法。遗憾地，该方法可能不适于所有通孔几何形状。 此外，除需要考虑的对准外，亦存在制造过程的其它限制。
[0006] 最值得注意地，制造过程可受可再生地制造的最小光斑大小或关键尺寸限制。与 原始多边形图案相比，此限制可造成（例如）电路部分的拐角及边缘的圆化。此外，与原始 设计相比，电路部分可较小、较大或以另外方式变形。
[0007] 在目前的技术状态中，用于确定遵循性的设计规则通常被描述为对形状和/或形 状的部分（如拐角或边缘）之间的距离的限制。为了检查抑制两个尺寸（例如，硅基板表 面上）的限制，可使用距离检查的组合。例如，若第一电路部分的第一边缘与第二电路部分 的第二边缘之间的距离在水平或垂直方向上具有足够大值，则可进行检查。
[0008] 遗憾地，当考虑实际制造条件时，当前设计规则检查可变得日益复杂。例如，当设 计含有两个重叠方形电路部分时，设计规则的对应集合可能需要考虑所述部分的形状（例 如，拐角）可实质上在对应的制造电路中被圆化。这可导致一组累积的条件，其中检查相关 于被圆化的形状的组合距离。
[0009] 需要考虑实际制造条件并广泛适用于各种设计意图及电路形状的设计规则检查 的更简单方法。
【发明内容】
[0010] 在第一方面中，提供一种用于利用一选定制造过程根据一设计意图验证一集成电 路的一布局的计算机实施方法，该方法包含：接收表示该集成电路的在一个或多个层中包 含电路部分的布局数据；将一第一电路部分的拐角点定义为种子点；对于每一种子点，最 接近该种子点投影一多边形形状，其中该多边形形状选自与所述电路部分截然不同的一个 或多个参考形状，其中一选定参考形状与该种子点的一局部拓扑相关联；计算在该投影的 多边形形状与关键区域中的一第二电路部分之间的一重叠面积；以及当该重叠面积不与由 该设计意图确定的一阈值重叠面积一致时，拒绝该布局。
[0011] 本方法通过计算落入第一电路部分的边缘周围的关注的区域内的第二电路部分 的面积来验证第一电路部分与第二电路部分之间的相对定位。所述关注的区域是通过一最 接近第一电路部分的拐角上的一点（被称作种子点）投影的多边形形状形成的。因为本方 法量测面积而非距离，所以该方法更紧密地匹配在微影期间发生的实际效应。实际上，本方 法测量当进行电路图案的曝光时是否足够光能量存在于接触边缘/拐角处。若在边缘/拐 角附近存在充分光能量，则无论其在任一方向上的尺寸如何，都将存在所得沉积（例如，金 属）。通过不使多边形形状限于与电路部分相同的形状，验证方法可广泛地应用于几乎任一 电路形状及设计意图。使用截然不同于电路部分的多边形形状（亦即，具有其自身独立形 状）允许将一经特别设计的形状用于电路部分的特定区域（如，拐角）的目标化采样。作为 一实例，多边形形状可被设计以检查在特定拐角的区域周围的短路。目前认识到，特别地， 电路部分的拐角易于由于所述实际效应（例如，拐角圆化）而改变，因此利用目前公开的基 于面积的设计规则验证这些拐角将是有利的。本方法因此提供考虑制造过程的实际效应的 对集成电路布局的验证。本方法比传统设计规则检查简单，因为多个距离检查（传统上使 用）可由简单的面积计算来替代。
【附图说明】
[0012] 本发明的装置、系统及方法的这些及其它特征、方面及优点将自以下描述、所附权 利要求及附图中变得更好地理解，其中：
[0013] 图1A及图1B说明设计规则检查的基于距离的方法；
[0014] 图2A及图2B说明用于设计规则检查的基于面积的方法；
[0015] 图3展示用于设计规则检查的基于面积的方法的流程图；
[0016] 图4展示用于使用求和的重叠面积的设计规则检查的流程图；
[0017] 图5A至图5C说明用于选择关于一个电路部分的种子点的方法；
[0018] 图6A及图6B说明用于选择关于两个电路部分的种子点的方法；
[0019] 图7说明用于选择一投影的多边形形状的方法；
[0020] 图8A及图8B说明投影的多边形形状的变化；
[0021] 图9说明利用光学接近校正重新成形的一电路部分；
[0022] 图10说明布局验证的一实例；
[0023] 图11说明布局验证的另一实例；
[0024] 图12说明其中重叠面积乘以加权因子的一实施例；
[0025] 图13说明在用于制造集成电路的方法中的各种步骤；
[0026] 图14A及图14B说明布局验证的另一实例。
【具体实施方式】
[0027] 除非另有定义，否则本文中使用的所有术语（包括技术及科学术语）具有与本发 明所属的领域的技术人员当在说明书及附图的上下文中阅读时通常所理解相同的含义。应 进一步理解，应将术语（如常用字典中所定义的术语）解译为具有与其在相关技术的上下 文中的含义一致的含义，且不应以理想化或过度正式的意义来解译，除非本文中明确地如 此定义。在一些情况下，可省略熟知设备及方法的详细描述，以便不混淆本发明系统及方法 的描述。用于描述特定实施例的术语不期望限制本发明。如本文中所使用，单数形式"一" 及"该"期望亦包括复数形式，除非上下文另外清楚地指示。术语"和/或"包括相关联所 列项目中的一个或多个的任何及所有组合。应进一步理解，术语"包含"和/或"包括"指 定所陈述特征的存在，但不排除一个或多个其它特征的存在或添加。本文中提到的所有公 开、专利申请案、专利及其它参考被以引用的方式全部并入本文。在有冲突的状况下，本说 明书（包括定义）将成为对照标准。
[0028] 本发明是关于一种用于利用一选定制造过程验证集成电路的布局的方法。这些方 法在现有技术中被称为"设计规则检查"（DRC)。特别地，DRC在电子设计自动化领域中被 称为确定集成电路设计是否满足叫作设计规则的一系列参数的方法。这些参数可使设计者 能够验证设计与制造条件的遵循性。设计规则因此通常针对一特定制造过程，例如分辨率 或其它准则。设计规则集通常指定某些几何及连接性限制以确保充分裕度以考虑到制造过 程中的可变性并确保可靠产品。最基本设计规则包括个别形状（如电线）的最小宽度或邻 近电路部分之间的最小距离或重叠的规范。归因于典型集成电路中电路部分的复杂性及 众多数目，DRC过程通常使用CAD软件或更特定的DRC软件来执行。DRC软件的实例是由 MentorGraphics?提供的Calibre?...
[0029]当布局不遵循设计规则时，布局可被拒绝。验证过程可包含多个检查。因此，即使 一布局由第一检查接受，其仍可被第二检查拒绝。在识别触发拒绝的该布局中的问题后，验 证过程可继续检查其它问题。当某一数目的问题被检测到时和/或在部分问题的累积集合 到达一阈值情况下，亦可停止检查。当基于一个或多个理由拒绝布局时，这可触发布局的重 新设计。可手动地、自动地或手动地和自动地的组合来执行重新设计过程，例如辅助半自动 重新设计过程。重新设计过程可继续，直至布局完全被接受（亦即，通过所有设计规则）。 当布局最终被接受时，其可用于选定制造过程，其中设计的电路部分被转印至产品（例如， 晶圆）上°
[0030]术语"电路部分"本文中用以指布局数据的一部分。包括电路部分的布局数据表 示集成电路的布局。集成电路可包含于不同电路层的多层堆叠中。布局数据可包含匹配集 成电路的层中的实体结构的数据层中的电路部分。替代地或另外，布局数据可包含在（例 如）由布尔组合和/或其它衍生物（如，实体层及结构的0PC)产生的导出数据层中的电路 部分。电路部分可在布局数据中（例如）由"多边形形状"（亦即，由在其周围形成表面的 连接线段组成的形状）表示。根据本定义，圆亦可被视为一多边形形状。然而，自（例如） 设计规则检查过程的计算观点来看，电路部分由包含直线段的多边形形状（例如，矩形、三 角形或其组合）表示可以是优选的。相同的自变量应用于本方法中使用的投影多边形形状 以用于计算重叠区域。特别地，计算一仅包含直线的面积而非包含曲线的面积可能在计算 上更有利。布局数据可通过边缘和/或表示具有指定电气和/或光学功能的电路的转印布 局的形状的填充来定义电路部分。可（例如）使用掩模和/或沈积来转印布局。沈积材料 可包含（例如）金属、半导体或绝缘体。不同电路部分可包含不同材料。
[0031] 术语"设计意图"在本文中用以指电路部分之间的所期望的功能关系，不论在设计 中期望形成电气连接还是电气隔离。此外，其它设计意图是可能的，例如间隔或重叠的特定 范围。术语电气连接包括电路部分之间的导电连接。导电连接可包含（例如）金属或半导 电材料。设计意图可由设计者明确地定义，由CAD程序自动地推断，或其组合。在一些状况 下，电路的必要功能可取决于电路部分之间的电气连接的建立。在其它状况下，应避免电气 连接以防止无意的短路。在后者状况下，需要电路部分彼此电气隔离。术语"隔离"指电路 部分之间的最小间隔度。间隔可由增加电路部分之间的间距和/或由在电路部分之间插入 绝缘（亦即，非导电）材料来提供。
[0032] 为提供部分之间的期望电气连接，电路部分之间的某一程度的重叠或连接可以是 所要的。特别地，认识到过窄的连接可以导致欧姆电阻的不期望增大。
[0033] 为提供期望的电气隔离，可能需要避免在电路部分之间的某一接近性。注意，期望 的电气隔离可以比电路部分不触碰的要求更严格。特别地，不触碰但靠在一起的电路部分 仍可能引起短路和/或干扰。注意，电路部分之间的期望隔离可以是隐含的，因为任何不期 望的电气连接 都可被视为一期望的电气隔离。亦可存在例外，其中尽管电气连接不是非期 望的，但其不危害以任何方式建立的电气连接的电路的起作用。
[0034] 术语"关键区域"将用以指集成电路的布局的可触发对遵循性检查的区域。检查两 个部分是否与其所期望的设计遵循的需求通常取决于其相对接近性。通常，当部分之间的 接近性或重叠程度较靠近选定的制造过程的分辨率时，检查遵循性的需求可增加。在一实 例中，关键区域被识别为包含第一电路部分及第二电路部分的区域，其中第一电路部分的 边缘与第二电路部分的边缘之间的距离在阈值距离内。阈值距离可根据制造过程来预定， 例如，电路部分的相对接近性可决定性地受制造过程的分辨率影响从而可能导致电路部分 的功能性损失的距离。通常，关键阈值距离大约是制造过程的关键尺寸，例如是关键尺寸的 二分之一或三分之一的距离。亦可应用用于指明关键区域的其它准则。在另一实例中，关 键区域是手动地选择的。在又一实例中，整个布局被分成多个关键区域，其中针对遵循性检 查所有相邻电路部分的接近性及重叠。
[0035] 下文参看附图更充分地描述本发明，附图中展示本发明的实施例。然而，本发明可 以许多不同形式来体现且不应解释为限于本文中阐明的实施例。相反地，提供这些实施例， 使得本发明将透彻且完整，且将对本领域技术人员充分传达本发明的范围。期望结合附图 一起研读例示例性实施例的描述，附图被视为整个书面描述的一部分。在附图中，为清楚起 见，可以放大系统、组件、层及区域的大小及相对大小。参考本发明的可能理想化实施例及 中间结构的示意性说明来描述实施例。
[0036] 在描述中，相对术语以及其派生词应被解释为指当时描述的朝向或论述中的附图 所示的吵醒。这些相对术语是为了便于描述且无需系统以特定朝向构建或操作，除非另有 陈述。应理解，当方法的特定步骤被称作在另一步骤之后时，其可直接在所述另一步骤之 后，或可以在执行该特定步骤之前执行一个或多个中间步骤。相似附图标记贯穿全文指相 似组件。
[0037] 图1A及图1B说明设计规则检查的基于距离的方法。
[0038] 图1A说明一关键区域10,其中第一电路部分1被设计以形成与第二电路部分2的 电气连接。电路部分1及电路部分2可被设计为包含于多层器件堆叠的不同层中。这些层 可彼此邻近。虚线指示在一制造过程之后的电路部分1'及电路部分2'的可能形状。可以 看见，该制造过程可导致所设计的部分的重新成形。特别地，典型的制造过程（受某一分辨 率限制）可引起原始设计的变形，在此状况下，导致拐角的圆化及整个面积的缩小。
[0039] 为确保电路部分之间的适当连接，典型设计规则可包含电路部分的边缘之间的距 离检查。一可能规则可以是距离XI、X2、Y1及Y2必须具有某一最小值，否则该布局可能不 会被接受用于制造。在一简单方法中，XI、X2、Y1及Y2的所有最小值是相同数目（例如， 零）。然而，因为注意到制造过程可能使电路部分的原始形状变形，所以设计规则应优选地 考虑预期的变形（由附图标记1'及2'所指示），例如，拐角圆化效应。这可通过调整最小 距尚的值来进行。
[0040] 确保最终产品的圆形形状内的接触的一种方法可以是一设计规则，在该设计规则 中XI及X2两者皆大，且对于Y1及Y2,接受小值，或者Y1及Y2大且XI及X2较小。因此第 二电路部分2是超过第一电路部分1的边缘的大水平范围，或是超过第一电路部分1的边 缘的大垂直范围。接受值的更多组合亦是可能的。一般而言，在目前的技术状态中的设计 规则通常依据所量测距离来制订且其中可利用布尔运算来组合多个距离检查。
[0041]例如，一组设计规则可以是，若满足以下条件，则图1A的图案是可接受的：
[0042] (Xl> = 0nm&X2> = 0nm&Yl> = 50nm&Y2> = 50nm)
[0043] (Xl> = 30nm&X2> = 30nm&Yl> = 40nm&Y2> = 40nm)
[0044] (Xl> = 40nm&X2> = 40nm&Yl> = 30nm&Y2> = 30nm)
[0045] (Xl> = 50nm&X2> = 50nm&Yl> = 0nm&Y2> = Onm)
[0046] 其中"&"指该条件的逻辑"与"且" | "指该条件的逻辑"或"。
[0047] 图1B说明关键区域10,其中第一电路部分1及第二电路部分2被设计为彼此电气 隔离。类似于针对图1A的论述，可以撰写考虑制造的电路部分1'及2'中的各自形状的变 形的一组设计规则。设计规则可（例如）包含使用距离X、Y1、Y2及Y3的一组相关距离检 查。
[0048] 应了解，图1A及图1B中说明的目前技术状态的距离检查在设计及实施方面是复 杂的，尤其当处理比简单正方形复杂的形状时。已发现，设置设计规则的复杂性可以通过下 文将论述的本发明公开的方法而大大减轻。
[0049] 图2A及图2B说明涉及基于面积的设计规则检查的验证方法的步骤。图2A说明 布局数据（更特定地，关键区域10)的验证方法，其中设计意图是此处由矩形表示的电路部 分1与2之间的电气连接。另一方面，图2B说明一验证方法，其中设计意图是电路部分1 与2之间的电气隔离。其它设计意图亦是可能的，例如其中在布局的不同层中的电路部分 之间的重叠需要在某一面积阈值范围内的晶体管的设计意图。
[0050] 这两个图说明包含第一电路部分1及第二电路部分2的布局数据的各自关键区域 10。关键区域10中的点3是在第一电路部分1的边缘la上（优选地，在第一电路部分的 拐角处）选择的。此点将被称作种子点3。多边形形状4最接近种子点3被投影于关键区 域10中。所投影的多边形形状4及关键区域10中的第二电路部分2形成一重叠面积5。 重叠面积5用于关键区域10的验证。
[0051] 应理解，第一电路部分及第二电路部分可包含于表示堆叠电路的实体层的不同数 据层中。不同数据层及包含于其中的电路部分可共享一共同的坐标系统。该共同的坐标系 统可对应于（例如）该堆叠电路的层中的实体结构的共同X及Y位置。另一方面，例如，Z 坐标或层数目N可用以区分所堆叠的电路的不同实体层或导出层。应理解，不同层中的电 路部分1与2之间的相对置放和/或重叠可以通过投影这些形状到共同的（X，Y)坐标系统 上来确定。类似地，多边形形状4亦可被投影到共同坐标系统上以确定重叠区域5。
[0052] 在一实施例中，多边形形状4被设计以具有低于第一电路部分1的表面积Is并高 于选定制造过程的最小光斑大小7的表面积7s的表面积4s。例如，与大面积密度检查相 反，具有低于第一电路部分的表面积的表面积的多边形形状可以有如下效应：在第一电路 部分的边缘或拐角附近局部地采样第二电路部分的存在。同时，具有高于制造过程的最小 光斑大小的表面积的多边形形状可具有如下效应：多边形形状的面积足够大以采样由制造 过程的限制引起的偏差。替代具有高于最小光斑大小的表面积的多边形形状，或除该多边 形形状外，多边形形状的尺寸d4亦优选地高于关键尺寸CD和/或优选地低于第一电路部 分1的大小或尺寸dl。优选地，多边形形状4亦具有低于第二电路部分2的表面积2s的表 面积4s和/或低于第二电路板2的大小或尺寸的尺寸d4以局部地采样第二电路部分的存 在。
[0053] 参看图2A，验证可包含：若设计意图是第一电路部分1与第二电路部分2之间的 电气连接且重叠面积5高于预定阈值连接面积，则接受关键区域的布局。在一实施例中，验 证可进一步包含：若设计意图是电气连接且重叠面积5低于阈值连接面积，则拒绝该布局。 替代地，布局并非基于单一检查而被拒绝，而是可能需要可累积的额外检查。例如，当即使 第一重叠面积在阈值之下但多个重叠面积的累积面积在累积阈值之上时，可接受布局。实 际上，这可对应于以下情形：第一电路部分的边缘中的一个不在第二电路部分的边界内但 其它边缘仍很好地在边界内以成功地进行连接。
[0054] 参看图2B，验证可包含：若设计意图是第一电路部分1与第二电路部分2之间的 电气隔离且重叠面积5高于预定义的阈值隔离面积，则拒绝关键区域的布局。
[0055] 注意，多边形形状4并非设计自身的一部分，而仅用作用于计算重叠面积5的工 具。换言之，多边形形状4与第一电路部分1及第二电路部分2截然不同。通过具有与第 一电路部分及第二电路部分截然不同的多边形形状，验证方法不限于电路部分的形状。结 果，该方法可更通用，例如，更普遍地适用于各种电路部分形状及设计意图的设计检查。在 本实施例中，多边形形状4是矩形。替代地，亦可使用其它多边形形状。在本实施例中，所 投影的多边形形状4的周边包围种子点3。这可具有多边形形状采样种子点（亦即，第一 电路部分1的边缘的点）周围的区的优点。在目前所示实施例中，多边形形状4以种子点 3为中心。这可具有多边形形状以类似方式采样种子点周围的所有方向的优点。当使用像 矩形这样的旋转对称多边形形状并使此形状以种子点为中心时的另一优点可以是：针对电 路部分的边缘的不同朝向，可获得更可预测的验证结果。替代地，例如当制造过程在X方向 及Y方向上具有不同容限时，亦可使用非对称的多边形形状。
[0056] -般而言，优选地，多边形形状4最接近（亦即，接近）（例如在相对于电路部分的 大小或电路部分之间的距离的规模上）种子点3而被投影。例如，术语"最接近"可指多边 形形状4的质心被投影在对应的种子点3的一距离内的条件，该距离小于第一电路部分1 的边缘la与第二电路部分2的边缘2a之间的最小距离X。替代地或另外，术语"最接近" 可指多边形形状4的质心被投影在对应的种子点3的一距离内的条件，该距离小于第一电 路部分1的尺寸dl。
[0057] 用于接受或拒绝的面积阈值可取决于投影的多边形形状4的面积及其相对于边 缘la的位置。阈值可被定义为多边形形状4的面积4s的百分比，或其可包含绝对数，例 如，100平方纳米。在一些实施例中，阈值连接面积可以是多边形形状4面积的100%，例如， 当投影的多边形形状4完全由第二电路部分2填充时，可接受具有期望被电气连接的电路 部分的设计。在其它实施例中，可使用另一百分比，例如，多边形形状的50%或75%。当使 用以种子点为中心的多边形形状时，使用50%阈值可确保两个形状的边缘大致重叠。使用 75%阈值可确保第一形状很好地在第二形状的边界内。在一些实施例中，阈值隔离面积可 以是零，例如，当第二电路部分2的任一部分落入投影的多边形形状4的面积内时，可拒绝 具有期望被电气隔离的电路部分的设计。再次对于此设计意图，若多边形形状面积自第一 电路部分的边缘进一步延伸，则阈值可较高。
[0058] 在图2A及图2B所示的实施例中，投影的多边形形状4的边缘在第一多边形形状 1的表面积Is之内及之外延伸。一般而言，投影的多边形形状4的边缘在第一电路部分1 的边缘la的两侧上延伸以采样在所述边缘la周围的所关注区域可以是优选的。对于如图 2A中所示的经设计的电气隔离而言，优选地，投影的多边形形状4的边缘在第一电路部分1 的面积内延伸。以此方式，投影的多边形形状4可采样在第一电路部分1内的一区域以测 量第一电路部分1与第二电路部分2之间的重叠程度。对于如图2B中所示的所设计的电 气隔离而言，优选地，投影的多边形形状的边缘在第一电路部分1 的面积之外延伸。以此方 式，投影的多边形形状4可采样在第一电路部分1的边缘la以外的一区域以测量第二电路 部分2是否充分远离第一电路部分1。
[0059] 最小光斑大小7此处为了比较而被示出且并非是实际布局设计的一部分。最小光 斑大小7可与现有技术中已知的制造过程的关键尺寸CD有关。例如，最小光斑大小可具有 等于制造过程的关键尺寸CD的平方的面积。多边形形状4的面积4s大于最小光斑大小7 的面积7s的特征可对应于以下特征：多边形形状4采样足够大以涵盖制造过程的大约其最 小分辨率的变化的面积。验证可取决于通过多边形形状4的最小大小和/或通过被选择用 于接受或拒绝设计的阈值而选择的制造过程。
[0060] 在一个实施例中，布局数据表不一多层电路堆叠，其中第一电路部分1在多层电 路堆叠的一邻近于第二电路部分2的层中。在另一实施例中，布局数据表示电路堆叠的单 层，其中第一电路部分1在与第二电路部分2相同的层中。
[0061] 哪一电路部分被指定为"第一电路部分1"及哪一电路部分被指定为"第二电路部 分2"的选择优选地是确定性的，亦即，可再生。在一个实施例中，第一电路部分1是具有 关键区域10中的第一电路部分及第二电路部分的最小面积的电路部分。在另一实施例中， 第一电路部分1是具有相对于其它电路部分的指定相对位置的电路部分，例如，最右边电 路部分。第一电路部分及第二电路部分亦可基于电路部分或包含电路部分的层的功能来指 定。在一个实施例中，当电路部分包含在接触层中时，该电路部分被指定为第一电路部分1。 在选定的多个电路部分内逐一地循环亦可以是可能的，其中每一电路部分被指定为第一电 路部分1，同时所有周围的电路部分被指定为第二电路部分2且执行验证过程。相同的电路 部分因此可以被验证为第一电路部分1及第二电路部分2。循环亦可包括所有电路部分。
[0062] 在一个方面中，本发明提供一种用于利用一选定的制造过程根据一设计意图验证 一集成电路的一布局的计算机实施方法，其中该设计意图是在电路部分之间的期望的功能 关是，该方法包含：接收表示集成电路的在一个或多个层中包含电路部分的布局数据；将 电路部分投影在一共同坐标系统上；将第一电路部分的拐角点定义为种子点；对于每一种 子点，从与这些电路部分截然不同的一个或多个参考形状中选择一多边形形状，其中一选 定参考形状与种子点周围的电路部分的边缘的局部拓扑相关联；在相对于电路部分的大小 或电路部分之间的距离的规模上最接近种子点在共同坐标系统中投影多边形形状；计算投 影的多边形形状与关键区域中的第二电路部分之间的重叠面积；及当重叠面积不与由设计 意图确定的阈值重叠面积一致时拒绝该布局。
[0063] 图3展示用于利用选定制造过程根据设计意图F验证集成电路的布局的计算机实 施方法A的流程图。在流程图的以下描述中，将参考（例如）图2A及图2B中所示的关键 区域10的部分。该方法包含：接收布局数据1〇〇,识别布局数据的关键区域10,选择关键区 域中的种子点3,最接近种子点3在关键区域中投影多边形形状4,及计算投影的多边形形 状4与关键区域10中的第二电路部分2之间的重叠面积5。布局数据可包含一个或多个数 据层中的电路部分。数据层可表示集成电路的实体层或导出层。
[0064] 取决于设计意图F，流程图分裂成与期望电气连接的设计对应的部分及期望电气 隔呙的部分。
[0065] 若设计意图F是第一电路部分与第二电路部分之间的电气连接，则对照阈值连接 面积Tc检查所计算的重叠面积5。若重叠面积5大于阈值连接面积Tc，则接受布局或布局 的至少此部分。程序可（例如）指派一遵循参数V= 1。
[0066] 若设计意图F是第一电路部分与第二电路部分之间的电气隔离，则对照阈值隔离 面积Ti检查所计算的重叠面积5,所计算的重叠面积5可不同于阈值隔离面积Ti。若重叠 面积5大于阈值隔离面积Ti，则拒绝布局或布局的至少此部分。程序可（例如）指派一遵 循参数V = 0。
[0067] 利用图中的虚线指示目前公开的方法的一些实施例。
[0068] 如附图标记31指示，若设计意图F是电气连接且重叠面积5低于阈值连接面积 Tc，则验证过程可以可选地拒绝布局。这可对应于需要所有种子点具有充分覆盖的严格遵 循性。
[0069] 如虚线32所指示，若设计意图F是电气隔离且重叠面积5低于阈值隔离面积Ti， 则验证过程可以可选地接受布局。然而，注意，过程可能需要进一步检查以查看其它种子点 是否亦遵循选定准则。
[0070] 在接受布局之后，检查过程可沿箭头34继续以决定是否需要进一步检查。若不需 要，则验证被进行且可以被视为准备好用于制造。若进一步检查被视为必要，则检查过程可 沿箭头35继续。
[0071] 在一个实施例中，过程箭头35由箭头36继续，其中决定先前关键区域的验证是否 已完成。若未完成，则可选择下一种子点且上文描述的过程可针对同一关键区域重复。验 证过程因此可包含针对关键区域10重复以下步骤：选择第一电路部分的边缘上的种子点， 最接近各个种子点投影多边形形状，及计算投影的多边形形状与第二电路部分之间的重叠 面积。
[0072] 若先前关键区域的验证被视为完成，则可识别不同于第一关键区域的下一关键区 域且过程自此处继续。以此方式，验证过程可在数据中对所有关键区域及各个关键区域中 的所有种子点进行循环，直至执行完全检查。
[0073] 除目前说明的对各种子点的检查外，检查亦可包含如将参看图4进一步解释的对 多个种子点的累积检查。
[0074] 虽然该图展示在电气连接或电气隔离的设计意图之间的划分，但替代地或另外， 亦可使用其它设计意图，例如，在晶体管的制造中设计意图可以是不同层中的电路部分之 间的定义明确的重叠。一般而言，验证可包含当重叠面积不与阈值重叠面积一致时拒绝布 局。阈值重叠面积可按设计意图F来确定。术语"与……一致"可指重叠面积应高于和/或 低于一个或多个阈值面积的条件。此条件亦可按设计意图F来确定。阈值重叠面积可包含 多个值，例如，定义重叠面积应一致的面积的带宽，例如，若用于晶体管设计意图的经计算 的重叠面积高于最小阈值面积且低于最大阈值面积，则用于晶体管设计意图的经计算的重 叠面积可满足一验证条件。
[0075] 图4说明用于使用求和的重叠面积的设计规则检查的流程图。特别地，箭头41可 继续图3中所示的箭头35的额外检查过程。
[0076] 过程120包含以下步骤：选择第一多边形形状的边缘上的额外种子点，最接近额 外种子点投影额外多边形形状，及计算额外投影的多边形形状与第二电路部分之间的额外 重叠面积。额外重叠面积可被添加至第一重叠面积以计算重叠面积的总和。接着，可根据 设计意图F进一步验证布局。
[0077] 在设计意图F是电气连接且重叠面积的总和低于阈值连接面积总和STc的情况 下，拒绝布局。在设计意图F是电气隔离且重叠面积的总和高于阈值隔离面积总和STi的 情况下，拒绝布局。在拒绝之后，检查过程可结束。或者，检查过程可继续搜寻另外的拒绝 (此图中未展示）。
[0078] 在设计意图F是电气连接且重叠面积的总和不低于阈值连接面积总和STc的情况 下，可接受布局。在设计意图F是电气隔离且重叠面积的总和不高于阈值隔离面积总和STi 的情况下，可接受布局。在接受之后，检查过程可继续进一步检查，例如，通过箭头44退出 流程图及通过箭头41重新进入。
[0079] 以此方式，可计算并求和多个重叠面积。每一循环可对照阈值来检查这些多个重 叠面积的总和。替代地，首先计算重叠面积的总和且接着检查该总和。
[0080] 替代图4的流程图或除图4的流程图外，投影的多边形形状4亦可包含多个分开 的投影，其中重叠面积5的计算自然地包含分开的投影与第二多边形形状或任一其它多边 形形状形成的重叠面积之和。
[0081] 图5A至图5C说明用于选择关于第一电路部分1的种子点的方法F1。如所展示， 在第一电路部分1的边缘la上选择种子点。
[0082] 图5A说明通过选择第一电路部分1的边缘la的拐角上的点3a而选择种子点3 的优选实施例。选择第一电路部分1的拐角上的种子点可尤其优选地在所述拐角点在第二 电路部分2的方向上时。拐角点可以是电路部分之间的最靠近点。此外，应认识到，尤其拐 角点可由于制造过程而倾向于变形。
[0083] 图5B说明通过选择第一电路部分1的边缘la上的点3b而选择种子点3的实施 例，点3b具有关于第一电路部分1的拐角的预定距离dl。此实施例可具有与选择拐角点类 似的优点。其可特别适于验证拐角远离的较长线段。
[0084] 图5B进一步说明通过选择第一电路部分1的边缘la上的点3c而选择种子点3 的实施例，点3c具有沿第一电路部分1的边缘la关于另一种子点3b的预定距离d2。
[0085] 图5C说明通过选择第一电路部分1的边缘la上的点3d而选择种子点3的实施 例，点3d将边缘la的拐角之间的边缘la分成两个或两个以上相等长度d3的线段。
[0086] 图6A及图6B说明用于选择关于两个电路部分的种子点的方法F1'。
[0087] 图6A说明通过选择第一电路部分的边缘la与第二电路部分2的边缘2a的交叉 上的点3e来选择种子点3的实施例；应了解，在电路部分的边缘之间的交叉上的种子点的 选择可等效于选择从第一电路部分1与第二电路部分2之间的布尔"与"运算产生的导出 电路部分的拐角点。一般而言，表示集成电路的电路部分可以从电路的两个或两个以上层 之间的布尔组合（例如，与、或、非）导出。
[0088] 图6B说明通过选择第一电路部分1的边缘上的从第二电路部分2投影的点3f来 选择种子点3的实施例。投影可以是（例如）在第二电路部分2的方向上和/或沿坐标系 统的轴转移的第二电路部分2的拐角的投影。替代地或另外，投影可以沿第二电路部分2 的包含面对第一电路部分1的拐角的线段。应了解，图6B的实施例可等效于选择第二电路 部分2的拐角上的种子点及计算对应的多边形形状与第一电路部分1的重叠面积。
[0089] -般而言，种子点可以是布局中可使用通常用于设计规则检查或OPC分段定义的 操作的组合（以任一次序）以确定性方式（亦即，自动及可重复）从布局产生的点。验证 过程的可重复性具有可系统地追踪布局中的可能问题的优点。种子点的最简单情况为布局 中的拐角或交叉。线或形状可直接源于集成电路设计布局中的形状，或线或形状可源于所 导出层。这些是通过进行在像Calibre?这样的DRC工具中已知的标准层操作而计算形状 所针对的层。这些操作包括布尔（与/或/与非）运算、定大小（大小不足、大小过大等）、 选择（选择触碰/重叠/连接等的形状）等，及这些的组合。产生种子点的额外方式（与 通常从DRC编码实践中导出的种子点相比）是在撰写光学接近校正（OPC)脚本（例如，参 见图9)中呈现的技术的使用。边缘可基于各种机制而被分成多个较小区段。可进行分段 (但不限于）：按固定数目的较小区段划分边缘，按最大长度的区段划分边缘，通过使用从 其它边缘、拐角或区段产生的投影建立断点来划分区段，或这些的任何组合。
[0090] 图7说明用于选择投影的多边形形状的方法F2。多边形形状4选自一个或多个参 考形状4a、4b、4c、4d，其中选定参考形状4b与种子点3的局部拓扑6b相关联。在所展示的 实施例中，投影的多边形形状4选自一个或多个预定义的多边形形状4a、4b、4c、4d。每一预 定义的多边形形状与各自的参考 电路图案6a、6b、6c、6d相关联。具有与最接近种子点3的 第一电路部分1的边缘la的局部拓扑最紧密匹配的参考电路图案6b的预定义的多边形形 状4b被选择为投影的多边形形状4。
[0091] 在此状况下，例如，种子点3所位于的拐角周围的线段之间的角度用于选择最佳 匹配参考图案。图案辨识的其它方式亦可用于发现最紧密匹配的参考电路图案。参考电路 图案此处被展示为电路图案的一部分（特别地，拐角）。其它部分亦可被储存为参考图案。 完整电路图案亦可用作参考图案。例如，如晶体管这样的在布局中多次使用的电路部分可 具有在其边缘上的一组预定义的种子点及相关联的多边形形状以测试电路遵循性。参考图 案亦可包括待与第二电路部分匹配的第二参考电路部分。在一个实施例中，使用单一预定 义的多边形形状；在该状况下可不需要参考电路图案的匹配。替代地或另外，参考电路图案 可包含参考种子点及预定义的多边形形状的相对位置，其中随所述相对位置投影多边形形 状。相对位置亦可包含拐角相关于预定义的多边形形状的位置的朝向。
[0092] 替代从离散数目的预定义的多边形形状选择，多边形形状亦可根据取决于种子点 3周围的第一电路部分1的边缘的局部拓扑的参数化来预定义。预定义的多边形形状因此 可连续地从模板中产生。预定义的形状亦可取决于其它参数，例如，取决于电路部分的设计 意图。
[0093] 预定义的形状亦可通过在先前的种子点周围的先前界定的多边形形状来界定。这 些先前界定的多边形形状可充当新种子点周围的多边形形状的投影的模板。例如，当先前 的多边形形状是在位于第一拐角处的先前种子周围界定的并投影的时。在另一拐角处的另 一种子点可使用先前的多边形形状作为模板，例如，可选地变换先前的多边形形状以匹配 另一种子点周围的电路部分的局部拓扑。
[0094] 在一实施例中，各自的参考电路图案6d通过重新定大小、旋转和/或镜射而被变 换以匹配第一电路部分1的边缘la的局部拓扑。投影的多边形形状4d'是一与最紧密匹 配的参考电路图案6d相关联的经对应地变换的预定义的多边形形状4d。在图7的实例中， 当参考电路图案6d旋转90度的角度时，其匹配种子点3'周围的边缘la的局部拓扑。以 与参考图案相同的方式变换参考多边形形状4d，亦即，在此状况下，在于种子点3'周围投 影之前亦旋转90度。
[0095] 在另一实施例中，仅当第一电路部分1的边缘la的局部拓扑在阈值容限内匹配参 考电路图案6a、6b、6c、6d中的一个时产生种子点3。换言之，种子点的产生可取决于可用 的参考图案。以此方式，种子点可针对电路图案的一组预定义的形状来产生。同时，亦可确 定针对这些预定义的形状而投影的多边形形状。此亦可与第二参考电路图案（未示出）组 合，例如，基于第二电路部分2的特定形状的存在或不存在来产生种子点。
[0096] 术语"种子点的局部拓扑"指种子点周围的电路部分的边缘的布局。局部拓扑可 (例如）通过第一电路部分的连接边缘而形成。在拐角上的种子点的情况下，局部拓扑因此 可包含形成拐角点的边缘。替代地或另外，局部拓扑可包含第一电路部分的其它边缘或甚 至整个第一电路部分。替代地或另外，局部拓扑可包含第二电路部分的边缘。
[0097] 选定的参考形状可（例如）通过在参考图7的实施例中解释的参考电路图案，与 所述局部拓扑相关联。替代地或另外，选定的参考形状可（例如）通过（例如）如参考图 8B所说明的识别拐角的位置及相对朝向的计算，与局部拓扑相关联。其它关联亦是可能的。 一般而言，选定的参考形状可以以确定性（亦即，可预测且可重复）的方式与所述局部拓扑 相关联。特别地，计算机实施方法可包含将种子点的局部拓扑作为输入并将所投影的多边 形形状的位置和/或形状和/或朝向作为输出而提供的计算。
[0098] 图8A展示圆形多边形形状4e。虽然多边形形状由直线段组成可能在计算上是优 选的，但圆形多边形形状可具有在种子点3周围更准确地采样特定距离的优点。
[0099] 图8B展示与各自的种子点3及3'分开投影的三角形形状4f及4f'。尽管多边形 形状的周边封闭各自的种子点以采样种子点的所有侧上的面积可为优选的，但目前所展示 的配置可针对第二多边形形状预期在第一电路部分1的拐角上的情形提供类似结果。
[0100] 进一步说明多边形形状4f?可（例如）如何在变换（在此状况下旋转或镜射）之 后用作多边形形状4f'的模板。变换可根据种子点3相对于第一电路部分1的局部拓扑的 方向"r"而发生。如所展示，此方向在其它种子点3'中旋转（以r'指示）。
[0101] 图9说明关键区域10,其中第一电路部分1在应用如上文论述的验证方法之前通 过光学接近校正（OPC)重新成形。特别地，其展示在经重新成形的第一电路部分1'的经移 位的边缘la'上选择种子点3。
[0102] 当在电路中绘制细线时，与设计期间的意图相比，线末端可具有在制造期间变得 较短的趋势。这可（例如）归因于作为微影过程效应的材料的圆化。设计期望的布局与硅 上的实际结果之间的此差别可通过所述OPC过程来补偿。在该过程中，所设计的形状被修 改以补偿处理期间的微影效应，并具有尽可能接近意图的最终结果。在此图中这是通过向 线端添加所谓的锤头（ha_erhead)或衬线（serif)来进行的。
[0103] 为进行OPC，优选地，在布局中存在足够空间以允许原始图样通过衬线或锤头（或 其它形状）而延伸。若此空间不在哪里，则其可导致印刷材料之间的短路，或导致制造微影 掩模中的问题。
[0104] 此需求亦可被制订为设计规则，且按可通过对形状之间的各种距离提出一组复杂 的限制来进行的传统方式制订该需求。然而，在使用目前公开的方法过程中，这可通过计算 在第二电路部分2与最接近OPC重新成形的第一电路部分1'的经移位边缘la'上的种子 点3而投影的多边形形状4之间的重叠面积5而得到简化。
[0105] 除目前展示的OPC外，第一电路部分1的其它类型的重新成形亦可在种子点的投 影之前发生。在一个实施例中，第一电路部分可以在应用种子点之前被放大。
[0106] 图10说明布局验证的一实例。在此实例中，多层电路包含一关键区域10,关键区 域10包含在电路的第一层中的第一电路部分1 (被成形为正方形）及在电路的第二层中的 第二电路部分2 (被成形为十字）。在此状况下的设计意图是具有一在第一电路部分1与 第二电路部分2之间的电气连接。为达成此目的，需要第一电路部分1落入第二电路部分 2的边界内。
[0107] 在传统距离检查方法中，这可导致复杂的设计规则，例如，将所有距离XI、X2、Y1、 Y2限于某一阈值内。事实上，因为在此情况下距离很小，所以根据距离检查方法，可能不存 在令人满意的位置。此外，可能不会先验了解应检查哪些距离，例如，第二电路部分2的边 缘2a在第一电路部分1的边缘la之外。
[0108] 另一方面，使用目前公开的涉及重叠面积计算的设计规则可较简单且更符合实际 制造条件。在此状况下的一实例设计规则可以是计算各个多边形形状4、14、24、34与第二 电路部分2的重叠面积5、15、25、35。若重叠面积中的每一个高于阈值连接面积（例如，各 个多边形形状的面积的70% )，则可接受该布局。替代地或另外，若重叠面积的总和低于阈 值连接面积总和STc，则可拒绝该布局。
[0109] 验证过程亦可迭代地应用以发现可接受的布局。在所述迭代中，设计程序的优化 例程可被规划以自动地搜寻最大、最小或阈值重叠面积和/或重叠面积的总和。例如，在图 10的目前情况下，程序可自动地尝试最大化重叠面积5、15、25、35的总和以在第一电路部 分1与第二电路部分2之间建立令人满意的电气连接。另外，程序亦可需要各个重叠面积 中的每一个大于最小阈值。
[0110] 图11说明布局验证的另一实例。在此实例中，电路（单层或多层）包含一关键区 域10。该关键区域可（例如）通过第一电路部分1与第二电路部分2之间的接近性X而触 发。关键区域10包含第一电路部分1(例如，线终端）及一个或多个第二电路部分2。此状 况下的设计意图是具有在第一电路部分1与第二电路部分2 (亦即，在此状况下，所有周围 电路部分）之间的电气隔离。但因为涉及线端，所以优选地在OPC的线端处具有足够空间 以定位锤头或类似结构。为达成此目的，需要第二电路部分2充分远离第一电路部分1，或 存在充分自由面积以在水平（在种子点3右边）或垂直（在种子点3下方）方向上建立足 够大小（例如，足够面积）的OPC结构。
[0111] 使用目前公开的方法，在第一电路部分1的拐角上选择种子点3。最接近种子点3 投影多边形形状4。若（总）重叠面积5高于阈值隔离面积（例如，多边形形状4的面积的 5 % )，则可拒绝该布局。
[0112] 图12说明重叠面积5乘以可变地取决于相对于多边形形状4的位置的加权因子 的一实施例。例如，多边形形状4可（例如）按较小多边形形状4'被分成子区域。外部区 域的重叠面积5a可与内部区域的重叠面积5b不同地被加权。例如，重叠面积5a可具有加 权因子Wa = 0. 5而重叠面积5a具有加权因子Wb = 1. 0。总面积是通过将重叠面积5a及 5b乘以其各自的加权因子Wa及Wb来计算的。接着可对照阈值面积来检查此加权面积。根 据此实施例的验证方法可（例如）考虑一些面积尽管进一步远离但当其被充分覆盖时仍可 影响电路的遵循性的统计可能性。
[0113] 替代多边形形状4的不同子区域的所展示de离散加权，加权亦可根据一连续加权 因子，例如，根据相对于多边形形状4的位置而变化的加权因子W(x，y)。然而，应了解，离散 加权因子可在计算上更有益。
[0114] 图13说明用于制造集成电路200的方法中的各步骤。上文（例如）参看图3描 述用于验证布局数据100的有利方法"A"。
[0115] 如所展示，验证过程"A"测试表示集成电路200的提供的布局数据100。当验证过 程"A"产生任何拒绝时，布局数据可通过修正过程"B"（例如，自动优化例程或手动校正） 来修正。验证过程"A"及修正过程"B"可被重复，直至布局数据完全被接受。
[0116] 如上文描述的验证过程"A"和/或修正过程"B"可由用于利用选定制造过程验证 集成电路的布局的计算机系统来执行。计算机系统可包含一内存及耦接至该内存的一个或 多个处理器。该内存可含有一组指令，该组指令在由该一个或多个处理器执行时使该一个 或多个处理器执行包含如上文描述的方法的操作，例如，验证过程"A"和/或修正过程"B"。 过程A及过程B亦可被编码为在非暂时性计算机存储介质上的计算机程序。例如，计算机 程序可包含一组指令，该组指令在由一个或多个计算机执行时使该一个或多个计算机执行 包含所描述的方法的操作。
[0117] 经验证的布局数据100v接着用于根据掩模制造过程C制造一掩模15。该制造可 包含（例如）将经验证的布局数据100V的图案蚀刻成掩模或用于根据布局数据制造掩模 的任何其它已知方法。
[0118] 最后，集成电路200可根据电路制造过程D使用掩模150来制造。在微影制造制 程中，（例如）掩模的影像可被投影至基板上的一光敏层上。所述层可被显影并被转换成 一电路图案（例如，包含金属或半导体材料）。掩模亦可包含可变光透射或反射构件（例 如，可根据布局数据或其层可变地透射光至基板或掩模的液晶显示器（LCD)或数字微镜器 件（DMD))。替代微影制造制程，其它制程亦可用于根据掩模生产电路，例如，通过将掩模压 印至可模块化的材料中。此外，电路可在不使用掩模的情况下根据布局数据生产，例如，通 过像激光写入这样的直接制造方法。
[0119] 图14A及图14B说明在扩散印刷期间拐角圆化的一实例，其中本方法亦可有利地 用以检查布局与设计意图的遵循性。在此状况下，设计意图是提供晶体管，其中在第一电路 部分1与第二电路部分2之间的重叠被控制在特定限制内以提供既不过小又不过大的所要 的传导特性。
[0120] 图14A展示关键面积10a、10b及10c的三个不同实例。虚线2'指示在制造过程 之后第二电路部分2的可能形状。说明制造过程可导致所设计部分的重新成形（在此状况 下，通过扩散印刷）。应注意扩散边缘2'取决于第二电路部分的布局，例如，随距离XI及 Y1而变。应进一步注意，如由箭头lla、llb及11c的不同长度所指示，所述扩散可引起第一 电路部分1与第二电路部分2之间的不同重叠。此重叠的变化对于（例如）晶体管的某些 设计（其中电流量待被控制）可能是不当的。
[0121] 图14B在左边说明涉及距离XI及Y1的距离检查的验证的传统方法。应了解，第 一电路部分与第二电路部分之间的重叠面积（由图14A中的箭头lla、llb及11c所指示） 的精确相关性可以相当复杂的方式取决于这些距离。
[0122] 另一方面，如图14B的右侧所说明，本方法可通过采样第二电路部分与最接近种 子点3e投影的多边形形状4的重叠面积5而提供预期扩散量的一更简单近似。在此情况 下，在第一电路部分与第二电路部分之间的相交上选择种子点3e。因此，说明本方法适于各 种不同设计意图，在此情况下设计意图为晶体管的适当宽度，其定义电流放大因子，但因紧 密接近实际晶体管的形状的准确布局而失真。
[0123] 在本实例中，若重叠面积5低于预定最大阈值，则验证可通过。在另一实例（未图 标）中，取决于邻近结构的形状，可能需要重叠面积5高于预定最小阈值。因此，在一实施 例中，用于验证的方法包含：若设计意图是具有在第一电路部分与第二电路部分之间的受 控重叠且投影的多边形形状与第二电路部分之间的重叠面积高于阈值最大面积或该重叠 面积低于阈值最小面积，则拒绝该布局。
[0124]当然亦可预见其它设计意图，例如，具有在某一带宽内的特定重叠的意图、具有最 小重叠同时与邻近结构充分分开、具有最大重叠同时在阈值距离内、三个或三个以上电路 部分发挥作用的设计、以上的组合等等。因此，本方法的适用性不限于如由本实例说明的设 计意图。
[0125] 如所论述及展示的实施例的各个要素提供某些优点，如提供实施考虑实际制造条 件的设计规则的集合的简单方式。当然，应了解，以上实施例或过程中的任一个可与一个或 多个其它实施例或过程组合，以提供在发现和匹配设计及优点方面的更进一步改良。应了 解，本发明为检查集成电路的布局提供特定优点，且一般而言，本发明可应用于利用某些制 造条件验证设计的任何应用。
[0126] 本发明可提供利用以下动作针对与制造要求的遵循性而检查集成电路布局的方 法：接收一集成电路布局；通过选择布局中的拐角、交叉、区段末端来界定布局中的种子 点；将所关注的区域定义为根据种子点的变换而变换的所关注的参考区域；计算与所关注 的区域相交的与产生种子点的层相同或不同的某一层的面积；分离地取得所关注的每一单 独区域的面积；以及对于所关注的每一区域，检查计算的面积是否遵循一些预定义的限制。 种子点可以是形状的拐角或边缘的交点或边缘区段的端点。可在布尔层运算（例如，基于 邻近层中电路部分的存在或不存在对种子点的产生作出决定）或定大小层操作（例如，扩 大电路部分）应用于布局之后，或在应用这些操作以选择种子点的一子集情况下或这些以 任一次序的组合，产生种子点。种子点的区域中的某一层的计算可经受触发种子点存在的 那些形状的选择（包括或排除）。面积计算可具有基于所关注区域中的位置而应用于该面 积计算的加权因子。检查可以是传统距离检查与根据目前公开的方法（例如，使用某一布 尔表达式）的检查的组合。对于所关注的一些或所有区域（亦即，投影的多边形形状），可 计算在一个或多个层中的电路部分的重叠此所关注区域的面积。此计算可经受以所关注区 域的种子点的原点为基础检查层中的形状的某一选择。若所计算面积根据某一测量是可接 受的（或不可接受的），则可在布局中标记符合（或不符合）此检查的区域。
[0127] 最后，上面的论述期望仅说明本系统且不应被解释为将所附权利要求限于任何特 定实施例或实施例的群组。因此，虽然本方法已关于其特定例示性实施例特别详细地加以 描述，但亦应了解，本领域技术人员在不偏离本发明的范畴情况下可想出众多修改及替代 实施例。说明书及附图因此以说明的方式来看待且不期望限制所附权利要求的范畴。
[0128] 在解释所附权利要求时，应理解词"包含"不排除除特定权利要求中列出的组件或 动作以外的其它组件或动作的存在；在组件之前的字"一"不排除多个这些组件的存在；权 利要求中的任何附图标记不限制其范畴；若干"构件"可由相同或不同项目或实施的结构或 功能来表示；所公开器件或其部分中的任一个可组合在一起或被分开成更多部分，除非另 有具体陈述。在相互不同的权利要求中叙述的特定措施的仅有事实并不指示这些措施的组 合不能用以得到优势。
【主权项】
1. 一种用于利用选定制造过程（D)根据设计意图（F)验证集成电路（200)的布局的计 算机实施方法（A)，所述方法包含： 接收表示所述集成电路（200)的在一个或多个层中包含电路部分（1、2)的布局数据 (100); 将第一电路部分（1)的拐角点（3a)定义为种子点（3); 对于每个种子点（3) 最接近所述种子点（3)投影多边形形状（4)，其中所述多边形形状（4)选自与所述电路 部分（1、2)截然不同的一个或多个参考形状（4a、4b、4c、4d)，其中选定参考形状（4b)与所 述种子点（3)周围的局部拓扑相关联； 计算在投影的多边形形状（4)与关键区域（10)中的第二电路部分（2)之间的重叠面 积（5);以及 当所述重叠面积（5)不与由所述设计意图（F)确定的阈值重叠面积（Tc、Ti) 一致时， 拒绝所述布局。2. 根据权利要求1所述的方法，包含 若所述设计意图（F)是在所述第一电路部分与所述第二电路部分之间的电气连接且 所述重叠面积（5)低于阈值连接面积（Tc)，则拒绝所述布局；或 若所述设计意图（F)是在所述第一电路部分与所述第二电路部分之间的电气隔离且 所述重叠面积（5)高于阈值隔离面积（Ti)，则拒绝所述布局。3. 根据前述权利要求中任一项所述的方法，包含 对于多个种子点（3、13)及相关联的投影的多边形形状（4、14)，计算投影的多边形形 状（4、14)与所述第二电路部分（2)之间的多个重叠面积（5、15); 对所述重叠面积（5、15)求和；以及 若所述设计意图（F)是电气连接且所述重叠面积的总和低于阈值连接面积总和 (STc)，则拒绝所述布局；或 若所述设计意图（F)是电气隔离且所述重叠面积的总和高于阈值隔离面积总和 (STi)，则拒绝所述布局。4. 根据前述权利要求中任一项所述的方法，其中所述多边形形状（4)具有低于所述第 一电路部分（1)的表面积（Is)且高于所述选定制造过程（D)的最小光斑大小（7)的表面 积（7s)的表面积（4s)。5. 根据前述权利要求中任一项所述的方法，其中所述第一电路部分（1)是在被识别为 包含第一电路部分（1)及第二电路部分（2)的区域的关键区域（10)中选择的，其中所述第 一电路部分的边缘（Ia)与所述第二电路部分（2)的边缘（2a)之间的距离（X)在阈值距离 内。6. 根据前述权利要求中任一项所述的方法，其中种子点（3)进一步通过以下操作中的 一个而被选择： 选择所述第一电路部分（1)的边缘（Ia)上的点（3b)，该点（3b)相对于所述第一电路 部分（1)的拐角具有预定距离（dl); 选择所述第一电路部分（1)的边缘（Ia)上的点（3c)，该点（3c)相对于沿所述第一电 路部分⑴的边缘（Ia)的另一种子点（3b)具有预定距离（d2); 选择所述第一电路部分（1)的边缘（la)上的点（3d)，该点（3d)将该边缘（la)的拐角 之间的该边缘（Ia)分成两个或两个以上相等长度（d3)的线段； 选择所述第一电路部分的边缘（Ia)与所述第二电路部分（2)的边缘（2a)的交叉上的 点（3e); 选择所述第一电路部分（1)的边缘上的自所述第二电路部分（2)投影的点（3f)。7. 根据前述权利要求中任一项所述的方法，其中所述一个或多个参考形状（4a、4b、 4c、4d)与相应的参考电路图案（6a、6b、6c、6d)相关联，其中所述选定参考形状（4b)通过变 换相应的参考电路图案（6b)以匹配所述局部拓扑而与所述局部拓扑相关联。8. 根据权利要求7所述的方法，其中仅当种子点（3)的局部拓扑在阈值容限内匹配所 述参考电路图案（6a、6b、6c、6d)中的一个时，产生所述种子点（3)。9. 根据前述权利要求中任一项所述的方法，其中所述第一电路部分（1)在验证之前通 过光学接近校正（OPC)而重新成形，其中所述种子点（3)是在经重新成形的第一电路部分 的经移位的边缘（la')上选择的。10. 根据前述权利要求中任一项所述的方法，其中将所述重叠面积（5)乘以可变化地 取决于相对于所述多边形形状（4)的位置（4')的加权因子。11. 一种用于提供验证的布局数据（IOOv)的方法，该方法包含 提供表示集成电路（200)的布局数据（100);以及 重复以下步骤 使用前述权利要求中任一项所述的方法来测试所述布局数据（100)的验证；以及 修正（B)所述布局数据（100)，直至所述布局数据被完全接受。12. -种制造掩模（150)的方法，该方法包含 使用根据权利要求11所述的方法提供验证的布局数据（IOOv); 使用所述验证的布局数据（IOOv)制造（C)所述掩模（150)。13. -种制造集成电路（200)的方法，该方法包含 使用权利要求12所述的方法制造掩模（150);以及 使用所述掩模（150)来制造（D)所述集成电路（200)。14. 一种用于利用选定制造过程验证集成电路的布局的计算机系统，所述计算机系统 包含： 内存；以及 一个或多个处理器，耦接至所述内存，其中所述内存含有一组指令，所述一组指令当由 所述一个或多个处理器执行时使所述一个或多个处理器执行包含权利要求1至11中任一 项所述的方法的操作。15. -种利用计算机程序编码的非暂时性计算机存储介质，该计算机程序包含一组指 令，所述一组指令当由一个或多个计算机执行时使所述一个或多个计算机执行包含权利要 求1至11中任一项所述的方法的操作。
【专利摘要】提供一种用于利用选定制造过程根据设计意图验证集成电路的布局的计算机实施方法。该方法包含将第一电路部分1的拐角点定义为种子点，最接近种子点3投影特定设计的多边形形状4，以及计算在该投影的多边形形状4与第二电路部分2之间的重叠面积。当该重叠面积不与由该设计意图确定的阈值重叠面积一致时，拒绝该布局。
【IPC分类】G03F1/00, G06F17/50
【公开号】CN104903896
【申请号】CN201380069446
【发明人】马丁努斯·玛丽亚·贝尔肯斯
【申请人】Np康普利特科技有限公司
【公开日】2015年9月9日
【申请日】2013年10月30日
【公告号】EP2728499A1, US20150302134, WO2014070005A1
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