低噪声低参考毛刺的倍频延迟锁定环的制作方法
低噪声低参考毛刺的倍频延迟锁定环的制作方法
【技术领域】
[0001] 本发明实施例一般涉及延迟锁定环，并且具体而言涉及具有倍频器的延迟锁定 环。
[0002] 相关技术背景
[0003] 锁相环（PLL)和延迟锁定环（DLL)可被用于执行诸如使时钟信号去偏斜、恢复时 钟信号、合成时钟频率以及实现时钟分布网络等任务。PLL-般采用可变频电路（诸如压控 振荡器（VCO))来将输出信号锁定至参考信号，而DLL -般采用可变延迟电路（诸如压控延 迟线）来将输出信号锁定至输入信号。
[0004] 更具体地，PLL -般包括相位检测器和压控振荡器（VCO)。包括接收控制电压的输 入以及生成振荡输出信号的输出的VCO响应于控制电压来调整振荡输出信号的频率。由相 位检测器和其它环路部件（诸如电荷泵和滤波器）生成的控制电压稳定至使VCO以期望频 率振荡的值。另外，相位检测器的输出处的相位误差趋于零。因此，在操作期间，该环路调 整控制电压从而使VCO在稳定状态中以期望频率振荡并且使输出时钟的相位与参考时钟 的相位具有特定关系。
[0005] DLL -般包括相位检测器和压控延迟线。该环路调整控制电压从而使延迟线提供 期望的延迟（并且相位检测器的输出处的相位误差为零）。具有接收控制电压和输入信号 的输入的压控延迟线选择性地延迟输出信号直到所述输出信号与所述输入信号达成延迟 锁定。对于将时钟频率倍增整数值倍而言DLL可能是比PLL更合意的，因为举例而言DLL 一般比PLL提供更多的稳定性，采用较小的环路滤波器，并且呈现较低的相位噪声。
[0006] 图1示出常规的DLL电路100,该DLL电路100将输出时钟信号CLK_OUT与输入时 钟信号CLK_IN进行延迟锁定。更具体地，DLL电路100包括相位和频率检测器（PFD) 110、 电荷泵120、环路滤波器130和压控延迟线140。晶体振荡器可以生成到PFD 110和延迟线 140的第一输入的振荡时钟信号CLK_IN。PFD 110将CLK_IN的相位与反馈信号CLK_FB作 比较以生成上升（UP)和下降（DN)控制信号，所述上升（UP)和下降（DN)控制信号通过电 荷泵120转换成与这两个时钟的相位差成比例的电荷（Qc)。由电荷泵生成的电荷被滤波器 130滤波（例如，积分）并且作为控制电压Vc提供给延迟线140。包括多个（n个）串联连 接的延迟元件141的延迟线140响应于Vc而选择性地延迟CLK_IN以生成CLK_OUT，所述延 迟元件141提供对应数目个延迟抽头Tl - Tn。以此方式，通过调整延迟线140内的信号延 迟直至CLK_OUT的周期等于CLK_IN的周期，作为反馈信号CLK_FB提供给PFD 110的输出 信号CLK_OUT可以与输入信号CLK_IN同步（例如，延迟锁定）。
[0007] 延迟抽头Tl-Tn提供时钟信号的多个相位延迟（例如，〇 t，〇2,... 〇n)。由此， 图1的DLL 100可以通过对抽头Tl - Tn处的多个时钟相位执行逻辑运算以实现输入信号 CLK_IN的倍频来用作频率合成器。遗憾的是，对由抽头Tl-Tn提供的多个时钟相位执行逻 辑运算可招致不期望的延迟，这进而可能不合意地生成输出时钟信号中的毛刺。将DLL 100 用作倍频器的另一弊端是难以实现倍增因子的可编程性。
[0008] 因此，需要提供一种能将参考频率倍增任意整数值倍且同时最小化输出时钟信号 内的噪声和毛刺的倍频DLL。
[0009] 概述
[0010] 公开了一种延迟锁定环OLL)，所述延迟锁定环能生成具有是输入振荡信号频率 的整数倍的频率的输出振荡信号。根据本发明实施例，DLL包括相位检测器、电荷泵以及压 控振荡器（VCO)。包括用于接收参考信号和反馈信号的输入的相位检测器响应于参考信号 和反馈信号之间的相位差来生成UP控制信号和DN控制信号。耦合至所述相位检测器的电 荷泵响应于UP控制信号和DN控制信号来生成控制电压。VCO生成输出振荡信号、参考信号 和反馈信号，所述VCO包括用于信令所述VCO开始振荡的输入和用于接收控制电压的输入。
[0011] 更具体地，所述相位检测器可以比较参考信号的相位和反馈信号的相位以生成UP 控制信号和DN控制信号，UP控制信号和DN控制信号进而被电荷泵用来调整所述控制电压。 VCO响应于该控制电压来调整输出振荡信号的频率。根据本发明实施例，参考信号和反馈信 号间的相位差可以指示输入振荡信号和输出振荡信号间的相位差。因此，调整控制电压直 至参考信号和反馈信号之间的相位差接近于零可以将输出振荡信号的所选边沿与输入振 荡信号的所选边沿对准。以此方式，输出振荡信号的频率可以被维持在输入振荡信号的频 率的预定整数倍而不使用任何抽头控制型延迟线。
[0012] 对于一些实施例，VCO包括振荡器电路、同步逻辑和控制电路。振荡器电路生成所 述输出振荡信号，并且包括用于生成内部振荡信号的节点。同步逻辑生成参考信号和反馈 信号，并且响应于同步信号来选择性地转发内部振荡信号或输入振荡信号作为输出振荡信 号，所述同步逻辑包括用于接收内部振荡信号、输入振荡信号和同步信号的输入。控制电路 响应于检测到所述输出振荡信号的预定数目个循环来断言所述同步信号，所述控制电路包 括用于接收输出振荡信号的输入。
[0013] 更具体地，在正常振荡模式期间（其可以与同步信号的解除断言相关联），同步逻 辑转发内部振荡信号作为输出振荡信号，并且解除断言参考信号和反馈信号。以此方式， VCO生成具有是输入振荡信号频率的整数倍的频率的输出振荡信号。在同步操作模式期间 (其可以与同步信号的断言相关联），同步逻辑转发输入振荡信号作为输出振荡信号，并且 断言参考信号和反馈信号。在此时间期间，同步逻辑生成信号，这些信号被相位检测器和电 荷泵用来选择性地调整输出振荡信号的频率（例如，通过调整控制电压）直至输出振荡信 号的所选边沿与输入振荡信号的所选边沿对准。
[0014] 如在本文中所描述的，根据本发明实施例的DLL由于数个原因是优于常规DLL的。 第一，通过采用VCO来控制DLL输出信号的振荡频率，根据本发明实施例的DLL相比采用抽 头控制型延迟线的常规DLL可以减少电路面积。事实上，抽头控制型延迟线通常占据大量 面积。可以包括一个或多个缓冲器或反相器的每一抽头具有固定面积，并且所需要的抽头 数目取决于所需的最大延迟。例如，在时钟管理电路中，最大延迟由将要支持的最低频率指 定。因此，抽头控制型延迟线的设计需要在布局面积和所支持的频率范围之间折衷。
[0015] 第二，通过采用VCO而不是抽头控制型延迟线，本发明实施例的DLL可以生成具有 最小失真和占空比误差的输出振荡信号。例如，延迟线中各个延迟抽头的上升时间和下降 时间之间的差值可导致输出信号占空比中不期望的变化。事实上，对于其中输入信号具有 高频率的应用而言，抽头控制型延迟线的占空比失真可以导致时钟脉冲完全消失。与之相 反，例如因为VCO周期性地将输出振荡信号与输入振荡信号同步而不使用抽头控制型延迟 线，本发明实施例的DLL不遭受此类占空比失真。
[0016] 附图简述
[0017] 本发明各实施例是作为示例来解说的，且不旨在受附图中各图的限制，其中：
[0018] 图1是常规DLL的框图；
[0019] 图2是根据一些实施例的DLL的框图；
[0020] 图3A是根据一些实施例的在图2的DLL电路中可以采用的VCO电路的一个实施 例的框图；
[0021] 图3B示出根据一些实施例的可以用作图3A的VCO电路中的（诸）延迟元件的压 控延迟元件；
[0022] 图4是根据一些实施例的可以用作图3B的延迟元件中的上拉电路的可编程上拉 电路的电路图；
[0023] 图5是根据一些实施例的可以用作图3B的延迟电路中的电容器的可编程电容器 电路的电路图；
[0024] 图6A是根据一些实施例解说图2的DLL电路的示例性操作的波形图；
[0025] 图6B是解说在快速VCO情况下图2的DLL电路的示例性操作的波形图；
[0026] 图6C是解说在慢速VCO情况下图2的DLL电路的示例性操作的波形图；
[0027] 图6D是图3A的VCO电路的示例性操作的解说性流程图；
[0028] 图7描绘DLL输出信号上的电荷泵静态相位误差的影响；以及
[0029] 图8是可以在图2的DLL电路中采用的电荷泵电路的一个实施例的框图。
[0030] 相同的附图标记贯穿全部附图指示对应的部件。
[0031] 详细描述
[0032] 在以下详细描述中，将阐述众多具体细节来提供对本公开的透彻理解。同样，在以 下描述中并且出于解释目的，阐述了具体的命名以提供对本发明各实施例的透彻理解。然 而，对于本领域技术人员将明显的是，可以不需要这些具体细节就能实践本发明各实施例。 在其他实例中，以框图形式示出公知的电路和设备以避免混淆本公开。如本文所使用的，术 语"耦合"意味着直接连接到、或通过一个或多个居间组件或电路来连接。本文所描述的各 种总线上所提供的任何信号可以与其他信号进行时间复用并且在一条或多条共用总线上 提供。另外，各电路元件或软件块之间的互连可被示为总线或单信号线。每条总线可替换 地是单信号线，而每条单信号线可替换地是总线，并且单线或总线可表示用于各组件之间 的通信的大量物理或逻辑机制中的任一个或多个。此外，对于至少一些实施例，输入振荡信 号和输出振荡信号可以分别是输入时钟信号和输出时钟信号。
[0033] 图2是根据本发明实施例的延迟锁定环（DLL)电路200的框图。如下所述，DLL电 路200可用于倍频，因此DLL电路200的实施例在本文中可被称作倍频DLL。如图2所描绘 的，DLL电路200包括相位和频率检测器（PFD) 210、电荷泵220、环路滤波器230和压控振荡 器（VC0)240。PFD 210包括接收参考振荡信号（OSC_REF)和反馈振荡信号（OSC_FB)的输 入，并且包括生成UP控制信号和DN控制信号的输出。电荷泵220包括接收UP控制信号和 DN控制信号的输入，并且包括生成电荷Qc的输出。环路滤波器230可以是任何合适的环 路滤波器，所述环路滤波器230对由电荷泵生成的电荷进行滤波（例如，积分）以生成用于 VCO 240的控制电压VC。VCO 240包括接收由晶体振荡器250提供的输入振荡信号（XTAL) 的第一输入，接收控制电压VC的第二输入，生成输出振荡信号（OUT)的第一输出，生成振荡 参考信号〇SC_REF的第二输出，以及生成振荡反馈信号0SC_FB的第三输出。
[0034] 尽管输入信号XTAL在图2中描绘为由晶体振荡器250生成，但对于其他实施例， 输入信号XTAL可以由其它部件生成 ，诸如另一合适的振荡器或时钟电路。
[0035] 根据本发明实施例，VC0 240可以提供使用压控延迟线（诸如图1中的延迟线 140)实现的延迟功能。此外，在DLL电路200的操作期间，单个时钟边沿（例如，源自输入 信号XTAL的上升沿）可以循环经过在VC0 240中形成的环路以生成在VC0 240的第一输 出处提供的振荡输出信号OUT，由此允许VC0 240作为无限的、折叠的压控延迟线来操作。 可以响应于控制电压VC来调整的输出信号OUT的频率可以是输入信号XTAL的频率的整数 倍。因此，如在以下更加详细描述的，输入信号XTAL可被VC0 240用来复位循环经过VC0 240内的环路的边沿（例如，将输出信号OUT的相位与输入信号XTAL的相位重新对准）。
[0036] 对于一些实施例，可以使用锁存器（例如，置位-复位（SR)锁存器）、两个延迟元 件、同步逻辑和控制电路来形成VC0 240。对于此类实施例，所选时钟边沿（例如，正边沿 或负边沿）循环经过SR锁存器和两个延迟元件，从而在延迟元件之一传播一正边沿之后， SR锁存器将该延迟元件的输入复位为0。以此方式，单个时钟边沿循环经过VC0 240可以 生成输出信号OUT，该输出信号OUT如上所述可以配置成具有是输入信号XTAL的频率的整 数倍的频率。
[0037] 同步逻辑（出于简化起见，图2中未示出）可以跟踪输出信号OUT的相位并将其与 输入信号XTAL的相位同步。控制电路可以生成同步信号（EXP_EDGE，未示出），该同步信号 进而可被同步逻辑用以生成参考信号〇SC_REF和反馈信号0SC_FB。如上所述，在PFD 210 中比较参考信号〇SC_REF的相位和反馈信号0SC_FB的相位以生成用于VC0 240的控制电 压VC，并且因此VC0 240对0SC_REF和0SC_FB的断言之间的时间差可以指示输出振荡信 号OUT和输入振荡信号XTAL之间的相位差。对于一些实施例，通过将输入信号XTAL与同 步信号（EXP_EDGE)进行逻辑与可以生成参考信号0SC_REF，而通过将输出信号OUT与控制 信号EXP_EDGE进行逻辑与可以生成反馈信号0SC_FB。
[0038] 此外，对于一些实施例，VC0 240的控制电路可以包括计数器（出于简化起见，图 2中未示出）或与其相关联，所述计数器对所选时钟边沿循环经过VC0 240内的环路的次 数计数。对于一些实施例，在计数器值达到预定计数阈值之后，控制电路可以断言同步信 号EXP_EDGE。EXP_EDGE的断言可以导致输入信号XTAL的边沿被转发到输出（以形成信号 OUT)。VC0 240内的两个延迟元件可以停止循环来自前一循环的时钟边沿，由此允许VC0 240提供有限长度的延迟线。另外，新的XTAL边沿将开始在两个VC0延迟之间循环。预定 的计数阈值可以指示用于对输入信号XTAL的频率进行倍频以生成输出信号OUT的整数值。
[0039] 图3A解说VC0 300,其是图2的VC0 240的一个实施例。该VC0 300包括SR锁 存器310、两个延迟元件320 (1) -320 (2)、同步逻辑330以及控制电路340,通过输入信号 XTAL(图2)的所选边沿可以周期性地复位VC0 300。SR锁存器310包括复位输入（R)、置 位输入（S)、第一输出（Q)和第二输出（5 )，所述SR锁存器310由两个交叉耦合的或非门 N0R1和N0R2形成。为了本文中讨论的目的，提供至第一延迟元件320 (1)的输入的信号可 以被称作第一开始信号（StartA)，在SR锁存器310的Q输出处生成的信号可以被称作内部 VC0开始信号（Start_VC0)，而在SR锁存器310的g:输出处生成的信号可以被称作第二开 始信号（StartB)。
[0040] 第一延迟元件320(1)具有用以接收来自SR锁存器310的Q输出的内部信号 Start_VCO或经由同步逻辑330的输入信号XTAL的输入，并且具有耦合至SR锁存器310的 复位输入的输出。第二延迟元件320 (2)具有耦合至SR锁存器310的S:输出的输入，并且具 有耦合至SR锁存器310的置位输入的输出。SR锁存器310和两个延迟元件320 (1) -320 (2) 一起形成VCO 300的振荡器电路305。
[0041] 如图3A所描绘的，第一延迟元件320(1)提供用于SR锁存器310的RESET(复位） 信号，而第二延迟元件320(2)提供用于SR锁存器310的SET(置位）信号。因此，对于一 些实施例，第一延迟元件320(1)对复位信号的断言（例如，为逻辑高）致使SR锁存器310 驱动其Q输出为逻辑低并且驱动其S输出为逻辑高，而第二延迟元件320 (2)对置位信号的 断言（例如，为逻辑高）致使SR锁存器310驱动其Q输出为逻辑高并且驱动其&输出为逻 辑低。以此方式，所选时钟边沿（例如，正边沿）可以循环经过振荡器电路305并导致输出 信号OUT在逻辑低状态和逻辑高状态之间振荡。可以至少部分地根据第一延迟元件320 (1) 和第二延迟元件320(2)引起的信号延迟来确定输出信号OUT的振荡频率。对于一些实施 例，可以通过调整控制电压Vc来改变由第一延迟元件320 (1)和第二延迟元件320 (2)提供 的信号延迟。
[0042] 对于一些实施例，延迟元件320(1)和320(2)中的每一个可以被配置成在指示振 荡信号频率的外部可调整预定延迟周期之后从其输入端向其输出端传播逻辑高信号，并且 可以配置成在小的门延迟之后从其输入端向其输出端传播逻辑低信号，所述小的门延迟对 振荡频率的影响可以忽略不计。以此方式，VC0300可以配置成以在SR锁存器310的Q输 出处产生振荡信号的方式使Start信号的正的或上升沿传播通过SR锁存器310和延迟元 件 320(1)-320(2)。
[0043] 更具体地，响应于接收到信号StartA的上升沿，第一延迟元件320 (1)在与第一延 迟元件320(1)相关联的预定延迟周期D1之后断言其输出信号RESET为逻辑高。类似地， 响应于接收到信号StartB的上升沿，第二延迟元件320 (2)在与第二延迟元件320 (2)相关 联的预定延迟周期D2之后断言其输出信号SET为逻辑高。对于一个或多个实施例，一旦接 收到信号StartA的下降沿，第一延迟元件320(1)就快速解除断言其输出信号RESET为逻 辑低（例如，比响应于StartA的上升沿而断言输出信号RESET为逻辑高更快），并且一旦接 收到信号StartB的下降沿，第二延迟元件320(2)就快速解除断言其输出信号SET为逻辑 低（例如，比响应于StartB的上升沿而断言输出信号SET为逻辑高更快）。
[0044] 同步逻辑330包括对称复用器（MUX) 331和两个逻辑与门332-333。MUX331具有 耦合至SR锁存器310的Q输出以接收信号Start_VC0的第一输入，具有耦合至晶体振荡器 250以接收输入信号XTAL的第二输入，具有耦合至控制电路340以接收同步信号EXP_EDGE 的控制端，并且具有向第一延迟元件320(1)的输入提供信号StartA的输出。因此，MUX 331 响应于EXP_EDGE选择性地转发或者XTAL或者Start_VC0作为到第一延迟元件320 (1)的 信号 StartA。
[0045] 对于本文中所描述的示例性实施例，当EXP_EDGE被解除断言成逻辑低时，MUX 331转发Start_VC0作为到第一延迟元件320 (1)的StartA，由此允许SR锁存器310和延 迟元件320(1)-320 (2)作为振荡器独立于输入信号XTAL而操作。相反地，当EXP_EDGE被 断言成逻辑高时，MUX 331转发XTAL作为到第一延迟元件320(1)的StartA，由此允许输入 信号XTAL复位循环经过振荡器电路305的时钟边沿和/或允许输出信号OUT与输入信号 XTAL同步。
[0046] 与门332具有耦合至SR锁存器310的Q输出以接收信号Start_VC0的第一输入， 具有耦合至控制电路340以接收控制信号EXP_EDGE的第二输入，并且具有生成反馈信号 〇SC_FB的输出。在操作中，当EXP_EDGE被断言成逻辑高时，与门332传递信号Start_VC0 作为到图2的DLL电路200的PFD 210的0SC_FB。相反地，当EXP_EDGE被解除断言成逻辑 低时，与门332迫使0SC_FB成逻辑低，而不管信号Start_VC0的逻辑状态和/或逻辑转变。 在一个实施例中，PFD 210对其输入信号的上升沿敏感。由于振荡器305以是晶体时钟周 期倍数的频率振荡，因此在晶体时钟周期内生成Start_VC0信号的多个正边沿。因此，在一 个实施例中，将Start_VC0和EXP_EDGE进行与操作致使Start_VC0的合适的正边沿被用作 环路的反馈信号〇SC_FB。
[0047] 与门333具有耦合至晶体振荡器250以接收输入信号XTAL的第一输入，具有耦合 至控制电路340以接收控制信号EXP_EDGE的第二输入，并且具有生成参考信号0SC_REF的 输出。在操作中，当EXP_EDGE被断言成逻辑高时，与门333传递输入信号XTAL作为到图2 的DLL电路200的PFD 210的0SC_REF。相反地，当EXP_EDGE被解除断言成逻辑低时，与 门333迫使0SC_REF成逻辑低，而不管输入信号XTAL的逻辑状态和/或逻辑转变。在一 个实施例中，由于在晶体时钟周期内仅存在一个XTAL上升沿，因此不需要门333来执行选 择（不同于门332)。然而，使用门333从而（i)等同地处理信号Start_VC0和XTAL (以及 0SC_FB与0SC_REF)，以及（ii)使两条路径内的延迟相等。在另一个实施例中，门333的输 入（被示出连接至EXP_EDGE)可以被连接至逻辑高（例如，永久连接至电压源）。
[0048] 因此，当EXP_EDGE被断言成逻辑高时，与门332和333传递信号Start_VC0和XTAL 作为到图2的PFD210的相应信号0SC_FB和信号0SC_REF，由此允许PFD210将Start_VC0 的相位与输入信号XTAL的相位作比较以生成被电荷泵220用来生成控制电压Vc的UP信 号和DN信号。出于本文中讨论的目的，EXP_EDGE的断言致使DLL电路200进入同步模式， 在同步模式期间：（i)生成信号〇SC_REF和0SC_FB(被用于相位调整），（ii)自前一参考循 环起在振荡器的延迟之间循环的边沿被终止，以及（iii)来自XTAL信号的新边沿被引入振 荡器。
[0049] 如上所述，控制电路340生成同步信号EXP_EDGE。对于图3A的示例性实施例，控 制电路340包括（或者在其他情况下关联于）具有接收信号StartA的输入的计数器341。 在操作中，计数器 341对信号StartA的所选边沿（例如，正边沿）的数目计数。当计数值 达到预定阈值时，计数器341可以断言触发信号，其致使控制电路340翻转控制信号EXP_ EDGE的逻辑状态。以此方式，预定的阈值可以被用于提供用于在生成输出信号OUT时对输 入信号XTAL的频率进行倍增的整数值。
[0050] 以下关于图6A的解说性时序图601和图6D的解说性流程图650来描述用于生成 输出振荡信号OUT的VC0 300的示例性操作，所述输出振荡信号OUT具有是输入信号XTAL 的频率的整数n倍（n = 4)的频率（例如，fQUT= 4*f XTAJ。当输入信号XTAL在时间t0处准 备好时，控制电路340断言同步信号EXP_EDGE为逻辑高，这导致MUX 331将输入信号XTAL 转发至第一延迟元件320 (1)的输入，由此允许信号XTAL初始化由SR锁存器310和延迟元 件320(1)-320 (2)形成的振荡器电路305的操作（652)。一旦接收到输入信号XTAL的正边 沿，第一延迟元件320(1)就在与第一延迟元件320(1)相关联的第一延迟周期D1之后断言 其输出信号RESET为逻辑高（654)。在时间tl，结果产生的RESET的逻辑高状态致使SR锁 存器310驱动其Q输出（以及因此信号Start_VCO)成逻辑低并且驱动其1;输出（以及因 此信号StartB)成逻辑高（656)。
[0051] 正是由于在时间tl处RESET信号被第一延迟元件320(1)从逻辑低断言成逻辑 高，因此控制电路340解除断言EXP_EDGE为逻辑低。响应于此，MUX331将SR锁存器310的 Q输出耦合到第一延迟元件320(1)的输入，由此从SR锁存器310的Q输出提供信号Start_ VCO既作为到第一延迟元件320 (1)的信号StartA，又作为VCO的输出信号OUT (658)。以此 方式，MUX 331闭合SR锁存器310的Q输出与第一延迟元件320(1)的输入之间的环路，由 此允许振荡器电路305开始独立于输入信号XTAL地振荡。
[0052] 响应于StartB的所断言的逻辑高状态，第二延迟元件320(2)在其相关联的延迟 周期D2之后断言其输出信号SET为逻辑高（660)。在时间t2,结果产生的SET的逻辑高状 态致使SR锁存器310驱动其Q输出（以及因此信号Start_VC0)成逻辑高并且驱动其S输 出（以及因此信号StartB)成逻辑低（662)。以此方式，从输入信号XTAL导出的正时钟边 沿循环经过振荡器电路305以产生具有周期T的振荡输出信号OUT。如图6A所描绘的，输 入信号XTAL具有周期4T。
[0053] 如上所述，对于本文所述的图3A的示例性实施例，VC0 300生成输出信号OUT，所 述输出信号OUT具有是输入信号XTAL的频率的n = 4倍的频率。因此，输入信号XTAL的 正边沿应当与输出信号OUT的每第n = 4个正边沿对准。为了确保输出信号OUT保持与输 入信号XTAL同步，控制电路340可以每隔输出信号OUT的n = 4个周期选择MUX 331的第 二输入来接收输入信号XTAL以允许输入信号XTAL的正边沿复位（例如，重新对准）输出 信号OUT的正边沿。
[0054] 更具体地，在时间t3 (这在VC0的输出信号OUT的约3. 5个周期之后发生），控制 电路340断言EXP_EDGE为逻辑高，这进而允许与门332响应于Start_VC0而选择性地断言 0SC_FB并且允许与门333响应于XTAL而选择性地断言0SC_REF(664)。此后，信号0SC_FB 和信号〇SC_REF可以被PFD210作比较并被电荷泵220处理以生成控制电压Vc(666)，并且 控制电压Vc可被用于调整输出信号OUT的振荡频率（668)。
[0055] 对于一些实施例，响应于计数器341检测到信号StartA的3. 5个周期，控制电路 340可以断言EXP_EDGE。响应于此，MUX 331转发信号XTAL作为到第一延迟元件320(1)的 StartA，由此允许信号XTAL的在时间t4处的下一个正边沿循环经过振荡器305并且触发 StartB的下一正边沿。以此方式，输入信号XTAL的正边沿可以被用来复位（例如，重新对 准）循环经过振荡器305的时钟边沿，由此在信号XTAL和OUT之间维持延迟锁定。
[0056] 注意，因为信号Start_VC0在时间t4处转变成逻辑高同时EXP_EDGE被断言成逻 辑高，所以在时间t4处，与门332断言反馈信号0SC_FB成逻辑高。类似地，因为信号XTAL 在时间t4处转变成逻辑高同时EXP_EDGE被断言成逻辑高，所以在时间t4处，与门333断 言参考信号〇SC_REF成逻辑高。还是参考图2，PFD210比较参考信号0SC_REF和反馈信号 0SC_FB之间的相位差以生成调整用于VC0 300的控制电压V。的UP信号和DN信号。在一 个实施例中，当信号〇SC_REF和信号0SC_FB彼此同相时（例如，其指示输出信号OUT与晶 体振荡器信号XTAL恰当地对准），如图6A中所描绘的，PFD 210将不调整（或将仅仅作出 小调整）控制电压Vc。
[0057] 接着，在时间t5,控制电路340再次解除断言EXP_EDGE成逻辑低。对于一些实施 例，响应于在EXP_EDGE的断言之后计数器341检测到信号StartA的1个周期，控制电路 340可以解除断言EXP_EDGE。响应于EXP_EDGE的解除断言的状态，MUX 331将SR锁存器 310的Q输出耦合到第一延迟元件320(1)的输入，由此从SR锁存器310的Q输出提供信 号Start_V⑶既作为到第一延迟元件320(1)的信号StartA，又作为VCO 300的输出信号 OUT。以此方式，MUX 331再次闭合SR锁存器310的Q输出与第一延迟元件320(1)的输入 之间的环路，由此允许振荡器电路305再一次独立于输入信号XTAL地振荡。
[0058] 还是参考图3A，如果VC0输出信号OUT开始相对于输入信号XTAL漂移，则反馈 环路可以重新对准循环经过振荡器305的时钟边沿，从而使输出信号OUT变得与输入信号 XTAL对准。例如，图6B是解说图3A的VC0 300校正"快速VC0"情况的的示例性操作的 波形图602,在"快速VC0"情况下期望降低输出信号OUT的频率（例如，相对于输入信号 XTAL)。如图6B所描绘的，输出信号OUT具有比图6A的输出信号OUT的期望周期T短的周 期T'，并且因此在输入信号XTAL的单个周期内可以发生信号OUT多于4个循环。因此，例 如，在图6B中的输出信号OUT在时间t2'处完成周期时，输出信号OUT应当不会在时间t2 之前完成周期。因此，为了将输出信号OUT的上升沿与输入信号XTAL的上升沿重新对准， 同步逻辑330减慢振荡器电路305。
[0059] 更具体地，在信号StartA的约3. 5个周期之后，在时间t3'处，控制电路340断言 EXP_EDGE成逻辑高。响应于此，MUX 331转发输入信号XTAL作为到第一延迟元件320 (1) 的输入的StartA。以此方式，信号StartA的下一个正边沿被输入信号XTAL的下一个正边 沿（例如，而不是被信号Start_VC0的下一个正边沿）触发。此外，因为EXP_EDGE被断言， 所以信号Start_VC0的下一个正边沿致使与门332在时间t3a处断言反馈信号0SC_FB成 逻辑高，并且输入信号XTAL的下一个正边沿致使与门333在时间t4处断言参考信号0SC_ REF成逻辑高。
[0060] 图2的PFD 210比较0SC_FB和0SC_REF之间的相位差，并且响应于此，正好在时 间t3a之后断言DN信号且正好在时间t4之后断言UP信号。因为DN信号被断言早于且长 于UP信号，所以电荷泵220以致使VC0 300降低其输出信号OUT的振荡频率的方式来调整 (例如，降低）控制电压Vc。因此，当控制电路340在时间t5处解除断言EXP_EDGE时（这 致使MUX 331转发信号Start_VC0作为信号StartA)，输出信号OUT再次与输入信号XTAL 同步。因此，对于图6B的示例性实施例，反馈信号0SC_FB的断言早于且长于参考信号0SC_ REF的断言致使VCO 300降低输出信号OUT的振荡频率直到输出信号OUT与输入信号XTAL 达成延迟锁定。
[0061] 图6C是解说图3A的VC0 300校正"慢速VC0"情况的示例性操作的波形图603， 在"慢速VC0"情况下期望增高输出信号OUT的频率（例如，相对于输入信号XTAL)。如图 6C所描绘的，输出信号OUT具有比图6A的输出信号OUT的期望周期T短的周期T"，并且 因此在输入信号XTAL的单个周期内发生信号OUT的少于4个循环。因此，为了将输出信号 OUT的上升沿与XTAL的上升沿重新对准，同步逻辑330可加速振荡器电路305。
[0062] 更具体地，在信号StartA的约3. 5个周期之后，在时间t3"处，控制电路340断 言EXP_EDGE成逻辑高。响应于此，MUX 331转发信号XTAL作为到第一延迟元件320 (1)的 输入的StartA。以此方式，信号StartA的下一个正边沿被信号XTAL的下一个正边沿（例 如，而不是被信号Start_VCO的下一个正边沿）触发。此外，因为EXP_EDGE被断言，所以信 号XTAL的下一个正边沿致使与门333在时间t4处断言参考信号OSC_REF成逻辑高，并且 信号Start_VCO的下一个正边沿致使与门332在时间t4a处断言反馈信号OSC_FB成逻辑 尚。
[0063] 图2的PFD 210比较OSC_FB和OSC_REF之间的相位差，并且响应于此，正好在时 间t4之后断言UP信号且正好在时间t4a之后断言DN信号。因为UP信号被断言早于且长 于DN信号，所以电荷泵220以致使VCO 300增高其输出信号OUT的振荡频率的方式来调 整（例如，增高）控制电压Vc。因此，当控制电路340在时间t5处解除断言EXP_EDGE时 (这致使MUX331转发信号Start_VC0作为信号StartA)，振荡器输出信号OUT再次与信号 XTAL同步。因此，对于图6C的示例性实施例，参考信号0SC_REF的断言早于且长于反馈信 号0SC_FB的断言致使VC0 300增高输出信号OUT的振荡频率直到输出信号OUT与输入信 号XTAL达成延迟锁定。
[0064] 注意，可以存在针对由VC0 300提供的输出信号OUT的振荡频率的下限。例如，如 果在采集阶段期间，输入信号XTAL的下一边沿在断言信号EXP_EDGE之前到达，则图2的 PFD 210可以不生成致使VC0 300增加振荡频率的控制信号UP和DN值，并且因此图2的 DLL 200可能达不到期望的稳定状态。对于上面讨论的n = 4 的倍频因子，如果输入信号 XTAL的下一边沿在完成VC0输出信号StartA/OUT的3. 5个循环之前发生（例如，触发EXP_ EDGE的断言），则DLL 200可能达不到其稳定状态。
[0065] 因此，根据本发明实施例，如果检测到输入信号XTAL的下一个边沿出现在控制信 号EXP_EDGE被断言之前，则分离的电路块/机构（例如，采集逻辑，出于简化起见未示出） 被激活并且上述的相位校正机制被旁路掉。在此情况下，VC0 300、PFD 210和计数器341 可以被维持在复位状态直到输入信号XTAL的后续边沿出现。此后，输入信号XTAL的后续 边沿可以开始循环经过VC0 300的两个延迟元件320 (1) -320 (2)。以此方式，UP信号可被 断言以致使VC0 300增大输出信号OUT的振荡频率（例如，在没有DN信号被断言时）。因 为在采集逻辑被激活时可能不会生成UP信号，因此UP信号可以在VC0输出信号OUT的下 一个周期的前一半期间被断言。
[0066] 注意，即使输入信号XTAL的下一边沿在VC0输出信号的3. 5个周期处或甚至稍后 处出现，也可以激活采集逻辑。例如，如在图6C的慢速VC0情况中所描绘的，在信号StartA 被解除断言之后且在输入信号XTAL的下一个边沿出现之前可以为第一延迟元件320 (1)的 复位而缩短可用的时间间隔。在信号StartB在VC0输出信号的第4个周期的结尾处被解 除断言之后且在信号StartB在下一个循环的半个周期后被再次断言之前，同样可为第二 延迟元件320(2)的复位而缩短可用的时间间隔。由于与复位延迟元件320(1)-320(2)相 关联的时间，因此除非输入信号XTAL的下一个边沿明显晚于VC0输出信号的3. 5个周期到 达，否则采集逻辑激活。
[0067] 再次参考图2,要注意一些常规的电荷泵可能具有与从PFD 210收到的UP信号和 DN信号相关的失配电流，并且还可以注入寄生电荷到响应于UP信号和DN信号而生成的控 制电压Vc中。更具体地，如果PFD 210对UP信号和DN信号的断言相互对准（例如，在相 同的时间处），则电荷泵220的常规实施例可以在每一参考循环期间注入寄生电荷到控制 电压（Vc)中。为了抵消注入Vc的寄生电荷，UP信号和DN信号的断言可以偏移一个时间 偏移值△ T从而使电荷泵220在每一循环增加零电荷。时间偏移值△ T可以被表示为： Aintewp-t#*?。然而，将up信号和DN信号的断言暂时间隔开时间偏移值A T可以致使 VCO 240以错误频率操作，并且还可以致使VCO输出信号占空比中的失衡，例如如图7所描 绘的。此外，将UP信号和DN信号的断言偏移A T可能在DLL的输出信号OUT的频谱内产 生参考毛刺。
[0068] 图8解说了是图2的电荷泵220的一个实施例的电荷泵800。如图8中所示，电荷 泵电路800包括主电荷泵810、副电荷泵820以及运算放大器（运放）830。主电荷泵810包 括：接收UP信号和DN信号的输入、接收校准电压信号（V eAJ的控制输入、以及生成控制电 压^(例如，被提供给图2的DLL 200的VC0 240)的输出。主电荷泵810的输出电容可以 由主电荷泵电容CM来建模。副电荷泵820包括接收UP信号和DN信号的输入、接收V ^的 控制输入、以及生成副控制电压％的输出。副电荷泵820的输出电容可以由副电荷泵电容 CK来建模。对于一些实施例，主电荷泵810和副电荷泵820可以是任何适用的电荷泵。对 于一个实施例，副电荷泵820可以小于主电荷泵810,以便例如减少面积和功耗。
[0069] 运放830包括从主电荷泵810接收V。的正输入、从副电荷泵820接收VK的负输 入、以及生成校准电压信号的输出。在操作中，运放830比较V^VK以生成V^，并且 因此校准电压指示控制电压V。和副控制电压VK之差。
[0070] 更具体地，可以响应于校准电压信号来调整与UP信号和/或DN信号的断言 相关联的主电荷泵810内的电流，以修改其对应的向上电流和向下电流的相对幅值。类似 地，可以响应于校准电压信号来调整与UP信号和/或DN信号的断言相关联的副电荷 泵820内的电流，以修改其对应的向上电流和向下电流的相对幅值。但是，根据本发明实施 例，在UP信号和DN信号被提供给主电荷泵810的相应UP输入端和DN输入端时，UP信号 和DN信号被反向并且被提供给副电荷泵820的相应DN输入端和UP输入端（例如，如图8 中描绘的）。以此方式，可以响应于来调整由副电荷泵820生成的副控制电压V K，直到 %等于由主电荷泵810生成的控制电压Vc。
[0071] 更具体地，因为主电荷泵810和副电荷泵820接收相同的UP输入信号和DN输入信 号，接收相同的校准电，并且分别生成相等的输出电压VjPVK，因此主电荷泵810和副 电荷泵820应当在其输入端呈现相同的定时偏移值。因此，尽管主电荷泵810的定时偏移 值可以被表达为A T81(i= tstartUP_tstartDN，副电荷泵820的定时偏移值可以被表达为A T82(i =tstartDN-tstartUP(例如，因为输入信号UP和DN针对副电荷泵820被反向）。这隐含A T 81Q =- A T82(l。结果，电荷泵电路800的总时间偏移值变成0,并且相位误差被校准。
[0072] 再次参考图3A，振荡器305由于数个原因而优于常规环形振荡器。第一，振荡器 305可以仅使用两个延迟元件320(1)和320(2)来生成振荡输出信号（例如，这两个延迟 元件分别在锁存器310的Q输出和复位输入之间引入第一外部可调整预定延迟周期D1，并 且在锁存器310的f 5:输出和置位输入之间引入第二外部可调整预定延迟周期D2)。与之相 反，常规环形振荡器一般需要大于1的奇数个延迟级（例如，3个或更多个）以启用输出信 号中的逻辑状态转变（以及因此的振荡）。
[0073] 与常规的弛张振荡器相比，图3A的振荡器305更小且没那么复杂。不同于许多的 常规弛张振荡器，图3A的振荡器305不包括电压比较器或RC滤波器，并且不依赖于参考电 压或参考电流的生成。事实上，振荡器305的简化可以允许其使用数字电路（例如，而不是 模拟电路）来实现。
[0074] 此外，对于图3A的振荡器305,在每一个振荡周期内，单个上升或正边沿传播经过 所有电路元件（例如，延迟元件320(1)-320(2)以及门NOR1-NOR2) -次，这对于一些实施 例可能是有利的。与之相反，常规环形振荡器一般在每一振荡周期内既传播正边沿又传递 负边沿（例如，彼此异相180度的边沿）经过该环。对于图3A的振荡器305, 一旦单个边沿 在振荡器周期内最后一次进入第二延迟320(2)(即，振荡器相位进入参考周期内最后一个 振荡周期的后半周期，并且EXP_EDGE信号被断言），则第一延迟320 (1)被复位并且准备好 从晶体振荡器250接收新边沿。对于常规环形振荡器，当振荡器相位进入参考周期内最后 一个振荡周期的后半周期且新边沿必须进入该环时，已经存在将生成〇SC_FB信号的在该 环内循环的相反极性的边沿，并且这两个边沿可能相互冲突及吞并或以其它方式交互并不 利地影响DLL的操作。
[0075] 如上所述，对于一些实施例，可以使用传播正的或上升沿比负的或下降沿更 快的延迟元件320(1)-320(2)来实现图3A的振荡器305。对于其它实施例，延迟元件 320(1)-320 (2)例如可以配置成传播正边沿比负的或下降沿更快，从而使振荡器305传播 单个负边沿经过电路元件310和320 (1) -320 (2)，以在Q端和S端生成互补的振荡输出信 号。对于此类的其它实施例，SR锁存器110的或非门NOR1和NOR2可以被与非门替代。
[0076] 对于一些实施例，压控延迟元件可以用于振荡器305的延迟元件320(1)和 320(2)。例如，图3B示出是图1的延迟元件320(1)和/或320 (2)的一个实施例的延迟元 件350。延迟元件350被示为包括CMOS反相器INV1-INV2、PMOS晶体管MP1-MP3、NMOS晶 体管丽1和丽3、以及电容器C。INV1具有接收关联的Start信号的输入，并且具有在节点 N0处耦合至晶体管MP1和丽1的栅极的输出。晶体管MP1和MP2串联耦合在VDD和充电节 点N1之间，并且下拉晶体管丽1耦合在节点N1和接地电势之间。晶体管MP2包括接收控 制电压（V。）的栅极，并且可以因此与晶体管MP1-起作为压控电流源操作。电容器C耦合 在节点N1和地电势之间，其中在节点N1处MP2和丽1共耦的源极给电容器C提供斜坡电 压（V ramp)。晶体管MP3和丽3串联耦合在VDD和接地电势之间，并且形成具有在节点N1处 的输入和在节点N2处的输出的反相器。INV2具有耦合至节点N2的输入和生成相关联的信 号SET或RESET的输出。
[0077] 在操作中，晶体管MP1-MP2可以充当弱上拉电路360,该上拉电路通过在电容器C 的上极板上产生斜坡电压来给电容器C缓慢充电，而晶体管丽1可以充当对电容器C 快速放电的强下拉电路。提供给晶体管MP2的栅极的控制电压（Vc)调整电容器C的充电 电流，并且因此可以通过调整与响应于Start信号中的正边沿而断言SET或RESET信号为 逻辑高相关联的延迟周期来调整振荡频率。
[0078] 更具体地，当输入Start(开始）信号从逻辑低转变成逻辑高时，反相器INV驱动 N0朝接地电势变低。响应于此，NM0S晶体管丽1截止并将节点N1和地电势隔离开，并且 PM0S晶体管MP1导通。控制电压Vc被驱动到使PM0S晶体管MP2导通的电平（例如，比MP2 的阈值电压低的正电压），由此朝VDD拉高节点N1并对电容器C充电。可以通过调整控制 电压Vc来调整晶体管MP2给电容器C充电的速度。当节点N1处的电压超过由晶体管MP3 和丽3形成的CMOS反相器的阈值电压时，晶体管MP3截止且晶体管丽3导通，由此朝接地 电势拉低节点N2。响应于此，反相器INV2断言SET或RESET信号成逻辑高状态。
[0079]此后，当输入Start (开始）信号从逻辑高转变成逻辑低时，反相器INV驱动N0朝 VDD变高。响应于此，PM0S晶体管MP1截止并将节点N1和VDD隔离开，并且NM0S晶体管 丽1导通且对节点N1快速放电朝接地电势拉低。一旦节点N1处的电压降到低于由晶体管 MP3和丽3形成的CMOS反相器的阈值电压时，晶体管MP3导通且晶体管丽3截止，由此朝 VDD拉高节点N2。响应于此，反相器INV2解除断言SET或RESET信号成逻辑低状态。
[0080] 注意，图3B的示例性延迟元件350配置成当被用作振荡器305中的延迟元件 320(1)-320 (2)时循环正边沿。对于振荡器305可配置成使负边沿循环经过延迟元件 320 (1)-32 0 (2)和SR锁存器110的实施例，延迟元件350可以被修改成以相对缓慢的方式 响应于Start信号的下降沿而解除断言SET或RESET信号，并且以相对快速的方式响应于 Start信号的上升沿而断言SET或RESET信号。
[0081] 对于一些应用，按比调整控制电压Vc所允许的更大的离散步长来调整振荡频率 可能是合意的。对于图3B的延迟元件350,振荡频率可以通过如下方式按更大的离散步长 来调整：（1)将上拉电路360划分成数个可独立选择的充电电路并随后选择性地启用一个 或多个此类可个体选择的充电电路（例如，递增地调整提供给图3B的电容器C的充电电 流）和/或⑵将电容器C划分成数个可个体选择的电容器电路并随后选择性地启用一个 或多个此类可个体选择的电容器电路（例如，递增地调整图3B的电容器C的电容值）。以 此方式，二进制加权划分技术可用于对图3B的延迟元件350提供的延迟周期进行编程，例 如如以下结合图4和5更加详细描述的。
[0082] 例如，图4示出可用作图3B的延迟元件350的上拉电路360的可编程上拉电 路400。上拉电路400可以包括并联耦合的任何数目n个可个体选择的上拉或充电电路 410 (1)-410 (n)，以便为图3B的延迟元件350的电容器C提供可调整的充电电流IT(rtal。如图 4中所示，可个体选择的充电电路410(1)-410 (n)中的每一个包括串联耦合在VDD和节点 N1之间的第一 PM0S晶体管MP1 (x)和第二PM0S晶体管MP2 (x)，以便提供可用于给延迟元 件350的电容器C充电的对应电流IrIn。第一 PM0S晶体管MP1 (1)-MP1 (n)的栅极由Start 信号和/或启用信号EN2-ENn中对应的一个控制，并且PM0S晶体管MP2 (1) -MP2 (n)的栅极 由控制电压Vc控制。
[0083] 对于图4的示例性实施例，第一充电电路410(1)被维持在导电状态，并且Start 信号经由反相器411被提供给其上拉晶体管MP1 (1)，从而使Start信号到逻辑高的断言导 通晶体管MP1 (1)，而Start信号到逻辑低的解除断言截止晶体管MP1 (1)。响应于对应的启 用信号EN2-ENn，其它可个体选择的充电电路410 (2) -410 (n)中的每一个可被选择性地启 用，启用信号EN2-ENn在对应的与非门412 (2)-412 (n)中与Start信号在逻辑上被组合。因 此，例如，为了启用充电电路410(2)，EN2被驱动成逻辑高，这致使与非门412(2)向MP1 (2) 的栅极传递Start信号的逻辑补码。以此方式，与非门412 (2)当Start信号为逻辑高时导 通晶体管MP1 (2)而当Start信号为逻辑低时截止晶体管MP1 (2)。相反地，为了禁用充电 电路410(2)，EN2被驱动成逻辑低，由此迫使与非门412 (2)的输出成逻辑高并维持晶体管 MP1 (2)处于非导电状态。
[0084] 因此，通过启用较多数量的充电电路410(1)-410 (n)，可以按离散量增加用于对电 容器C进行充电的电流IT()tal的量，并且通过启用较少数量的充电电路410(l)-410(n)，可以 按离散量减少用于对电容器C进行充电的电流IT()tal的量。
[0085] 对于图4的示例性实施例，充电电路410(1)-410 (n)中的每一个被示为接收相同 的控制电压信号Vc。对于其它实施例，充电电路410(1)-410 (n)中的每一个可以接收其自 己的控制电压，由此允许附加地调整由电路400所提供的用于对图3B中的电容器C进行充 电的总电流 【Total 0
[0086] 图5示出可用作图3B的延迟元件350中的电容器C的可编程电容器电路500。电 容器电路500可以包括并联耦合的任何数目n个可个体选择的电容器电路510 (1) -510 (n)， 以便为图3B的延迟元件350提供可调整的电容器C。如图5中所示，第一电容器电路510(1) 包括耦合在节点N1和接地电势之间的电容器C1。其它电容器电路510 (2)-510 (n)包括相 应的电容器C2-Cn，如图5所描绘的，电容器C2-Cn可以分别响应于启用信号EN2-Enn被选 择性地耦合在节点N1和接地电势之间。
[0087] 更具体地，第一电容器电路510(1)包括耦合在节点N1和接地电势之间的电容器 C1，并且包括与电容器C1并联耦合（即，也耦合在节点N1和接地电势之间）的NM0S旁路 晶体管MN4(1)。晶体管MN4(1)的栅极经由反相器511接收Start信号。因此，第一电容 器电路510(1)维持在启用状态，其中Start信号的逻辑状态控制节点N1是否经由晶体管 MN4(1)短接至接地电势。例如，当Start信号被断言成逻辑高时，反相器511驱动晶体管 丽(4)的栅极成逻辑低，由此截止晶体管丽(1)以允许（例如，通过图3B的上拉电路360) 朝VDD对电容器C1充电。相反地，当Start信号被解除断言成逻辑低时，反相器511驱动 晶体管MN4⑴的栅极成逻辑高，由此导通晶体管MN4⑴并对节点N1快速放电朝接地电势 拉低。
[0088] 响应于对应的启用信号EN2_ENn，可以选择性地启用其它可个体选择的电容器电 路510 (2)-510 (n)中的每一个。对于电容器电路510 (2)-510 (n)中的每一个，对应的启用 信号被提供给NM0S隔离晶体管MN5的栅极，并且对应的启用信号的补码经由或非门512与 Start信号在逻辑上被组合以控制对应的旁路晶体管MN4.512(n)的栅极。例如，第二电容 器电路510 (2)包括串联耦合在节点N1和接地电势之间的电容器C2和NM0S晶体管丽5 (2)， 并且包括与电容器C2并联耦合的NM0S旁路晶体管MN4(2)。晶体管MN5(2)的栅极接收对 应的启用信号EN2,并且晶体管MN4 (2)的栅极经由或非门512 (2)接收Start信号和1巧的 逻辑组合。
[0089] 在操作中，通过断言EN2为逻辑高可以启用电容器电路510 (2)，该EN2导通晶体管 丽5 (2)并允许Start信号控制旁路晶体管MN4 (2)的栅极。更具体地，当电容器510 (2)被 启用时，Start信号断言成逻辑高经由或非门512(2)驱动晶体管MN4(2)的栅极成逻辑低， 由此维持晶体管MN4(2)处于非导电状态以允许电容器C2被充电朝VDD升高（例如，通过 图3B的上拉电路360)。相反地，Start信号解除断言成逻辑低经由或非门512(2)驱动晶 体管MN4(2)的栅极成逻辑高，由此导通晶体管MN4(2)并经由晶体管MN4(1)对节点N1放 电朝接地电势降低。
[0090] 为了禁用电容器电路510(2)，EN2可被解除断言成逻辑低，这截止晶体管丽5 (2) 以将电容器C2与接地电势隔离。结果产生的的逻辑高状态迫使晶体管MN4(2)的栅极 成逻辑低，由此维持晶体管MN4(2)处于非导电状态以防止短路到接地电势。
[0091] 因此，可编程电容器电路500中节点N1和接地电势之间的电容量可以通过启用较 多数量的可个体选择的电容器电路510 (2)-510 (n)来增加，并且可以通过启用较少数量的 可个体选择的电容器电路510(2)-510(n)来减少。以此方式，充满电路500的总电容值C 所需的时间以及因此与图3B的延迟元件350相关联的延迟周期的幅值可以使用启用信号 EN2~ENn来动态地调整。
[0092] 如上所述，由图4的可编程上拉电路400和/或图5的可编程电容器电路500提 供的编程功能允许图3B的延迟元件350既可以提供大的又可以提供小的对与延迟元件350 相关联的延迟周期的调整量。因此，通过调整充电电流量（例如，使用图4的可编程上拉 电路400)、通过调整充电电容器的电容（例如，使用图5的可编程电容器电路500)或通过 调整这两者，可以改变由延迟元件350提供的延迟周期的大小。如上所述，使用启用信号 EN2-ENn可以调整由图4的实施例提供的充电电流和由图5的实施例提供的电容值。
[0093] 此外，注意图4和图5描绘了可编程上拉电路400和可编程电容器电路500接收 同一组启用信号。但是，对于其他实施例，控制图4的可编程上拉电路400的那组启用信号 可以与控制图5的可编程电容器电路500的那组启用信号不同。
[0094] 在说明书前述篇幅中，本发明各实施例已参照其具体示例性实施例进行了描述。 然而将明显的是，可对其作出各种修改和改变而不背离如所附权利要求中所阐述的本公开 更宽泛的精神和范围。相应地，本说明书和附图应被认为是解说性而非限制性的。
【主权项】
1. 一种延迟锁定环（DLL)电路，包括： 相位检测器，所述相位检测器包括用于接收第一信号的第一输入、用于接收第二信号 的第二输入、第一输出、以及第二输出， 其中所述相位检测器： 将所述第一信号与所述第二信号作比较，以及 响应于将所述第一信号与所述第二信号作比较： 在所述第一输出上生成第一控制信号，以及 在所述第二输出上生成第二控制信号； 电荷泵，所述电荷泵耦合至所述相位检测器以： 从所述相位检测器接收所述第一控制信号和所述第二控制信号，以及 响应于接收到所述第一控制信号和所述第二控制信号来生成电压；以及 耦合至所述电荷泵的压控振荡器（VCO)，所述压控振荡器包括用于接收输入振荡信号 的第一输入和用于接收所述电压的第二输入，其中所述VCO生成输出振荡信号、所述第一 信号和所述第二信号。2. 如权利要求1所述的DLL电路，其特征在于，进一步包括： 耦合至所述电荷泵的输出的环路滤波器，其中所述电荷泵生成所述电压包括： 所述电荷泵生成到所述电荷泵的所述输出的电荷，并且 所述环路滤波器响应于从所述电荷泵接收所述电荷来生成所述电压。3. 如权利要求1所述的DLL电路，其特征在于，所述VCO提供与所述输出振荡信号的周 期对应的延迟周期。4. 如权利要求1所述的DLL电路，其特征在于，所述相位检测器响应于由所述VCO生成 的所述第一信号的相位和所述第二信号的相位之间的比较来选择性地断言所述第一控制 信号和所述第二控制信号。5. 如权利要求1所述的DLL电路，其特征在于，所述输出振荡信号的频率包括所述输入 振荡信号的频率的整数倍。6. 如权利要求1所述的DLL电路，其特征在于，所述VCO包括： 振荡器电路，所述振荡器电路响应于所述电压来生成所述输出振荡信号；以及 同步逻辑，所述同步逻辑响应于同步信号来将所述输出振荡信号的相位与所述输入振 荡信号的相位对准。7. 如权利要求6所述的DLL电路，其特征在于，所述VCO进一步包括： 耦合至所述振荡器电路和所述同步逻辑的控制电路，所述控制电路响应于检测到所述 输出振荡信号的预定数目个循环来断言所述同步信号。8. 如权利要求7所述的DLL电路，其特征在于，所述VCO的所述振荡器电路包括： 锁存器，所述锁存器包括第一输入、第二输入、第一输出、以及第二输出； 耦合在所述锁存器的所述第一输出和所述第一输入之间的第一延迟元件；以及 耦合在所述锁存器的所述第二输出和所述第二输入之间的第二延迟元件。9. 如权利要求8所述的DLL电路，其特征在于，所述第一延迟元件和所述第二延迟元件 之一是能响应于所述电压来编程的可编程延迟元件。10. 如权利要求9所述的DLL电路，其特征在于，所述可编程延迟元件包括： 可配置的充电电路，所述可配置的充电电路响应于一个或多个第一启用信号来调整提 供给充电节点的充电电流；以及 可配置的电容器，所述可配置的电容器响应于一个或多个第二启用信号来调整耦合至 所述充电节点的电容。11. 如权利要求8所述的DLL电路，其特征在于，所述同步逻辑包括： 复用器（MUX)，所述复用器包括用于从所述锁存器的所述第一输出接收内部振荡信号 的第一输入、用于接收所述输入振荡信号的第二输入、用于提供所述输出振荡信号的输出、 以及用于接收所述同步信号的控制端。12. 如权利要求11所述的DLL电路，其特征在于，所述同步逻辑进一步包括： 第一逻辑门，所述第一逻辑门包括用于接收所述内部振荡信号和所述同步信号的输 入，并且包括用于生成所述第一信号的输出；以及 第二逻辑门，所述第二逻辑门包括用于接收所述输入振荡信号和所述同步信号的输 入，并且包括用于生成所述第二信号的输出。13. 如权利要求6所述的DLL电路，其特征在于，所述VCO进一步包括耦合至所述同步 逻辑和所述振荡器电路的采集逻辑，所述采集逻辑： 包括用于接收所述输入振荡信号和所述同步信号的输入；并且 如果在接收所述同步信号的断言之前收到所述输入振荡信号的边沿则旁路掉所述同 步逻辑的所述对准。14. 如权利要求13所述的DLL电路，其特征在于，如果在所述同步信号之前收到所述输 入振荡信号的边沿，则所述采集逻辑进一步将所述VCO置于并维持于复位状态。15. 如权利要求14所述的DLL电路，其特征在于，如果在接收所述同步信号的断言之 前收到所述输入振荡信号的边沿，则响应于接收到所述输入振荡信号的后续边沿，所述采 集逻辑通过允许所述输入振荡信号的所述后续边沿被提供给所述振荡器电路来将所述VCO 移出复位状态。16. 如权利要求13所述的DLL电路，其特征在于，响应于所述采集逻辑被激活，所述采 集逻辑将生成以下之一： 持续时间长于所述第二控制信号的持续时间的所述第一控制信号，以及 持续时间长于所述第一控制信号的持续时间的所述第二控制信号， 以便致使所述VCO增大所述输出振荡信号的振荡速度。17. 如权利要求16所述的DLL电路，其特征在于，所述输出振荡信号的增大的振荡速度 阻止所述采集逻辑的重新激活。18. -种用于响应于输入振荡信号来生成输出振荡信号的延迟锁定环（DLL)电路，所 述DLL电路包括： 相位检测器，所述相位检测器响应于第一信号和第二信号之间的相位差来生成第一控 制信号和第二控制信号； 耦合至所述相位检测器的电荷泵，所述电荷泵响应于所述第一控制信号和所述第二控 制信号来生成电压；以及 压控振荡器（VCO)，所述压控振荡器包括接收所述输入振荡信号和所述电压的输入，其 中所述VCO响应于所述电压来调整所述输出振荡信号的频率，响应于所述输入振荡信号来 生成所述第二信号，以及响应于所述输出振荡信号来生成所述第一信号。19. 如权利要求18所述的DLL电路，其特征在于，进一步包括： 耦合至所述电荷泵的输出的环路滤波器，其中所述电荷泵生成所述电压包括： 所述电荷泵生成到所述电荷泵的所述输出的电荷，并且 所述环路滤波器响应于从所述电荷泵接收所述电荷来生成所述电压。20. 如权利要求18所述的DLL电路，其特征在于，所述输出振荡信号的频率包括所述输 入振荡信号的频率的整数倍。21. 如权利要求18所述的DLL电路，其特征在于： 在正常振荡阶段期间，所述VCO生成所述输出振荡信号为具有等于所述输入振荡信号 的频率的整数倍的频率；并且 在同步阶段期间，所述VCO将所述输出振荡信号的所选边沿与所述输入振荡信号的所 选边沿对准。22. 如权利要求18所述的DLL电路，其特征在于，所述相位检测器响应于所述第一信号 来断言所述第一控制信号，响应于所述第二信号来断言所述第二控制信号，以及在断言所 述第一控制信号和所述第二控制信号两者之际解除断言所述第一控制信号和所述第二控 制信号。23. 如权利要求18所述的DLL电路，其特征在于，所述VCO包括： 生成所述输出振荡信号的振荡器电路，并且所述振荡器电路包括与内部振荡信号相关 联的节点； 同步逻辑，所述同步逻辑响应于同步信号来将所述输出振荡信号的相位与所述输入振 荡信号的相位对准；以及 控制电路，所述控制电路响应于检测到所述输出振荡信号的预定数目个循环来生成所 述同步信号。24. 如权利要求23所述的DLL电路，其特征在于，所述振荡器电路包括： 锁存器，所述锁存器包括第一输入、第二输入、第一输出、以及第二输出； 耦合在所述锁存器的所述第一输出和所述第一输入之间的第一延迟元件；以及 耦合在所述锁存器的所述第二输出和所述第二输入之间的第二延迟元件。25. 如权利要求24所述的DLL电路，其特征在于，所述第一延迟元件和所述第二延迟元 件之一是能响应于所述电压来编程的可编程延迟元件。26. 如权利要求25所述的DLL电路，其特征在于，所述可编程延迟元件包括： 可配置的充电电路，所述可配置的充电电路响应于一个或多个第一启用信号来调整提 供给充电节点的充电电流；以及 可配置的电容器，所述可配置的电容器响应于一个或多个第二启用信号来调整耦合至 所述充电节点的电容。27. 如权利要求23所述的DLL电路，其特征在于，所述同步逻辑包括： 复用器（MUX)，所述复用器包括用于接收所述内部振荡信号的第一输入、用于接收所述 输入振荡信号的第二输入、用于提供所述输出振荡信号的输出、以及用于接收所述同步信 号的控制端。28. 如权利要求27所述的DLL电路，其特征在于，所述同步逻辑进一步包括： 第一逻辑门，所述第一逻辑门包括用于接收所述内部振荡信号和所述同步信号的输 入，并且包括用于生成所述第一信号的输出；以及 第二逻辑门，所述第二逻辑门包括用于接收所述输入振荡信号和所述同步信号的输 入，并且包括用于生成所述第二信号的输出。29. 如权利要求23所述的DLL电路，其特征在于，所述VCO进一步包括耦合至所述同步 逻辑和所述振荡器电路的采集逻辑，所述采集逻辑： 包括用于接收所述输入振荡信号和所述同步信号的输入；并且 如果在所述同步信号之前收到所述输入振荡信号的边沿则旁路掉所述同步逻辑的所 述对准。30. 如权利要求23所述的DLL电路，其特征在于，如果在所述同步信号之前收到所述输 入振荡信号的边沿，所述采集逻辑进一步将所述VCO置于并维持于复位状态。31. 如权利要求23所述的DLL电路，其特征在于，如果在所述同步信号之前收到所述输 入振荡信号的边沿，则响应于接收所述输入振荡信号的后续边沿，所述采集逻辑通过允许 所述输入振荡信号的所述后续边沿被提供给所述振荡器电路来将所述VCO移出复位状态。32. -种延迟锁定环（DLL)电路，包括： 相位检测器，所述相位检测器响应于第一信号和第二信号之间的比较来生成第一控制 信号和第二控制信号； 耦合至所述相位检测器的电荷泵，所述电荷泵响应于所述第一控制信号和所述第二控 制信号来生成电压；以及 压控振荡器（VCO)，包括： 振荡器电路，所述振荡器电路响应于所述电压来调整输出振荡信号的频率； 同步逻辑，所述同步逻辑响应于同步信号来将所述输出振荡信号的相位与所述输入振 荡信号的相位对准；以及 控制电路，所述控制电路响应于检测到所述输出振荡信号的预定数目个循环来生成所 述同步信号。33. 如权利要求32所述的DLL电路，其特征在于，进一步包括： 耦合至所述电荷泵的输出的环路滤波器，其中所述电荷泵生成所述电压包括： 所述电荷泵生成到所述电荷泵的所述输出的电荷，并且 所述环路滤波器响应于从所述电荷泵接收所述电荷来生成所述电压。34. 如权利要求32所述的DLL电路，其特征在于，所述同步逻辑响应于所述输入振荡 信号的边沿来断言所述第二信号，并且响应于所述输出振荡信号的边沿来断言所述第一信 号。35. 如权利要求32所述的DLL电路，其特征在于，所述相位检测器响应于所述第一信号 来断言所述第一控制信号，响应于所述第二信号来断言所述第二控制信号，以及在断言所 述第一控制信号和所述第二控制信号两者之际解除断言所述第一控制信号和所述第二控 制信号。36. 如权利要求32所述的DLL电路，其特征在于，所述振荡器电路包括： 锁存器，所述锁存器包括第一输入、第二输入、第一输出、以及第二输出； 耦合在所述锁存器的所述第一输出和所述第一输入之间的第一延迟元件；以及 耦合在所述锁存器的所述第二输出和所述第二输入之间的第二延迟元件。37. 如权利要求36所述的DLL电路，其特征在于，所述第一延迟元件和所述第二延迟元 件之一是能响应于所述电压来编程的可编程延迟元件。38. 如权利要求37所述的DLL电路，其特征在于，所述可编程延迟元件包括： 可配置的充电电路，所述可配置的充电电路响应于一个或多个第一启用信号来调整提 供给充电节点的充电电流；以及 可配置的电容器，所述可配置的电容器响应于一个或多个第二启用信号来调整耦合至 所述充电节点的电容。39. 如权利要求37所述的DLL电路，其特征在于，所述同步逻辑包括： 复用器（MUX)，所述复用器包括用于从所述锁存器的所述第一输出接收内部振荡信号 的第一输入、用于接收所述输入振荡信号的第二输入、用于提供所述输出振荡信号的输出、 以及用于接收所述同步信号的控制端； 第一逻辑门，所述第一逻辑门包括用于接收所述内部振荡信号和所述同步信号的输 入，并且包括用于生成所述第一信号的输出；以及 第二逻辑门，所述第二逻辑门包括用于接收所述输入振荡信号和所述同步信号的输 入，并且包括用于生成所述第二信号的输出。
【专利摘要】公开了一种延迟锁定环(DLL)电路，该延迟锁定环电路能生成具有是输入振荡信号的整数倍的频率的输出振荡信号。该DLL包括相位检测器、电荷泵以及压控振荡器(VCO)。该相位检测器响应于参考信号和反馈信号之间的相位差生成UP控制信号和DN控制信号。电荷泵响应于UP控制信号和DN控制信号生成控制电压。VCO响应于该控制电压来调整输出振荡信号的频率，响应于输入振荡信号来生成参考信号，并且响应于输出振荡信号来生成反馈信号。
【IPC分类】H03L7/099, G11C7/22
【公开号】CN104903963
【申请号】CN201380035469
【发明人】E·特洛弗茨
【申请人】高通股份有限公司
【公开日】2015年9月9日
【申请日】2013年6月20日
【公告号】EP2867898A1, US8536915, WO2014008002A1
【技术领域】
[0001] 本发明实施例一般涉及延迟锁定环，并且具体而言涉及具有倍频器的延迟锁定 环。
[0002] 相关技术背景
[0003] 锁相环（PLL)和延迟锁定环（DLL)可被用于执行诸如使时钟信号去偏斜、恢复时 钟信号、合成时钟频率以及实现时钟分布网络等任务。PLL-般采用可变频电路（诸如压控 振荡器（VCO))来将输出信号锁定至参考信号，而DLL -般采用可变延迟电路（诸如压控延 迟线）来将输出信号锁定至输入信号。
[0004] 更具体地，PLL -般包括相位检测器和压控振荡器（VCO)。包括接收控制电压的输 入以及生成振荡输出信号的输出的VCO响应于控制电压来调整振荡输出信号的频率。由相 位检测器和其它环路部件（诸如电荷泵和滤波器）生成的控制电压稳定至使VCO以期望频 率振荡的值。另外，相位检测器的输出处的相位误差趋于零。因此，在操作期间，该环路调 整控制电压从而使VCO在稳定状态中以期望频率振荡并且使输出时钟的相位与参考时钟 的相位具有特定关系。
[0005] DLL -般包括相位检测器和压控延迟线。该环路调整控制电压从而使延迟线提供 期望的延迟（并且相位检测器的输出处的相位误差为零）。具有接收控制电压和输入信号 的输入的压控延迟线选择性地延迟输出信号直到所述输出信号与所述输入信号达成延迟 锁定。对于将时钟频率倍增整数值倍而言DLL可能是比PLL更合意的，因为举例而言DLL 一般比PLL提供更多的稳定性，采用较小的环路滤波器，并且呈现较低的相位噪声。
[0006] 图1示出常规的DLL电路100,该DLL电路100将输出时钟信号CLK_OUT与输入时 钟信号CLK_IN进行延迟锁定。更具体地，DLL电路100包括相位和频率检测器（PFD) 110、 电荷泵120、环路滤波器130和压控延迟线140。晶体振荡器可以生成到PFD 110和延迟线 140的第一输入的振荡时钟信号CLK_IN。PFD 110将CLK_IN的相位与反馈信号CLK_FB作 比较以生成上升（UP)和下降（DN)控制信号，所述上升（UP)和下降（DN)控制信号通过电 荷泵120转换成与这两个时钟的相位差成比例的电荷（Qc)。由电荷泵生成的电荷被滤波器 130滤波（例如，积分）并且作为控制电压Vc提供给延迟线140。包括多个（n个）串联连 接的延迟元件141的延迟线140响应于Vc而选择性地延迟CLK_IN以生成CLK_OUT，所述延 迟元件141提供对应数目个延迟抽头Tl - Tn。以此方式，通过调整延迟线140内的信号延 迟直至CLK_OUT的周期等于CLK_IN的周期，作为反馈信号CLK_FB提供给PFD 110的输出 信号CLK_OUT可以与输入信号CLK_IN同步（例如，延迟锁定）。
[0007] 延迟抽头Tl-Tn提供时钟信号的多个相位延迟（例如，〇 t，〇2,... 〇n)。由此， 图1的DLL 100可以通过对抽头Tl - Tn处的多个时钟相位执行逻辑运算以实现输入信号 CLK_IN的倍频来用作频率合成器。遗憾的是，对由抽头Tl-Tn提供的多个时钟相位执行逻 辑运算可招致不期望的延迟，这进而可能不合意地生成输出时钟信号中的毛刺。将DLL 100 用作倍频器的另一弊端是难以实现倍增因子的可编程性。
[0008] 因此，需要提供一种能将参考频率倍增任意整数值倍且同时最小化输出时钟信号 内的噪声和毛刺的倍频DLL。
[0009] 概述
[0010] 公开了一种延迟锁定环OLL)，所述延迟锁定环能生成具有是输入振荡信号频率 的整数倍的频率的输出振荡信号。根据本发明实施例，DLL包括相位检测器、电荷泵以及压 控振荡器（VCO)。包括用于接收参考信号和反馈信号的输入的相位检测器响应于参考信号 和反馈信号之间的相位差来生成UP控制信号和DN控制信号。耦合至所述相位检测器的电 荷泵响应于UP控制信号和DN控制信号来生成控制电压。VCO生成输出振荡信号、参考信号 和反馈信号，所述VCO包括用于信令所述VCO开始振荡的输入和用于接收控制电压的输入。
[0011] 更具体地，所述相位检测器可以比较参考信号的相位和反馈信号的相位以生成UP 控制信号和DN控制信号，UP控制信号和DN控制信号进而被电荷泵用来调整所述控制电压。 VCO响应于该控制电压来调整输出振荡信号的频率。根据本发明实施例，参考信号和反馈信 号间的相位差可以指示输入振荡信号和输出振荡信号间的相位差。因此，调整控制电压直 至参考信号和反馈信号之间的相位差接近于零可以将输出振荡信号的所选边沿与输入振 荡信号的所选边沿对准。以此方式，输出振荡信号的频率可以被维持在输入振荡信号的频 率的预定整数倍而不使用任何抽头控制型延迟线。
[0012] 对于一些实施例，VCO包括振荡器电路、同步逻辑和控制电路。振荡器电路生成所 述输出振荡信号，并且包括用于生成内部振荡信号的节点。同步逻辑生成参考信号和反馈 信号，并且响应于同步信号来选择性地转发内部振荡信号或输入振荡信号作为输出振荡信 号，所述同步逻辑包括用于接收内部振荡信号、输入振荡信号和同步信号的输入。控制电路 响应于检测到所述输出振荡信号的预定数目个循环来断言所述同步信号，所述控制电路包 括用于接收输出振荡信号的输入。
[0013] 更具体地，在正常振荡模式期间（其可以与同步信号的解除断言相关联），同步逻 辑转发内部振荡信号作为输出振荡信号，并且解除断言参考信号和反馈信号。以此方式， VCO生成具有是输入振荡信号频率的整数倍的频率的输出振荡信号。在同步操作模式期间 (其可以与同步信号的断言相关联），同步逻辑转发输入振荡信号作为输出振荡信号，并且 断言参考信号和反馈信号。在此时间期间，同步逻辑生成信号，这些信号被相位检测器和电 荷泵用来选择性地调整输出振荡信号的频率（例如，通过调整控制电压）直至输出振荡信 号的所选边沿与输入振荡信号的所选边沿对准。
[0014] 如在本文中所描述的，根据本发明实施例的DLL由于数个原因是优于常规DLL的。 第一，通过采用VCO来控制DLL输出信号的振荡频率，根据本发明实施例的DLL相比采用抽 头控制型延迟线的常规DLL可以减少电路面积。事实上，抽头控制型延迟线通常占据大量 面积。可以包括一个或多个缓冲器或反相器的每一抽头具有固定面积，并且所需要的抽头 数目取决于所需的最大延迟。例如，在时钟管理电路中，最大延迟由将要支持的最低频率指 定。因此，抽头控制型延迟线的设计需要在布局面积和所支持的频率范围之间折衷。
[0015] 第二，通过采用VCO而不是抽头控制型延迟线，本发明实施例的DLL可以生成具有 最小失真和占空比误差的输出振荡信号。例如，延迟线中各个延迟抽头的上升时间和下降 时间之间的差值可导致输出信号占空比中不期望的变化。事实上，对于其中输入信号具有 高频率的应用而言，抽头控制型延迟线的占空比失真可以导致时钟脉冲完全消失。与之相 反，例如因为VCO周期性地将输出振荡信号与输入振荡信号同步而不使用抽头控制型延迟 线，本发明实施例的DLL不遭受此类占空比失真。
[0016] 附图简述
[0017] 本发明各实施例是作为示例来解说的，且不旨在受附图中各图的限制，其中：
[0018] 图1是常规DLL的框图；
[0019] 图2是根据一些实施例的DLL的框图；
[0020] 图3A是根据一些实施例的在图2的DLL电路中可以采用的VCO电路的一个实施 例的框图；
[0021] 图3B示出根据一些实施例的可以用作图3A的VCO电路中的（诸）延迟元件的压 控延迟元件；
[0022] 图4是根据一些实施例的可以用作图3B的延迟元件中的上拉电路的可编程上拉 电路的电路图；
[0023] 图5是根据一些实施例的可以用作图3B的延迟电路中的电容器的可编程电容器 电路的电路图；
[0024] 图6A是根据一些实施例解说图2的DLL电路的示例性操作的波形图；
[0025] 图6B是解说在快速VCO情况下图2的DLL电路的示例性操作的波形图；
[0026] 图6C是解说在慢速VCO情况下图2的DLL电路的示例性操作的波形图；
[0027] 图6D是图3A的VCO电路的示例性操作的解说性流程图；
[0028] 图7描绘DLL输出信号上的电荷泵静态相位误差的影响；以及
[0029] 图8是可以在图2的DLL电路中采用的电荷泵电路的一个实施例的框图。
[0030] 相同的附图标记贯穿全部附图指示对应的部件。
[0031] 详细描述
[0032] 在以下详细描述中，将阐述众多具体细节来提供对本公开的透彻理解。同样，在以 下描述中并且出于解释目的，阐述了具体的命名以提供对本发明各实施例的透彻理解。然 而，对于本领域技术人员将明显的是，可以不需要这些具体细节就能实践本发明各实施例。 在其他实例中，以框图形式示出公知的电路和设备以避免混淆本公开。如本文所使用的，术 语"耦合"意味着直接连接到、或通过一个或多个居间组件或电路来连接。本文所描述的各 种总线上所提供的任何信号可以与其他信号进行时间复用并且在一条或多条共用总线上 提供。另外，各电路元件或软件块之间的互连可被示为总线或单信号线。每条总线可替换 地是单信号线，而每条单信号线可替换地是总线，并且单线或总线可表示用于各组件之间 的通信的大量物理或逻辑机制中的任一个或多个。此外，对于至少一些实施例，输入振荡信 号和输出振荡信号可以分别是输入时钟信号和输出时钟信号。
[0033] 图2是根据本发明实施例的延迟锁定环（DLL)电路200的框图。如下所述，DLL电 路200可用于倍频，因此DLL电路200的实施例在本文中可被称作倍频DLL。如图2所描绘 的，DLL电路200包括相位和频率检测器（PFD) 210、电荷泵220、环路滤波器230和压控振荡 器（VC0)240。PFD 210包括接收参考振荡信号（OSC_REF)和反馈振荡信号（OSC_FB)的输 入，并且包括生成UP控制信号和DN控制信号的输出。电荷泵220包括接收UP控制信号和 DN控制信号的输入，并且包括生成电荷Qc的输出。环路滤波器230可以是任何合适的环 路滤波器，所述环路滤波器230对由电荷泵生成的电荷进行滤波（例如，积分）以生成用于 VCO 240的控制电压VC。VCO 240包括接收由晶体振荡器250提供的输入振荡信号（XTAL) 的第一输入，接收控制电压VC的第二输入，生成输出振荡信号（OUT)的第一输出，生成振荡 参考信号〇SC_REF的第二输出，以及生成振荡反馈信号0SC_FB的第三输出。
[0034] 尽管输入信号XTAL在图2中描绘为由晶体振荡器250生成，但对于其他实施例， 输入信号XTAL可以由其它部件生成 ，诸如另一合适的振荡器或时钟电路。
[0035] 根据本发明实施例，VC0 240可以提供使用压控延迟线（诸如图1中的延迟线 140)实现的延迟功能。此外，在DLL电路200的操作期间，单个时钟边沿（例如，源自输入 信号XTAL的上升沿）可以循环经过在VC0 240中形成的环路以生成在VC0 240的第一输 出处提供的振荡输出信号OUT，由此允许VC0 240作为无限的、折叠的压控延迟线来操作。 可以响应于控制电压VC来调整的输出信号OUT的频率可以是输入信号XTAL的频率的整数 倍。因此，如在以下更加详细描述的，输入信号XTAL可被VC0 240用来复位循环经过VC0 240内的环路的边沿（例如，将输出信号OUT的相位与输入信号XTAL的相位重新对准）。
[0036] 对于一些实施例，可以使用锁存器（例如，置位-复位（SR)锁存器）、两个延迟元 件、同步逻辑和控制电路来形成VC0 240。对于此类实施例，所选时钟边沿（例如，正边沿 或负边沿）循环经过SR锁存器和两个延迟元件，从而在延迟元件之一传播一正边沿之后， SR锁存器将该延迟元件的输入复位为0。以此方式，单个时钟边沿循环经过VC0 240可以 生成输出信号OUT，该输出信号OUT如上所述可以配置成具有是输入信号XTAL的频率的整 数倍的频率。
[0037] 同步逻辑（出于简化起见，图2中未示出）可以跟踪输出信号OUT的相位并将其与 输入信号XTAL的相位同步。控制电路可以生成同步信号（EXP_EDGE，未示出），该同步信号 进而可被同步逻辑用以生成参考信号〇SC_REF和反馈信号0SC_FB。如上所述，在PFD 210 中比较参考信号〇SC_REF的相位和反馈信号0SC_FB的相位以生成用于VC0 240的控制电 压VC，并且因此VC0 240对0SC_REF和0SC_FB的断言之间的时间差可以指示输出振荡信 号OUT和输入振荡信号XTAL之间的相位差。对于一些实施例，通过将输入信号XTAL与同 步信号（EXP_EDGE)进行逻辑与可以生成参考信号0SC_REF，而通过将输出信号OUT与控制 信号EXP_EDGE进行逻辑与可以生成反馈信号0SC_FB。
[0038] 此外，对于一些实施例，VC0 240的控制电路可以包括计数器（出于简化起见，图 2中未示出）或与其相关联，所述计数器对所选时钟边沿循环经过VC0 240内的环路的次 数计数。对于一些实施例，在计数器值达到预定计数阈值之后，控制电路可以断言同步信 号EXP_EDGE。EXP_EDGE的断言可以导致输入信号XTAL的边沿被转发到输出（以形成信号 OUT)。VC0 240内的两个延迟元件可以停止循环来自前一循环的时钟边沿，由此允许VC0 240提供有限长度的延迟线。另外，新的XTAL边沿将开始在两个VC0延迟之间循环。预定 的计数阈值可以指示用于对输入信号XTAL的频率进行倍频以生成输出信号OUT的整数值。
[0039] 图3A解说VC0 300,其是图2的VC0 240的一个实施例。该VC0 300包括SR锁 存器310、两个延迟元件320 (1) -320 (2)、同步逻辑330以及控制电路340,通过输入信号 XTAL(图2)的所选边沿可以周期性地复位VC0 300。SR锁存器310包括复位输入（R)、置 位输入（S)、第一输出（Q)和第二输出（5 )，所述SR锁存器310由两个交叉耦合的或非门 N0R1和N0R2形成。为了本文中讨论的目的，提供至第一延迟元件320 (1)的输入的信号可 以被称作第一开始信号（StartA)，在SR锁存器310的Q输出处生成的信号可以被称作内部 VC0开始信号（Start_VC0)，而在SR锁存器310的g:输出处生成的信号可以被称作第二开 始信号（StartB)。
[0040] 第一延迟元件320(1)具有用以接收来自SR锁存器310的Q输出的内部信号 Start_VCO或经由同步逻辑330的输入信号XTAL的输入，并且具有耦合至SR锁存器310的 复位输入的输出。第二延迟元件320 (2)具有耦合至SR锁存器310的S:输出的输入，并且具 有耦合至SR锁存器310的置位输入的输出。SR锁存器310和两个延迟元件320 (1) -320 (2) 一起形成VCO 300的振荡器电路305。
[0041] 如图3A所描绘的，第一延迟元件320(1)提供用于SR锁存器310的RESET(复位） 信号，而第二延迟元件320(2)提供用于SR锁存器310的SET(置位）信号。因此，对于一 些实施例，第一延迟元件320(1)对复位信号的断言（例如，为逻辑高）致使SR锁存器310 驱动其Q输出为逻辑低并且驱动其S输出为逻辑高，而第二延迟元件320 (2)对置位信号的 断言（例如，为逻辑高）致使SR锁存器310驱动其Q输出为逻辑高并且驱动其&输出为逻 辑低。以此方式，所选时钟边沿（例如，正边沿）可以循环经过振荡器电路305并导致输出 信号OUT在逻辑低状态和逻辑高状态之间振荡。可以至少部分地根据第一延迟元件320 (1) 和第二延迟元件320(2)引起的信号延迟来确定输出信号OUT的振荡频率。对于一些实施 例，可以通过调整控制电压Vc来改变由第一延迟元件320 (1)和第二延迟元件320 (2)提供 的信号延迟。
[0042] 对于一些实施例，延迟元件320(1)和320(2)中的每一个可以被配置成在指示振 荡信号频率的外部可调整预定延迟周期之后从其输入端向其输出端传播逻辑高信号，并且 可以配置成在小的门延迟之后从其输入端向其输出端传播逻辑低信号，所述小的门延迟对 振荡频率的影响可以忽略不计。以此方式，VC0300可以配置成以在SR锁存器310的Q输 出处产生振荡信号的方式使Start信号的正的或上升沿传播通过SR锁存器310和延迟元 件 320(1)-320(2)。
[0043] 更具体地，响应于接收到信号StartA的上升沿，第一延迟元件320 (1)在与第一延 迟元件320(1)相关联的预定延迟周期D1之后断言其输出信号RESET为逻辑高。类似地， 响应于接收到信号StartB的上升沿，第二延迟元件320 (2)在与第二延迟元件320 (2)相关 联的预定延迟周期D2之后断言其输出信号SET为逻辑高。对于一个或多个实施例，一旦接 收到信号StartA的下降沿，第一延迟元件320(1)就快速解除断言其输出信号RESET为逻 辑低（例如，比响应于StartA的上升沿而断言输出信号RESET为逻辑高更快），并且一旦接 收到信号StartB的下降沿，第二延迟元件320(2)就快速解除断言其输出信号SET为逻辑 低（例如，比响应于StartB的上升沿而断言输出信号SET为逻辑高更快）。
[0044] 同步逻辑330包括对称复用器（MUX) 331和两个逻辑与门332-333。MUX331具有 耦合至SR锁存器310的Q输出以接收信号Start_VC0的第一输入，具有耦合至晶体振荡器 250以接收输入信号XTAL的第二输入，具有耦合至控制电路340以接收同步信号EXP_EDGE 的控制端，并且具有向第一延迟元件320(1)的输入提供信号StartA的输出。因此，MUX 331 响应于EXP_EDGE选择性地转发或者XTAL或者Start_VC0作为到第一延迟元件320 (1)的 信号 StartA。
[0045] 对于本文中所描述的示例性实施例，当EXP_EDGE被解除断言成逻辑低时，MUX 331转发Start_VC0作为到第一延迟元件320 (1)的StartA，由此允许SR锁存器310和延 迟元件320(1)-320 (2)作为振荡器独立于输入信号XTAL而操作。相反地，当EXP_EDGE被 断言成逻辑高时，MUX 331转发XTAL作为到第一延迟元件320(1)的StartA，由此允许输入 信号XTAL复位循环经过振荡器电路305的时钟边沿和/或允许输出信号OUT与输入信号 XTAL同步。
[0046] 与门332具有耦合至SR锁存器310的Q输出以接收信号Start_VC0的第一输入， 具有耦合至控制电路340以接收控制信号EXP_EDGE的第二输入，并且具有生成反馈信号 〇SC_FB的输出。在操作中，当EXP_EDGE被断言成逻辑高时，与门332传递信号Start_VC0 作为到图2的DLL电路200的PFD 210的0SC_FB。相反地，当EXP_EDGE被解除断言成逻辑 低时，与门332迫使0SC_FB成逻辑低，而不管信号Start_VC0的逻辑状态和/或逻辑转变。 在一个实施例中，PFD 210对其输入信号的上升沿敏感。由于振荡器305以是晶体时钟周 期倍数的频率振荡，因此在晶体时钟周期内生成Start_VC0信号的多个正边沿。因此，在一 个实施例中，将Start_VC0和EXP_EDGE进行与操作致使Start_VC0的合适的正边沿被用作 环路的反馈信号〇SC_FB。
[0047] 与门333具有耦合至晶体振荡器250以接收输入信号XTAL的第一输入，具有耦合 至控制电路340以接收控制信号EXP_EDGE的第二输入，并且具有生成参考信号0SC_REF的 输出。在操作中，当EXP_EDGE被断言成逻辑高时，与门333传递输入信号XTAL作为到图2 的DLL电路200的PFD 210的0SC_REF。相反地，当EXP_EDGE被解除断言成逻辑低时，与 门333迫使0SC_REF成逻辑低，而不管输入信号XTAL的逻辑状态和/或逻辑转变。在一 个实施例中，由于在晶体时钟周期内仅存在一个XTAL上升沿，因此不需要门333来执行选 择（不同于门332)。然而，使用门333从而（i)等同地处理信号Start_VC0和XTAL (以及 0SC_FB与0SC_REF)，以及（ii)使两条路径内的延迟相等。在另一个实施例中，门333的输 入（被示出连接至EXP_EDGE)可以被连接至逻辑高（例如，永久连接至电压源）。
[0048] 因此，当EXP_EDGE被断言成逻辑高时，与门332和333传递信号Start_VC0和XTAL 作为到图2的PFD210的相应信号0SC_FB和信号0SC_REF，由此允许PFD210将Start_VC0 的相位与输入信号XTAL的相位作比较以生成被电荷泵220用来生成控制电压Vc的UP信 号和DN信号。出于本文中讨论的目的，EXP_EDGE的断言致使DLL电路200进入同步模式， 在同步模式期间：（i)生成信号〇SC_REF和0SC_FB(被用于相位调整），（ii)自前一参考循 环起在振荡器的延迟之间循环的边沿被终止，以及（iii)来自XTAL信号的新边沿被引入振 荡器。
[0049] 如上所述，控制电路340生成同步信号EXP_EDGE。对于图3A的示例性实施例，控 制电路340包括（或者在其他情况下关联于）具有接收信号StartA的输入的计数器341。 在操作中，计数器 341对信号StartA的所选边沿（例如，正边沿）的数目计数。当计数值 达到预定阈值时，计数器341可以断言触发信号，其致使控制电路340翻转控制信号EXP_ EDGE的逻辑状态。以此方式，预定的阈值可以被用于提供用于在生成输出信号OUT时对输 入信号XTAL的频率进行倍增的整数值。
[0050] 以下关于图6A的解说性时序图601和图6D的解说性流程图650来描述用于生成 输出振荡信号OUT的VC0 300的示例性操作，所述输出振荡信号OUT具有是输入信号XTAL 的频率的整数n倍（n = 4)的频率（例如，fQUT= 4*f XTAJ。当输入信号XTAL在时间t0处准 备好时，控制电路340断言同步信号EXP_EDGE为逻辑高，这导致MUX 331将输入信号XTAL 转发至第一延迟元件320 (1)的输入，由此允许信号XTAL初始化由SR锁存器310和延迟元 件320(1)-320 (2)形成的振荡器电路305的操作（652)。一旦接收到输入信号XTAL的正边 沿，第一延迟元件320(1)就在与第一延迟元件320(1)相关联的第一延迟周期D1之后断言 其输出信号RESET为逻辑高（654)。在时间tl，结果产生的RESET的逻辑高状态致使SR锁 存器310驱动其Q输出（以及因此信号Start_VCO)成逻辑低并且驱动其1;输出（以及因 此信号StartB)成逻辑高（656)。
[0051] 正是由于在时间tl处RESET信号被第一延迟元件320(1)从逻辑低断言成逻辑 高，因此控制电路340解除断言EXP_EDGE为逻辑低。响应于此，MUX331将SR锁存器310的 Q输出耦合到第一延迟元件320(1)的输入，由此从SR锁存器310的Q输出提供信号Start_ VCO既作为到第一延迟元件320 (1)的信号StartA，又作为VCO的输出信号OUT (658)。以此 方式，MUX 331闭合SR锁存器310的Q输出与第一延迟元件320(1)的输入之间的环路，由 此允许振荡器电路305开始独立于输入信号XTAL地振荡。
[0052] 响应于StartB的所断言的逻辑高状态，第二延迟元件320(2)在其相关联的延迟 周期D2之后断言其输出信号SET为逻辑高（660)。在时间t2,结果产生的SET的逻辑高状 态致使SR锁存器310驱动其Q输出（以及因此信号Start_VC0)成逻辑高并且驱动其S输 出（以及因此信号StartB)成逻辑低（662)。以此方式，从输入信号XTAL导出的正时钟边 沿循环经过振荡器电路305以产生具有周期T的振荡输出信号OUT。如图6A所描绘的，输 入信号XTAL具有周期4T。
[0053] 如上所述，对于本文所述的图3A的示例性实施例，VC0 300生成输出信号OUT，所 述输出信号OUT具有是输入信号XTAL的频率的n = 4倍的频率。因此，输入信号XTAL的 正边沿应当与输出信号OUT的每第n = 4个正边沿对准。为了确保输出信号OUT保持与输 入信号XTAL同步，控制电路340可以每隔输出信号OUT的n = 4个周期选择MUX 331的第 二输入来接收输入信号XTAL以允许输入信号XTAL的正边沿复位（例如，重新对准）输出 信号OUT的正边沿。
[0054] 更具体地，在时间t3 (这在VC0的输出信号OUT的约3. 5个周期之后发生），控制 电路340断言EXP_EDGE为逻辑高，这进而允许与门332响应于Start_VC0而选择性地断言 0SC_FB并且允许与门333响应于XTAL而选择性地断言0SC_REF(664)。此后，信号0SC_FB 和信号〇SC_REF可以被PFD210作比较并被电荷泵220处理以生成控制电压Vc(666)，并且 控制电压Vc可被用于调整输出信号OUT的振荡频率（668)。
[0055] 对于一些实施例，响应于计数器341检测到信号StartA的3. 5个周期，控制电路 340可以断言EXP_EDGE。响应于此，MUX 331转发信号XTAL作为到第一延迟元件320(1)的 StartA，由此允许信号XTAL的在时间t4处的下一个正边沿循环经过振荡器305并且触发 StartB的下一正边沿。以此方式，输入信号XTAL的正边沿可以被用来复位（例如，重新对 准）循环经过振荡器305的时钟边沿，由此在信号XTAL和OUT之间维持延迟锁定。
[0056] 注意，因为信号Start_VC0在时间t4处转变成逻辑高同时EXP_EDGE被断言成逻 辑高，所以在时间t4处，与门332断言反馈信号0SC_FB成逻辑高。类似地，因为信号XTAL 在时间t4处转变成逻辑高同时EXP_EDGE被断言成逻辑高，所以在时间t4处，与门333断 言参考信号〇SC_REF成逻辑高。还是参考图2，PFD210比较参考信号0SC_REF和反馈信号 0SC_FB之间的相位差以生成调整用于VC0 300的控制电压V。的UP信号和DN信号。在一 个实施例中，当信号〇SC_REF和信号0SC_FB彼此同相时（例如，其指示输出信号OUT与晶 体振荡器信号XTAL恰当地对准），如图6A中所描绘的，PFD 210将不调整（或将仅仅作出 小调整）控制电压Vc。
[0057] 接着，在时间t5,控制电路340再次解除断言EXP_EDGE成逻辑低。对于一些实施 例，响应于在EXP_EDGE的断言之后计数器341检测到信号StartA的1个周期，控制电路 340可以解除断言EXP_EDGE。响应于EXP_EDGE的解除断言的状态，MUX 331将SR锁存器 310的Q输出耦合到第一延迟元件320(1)的输入，由此从SR锁存器310的Q输出提供信 号Start_V⑶既作为到第一延迟元件320(1)的信号StartA，又作为VCO 300的输出信号 OUT。以此方式，MUX 331再次闭合SR锁存器310的Q输出与第一延迟元件320(1)的输入 之间的环路，由此允许振荡器电路305再一次独立于输入信号XTAL地振荡。
[0058] 还是参考图3A，如果VC0输出信号OUT开始相对于输入信号XTAL漂移，则反馈 环路可以重新对准循环经过振荡器305的时钟边沿，从而使输出信号OUT变得与输入信号 XTAL对准。例如，图6B是解说图3A的VC0 300校正"快速VC0"情况的的示例性操作的 波形图602,在"快速VC0"情况下期望降低输出信号OUT的频率（例如，相对于输入信号 XTAL)。如图6B所描绘的，输出信号OUT具有比图6A的输出信号OUT的期望周期T短的周 期T'，并且因此在输入信号XTAL的单个周期内可以发生信号OUT多于4个循环。因此，例 如，在图6B中的输出信号OUT在时间t2'处完成周期时，输出信号OUT应当不会在时间t2 之前完成周期。因此，为了将输出信号OUT的上升沿与输入信号XTAL的上升沿重新对准， 同步逻辑330减慢振荡器电路305。
[0059] 更具体地，在信号StartA的约3. 5个周期之后，在时间t3'处，控制电路340断言 EXP_EDGE成逻辑高。响应于此，MUX 331转发输入信号XTAL作为到第一延迟元件320 (1) 的输入的StartA。以此方式，信号StartA的下一个正边沿被输入信号XTAL的下一个正边 沿（例如，而不是被信号Start_VC0的下一个正边沿）触发。此外，因为EXP_EDGE被断言， 所以信号Start_VC0的下一个正边沿致使与门332在时间t3a处断言反馈信号0SC_FB成 逻辑高，并且输入信号XTAL的下一个正边沿致使与门333在时间t4处断言参考信号0SC_ REF成逻辑高。
[0060] 图2的PFD 210比较0SC_FB和0SC_REF之间的相位差，并且响应于此，正好在时 间t3a之后断言DN信号且正好在时间t4之后断言UP信号。因为DN信号被断言早于且长 于UP信号，所以电荷泵220以致使VC0 300降低其输出信号OUT的振荡频率的方式来调整 (例如，降低）控制电压Vc。因此，当控制电路340在时间t5处解除断言EXP_EDGE时（这 致使MUX 331转发信号Start_VC0作为信号StartA)，输出信号OUT再次与输入信号XTAL 同步。因此，对于图6B的示例性实施例，反馈信号0SC_FB的断言早于且长于参考信号0SC_ REF的断言致使VCO 300降低输出信号OUT的振荡频率直到输出信号OUT与输入信号XTAL 达成延迟锁定。
[0061] 图6C是解说图3A的VC0 300校正"慢速VC0"情况的示例性操作的波形图603， 在"慢速VC0"情况下期望增高输出信号OUT的频率（例如，相对于输入信号XTAL)。如图 6C所描绘的，输出信号OUT具有比图6A的输出信号OUT的期望周期T短的周期T"，并且 因此在输入信号XTAL的单个周期内发生信号OUT的少于4个循环。因此，为了将输出信号 OUT的上升沿与XTAL的上升沿重新对准，同步逻辑330可加速振荡器电路305。
[0062] 更具体地，在信号StartA的约3. 5个周期之后，在时间t3"处，控制电路340断 言EXP_EDGE成逻辑高。响应于此，MUX 331转发信号XTAL作为到第一延迟元件320 (1)的 输入的StartA。以此方式，信号StartA的下一个正边沿被信号XTAL的下一个正边沿（例 如，而不是被信号Start_VCO的下一个正边沿）触发。此外，因为EXP_EDGE被断言，所以信 号XTAL的下一个正边沿致使与门333在时间t4处断言参考信号OSC_REF成逻辑高，并且 信号Start_VCO的下一个正边沿致使与门332在时间t4a处断言反馈信号OSC_FB成逻辑 尚。
[0063] 图2的PFD 210比较OSC_FB和OSC_REF之间的相位差，并且响应于此，正好在时 间t4之后断言UP信号且正好在时间t4a之后断言DN信号。因为UP信号被断言早于且长 于DN信号，所以电荷泵220以致使VCO 300增高其输出信号OUT的振荡频率的方式来调 整（例如，增高）控制电压Vc。因此，当控制电路340在时间t5处解除断言EXP_EDGE时 (这致使MUX331转发信号Start_VC0作为信号StartA)，振荡器输出信号OUT再次与信号 XTAL同步。因此，对于图6C的示例性实施例，参考信号0SC_REF的断言早于且长于反馈信 号0SC_FB的断言致使VC0 300增高输出信号OUT的振荡频率直到输出信号OUT与输入信 号XTAL达成延迟锁定。
[0064] 注意，可以存在针对由VC0 300提供的输出信号OUT的振荡频率的下限。例如，如 果在采集阶段期间，输入信号XTAL的下一边沿在断言信号EXP_EDGE之前到达，则图2的 PFD 210可以不生成致使VC0 300增加振荡频率的控制信号UP和DN值，并且因此图2的 DLL 200可能达不到期望的稳定状态。对于上面讨论的n = 4 的倍频因子，如果输入信号 XTAL的下一边沿在完成VC0输出信号StartA/OUT的3. 5个循环之前发生（例如，触发EXP_ EDGE的断言），则DLL 200可能达不到其稳定状态。
[0065] 因此，根据本发明实施例，如果检测到输入信号XTAL的下一个边沿出现在控制信 号EXP_EDGE被断言之前，则分离的电路块/机构（例如，采集逻辑，出于简化起见未示出） 被激活并且上述的相位校正机制被旁路掉。在此情况下，VC0 300、PFD 210和计数器341 可以被维持在复位状态直到输入信号XTAL的后续边沿出现。此后，输入信号XTAL的后续 边沿可以开始循环经过VC0 300的两个延迟元件320 (1) -320 (2)。以此方式，UP信号可被 断言以致使VC0 300增大输出信号OUT的振荡频率（例如，在没有DN信号被断言时）。因 为在采集逻辑被激活时可能不会生成UP信号，因此UP信号可以在VC0输出信号OUT的下 一个周期的前一半期间被断言。
[0066] 注意，即使输入信号XTAL的下一边沿在VC0输出信号的3. 5个周期处或甚至稍后 处出现，也可以激活采集逻辑。例如，如在图6C的慢速VC0情况中所描绘的，在信号StartA 被解除断言之后且在输入信号XTAL的下一个边沿出现之前可以为第一延迟元件320 (1)的 复位而缩短可用的时间间隔。在信号StartB在VC0输出信号的第4个周期的结尾处被解 除断言之后且在信号StartB在下一个循环的半个周期后被再次断言之前，同样可为第二 延迟元件320(2)的复位而缩短可用的时间间隔。由于与复位延迟元件320(1)-320(2)相 关联的时间，因此除非输入信号XTAL的下一个边沿明显晚于VC0输出信号的3. 5个周期到 达，否则采集逻辑激活。
[0067] 再次参考图2,要注意一些常规的电荷泵可能具有与从PFD 210收到的UP信号和 DN信号相关的失配电流，并且还可以注入寄生电荷到响应于UP信号和DN信号而生成的控 制电压Vc中。更具体地，如果PFD 210对UP信号和DN信号的断言相互对准（例如，在相 同的时间处），则电荷泵220的常规实施例可以在每一参考循环期间注入寄生电荷到控制 电压（Vc)中。为了抵消注入Vc的寄生电荷，UP信号和DN信号的断言可以偏移一个时间 偏移值△ T从而使电荷泵220在每一循环增加零电荷。时间偏移值△ T可以被表示为： Aintewp-t#*?。然而，将up信号和DN信号的断言暂时间隔开时间偏移值A T可以致使 VCO 240以错误频率操作，并且还可以致使VCO输出信号占空比中的失衡，例如如图7所描 绘的。此外，将UP信号和DN信号的断言偏移A T可能在DLL的输出信号OUT的频谱内产 生参考毛刺。
[0068] 图8解说了是图2的电荷泵220的一个实施例的电荷泵800。如图8中所示，电荷 泵电路800包括主电荷泵810、副电荷泵820以及运算放大器（运放）830。主电荷泵810包 括：接收UP信号和DN信号的输入、接收校准电压信号（V eAJ的控制输入、以及生成控制电 压^(例如，被提供给图2的DLL 200的VC0 240)的输出。主电荷泵810的输出电容可以 由主电荷泵电容CM来建模。副电荷泵820包括接收UP信号和DN信号的输入、接收V ^的 控制输入、以及生成副控制电压％的输出。副电荷泵820的输出电容可以由副电荷泵电容 CK来建模。对于一些实施例，主电荷泵810和副电荷泵820可以是任何适用的电荷泵。对 于一个实施例，副电荷泵820可以小于主电荷泵810,以便例如减少面积和功耗。
[0069] 运放830包括从主电荷泵810接收V。的正输入、从副电荷泵820接收VK的负输 入、以及生成校准电压信号的输出。在操作中，运放830比较V^VK以生成V^，并且 因此校准电压指示控制电压V。和副控制电压VK之差。
[0070] 更具体地，可以响应于校准电压信号来调整与UP信号和/或DN信号的断言 相关联的主电荷泵810内的电流，以修改其对应的向上电流和向下电流的相对幅值。类似 地，可以响应于校准电压信号来调整与UP信号和/或DN信号的断言相关联的副电荷 泵820内的电流，以修改其对应的向上电流和向下电流的相对幅值。但是，根据本发明实施 例，在UP信号和DN信号被提供给主电荷泵810的相应UP输入端和DN输入端时，UP信号 和DN信号被反向并且被提供给副电荷泵820的相应DN输入端和UP输入端（例如，如图8 中描绘的）。以此方式，可以响应于来调整由副电荷泵820生成的副控制电压V K，直到 %等于由主电荷泵810生成的控制电压Vc。
[0071] 更具体地，因为主电荷泵810和副电荷泵820接收相同的UP输入信号和DN输入信 号，接收相同的校准电，并且分别生成相等的输出电压VjPVK，因此主电荷泵810和副 电荷泵820应当在其输入端呈现相同的定时偏移值。因此，尽管主电荷泵810的定时偏移 值可以被表达为A T81(i= tstartUP_tstartDN，副电荷泵820的定时偏移值可以被表达为A T82(i =tstartDN-tstartUP(例如，因为输入信号UP和DN针对副电荷泵820被反向）。这隐含A T 81Q =- A T82(l。结果，电荷泵电路800的总时间偏移值变成0,并且相位误差被校准。
[0072] 再次参考图3A，振荡器305由于数个原因而优于常规环形振荡器。第一，振荡器 305可以仅使用两个延迟元件320(1)和320(2)来生成振荡输出信号（例如，这两个延迟 元件分别在锁存器310的Q输出和复位输入之间引入第一外部可调整预定延迟周期D1，并 且在锁存器310的f 5:输出和置位输入之间引入第二外部可调整预定延迟周期D2)。与之相 反，常规环形振荡器一般需要大于1的奇数个延迟级（例如，3个或更多个）以启用输出信 号中的逻辑状态转变（以及因此的振荡）。
[0073] 与常规的弛张振荡器相比，图3A的振荡器305更小且没那么复杂。不同于许多的 常规弛张振荡器，图3A的振荡器305不包括电压比较器或RC滤波器，并且不依赖于参考电 压或参考电流的生成。事实上，振荡器305的简化可以允许其使用数字电路（例如，而不是 模拟电路）来实现。
[0074] 此外，对于图3A的振荡器305,在每一个振荡周期内，单个上升或正边沿传播经过 所有电路元件（例如，延迟元件320(1)-320(2)以及门NOR1-NOR2) -次，这对于一些实施 例可能是有利的。与之相反，常规环形振荡器一般在每一振荡周期内既传播正边沿又传递 负边沿（例如，彼此异相180度的边沿）经过该环。对于图3A的振荡器305, 一旦单个边沿 在振荡器周期内最后一次进入第二延迟320(2)(即，振荡器相位进入参考周期内最后一个 振荡周期的后半周期，并且EXP_EDGE信号被断言），则第一延迟320 (1)被复位并且准备好 从晶体振荡器250接收新边沿。对于常规环形振荡器，当振荡器相位进入参考周期内最后 一个振荡周期的后半周期且新边沿必须进入该环时，已经存在将生成〇SC_FB信号的在该 环内循环的相反极性的边沿，并且这两个边沿可能相互冲突及吞并或以其它方式交互并不 利地影响DLL的操作。
[0075] 如上所述，对于一些实施例，可以使用传播正的或上升沿比负的或下降沿更 快的延迟元件320(1)-320(2)来实现图3A的振荡器305。对于其它实施例，延迟元件 320(1)-320 (2)例如可以配置成传播正边沿比负的或下降沿更快，从而使振荡器305传播 单个负边沿经过电路元件310和320 (1) -320 (2)，以在Q端和S端生成互补的振荡输出信 号。对于此类的其它实施例，SR锁存器110的或非门NOR1和NOR2可以被与非门替代。
[0076] 对于一些实施例，压控延迟元件可以用于振荡器305的延迟元件320(1)和 320(2)。例如，图3B示出是图1的延迟元件320(1)和/或320 (2)的一个实施例的延迟元 件350。延迟元件350被示为包括CMOS反相器INV1-INV2、PMOS晶体管MP1-MP3、NMOS晶 体管丽1和丽3、以及电容器C。INV1具有接收关联的Start信号的输入，并且具有在节点 N0处耦合至晶体管MP1和丽1的栅极的输出。晶体管MP1和MP2串联耦合在VDD和充电节 点N1之间，并且下拉晶体管丽1耦合在节点N1和接地电势之间。晶体管MP2包括接收控 制电压（V。）的栅极，并且可以因此与晶体管MP1-起作为压控电流源操作。电容器C耦合 在节点N1和地电势之间，其中在节点N1处MP2和丽1共耦的源极给电容器C提供斜坡电 压（V ramp)。晶体管MP3和丽3串联耦合在VDD和接地电势之间，并且形成具有在节点N1处 的输入和在节点N2处的输出的反相器。INV2具有耦合至节点N2的输入和生成相关联的信 号SET或RESET的输出。
[0077] 在操作中，晶体管MP1-MP2可以充当弱上拉电路360,该上拉电路通过在电容器C 的上极板上产生斜坡电压来给电容器C缓慢充电，而晶体管丽1可以充当对电容器C 快速放电的强下拉电路。提供给晶体管MP2的栅极的控制电压（Vc)调整电容器C的充电 电流，并且因此可以通过调整与响应于Start信号中的正边沿而断言SET或RESET信号为 逻辑高相关联的延迟周期来调整振荡频率。
[0078] 更具体地，当输入Start(开始）信号从逻辑低转变成逻辑高时，反相器INV驱动 N0朝接地电势变低。响应于此，NM0S晶体管丽1截止并将节点N1和地电势隔离开，并且 PM0S晶体管MP1导通。控制电压Vc被驱动到使PM0S晶体管MP2导通的电平（例如，比MP2 的阈值电压低的正电压），由此朝VDD拉高节点N1并对电容器C充电。可以通过调整控制 电压Vc来调整晶体管MP2给电容器C充电的速度。当节点N1处的电压超过由晶体管MP3 和丽3形成的CMOS反相器的阈值电压时，晶体管MP3截止且晶体管丽3导通，由此朝接地 电势拉低节点N2。响应于此，反相器INV2断言SET或RESET信号成逻辑高状态。
[0079]此后，当输入Start (开始）信号从逻辑高转变成逻辑低时，反相器INV驱动N0朝 VDD变高。响应于此，PM0S晶体管MP1截止并将节点N1和VDD隔离开，并且NM0S晶体管 丽1导通且对节点N1快速放电朝接地电势拉低。一旦节点N1处的电压降到低于由晶体管 MP3和丽3形成的CMOS反相器的阈值电压时，晶体管MP3导通且晶体管丽3截止，由此朝 VDD拉高节点N2。响应于此，反相器INV2解除断言SET或RESET信号成逻辑低状态。
[0080] 注意，图3B的示例性延迟元件350配置成当被用作振荡器305中的延迟元件 320(1)-320 (2)时循环正边沿。对于振荡器305可配置成使负边沿循环经过延迟元件 320 (1)-32 0 (2)和SR锁存器110的实施例，延迟元件350可以被修改成以相对缓慢的方式 响应于Start信号的下降沿而解除断言SET或RESET信号，并且以相对快速的方式响应于 Start信号的上升沿而断言SET或RESET信号。
[0081] 对于一些应用，按比调整控制电压Vc所允许的更大的离散步长来调整振荡频率 可能是合意的。对于图3B的延迟元件350,振荡频率可以通过如下方式按更大的离散步长 来调整：（1)将上拉电路360划分成数个可独立选择的充电电路并随后选择性地启用一个 或多个此类可个体选择的充电电路（例如，递增地调整提供给图3B的电容器C的充电电 流）和/或⑵将电容器C划分成数个可个体选择的电容器电路并随后选择性地启用一个 或多个此类可个体选择的电容器电路（例如，递增地调整图3B的电容器C的电容值）。以 此方式，二进制加权划分技术可用于对图3B的延迟元件350提供的延迟周期进行编程，例 如如以下结合图4和5更加详细描述的。
[0082] 例如，图4示出可用作图3B的延迟元件350的上拉电路360的可编程上拉电 路400。上拉电路400可以包括并联耦合的任何数目n个可个体选择的上拉或充电电路 410 (1)-410 (n)，以便为图3B的延迟元件350的电容器C提供可调整的充电电流IT(rtal。如图 4中所示，可个体选择的充电电路410(1)-410 (n)中的每一个包括串联耦合在VDD和节点 N1之间的第一 PM0S晶体管MP1 (x)和第二PM0S晶体管MP2 (x)，以便提供可用于给延迟元 件350的电容器C充电的对应电流IrIn。第一 PM0S晶体管MP1 (1)-MP1 (n)的栅极由Start 信号和/或启用信号EN2-ENn中对应的一个控制，并且PM0S晶体管MP2 (1) -MP2 (n)的栅极 由控制电压Vc控制。
[0083] 对于图4的示例性实施例，第一充电电路410(1)被维持在导电状态，并且Start 信号经由反相器411被提供给其上拉晶体管MP1 (1)，从而使Start信号到逻辑高的断言导 通晶体管MP1 (1)，而Start信号到逻辑低的解除断言截止晶体管MP1 (1)。响应于对应的启 用信号EN2-ENn，其它可个体选择的充电电路410 (2) -410 (n)中的每一个可被选择性地启 用，启用信号EN2-ENn在对应的与非门412 (2)-412 (n)中与Start信号在逻辑上被组合。因 此，例如，为了启用充电电路410(2)，EN2被驱动成逻辑高，这致使与非门412(2)向MP1 (2) 的栅极传递Start信号的逻辑补码。以此方式，与非门412 (2)当Start信号为逻辑高时导 通晶体管MP1 (2)而当Start信号为逻辑低时截止晶体管MP1 (2)。相反地，为了禁用充电 电路410(2)，EN2被驱动成逻辑低，由此迫使与非门412 (2)的输出成逻辑高并维持晶体管 MP1 (2)处于非导电状态。
[0084] 因此，通过启用较多数量的充电电路410(1)-410 (n)，可以按离散量增加用于对电 容器C进行充电的电流IT()tal的量，并且通过启用较少数量的充电电路410(l)-410(n)，可以 按离散量减少用于对电容器C进行充电的电流IT()tal的量。
[0085] 对于图4的示例性实施例，充电电路410(1)-410 (n)中的每一个被示为接收相同 的控制电压信号Vc。对于其它实施例，充电电路410(1)-410 (n)中的每一个可以接收其自 己的控制电压，由此允许附加地调整由电路400所提供的用于对图3B中的电容器C进行充 电的总电流 【Total 0
[0086] 图5示出可用作图3B的延迟元件350中的电容器C的可编程电容器电路500。电 容器电路500可以包括并联耦合的任何数目n个可个体选择的电容器电路510 (1) -510 (n)， 以便为图3B的延迟元件350提供可调整的电容器C。如图5中所示，第一电容器电路510(1) 包括耦合在节点N1和接地电势之间的电容器C1。其它电容器电路510 (2)-510 (n)包括相 应的电容器C2-Cn，如图5所描绘的，电容器C2-Cn可以分别响应于启用信号EN2-Enn被选 择性地耦合在节点N1和接地电势之间。
[0087] 更具体地，第一电容器电路510(1)包括耦合在节点N1和接地电势之间的电容器 C1，并且包括与电容器C1并联耦合（即，也耦合在节点N1和接地电势之间）的NM0S旁路 晶体管MN4(1)。晶体管MN4(1)的栅极经由反相器511接收Start信号。因此，第一电容 器电路510(1)维持在启用状态，其中Start信号的逻辑状态控制节点N1是否经由晶体管 MN4(1)短接至接地电势。例如，当Start信号被断言成逻辑高时，反相器511驱动晶体管 丽(4)的栅极成逻辑低，由此截止晶体管丽(1)以允许（例如，通过图3B的上拉电路360) 朝VDD对电容器C1充电。相反地，当Start信号被解除断言成逻辑低时，反相器511驱动 晶体管MN4⑴的栅极成逻辑高，由此导通晶体管MN4⑴并对节点N1快速放电朝接地电势 拉低。
[0088] 响应于对应的启用信号EN2_ENn，可以选择性地启用其它可个体选择的电容器电 路510 (2)-510 (n)中的每一个。对于电容器电路510 (2)-510 (n)中的每一个，对应的启用 信号被提供给NM0S隔离晶体管MN5的栅极，并且对应的启用信号的补码经由或非门512与 Start信号在逻辑上被组合以控制对应的旁路晶体管MN4.512(n)的栅极。例如，第二电容 器电路510 (2)包括串联耦合在节点N1和接地电势之间的电容器C2和NM0S晶体管丽5 (2)， 并且包括与电容器C2并联耦合的NM0S旁路晶体管MN4(2)。晶体管MN5(2)的栅极接收对 应的启用信号EN2,并且晶体管MN4 (2)的栅极经由或非门512 (2)接收Start信号和1巧的 逻辑组合。
[0089] 在操作中，通过断言EN2为逻辑高可以启用电容器电路510 (2)，该EN2导通晶体管 丽5 (2)并允许Start信号控制旁路晶体管MN4 (2)的栅极。更具体地，当电容器510 (2)被 启用时，Start信号断言成逻辑高经由或非门512(2)驱动晶体管MN4(2)的栅极成逻辑低， 由此维持晶体管MN4(2)处于非导电状态以允许电容器C2被充电朝VDD升高（例如，通过 图3B的上拉电路360)。相反地，Start信号解除断言成逻辑低经由或非门512(2)驱动晶 体管MN4(2)的栅极成逻辑高，由此导通晶体管MN4(2)并经由晶体管MN4(1)对节点N1放 电朝接地电势降低。
[0090] 为了禁用电容器电路510(2)，EN2可被解除断言成逻辑低，这截止晶体管丽5 (2) 以将电容器C2与接地电势隔离。结果产生的的逻辑高状态迫使晶体管MN4(2)的栅极 成逻辑低，由此维持晶体管MN4(2)处于非导电状态以防止短路到接地电势。
[0091] 因此，可编程电容器电路500中节点N1和接地电势之间的电容量可以通过启用较 多数量的可个体选择的电容器电路510 (2)-510 (n)来增加，并且可以通过启用较少数量的 可个体选择的电容器电路510(2)-510(n)来减少。以此方式，充满电路500的总电容值C 所需的时间以及因此与图3B的延迟元件350相关联的延迟周期的幅值可以使用启用信号 EN2~ENn来动态地调整。
[0092] 如上所述，由图4的可编程上拉电路400和/或图5的可编程电容器电路500提 供的编程功能允许图3B的延迟元件350既可以提供大的又可以提供小的对与延迟元件350 相关联的延迟周期的调整量。因此，通过调整充电电流量（例如，使用图4的可编程上拉 电路400)、通过调整充电电容器的电容（例如，使用图5的可编程电容器电路500)或通过 调整这两者，可以改变由延迟元件350提供的延迟周期的大小。如上所述，使用启用信号 EN2-ENn可以调整由图4的实施例提供的充电电流和由图5的实施例提供的电容值。
[0093] 此外，注意图4和图5描绘了可编程上拉电路400和可编程电容器电路500接收 同一组启用信号。但是，对于其他实施例，控制图4的可编程上拉电路400的那组启用信号 可以与控制图5的可编程电容器电路500的那组启用信号不同。
[0094] 在说明书前述篇幅中，本发明各实施例已参照其具体示例性实施例进行了描述。 然而将明显的是，可对其作出各种修改和改变而不背离如所附权利要求中所阐述的本公开 更宽泛的精神和范围。相应地，本说明书和附图应被认为是解说性而非限制性的。
【主权项】
1. 一种延迟锁定环（DLL)电路，包括： 相位检测器，所述相位检测器包括用于接收第一信号的第一输入、用于接收第二信号 的第二输入、第一输出、以及第二输出， 其中所述相位检测器： 将所述第一信号与所述第二信号作比较，以及 响应于将所述第一信号与所述第二信号作比较： 在所述第一输出上生成第一控制信号，以及 在所述第二输出上生成第二控制信号； 电荷泵，所述电荷泵耦合至所述相位检测器以： 从所述相位检测器接收所述第一控制信号和所述第二控制信号，以及 响应于接收到所述第一控制信号和所述第二控制信号来生成电压；以及 耦合至所述电荷泵的压控振荡器（VCO)，所述压控振荡器包括用于接收输入振荡信号 的第一输入和用于接收所述电压的第二输入，其中所述VCO生成输出振荡信号、所述第一 信号和所述第二信号。2. 如权利要求1所述的DLL电路，其特征在于，进一步包括： 耦合至所述电荷泵的输出的环路滤波器，其中所述电荷泵生成所述电压包括： 所述电荷泵生成到所述电荷泵的所述输出的电荷，并且 所述环路滤波器响应于从所述电荷泵接收所述电荷来生成所述电压。3. 如权利要求1所述的DLL电路，其特征在于，所述VCO提供与所述输出振荡信号的周 期对应的延迟周期。4. 如权利要求1所述的DLL电路，其特征在于，所述相位检测器响应于由所述VCO生成 的所述第一信号的相位和所述第二信号的相位之间的比较来选择性地断言所述第一控制 信号和所述第二控制信号。5. 如权利要求1所述的DLL电路，其特征在于，所述输出振荡信号的频率包括所述输入 振荡信号的频率的整数倍。6. 如权利要求1所述的DLL电路，其特征在于，所述VCO包括： 振荡器电路，所述振荡器电路响应于所述电压来生成所述输出振荡信号；以及 同步逻辑，所述同步逻辑响应于同步信号来将所述输出振荡信号的相位与所述输入振 荡信号的相位对准。7. 如权利要求6所述的DLL电路，其特征在于，所述VCO进一步包括： 耦合至所述振荡器电路和所述同步逻辑的控制电路，所述控制电路响应于检测到所述 输出振荡信号的预定数目个循环来断言所述同步信号。8. 如权利要求7所述的DLL电路，其特征在于，所述VCO的所述振荡器电路包括： 锁存器，所述锁存器包括第一输入、第二输入、第一输出、以及第二输出； 耦合在所述锁存器的所述第一输出和所述第一输入之间的第一延迟元件；以及 耦合在所述锁存器的所述第二输出和所述第二输入之间的第二延迟元件。9. 如权利要求8所述的DLL电路，其特征在于，所述第一延迟元件和所述第二延迟元件 之一是能响应于所述电压来编程的可编程延迟元件。10. 如权利要求9所述的DLL电路，其特征在于，所述可编程延迟元件包括： 可配置的充电电路，所述可配置的充电电路响应于一个或多个第一启用信号来调整提 供给充电节点的充电电流；以及 可配置的电容器，所述可配置的电容器响应于一个或多个第二启用信号来调整耦合至 所述充电节点的电容。11. 如权利要求8所述的DLL电路，其特征在于，所述同步逻辑包括： 复用器（MUX)，所述复用器包括用于从所述锁存器的所述第一输出接收内部振荡信号 的第一输入、用于接收所述输入振荡信号的第二输入、用于提供所述输出振荡信号的输出、 以及用于接收所述同步信号的控制端。12. 如权利要求11所述的DLL电路，其特征在于，所述同步逻辑进一步包括： 第一逻辑门，所述第一逻辑门包括用于接收所述内部振荡信号和所述同步信号的输 入，并且包括用于生成所述第一信号的输出；以及 第二逻辑门，所述第二逻辑门包括用于接收所述输入振荡信号和所述同步信号的输 入，并且包括用于生成所述第二信号的输出。13. 如权利要求6所述的DLL电路，其特征在于，所述VCO进一步包括耦合至所述同步 逻辑和所述振荡器电路的采集逻辑，所述采集逻辑： 包括用于接收所述输入振荡信号和所述同步信号的输入；并且 如果在接收所述同步信号的断言之前收到所述输入振荡信号的边沿则旁路掉所述同 步逻辑的所述对准。14. 如权利要求13所述的DLL电路，其特征在于，如果在所述同步信号之前收到所述输 入振荡信号的边沿，则所述采集逻辑进一步将所述VCO置于并维持于复位状态。15. 如权利要求14所述的DLL电路，其特征在于，如果在接收所述同步信号的断言之 前收到所述输入振荡信号的边沿，则响应于接收到所述输入振荡信号的后续边沿，所述采 集逻辑通过允许所述输入振荡信号的所述后续边沿被提供给所述振荡器电路来将所述VCO 移出复位状态。16. 如权利要求13所述的DLL电路，其特征在于，响应于所述采集逻辑被激活，所述采 集逻辑将生成以下之一： 持续时间长于所述第二控制信号的持续时间的所述第一控制信号，以及 持续时间长于所述第一控制信号的持续时间的所述第二控制信号， 以便致使所述VCO增大所述输出振荡信号的振荡速度。17. 如权利要求16所述的DLL电路，其特征在于，所述输出振荡信号的增大的振荡速度 阻止所述采集逻辑的重新激活。18. -种用于响应于输入振荡信号来生成输出振荡信号的延迟锁定环（DLL)电路，所 述DLL电路包括： 相位检测器，所述相位检测器响应于第一信号和第二信号之间的相位差来生成第一控 制信号和第二控制信号； 耦合至所述相位检测器的电荷泵，所述电荷泵响应于所述第一控制信号和所述第二控 制信号来生成电压；以及 压控振荡器（VCO)，所述压控振荡器包括接收所述输入振荡信号和所述电压的输入，其 中所述VCO响应于所述电压来调整所述输出振荡信号的频率，响应于所述输入振荡信号来 生成所述第二信号，以及响应于所述输出振荡信号来生成所述第一信号。19. 如权利要求18所述的DLL电路，其特征在于，进一步包括： 耦合至所述电荷泵的输出的环路滤波器，其中所述电荷泵生成所述电压包括： 所述电荷泵生成到所述电荷泵的所述输出的电荷，并且 所述环路滤波器响应于从所述电荷泵接收所述电荷来生成所述电压。20. 如权利要求18所述的DLL电路，其特征在于，所述输出振荡信号的频率包括所述输 入振荡信号的频率的整数倍。21. 如权利要求18所述的DLL电路，其特征在于： 在正常振荡阶段期间，所述VCO生成所述输出振荡信号为具有等于所述输入振荡信号 的频率的整数倍的频率；并且 在同步阶段期间，所述VCO将所述输出振荡信号的所选边沿与所述输入振荡信号的所 选边沿对准。22. 如权利要求18所述的DLL电路，其特征在于，所述相位检测器响应于所述第一信号 来断言所述第一控制信号，响应于所述第二信号来断言所述第二控制信号，以及在断言所 述第一控制信号和所述第二控制信号两者之际解除断言所述第一控制信号和所述第二控 制信号。23. 如权利要求18所述的DLL电路，其特征在于，所述VCO包括： 生成所述输出振荡信号的振荡器电路，并且所述振荡器电路包括与内部振荡信号相关 联的节点； 同步逻辑，所述同步逻辑响应于同步信号来将所述输出振荡信号的相位与所述输入振 荡信号的相位对准；以及 控制电路，所述控制电路响应于检测到所述输出振荡信号的预定数目个循环来生成所 述同步信号。24. 如权利要求23所述的DLL电路，其特征在于，所述振荡器电路包括： 锁存器，所述锁存器包括第一输入、第二输入、第一输出、以及第二输出； 耦合在所述锁存器的所述第一输出和所述第一输入之间的第一延迟元件；以及 耦合在所述锁存器的所述第二输出和所述第二输入之间的第二延迟元件。25. 如权利要求24所述的DLL电路，其特征在于，所述第一延迟元件和所述第二延迟元 件之一是能响应于所述电压来编程的可编程延迟元件。26. 如权利要求25所述的DLL电路，其特征在于，所述可编程延迟元件包括： 可配置的充电电路，所述可配置的充电电路响应于一个或多个第一启用信号来调整提 供给充电节点的充电电流；以及 可配置的电容器，所述可配置的电容器响应于一个或多个第二启用信号来调整耦合至 所述充电节点的电容。27. 如权利要求23所述的DLL电路，其特征在于，所述同步逻辑包括： 复用器（MUX)，所述复用器包括用于接收所述内部振荡信号的第一输入、用于接收所述 输入振荡信号的第二输入、用于提供所述输出振荡信号的输出、以及用于接收所述同步信 号的控制端。28. 如权利要求27所述的DLL电路，其特征在于，所述同步逻辑进一步包括： 第一逻辑门，所述第一逻辑门包括用于接收所述内部振荡信号和所述同步信号的输 入，并且包括用于生成所述第一信号的输出；以及 第二逻辑门，所述第二逻辑门包括用于接收所述输入振荡信号和所述同步信号的输 入，并且包括用于生成所述第二信号的输出。29. 如权利要求23所述的DLL电路，其特征在于，所述VCO进一步包括耦合至所述同步 逻辑和所述振荡器电路的采集逻辑，所述采集逻辑： 包括用于接收所述输入振荡信号和所述同步信号的输入；并且 如果在所述同步信号之前收到所述输入振荡信号的边沿则旁路掉所述同步逻辑的所 述对准。30. 如权利要求23所述的DLL电路，其特征在于，如果在所述同步信号之前收到所述输 入振荡信号的边沿，所述采集逻辑进一步将所述VCO置于并维持于复位状态。31. 如权利要求23所述的DLL电路，其特征在于，如果在所述同步信号之前收到所述输 入振荡信号的边沿，则响应于接收所述输入振荡信号的后续边沿，所述采集逻辑通过允许 所述输入振荡信号的所述后续边沿被提供给所述振荡器电路来将所述VCO移出复位状态。32. -种延迟锁定环（DLL)电路，包括： 相位检测器，所述相位检测器响应于第一信号和第二信号之间的比较来生成第一控制 信号和第二控制信号； 耦合至所述相位检测器的电荷泵，所述电荷泵响应于所述第一控制信号和所述第二控 制信号来生成电压；以及 压控振荡器（VCO)，包括： 振荡器电路，所述振荡器电路响应于所述电压来调整输出振荡信号的频率； 同步逻辑，所述同步逻辑响应于同步信号来将所述输出振荡信号的相位与所述输入振 荡信号的相位对准；以及 控制电路，所述控制电路响应于检测到所述输出振荡信号的预定数目个循环来生成所 述同步信号。33. 如权利要求32所述的DLL电路，其特征在于，进一步包括： 耦合至所述电荷泵的输出的环路滤波器，其中所述电荷泵生成所述电压包括： 所述电荷泵生成到所述电荷泵的所述输出的电荷，并且 所述环路滤波器响应于从所述电荷泵接收所述电荷来生成所述电压。34. 如权利要求32所述的DLL电路，其特征在于，所述同步逻辑响应于所述输入振荡 信号的边沿来断言所述第二信号，并且响应于所述输出振荡信号的边沿来断言所述第一信 号。35. 如权利要求32所述的DLL电路，其特征在于，所述相位检测器响应于所述第一信号 来断言所述第一控制信号，响应于所述第二信号来断言所述第二控制信号，以及在断言所 述第一控制信号和所述第二控制信号两者之际解除断言所述第一控制信号和所述第二控 制信号。36. 如权利要求32所述的DLL电路，其特征在于，所述振荡器电路包括： 锁存器，所述锁存器包括第一输入、第二输入、第一输出、以及第二输出； 耦合在所述锁存器的所述第一输出和所述第一输入之间的第一延迟元件；以及 耦合在所述锁存器的所述第二输出和所述第二输入之间的第二延迟元件。37. 如权利要求36所述的DLL电路，其特征在于，所述第一延迟元件和所述第二延迟元 件之一是能响应于所述电压来编程的可编程延迟元件。38. 如权利要求37所述的DLL电路，其特征在于，所述可编程延迟元件包括： 可配置的充电电路，所述可配置的充电电路响应于一个或多个第一启用信号来调整提 供给充电节点的充电电流；以及 可配置的电容器，所述可配置的电容器响应于一个或多个第二启用信号来调整耦合至 所述充电节点的电容。39. 如权利要求37所述的DLL电路，其特征在于，所述同步逻辑包括： 复用器（MUX)，所述复用器包括用于从所述锁存器的所述第一输出接收内部振荡信号 的第一输入、用于接收所述输入振荡信号的第二输入、用于提供所述输出振荡信号的输出、 以及用于接收所述同步信号的控制端； 第一逻辑门，所述第一逻辑门包括用于接收所述内部振荡信号和所述同步信号的输 入，并且包括用于生成所述第一信号的输出；以及 第二逻辑门，所述第二逻辑门包括用于接收所述输入振荡信号和所述同步信号的输 入，并且包括用于生成所述第二信号的输出。
【专利摘要】公开了一种延迟锁定环(DLL)电路，该延迟锁定环电路能生成具有是输入振荡信号的整数倍的频率的输出振荡信号。该DLL包括相位检测器、电荷泵以及压控振荡器(VCO)。该相位检测器响应于参考信号和反馈信号之间的相位差生成UP控制信号和DN控制信号。电荷泵响应于UP控制信号和DN控制信号生成控制电压。VCO响应于该控制电压来调整输出振荡信号的频率，响应于输入振荡信号来生成参考信号，并且响应于输出振荡信号来生成反馈信号。
【IPC分类】H03L7/099, G11C7/22
【公开号】CN104903963
【申请号】CN201380035469
【发明人】E·特洛弗茨
【申请人】高通股份有限公司
【公开日】2015年9月9日
【申请日】2013年6月20日
【公告号】EP2867898A1, US8536915, WO2014008002A1
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