半导体器件以及其制造方法
半导体器件以及其制造方法
【专利说明】半导体器件以及其制造方法
[0001]相关申请的交叉引用
[0002]本申请参考并且要求于2012年11月9日在韩国知识产权局提交的题为“SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF” 的韩国专利申请第10-2012-0126932号的优先权和权益，通过引用将其全部内容结合于此。
[0003]联邦政府资助的研宄或开发
[0004][不适用]
[0005]序列表
[0006][不适用]
[0007]缩微胶片/版权参考
[0008][不适用]
【背景技术】
[0009]用于形成具有插入件的电子封装件的本系统、方法和/或架构是不充分的。通过比较这些方法与如参考附图而在本申请的剩余部分中阐述的本发明，常规和传统方法的进一步的限制和缺点对本领域的技术人员来说将变得显而易见。
【附图说明】
[0010]包括附图以提供对本公开的进一步理解，并且附图结合到说明书中并构成该说明书的一部分。附图示出了本公开的示例性实施方式，并且连同描述一起用于说明本公开的原理。在附图中:
[0011]图1示出了根据实施方式的半导体器件的截面图；
[0012]图2示出了根据另一个实施方式的半导体器件的截面图；
[0013]图3A至图3F顺序地示出了根据另一个实施方式的制造半导体器件的截面图；
[0014]图4A至图4D示出了根据另一个实施方式的在制造半导体器件的方法中制造插入件的前部的方法的截面图；
[0015]图5A至图5E示出了根据另一个实施方式的在制造半导体器件的方法中制造插入件的后部的方法的截面图；
[0016]图6A至图6D示出了根据另一个实施方式的在制造半导体器件的方法中制造插入件的前部的方法的截面图；
[0017]图7A至图7E示出了根据另一个实施方式的在制造半导体器件的方法中制造插入件的后部的方法的截面图；
[0018]图8A至图8D示出了根据另一个实施方式的在制造半导体器件的方法中制造插入件的前部的方法的截面图；并且
[0019]图9A至图9E示出了根据另一个实施方式的在制造半导体器件的方法中制造插入件的后部的方法的截面图。
【具体实施方式】
[0020]现在将在下文中参考附图更全面地描述示例实施方式。然而，本发明的各方面可以不同形式体现，并且因此所提供的示例性实施方式不应当被解释为限制性的。
[0021]各种实施方式涉及半导体器件以及其制造方法。通常，在半导体管芯安装在插入件上之后，其中插入件堆叠在其他半导体管芯或基板上的一个半导体器件被称为2.5D封装件。通常，3D封装件代表其中一个半导体管芯堆叠在另一半导体管芯或基板上而没有插入件的半导体器件。
[0022]然而，上述2.封装件应当具有多个硅通孔，使得电信号在上部半导体管芯和下部半导体管芯或基板之间流动。因此，在根据现有技术的半导体器件中，应当在插入件中形成硅通孔以及电路图案。因此，制造成本可能是昂贵的，并且同样，半导体器件可能在厚度方面增加。
[0023]本发明的实例方面提供了包括具有相对薄的厚度而没有硅通孔的插入件的半导体器件以及制造其的方法。
[0024]本发明的另一个实例特征提供了一种半导体器件以及制造其的方法，在半导体器件中，例如，因为插入件形成在由娃或玻璃构成的虚设基板(dummy substrate，辅助基板)上，所以能够利用形成具有以亚微米为单位的精细节距的再分配层，并且能够使用各种材料制造并且在嵌入式无源结构中实现半导体器件。
[0025]根据至少一个实施方式，一种制造半导体器件的方法包括:在虚设基板上形成包括再分配层和介电层的插入件；将半导体管芯连接至面向插入件上部的再分配层；通过使用封装体体密封半导体管芯；从插入件移除虚设基板；以及将凸块连接至面向插入件下部的再分配层。
[0026]例如，虚设基板可包括硅或玻璃。例如，介电层可包括氧化硅层、氮化硅层或聚合物层。例如，焊料可形成在面向插入件上部的再分配层上，并且半导体管芯可连接到焊料。
[0027]在连接半导体管芯之后，例如，底层填料可填充在半导体管芯和插入件之间。在密封半导体管芯之后，例如，封装体可被接地以暴露半导体管芯的顶部表面。例如，虚设基板的移除可包括磨削并且蚀刻虚设基板以暴露面向插入件下部的再分配层。
[0028]例如，连接凸块可以包括:在面向插入件下部的再分配层上形成底层凸块金属(under bump metal);以及将凸块连接到底层凸块金属。例如，形成插入件可包括在面向插入件下部的再分配层上提前形成底层凸块金属。
[0029]在连接凸块之后，例如，凸块可安装在电路板上。例如，底层填料可填充在插入件和电路板之间。例如，盖可附接至电路板以覆盖半导体管芯。
[0030]例如，形成插入件可包括:在虚设基板上形成晶种层；在晶种层上形成并且图案化再分配层；在再分配层外部形成介电层；磨削并且移除虚设基板；以及移除晶种层。
[0031]例如，形成插入件可包括:在虚设基板上形成晶种层；在晶种层上形成底层凸块金属；在底层凸块金属上形成并且图案化再分配层；在再分配层外部形成介电层；磨削并且移除虚设基板；以及移除晶种层。例如，图案化底层凸块金属可包括移除在底层凸块金属外部形成的晶种层。
[0032]根据另一个实施方式，半导体器件包括:插入件，包括再分配层和介电层；半导体管芯，连接到面向插入件上部的再分配层；封装体，封装半导体管芯；以及凸块，连接到面向插入件下部的再分配层。
[0033]例如，介电层可包括氧化硅层、氮化硅层或聚合物层。例如，焊料可形成在面向插入件上部的再分配层上，并且半导体管芯可连接到焊料。例如，底层填料可填充在半导体管芯和插入件之间。例如，可通过封装体暴露半导体管芯的顶部表面。
[0034]例如，底层凸块金属可布置在凸块和面向插入件下部的再分配层之间。例如，底层凸块金属可布置在插入件内部。例如，凸块可安装在电路板上。例如，底层填料可填充在插入件和电路板之间。例如，盖可附接至电路板以覆盖半导体管芯。
[0035]现在将在下文中参考附图更全面地描述各种示例实施方式。
[0036]实施方式可体现为不同的形式，并且不应理解为限于在本文中提出的实施方式。相反，提供这些实施方式以使本公开详尽和完整，并且向本领域中的技术人员充分传达本公开内容的范围。
[0037]在附图中，为了示出的简洁起见，可夸大区域和层的尺寸。如在本文中使用的，术语和/或包括一个或多个所列出的相关项的任何和所有组合。
[0038]在以下描述中，技术性术语仅用于解释具体示例性实施方式而并非限制本公开。除非提到与之相反，否则单数形式的术语可包括复数形式。“包括(include) ”、“包含(comprise) ”、“包括(including) ”、“包含(comprising) ”的含义规定性能、区域、固定数量、步骤、处理、元件和/或部件，但并不排除其他性能、区域、固定数量、步骤、处理、元件和/或部件。
[0039]同样，虽然类似第一和第二的术语被用于描述在本发明的各种实施方式中的各种构件、部件、区域、层、和/或部分，但是构件、部件、区域、层和/或部分不限于这些术语。这些术语仅用于将一个构件、部件、区域、层或部分与另一个进行区分。因此，在实施方式中被称为第一构件、第一部件、第一区域、第一层或第一部分的构件、部件、区域、层或部分能够在另一个实施方式中被称为第二构件、第二部件、第二区域、第二层或第二部分。< br>[0040]同样，例如，用于本说明书的术语“半导体管芯”包括具有有源电路或无源电路的半导体管芯、半导体晶片或其等价物。同样，在本说明书中，例如，虚设基板可包括硅、玻璃或其等价物。同样，在本说明书中，例如，介电层可包括硅、玻璃或其等价物。
[0041]图1示出了根据实施方式的半导体器件的截面图。
[0042]参考图1，根据实施方式的半导体器件100包括插入件110、半导体管芯120、底层填料130、封装体140以及凸块150。
[0043]插入件110包括再分配层111和介电层112。例如，插入件110可包括具有多层结构的再分配层111，并且再分配层111可通过介电层112保护。通过介电层112直接暴露布置在底部表面和顶部表面的每一个上的再分配层111。同样，例如，在介电层112的底部表面和顶部表面的每一个上布置的再分配层111可具有相对大的宽度，使得随后容易形成凸块。如上所述，例如，具有相对大宽度的再分配层111的部分可被定义为焊盘或焊接区。
[0044]在此，例如，再分配层111可由选自铜、铝和他们的等同物中的一个构成。同样，例如，介电层112可由选自氧化硅层、氮化硅层、聚合物层和它们的等同物中的一个构成。然而，本公开不限于这些材料。作为实例，当氧化硅层或氮化硅层被用作介电层112时，例如，再分配层111可具有以亚微米为单位的精细节距。在一些情况下，可嵌入无源器件。例如，当介电层112包括氧化硅层或氮化硅层时，因为再分配层111和介电层112可以通过在半导体制备(FAB)处理中体现的线宽图案化，所以可以完成此。如之前已知的，在封装处理中体现的线宽可以显著地大于在半导体FAB处理中的那个实施方式。此外，不同于现有技术，因为插入件110可能不需要硅通孔，所以插入件110可以具有薄厚度并且以低成本制造。
[0045]例如，半导体管芯120可包括公共存储器、图形处理单元(GPU)、中央处理单元(CPU)或其等价物。然而，本公开不限于这些种类。半导体管芯120包括可电连接至插入件110的连接端子121。如示出的，例如，连接端子121可包括铜柱121a和在铜柱121a的端部上布置的焊帽121b。例如，连接端子121可包括共同的焊料凸块。同样，面向插入件110上部的焊料122可预先布置在连接端子121和插入件110之间，即，在再分配层111的上表面以容易地将插入件110连接到连接端子121。因此，面向插入件110的上部的半导体管芯120可电连接至再分配层111。
[0046]底层填料填充在插入件110和半导体管芯120之间。更具体地，底层填料可布置在插入件110和半导体管芯120之间并且也包围半导体管芯120下部的侧表面。例如，底层填料可改善在插入件110和半导体管芯120之间的物理/机械耦接。此外，例如，底层填料可防止插入件110和半导体管芯120通过由于在插入件110和半导体管芯120之间的各自热膨胀系数中的差异导致的应力彼此分开。
[0047]封装体140环绕在布置在插入件110上方的半导体管芯120以保护半导体管芯免受外部环境的损坏。更具体地，封装体140环绕半导体管芯120和底层填料的表面。然而，半导体管芯120的顶部表面可从封装体140暴露于外部以改善半导体管芯120的散热性會K。
[0048]在此，封装体140的侧表面可与插入件110的侧表面齐平。同样，封装体140的顶部表面可与半导体管芯120的上表面齐平。因此，根据当前实施方式的半导体器件100可具有紧凑结构。
[0049]面向插入件110的下部的凸块150连接至再分配层111。更具体地，凸块金属113布置在通过插入件I1的底面暴露的再分配层111上，并且然后凸块150连接至凸块金属113。例如，当与共同的焊球的尺寸进行比较时，凸块150可具有相对小的尺寸。因此，凸块150可以被定义为微凸块。例如，凸块150可具有约10ym以下的直径。然而，本公开并不限于这个直径。在一些情况下，凸块150的直径可以大于以上提及的凸块150的直径。另一方面，以下将描述的焊球可具有约200 μ m至约400 μ m的直径。
[0050]因此，例如，根据当前实施方式的半导体器件100可以倒装芯片形状制造。因此，例如，具有倒装芯片形状的半导体器件100可安装在用于共同半导体器件或半导体封装件的电路板上。替换地，根据当前实施方式的半导体器件100可安装在母板或主板上。
[0051]因此，例如，当前实施方式可提供半导体器件100(倒装芯片器件)，具有相对薄厚度而没有硅通孔的插入件110。同样，例如，因为当前实施方式使用由非有机材料形成的氧化硅层或氮化硅层，所以可提供具有以亚微米为单位的精细节距的再分配层111。同样，例如，当前实施方式可提供包括插入件110的半导体器件100，其可以嵌入式无源结构实现插入件IlOo
[0052]图2示出了根据另一个实施方式的半导体器件的截面图。
[0053]参考图2，根据另一实施方式的半导体器件200包括上述器件100 (在下文中，称为倒装芯片器件)、电路板210、底层填料220、盖230、导热粘合剂240以及焊球250。
[0054]如上所述，倒装芯片器件100具有底部表面，在底部表面上布置凸块150。凸块150安装在电路板210上。
[0055]电路板210包括电路图案211和绝缘层212。此外，例如，无源器件260可安装在电路板210上。同样，如上所述，倒装芯片器件100的凸块150电连接至电路板210的电路图案211。
[0056]底层填料220填充在插入件100和电路板210之间。即，底层填料220环绕凸块150以及封装体140和倒装芯片器件100的插入件110的侧表面。因此，其可防止倒装芯片器件100和电路板210由于在倒装芯片器件100和电路板210之间的各自热膨胀系数中的差异导致的应力而彼此分开。
[0057]盖230可附接至电路板210并且也近似包围倒装芯片器件100。因此，可通过盖230保护倒装芯片器件100免受外部环境的损坏。例如，盖可以由金属、陶瓷或其等价物构成以改善散热性能，但是本公开不限于此。
[0058]导热粘合剂240布置在倒装芯片器件100和盖230之间并且布置在盖230和电路板210之间。导热粘合剂240可将从倒装芯片器件100生成的热迅速地转移至盖230。同样，导热粘合剂240可将盖230固定至倒装芯片器件100和电路板210。
[0059]焊球250连接至电路板210的底部表面。S卩，焊球250电连接至电路板210的电路图案211。由于焊球250，例如，根据当前实施方式的半导体器件200可安装在电子设备(诸如计算机、智能手机等)的母板或主板上。
[0060]因此，例如，当前实施方式可提供2.5D半导体器件，包括具有相对薄厚度而没有硅通孔的插入件110的半导体器件100(倒装芯片器件)。同样，例如，因为当前实施方式使用由非有机材料构成的氧化硅层或氮化硅层，所以可提供具有以亚微米为单位的精细节距的再分配层111。同样，例如，当前实施方式可提供包括插入件I1的半导体器件200，可以嵌入式无源结构实现插入件110。
[0061]图3A至图3F顺序地示出了根据另一个实施方式的制造半导体器件的截面图。
[0062]参考图3A至图3F，根据实施方式的制造半导体器件100的方法包括在虚设基板310上形成插入件110，将半导体管芯120连接至插入件110，通过使用封装体140封装半导体管芯120，磨削封装体140，磨削虚设基板310，以及连接凸块150。现将对此进行详细描述。
[0063]如图3A和图3B所示，在虚设基板310上形成插入件110的过程中，插入件110直接形 成在虚设基板310上。S卩，包括再分配层111和介电层112的插入件110直接形成在虚设基板310上。如上所述，例如，再分配层111可具有多层结构。具有相对大宽度的再分配层111 (其可被定义为焊盘或焊接区)可形成在介电层112的顶部表面和底部表面的每一个上。在此，例如，再分配层111可由选自铜、铝及其等同物中的一个形成。同样，例如，介电层112可由选自氧化硅层、氮化硅层、聚合物层及其等同物中的一个形成。然而，本公开不限于这些材料。此外，例如，焊料122可预先形成在再分配层111 (焊盘或焊接区)上以随后将半导体管芯120容易地电连接至其，再分配层111形成在介电层112的顶部表面上。在此，例如，虚设基板310可由硅、玻璃及其等同物中的一个形成。然而，本公开不限于一种虚设基板310。如上所述，例如，因为由非有机材料构成的氧化硅层或氮化硅层用作虚设基板310，所以可形成具有精细节距和精细宽度的再分配层111。
[0064]如图3C所示，在半导体管芯120连接至插入件110的过程中，半导体管芯120电连接至插入件110。即，半导体管芯120的连接端子121(铜柱121a和焊帽121b)电连接至焊料122，焊料122预先形成在插入件110上。此外，底层填料填充在插入件110和半导体管芯120之间。底层填料覆盖半导体管芯120的侧表面的下部区域。
[0065]如图3D所示，在通过使用封装体140封装半导体管芯120的过程中，通过使用封装体140在插入件110上封装半导体管芯120。S卩，可通过封装体140包围底层填料和半导体管芯120的表面，底层填料和半导体管芯120形成在插入件110上。
[0066]如图3E所示，在磨削封装体140的过程中，形成在半导体管芯120上的封装体140被接地并且以预定厚度移除。例如，封装体140可被接地并且移除直至半导体管芯120的顶部表面暴露于外部。
[0067]如图3F所示，在磨削虚设基板310过程中，布置在插入件110之下的虚设基板310被接地和/或蚀刻，并且因此被移除。因此，再分配层111(焊盘或焊接区)通过插入件110的下部暴露于外部。
[0068]虽然未示出，底层凸块金属113可形成在通过如上所述的插入件110的下部暴露的再分配层111上，并且凸块150可连接到底层凸块金属113。(参见图1)
[0069]此外，在所形成的半导体器件100(即，倒装芯片器件100)中，凸块150可安装在电路板210上。同样，例如，底层填料220可形成在倒装芯片器件100和电路板210之间。此外，例如，盖230可通过导热粘合剂240附接至倒装芯片器件100和电路板210。同样，焊球250可连接到电路板210的底部表面，例如，其可形成2.5D封装件设备200。(参见图2)
[0070]因此，例如，当前实施方式可提供制造半导体器件100和半导体器件200的方法，半导体器件100具有相对薄厚度而没有硅通孔的插入件110，并且半导体器件200包括半导体器件100。同样，例如，因为插入件110形成在由硅或玻璃构成的虚设基板310上，所以可形成具有以亚微米为单位的精细节距的再分配层111。此外，当前实施方式可提供制造半导体器件100和半导体器件200的方法，半导体器件100包括插入件110，例如，插入件110可使用各种材料形成并且以嵌入式无源结构实现，并且半导体器件200包括半导体器件100。
[0071]图4A至图4D示出了根据另一个实施方式的在制造半导体器件100的方法中制造插入件I1的前部的方法的截面图。图5A至图5E示出了根据另一个实施方式的在制造半导体器件100的方法中制造插入件110的后部的方法的截面图。
[0072]如图4A至图4D以及图5A至图5E所示，形成插入件110的方法包括在虚设基板310上形成晶种层311、图案化再分配层111、蚀刻晶种层311、形成介电层112、移除虚设基板310、以及移除晶种层311。现将对此进行详细描述。
[0073]如图4A所示，在虚设基板310上形成晶种层311的过程中，例如，钛层311a/铜层311b或钛/钨层311a/铜层311b可形成在虚设基板310的整个顶部表面上以提供晶种层311，晶种层311随后将用于电镀再分配层111。
[0074]如图4B所示，在图案化再分配层111过程中，再分配层111被图案化并且形成在晶种层311上。S卩，在晶种层311的整个顶部表面上电镀铜层或铝层之后，执行光刻处理以形成具有预定图案的再分配层111。在此，依然尚未移除在再分配层111外部形成的晶种层311。
[0075]如图4C所示，在蚀刻晶种层311的过程中，例如，蚀刻并且移除在再分配层111外部形成的晶种层311的铜层311b。即，仍然保留钛层或钛/钨层311a。
[0076]如图4D所示，在形成介电层112的过程中，介电层112形成在分配层111周围。此外，可执行若干次再分配层111和介电层112的形成。即，再分配层111和介电层112可在虚设基板310上构建若干次。另一方面，例如，因为再分配层111和介电层112交替地构建，所以可形成所需要的再分配层111。因此，插入件110可具有小尺寸和薄厚度。此外，无源结构可嵌入在插入件110中。
[0077]在此，形成在介电层112的最上面部分和最下面部分的每一个上的再分配层111可具有相对宽的宽度(焊盘或焊接区)。
[0078]如图5A至图5C所示，在移除虚设基板310的过程中，移除其上安装插入件110的虚设基板310。S卩，如图5A和图5B所示，通过磨削工艺移除具有相对厚的厚度的虚设基板310的一部分，并且然后，通过蚀刻处理移除具有相对薄厚度的剩下的部分。因此，如图5C所示，晶种层311的钛层或钛/钨层311a暴露于外部。
[0079]如图5D所示，在移除晶种层311的过程中，移除在插入件110上剩下的晶种层311，S卩，钛层或钛/钨层311a。因此，在插入件110中具有相对宽的宽度的再分配层111通过介电层112暴露于外部。
[0080]此外，如图5E所示，在移除晶种层311之后，底层凸块金属113可形成在通过介电层112暴露的再分配层111上，并且然后，凸块150可连接到底层凸块金属113。因此，底层凸块金属113从介电层112突出，并且凸块150近似包围底层凸块金属113。
[0081]图6A至图6D示出了根据另一个实施方式的在制造半导体器件100的方法中制造插入件I1的前部的方法的截面图。图7A至图7E示出了根据另一个实施方式的在制造半导体器件100的方法中制造插入件110的后部的方法的截面图。
[0082]如图6A至图6D以及图7A至图7E所示，形成插入件110的方法包括在虚设基板310上形成晶种层311，在晶种层311上形成底层凸块金属113，蚀刻晶种层311，形成再分配层111，形成介电层112，移除虚设基板310，以及移除晶种层311。现将对此进行详细描述。
[0083]如图6A所示，在虚设基板310上形成晶种层311的过程中，例如，钛层311a/铜层311b或钛-钨层311a/铜层311b可形成在虚设基板310的整个顶部表面上以提供晶种层311。
[0084]如图6B所示，在晶种层311上形成底层凸块金属113过程中，例如，金层113a、镍层113b、和铜层或销层113c顺序地形成在晶种层311上以形成底层凸块金属113。
[0085]如图6C所示，在蚀刻晶种层311的过程中，例如，蚀刻并且移除在底层凸块金属113外部剩下的晶种层311的铜层。即，仍然保留钛层或钛-钨层311a。
[0086]如图6D所示，在形成再分配层111和形成介电层112的过程中， 在底层凸块金属113上图案化再分配层111，并且也在其周围形成介电层112。即，在底层凸块金属113上电镀铜层或铝层之后，执行光刻处理以形成具有预定图案的再分配层111。同样，介电层112形成在再分配层111周围。此外，可执行若干次再分配层111和介电层112的形成。S卩，可执行上述构建过程。
[0087]在此，例如，形成在插入件110的最上部表面上并且具有相对宽的宽度的再分配层111可被定义为焊盘或焊接区。
[0088]如图7A至图7C所示，在移除虚设基板310的过程中，移除其上安装插入件110的虚设基板310。S卩，如图7A和图7B所示，通过磨削工艺移除具有相对厚的厚度的虚设基板310的一部分，并且然后，通过蚀刻工艺移除具有相对薄厚度的剩下的部分。因此，如图7C所示，晶种层311的钛层或钛/钨层311a暴露于外部。
[0089]如图7D所示，在移除晶种层311的过程中，移除在插入件110上剩下的晶种层311 (即，钛层)或钛/鹤层311a。因此，底层凸块金属113通过介电层112暴露于外部。即，底层凸块金属113的底部表面和侧表面布置在介电层112内。同样，仅底层凸块金属113的顶部表面通过介电层112暴露于外部。也就是说，底层凸块金属113的暴露表面与介电层112的暴露表面齐平。
[0090]此外，如图7E所示，在移除晶种层311之后，凸块150连接至通过介电层112暴露的底层凸块金属113。即，例如，因为在形成插入件110过程中预先形成底层凸块金属113，所以可能不需要通过用于随后连接凸块150的单独处理形成底层凸块金属113。替换地，由于这些处理特性，底层凸块金属113未布置在凸块150内部。
[0091]图8A至图8D示出了根据另一个实施方式的在制造半导体器件100的方法中制造插入件I1的前部的方法的截面图。图9A至图9E示出了根据另一个实施方式的在制造半导体器件100的方法中制造插入件110的后部的方法的截面图。
[0092]如图8A至图8D以及图9A至图9E所示，根据当前实施方式的制造插入件110的方法类似于根据上述实施方式的制造插入件110的方法。然而，如图SC所示，根据当前实施方式的制造插入件110的方法与根据上述实施方式制造插入件110的方法的不同在于，在蚀刻晶种层311的过程中，完全移除在底层凸块金属113外部形成的晶种层311。S卩，如图8C所示，晶种层311未保留在底层凸块金属113外部。同样，如图9C和图9D所示，在焊料连接至凸块之前移除形成在底层凸块金属113上的晶种层311。因此，底层凸块金属113的暴露表面不与介电层112的暴露表面齐平。即，底层凸块金属113的暴露表面布置在比介电层112的暴露表面更低的位置。因此，凸块150的侧部接触介电层112。
[0093]实施方式提供了半导体器件以及制造其的方法，该半导体器件包括具有相对薄的厚度而没有硅通孔的插入件。
[0094]同样，例如，因为插入件形成在由硅或玻璃形成的虚设基板上，所以可形成具有以亚微米为单位的精细节距的再分配层。此外，实施方式可提供制造包括可使用各种材料形成并且以嵌入式无源结构实现的插入件的半导体器件的方法以及包括其的半导体器件。
[0095]本文已公开了示例性实施方式，并且尽管使用了特定术语，但是它们仅被用于和被解译为一般和描述性的意义，而不是为了限制的目的。因此，本领域普通技术人员将理解，在不偏离如在所附权利要求中阐述的本公开的精神和范围的情况下，可在形式和细节上做出各种改变。
【主权项】
1.一种制造半导体器件的方法，所述方法包括: 在虚设基板上形成包括再分配层和介电层的插入件； 将半导体管芯连接至所述再分配层，所述半导体管芯面向所述插入件的上部； 通过使用封装体来封装所述半导体管芯；以及 从所述插入件移除所述虚设基板。2.根据权利要求1所述的方法，其中，所述虚设基板包括以下中的至少一种:娃和/或玻璃。3.根据权利要求1所述的方法，其中，所述介电层包括以下中的至少一种:氧化硅层、氮化硅层和/或聚合物层。4.根据权利要求1所述的方法，包括:在所述再分配层上形成面向所述插入件的上部的焊料，并且其中，所述连接半导体管芯包括将所述半导体管芯连接至所述焊料。5.根据权利要求1所述的方法，包括:在所述连接半导体管芯之后，在所述半导体管芯和所述插入件之间填充底层填料。6.根据权利要求1所述的方法，包括:在所述封装半导体管芯之后，磨削所述封装体以暴露所述半导体管芯的顶部表面。7.根据权利要求1所述的方法，其中，所述移除虚设基板包括磨削和蚀刻所述虚设基板以暴露所述再分配层的面向所述插入件的下部的一部分。8.根据权利要求1所述的方法，包括将凸块连接至所述再分配层，所述凸块面向所述插入件的下部，所述连接凸块包括:在所述再分配层上形成面向所述插入件的下部的底层凸块金属；以及将所述凸块连接至所述底层凸块金属。9.根据权利要求1所述的方法，其中，所述形成插入件包括形成底层凸块金属，在所述底层凸块金属上将形成所述再分配层的至少一部分。10.根据权利要求8所述的方法，包括将所连接的凸块安装至电路板。11.根据权利要求10所述的方法，包括在所述插入件和所述电路板之间填充底层填料。12.根据权利要求10所述的方法，包括将盖附接至所述电路板以覆盖所述半导体管芯。13.根据权利要求1所述的方法，其中，所述形成插入件包括: 在所述虚设基板上形成晶种层； 在所述晶种层上形成并图案化所述再分配层； 在所述再分配层外部形成所述介电层；以及 移除所述晶种层。14.根据权利要求1所述的方法，其中，所述形成插入件包括: 在所述虚设基板上形成晶种层； 在所述晶种层上形成底层凸块金属； 在所述底层凸块金属上形成并图案化所述再分配层； 在所述再分配层外部形成所述介电层；以及 移除所述晶种层。15.根据权利要求14所述的方法，其中，所述形成底层凸块金属包括移除形成在所述底层凸块金属外部的所述晶种层。16.—种制造半导体器件的方法，所述方法包括: 在虚设基板上形成包括再分配层和介电层的插入件；以及 从所述插入件移除所述虚设基板。17.根据权利要求16所述的方法，其中，所述移除虚设基板包括磨削和蚀刻所述虚设基板以暴露所述再分配层的一部分。18.根据权利要求16所述的方法，其中，所述形成插入件包括形成底层凸块金属，在所述底层凸块金属上将形成所述再分配层的至少一部分。19.一种半导体器件，包括: 插入件，包括再分配层和介电层； 半导体管芯，连接到所述再分配层，所述半导体管芯面向所述插入件的上部； 封装体，封装所述半导体管芯；以及 凸块，连接到所述再分配层，所述凸块面向所述插入件的下部。20.根据权利要求19所述的半导体器件，其中，所述底层凸块金属布置在所述插入件内部。
【专利摘要】本发明提供了半导体器件以及制造其的方法，该半导体器件包括具有相对薄的厚度而没有硅通孔的插入件。制造半导体器件的方法包括在虚设基板上形成包括再分配层和介电层的插入件，将面向插入件上部的半导体管芯连接至再分配层，通过使用封装体封装半导体管芯，从插入件移除虚设基板，以及将面向插入件下部的凸块连接至再分配层。
【IPC分类】H01L23/48, H01L23/02
【公开号】CN104904006
【申请号】CN201380069858
【发明人】都原彻, 朴斗铉, 白钟植, 李志宪, 徐成民
【申请人】安默克技术股份公司
【公开日】2015年9月9日
【申请日】2013年11月8日
【公告号】EP2917934A1, US9000586, US20140131856, US20150200179, WO2014074776A1
【专利说明】半导体器件以及其制造方法
[0001]相关申请的交叉引用
[0002]本申请参考并且要求于2012年11月9日在韩国知识产权局提交的题为“SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF” 的韩国专利申请第10-2012-0126932号的优先权和权益，通过引用将其全部内容结合于此。
[0003]联邦政府资助的研宄或开发
[0004][不适用]
[0005]序列表
[0006][不适用]
[0007]缩微胶片/版权参考
[0008][不适用]
【背景技术】
[0009]用于形成具有插入件的电子封装件的本系统、方法和/或架构是不充分的。通过比较这些方法与如参考附图而在本申请的剩余部分中阐述的本发明，常规和传统方法的进一步的限制和缺点对本领域的技术人员来说将变得显而易见。
【附图说明】
[0010]包括附图以提供对本公开的进一步理解，并且附图结合到说明书中并构成该说明书的一部分。附图示出了本公开的示例性实施方式，并且连同描述一起用于说明本公开的原理。在附图中:
[0011]图1示出了根据实施方式的半导体器件的截面图；
[0012]图2示出了根据另一个实施方式的半导体器件的截面图；
[0013]图3A至图3F顺序地示出了根据另一个实施方式的制造半导体器件的截面图；
[0014]图4A至图4D示出了根据另一个实施方式的在制造半导体器件的方法中制造插入件的前部的方法的截面图；
[0015]图5A至图5E示出了根据另一个实施方式的在制造半导体器件的方法中制造插入件的后部的方法的截面图；
[0016]图6A至图6D示出了根据另一个实施方式的在制造半导体器件的方法中制造插入件的前部的方法的截面图；
[0017]图7A至图7E示出了根据另一个实施方式的在制造半导体器件的方法中制造插入件的后部的方法的截面图；
[0018]图8A至图8D示出了根据另一个实施方式的在制造半导体器件的方法中制造插入件的前部的方法的截面图；并且
[0019]图9A至图9E示出了根据另一个实施方式的在制造半导体器件的方法中制造插入件的后部的方法的截面图。
【具体实施方式】
[0020]现在将在下文中参考附图更全面地描述示例实施方式。然而，本发明的各方面可以不同形式体现，并且因此所提供的示例性实施方式不应当被解释为限制性的。
[0021]各种实施方式涉及半导体器件以及其制造方法。通常，在半导体管芯安装在插入件上之后，其中插入件堆叠在其他半导体管芯或基板上的一个半导体器件被称为2.5D封装件。通常，3D封装件代表其中一个半导体管芯堆叠在另一半导体管芯或基板上而没有插入件的半导体器件。
[0022]然而，上述2.封装件应当具有多个硅通孔，使得电信号在上部半导体管芯和下部半导体管芯或基板之间流动。因此，在根据现有技术的半导体器件中，应当在插入件中形成硅通孔以及电路图案。因此，制造成本可能是昂贵的，并且同样，半导体器件可能在厚度方面增加。
[0023]本发明的实例方面提供了包括具有相对薄的厚度而没有硅通孔的插入件的半导体器件以及制造其的方法。
[0024]本发明的另一个实例特征提供了一种半导体器件以及制造其的方法，在半导体器件中，例如，因为插入件形成在由娃或玻璃构成的虚设基板(dummy substrate，辅助基板)上，所以能够利用形成具有以亚微米为单位的精细节距的再分配层，并且能够使用各种材料制造并且在嵌入式无源结构中实现半导体器件。
[0025]根据至少一个实施方式，一种制造半导体器件的方法包括:在虚设基板上形成包括再分配层和介电层的插入件；将半导体管芯连接至面向插入件上部的再分配层；通过使用封装体体密封半导体管芯；从插入件移除虚设基板；以及将凸块连接至面向插入件下部的再分配层。
[0026]例如，虚设基板可包括硅或玻璃。例如，介电层可包括氧化硅层、氮化硅层或聚合物层。例如，焊料可形成在面向插入件上部的再分配层上，并且半导体管芯可连接到焊料。
[0027]在连接半导体管芯之后，例如，底层填料可填充在半导体管芯和插入件之间。在密封半导体管芯之后，例如，封装体可被接地以暴露半导体管芯的顶部表面。例如，虚设基板的移除可包括磨削并且蚀刻虚设基板以暴露面向插入件下部的再分配层。
[0028]例如，连接凸块可以包括:在面向插入件下部的再分配层上形成底层凸块金属(under bump metal);以及将凸块连接到底层凸块金属。例如，形成插入件可包括在面向插入件下部的再分配层上提前形成底层凸块金属。
[0029]在连接凸块之后，例如，凸块可安装在电路板上。例如，底层填料可填充在插入件和电路板之间。例如，盖可附接至电路板以覆盖半导体管芯。
[0030]例如，形成插入件可包括:在虚设基板上形成晶种层；在晶种层上形成并且图案化再分配层；在再分配层外部形成介电层；磨削并且移除虚设基板；以及移除晶种层。
[0031]例如，形成插入件可包括:在虚设基板上形成晶种层；在晶种层上形成底层凸块金属；在底层凸块金属上形成并且图案化再分配层；在再分配层外部形成介电层；磨削并且移除虚设基板；以及移除晶种层。例如，图案化底层凸块金属可包括移除在底层凸块金属外部形成的晶种层。
[0032]根据另一个实施方式，半导体器件包括:插入件，包括再分配层和介电层；半导体管芯，连接到面向插入件上部的再分配层；封装体，封装半导体管芯；以及凸块，连接到面向插入件下部的再分配层。
[0033]例如，介电层可包括氧化硅层、氮化硅层或聚合物层。例如，焊料可形成在面向插入件上部的再分配层上，并且半导体管芯可连接到焊料。例如，底层填料可填充在半导体管芯和插入件之间。例如，可通过封装体暴露半导体管芯的顶部表面。
[0034]例如，底层凸块金属可布置在凸块和面向插入件下部的再分配层之间。例如，底层凸块金属可布置在插入件内部。例如，凸块可安装在电路板上。例如，底层填料可填充在插入件和电路板之间。例如，盖可附接至电路板以覆盖半导体管芯。
[0035]现在将在下文中参考附图更全面地描述各种示例实施方式。
[0036]实施方式可体现为不同的形式，并且不应理解为限于在本文中提出的实施方式。相反，提供这些实施方式以使本公开详尽和完整，并且向本领域中的技术人员充分传达本公开内容的范围。
[0037]在附图中，为了示出的简洁起见，可夸大区域和层的尺寸。如在本文中使用的，术语和/或包括一个或多个所列出的相关项的任何和所有组合。
[0038]在以下描述中，技术性术语仅用于解释具体示例性实施方式而并非限制本公开。除非提到与之相反，否则单数形式的术语可包括复数形式。“包括(include) ”、“包含(comprise) ”、“包括(including) ”、“包含(comprising) ”的含义规定性能、区域、固定数量、步骤、处理、元件和/或部件，但并不排除其他性能、区域、固定数量、步骤、处理、元件和/或部件。
[0039]同样，虽然类似第一和第二的术语被用于描述在本发明的各种实施方式中的各种构件、部件、区域、层、和/或部分，但是构件、部件、区域、层和/或部分不限于这些术语。这些术语仅用于将一个构件、部件、区域、层或部分与另一个进行区分。因此，在实施方式中被称为第一构件、第一部件、第一区域、第一层或第一部分的构件、部件、区域、层或部分能够在另一个实施方式中被称为第二构件、第二部件、第二区域、第二层或第二部分。< br>[0040]同样，例如，用于本说明书的术语“半导体管芯”包括具有有源电路或无源电路的半导体管芯、半导体晶片或其等价物。同样，在本说明书中，例如，虚设基板可包括硅、玻璃或其等价物。同样，在本说明书中，例如，介电层可包括硅、玻璃或其等价物。
[0041]图1示出了根据实施方式的半导体器件的截面图。
[0042]参考图1，根据实施方式的半导体器件100包括插入件110、半导体管芯120、底层填料130、封装体140以及凸块150。
[0043]插入件110包括再分配层111和介电层112。例如，插入件110可包括具有多层结构的再分配层111，并且再分配层111可通过介电层112保护。通过介电层112直接暴露布置在底部表面和顶部表面的每一个上的再分配层111。同样，例如，在介电层112的底部表面和顶部表面的每一个上布置的再分配层111可具有相对大的宽度，使得随后容易形成凸块。如上所述，例如，具有相对大宽度的再分配层111的部分可被定义为焊盘或焊接区。
[0044]在此，例如，再分配层111可由选自铜、铝和他们的等同物中的一个构成。同样，例如，介电层112可由选自氧化硅层、氮化硅层、聚合物层和它们的等同物中的一个构成。然而，本公开不限于这些材料。作为实例，当氧化硅层或氮化硅层被用作介电层112时，例如，再分配层111可具有以亚微米为单位的精细节距。在一些情况下，可嵌入无源器件。例如，当介电层112包括氧化硅层或氮化硅层时，因为再分配层111和介电层112可以通过在半导体制备(FAB)处理中体现的线宽图案化，所以可以完成此。如之前已知的，在封装处理中体现的线宽可以显著地大于在半导体FAB处理中的那个实施方式。此外，不同于现有技术，因为插入件110可能不需要硅通孔，所以插入件110可以具有薄厚度并且以低成本制造。
[0045]例如，半导体管芯120可包括公共存储器、图形处理单元(GPU)、中央处理单元(CPU)或其等价物。然而，本公开不限于这些种类。半导体管芯120包括可电连接至插入件110的连接端子121。如示出的，例如，连接端子121可包括铜柱121a和在铜柱121a的端部上布置的焊帽121b。例如，连接端子121可包括共同的焊料凸块。同样，面向插入件110上部的焊料122可预先布置在连接端子121和插入件110之间，即，在再分配层111的上表面以容易地将插入件110连接到连接端子121。因此，面向插入件110的上部的半导体管芯120可电连接至再分配层111。
[0046]底层填料填充在插入件110和半导体管芯120之间。更具体地，底层填料可布置在插入件110和半导体管芯120之间并且也包围半导体管芯120下部的侧表面。例如，底层填料可改善在插入件110和半导体管芯120之间的物理/机械耦接。此外，例如，底层填料可防止插入件110和半导体管芯120通过由于在插入件110和半导体管芯120之间的各自热膨胀系数中的差异导致的应力彼此分开。
[0047]封装体140环绕在布置在插入件110上方的半导体管芯120以保护半导体管芯免受外部环境的损坏。更具体地，封装体140环绕半导体管芯120和底层填料的表面。然而，半导体管芯120的顶部表面可从封装体140暴露于外部以改善半导体管芯120的散热性會K。
[0048]在此，封装体140的侧表面可与插入件110的侧表面齐平。同样，封装体140的顶部表面可与半导体管芯120的上表面齐平。因此，根据当前实施方式的半导体器件100可具有紧凑结构。
[0049]面向插入件110的下部的凸块150连接至再分配层111。更具体地，凸块金属113布置在通过插入件I1的底面暴露的再分配层111上，并且然后凸块150连接至凸块金属113。例如，当与共同的焊球的尺寸进行比较时，凸块150可具有相对小的尺寸。因此，凸块150可以被定义为微凸块。例如，凸块150可具有约10ym以下的直径。然而，本公开并不限于这个直径。在一些情况下，凸块150的直径可以大于以上提及的凸块150的直径。另一方面，以下将描述的焊球可具有约200 μ m至约400 μ m的直径。
[0050]因此，例如，根据当前实施方式的半导体器件100可以倒装芯片形状制造。因此，例如，具有倒装芯片形状的半导体器件100可安装在用于共同半导体器件或半导体封装件的电路板上。替换地，根据当前实施方式的半导体器件100可安装在母板或主板上。
[0051]因此，例如，当前实施方式可提供半导体器件100(倒装芯片器件)，具有相对薄厚度而没有硅通孔的插入件110。同样，例如，因为当前实施方式使用由非有机材料形成的氧化硅层或氮化硅层，所以可提供具有以亚微米为单位的精细节距的再分配层111。同样，例如，当前实施方式可提供包括插入件110的半导体器件100，其可以嵌入式无源结构实现插入件IlOo
[0052]图2示出了根据另一个实施方式的半导体器件的截面图。
[0053]参考图2，根据另一实施方式的半导体器件200包括上述器件100 (在下文中，称为倒装芯片器件)、电路板210、底层填料220、盖230、导热粘合剂240以及焊球250。
[0054]如上所述，倒装芯片器件100具有底部表面，在底部表面上布置凸块150。凸块150安装在电路板210上。
[0055]电路板210包括电路图案211和绝缘层212。此外，例如，无源器件260可安装在电路板210上。同样，如上所述，倒装芯片器件100的凸块150电连接至电路板210的电路图案211。
[0056]底层填料220填充在插入件100和电路板210之间。即，底层填料220环绕凸块150以及封装体140和倒装芯片器件100的插入件110的侧表面。因此，其可防止倒装芯片器件100和电路板210由于在倒装芯片器件100和电路板210之间的各自热膨胀系数中的差异导致的应力而彼此分开。
[0057]盖230可附接至电路板210并且也近似包围倒装芯片器件100。因此，可通过盖230保护倒装芯片器件100免受外部环境的损坏。例如，盖可以由金属、陶瓷或其等价物构成以改善散热性能，但是本公开不限于此。
[0058]导热粘合剂240布置在倒装芯片器件100和盖230之间并且布置在盖230和电路板210之间。导热粘合剂240可将从倒装芯片器件100生成的热迅速地转移至盖230。同样，导热粘合剂240可将盖230固定至倒装芯片器件100和电路板210。
[0059]焊球250连接至电路板210的底部表面。S卩，焊球250电连接至电路板210的电路图案211。由于焊球250，例如，根据当前实施方式的半导体器件200可安装在电子设备(诸如计算机、智能手机等)的母板或主板上。
[0060]因此，例如，当前实施方式可提供2.5D半导体器件，包括具有相对薄厚度而没有硅通孔的插入件110的半导体器件100(倒装芯片器件)。同样，例如，因为当前实施方式使用由非有机材料构成的氧化硅层或氮化硅层，所以可提供具有以亚微米为单位的精细节距的再分配层111。同样，例如，当前实施方式可提供包括插入件I1的半导体器件200，可以嵌入式无源结构实现插入件110。
[0061]图3A至图3F顺序地示出了根据另一个实施方式的制造半导体器件的截面图。
[0062]参考图3A至图3F，根据实施方式的制造半导体器件100的方法包括在虚设基板310上形成插入件110，将半导体管芯120连接至插入件110，通过使用封装体140封装半导体管芯120，磨削封装体140，磨削虚设基板310，以及连接凸块150。现将对此进行详细描述。
[0063]如图3A和图3B所示，在虚设基板310上形成插入件110的过程中，插入件110直接形 成在虚设基板310上。S卩，包括再分配层111和介电层112的插入件110直接形成在虚设基板310上。如上所述，例如，再分配层111可具有多层结构。具有相对大宽度的再分配层111 (其可被定义为焊盘或焊接区)可形成在介电层112的顶部表面和底部表面的每一个上。在此，例如，再分配层111可由选自铜、铝及其等同物中的一个形成。同样，例如，介电层112可由选自氧化硅层、氮化硅层、聚合物层及其等同物中的一个形成。然而，本公开不限于这些材料。此外，例如，焊料122可预先形成在再分配层111 (焊盘或焊接区)上以随后将半导体管芯120容易地电连接至其，再分配层111形成在介电层112的顶部表面上。在此，例如，虚设基板310可由硅、玻璃及其等同物中的一个形成。然而，本公开不限于一种虚设基板310。如上所述，例如，因为由非有机材料构成的氧化硅层或氮化硅层用作虚设基板310，所以可形成具有精细节距和精细宽度的再分配层111。
[0064]如图3C所示，在半导体管芯120连接至插入件110的过程中，半导体管芯120电连接至插入件110。即，半导体管芯120的连接端子121(铜柱121a和焊帽121b)电连接至焊料122，焊料122预先形成在插入件110上。此外，底层填料填充在插入件110和半导体管芯120之间。底层填料覆盖半导体管芯120的侧表面的下部区域。
[0065]如图3D所示，在通过使用封装体140封装半导体管芯120的过程中，通过使用封装体140在插入件110上封装半导体管芯120。S卩，可通过封装体140包围底层填料和半导体管芯120的表面，底层填料和半导体管芯120形成在插入件110上。
[0066]如图3E所示，在磨削封装体140的过程中，形成在半导体管芯120上的封装体140被接地并且以预定厚度移除。例如，封装体140可被接地并且移除直至半导体管芯120的顶部表面暴露于外部。
[0067]如图3F所示，在磨削虚设基板310过程中，布置在插入件110之下的虚设基板310被接地和/或蚀刻，并且因此被移除。因此，再分配层111(焊盘或焊接区)通过插入件110的下部暴露于外部。
[0068]虽然未示出，底层凸块金属113可形成在通过如上所述的插入件110的下部暴露的再分配层111上，并且凸块150可连接到底层凸块金属113。(参见图1)
[0069]此外，在所形成的半导体器件100(即，倒装芯片器件100)中，凸块150可安装在电路板210上。同样，例如，底层填料220可形成在倒装芯片器件100和电路板210之间。此外，例如，盖230可通过导热粘合剂240附接至倒装芯片器件100和电路板210。同样，焊球250可连接到电路板210的底部表面，例如，其可形成2.5D封装件设备200。(参见图2)
[0070]因此，例如，当前实施方式可提供制造半导体器件100和半导体器件200的方法，半导体器件100具有相对薄厚度而没有硅通孔的插入件110，并且半导体器件200包括半导体器件100。同样，例如，因为插入件110形成在由硅或玻璃构成的虚设基板310上，所以可形成具有以亚微米为单位的精细节距的再分配层111。此外，当前实施方式可提供制造半导体器件100和半导体器件200的方法，半导体器件100包括插入件110，例如，插入件110可使用各种材料形成并且以嵌入式无源结构实现，并且半导体器件200包括半导体器件100。
[0071]图4A至图4D示出了根据另一个实施方式的在制造半导体器件100的方法中制造插入件I1的前部的方法的截面图。图5A至图5E示出了根据另一个实施方式的在制造半导体器件100的方法中制造插入件110的后部的方法的截面图。
[0072]如图4A至图4D以及图5A至图5E所示，形成插入件110的方法包括在虚设基板310上形成晶种层311、图案化再分配层111、蚀刻晶种层311、形成介电层112、移除虚设基板310、以及移除晶种层311。现将对此进行详细描述。
[0073]如图4A所示，在虚设基板310上形成晶种层311的过程中，例如，钛层311a/铜层311b或钛/钨层311a/铜层311b可形成在虚设基板310的整个顶部表面上以提供晶种层311，晶种层311随后将用于电镀再分配层111。
[0074]如图4B所示，在图案化再分配层111过程中，再分配层111被图案化并且形成在晶种层311上。S卩，在晶种层311的整个顶部表面上电镀铜层或铝层之后，执行光刻处理以形成具有预定图案的再分配层111。在此，依然尚未移除在再分配层111外部形成的晶种层311。
[0075]如图4C所示，在蚀刻晶种层311的过程中，例如，蚀刻并且移除在再分配层111外部形成的晶种层311的铜层311b。即，仍然保留钛层或钛/钨层311a。
[0076]如图4D所示，在形成介电层112的过程中，介电层112形成在分配层111周围。此外，可执行若干次再分配层111和介电层112的形成。即，再分配层111和介电层112可在虚设基板310上构建若干次。另一方面，例如，因为再分配层111和介电层112交替地构建，所以可形成所需要的再分配层111。因此，插入件110可具有小尺寸和薄厚度。此外，无源结构可嵌入在插入件110中。
[0077]在此，形成在介电层112的最上面部分和最下面部分的每一个上的再分配层111可具有相对宽的宽度(焊盘或焊接区)。
[0078]如图5A至图5C所示，在移除虚设基板310的过程中，移除其上安装插入件110的虚设基板310。S卩，如图5A和图5B所示，通过磨削工艺移除具有相对厚的厚度的虚设基板310的一部分，并且然后，通过蚀刻处理移除具有相对薄厚度的剩下的部分。因此，如图5C所示，晶种层311的钛层或钛/钨层311a暴露于外部。
[0079]如图5D所示，在移除晶种层311的过程中，移除在插入件110上剩下的晶种层311，S卩，钛层或钛/钨层311a。因此，在插入件110中具有相对宽的宽度的再分配层111通过介电层112暴露于外部。
[0080]此外，如图5E所示，在移除晶种层311之后，底层凸块金属113可形成在通过介电层112暴露的再分配层111上，并且然后，凸块150可连接到底层凸块金属113。因此，底层凸块金属113从介电层112突出，并且凸块150近似包围底层凸块金属113。
[0081]图6A至图6D示出了根据另一个实施方式的在制造半导体器件100的方法中制造插入件I1的前部的方法的截面图。图7A至图7E示出了根据另一个实施方式的在制造半导体器件100的方法中制造插入件110的后部的方法的截面图。
[0082]如图6A至图6D以及图7A至图7E所示，形成插入件110的方法包括在虚设基板310上形成晶种层311，在晶种层311上形成底层凸块金属113，蚀刻晶种层311，形成再分配层111，形成介电层112，移除虚设基板310，以及移除晶种层311。现将对此进行详细描述。
[0083]如图6A所示，在虚设基板310上形成晶种层311的过程中，例如，钛层311a/铜层311b或钛-钨层311a/铜层311b可形成在虚设基板310的整个顶部表面上以提供晶种层311。
[0084]如图6B所示，在晶种层311上形成底层凸块金属113过程中，例如，金层113a、镍层113b、和铜层或销层113c顺序地形成在晶种层311上以形成底层凸块金属113。
[0085]如图6C所示，在蚀刻晶种层311的过程中，例如，蚀刻并且移除在底层凸块金属113外部剩下的晶种层311的铜层。即，仍然保留钛层或钛-钨层311a。
[0086]如图6D所示，在形成再分配层111和形成介电层112的过程中， 在底层凸块金属113上图案化再分配层111，并且也在其周围形成介电层112。即，在底层凸块金属113上电镀铜层或铝层之后，执行光刻处理以形成具有预定图案的再分配层111。同样，介电层112形成在再分配层111周围。此外，可执行若干次再分配层111和介电层112的形成。S卩，可执行上述构建过程。
[0087]在此，例如，形成在插入件110的最上部表面上并且具有相对宽的宽度的再分配层111可被定义为焊盘或焊接区。
[0088]如图7A至图7C所示，在移除虚设基板310的过程中，移除其上安装插入件110的虚设基板310。S卩，如图7A和图7B所示，通过磨削工艺移除具有相对厚的厚度的虚设基板310的一部分，并且然后，通过蚀刻工艺移除具有相对薄厚度的剩下的部分。因此，如图7C所示，晶种层311的钛层或钛/钨层311a暴露于外部。
[0089]如图7D所示，在移除晶种层311的过程中，移除在插入件110上剩下的晶种层311 (即，钛层)或钛/鹤层311a。因此，底层凸块金属113通过介电层112暴露于外部。即，底层凸块金属113的底部表面和侧表面布置在介电层112内。同样，仅底层凸块金属113的顶部表面通过介电层112暴露于外部。也就是说，底层凸块金属113的暴露表面与介电层112的暴露表面齐平。
[0090]此外，如图7E所示，在移除晶种层311之后，凸块150连接至通过介电层112暴露的底层凸块金属113。即，例如，因为在形成插入件110过程中预先形成底层凸块金属113，所以可能不需要通过用于随后连接凸块150的单独处理形成底层凸块金属113。替换地，由于这些处理特性，底层凸块金属113未布置在凸块150内部。
[0091]图8A至图8D示出了根据另一个实施方式的在制造半导体器件100的方法中制造插入件I1的前部的方法的截面图。图9A至图9E示出了根据另一个实施方式的在制造半导体器件100的方法中制造插入件110的后部的方法的截面图。
[0092]如图8A至图8D以及图9A至图9E所示，根据当前实施方式的制造插入件110的方法类似于根据上述实施方式的制造插入件110的方法。然而，如图SC所示，根据当前实施方式的制造插入件110的方法与根据上述实施方式制造插入件110的方法的不同在于，在蚀刻晶种层311的过程中，完全移除在底层凸块金属113外部形成的晶种层311。S卩，如图8C所示，晶种层311未保留在底层凸块金属113外部。同样，如图9C和图9D所示，在焊料连接至凸块之前移除形成在底层凸块金属113上的晶种层311。因此，底层凸块金属113的暴露表面不与介电层112的暴露表面齐平。即，底层凸块金属113的暴露表面布置在比介电层112的暴露表面更低的位置。因此，凸块150的侧部接触介电层112。
[0093]实施方式提供了半导体器件以及制造其的方法，该半导体器件包括具有相对薄的厚度而没有硅通孔的插入件。
[0094]同样，例如，因为插入件形成在由硅或玻璃形成的虚设基板上，所以可形成具有以亚微米为单位的精细节距的再分配层。此外，实施方式可提供制造包括可使用各种材料形成并且以嵌入式无源结构实现的插入件的半导体器件的方法以及包括其的半导体器件。
[0095]本文已公开了示例性实施方式，并且尽管使用了特定术语，但是它们仅被用于和被解译为一般和描述性的意义，而不是为了限制的目的。因此，本领域普通技术人员将理解，在不偏离如在所附权利要求中阐述的本公开的精神和范围的情况下，可在形式和细节上做出各种改变。
【主权项】
1.一种制造半导体器件的方法，所述方法包括: 在虚设基板上形成包括再分配层和介电层的插入件； 将半导体管芯连接至所述再分配层，所述半导体管芯面向所述插入件的上部； 通过使用封装体来封装所述半导体管芯；以及 从所述插入件移除所述虚设基板。2.根据权利要求1所述的方法，其中，所述虚设基板包括以下中的至少一种:娃和/或玻璃。3.根据权利要求1所述的方法，其中，所述介电层包括以下中的至少一种:氧化硅层、氮化硅层和/或聚合物层。4.根据权利要求1所述的方法，包括:在所述再分配层上形成面向所述插入件的上部的焊料，并且其中，所述连接半导体管芯包括将所述半导体管芯连接至所述焊料。5.根据权利要求1所述的方法，包括:在所述连接半导体管芯之后，在所述半导体管芯和所述插入件之间填充底层填料。6.根据权利要求1所述的方法，包括:在所述封装半导体管芯之后，磨削所述封装体以暴露所述半导体管芯的顶部表面。7.根据权利要求1所述的方法，其中，所述移除虚设基板包括磨削和蚀刻所述虚设基板以暴露所述再分配层的面向所述插入件的下部的一部分。8.根据权利要求1所述的方法，包括将凸块连接至所述再分配层，所述凸块面向所述插入件的下部，所述连接凸块包括:在所述再分配层上形成面向所述插入件的下部的底层凸块金属；以及将所述凸块连接至所述底层凸块金属。9.根据权利要求1所述的方法，其中，所述形成插入件包括形成底层凸块金属，在所述底层凸块金属上将形成所述再分配层的至少一部分。10.根据权利要求8所述的方法，包括将所连接的凸块安装至电路板。11.根据权利要求10所述的方法，包括在所述插入件和所述电路板之间填充底层填料。12.根据权利要求10所述的方法，包括将盖附接至所述电路板以覆盖所述半导体管芯。13.根据权利要求1所述的方法，其中，所述形成插入件包括: 在所述虚设基板上形成晶种层； 在所述晶种层上形成并图案化所述再分配层； 在所述再分配层外部形成所述介电层；以及 移除所述晶种层。14.根据权利要求1所述的方法，其中，所述形成插入件包括: 在所述虚设基板上形成晶种层； 在所述晶种层上形成底层凸块金属； 在所述底层凸块金属上形成并图案化所述再分配层； 在所述再分配层外部形成所述介电层；以及 移除所述晶种层。15.根据权利要求14所述的方法，其中，所述形成底层凸块金属包括移除形成在所述底层凸块金属外部的所述晶种层。16.—种制造半导体器件的方法，所述方法包括: 在虚设基板上形成包括再分配层和介电层的插入件；以及 从所述插入件移除所述虚设基板。17.根据权利要求16所述的方法，其中，所述移除虚设基板包括磨削和蚀刻所述虚设基板以暴露所述再分配层的一部分。18.根据权利要求16所述的方法，其中，所述形成插入件包括形成底层凸块金属，在所述底层凸块金属上将形成所述再分配层的至少一部分。19.一种半导体器件，包括: 插入件，包括再分配层和介电层； 半导体管芯，连接到所述再分配层，所述半导体管芯面向所述插入件的上部； 封装体，封装所述半导体管芯；以及 凸块，连接到所述再分配层，所述凸块面向所述插入件的下部。20.根据权利要求19所述的半导体器件，其中，所述底层凸块金属布置在所述插入件内部。
【专利摘要】本发明提供了半导体器件以及制造其的方法，该半导体器件包括具有相对薄的厚度而没有硅通孔的插入件。制造半导体器件的方法包括在虚设基板上形成包括再分配层和介电层的插入件，将面向插入件上部的半导体管芯连接至再分配层，通过使用封装体封装半导体管芯，从插入件移除虚设基板，以及将面向插入件下部的凸块连接至再分配层。
【IPC分类】H01L23/48, H01L23/02
【公开号】CN104904006
【申请号】CN201380069858
【发明人】都原彻, 朴斗铉, 白钟植, 李志宪, 徐成民
【申请人】安默克技术股份公司
【公开日】2015年9月9日
【申请日】2013年11月8日
【公告号】EP2917934A1, US9000586, US20140131856, US20150200179, WO2014074776A1
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