一种基于fpga的σ-δ型模数转换器的制造方法
一种基于fpga的σ-δ型模数转换器的制造方法
【专利摘要】本实用新型涉及一种基于FPGA的Σ-Δ型模数转换器，其特点在于包括可编程门阵列控制模块与重构滤波器，其中可编程门阵列控制模块由低压差分电压信号接口、数字核、ADC输出接口及时钟输入接口构成，所述重构滤波器由二阶RC电路组成，该二阶RC电路的一端与低压差分电压信号接口的负极相电连接，该二阶RC电路的另一端与数字内核的数字输出接口相电连接；所述低压差分电压信号接口的正极串接有一电容作模拟信号输入端,所述数字核为数字抽取滤波器。本实用新型的优点：设计简单，电路外围只有简单的RC电路；实现方便灵活；集成度高，大部分的芯片面积都集成在FPGA芯片内部；能够正确地预测电路性能，减少电路级上的错误，缩短开发周期。
【专利说明】—种基于FPGA的Σ-Δ型模数转换器
【技术领域】
[0001]本实用新型涉及一种基于FPGA的Σ-Λ型模数转换器，是一种利用FPGA芯片和Σ-Δ调制技术实现高精度A/D转换的解决方案。
【背景技术】
[0002]随着超大规模集成电路(VLSI)和片上系统(SOC)的快速发展，Σ-Δ ADC已成为高精度模数转换器设计的一种切实可行的解决方案。与其他转换器相比，它具有低功耗、低成本、高精度、占有芯片面积较少等优势。
[0003]近年来，国内外在结合FPGA与Σ-Λ调制技术设计A/D转换电路，提高其性能方面做了不少的研究和努力。研究出可以采用FPGA内部的LVDS来实现模数转换器的设计，从而使得该模数转换器的外围非常简单。
[0004]尽管基于FPGA的Σ-Λ模数转换器非常简单，但是，大多数设计都是通过编写硬件描述语言(VHDL或者是Verilog HDL)完成底层电路的设计来实现的。对于想要设计简单的Σ-Λ模数转换芯片、但又不熟悉硬件描述语言的设计者来说，会显得有些困难。
实用新型内容
[0005]本实用新型的目的在于提供一种基于FPGA的Σ - Λ型模数转换器，该模数转换器设计简单，实现方便灵活，集成度高，大部分的芯片面积都集成在FPGA芯片内部，能够正确地预测电路性能，为集成电路设计者提供可靠的电路设计指导，减少电路级上的错误，缩短开发周期。
[0006]本实用新型的技术方案是这样实现的:
[0007]一种基于FPGA的Σ-Λ型模数转换器，其特点在于包括可编程门阵列控制模块与重构滤波器，其中可编程门阵列控制模块由低压差分电压信号接口、数字核、ADC输出接口及时钟输入接口构成，所述重构滤波器由二阶RC电路组成，该二阶RC电路的一端与低压差分电压信号接口的负极相电连接，该二阶RC电路的另一端与数字内核的数字输出接口相电连接；所述低压差分电压信号接口的正极串接有一电容作模拟信号输入端，所述数字核为数字抽取滤波器。
[0008]本实用新型的有益效果:
[0009](I)设计简单，外围只需简单的RC电路，就能实现A/D转换功能。
[0010](2)采用自顶向下的方法，通过建立模型来进行电路设计；设计思想简捷，实现方便灵活。
[0011](3)集成度高，大部分的芯片面积都集成在FPGA芯片内部。
[0012](4)产生代码时，通过设置不同的FPGA器件，可以将设计应用到不同的开发板，可移植性好。
[0013](5)能够正确地预测电路性能，为集成电路设计者提供可靠的电路设计指导，减少电路级上的错误，缩短开发周期。[0014](6)具有高精度、低功耗、低成本的特点，适合于数字音频信号处理、测量、医疗电子和无线通讯等高精度、高速、低压、低功耗的领域。
【专利附图】
【附图说明】
[0015]图1为本实用新型的基于FPGA的Σ-Λ型模数转换器电路实现方框原理图。
[0016]图2为本实用新型的基于FPGA的Σ-Λ型模数转换器设计框图。其中，大虚线框表示在FPGA内部实现的部分，主要包括LVDS、D触发器和CIC数字抽取滤波器；小虚线框则表示积分器部分，是一个二阶RC电路，与传统的Σ-Λ调制器相比，其不同在于将积分环节放到反馈回路中。
[0017]图3为本本实用新型的基于FPGA的二阶Σ-Λ型ADC系统模型图。根据电路实现设计框图，利用Matlab/Simulink建立的基于FPGA的二阶Σ-Λ型ADC系统模型图。主要包括D触发器、积分环节、CIC数字抽取滤波器和PSD模块等。
【具体实施方式】
[0018]如图1所示，本实用新型所述的一种基于FPGA的Σ-Λ型模数转换器，其包括可编程门阵列(Field Programmable Gate Array, FPGA)控制模块I与重构滤波器2,其中可编程门阵列控制模块I由低压差分电压信号接口(Low Voltage Differential Signaling,1^05)11、数字核1240(:输出接口 13及时钟输入接口 14构成，所述重构滤波器2由二阶RC电路组成，该二阶RC电路的一端与低压差分电压信号接口 11的负极相电连接，该二阶RC电路的另一端与数字内核12的数字输出接口 16相电连接；所述低压差分电压信号接口 11的正极串接有一电容C作模拟信号输入端15，所述数字核12为数字抽取滤波器。
[0019]所述可编程门阵列控制模块I中自带的LVDS作为Σ-Λ型模数转换器中的模拟输入端，集成在可编程门阵列`控制模块I内部的数字核12是一个数字抽取滤波器，它是利用自顶向下(Top-Down)的方法,通过在Matlab/Simulink环境中进行行为级建模,并自动生成代码来实现的。在Matlab/Simulink环境中进行行为级建模，是指对基于FPGA的二阶Σ-Δ型模数转换器进行理想建模仿真，而且实现二阶Σ-Λ型ADC的性能指标。输出信号的信噪失真比(SNDR)达到-86.6dB，有效位数(ENOB)达到14位。所述可编程门阵列控制模块I的二阶Σ-Δ型模数转换器模型,利用Synphony Model Compiler AE(简称SynphonyHLS)可以自动生成数字抽取滤波器的Verilog HDL源代码和测试平台，并经EDA工具仿真验证了该方法的可实现性。所述的经EDA工具仿真验证成功的源代码可以直接通过JTAG下载至FPGA开发板上并进行测试，从而实现基于FPGA的Σ-Λ型模数转换器。本实用新型的设计过程都是自动产生的代码，不需要编程。本实用新型所述的FPGA芯片采用Actel公司的ProASIC3系列208引脚的A3P250芯片，主频为IOOMHz。
[0020]本实用新型的有益效果是:本实用新型运用Matlab和Simulink对A/D模块进行算法模块设计，输出信号的信噪失真比(SNDR)达到_86.6dB，有效位数(ENOB)达到14位；并利用Synphony HLS根据算法模块自动生成Verilog HDL源代码,最后通过Libero集成设计工具对代码进行EDA仿真验证，为基于FPGA的Σ-Λ型模数转换器的设计提供了一种简单、直观的设计方法。其优势主要包括:(1)设计简单，外围只需简单的RC电路，就能实现A/D转换功能；(2)采用自顶向下的方法，通过建立模型来进行电路设计。设计思想简捷，实现方便灵活；(3)集成度高，大部分的芯片面积都集成在FPGA芯片内部；(4)产生代码时，通过设置不同的FPGA器件，可以将设计应用到不同的开发板，可移植性好；(5)能够正确地预测电路性能，为集成电路设计者提供可靠的电路设计指导，减少电路级上的错误，缩短开发周期；(6)具有高精度、低功耗、低成本的特点，适合于数字音频信号处理、测量、医疗电子和无线通讯等高精度、高速、低压、低功耗的领域。
[0021]下面将结合附图2和附图3与对本实用新型作进一步说明:
[0022]如图2所示为本实用新型的设计框图，其关键在于Σ-Λ调制器和数字抽取滤波两大部分，它的总目标在于:在尽可能低的过采样率条件下，保持系统的稳定性，并用做好的结构获得最佳的信噪比参数。其中，大虚线框表示在FPGA内部实现的部分，小虚线框则表示积分器部分，与传统的Σ-Λ调制器相比，其不同在于将积分环节放到反馈回路中。采样寄存器则通过简单的D触发器来实现。首先，输入信号与积分器输出值在LVDS接收端进行比较，结果以比特流的形式输出到CIC滤波器及后续的滤波模块，利用FPGA引脚作为I位输出DAC，输出到外部积分器。LVDS的输出信号只有一位位宽。为了获得更高比特的分辨率，必须对其进行滤波和抽取才能得到合适的输出。
[0023]根据如图2所示的设计框图，建立了如图3所示的基于FPGA的二阶Σ-Λ型ADC系统建模图。其中，模型主要包括Σ-Λ调制器模块和CIC数字抽取滤波器两大部分。Σ-Δ调制器主要由比较器、D触发器和积分环节构成，接下来将重点介绍模型中各部分的参数设定情况。
[0024](I)D触发器:主要进行过采样，输出数字O或数字1，其重要参数为采样时钟频率CLK。假设本设计在一个信号周期内采样1024点，选用的FPGA时钟频率为100MHz，则输入信号的频率范围为0-48KHZ。本设计设定的输入信号带宽fb为IOkHz，过采样率OSR为64，因此，将时钟频率CLK设定为10000 *1024Hz，它意味着在一个信号周期内可以采样1024点，根据公式Fs=2*fb*0SR，经过CIC抽取滤波器64降采样后将输出16个AD采样值，平均每次AD转换的时间为6.25us。
[0025](2)积分环节:代替基于FPGA的Σ-Λ型模数转换器设计框图中的RC电路，在模型中可用传递函数来代替，积分常数gamma的大小与ADC的转换时间有关，6-7个时间常数可以达到稳定，即在6-7 gamma =6.25us时，可以确保完成一次AD转换，则时间常数gamma =RC约为lus。从而可以进一步设定R、C的值，R=1000Hz，C=InF ;—阶RC电路的传递函数如公式(1.1)所示:
[0026]在进行行为级建模时，二阶或L阶的Σ-Λ型调制器则体现在反馈回路中两个或L个一阶RC传输函数的级联，形式非常地简单。
[0027](3)CIC数字抽取滤波器:主要是将D触发器输出的高速比特流进行抽取、滤波，得到一定的的低速率、高分辨率的数字量。根据CIC滤波器的级数N与模拟调制器阶数L有关，一般情况下取N =L+1。由于该模拟调制器阶数为2，过采样率为64，因此，CIC数字抽取滤波器的阶数为3、过采样率为64。
[0028](4)PSD模块:PSD模块是SDT00LB0X工具箱中用来计算信号的功率谱密度的模块，本实施例中主要用它来计算信号噪声失真比SNDR和有效位数ΕΝ0Β。
[0029](5)通过上述描述，本实例中以幅度为IV、频率为IOKHz的正弦信号为输入信号，二阶RC电路传递函数为积分环节、采样频率CLK为1024*10000Hz，以及CIC数字抽取滤波器为3阶64降采样为例，对如图3所示的模型进行仿真，使得输出信号的信噪失真比(SNDR)达到-86.6dB，有效位数(ENOB)达到14位；
[0030](6)本实施例还涉及一种通过模型自动产生源代码和测试平台的方法。通过将所述的模型导入Synphony HLS,能够自动产生Verilog HDL源代码和测试平台。
[0031](7)本实施例采用的是Actel公司的ProASIC3系列208引脚的A3P250芯片，其主频为100MHz。将Verilog HDL源代码和测试平台放入Libero集成设计工具中进行EDA验证，达到与Matlab/Simulink中相一致的结果,验证了该方法的可实现性。
[0032]本实用新型中所述具体实施案例仅为本实用新型的较佳实施案例而已，并非对本实用新型的技术范围作任何限制，凡是依据本实用新型的技术实质对上面实施例所作的任何细微修改、等同变化与修饰，均仍属于本实用新型的保护范围内。
【权利要求】
1.一种基于FPGA的Σ-Λ型模数转换器，其特征在于:包括可编程门阵列控制模块(I)与重构滤波器(2)，其中可编程门阵列控制模块(I)由低压差分电压信号接口(11)、数字核(12)、ADC输出接口( 13)及时钟输入接口( 14)构成，所述重构滤波器(2)由二阶RC电路组成，该二阶RC电路的一端与低压差分电压信号接口( 11)的负极相电连接，该二阶RC电路的另一端与数字内核(12)的数字输出接口相电连接；所述低压差分电压信号接口( 11)的正极串接有一电容(C)作模拟信号输入端(15)，所述数字核(12)为数字抽取滤波器。
【文档编号】H03M1/12GK203445860SQ201320433011
【公开日】2014年2月19日 申请日期:2013年7月20日 优先权日:2013年7月20日
【发明者】丁磊, 江志文, 林小平, 邓杰航, 张静 申请人:佛山市广华合志科技有限公司
【专利摘要】本实用新型涉及一种基于FPGA的Σ-Δ型模数转换器，其特点在于包括可编程门阵列控制模块与重构滤波器，其中可编程门阵列控制模块由低压差分电压信号接口、数字核、ADC输出接口及时钟输入接口构成，所述重构滤波器由二阶RC电路组成，该二阶RC电路的一端与低压差分电压信号接口的负极相电连接，该二阶RC电路的另一端与数字内核的数字输出接口相电连接；所述低压差分电压信号接口的正极串接有一电容作模拟信号输入端,所述数字核为数字抽取滤波器。本实用新型的优点：设计简单，电路外围只有简单的RC电路；实现方便灵活；集成度高，大部分的芯片面积都集成在FPGA芯片内部；能够正确地预测电路性能，减少电路级上的错误，缩短开发周期。
【专利说明】—种基于FPGA的Σ-Δ型模数转换器
【技术领域】
[0001]本实用新型涉及一种基于FPGA的Σ-Λ型模数转换器，是一种利用FPGA芯片和Σ-Δ调制技术实现高精度A/D转换的解决方案。
【背景技术】
[0002]随着超大规模集成电路(VLSI)和片上系统(SOC)的快速发展，Σ-Δ ADC已成为高精度模数转换器设计的一种切实可行的解决方案。与其他转换器相比，它具有低功耗、低成本、高精度、占有芯片面积较少等优势。
[0003]近年来，国内外在结合FPGA与Σ-Λ调制技术设计A/D转换电路，提高其性能方面做了不少的研究和努力。研究出可以采用FPGA内部的LVDS来实现模数转换器的设计，从而使得该模数转换器的外围非常简单。
[0004]尽管基于FPGA的Σ-Λ模数转换器非常简单，但是，大多数设计都是通过编写硬件描述语言(VHDL或者是Verilog HDL)完成底层电路的设计来实现的。对于想要设计简单的Σ-Λ模数转换芯片、但又不熟悉硬件描述语言的设计者来说，会显得有些困难。
实用新型内容
[0005]本实用新型的目的在于提供一种基于FPGA的Σ - Λ型模数转换器，该模数转换器设计简单，实现方便灵活，集成度高，大部分的芯片面积都集成在FPGA芯片内部，能够正确地预测电路性能，为集成电路设计者提供可靠的电路设计指导，减少电路级上的错误，缩短开发周期。
[0006]本实用新型的技术方案是这样实现的:
[0007]一种基于FPGA的Σ-Λ型模数转换器，其特点在于包括可编程门阵列控制模块与重构滤波器，其中可编程门阵列控制模块由低压差分电压信号接口、数字核、ADC输出接口及时钟输入接口构成，所述重构滤波器由二阶RC电路组成，该二阶RC电路的一端与低压差分电压信号接口的负极相电连接，该二阶RC电路的另一端与数字内核的数字输出接口相电连接；所述低压差分电压信号接口的正极串接有一电容作模拟信号输入端，所述数字核为数字抽取滤波器。
[0008]本实用新型的有益效果:
[0009](I)设计简单，外围只需简单的RC电路，就能实现A/D转换功能。
[0010](2)采用自顶向下的方法，通过建立模型来进行电路设计；设计思想简捷，实现方便灵活。
[0011](3)集成度高，大部分的芯片面积都集成在FPGA芯片内部。
[0012](4)产生代码时，通过设置不同的FPGA器件，可以将设计应用到不同的开发板，可移植性好。
[0013](5)能够正确地预测电路性能，为集成电路设计者提供可靠的电路设计指导，减少电路级上的错误，缩短开发周期。[0014](6)具有高精度、低功耗、低成本的特点，适合于数字音频信号处理、测量、医疗电子和无线通讯等高精度、高速、低压、低功耗的领域。
【专利附图】
【附图说明】
[0015]图1为本实用新型的基于FPGA的Σ-Λ型模数转换器电路实现方框原理图。
[0016]图2为本实用新型的基于FPGA的Σ-Λ型模数转换器设计框图。其中，大虚线框表示在FPGA内部实现的部分，主要包括LVDS、D触发器和CIC数字抽取滤波器；小虚线框则表示积分器部分，是一个二阶RC电路，与传统的Σ-Λ调制器相比，其不同在于将积分环节放到反馈回路中。
[0017]图3为本本实用新型的基于FPGA的二阶Σ-Λ型ADC系统模型图。根据电路实现设计框图，利用Matlab/Simulink建立的基于FPGA的二阶Σ-Λ型ADC系统模型图。主要包括D触发器、积分环节、CIC数字抽取滤波器和PSD模块等。
【具体实施方式】
[0018]如图1所示，本实用新型所述的一种基于FPGA的Σ-Λ型模数转换器，其包括可编程门阵列(Field Programmable Gate Array, FPGA)控制模块I与重构滤波器2,其中可编程门阵列控制模块I由低压差分电压信号接口(Low Voltage Differential Signaling,1^05)11、数字核1240(:输出接口 13及时钟输入接口 14构成，所述重构滤波器2由二阶RC电路组成，该二阶RC电路的一端与低压差分电压信号接口 11的负极相电连接，该二阶RC电路的另一端与数字内核12的数字输出接口 16相电连接；所述低压差分电压信号接口 11的正极串接有一电容C作模拟信号输入端15，所述数字核12为数字抽取滤波器。
[0019]所述可编程门阵列控制模块I中自带的LVDS作为Σ-Λ型模数转换器中的模拟输入端，集成在可编程门阵列`控制模块I内部的数字核12是一个数字抽取滤波器，它是利用自顶向下(Top-Down)的方法,通过在Matlab/Simulink环境中进行行为级建模,并自动生成代码来实现的。在Matlab/Simulink环境中进行行为级建模，是指对基于FPGA的二阶Σ-Δ型模数转换器进行理想建模仿真，而且实现二阶Σ-Λ型ADC的性能指标。输出信号的信噪失真比(SNDR)达到-86.6dB，有效位数(ENOB)达到14位。所述可编程门阵列控制模块I的二阶Σ-Δ型模数转换器模型,利用Synphony Model Compiler AE(简称SynphonyHLS)可以自动生成数字抽取滤波器的Verilog HDL源代码和测试平台，并经EDA工具仿真验证了该方法的可实现性。所述的经EDA工具仿真验证成功的源代码可以直接通过JTAG下载至FPGA开发板上并进行测试，从而实现基于FPGA的Σ-Λ型模数转换器。本实用新型的设计过程都是自动产生的代码，不需要编程。本实用新型所述的FPGA芯片采用Actel公司的ProASIC3系列208引脚的A3P250芯片，主频为IOOMHz。
[0020]本实用新型的有益效果是:本实用新型运用Matlab和Simulink对A/D模块进行算法模块设计，输出信号的信噪失真比(SNDR)达到_86.6dB，有效位数(ENOB)达到14位；并利用Synphony HLS根据算法模块自动生成Verilog HDL源代码,最后通过Libero集成设计工具对代码进行EDA仿真验证，为基于FPGA的Σ-Λ型模数转换器的设计提供了一种简单、直观的设计方法。其优势主要包括:(1)设计简单，外围只需简单的RC电路，就能实现A/D转换功能；(2)采用自顶向下的方法，通过建立模型来进行电路设计。设计思想简捷，实现方便灵活；(3)集成度高，大部分的芯片面积都集成在FPGA芯片内部；(4)产生代码时，通过设置不同的FPGA器件，可以将设计应用到不同的开发板，可移植性好；(5)能够正确地预测电路性能，为集成电路设计者提供可靠的电路设计指导，减少电路级上的错误，缩短开发周期；(6)具有高精度、低功耗、低成本的特点，适合于数字音频信号处理、测量、医疗电子和无线通讯等高精度、高速、低压、低功耗的领域。
[0021]下面将结合附图2和附图3与对本实用新型作进一步说明:
[0022]如图2所示为本实用新型的设计框图，其关键在于Σ-Λ调制器和数字抽取滤波两大部分，它的总目标在于:在尽可能低的过采样率条件下，保持系统的稳定性，并用做好的结构获得最佳的信噪比参数。其中，大虚线框表示在FPGA内部实现的部分，小虚线框则表示积分器部分，与传统的Σ-Λ调制器相比，其不同在于将积分环节放到反馈回路中。采样寄存器则通过简单的D触发器来实现。首先，输入信号与积分器输出值在LVDS接收端进行比较，结果以比特流的形式输出到CIC滤波器及后续的滤波模块，利用FPGA引脚作为I位输出DAC，输出到外部积分器。LVDS的输出信号只有一位位宽。为了获得更高比特的分辨率，必须对其进行滤波和抽取才能得到合适的输出。
[0023]根据如图2所示的设计框图，建立了如图3所示的基于FPGA的二阶Σ-Λ型ADC系统建模图。其中，模型主要包括Σ-Λ调制器模块和CIC数字抽取滤波器两大部分。Σ-Δ调制器主要由比较器、D触发器和积分环节构成，接下来将重点介绍模型中各部分的参数设定情况。
[0024](I)D触发器:主要进行过采样，输出数字O或数字1，其重要参数为采样时钟频率CLK。假设本设计在一个信号周期内采样1024点，选用的FPGA时钟频率为100MHz，则输入信号的频率范围为0-48KHZ。本设计设定的输入信号带宽fb为IOkHz，过采样率OSR为64，因此，将时钟频率CLK设定为10000 *1024Hz，它意味着在一个信号周期内可以采样1024点，根据公式Fs=2*fb*0SR，经过CIC抽取滤波器64降采样后将输出16个AD采样值，平均每次AD转换的时间为6.25us。
[0025](2)积分环节:代替基于FPGA的Σ-Λ型模数转换器设计框图中的RC电路，在模型中可用传递函数来代替，积分常数gamma的大小与ADC的转换时间有关，6-7个时间常数可以达到稳定，即在6-7 gamma =6.25us时，可以确保完成一次AD转换，则时间常数gamma =RC约为lus。从而可以进一步设定R、C的值，R=1000Hz，C=InF ;—阶RC电路的传递函数如公式(1.1)所示:
[0026]在进行行为级建模时，二阶或L阶的Σ-Λ型调制器则体现在反馈回路中两个或L个一阶RC传输函数的级联，形式非常地简单。
[0027](3)CIC数字抽取滤波器:主要是将D触发器输出的高速比特流进行抽取、滤波，得到一定的的低速率、高分辨率的数字量。根据CIC滤波器的级数N与模拟调制器阶数L有关，一般情况下取N =L+1。由于该模拟调制器阶数为2，过采样率为64，因此，CIC数字抽取滤波器的阶数为3、过采样率为64。
[0028](4)PSD模块:PSD模块是SDT00LB0X工具箱中用来计算信号的功率谱密度的模块，本实施例中主要用它来计算信号噪声失真比SNDR和有效位数ΕΝ0Β。
[0029](5)通过上述描述，本实例中以幅度为IV、频率为IOKHz的正弦信号为输入信号，二阶RC电路传递函数为积分环节、采样频率CLK为1024*10000Hz，以及CIC数字抽取滤波器为3阶64降采样为例，对如图3所示的模型进行仿真，使得输出信号的信噪失真比(SNDR)达到-86.6dB，有效位数(ENOB)达到14位；
[0030](6)本实施例还涉及一种通过模型自动产生源代码和测试平台的方法。通过将所述的模型导入Synphony HLS,能够自动产生Verilog HDL源代码和测试平台。
[0031](7)本实施例采用的是Actel公司的ProASIC3系列208引脚的A3P250芯片，其主频为100MHz。将Verilog HDL源代码和测试平台放入Libero集成设计工具中进行EDA验证，达到与Matlab/Simulink中相一致的结果,验证了该方法的可实现性。
[0032]本实用新型中所述具体实施案例仅为本实用新型的较佳实施案例而已，并非对本实用新型的技术范围作任何限制，凡是依据本实用新型的技术实质对上面实施例所作的任何细微修改、等同变化与修饰，均仍属于本实用新型的保护范围内。
【权利要求】
1.一种基于FPGA的Σ-Λ型模数转换器，其特征在于:包括可编程门阵列控制模块(I)与重构滤波器(2)，其中可编程门阵列控制模块(I)由低压差分电压信号接口(11)、数字核(12)、ADC输出接口( 13)及时钟输入接口( 14)构成，所述重构滤波器(2)由二阶RC电路组成，该二阶RC电路的一端与低压差分电压信号接口( 11)的负极相电连接，该二阶RC电路的另一端与数字内核(12)的数字输出接口相电连接；所述低压差分电压信号接口( 11)的正极串接有一电容(C)作模拟信号输入端(15)，所述数字核(12)为数字抽取滤波器。
【文档编号】H03M1/12GK203445860SQ201320433011
【公开日】2014年2月19日 申请日期:2013年7月20日 优先权日:2013年7月20日
【发明者】丁磊, 江志文, 林小平, 邓杰航, 张静 申请人:佛山市广华合志科技有限公司
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