具有第一输入端和第二输入端的输入终端电路和装置制造方法
具有第一输入端和第二输入端的输入终端电路和装置制造方法
【专利摘要】本实用新型涉及具有第一输入端和第二输入端的输入终端电路和装置。一种具有第一输入端和第二输入端的输入终端电路，包括：第一阻抗，具有耦接至所述第一输入端的第一端以及耦接至所述输入终端电路的共模节点的第二端；第二阻抗，具有耦接至所述第二输入端的第一端以及耦接至所述共模节点的第二端；以及电容倍增电路，耦接至所述共模节点，且被配置为将所述共模节点处的交流电压设置为0或接近于0。本公开的实施方式去除了通常用于共模终端的大的片上旁路电容器，而是在共模节点处使用有源电容倍增电路。电容倍增电路模拟处于高频的大的电容器。通过去除大的片上旁路电容器，集成电路设计（例如：接收器）减小了尺寸并且共模返回损耗性能不受影响。
【专利说明】具有第一输入端和第二输入端的输入终端电路和装置
【技术领域】
[0001]本公开主要涉及电气终端。
[0002]【背景技术】
[0003]终端电路用于防止或降低通过传输线路从第一电路传输到第二电路的信号的反射。具体而言，终端电路确保第一电路的输出阻抗与终端电路和第二电路的组合输入阻抗匹配。这种阻抗匹配确保了从第一电路到第二电路的最大或接近最大的功率传输。在其他的匹配形式中，终端电路可用于确保从第一电路至第二电路的最大电压或电流传输。
[0004]实用新型内容
[0005]本公开的实施方式提供克服了常规设计中的缺陷的输入终端电路。
[0006]根据本实用新型的一个方面，提供了一种具有第一输入端和第二输入端的输入终端电路，包括:第一阻抗，具有耦接至所述第一输入端的第一端以及耦接至所述输入终端电路的共模节点的第二端；第二阻抗，具有耦接至第二输入端的第一端以及耦接至所述共模节点的第二端；以及电容倍增电路，耦接至所述共模节点，被配置为将所述共模节点处的交流电压设置为O或接近于O。
[0007]其中，所述电容倍增电路包括:电容器，具有第一端和第二端，所述第一端耦接至所述共模节点；以及跨导级，耦接在所述电容器的所述第二端与接地端之间。
[0008]其中，所述跨导级包括二极管连接晶体管。
[0009]其中，所述跨导级包括丽OS晶体管和耦接在所述丽OS晶体管的漏极端和栅极端之间的放大器。
[0010]其中，所述放大器被配置为降低所述输入终端电路的输入电阻。
[0011]其中，所述电容倍增电路进一步包括:第一电流源，耦接在所述共模节点和所述接地端之间。
[0012]其中，所述第一电流源包括丽OS共源共栅级。
[0013]其中，所述跨导级和所述第一电流源形成电流镜像电路。
[0014]其中，所述跨导级被配置为吸收第一交流电流，其中，所述第一交流电流等于流过所述电容器的交流电流。
[0015]其中，所述第一电流源被配置为吸收第二交流电流，其中，所述第二交流电流等于所述第一交流电流的整数倍。
[0016]其中，所述电容倍增电路进一步包括:第二电流源，耦接在电源电压端和所述电容器的所述第一端之间；以及第三电流源，耦接在所述电源电压端和所述电容器的所述第二端之间。
[0017]其中，所述电容倍增电路包括:电容器，具有第一端和第二端，所述第一端耦接至所述共模节点；以及PMOS级，耦接至所述电容器；以及丽OS级，耦接至所述电容器。
[0018]其中，所述PMOS级被配置为吸收O或接近于O的交流电流。
[0019]其中，所述丽OS级被配置为吸收第一交流电流，其中，所述第一交流电流基本上等于流过所述电容器的交流电流的倍数。[0020]根据本实用新型的另一个方面，提供了一种装置，包括:第一电路；第二电路；以及输入终端电路，耦接在所述第一电路和所述第二电路之间，其中，所述输入终端电路包括:第一阻抗，具有耦接至所述输入终端电路的第一输入端的第一端和耦接至所述输入终端电路的共模节点的第二端；第二阻抗，具有耦接至所述输入终端电路的第二输入端的第一端和耦接至所述共模节点的第二端；以及电容倍增电路，耦接至所述共模节点。
[0021]其中，所述电容倍增电路被配置为将所述输入终端电路的所述共模节点处的交流电交流电压设置为O或接近于O。
[0022]其中，所述输入终端电路的所述第一输入端和所述第二输入端被配置为从所述第一电路接收差分输入信号。
[0023]其中，所述输入终端电路被配置为终止所述差分输入信号的共模信号。
[0024]其中，所述输入终端电路被配置为提供所述第一电路和所述第二电路之间差分阻抗匹配。
[0025]其中，所述第一电路包括无线天线和光收发机中的一个，其中，所述第二电路包括射频(RF)收发器和串行器/解串器(SERDES)模块中的一个。
[0026]本公开的实施方式去除了通常用于共模终端的大的片上旁路电容器，而是在共模节点处使用有源电容倍增(C-multiplier)电路。电容倍增电路模拟处于高频的大的电容器。通过去除大的片上旁路电容器，集成电路设计(例如:接收器)减小了尺寸并且共模返回损耗性能不受影响。实施方式可应用于需要输入终端的任意应用程序，特别应用于需要共模终端的差分应用。
【专利附图】
【附图说明】
[0027]并入本说明书并组成说明书的一部分的附图，示出了本公开，并与说明书一起进一步用来说明本公开的原理，并使得相关领域的技术人员能够实施和使用本公开。
[0028]图1是示出了电气终端的实例。
[0029]图2示出了常规的输入终端电路。
[0030]图3示出了根据本公开实施方式的示例性输入终端电路。
[0031]图4示出了根据本公开实施方式的示例性输入终端电路。
[0032]将参考附图来描述本公开。通常，部件首先出现的示图一般由相应的参考数字中最左边的数字表本。
【具体实施方式】
[0033]图1示出了电气终端的示例100。示例100包括第一电路102、第二电路104、传输线路106和终端电路108。例如，第一电路102和第二电路104可位于同一集成电路(IC)上、或位于同一印刷电路板(PCB)的不同的IC上、或同一装置内的不同的PCB上。基于本文所教的内容，本领域技术人员将会理解，提供的示例100仅为了说明而并非用于限制本公开的实施方式。
[0034]如图1中所示，第一电路102和第二电路104经由传输线路106耦接。终端电路108被耦接至传输线路106并耦接至第一电路102。例如，终端电路108可与第一电路102并联耦接。在实施方式中，终端电路108与第一电路102集成在相同的IC上。[0035]在示例100中，第一电路102被配置为从第二电路104接收信号。例如，第一电路102可为射频(RF)接收器，而第二电路104可为无线天线，其被配置为无线接收RF信号并且通过传输线路106将接收的RF信号转发至RF接收器。在另一示例中，第一电路102可为串行器/解串器(SERDES)模块，而第二电路104可为光收发机，其被配置为从通过光缆接收到的光信号产生电信号并且通过传输线路106将电信号转发至SERDES模块。
[0036]在实施方式中，终端电路108可用于防止或降低通过传输线路106从第二电路104传输到第一电路102的信号的反射。具体而言，终端电路108确保第二电路104的输出阻抗与终端电路108和第一电路102的组合输入阻抗匹配。这种阻抗匹配确保了从第二电路104到第一电路102的最大或接近最大的功率传输。在其他实施方式中，终端电路108可用于确保从第二电路104至第一电路102最大的电压或电流传输，并因此可确保不同类型的匹配。
[0037]基于本文所教的内容本领域技术人员将会理解，根据示例100的具体应用，终端电路108可实现不同的终端方案。示例100的具体应用也控制了终端电路108实现单端还是差分终端结构。
[0038]在某些差分应用中，终端电路108也可用于提供共模终端。例如，差分接收器应用通常指定接收器必须满足的最小共模返回损耗(lOloglOPi/Pr，其中Pi表示入射功率而Pr表示反射功率)。通常，通过使用诸如终端电路108的终端电路来确保共模返回损耗适应性(common mode return loss compliance)。具体而言，在这样的应用中，从第二电路104传输到第一电路102的信号为具有共模信号的差分信号，而终端电路108被用于终止该共模信号，从而使得所述共模信号不会超过允许的共模返回损耗而通过传输线路106反射回来。
[0039]图2示出了常规的输入终端电路200。如图2中所示，输入终端电路200包括第一输入端202a和第二输入端202b，第一电阻204a和第二电阻204b，旁路电容器208和偏压电阻器210。
[0040]例如，第一输入端202a和第二输入端202b被配置为通过相应的传输线路(图2中未示出)从源电路(如:天线、光收发机等)接收输入信号的差分对，并被耦接至接收器(图2中未示出)的差分输入。
[0041]为确保源电路和接收器之间的差分匹配，终端电路200实现了图2中所示的差分配置。具体来说，第一电阻器204a耦接在第一输入端202a和共模节点206之间，而第二电阻器204b耦接在第二输入端202b和共模节点206之间。第一电阻器204a和第二电阻器204b均被匹配至相应传输线路的特征阻抗。通常，相应传输线路具有相等的特征阻抗(例如:50欧姆)，因此第一电阻器204a和第二电阻器204b也彼此匹配。
[0042]为了共模终端/匹配，通过向耦接至共模节点206的偏压电阻器210施加偏置电压212将共模节点206偏置为预定电压。然而，这造成输入终端电路200的共模输入阻抗偏离理想的共模输入阻抗值(如:25欧姆)。具体地，输入终端电路200的共模输入阻抗由将输入端202a和202b —起分流并测量输入终端电路200的输入阻抗来确定。在该配置中，偏压电阻器210的阻抗串联添加到电阻器204a和204b的并联组合上。
[0043]为降低偏压电阻器210对输入终端电路200的共模输入阻抗的影响，旁路电容器208被选择为具有相对大的电容(例如:在光学/SERDES应用的80_100pF)并被耦接至共模节点206，如图2中所示。因此，输入终端电路200的共模输入阻抗可近似为Ζ1ηια(=25Ω+1/(sCeM)，其中，CeM是旁路电容器208的电容。这使得输入终端电路200接近理想的共模输入阻抗值25欧姆以满足最小共模返回损耗(如:6dB)。
[0044]然而，从电路设计的角度看，由输入终端电路200提供的解决方案是有问题的。一方面，尽管出于种种理由，但由于旁路电容器208的尺寸，将电容器208与接收器集成在同一 IC上是很困难的，这也将明显增加接收器IC的尺寸。另一方面，在接收器IC外部实现输入终端电路200或电容器208会产生在制造/测试过程中加工额外组件的花费以及在IC上实现额外插头以与额外组件接口的花费。
[0045]如下进一步所述，本公开的实施方式提供了克服了常规设计的缺陷的输入终端电路。具体而言，实施方式去除了通常用于共模终端的大的片上旁路电容器，而在共模节点处使用有源电容倍增器(c-倍增器)。电容倍增电路模拟处于高频的大电容器。通过去除大的片上旁路电容器，IC设计(如:接收器)的尺寸减小，而不会影响返回损耗性能。此外，实施方式表现出低的泄露，这降低了输入终端电路对驱动电路(例如:天线)的共模的影响。实施方式可以应用于需要输入终端的任意应用，尤其可以应用于需要共模终端的差分应用。例如，实施方式可用于在图1中所述的示例100的输入终端电路108。
[0046]图3示出了根据本公开实施方式的示例性输入终端电路300。提供的示例性电路300仅出于说明的目的而并非限制本公开的实施方式。如图3中所示，示例性输入终端电路300包括第一输入端202a和第二输入端202b，第一第二电阻204a和第二电阻器204b以及C-倍增电路302。
[0047]例如，如在上述的输入终端电路200中，第一输入端202a和第二输入端202b被配置为通过相应的传输线(图3中未示出)从源电路(例如:天线、光收发机等)接收输入信号的差分对，并耦接至接收器(图3中未示出)的差分输入。为确保源电路和接收器之间的差分匹配，使用差分配置，从而第一电阻器204a耦接在第一输入端202a和共模节点206之间，而第二电阻器204b耦接在第二输入端202b和共模节点206之间。第一电阻器204a和第二电阻器204b均与相应的传输线路的特征阻抗匹配。通常，相应的传输线路具有相等的特征阻抗(如:50欧姆)，因此，第一电阻器204a和第二电阻器204b也彼此匹配。
[0048]C-倍增电路302耦接至共模节点206。在实施方式中，C-倍增电路302被配置为模拟上述图2中的旁路电容器208。具体来说，C-倍增电路302被配置为将在共模节点206处的交流(AC)电压设置为O或接近于O。
[0049]在实施方式中，如图3中所示，电容倍增电路包括电容器304、电流源306、308和310以及跨导级312。电容304具有耦接至共模节点206的第一端和耦接至跨导级312的第二端。跨导级312连接在电容器304的第二端和接地端之间。电流源306连接在电源电压端和电容器304的第一端之间，而电流源310连接在电源电压端和电容器304的第二端之间。电流源308连接在共模节点206和接地端之间。
[0050]在实施方式中，电流源308和跨导级312使用N型晶体管(例如:丽OS)来实施，而电流源306和310使用P型晶体管(如:PM0S)来实施。同样，从共模节点206流到电容倍增电路302的所有AC电流由电源308和跨导级312吸收(sink)。更具体地，流过电容器304(从第一端到第二端)的AC电流完全通过跨导级312流到接地端。流过电流源306和310的电流为O或接近于O。[0051]在实施方式中，跨导级312和电流源308形成电流镜像，使得电流源308吸收是流过跨导级312 (或流过电容器304)的电流的整数倍(M:1)或接近于整数倍的电流。因此，C-倍增电路302吸收等于流过电容器304的电流的(1+M)倍的有效电流。换言之，C-倍增电路302等同于具有电容器304电容容量的(M+1)倍的电容器，并能够吸收(M+1)倍较大电流。
[0052]为了示出的目的，例如，如果整数M等于100，那么C-倍增电路302将模拟比电容器304大101倍的电容器。因此，C-倍增电路302可以被用来取代和模拟上述图2中描述的旁路电容器208，但电容器304比电容器208小M倍。因此，C-倍增电路302面积要求明显小于电容器208的面积要求，这有利于将电容倍增电路302和接收器集成在同一 IC上。
[0053]图4示出了根据本公开的实施方式的另一示例性输入终端电路400。提供的示例性输入终端电路400仅用于说明性目的而并非用于限制本公开的实施方式。示例性电路400可为上述图1中描述的终端电路108或上述图3中描述的示例性终端电路300的实施方式。
[0054]与示例性电路300相似，示例性输入终端电路400包括第一输入端202a和第二输入端202b，第一电阻204a和第二电阻204b和耦接至共模节点206的电容倍增电路302。例如，第一输入端202a和第二输入端202b被配置为通过相应的传输线路(图4中未本出)从源电路(例如，天线、光收发机等)接收输入信号的差分对，并耦接至接收器(图4中未示出)的差分输入。
[0055]为确保源电路和接收器之间的差分匹配，构造了差分配置，从而，第一电阻器204a耦接在第一输入端202a和共模节点206之间，而第二电阻器204b耦接在第二输入端202b和共模节点206之间。第 一电阻器204a和第二电阻器204b均与相应的传输线路的特征阻抗匹配。通常，相应的传输线路具有相等的特征阻抗(例如，50欧姆)，因此第一电阻器204a和第二电阻器204b也彼此匹配。
[0056]电容倍增电路包括电容器304、电流源306、308和310以及跨导级312。在实施方式中，如图4中所示，电容倍增电路302进一步包括电流源414及416。电流源306、310和414均被实施为PMOS共源共栅级。电流源308被实施为丽OS共源共栅级。
[0057]跨导级312包括包含丽OS晶体管410和412的丽OS共源共栅级402和放大器404。放大器404具有耦接至丽OS晶体管410漏极端的非反相输入节点、耦接至电源电压(例如，~Vdd/2)的反相输入节点，以及耦接至丽OS晶体管412的栅极的输出端。
[0058]在实施方式中，丽OS晶体管412和放大器404形成二极管连接晶体管，其与电流源308的丽OS晶体管418 —起形成电流镜像。电流镜像比M可以被配置为如上述图3中所示，以尽实际可能多地降低电容器304的电容。因此，流过电流源308的AC电流是流过丽OS共源共栅级402的AC电流(与流过电容器304的AC电流相等)的M倍。因此，有效地，从共模节点206吸收流过电容器304的电流的(1+M)倍的电流。因此，C-倍增电路302具有将电容器304乘以(1+M)的作用，从而模拟了非常大的电容。
[0059]在操作中，C-倍增电路302的输入阻抗由下式给出:
【权利要求】
1.一种具有第一输入端和第二输入端的输入终端电路，包括: 第一阻抗，具有耦接至所述第一输入端的第一端以及耦接至所述输入终端电路的共模节点的第二端； 第二阻抗，具有耦接至所述第二输入端的第一端以及耦接至所述共模节点的第二端；以及 电容倍增电路，耦接至所述共模节点，且被配置为将所述共模节点处的交流电压设置为O或接近于O。
2.根据权利要求1所述的输入终端电路，其中，所述电容倍增电路包括: 电容器，具有第一端和第二端，所述第一端耦接至所述共模节点；以及 跨导级，耦接在所述电容器的所述第二端与接地端之间。
3.根据权利要求2所述的输入终端电路，其中，所述跨导级包括丽OS晶体管和耦接在所述丽OS晶体管的漏极端和栅极端之间的放大器。
4.根据权利要求2所述的输入终端电路，其中，所述电容倍增电路进一步包括: 第一电流源，耦接在所述共模节点和所述接地端之间。
5.根据权利要求4所述的输入终端电路，其中，所述跨导级和所述第一电流源形成电流镜像电路。
6.根据权利要求4所述的输入终端电路，其中，所述电容倍增电路进一步包括: 第二电流源，耦接在电源电压端和所述电容器的所述第一端之间；以及 第三电流源，耦接在所述电源电压端和所述电容器的所述第二端之间。
7.根据权利要求1所述的输入终端电路，其中，所述电容倍增电路包括: 电容器，具有第一端和第二端，所述第一端耦接至所述共模节点；以及 PMOS级，耦接至所述电容器；以及 丽OS级，耦接至所述电容器。
8.根据权利要求7所述的输入终端电路，其中，所述PMOS级被配置为吸收O或接近于O的交流电流。
9.根据权利要求7所述的输入终端电路，其中，所述丽OS级被配置为吸收第一交流电流，其中，所述第一交流电流基本上等于流过所述电容器的交流电流的倍数。
10.一种装置，包括: 第一电路； 第二电路；以及 输入终端电路，耦接在所述第一电路和所述第二电路之间，其中，所述输入终端电路包括: 第一阻抗，具有耦接至所述输入终端电路的第一输入端的第一端和耦接至所述输入终端电路的共模节点的第二端； 第二阻抗，具有耦接至所述输入终端电路的第二输入端的第一端和耦接至所述共模节点的第二端；以及 电容倍增电路，耦接至所述共模节点。
【文档编号】H03H7/38GK203608169SQ201320477948
【公开日】2014年5月21日 申请日期:2013年8月6日 优先权日:2012年8月6日
【发明者】塔梅尔·阿里, 阿里·纳齐米 申请人:美国博通公司
【专利摘要】本实用新型涉及具有第一输入端和第二输入端的输入终端电路和装置。一种具有第一输入端和第二输入端的输入终端电路，包括：第一阻抗，具有耦接至所述第一输入端的第一端以及耦接至所述输入终端电路的共模节点的第二端；第二阻抗，具有耦接至所述第二输入端的第一端以及耦接至所述共模节点的第二端；以及电容倍增电路，耦接至所述共模节点，且被配置为将所述共模节点处的交流电压设置为0或接近于0。本公开的实施方式去除了通常用于共模终端的大的片上旁路电容器，而是在共模节点处使用有源电容倍增电路。电容倍增电路模拟处于高频的大的电容器。通过去除大的片上旁路电容器，集成电路设计（例如：接收器）减小了尺寸并且共模返回损耗性能不受影响。
【专利说明】具有第一输入端和第二输入端的输入终端电路和装置
【技术领域】
[0001]本公开主要涉及电气终端。
[0002]【背景技术】
[0003]终端电路用于防止或降低通过传输线路从第一电路传输到第二电路的信号的反射。具体而言，终端电路确保第一电路的输出阻抗与终端电路和第二电路的组合输入阻抗匹配。这种阻抗匹配确保了从第一电路到第二电路的最大或接近最大的功率传输。在其他的匹配形式中，终端电路可用于确保从第一电路至第二电路的最大电压或电流传输。
[0004]实用新型内容
[0005]本公开的实施方式提供克服了常规设计中的缺陷的输入终端电路。
[0006]根据本实用新型的一个方面，提供了一种具有第一输入端和第二输入端的输入终端电路，包括:第一阻抗，具有耦接至所述第一输入端的第一端以及耦接至所述输入终端电路的共模节点的第二端；第二阻抗，具有耦接至第二输入端的第一端以及耦接至所述共模节点的第二端；以及电容倍增电路，耦接至所述共模节点，被配置为将所述共模节点处的交流电压设置为O或接近于O。
[0007]其中，所述电容倍增电路包括:电容器，具有第一端和第二端，所述第一端耦接至所述共模节点；以及跨导级，耦接在所述电容器的所述第二端与接地端之间。
[0008]其中，所述跨导级包括二极管连接晶体管。
[0009]其中，所述跨导级包括丽OS晶体管和耦接在所述丽OS晶体管的漏极端和栅极端之间的放大器。
[0010]其中，所述放大器被配置为降低所述输入终端电路的输入电阻。
[0011]其中，所述电容倍增电路进一步包括:第一电流源，耦接在所述共模节点和所述接地端之间。
[0012]其中，所述第一电流源包括丽OS共源共栅级。
[0013]其中，所述跨导级和所述第一电流源形成电流镜像电路。
[0014]其中，所述跨导级被配置为吸收第一交流电流，其中，所述第一交流电流等于流过所述电容器的交流电流。
[0015]其中，所述第一电流源被配置为吸收第二交流电流，其中，所述第二交流电流等于所述第一交流电流的整数倍。
[0016]其中，所述电容倍增电路进一步包括:第二电流源，耦接在电源电压端和所述电容器的所述第一端之间；以及第三电流源，耦接在所述电源电压端和所述电容器的所述第二端之间。
[0017]其中，所述电容倍增电路包括:电容器，具有第一端和第二端，所述第一端耦接至所述共模节点；以及PMOS级，耦接至所述电容器；以及丽OS级，耦接至所述电容器。
[0018]其中，所述PMOS级被配置为吸收O或接近于O的交流电流。
[0019]其中，所述丽OS级被配置为吸收第一交流电流，其中，所述第一交流电流基本上等于流过所述电容器的交流电流的倍数。[0020]根据本实用新型的另一个方面，提供了一种装置，包括:第一电路；第二电路；以及输入终端电路，耦接在所述第一电路和所述第二电路之间，其中，所述输入终端电路包括:第一阻抗，具有耦接至所述输入终端电路的第一输入端的第一端和耦接至所述输入终端电路的共模节点的第二端；第二阻抗，具有耦接至所述输入终端电路的第二输入端的第一端和耦接至所述共模节点的第二端；以及电容倍增电路，耦接至所述共模节点。
[0021]其中，所述电容倍增电路被配置为将所述输入终端电路的所述共模节点处的交流电交流电压设置为O或接近于O。
[0022]其中，所述输入终端电路的所述第一输入端和所述第二输入端被配置为从所述第一电路接收差分输入信号。
[0023]其中，所述输入终端电路被配置为终止所述差分输入信号的共模信号。
[0024]其中，所述输入终端电路被配置为提供所述第一电路和所述第二电路之间差分阻抗匹配。
[0025]其中，所述第一电路包括无线天线和光收发机中的一个，其中，所述第二电路包括射频(RF)收发器和串行器/解串器(SERDES)模块中的一个。
[0026]本公开的实施方式去除了通常用于共模终端的大的片上旁路电容器，而是在共模节点处使用有源电容倍增(C-multiplier)电路。电容倍增电路模拟处于高频的大的电容器。通过去除大的片上旁路电容器，集成电路设计(例如:接收器)减小了尺寸并且共模返回损耗性能不受影响。实施方式可应用于需要输入终端的任意应用程序，特别应用于需要共模终端的差分应用。
【专利附图】
【附图说明】
[0027]并入本说明书并组成说明书的一部分的附图，示出了本公开，并与说明书一起进一步用来说明本公开的原理，并使得相关领域的技术人员能够实施和使用本公开。
[0028]图1是示出了电气终端的实例。
[0029]图2示出了常规的输入终端电路。
[0030]图3示出了根据本公开实施方式的示例性输入终端电路。
[0031]图4示出了根据本公开实施方式的示例性输入终端电路。
[0032]将参考附图来描述本公开。通常，部件首先出现的示图一般由相应的参考数字中最左边的数字表本。
【具体实施方式】
[0033]图1示出了电气终端的示例100。示例100包括第一电路102、第二电路104、传输线路106和终端电路108。例如，第一电路102和第二电路104可位于同一集成电路(IC)上、或位于同一印刷电路板(PCB)的不同的IC上、或同一装置内的不同的PCB上。基于本文所教的内容，本领域技术人员将会理解，提供的示例100仅为了说明而并非用于限制本公开的实施方式。
[0034]如图1中所示，第一电路102和第二电路104经由传输线路106耦接。终端电路108被耦接至传输线路106并耦接至第一电路102。例如，终端电路108可与第一电路102并联耦接。在实施方式中，终端电路108与第一电路102集成在相同的IC上。[0035]在示例100中，第一电路102被配置为从第二电路104接收信号。例如，第一电路102可为射频(RF)接收器，而第二电路104可为无线天线，其被配置为无线接收RF信号并且通过传输线路106将接收的RF信号转发至RF接收器。在另一示例中，第一电路102可为串行器/解串器(SERDES)模块，而第二电路104可为光收发机，其被配置为从通过光缆接收到的光信号产生电信号并且通过传输线路106将电信号转发至SERDES模块。
[0036]在实施方式中，终端电路108可用于防止或降低通过传输线路106从第二电路104传输到第一电路102的信号的反射。具体而言，终端电路108确保第二电路104的输出阻抗与终端电路108和第一电路102的组合输入阻抗匹配。这种阻抗匹配确保了从第二电路104到第一电路102的最大或接近最大的功率传输。在其他实施方式中，终端电路108可用于确保从第二电路104至第一电路102最大的电压或电流传输，并因此可确保不同类型的匹配。
[0037]基于本文所教的内容本领域技术人员将会理解，根据示例100的具体应用，终端电路108可实现不同的终端方案。示例100的具体应用也控制了终端电路108实现单端还是差分终端结构。
[0038]在某些差分应用中，终端电路108也可用于提供共模终端。例如，差分接收器应用通常指定接收器必须满足的最小共模返回损耗(lOloglOPi/Pr，其中Pi表示入射功率而Pr表示反射功率)。通常，通过使用诸如终端电路108的终端电路来确保共模返回损耗适应性(common mode return loss compliance)。具体而言，在这样的应用中，从第二电路104传输到第一电路102的信号为具有共模信号的差分信号，而终端电路108被用于终止该共模信号，从而使得所述共模信号不会超过允许的共模返回损耗而通过传输线路106反射回来。
[0039]图2示出了常规的输入终端电路200。如图2中所示，输入终端电路200包括第一输入端202a和第二输入端202b，第一电阻204a和第二电阻204b，旁路电容器208和偏压电阻器210。
[0040]例如，第一输入端202a和第二输入端202b被配置为通过相应的传输线路(图2中未示出)从源电路(如:天线、光收发机等)接收输入信号的差分对，并被耦接至接收器(图2中未示出)的差分输入。
[0041]为确保源电路和接收器之间的差分匹配，终端电路200实现了图2中所示的差分配置。具体来说，第一电阻器204a耦接在第一输入端202a和共模节点206之间，而第二电阻器204b耦接在第二输入端202b和共模节点206之间。第一电阻器204a和第二电阻器204b均被匹配至相应传输线路的特征阻抗。通常，相应传输线路具有相等的特征阻抗(例如:50欧姆)，因此第一电阻器204a和第二电阻器204b也彼此匹配。
[0042]为了共模终端/匹配，通过向耦接至共模节点206的偏压电阻器210施加偏置电压212将共模节点206偏置为预定电压。然而，这造成输入终端电路200的共模输入阻抗偏离理想的共模输入阻抗值(如:25欧姆)。具体地，输入终端电路200的共模输入阻抗由将输入端202a和202b —起分流并测量输入终端电路200的输入阻抗来确定。在该配置中，偏压电阻器210的阻抗串联添加到电阻器204a和204b的并联组合上。
[0043]为降低偏压电阻器210对输入终端电路200的共模输入阻抗的影响，旁路电容器208被选择为具有相对大的电容(例如:在光学/SERDES应用的80_100pF)并被耦接至共模节点206，如图2中所示。因此，输入终端电路200的共模输入阻抗可近似为Ζ1ηια(=25Ω+1/(sCeM)，其中，CeM是旁路电容器208的电容。这使得输入终端电路200接近理想的共模输入阻抗值25欧姆以满足最小共模返回损耗(如:6dB)。
[0044]然而，从电路设计的角度看，由输入终端电路200提供的解决方案是有问题的。一方面，尽管出于种种理由，但由于旁路电容器208的尺寸，将电容器208与接收器集成在同一 IC上是很困难的，这也将明显增加接收器IC的尺寸。另一方面，在接收器IC外部实现输入终端电路200或电容器208会产生在制造/测试过程中加工额外组件的花费以及在IC上实现额外插头以与额外组件接口的花费。
[0045]如下进一步所述，本公开的实施方式提供了克服了常规设计的缺陷的输入终端电路。具体而言，实施方式去除了通常用于共模终端的大的片上旁路电容器，而在共模节点处使用有源电容倍增器(c-倍增器)。电容倍增电路模拟处于高频的大电容器。通过去除大的片上旁路电容器，IC设计(如:接收器)的尺寸减小，而不会影响返回损耗性能。此外，实施方式表现出低的泄露，这降低了输入终端电路对驱动电路(例如:天线)的共模的影响。实施方式可以应用于需要输入终端的任意应用，尤其可以应用于需要共模终端的差分应用。例如，实施方式可用于在图1中所述的示例100的输入终端电路108。
[0046]图3示出了根据本公开实施方式的示例性输入终端电路300。提供的示例性电路300仅出于说明的目的而并非限制本公开的实施方式。如图3中所示，示例性输入终端电路300包括第一输入端202a和第二输入端202b，第一第二电阻204a和第二电阻器204b以及C-倍增电路302。
[0047]例如，如在上述的输入终端电路200中，第一输入端202a和第二输入端202b被配置为通过相应的传输线(图3中未示出)从源电路(例如:天线、光收发机等)接收输入信号的差分对，并耦接至接收器(图3中未示出)的差分输入。为确保源电路和接收器之间的差分匹配，使用差分配置，从而第一电阻器204a耦接在第一输入端202a和共模节点206之间，而第二电阻器204b耦接在第二输入端202b和共模节点206之间。第一电阻器204a和第二电阻器204b均与相应的传输线路的特征阻抗匹配。通常，相应的传输线路具有相等的特征阻抗(如:50欧姆)，因此，第一电阻器204a和第二电阻器204b也彼此匹配。
[0048]C-倍增电路302耦接至共模节点206。在实施方式中，C-倍增电路302被配置为模拟上述图2中的旁路电容器208。具体来说，C-倍增电路302被配置为将在共模节点206处的交流(AC)电压设置为O或接近于O。
[0049]在实施方式中，如图3中所示，电容倍增电路包括电容器304、电流源306、308和310以及跨导级312。电容304具有耦接至共模节点206的第一端和耦接至跨导级312的第二端。跨导级312连接在电容器304的第二端和接地端之间。电流源306连接在电源电压端和电容器304的第一端之间，而电流源310连接在电源电压端和电容器304的第二端之间。电流源308连接在共模节点206和接地端之间。
[0050]在实施方式中，电流源308和跨导级312使用N型晶体管(例如:丽OS)来实施，而电流源306和310使用P型晶体管(如:PM0S)来实施。同样，从共模节点206流到电容倍增电路302的所有AC电流由电源308和跨导级312吸收(sink)。更具体地，流过电容器304(从第一端到第二端)的AC电流完全通过跨导级312流到接地端。流过电流源306和310的电流为O或接近于O。[0051]在实施方式中，跨导级312和电流源308形成电流镜像，使得电流源308吸收是流过跨导级312 (或流过电容器304)的电流的整数倍(M:1)或接近于整数倍的电流。因此，C-倍增电路302吸收等于流过电容器304的电流的(1+M)倍的有效电流。换言之，C-倍增电路302等同于具有电容器304电容容量的(M+1)倍的电容器，并能够吸收(M+1)倍较大电流。
[0052]为了示出的目的，例如，如果整数M等于100，那么C-倍增电路302将模拟比电容器304大101倍的电容器。因此，C-倍增电路302可以被用来取代和模拟上述图2中描述的旁路电容器208，但电容器304比电容器208小M倍。因此，C-倍增电路302面积要求明显小于电容器208的面积要求，这有利于将电容倍增电路302和接收器集成在同一 IC上。
[0053]图4示出了根据本公开的实施方式的另一示例性输入终端电路400。提供的示例性输入终端电路400仅用于说明性目的而并非用于限制本公开的实施方式。示例性电路400可为上述图1中描述的终端电路108或上述图3中描述的示例性终端电路300的实施方式。
[0054]与示例性电路300相似，示例性输入终端电路400包括第一输入端202a和第二输入端202b，第一电阻204a和第二电阻204b和耦接至共模节点206的电容倍增电路302。例如，第一输入端202a和第二输入端202b被配置为通过相应的传输线路(图4中未本出)从源电路(例如，天线、光收发机等)接收输入信号的差分对，并耦接至接收器(图4中未示出)的差分输入。
[0055]为确保源电路和接收器之间的差分匹配，构造了差分配置，从而，第一电阻器204a耦接在第一输入端202a和共模节点206之间，而第二电阻器204b耦接在第二输入端202b和共模节点206之间。第 一电阻器204a和第二电阻器204b均与相应的传输线路的特征阻抗匹配。通常，相应的传输线路具有相等的特征阻抗(例如，50欧姆)，因此第一电阻器204a和第二电阻器204b也彼此匹配。
[0056]电容倍增电路包括电容器304、电流源306、308和310以及跨导级312。在实施方式中，如图4中所示，电容倍增电路302进一步包括电流源414及416。电流源306、310和414均被实施为PMOS共源共栅级。电流源308被实施为丽OS共源共栅级。
[0057]跨导级312包括包含丽OS晶体管410和412的丽OS共源共栅级402和放大器404。放大器404具有耦接至丽OS晶体管410漏极端的非反相输入节点、耦接至电源电压(例如，~Vdd/2)的反相输入节点，以及耦接至丽OS晶体管412的栅极的输出端。
[0058]在实施方式中，丽OS晶体管412和放大器404形成二极管连接晶体管，其与电流源308的丽OS晶体管418 —起形成电流镜像。电流镜像比M可以被配置为如上述图3中所示，以尽实际可能多地降低电容器304的电容。因此，流过电流源308的AC电流是流过丽OS共源共栅级402的AC电流(与流过电容器304的AC电流相等)的M倍。因此，有效地，从共模节点206吸收流过电容器304的电流的(1+M)倍的电流。因此，C-倍增电路302具有将电容器304乘以(1+M)的作用，从而模拟了非常大的电容。
[0059]在操作中，C-倍增电路302的输入阻抗由下式给出:
【权利要求】
1.一种具有第一输入端和第二输入端的输入终端电路，包括: 第一阻抗，具有耦接至所述第一输入端的第一端以及耦接至所述输入终端电路的共模节点的第二端； 第二阻抗，具有耦接至所述第二输入端的第一端以及耦接至所述共模节点的第二端；以及 电容倍增电路，耦接至所述共模节点，且被配置为将所述共模节点处的交流电压设置为O或接近于O。
2.根据权利要求1所述的输入终端电路，其中，所述电容倍增电路包括: 电容器，具有第一端和第二端，所述第一端耦接至所述共模节点；以及 跨导级，耦接在所述电容器的所述第二端与接地端之间。
3.根据权利要求2所述的输入终端电路，其中，所述跨导级包括丽OS晶体管和耦接在所述丽OS晶体管的漏极端和栅极端之间的放大器。
4.根据权利要求2所述的输入终端电路，其中，所述电容倍增电路进一步包括: 第一电流源，耦接在所述共模节点和所述接地端之间。
5.根据权利要求4所述的输入终端电路，其中，所述跨导级和所述第一电流源形成电流镜像电路。
6.根据权利要求4所述的输入终端电路，其中，所述电容倍增电路进一步包括: 第二电流源，耦接在电源电压端和所述电容器的所述第一端之间；以及 第三电流源，耦接在所述电源电压端和所述电容器的所述第二端之间。
7.根据权利要求1所述的输入终端电路，其中，所述电容倍增电路包括: 电容器，具有第一端和第二端，所述第一端耦接至所述共模节点；以及 PMOS级，耦接至所述电容器；以及 丽OS级，耦接至所述电容器。
8.根据权利要求7所述的输入终端电路，其中，所述PMOS级被配置为吸收O或接近于O的交流电流。
9.根据权利要求7所述的输入终端电路，其中，所述丽OS级被配置为吸收第一交流电流，其中，所述第一交流电流基本上等于流过所述电容器的交流电流的倍数。
10.一种装置，包括: 第一电路； 第二电路；以及 输入终端电路，耦接在所述第一电路和所述第二电路之间，其中，所述输入终端电路包括: 第一阻抗，具有耦接至所述输入终端电路的第一输入端的第一端和耦接至所述输入终端电路的共模节点的第二端； 第二阻抗，具有耦接至所述输入终端电路的第二输入端的第一端和耦接至所述共模节点的第二端；以及 电容倍增电路，耦接至所述共模节点。
【文档编号】H03H7/38GK203608169SQ201320477948
【公开日】2014年5月21日 申请日期:2013年8月6日 优先权日:2012年8月6日
【发明者】塔梅尔·阿里, 阿里·纳齐米 申请人:美国博通公司
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