Pll电路参考时钟切换电路系统的制作方法
Pll电路参考时钟切换电路系统的制作方法
【专利摘要】本实用新型涉及PLL电路参考时钟切换电路系统，晶振A和晶振B的输出端分别连接摸拟开关的输入端，摸拟开关的输出端通过分频器A与鉴相器连接，PLL模块中寄存器的CLK、DATA输入端分别接单片机，PLL模块的鉴相器输出CP端口接环路滤波器的输入端，环路滤波器的输出端和调制信号分别连接加法器的两个输入端，加法器的输出端连接PLL模块的VCO的调谐电压输入端口，VCO通过分频器B与鉴相器连接；单稳态电路的输出端连接开关的输入端，开关的输出端连接模拟开关的选择输入端口，开关的状态控制端口为输入端口。本实用新型可确保调制指数在允许的工作温度下不会发生跳变，实现了射频频率的高准确度和高稳定性。
【专利说明】PLL电路参考时钟切换电路系统【技术领域】
[0001]本实用新型涉及一种模拟量变换电路，具体地说是涉及一种通过切换PLL (锁相环)参考时钟来保证锁相环工作工作状态的PLL电路参考时钟切换电路系统。
【背景技术】
[0002]在要求较高的振荡电路中，LC振荡电路、陶瓷振荡电路、声表面波振荡电路和介质振荡电路都存在频率准确度和频率稳定度不足的情况，而高频晶体又存在晶片加工困难和容易碎裂等情况。PLL技术利用对分频后的射频信号与低频基准信号进行相位比较的方法，成功地利用了低频晶体的特性，实现了射频频率的高准确度的高稳定性。
[0003]在采用PLL技术的多频段调频发射机中，为保证频段的覆盖范围，各个频段相接处必然存在交叉频率段。由于在交叉频率点上存在两种锁相电压，在不同的温度环境下使用该设备时调制指数可能会出现较大的跳变。
实用新型内容
[0004]本实用新型所要解决的技术问题是在频段的覆盖范围解决调制指数不确定的现象，确保设备的调制指数在允许的工作温度下不会发生跳变。
[0005]为实现上述目的，本实用新型采取以下技术方案:PLL电路参考时钟切换电路系统，包括PLL模块，所述PLL模块包括VCO (压控振荡器)、分频器A、分频器B、鉴相器和寄存器；晶振A和晶振B的输出端分别连接摸拟开关的输入端，摸拟开关的输出端通过分频器A与鉴相器连接；PLL模块中寄存器的CLK、DATA输入端分别接单片机，PLL模块的鉴相器输出CP端口接环路滤波器的输入端，环路滤波器的输出端和调制信号(基带信号)分别连接加法器的两个输入端，加法器的输出端连接PLL模块的VCO的调谐电压输入端口，VCO通过分频器B与鉴相器连接；单稳态电路`的输出端连接开关的输入端；开关的输出端连接模拟开关的选择输入端口，开关的状态控制端口为输入端口。
[0006]本实用新型取得的有益效果是，通过切换PLL参考时钟来保证锁相环工作状态，可确保设备的调制指数在允许的工作温度下不会发生跳变，实现了射频频率的高准确度和高稳定性。
【专利附图】
【附图说明】
[0007]图1是本实用新型的电路实现原理方框图。
[0008]图2是PLL模块的调谐电压与VCO频率关系曲线图。
【具体实施方式】
[0009]以下结合附图和实施例对本实用新型作进一步说明，参见附图1，PLL电路参考时钟切换电路系统，包括PLL模块2，所述PLL模块2包括VCO (压控振荡器)21、分频器A23、分频器B22、鉴想器24和寄存器25，晶振A4和晶振B5的输出端分别连接摸拟开关3的输入端，摸拟开关3的输出端通过分频器A23与鉴相器24连接，PLL模块2中寄存器25的CLK、DATA输入端分别接单片机8，PLL模块2的鉴相器24输出CP端口接环路滤波器9的输入端，环路滤波器9的输出端和调制信号(基带信号)分别连接加法器I的两个输入端，加法器I的输出端连接PLL模块2的VC021的调谐电压VT输入端口，VC021通过分频器B22与鉴想器24连接；单稳态电路6的输出端连接开关7的输入端，开关7的输出端连接模拟开关3的选择输入端口，开关7的状态控制端口 C为输入端口。
[0010]实用例:如图1、图2，本实用新型采用单稳态电路，稳定时间约0.5S，上电时电路输出高电平，状态稳定后翻转为低电平；采用双晶振:晶振A4工作在正常参考频率；晶振B5频率选择，如电路工作在晶振A4时钟频率上，锁相电压在Vl?V2之间时，选择晶振B5能使VC021的调谐电压VT靠近(或略低于)V3 ;采用模拟开关3对两个晶振的输出信号进行切换，选通信号由单稳态电路6提供。
[0011]本实用新型电路功能如图1中的PLL模块2电路由VC021电路、分频电路和鉴相器24电路组成，用于产生射频信号，该射频信号分成两路输出，一路作为射频信号输出，另一路经过内部的分频电路进行分频后与由晶振A 4或晶振B5提供的参考时钟分频信号进行相位比较，比较后产生的相差信号通过环路滤波器9电路形成所需的控制电压，该电压通过由运放电路组成的加法器I与调制信号进行累加，产生最终的控制电压信号，控制VC021工作，形成射频输出调制信号。
[0012]单片机8的主要功能是对PLL模块2电路的内部寄存器25写入数据，完成对射频信号频率的设置。
[0013]单稳态电路6的作用是在上电时输出一个约半秒的低电平信号，然后转变为高电平，用于控制摸拟开关3的工作。状态控制信号为开关7的输入端口，通过接地或悬空来控制开关7的工作状态。当产品不需要在上电时对晶振进行切换，此时可以通过改变开关7的输入状态将单稳态电路9的输出信号进行切断。
[0014]晶振A4和晶振B5用于产生参考时钟信号，两个时钟信号通过摸拟开关3进行选通后，为PLL模块2电路提供参考时钟。
[0015]单稳态电路6和开关7的功能可由单片机8完成。
[0016]PLL模块2的调谐电压VT与VC021频率关系曲线如图2，B1为VC021的一段压控特性曲线，进行波段切换后压控特性曲线变成B2，由于振荡器参数发生了变化，在f2?f3区间内，一个频点对应着两种控制电压参数，造成电路在此区间内锁相电压的不确定性。
[0017]在上电时选用较高频率的参考时钟，使PLL模块2电路锁定在较高的频点上；待PLL模块2环路锁定、环路中的状态寄存器25固定下来后，将参考时钟切换至正常工作时钟频率，调谐电压VT将逐渐从V2附近降至VI，可确保PLL电路稳定工作在频率较高一段特性曲线B2上。如曲线B2不能满足要求，在上电时直接工作选择正常工作时钟可使VCO稳定地工作在BI曲线上。
【权利要求】
1.PLL电路参考时钟切换电路系统，包括PLL模块，其特征在于，所述PLL模块包括VCO、分频器A、分频器B、鉴想器和寄存器，晶振A和晶振B的输出端分别连接摸拟开关的输入端，摸拟开关的输出端通过分频器A与鉴相器连接，PLL模块中寄存器的CLK、DATA输入端分别接单片机，PLL模块的鉴相器输出端口接环路滤波器的输入端，环路滤波器的输出端和调制信号分别连接加法器的两个输入端，加法器的输出端连接PLL模块的VCO的调谐电压输入端口，VCO通过分频器B与鉴相器连接；单稳态电路的输出端连接开关的输入端，开关的输出端连接模拟开关的选择输入端口，开关的状态控制端口为输入端口。
【文档编号】H03L1/02GK203387495SQ201320495658
【公开日】2014年1月8日 申请日期:2013年8月14日 优先权日:2013年8月14日
【发明者】胡水根, 时剑, 邹辉 申请人:江西航天海虹测控技术有限责任公司
【专利摘要】本实用新型涉及PLL电路参考时钟切换电路系统，晶振A和晶振B的输出端分别连接摸拟开关的输入端，摸拟开关的输出端通过分频器A与鉴相器连接，PLL模块中寄存器的CLK、DATA输入端分别接单片机，PLL模块的鉴相器输出CP端口接环路滤波器的输入端，环路滤波器的输出端和调制信号分别连接加法器的两个输入端，加法器的输出端连接PLL模块的VCO的调谐电压输入端口，VCO通过分频器B与鉴相器连接；单稳态电路的输出端连接开关的输入端，开关的输出端连接模拟开关的选择输入端口，开关的状态控制端口为输入端口。本实用新型可确保调制指数在允许的工作温度下不会发生跳变，实现了射频频率的高准确度和高稳定性。
【专利说明】PLL电路参考时钟切换电路系统【技术领域】
[0001]本实用新型涉及一种模拟量变换电路，具体地说是涉及一种通过切换PLL (锁相环)参考时钟来保证锁相环工作工作状态的PLL电路参考时钟切换电路系统。
【背景技术】
[0002]在要求较高的振荡电路中，LC振荡电路、陶瓷振荡电路、声表面波振荡电路和介质振荡电路都存在频率准确度和频率稳定度不足的情况，而高频晶体又存在晶片加工困难和容易碎裂等情况。PLL技术利用对分频后的射频信号与低频基准信号进行相位比较的方法，成功地利用了低频晶体的特性，实现了射频频率的高准确度的高稳定性。
[0003]在采用PLL技术的多频段调频发射机中，为保证频段的覆盖范围，各个频段相接处必然存在交叉频率段。由于在交叉频率点上存在两种锁相电压，在不同的温度环境下使用该设备时调制指数可能会出现较大的跳变。
实用新型内容
[0004]本实用新型所要解决的技术问题是在频段的覆盖范围解决调制指数不确定的现象，确保设备的调制指数在允许的工作温度下不会发生跳变。
[0005]为实现上述目的，本实用新型采取以下技术方案:PLL电路参考时钟切换电路系统，包括PLL模块，所述PLL模块包括VCO (压控振荡器)、分频器A、分频器B、鉴相器和寄存器；晶振A和晶振B的输出端分别连接摸拟开关的输入端，摸拟开关的输出端通过分频器A与鉴相器连接；PLL模块中寄存器的CLK、DATA输入端分别接单片机，PLL模块的鉴相器输出CP端口接环路滤波器的输入端，环路滤波器的输出端和调制信号(基带信号)分别连接加法器的两个输入端，加法器的输出端连接PLL模块的VCO的调谐电压输入端口，VCO通过分频器B与鉴相器连接；单稳态电路`的输出端连接开关的输入端；开关的输出端连接模拟开关的选择输入端口，开关的状态控制端口为输入端口。
[0006]本实用新型取得的有益效果是，通过切换PLL参考时钟来保证锁相环工作状态，可确保设备的调制指数在允许的工作温度下不会发生跳变，实现了射频频率的高准确度和高稳定性。
【专利附图】
【附图说明】
[0007]图1是本实用新型的电路实现原理方框图。
[0008]图2是PLL模块的调谐电压与VCO频率关系曲线图。
【具体实施方式】
[0009]以下结合附图和实施例对本实用新型作进一步说明，参见附图1，PLL电路参考时钟切换电路系统，包括PLL模块2，所述PLL模块2包括VCO (压控振荡器)21、分频器A23、分频器B22、鉴想器24和寄存器25，晶振A4和晶振B5的输出端分别连接摸拟开关3的输入端，摸拟开关3的输出端通过分频器A23与鉴相器24连接，PLL模块2中寄存器25的CLK、DATA输入端分别接单片机8，PLL模块2的鉴相器24输出CP端口接环路滤波器9的输入端，环路滤波器9的输出端和调制信号(基带信号)分别连接加法器I的两个输入端，加法器I的输出端连接PLL模块2的VC021的调谐电压VT输入端口，VC021通过分频器B22与鉴想器24连接；单稳态电路6的输出端连接开关7的输入端，开关7的输出端连接模拟开关3的选择输入端口，开关7的状态控制端口 C为输入端口。
[0010]实用例:如图1、图2，本实用新型采用单稳态电路，稳定时间约0.5S，上电时电路输出高电平，状态稳定后翻转为低电平；采用双晶振:晶振A4工作在正常参考频率；晶振B5频率选择，如电路工作在晶振A4时钟频率上，锁相电压在Vl?V2之间时，选择晶振B5能使VC021的调谐电压VT靠近(或略低于)V3 ;采用模拟开关3对两个晶振的输出信号进行切换，选通信号由单稳态电路6提供。
[0011]本实用新型电路功能如图1中的PLL模块2电路由VC021电路、分频电路和鉴相器24电路组成，用于产生射频信号，该射频信号分成两路输出，一路作为射频信号输出，另一路经过内部的分频电路进行分频后与由晶振A 4或晶振B5提供的参考时钟分频信号进行相位比较，比较后产生的相差信号通过环路滤波器9电路形成所需的控制电压，该电压通过由运放电路组成的加法器I与调制信号进行累加，产生最终的控制电压信号，控制VC021工作，形成射频输出调制信号。
[0012]单片机8的主要功能是对PLL模块2电路的内部寄存器25写入数据，完成对射频信号频率的设置。
[0013]单稳态电路6的作用是在上电时输出一个约半秒的低电平信号，然后转变为高电平，用于控制摸拟开关3的工作。状态控制信号为开关7的输入端口，通过接地或悬空来控制开关7的工作状态。当产品不需要在上电时对晶振进行切换，此时可以通过改变开关7的输入状态将单稳态电路9的输出信号进行切断。
[0014]晶振A4和晶振B5用于产生参考时钟信号，两个时钟信号通过摸拟开关3进行选通后，为PLL模块2电路提供参考时钟。
[0015]单稳态电路6和开关7的功能可由单片机8完成。
[0016]PLL模块2的调谐电压VT与VC021频率关系曲线如图2，B1为VC021的一段压控特性曲线，进行波段切换后压控特性曲线变成B2，由于振荡器参数发生了变化，在f2?f3区间内，一个频点对应着两种控制电压参数，造成电路在此区间内锁相电压的不确定性。
[0017]在上电时选用较高频率的参考时钟，使PLL模块2电路锁定在较高的频点上；待PLL模块2环路锁定、环路中的状态寄存器25固定下来后，将参考时钟切换至正常工作时钟频率，调谐电压VT将逐渐从V2附近降至VI，可确保PLL电路稳定工作在频率较高一段特性曲线B2上。如曲线B2不能满足要求，在上电时直接工作选择正常工作时钟可使VCO稳定地工作在BI曲线上。
【权利要求】
1.PLL电路参考时钟切换电路系统，包括PLL模块，其特征在于，所述PLL模块包括VCO、分频器A、分频器B、鉴想器和寄存器，晶振A和晶振B的输出端分别连接摸拟开关的输入端，摸拟开关的输出端通过分频器A与鉴相器连接，PLL模块中寄存器的CLK、DATA输入端分别接单片机，PLL模块的鉴相器输出端口接环路滤波器的输入端，环路滤波器的输出端和调制信号分别连接加法器的两个输入端，加法器的输出端连接PLL模块的VCO的调谐电压输入端口，VCO通过分频器B与鉴相器连接；单稳态电路的输出端连接开关的输入端，开关的输出端连接模拟开关的选择输入端口，开关的状态控制端口为输入端口。
【文档编号】H03L1/02GK203387495SQ201320495658
【公开日】2014年1月8日 申请日期:2013年8月14日 优先权日:2013年8月14日
【发明者】胡水根, 时剑, 邹辉 申请人:江西航天海虹测控技术有限责任公司
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