基于ds4212的低抖动时钟的制作方法
基于ds4212的低抖动时钟的制作方法
【专利摘要】本实用新型公开了一种基于DS4212的低抖动时钟，它包括芯片DS4212，所述的芯片DS4212的引脚OE和引脚VCC之间连接有电阻R1且引脚VCC连接在VCC上，所述的引脚VCC上连接有电容C1、电容C2和电阻R2，所述的电阻R2的另一端接地，所述的电容C2并联在电容C1的两端，所述的芯片DS4212的引脚OUTN和引脚OUTP上均连接有分压电路。其优点是：基于芯片DS4212设计，其具有极低的相位抖动和相位噪声，且采用LVPECL差分输出，可为光纤数据卡内的FPGA提供高质量的参考时钟。
【专利说明】基于DS4212的低抖动时钟
【技术领域】
[0001]本实用新型涉及一种时钟电路，更具体的说是涉及一种基于DS4212的低抖动时钟。
【背景技术】
[0002]由于光纤通信具有容量大、传送信息质量高、传输距离远、性能稳定、房电磁、抗腐蚀能力强等优点。而光纤通道是一种高性能的串行传输协议，具有高宽带、高实时性的特点，已经成为新一代先进综合电子系统网络互连的首选方案。光纤数据卡作为电子系统与网络的接口，是构成电子网络的关键部分，其研究已经成为重要且迫切的任务。光纤数据卡内时钟的抖动对数据卡的性能的影响极大。其时钟的抖动对光纤数据卡来说越低越好。
实用新型内容
[0003]本实用新型提供一种基于DS4212的低抖动时钟，其基于芯片DS4212设计，其具有极低的相位抖动和相位噪声，且采用LVPECL差分输出，可为光纤数据卡内的FPGA提供高质量的参考时钟。
[0004]为解决上述的技术问题，本实用新型采用以下技术方案:
[0005]基于DS4212的低抖动时钟，它包括芯片DS4212，所述的芯片DS4212的引脚OE和引脚VCC之间连接有电阻Rl且引脚VCC连接在VCC上，所述的引脚VCC上连接有电容Cl、电容C2和电阻R2，所述的电阻R2的另一端接地，所述的电容C2并联在电容Cl的两端，所述的芯片DS4212的引脚OUTN和引脚OUTP上均连接有分压电路。
[0006]本实用新型基于芯片DS4212设计而成，芯片DS4212为高精度的差分时钟芯片，其具有极低的相位抖动和相位噪声。分压电路对引脚OUTN和引脚OUTP上的电压进行分压，避免过压的产生。电容C2和电容Cl的并联，可增大容量的同时也可对满足高频特性，也可减少电路的噪声。且输出采用LVPECL差分输出，LVPECL即低电压伪发射极耦合逻辑，输出的时钟为212.5MHZ，可为FPGA提供高质量的参考时钟。
[0007]更进一步的技术方案是:
[0008]所述的引脚OUTN上的分压电路包括电阻R3和电阻R4，所述的电阻R3的电阻R4的一端均连接在引脚OUTN上，所述的电阻R3的另一端接地，所述的电阻R4的另一端连接在VCC上。利用电阻R3和电阻R4对引脚OUTN上的电压进行分压，可避免过压的状况。
[0009]所述的电阻R3和电阻R4的比值为2: 5。
[0010]所述的引脚OUTP上的分压电路包括电阻R5和电阻R6，所述的电阻R5的电阻R6的一端均连接在引脚OUTP上，所述的电阻R6的另一端接地，所述的电阻R5的另一端连接在VCC上。利用电阻R5和电阻R6对引脚OUTP上的电压进行分压，可避免过压的状况。[0011 ] 所述的电阻R5和电阻R的比值为5:2。
[0012]所述的芯片DS4212的引脚GND接地。
[0013]与现有技术相比，本实用新型的有益效果是:本实用新型基于芯片DS4212设计，其具有极低的相位抖动和相位噪声，且采用LVPECL差分输出，可为光纤数据卡内的FPGA提供高质量的参考时钟。
【专利附图】
【附图说明】
[0014]下面结合附图和【具体实施方式】对本实用新型作进一步详细说明。
[0015]图1为本实用新型的电路原理图。
【具体实施方式】
[0016]下面结合附图对本实用新型作进一步的说明。本实用新型的实施方式包括但不限于下列实施例。
[0017][实施例]
[0018]如图1所示的基于DS4212的低抖动时钟，它包括芯片DS4212，所述的芯片DS4212的引脚OE和引脚VCC之间连接有电阻Rl且引脚VCC连接在VCC上，所述的引脚VCC上连接有电容Cl、电容C2和电阻R2，所述的电阻R2的另一端接地，所述的电容C2并联在电容Cl的两端，所述的芯片DS4212的引脚OUTN和引脚OUTP上均连接有分压电路。
[0019]所述的引脚OUTN上的分压电路包括电阻R3和电阻R4，所述的电阻R3的电阻R4的一端均连接在引脚OUTN上，所述的电阻R3的另一端接地，所述的电阻R4的另一端连接在VCC上。
[0020]所述的电阻R3和电阻R4的比值为2: 5。
[0021]所述的引脚OUTP上的分压电路包括电阻R5和电阻R6，所述的电阻R5的电阻R6的一端均连接在引脚OUTP上，所述的电阻R6的另一端接地，所述的电阻R5的另一端连接在VCC上。
[0022]所述的电阻R5和电阻R的比值为5:2。
[0023]所述的芯片DS4212的引脚GND接地。
[0024]如上所述即为本实用新型的实施例。本实用新型不局限于上述实施方式，任何人应该得知在本实用新型的启示下做出的结构变化，凡是与本实用新型具有相同或相近的技术方案，均落入本实用新型的保护范围之内。
【权利要求】
1.基于DS4212的低抖动时钟，其特征在于:它包括芯片DS4212，所述的芯片DS4212的引脚OE和引脚VCC之间连接有电阻Rl且引脚VCC连接在VCC上，所述的引脚VCC上连接有电容Cl、电容C2和电阻R2，所述的电阻R2的另一端接地，所述的电容C2并联在电容Cl的两端，所述的芯片DS4212的引脚OUTN和引脚OUTP上均连接有分压电路。
2.根据权利要求1所述的基于DS4212的低抖动时钟，其特征在于:所述的引脚OUTN上的分压电路包括电阻R3和电阻R4，所述的电阻R3的电阻R4的一端均连接在引脚OUTN上，所述的电阻R3的另一端接地，所述的电阻R4的另一端连接在VCC上。
3.根据权利要求2所述的基于DS4212的低抖动时钟，其特征在于:所述的电阻R3和电阻R4的比值为2:5。
4.根据权利要求1所述的基于DS4212的低抖动时钟，其特征在于:所述的引脚OUTP上的分压电路包括电阻R5和电阻R6，所述的电阻R5的电阻R6的一端均连接在引脚OUTP上，所述的电阻R6的另一端接地，所述的电阻R5的另一端连接在VCC上。
5.根据权利要求4所述的基于DS4212的低抖动时钟，其特征在于:所述的电阻R5和电阻R的比值为5:2。
6.根据权利要求1所述的基于DS4212的低抖动时钟，其特征在于:所述的芯片DS4212的引脚GND接地。
【文档编号】H03K23/00GK203434963SQ201320531695
【公开日】2014年2月12日 申请日期:2013年8月29日 优先权日:2013年8月29日
【发明者】胡钢, 邱昆 申请人:成都成电光信科技有限责任公司
【专利摘要】本实用新型公开了一种基于DS4212的低抖动时钟，它包括芯片DS4212，所述的芯片DS4212的引脚OE和引脚VCC之间连接有电阻R1且引脚VCC连接在VCC上，所述的引脚VCC上连接有电容C1、电容C2和电阻R2，所述的电阻R2的另一端接地，所述的电容C2并联在电容C1的两端，所述的芯片DS4212的引脚OUTN和引脚OUTP上均连接有分压电路。其优点是：基于芯片DS4212设计，其具有极低的相位抖动和相位噪声，且采用LVPECL差分输出，可为光纤数据卡内的FPGA提供高质量的参考时钟。
【专利说明】基于DS4212的低抖动时钟
【技术领域】
[0001]本实用新型涉及一种时钟电路，更具体的说是涉及一种基于DS4212的低抖动时钟。
【背景技术】
[0002]由于光纤通信具有容量大、传送信息质量高、传输距离远、性能稳定、房电磁、抗腐蚀能力强等优点。而光纤通道是一种高性能的串行传输协议，具有高宽带、高实时性的特点，已经成为新一代先进综合电子系统网络互连的首选方案。光纤数据卡作为电子系统与网络的接口，是构成电子网络的关键部分，其研究已经成为重要且迫切的任务。光纤数据卡内时钟的抖动对数据卡的性能的影响极大。其时钟的抖动对光纤数据卡来说越低越好。
实用新型内容
[0003]本实用新型提供一种基于DS4212的低抖动时钟，其基于芯片DS4212设计，其具有极低的相位抖动和相位噪声，且采用LVPECL差分输出，可为光纤数据卡内的FPGA提供高质量的参考时钟。
[0004]为解决上述的技术问题，本实用新型采用以下技术方案:
[0005]基于DS4212的低抖动时钟，它包括芯片DS4212，所述的芯片DS4212的引脚OE和引脚VCC之间连接有电阻Rl且引脚VCC连接在VCC上，所述的引脚VCC上连接有电容Cl、电容C2和电阻R2，所述的电阻R2的另一端接地，所述的电容C2并联在电容Cl的两端，所述的芯片DS4212的引脚OUTN和引脚OUTP上均连接有分压电路。
[0006]本实用新型基于芯片DS4212设计而成，芯片DS4212为高精度的差分时钟芯片，其具有极低的相位抖动和相位噪声。分压电路对引脚OUTN和引脚OUTP上的电压进行分压，避免过压的产生。电容C2和电容Cl的并联，可增大容量的同时也可对满足高频特性，也可减少电路的噪声。且输出采用LVPECL差分输出，LVPECL即低电压伪发射极耦合逻辑，输出的时钟为212.5MHZ，可为FPGA提供高质量的参考时钟。
[0007]更进一步的技术方案是:
[0008]所述的引脚OUTN上的分压电路包括电阻R3和电阻R4，所述的电阻R3的电阻R4的一端均连接在引脚OUTN上，所述的电阻R3的另一端接地，所述的电阻R4的另一端连接在VCC上。利用电阻R3和电阻R4对引脚OUTN上的电压进行分压，可避免过压的状况。
[0009]所述的电阻R3和电阻R4的比值为2: 5。
[0010]所述的引脚OUTP上的分压电路包括电阻R5和电阻R6，所述的电阻R5的电阻R6的一端均连接在引脚OUTP上，所述的电阻R6的另一端接地，所述的电阻R5的另一端连接在VCC上。利用电阻R5和电阻R6对引脚OUTP上的电压进行分压，可避免过压的状况。[0011 ] 所述的电阻R5和电阻R的比值为5:2。
[0012]所述的芯片DS4212的引脚GND接地。
[0013]与现有技术相比，本实用新型的有益效果是:本实用新型基于芯片DS4212设计，其具有极低的相位抖动和相位噪声，且采用LVPECL差分输出，可为光纤数据卡内的FPGA提供高质量的参考时钟。
【专利附图】
【附图说明】
[0014]下面结合附图和【具体实施方式】对本实用新型作进一步详细说明。
[0015]图1为本实用新型的电路原理图。
【具体实施方式】
[0016]下面结合附图对本实用新型作进一步的说明。本实用新型的实施方式包括但不限于下列实施例。
[0017][实施例]
[0018]如图1所示的基于DS4212的低抖动时钟，它包括芯片DS4212，所述的芯片DS4212的引脚OE和引脚VCC之间连接有电阻Rl且引脚VCC连接在VCC上，所述的引脚VCC上连接有电容Cl、电容C2和电阻R2，所述的电阻R2的另一端接地，所述的电容C2并联在电容Cl的两端，所述的芯片DS4212的引脚OUTN和引脚OUTP上均连接有分压电路。
[0019]所述的引脚OUTN上的分压电路包括电阻R3和电阻R4，所述的电阻R3的电阻R4的一端均连接在引脚OUTN上，所述的电阻R3的另一端接地，所述的电阻R4的另一端连接在VCC上。
[0020]所述的电阻R3和电阻R4的比值为2: 5。
[0021]所述的引脚OUTP上的分压电路包括电阻R5和电阻R6，所述的电阻R5的电阻R6的一端均连接在引脚OUTP上，所述的电阻R6的另一端接地，所述的电阻R5的另一端连接在VCC上。
[0022]所述的电阻R5和电阻R的比值为5:2。
[0023]所述的芯片DS4212的引脚GND接地。
[0024]如上所述即为本实用新型的实施例。本实用新型不局限于上述实施方式，任何人应该得知在本实用新型的启示下做出的结构变化，凡是与本实用新型具有相同或相近的技术方案，均落入本实用新型的保护范围之内。
【权利要求】
1.基于DS4212的低抖动时钟，其特征在于:它包括芯片DS4212，所述的芯片DS4212的引脚OE和引脚VCC之间连接有电阻Rl且引脚VCC连接在VCC上，所述的引脚VCC上连接有电容Cl、电容C2和电阻R2，所述的电阻R2的另一端接地，所述的电容C2并联在电容Cl的两端，所述的芯片DS4212的引脚OUTN和引脚OUTP上均连接有分压电路。
2.根据权利要求1所述的基于DS4212的低抖动时钟，其特征在于:所述的引脚OUTN上的分压电路包括电阻R3和电阻R4，所述的电阻R3的电阻R4的一端均连接在引脚OUTN上，所述的电阻R3的另一端接地，所述的电阻R4的另一端连接在VCC上。
3.根据权利要求2所述的基于DS4212的低抖动时钟，其特征在于:所述的电阻R3和电阻R4的比值为2:5。
4.根据权利要求1所述的基于DS4212的低抖动时钟，其特征在于:所述的引脚OUTP上的分压电路包括电阻R5和电阻R6，所述的电阻R5的电阻R6的一端均连接在引脚OUTP上，所述的电阻R6的另一端接地，所述的电阻R5的另一端连接在VCC上。
5.根据权利要求4所述的基于DS4212的低抖动时钟，其特征在于:所述的电阻R5和电阻R的比值为5:2。
6.根据权利要求1所述的基于DS4212的低抖动时钟，其特征在于:所述的芯片DS4212的引脚GND接地。
【文档编号】H03K23/00GK203434963SQ201320531695
【公开日】2014年2月12日 申请日期:2013年8月29日 优先权日:2013年8月29日
【发明者】胡钢, 邱昆 申请人:成都成电光信科技有限责任公司
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