通讯接口同步电路的制作方法
通讯接口同步电路的制作方法
【专利摘要】本实用新型涉及一种用于芯片与外界通讯的通讯接口同步电路，所述芯片设有时钟信号，包括依次连接的同步采样电路和噪声抑制电路，所述同步采样电路包括依次串联连接的至少两个D触发器，第一个D触发器的“D”引脚作为同步采样电路的输入端，最后一个D触发器的“Q”引脚作为同步采样电路的输出端。本实用新型采用有至少两个D触发器构成的同步采样电路，可以消除亚稳态，使噪声抑制电路得到边缘干净的信号；采用噪声抑制电路，可以消除信号稳定期间被其它信号串扰引起的毛刺。外部输入信号依次通过同步采样电路和噪声抑制电路后，可以给集成电路提供一个稳定可靠的内部输入信号。
【专利说明】通讯接口同步电路
【【技术领域】】
[0001]本实用新型涉及集成电路,具体涉及一种带噪声抑制功能的通讯接口同步电路。【【背景技术】】
[0002]随着CMOS工艺的快速发展，使得集成电路的工作速度越来越快，集成度越来越高，可实现的功能越来越多，并且工作的环境越来越复杂。在很多大规模集成电路，特别是SOC芯片，都存在芯片与外界的通讯，为了使通讯在恶劣和复杂的环境下能够正常的实施，抑制噪声和同步采样信号是关键。本实用新型旨在保证在各种复杂和恶劣的工作环境下，实现集成电路与外界的正常通讯。
【实用新型内容】
[0003]本实用新型要解决的技术问题是提供一种通讯接口同步电路，其能给集成电路提供一个稳定可靠的通讯输入信号。
[0004]上述技术问题通过以下技术方案解决:
[0005]一种用于芯片与外界通讯的通讯接口同步电路，所述芯片设有时钟信号，其特征在于，包括依次连接的同步采样电路和噪声抑制电路，所述同步采样电路包括依次串联连接的至少两个D触发器，第一个D触发器的“D”引脚作为同步采样电路的输入端，最后一个D触发器的“Q”引脚作为同步采样电路的输出端。
[0006]本实用新型采用有至少两个D触发器构成的同步采样电路，可以消除亚稳态，使噪声抑制电路得到边缘干净的信号；采用噪声抑制电路，可以消除信号稳定期间被其它信号串扰引起的毛刺。外部输入信号依次通过同步采样电路和噪声抑制电路后，可以给集成电路提供一个稳定可靠的内部输入信号。
[0007]在此解释下，两个D触 发器的串联连接，具体是，前一个D触发器的“Q”引脚与后一个D触发器的“D”引脚相连。
[0008]所述同步采样电路由串联连接的第一 D触发器和第二 D触发器构成。
[0009]同步采样电路中的所有D触发器的“CK”引脚均连接所述时钟信号。
[0010]所述噪声抑制电路包括第三D触发器、异或门、二路选择器和第四D触发器，第三D触发器的“D”引脚和异或门的第一输入端都连接同步采样电路的输出端，第三D触发器的“Q”引脚连接异或门的第二输入端和二路选择器的“I”输入端，异或门的输出端连接二路选择器的控制端“S”，二路选择器的输出端连接第四D触发器的“D”引脚，第四D触发器的“Q”引脚连接二路选择器的“O”输入端，二路选择器的输出端作为电路输出端；当异或门输出为“O”时，二路选择器选择其“O”输入端作为输出；当异或门输出为“I”时，二路选择器选择其“I”输入端作为输出。本方案具有以下优点:采样得到的内部数字信号波形，与外部信号波形更一致；可以大大降低亚稳态的出现概率；在噪声环境下，可以更有效的滤除与采样时钟频率相近的噪声；可以采用标准单元库的基本单元搭建电路，这样做能提高电路的可移植性，能较快的在不同的工艺库中实现电路；可以提供给集成电路内部不同的通讯协议使用，如UART、I2C、SPI或者自定义通讯协议，降低了整个集成电路通讯接口信号的时序难度。
[0011]噪声抑制电路和同步采样电路中的所有D触发器的“CK”引脚均连接所述时钟信号。
[0012]本【技术领域】的公知常识，D触发器的“CK”引脚需要连接时钟信号进行工作；因此，在上述同步采样电路和上述噪声抑制电路中，所有D触发器的“CK”引脚连接同样的时钟信号。
【【专利附图】
【附图说明】】
[0013]图1为本实用新型的结构框图；
[0014]图2为本实用新型的具体结构图；
[0015]图3为本实用新型处理一种具体通讯输入信号的信号关系图。
【【具体实施方式】】
[0016]如图1和图2所示，一种用于芯片与外界通讯的通讯接口同步电路，包括依次连接的同步采样电路和噪声抑制电路；芯片设有时钟信号；其中，同步采样电路包括第一 D触发器Dl和第二 D触发器D2，第一 D触发器Dl的“D”引脚作为同步采样电路的输入端，第一 D触发器Dl的“Q”引脚连接第二 D触发器D2的“D”引脚，第一 D触发器Dl的“CK”引脚和第二 D触发器D2的“CK”引脚均连接系统时钟信号，第二 D触发器D2的“Q”引脚作为同步采样电路的输出端；噪声抑制电路包括第三D触发器D3、异或门X0R、二路选择器和第四D触发器D4，第三D触发器D3的“D”引脚和异或门的第一输入端都连接同步采样电路的输入端，第三D触发器D3的“Q”引脚 连接异或门的第二输入端和二路选择器的“O”输入端，异或门的输出端连接二路选择器的控制端“S”，二路选择器的输出端连接第四D触发器D4的“D”引脚，第四D触发器D4的“Q”引脚连接二路选择器的“I”输入端，第三D触发器D3的“CK”引脚、第四D触发器D4的“CK”引脚均连接系统时钟信号，二路选择器的输出端作为电路输出端；当异或门输出为“O”时，二路选择器选择其“O”输入端作为输出；当异或门输出为“ I”时，二路选择器选择其“ I”输入端作为输出。
[0017]通讯接口同步电路的原理是:
[0018]输入信号依次通过同步采样电路和噪声抑制电路后，进入芯片内；
[0019]在同步采样电路中:通过两个依次连接的D触发器实现同步采样同时也降低了亚稳态的降低概率，D触发器出现亚稳态的时间计算公式MTBF=e(tW)AOfaXe(t^)AOf (tr:到时钟边缘的时间；τ:触发器采样时间；Τ0:触发器参数；f:采样时钟频率；fa:异步事件触发频率)可以推出时间与D触发器个数成正比，与频率成反比，因此本电路在频率一定的条件下可以大大降低亚稳态的出现概率；
[0020]在噪声抑制电路中:第二 D触发器D2后得到的Q2信号经过第三D触发器D3，又进一步地降低亚稳态的出现概率；Q2信号与经过D3后得到的Q3信号，经过异或门XOR产生二路选择器的控制信号；如果有毛刺(噪声)，那么异或门XOR的输出信号将控制二路选择器选择第二输入端(即I端)的数据输出；如果没有毛刺，异或门XOR的输出信号将控制二路选择器选择第一输入端(即O端)的数据输出；[0021]每次二路选择器的输出信号，将通过第四D触发器D4被保存一个采样时钟周期，该信号被命名为Q4，Q4信号被反馈到二路选择器的第二输入端。
[0022]如图3所示，其显示的是当一种具体通讯输入信号在本电路中处理的信号关系图。当具体通讯输入信号(sample_sig)有噪声(图中标记为glitch的部分),在HIGH电平部分，触发器D2、D3在第5个时钟(时钟信号SAMPLE_CLK)上升沿输出的Q2信号、Q3信号经过异或门XOR后，控制二路选择器的第二输入端输出，此时第四触发器D4的输出Q4是高电平，噪声glitch被滤除；触发器D2、D3在第6个时钟上升沿输出的Q2信号、Q3信号经过异或门XOR后，也控制二路选择器的第二输入端输出，此时D4的输出Q4信号还是高电平，噪声glitch同样被滤除。同理,在LOW电平部分，glitch也会被滤除。
[0023]上述具体电路基于香农采样定理，同步技术和抑制噪声技术来设计的；电路采用半定制的方法，采用标准单元库的基本单元搭建电路，这样做能提高电路的可移植性，能较快的在不同的工艺库中实现电路；同时，可以提供给芯片内部不同的通讯协议使用，如UART、I2C、SPI或者自定义通讯协议，降低了整个芯片通讯接口信号的时序难度。本电路设计有如下优点:采样得到的内部数字信号波形，与外部信号波形更一致；在噪声环境下，可以更有效的滤除与采样时钟频率相近的噪声；可以大大降低亚稳态的出现概率。
[0024]本实用新型不局限于上述实施例，例如，同步采样消除亚稳态电路可以采用多于两个的数量的D触发器来构成；因此，基于上述实施例的、未做出创造性劳动的简单替换，应当属于本实用新型揭露的范围。
【权利要求】
1.一种用于芯片与外界通讯的通讯接口同步电路，所述芯片设有时钟信号，其特征在于，包括依次连接的同步采样电路和噪声抑制电路，所述同步采样电路包括依次串联连接的至少两个D触发器，第一个D触发器的“D”引脚作为同步采样电路的输入端，最后一个D触发器的“Q”引脚作为同步采样电路的输出端。
2.根据权利要求1所述的通讯接口同步电路，其特征在于，所述同步采样电路由串联连接的第一 D触发器和第二 D触发器构成。
3.根据权利要求1或2所述的通讯接口同步电路，其特征在于，同步采样电路中的所有D触发器的“CK”引脚均连接所述时钟信号。
4.根据权利要求1或2所述的通讯接口同步电路，其特征在于，所述噪声抑制电路包括第三D触发器、异或门、二路选择器和第四D触发器，第三D触发器的“D”引脚和异或门的第一输入端都连接同步采样电路的输出端，第三D触发器的“Q”引脚连接异或门的第二输入端和二路选择器的“ I ”输入端，异或门的输出端连接二路选择器的控制端“S”，二路选择器的输出端连接第四D触发器的“D”引脚，第四D触发器的“Q”引脚连接二路选择器的“O”输入端，二路选择器的输出端作为电路输出端；当异或门输出为“O”时，二路选择器选择其“O”输入端作为输出；当异或门输出为“ I”时，二路选择器选择其“ I”输入端作为输出。
5.根据权利要求4所述的通讯接口同步电路，其特征在于，噪声抑制电路和同步采样电路中的所有D触发器的“CK”引脚均连接所述时钟信号。
【文档编号】H03K19/0175GK203482180SQ201320539953
【公开日】2014年3月12日 申请日期:2013年8月30日 优先权日:2013年8月30日
【发明者】梅月, 邓廷, 李宏华, 朱定飞 申请人:珠海中慧微电子有限公司
【专利摘要】本实用新型涉及一种用于芯片与外界通讯的通讯接口同步电路，所述芯片设有时钟信号，包括依次连接的同步采样电路和噪声抑制电路，所述同步采样电路包括依次串联连接的至少两个D触发器，第一个D触发器的“D”引脚作为同步采样电路的输入端，最后一个D触发器的“Q”引脚作为同步采样电路的输出端。本实用新型采用有至少两个D触发器构成的同步采样电路，可以消除亚稳态，使噪声抑制电路得到边缘干净的信号；采用噪声抑制电路，可以消除信号稳定期间被其它信号串扰引起的毛刺。外部输入信号依次通过同步采样电路和噪声抑制电路后，可以给集成电路提供一个稳定可靠的内部输入信号。
【专利说明】通讯接口同步电路
【【技术领域】】
[0001]本实用新型涉及集成电路,具体涉及一种带噪声抑制功能的通讯接口同步电路。【【背景技术】】
[0002]随着CMOS工艺的快速发展，使得集成电路的工作速度越来越快，集成度越来越高，可实现的功能越来越多，并且工作的环境越来越复杂。在很多大规模集成电路，特别是SOC芯片，都存在芯片与外界的通讯，为了使通讯在恶劣和复杂的环境下能够正常的实施，抑制噪声和同步采样信号是关键。本实用新型旨在保证在各种复杂和恶劣的工作环境下，实现集成电路与外界的正常通讯。
【实用新型内容】
[0003]本实用新型要解决的技术问题是提供一种通讯接口同步电路，其能给集成电路提供一个稳定可靠的通讯输入信号。
[0004]上述技术问题通过以下技术方案解决:
[0005]一种用于芯片与外界通讯的通讯接口同步电路，所述芯片设有时钟信号，其特征在于，包括依次连接的同步采样电路和噪声抑制电路，所述同步采样电路包括依次串联连接的至少两个D触发器，第一个D触发器的“D”引脚作为同步采样电路的输入端，最后一个D触发器的“Q”引脚作为同步采样电路的输出端。
[0006]本实用新型采用有至少两个D触发器构成的同步采样电路，可以消除亚稳态，使噪声抑制电路得到边缘干净的信号；采用噪声抑制电路，可以消除信号稳定期间被其它信号串扰引起的毛刺。外部输入信号依次通过同步采样电路和噪声抑制电路后，可以给集成电路提供一个稳定可靠的内部输入信号。
[0007]在此解释下，两个D触 发器的串联连接，具体是，前一个D触发器的“Q”引脚与后一个D触发器的“D”引脚相连。
[0008]所述同步采样电路由串联连接的第一 D触发器和第二 D触发器构成。
[0009]同步采样电路中的所有D触发器的“CK”引脚均连接所述时钟信号。
[0010]所述噪声抑制电路包括第三D触发器、异或门、二路选择器和第四D触发器，第三D触发器的“D”引脚和异或门的第一输入端都连接同步采样电路的输出端，第三D触发器的“Q”引脚连接异或门的第二输入端和二路选择器的“I”输入端，异或门的输出端连接二路选择器的控制端“S”，二路选择器的输出端连接第四D触发器的“D”引脚，第四D触发器的“Q”引脚连接二路选择器的“O”输入端，二路选择器的输出端作为电路输出端；当异或门输出为“O”时，二路选择器选择其“O”输入端作为输出；当异或门输出为“I”时，二路选择器选择其“I”输入端作为输出。本方案具有以下优点:采样得到的内部数字信号波形，与外部信号波形更一致；可以大大降低亚稳态的出现概率；在噪声环境下，可以更有效的滤除与采样时钟频率相近的噪声；可以采用标准单元库的基本单元搭建电路，这样做能提高电路的可移植性，能较快的在不同的工艺库中实现电路；可以提供给集成电路内部不同的通讯协议使用，如UART、I2C、SPI或者自定义通讯协议，降低了整个集成电路通讯接口信号的时序难度。
[0011]噪声抑制电路和同步采样电路中的所有D触发器的“CK”引脚均连接所述时钟信号。
[0012]本【技术领域】的公知常识，D触发器的“CK”引脚需要连接时钟信号进行工作；因此，在上述同步采样电路和上述噪声抑制电路中，所有D触发器的“CK”引脚连接同样的时钟信号。
【【专利附图】
【附图说明】】
[0013]图1为本实用新型的结构框图；
[0014]图2为本实用新型的具体结构图；
[0015]图3为本实用新型处理一种具体通讯输入信号的信号关系图。
【【具体实施方式】】
[0016]如图1和图2所示，一种用于芯片与外界通讯的通讯接口同步电路，包括依次连接的同步采样电路和噪声抑制电路；芯片设有时钟信号；其中，同步采样电路包括第一 D触发器Dl和第二 D触发器D2，第一 D触发器Dl的“D”引脚作为同步采样电路的输入端，第一 D触发器Dl的“Q”引脚连接第二 D触发器D2的“D”引脚，第一 D触发器Dl的“CK”引脚和第二 D触发器D2的“CK”引脚均连接系统时钟信号，第二 D触发器D2的“Q”引脚作为同步采样电路的输出端；噪声抑制电路包括第三D触发器D3、异或门X0R、二路选择器和第四D触发器D4，第三D触发器D3的“D”引脚和异或门的第一输入端都连接同步采样电路的输入端，第三D触发器D3的“Q”引脚 连接异或门的第二输入端和二路选择器的“O”输入端，异或门的输出端连接二路选择器的控制端“S”，二路选择器的输出端连接第四D触发器D4的“D”引脚，第四D触发器D4的“Q”引脚连接二路选择器的“I”输入端，第三D触发器D3的“CK”引脚、第四D触发器D4的“CK”引脚均连接系统时钟信号，二路选择器的输出端作为电路输出端；当异或门输出为“O”时，二路选择器选择其“O”输入端作为输出；当异或门输出为“ I”时，二路选择器选择其“ I”输入端作为输出。
[0017]通讯接口同步电路的原理是:
[0018]输入信号依次通过同步采样电路和噪声抑制电路后，进入芯片内；
[0019]在同步采样电路中:通过两个依次连接的D触发器实现同步采样同时也降低了亚稳态的降低概率，D触发器出现亚稳态的时间计算公式MTBF=e(tW)AOfaXe(t^)AOf (tr:到时钟边缘的时间；τ:触发器采样时间；Τ0:触发器参数；f:采样时钟频率；fa:异步事件触发频率)可以推出时间与D触发器个数成正比，与频率成反比，因此本电路在频率一定的条件下可以大大降低亚稳态的出现概率；
[0020]在噪声抑制电路中:第二 D触发器D2后得到的Q2信号经过第三D触发器D3，又进一步地降低亚稳态的出现概率；Q2信号与经过D3后得到的Q3信号，经过异或门XOR产生二路选择器的控制信号；如果有毛刺(噪声)，那么异或门XOR的输出信号将控制二路选择器选择第二输入端(即I端)的数据输出；如果没有毛刺，异或门XOR的输出信号将控制二路选择器选择第一输入端(即O端)的数据输出；[0021]每次二路选择器的输出信号，将通过第四D触发器D4被保存一个采样时钟周期，该信号被命名为Q4，Q4信号被反馈到二路选择器的第二输入端。
[0022]如图3所示，其显示的是当一种具体通讯输入信号在本电路中处理的信号关系图。当具体通讯输入信号(sample_sig)有噪声(图中标记为glitch的部分),在HIGH电平部分，触发器D2、D3在第5个时钟(时钟信号SAMPLE_CLK)上升沿输出的Q2信号、Q3信号经过异或门XOR后，控制二路选择器的第二输入端输出，此时第四触发器D4的输出Q4是高电平，噪声glitch被滤除；触发器D2、D3在第6个时钟上升沿输出的Q2信号、Q3信号经过异或门XOR后，也控制二路选择器的第二输入端输出，此时D4的输出Q4信号还是高电平，噪声glitch同样被滤除。同理,在LOW电平部分，glitch也会被滤除。
[0023]上述具体电路基于香农采样定理，同步技术和抑制噪声技术来设计的；电路采用半定制的方法，采用标准单元库的基本单元搭建电路，这样做能提高电路的可移植性，能较快的在不同的工艺库中实现电路；同时，可以提供给芯片内部不同的通讯协议使用，如UART、I2C、SPI或者自定义通讯协议，降低了整个芯片通讯接口信号的时序难度。本电路设计有如下优点:采样得到的内部数字信号波形，与外部信号波形更一致；在噪声环境下，可以更有效的滤除与采样时钟频率相近的噪声；可以大大降低亚稳态的出现概率。
[0024]本实用新型不局限于上述实施例，例如，同步采样消除亚稳态电路可以采用多于两个的数量的D触发器来构成；因此，基于上述实施例的、未做出创造性劳动的简单替换，应当属于本实用新型揭露的范围。
【权利要求】
1.一种用于芯片与外界通讯的通讯接口同步电路，所述芯片设有时钟信号，其特征在于，包括依次连接的同步采样电路和噪声抑制电路，所述同步采样电路包括依次串联连接的至少两个D触发器，第一个D触发器的“D”引脚作为同步采样电路的输入端，最后一个D触发器的“Q”引脚作为同步采样电路的输出端。
2.根据权利要求1所述的通讯接口同步电路，其特征在于，所述同步采样电路由串联连接的第一 D触发器和第二 D触发器构成。
3.根据权利要求1或2所述的通讯接口同步电路，其特征在于，同步采样电路中的所有D触发器的“CK”引脚均连接所述时钟信号。
4.根据权利要求1或2所述的通讯接口同步电路，其特征在于，所述噪声抑制电路包括第三D触发器、异或门、二路选择器和第四D触发器，第三D触发器的“D”引脚和异或门的第一输入端都连接同步采样电路的输出端，第三D触发器的“Q”引脚连接异或门的第二输入端和二路选择器的“ I ”输入端，异或门的输出端连接二路选择器的控制端“S”，二路选择器的输出端连接第四D触发器的“D”引脚，第四D触发器的“Q”引脚连接二路选择器的“O”输入端，二路选择器的输出端作为电路输出端；当异或门输出为“O”时，二路选择器选择其“O”输入端作为输出；当异或门输出为“ I”时，二路选择器选择其“ I”输入端作为输出。
5.根据权利要求4所述的通讯接口同步电路，其特征在于，噪声抑制电路和同步采样电路中的所有D触发器的“CK”引脚均连接所述时钟信号。
【文档编号】H03K19/0175GK203482180SQ201320539953
【公开日】2014年3月12日 申请日期:2013年8月30日 优先权日:2013年8月30日
【发明者】梅月, 邓廷, 李宏华, 朱定飞 申请人:珠海中慧微电子有限公司
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