频率倍增电路的制作方法

xiaoxiao2020-9-10  2

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频率倍增电路的制作方法
【专利摘要】本实用新型涉及一种频率倍增电路,具有时钟源模块,所述时钟源模块输出端上并联有多相位可变延迟器、沿比较器和沿检测和输出缓冲模块;所述沿比较器的输出端连接多相位可变延迟器,多相位可变延迟器输出端上并联有多相位延迟0.5T时钟模块、多相位延迟1TE时钟模块、多相位延迟1TL时钟模块和多相位延迟1T时钟模块,所述多相位延迟0.5T时钟模块连接沿检测和输出缓冲模块的输入端,多相位延迟1TE时钟模块、多相位延迟1TL时钟模块和多相位延迟1T时钟模块均连接沿比较器的输入端;所述时钟源模块为晶振输出的等参考时钟。这种频率倍增电路可以实现更多的倍增数,结构比较简单,功耗也比较低。
【专利说明】频率倍增电路【技术领域】
[0001]本实用新型涉及一种电路领域,尤其涉及一种频率倍增电路。
【背景技术】
[0002]频率倍增电路指的是一种电路,根据输入的信号,产生两倍频率信号的电路。该频率倍增器可用于锁相环的参考时钟频率的倍增,可降低锁相环的输出和参考时钟的倍增关系,降低输出信号的相位噪声。或者可以降低参考时钟的频率,降低器件和解决方案的成本。可广泛运用在锁相环、射频前端、高速串行数字通信等领域。
[0003]现有的技术一般依赖于锁相环产生,但锁相环比较复杂、面积大,功耗高,需要工艺支持。

【发明内容】

[0004]本实用新型所要解决的技术问题是,提供一种结构简单,功耗低的频率倍增电路。
[0005]为了解决上述技术问题,本实用新型是通过以下技术方案实现的:一种频率倍增电路,具有时钟源模块,所述时钟源模块输出端上并联有多相位可变延迟器、沿比较器和沿检测和输出缓冲模块;所述沿比较器的输出端连接多相位可变延迟器,多相位可变延迟器输出端上并联有多相位延迟0.5T时钟模块、多相位延迟ITE时钟模块、多相位延迟ITL时钟模块和多相位延迟IT时钟模块,所述多相位延迟0.5T时钟模块连接沿检测和输出缓冲模块的输入端,多相位延迟ITE时钟模块、多相位延迟ITL时钟模块和多相位延迟IT时钟模块均连接沿比较器的输入端。
[0006]优选的,所述时钟源模块为晶振输出的等参考时钟。
[0007]与现有技术相比,本实用新型的有益之处是:这种频率倍增电路可以实现更多的倍增数,结构比较简单,功耗也比较低。
[0008]【专利附图】

【附图说明】:
[0009]下面结合附图对本实用新型进一步说明。
[0010]图1是本实用新型频率倍增电路结构示意图。
[0011]图中:1、时钟源模块;2、多相位可变延迟器;2-1、多相位延迟0.5T时钟模块;2-2、多相位延迟ITE时钟模块;2-3、多相位延迟ITL时钟模块;2_4、多相位延迟IT时钟模块;3、沿比较器;4、沿检测和输出缓冲模块。
[0012]【具体实施方式】:
[0013]下面结合附图及【具体实施方式】对本实用新型进行详细描述:[0014]图1所示一种频率倍增电路,具有时钟源模块1,所述时钟源模块I为晶振输出的等参考时钟或者其他任何需要倍增的时钟,所述时钟源模块I输出端上并联有多相位可变延迟器2、沿比较器3和沿检测和输出缓冲模块4 ;所述沿比较器3的输出端连接多相位可变延迟器2,多相位可变延迟器2输出端上并联有多相位延迟0.5T时钟模块2-1、多相位延迟ITE时钟模块2-2、多相位延迟ITL时钟模块2-3和多相位延迟IT时钟模块2_4,所述多相位延迟0.5T时钟模块2-1连接沿检测和输出缓冲模块4的输入端,多相位延迟ITE时钟模块2-2、多相位延迟ITL时钟模块2-3和多相位延迟IT时钟模块2_4均连接沿比较器3的输入端。
[0015]具体地,时钟源模块I输出经过一个多相位可变延迟器2,产生多相位延迟0.5T时钟模块2-1、多相位延迟ITE时钟模块2-2、多相位延迟ITL时钟模块2_3和多相位延迟IT时钟模块2-4。其中,输入到多相位延迟IT时钟模块2-4间有2N级延迟,输入到多相位延迟0.5T时钟模块2-1间有N级延迟。N由输入频率和多相位可变延迟器2的设计等相关参数决定。
[0016]正常工作时,即使输入的时钟占空比不是50%,多相位延迟IT时钟模块2-4将通过一个沿比较器3和可变延迟电路组成的反馈回路来保证它的上升沿和输入的时钟的上升沿一致,因此,多相位延迟0.5T时钟模块2-1的上升沿将发生在输入时钟周期一半的时候,不管输入的时钟的占空比如何。由此保证了输出时钟的频率为输入的时钟频率的两倍。类似同样的做法,可以实现输出时钟的频率为输入的时钟频率的三倍,四倍等。所需要做的,只是将整个延迟电路改为3N或者4N个延迟。同理还可以实现跟多的倍增数。
[0017]这种频率倍增电路可以实现更多的倍增数,结构比较简单,功耗也比较低。
[0018]需要强调的是:以上仅是本实用新型的较佳实施例而已,并非对本实用新型作任何形式上的限制,凡是依据本实用新型的技术实质对以上实施例所作的任何简单修改、等同变化与修饰,均仍属于本实用新型技术方案的范围内。
【权利要求】
1.一种频率倍增电路,其特征在于:具有时钟源模块(1),所述时钟源模块(I)输出端上并联有多相位可变延迟器(2)、沿比较器(3)和沿检测和输出缓冲模块(4);所述沿比较器(3)的输出端连接多相位可变延迟器(2),多相位可变延迟器(2)输出端上并联有多相位延迟0.5T时钟模块(2-1 )、多相位延迟ITE时钟模块(2-2 )、多相位延迟ITL时钟模块(2-3 )和多相位延迟IT时钟模块(2-4),所述多相位延迟0.5T时钟模块(2-1)连接沿检测和输出缓冲模块(4)的输入端,多相位延迟ITE时钟模块(2-2)、多相位延迟ITL时钟模块(2_3)和多相位延迟IT时钟模块(2-4)均连接沿比较器(3)的输入端。
2.根据权利要求1所述的频率倍增电路,其特征在于:所述时钟源模块(I)为晶振输出的等参考时钟。
【文档编号】H03B19/00GK203590156SQ201320545548
【公开日】2014年5月7日 申请日期:2013年9月4日 优先权日:2013年9月4日
【发明者】刘雄 申请人:苏州苏尔达信息科技有限公司

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