异步时钟选择电路的制作方法
异步时钟选择电路的制作方法
【专利摘要】本实用新型公开了一种选择电路【技术领域】的异步时钟选择电路，包括触发器F1、触发器F2、与门A1、与门A2、与门A3、与门A4、与门A5、时钟A、时钟B，与门A5的输出端连接触发器F2的触发端D2，触发器F2的正输出端Q2连接与门A4和与门A3的输入端，时钟A信号输出端连接触发器F1的时钟信号端和与门A2的输入端；与门A4的输出端连接触发器F1的触发端D1，触发器F1的正输出端Q1连接与门A5和与门A2的输入端，时钟B的信号输出端连接触发器F2的时钟信号端和与门A3的输入端；与门A2和与门A2的输出端均连接与门A2的输入端。它能为其他电路提供稳定、可靠、没有毛刺的时钟信号。
【专利说明】异步时钟选择电路
【技术领域】
[0001]本实用新型涉及选择电路【技术领域】，具体是指一种脉冲信号选择电路。
【背景技术】
[0002]数字电路，特别是时序数字电路被广泛应用于电子设备中，尤其是消费电子、网络电视、计算机、通信、工业控制、雷达、航空航天等科学【技术领域】。时序数字电路，它需要稳定的时钟信号来提供稳定、可靠的时序逻辑，时钟信号时通过时钟电路来产生的。
[0003]在数字电路系统中，芯片内部各功能模块需要频率和相位都不相同的异步时钟信号，这些异步时钟信号之间可以相互转换。在功能模块或者处理器处于空闲或者停止状态时，将它们的时钟信号从较高的工作时钟信号转换为较低频率的待机时钟信号，工作信号和待机信号是异步时钟信号。异步时钟电路具有无时钟歪斜问题、低电源消耗、平均效能低、可组合和可复用性等特点，主要用于产生地址译码器、FIFO或RAM的读写控制信号脉冲，近年来在研究和产业上得到极大的重视。
[0004]异步时钟电路是通过组合逻辑电路来实现两个不相关的时钟频率之间的异步切换，由于时钟信号在信号通路中发生了不同的延迟，导致到达门的输入信号时间不一致，或者产生毛刺，到使系统不可靠。
[0005]在行业应用中，安全时钟复用器是处理毛刺的现有技术，它以有顺序的方式从当前选中的输入端切换到下一个被选中的输入端，直到选中的输入时钟信号过渡到一个已知状态，并且后继被选中的时钟信号过渡到与前一个被选中的时钟信号相同的状态时，安全复用器才开始切换。这种安全时钟复用器存在以下不足当前选中的时钟信号不能过渡到一个已知的时钟状态时，安全时钟复用器经常会不能够切换到另一个时钟信号。
[0006]在行业应用中，还采用在不降低每级寄存器的采样频率的情况下采用更多的同步寄存器，尽量去使用后级的寄存器，这个办法类似冗余需要付出多个时钟周期为代价。
实用新型内容
[0007]为了克服现有技术在处理异步时钟电路工作中产生毛刺时，经常出现切换不到另一个时钟信号，或者这种切换要以付出多个时钟周期为代价的技术缺陷，本实用新型提供一种异步时钟选择电路。
[0008]为解决上述的技术问题，本实用新型采用以下技术方案:
[0009]异步时钟选择电路，包括触发器Fl、触发器F2、与门Al、与门A2、与门A3、与门A4、与门A5、时钟A、时钟B，与门A5的输出端连接触发器F2的触发端D2，触发器F2的正输出端Q2连接与门A4和与门A3的输入端，时钟A信号输出端连接触发器Fl的时钟信号端和与门A2的输入端；与门A4的输出端连接触发器Fl的触发端D1，触发器Fl的正输出端Ql连接与门A5和与门A2的输入端，时钟B的信号输出端连接触发器F2的时钟信号端和与门A3的输入端；与门A2和与门A2的输出端均连接与门A2的输入端；信号选择器的控制端连接与门A4和与门A5的输入端。[0010]本实用新型投入使用时，第一步，检查、调试电路:检查触发器F1、触发器F2、与门Al、与门A2、与门A3、与门A4、与门A5、时钟A、时钟B、信号选择器是否按照方案规定的方式连接，它们之间的硬件连接是否正常，如果出现异常，予以纠正；第二步，加电测试设备:启动电源，确认异步时钟选择电路工作状态是否正常，正常后才投入使用；第三步，执行异步时钟选择任务，时钟B作为异步时钟选择电路的驱动时钟，当信号选择器输出有效信号，输出时钟就为时钟B的时钟信号，当信号选择器输出信号发生变化时，在时钟B进入下降沿，触发器F2进行复位，输出时钟保持低电平，触发器Fl启动，当时钟A的信号进入上升沿，通过与门A2、与门A3和与门Al输出高电平，从而实现时钟A的输出。与门A4和与门A5作为信号反馈式的信号锁存，保证了时钟信号选择的稳定性。
[0011]本实用新型的工作原理是，信号选择器通过输出信号选择时钟，当上个选择时钟输出变低的时候，输出时钟保持低电平，下个选择时钟进入上升沿，才会输出高电平，实现两个时钟之间的切换。
[0012]和现有技术在异步时钟切换出现毛刺和时间不一致的问题时，采用安全时钟复用器或者采用多个同步寄存器级联的技术方案相比，本实用新型，由于时钟切换是从上个选择时钟进入低电平开始，下个选择时钟进入高电平开始调整，从而实现脉冲信号的连续性，不会出现毛刺和时间不一致的问题，这种方式，从上个选择时钟切换到下个选择时钟，很容易，也很流畅，时钟切换所需等待的时钟周期短。
[0013]为了进一步优化，提高触发器Fl和触发器F2和信号锁定能力，作为优选，触发器Fl和触发器F2均为D触发器。
[0014]以上是对异步时钟选择电路的时钟选择能力的进一步改进。D型触发器，允许在时钟脉冲触发沿来到前一瞬间加入输入信号，从而减少输入端受干扰时间，降低受干扰的可能性。
[0015]为了进一步优化，提高触发器Fl和触发器F的工作协同性，作为优选，触发器Fl和触发器F的2型号均为EP2S30F484C5。
[0016]以上是对异步时钟选择电路的工作协同能力的进一步改进。
[0017]本领域技术人员可根据实际需要求自由选择触发器Fl和触发器F的型号。
[0018]为了进一步优化，提高与门Al、与门A2、与门A3、与门A4、与门A5的工作协同性，作为优选，与门Al、与门A2、与门A3、与门A4、与门A5的型号均为CD4085BM。
[0019]以上是对异步时钟选择电路的工作协同能力的进一步改进。
[0020]本领域技术人员可根据实际需要求自由选择与门Al、与门A2、与门A3、与门A4、与门A5的型号。
[0021]与现有技术相比，本实用新型的有益效果是:
[0022]1.和现有技术采用安全时钟复用器或者采用多个同步寄存器级联的方式处理异步时钟切换出现毛刺和时间不一致的问题，本实用新型通过信号选择器来控制时钟信号的选择，通过多个与门电路和两个触发器来实现在上个时钟的下降沿，开始选择切换，在下个时钟的上升沿，进行切换的技术方案，这种方式实现了脉冲信号的连续性，不会出现毛刺和时间不一致的问题，执行起来简单、容易、流畅，时钟切换所需等待的时钟周期短。
[0023]2.本实用新型的触发器和多个与门逻辑器件采用同型号的产品，有利于整个电路工作的协调性，同时选用允许在时钟脉冲触发沿来到前一瞬间加入输入信号的D型触发器，有利于脉冲信号的锁定。
[0024]本实用新型解决了异步时钟选择时出现毛刺或者时间不一致时，采用现有技术安全时钟复用器或者多个同步寄存器级联的技术方案的技术问题，由于本实用新型电路结构简单、电路逻辑清楚，具有很好的产业价值。
【专利附图】
【附图说明】
[0025]为了更清楚地说明本实用新型的实施例，下面将对描述本实用新型实施例中所需要用到的附图作简单的说明。显而易见的，下面描述中的附图仅仅是本实用新型中记载的一些实施例，对于本领域的技术人员而言，在不付出创造性劳动的情况下，还可以根据下面的附图，得到其它附图。
[0026]图1为本实用新型的电路图。
【具体实施方式】
[0027]为了使本领域的技术人员更好地理解本实用新型，下面将结合本实用新型实施例中的附图对本实用新型实施例中的技术方案进行清楚、完整的描述。显而易见的，下面所述的实施例仅仅是本实用新型实施例中的一部分，而不是全部。基于本实用新型记载的实施例，本领域技术人员在不付出创造性劳动的情况下得到的其它所有实施例，均在本实用新型保护的范围内。
[0028]实施例一:
[0029]如图1所示，本实用新型，包括触发器F1、触发器F2、与门Al、与门A2、与门A3、与门A4、与门A5、时钟A、时钟B、信号选择器，与门A5的输出端连接触发器F2的触发端D2，触发器F2的正输出端Q2连接与门A4和与门A3的输入端，时钟A信号输出端连接触发器Fl的时钟信号端和与门A2的输入端；与门A4的输出端连接触发器Fl的触发端Dl，触发器Fl的正输出端Ql连接与门A5和与门A2的输入端，时钟B的信号输出端连接触发器F2的时钟信号端和与门A3的输入端；与门A2和与门A2的输出端均连接与门A2的输入端；信号选择器的控制端连接与门A4和与门A5的输入端。
[0030]本领域技术人员可根据实际施工环境和工件的要求自由选择组件的参数。
[0031]实施例二:
[0032]为了提闻异步时钟选择电路的时钟选择能力，本实施例在实施例一的基础上进一步地改进，本实施例的触发器Fl和触发器F2均为D触发器。
[0033]实施例三:
[0034]为了提高异步时钟选择电路的工作协同能力，本实施例在实施例一?二的任意一个实施例的基础上进一步地改进，本实施例的触发器Fl和触发器F的2型号均为EP2S30F484C5。
[0035]本领域技术人员可根据实际需要求自由选择触发器Fl和触发器F的型号。
[0036]实施例四:
[0037]为了提高异步时钟选择电路的工作协同能力，本实施例在实施例一?三的任意一个实施例的基础上进一步地改进，本实施例的与门Al、与门A2、与门A3、与门A4、与门A5的型号均为CD4085BM。[0038]本领域技术人员可根据实际需要求自由选择与门Al、与门A2、与门A3、与门A4、与门A5的型号。
[0039]如上所述便可实现该实用新型。
【权利要求】
1.异步时钟选择电路，其特征在于:包括触发器Fl、触发器F2、与门Al、与门A2、与门A3、与门A4、与门A5、时钟A、时钟B、信号选择器，所述与门A5的输出端连接触发器F2的触发端D2，触发器F2的正输出端Q2连接与门A4和与门A3的输入端，时钟A信号输出端连接触发器Fl的时钟信号端和与门A2的输入端； 所述与门A4的输出端连接触发器Fl的触发端Dl，触发器Fl的正输出端Ql连接与门A5和与门A2的输入端，时钟B的信号输出端连接触发器F2的时钟信号端和与门A3的输入端; 所述与门A2和与门A2的输出端均连接与门A2的输入端； 所述信号选择器的控制端连接与门A4和与门A5的输入端。
2.根据权利要求1所述的异步时钟选择电路，其特征在于:所述的触发器Fl和触发器F2均为D触发器。
3.根据权利要求1所述的异步时钟选择电路，其特征在于:所述的触发器Fl和触发器F的2型号均为EP2S30F484C5。
4.根据权利要求1所述的异步时钟选择电路，其特征在于:所述的与门Al、与门A2、与门A3、与门A4、与门A5的型号均为CD4085BM。
【文档编号】H03K5/01GK203482174SQ201320565159
【公开日】2014年3月12日 申请日期:2013年9月12日 优先权日:2013年9月12日
【发明者】胡钢, 邱昆 申请人:成都成电光信科技有限责任公司
【专利摘要】本实用新型公开了一种选择电路【技术领域】的异步时钟选择电路，包括触发器F1、触发器F2、与门A1、与门A2、与门A3、与门A4、与门A5、时钟A、时钟B，与门A5的输出端连接触发器F2的触发端D2，触发器F2的正输出端Q2连接与门A4和与门A3的输入端，时钟A信号输出端连接触发器F1的时钟信号端和与门A2的输入端；与门A4的输出端连接触发器F1的触发端D1，触发器F1的正输出端Q1连接与门A5和与门A2的输入端，时钟B的信号输出端连接触发器F2的时钟信号端和与门A3的输入端；与门A2和与门A2的输出端均连接与门A2的输入端。它能为其他电路提供稳定、可靠、没有毛刺的时钟信号。
【专利说明】异步时钟选择电路
【技术领域】
[0001]本实用新型涉及选择电路【技术领域】，具体是指一种脉冲信号选择电路。
【背景技术】
[0002]数字电路，特别是时序数字电路被广泛应用于电子设备中，尤其是消费电子、网络电视、计算机、通信、工业控制、雷达、航空航天等科学【技术领域】。时序数字电路，它需要稳定的时钟信号来提供稳定、可靠的时序逻辑，时钟信号时通过时钟电路来产生的。
[0003]在数字电路系统中，芯片内部各功能模块需要频率和相位都不相同的异步时钟信号，这些异步时钟信号之间可以相互转换。在功能模块或者处理器处于空闲或者停止状态时，将它们的时钟信号从较高的工作时钟信号转换为较低频率的待机时钟信号，工作信号和待机信号是异步时钟信号。异步时钟电路具有无时钟歪斜问题、低电源消耗、平均效能低、可组合和可复用性等特点，主要用于产生地址译码器、FIFO或RAM的读写控制信号脉冲，近年来在研究和产业上得到极大的重视。
[0004]异步时钟电路是通过组合逻辑电路来实现两个不相关的时钟频率之间的异步切换，由于时钟信号在信号通路中发生了不同的延迟，导致到达门的输入信号时间不一致，或者产生毛刺，到使系统不可靠。
[0005]在行业应用中，安全时钟复用器是处理毛刺的现有技术，它以有顺序的方式从当前选中的输入端切换到下一个被选中的输入端，直到选中的输入时钟信号过渡到一个已知状态，并且后继被选中的时钟信号过渡到与前一个被选中的时钟信号相同的状态时，安全复用器才开始切换。这种安全时钟复用器存在以下不足当前选中的时钟信号不能过渡到一个已知的时钟状态时，安全时钟复用器经常会不能够切换到另一个时钟信号。
[0006]在行业应用中，还采用在不降低每级寄存器的采样频率的情况下采用更多的同步寄存器，尽量去使用后级的寄存器，这个办法类似冗余需要付出多个时钟周期为代价。
实用新型内容
[0007]为了克服现有技术在处理异步时钟电路工作中产生毛刺时，经常出现切换不到另一个时钟信号，或者这种切换要以付出多个时钟周期为代价的技术缺陷，本实用新型提供一种异步时钟选择电路。
[0008]为解决上述的技术问题，本实用新型采用以下技术方案:
[0009]异步时钟选择电路，包括触发器Fl、触发器F2、与门Al、与门A2、与门A3、与门A4、与门A5、时钟A、时钟B，与门A5的输出端连接触发器F2的触发端D2，触发器F2的正输出端Q2连接与门A4和与门A3的输入端，时钟A信号输出端连接触发器Fl的时钟信号端和与门A2的输入端；与门A4的输出端连接触发器Fl的触发端D1，触发器Fl的正输出端Ql连接与门A5和与门A2的输入端，时钟B的信号输出端连接触发器F2的时钟信号端和与门A3的输入端；与门A2和与门A2的输出端均连接与门A2的输入端；信号选择器的控制端连接与门A4和与门A5的输入端。[0010]本实用新型投入使用时，第一步，检查、调试电路:检查触发器F1、触发器F2、与门Al、与门A2、与门A3、与门A4、与门A5、时钟A、时钟B、信号选择器是否按照方案规定的方式连接，它们之间的硬件连接是否正常，如果出现异常，予以纠正；第二步，加电测试设备:启动电源，确认异步时钟选择电路工作状态是否正常，正常后才投入使用；第三步，执行异步时钟选择任务，时钟B作为异步时钟选择电路的驱动时钟，当信号选择器输出有效信号，输出时钟就为时钟B的时钟信号，当信号选择器输出信号发生变化时，在时钟B进入下降沿，触发器F2进行复位，输出时钟保持低电平，触发器Fl启动，当时钟A的信号进入上升沿，通过与门A2、与门A3和与门Al输出高电平，从而实现时钟A的输出。与门A4和与门A5作为信号反馈式的信号锁存，保证了时钟信号选择的稳定性。
[0011]本实用新型的工作原理是，信号选择器通过输出信号选择时钟，当上个选择时钟输出变低的时候，输出时钟保持低电平，下个选择时钟进入上升沿，才会输出高电平，实现两个时钟之间的切换。
[0012]和现有技术在异步时钟切换出现毛刺和时间不一致的问题时，采用安全时钟复用器或者采用多个同步寄存器级联的技术方案相比，本实用新型，由于时钟切换是从上个选择时钟进入低电平开始，下个选择时钟进入高电平开始调整，从而实现脉冲信号的连续性，不会出现毛刺和时间不一致的问题，这种方式，从上个选择时钟切换到下个选择时钟，很容易，也很流畅，时钟切换所需等待的时钟周期短。
[0013]为了进一步优化，提高触发器Fl和触发器F2和信号锁定能力，作为优选，触发器Fl和触发器F2均为D触发器。
[0014]以上是对异步时钟选择电路的时钟选择能力的进一步改进。D型触发器，允许在时钟脉冲触发沿来到前一瞬间加入输入信号，从而减少输入端受干扰时间，降低受干扰的可能性。
[0015]为了进一步优化，提高触发器Fl和触发器F的工作协同性，作为优选，触发器Fl和触发器F的2型号均为EP2S30F484C5。
[0016]以上是对异步时钟选择电路的工作协同能力的进一步改进。
[0017]本领域技术人员可根据实际需要求自由选择触发器Fl和触发器F的型号。
[0018]为了进一步优化，提高与门Al、与门A2、与门A3、与门A4、与门A5的工作协同性，作为优选，与门Al、与门A2、与门A3、与门A4、与门A5的型号均为CD4085BM。
[0019]以上是对异步时钟选择电路的工作协同能力的进一步改进。
[0020]本领域技术人员可根据实际需要求自由选择与门Al、与门A2、与门A3、与门A4、与门A5的型号。
[0021]与现有技术相比，本实用新型的有益效果是:
[0022]1.和现有技术采用安全时钟复用器或者采用多个同步寄存器级联的方式处理异步时钟切换出现毛刺和时间不一致的问题，本实用新型通过信号选择器来控制时钟信号的选择，通过多个与门电路和两个触发器来实现在上个时钟的下降沿，开始选择切换，在下个时钟的上升沿，进行切换的技术方案，这种方式实现了脉冲信号的连续性，不会出现毛刺和时间不一致的问题，执行起来简单、容易、流畅，时钟切换所需等待的时钟周期短。
[0023]2.本实用新型的触发器和多个与门逻辑器件采用同型号的产品，有利于整个电路工作的协调性，同时选用允许在时钟脉冲触发沿来到前一瞬间加入输入信号的D型触发器，有利于脉冲信号的锁定。
[0024]本实用新型解决了异步时钟选择时出现毛刺或者时间不一致时，采用现有技术安全时钟复用器或者多个同步寄存器级联的技术方案的技术问题，由于本实用新型电路结构简单、电路逻辑清楚，具有很好的产业价值。
【专利附图】
【附图说明】
[0025]为了更清楚地说明本实用新型的实施例，下面将对描述本实用新型实施例中所需要用到的附图作简单的说明。显而易见的，下面描述中的附图仅仅是本实用新型中记载的一些实施例，对于本领域的技术人员而言，在不付出创造性劳动的情况下，还可以根据下面的附图，得到其它附图。
[0026]图1为本实用新型的电路图。
【具体实施方式】
[0027]为了使本领域的技术人员更好地理解本实用新型，下面将结合本实用新型实施例中的附图对本实用新型实施例中的技术方案进行清楚、完整的描述。显而易见的，下面所述的实施例仅仅是本实用新型实施例中的一部分，而不是全部。基于本实用新型记载的实施例，本领域技术人员在不付出创造性劳动的情况下得到的其它所有实施例，均在本实用新型保护的范围内。
[0028]实施例一:
[0029]如图1所示，本实用新型，包括触发器F1、触发器F2、与门Al、与门A2、与门A3、与门A4、与门A5、时钟A、时钟B、信号选择器，与门A5的输出端连接触发器F2的触发端D2，触发器F2的正输出端Q2连接与门A4和与门A3的输入端，时钟A信号输出端连接触发器Fl的时钟信号端和与门A2的输入端；与门A4的输出端连接触发器Fl的触发端Dl，触发器Fl的正输出端Ql连接与门A5和与门A2的输入端，时钟B的信号输出端连接触发器F2的时钟信号端和与门A3的输入端；与门A2和与门A2的输出端均连接与门A2的输入端；信号选择器的控制端连接与门A4和与门A5的输入端。
[0030]本领域技术人员可根据实际施工环境和工件的要求自由选择组件的参数。
[0031]实施例二:
[0032]为了提闻异步时钟选择电路的时钟选择能力，本实施例在实施例一的基础上进一步地改进，本实施例的触发器Fl和触发器F2均为D触发器。
[0033]实施例三:
[0034]为了提高异步时钟选择电路的工作协同能力，本实施例在实施例一?二的任意一个实施例的基础上进一步地改进，本实施例的触发器Fl和触发器F的2型号均为EP2S30F484C5。
[0035]本领域技术人员可根据实际需要求自由选择触发器Fl和触发器F的型号。
[0036]实施例四:
[0037]为了提高异步时钟选择电路的工作协同能力，本实施例在实施例一?三的任意一个实施例的基础上进一步地改进，本实施例的与门Al、与门A2、与门A3、与门A4、与门A5的型号均为CD4085BM。[0038]本领域技术人员可根据实际需要求自由选择与门Al、与门A2、与门A3、与门A4、与门A5的型号。
[0039]如上所述便可实现该实用新型。
【权利要求】
1.异步时钟选择电路，其特征在于:包括触发器Fl、触发器F2、与门Al、与门A2、与门A3、与门A4、与门A5、时钟A、时钟B、信号选择器，所述与门A5的输出端连接触发器F2的触发端D2，触发器F2的正输出端Q2连接与门A4和与门A3的输入端，时钟A信号输出端连接触发器Fl的时钟信号端和与门A2的输入端； 所述与门A4的输出端连接触发器Fl的触发端Dl，触发器Fl的正输出端Ql连接与门A5和与门A2的输入端，时钟B的信号输出端连接触发器F2的时钟信号端和与门A3的输入端; 所述与门A2和与门A2的输出端均连接与门A2的输入端； 所述信号选择器的控制端连接与门A4和与门A5的输入端。
2.根据权利要求1所述的异步时钟选择电路，其特征在于:所述的触发器Fl和触发器F2均为D触发器。
3.根据权利要求1所述的异步时钟选择电路，其特征在于:所述的触发器Fl和触发器F的2型号均为EP2S30F484C5。
4.根据权利要求1所述的异步时钟选择电路，其特征在于:所述的与门Al、与门A2、与门A3、与门A4、与门A5的型号均为CD4085BM。
【文档编号】H03K5/01GK203482174SQ201320565159
【公开日】2014年3月12日 申请日期:2013年9月12日 优先权日:2013年9月12日
【发明者】胡钢, 邱昆 申请人:成都成电光信科技有限责任公司
最新回复(0)