一种低压振荡器的制造方法

xiaoxiao2020-9-10  2

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一种低压振荡器的制造方法
【专利摘要】本实用新型提供一种低压振荡器,其包括:参考电压产生电路,所述参考电压产生电路包括依次串联的第一电流源、电阻和第一晶体管,第一电流源提供第一电流使得第一电流流过所述电阻和第一晶体管,以在第一电流源和电阻之间的节点产生参考电压;依次串联的第二电流源、第二晶体管和电容,第二晶体管的栅极与第一电流源和电阻之间的节点相连,第二晶体管和第二电流源之间的节点输出控制信号,所述第二电流源提供第二电流使得在第二晶体管导通时所述第二电流经由所述第二晶体管给所述电容充电以得到充电电压;放电控制电路基于所述控制信号对电容进行放电控制。与现有技术相比,本实用新型中的低压振荡器,其具有较低的最低工作电压,且电路结构简单。
【专利说明】一种低压振荡器
【【技术领域】】
[0001]本实用新型涉及振荡器领域,特别涉及一种简化型低压振荡器。
【【背景技术】】
[0002]振荡器(osci I Iator )是一种能量转换装置,其可以将直流电能转换为具有一定频率的交流电能,是电子电路中用来产生重复电子讯号(比如,正弦波、锯齿波或方波等)的电子元件。在现有技术中,振荡器被广泛应用于DC-DC开关电源,锂电池保护电路、锂电池充电电路、复位器等系统中。
[0003]请参考图1所示,其为现有技术中的一种振荡器的电路示意图。随着输入电源电压VDD的降低,该振荡器由于输入电压限制而停止工作。由于该振荡器需要的最低工作电压为 Max {VGSN1+VGSN2+VDSP1, VGSN1+VDSN2+VGSP2}。其中,Vgsni 为 NMOS (N-ChanneI Metal OxideSemiconductor)晶体管 MNl 的栅源电压,在一般 5V 的 CMOS (Complementary Metal OxideSemiconductor)工艺中,一般大于0.7V ;VGSN2为NMOS晶体管丽2的栅源电压,考虑到衬偏效应(Body Effect), 一般大于 0.8V ;VDSP1 为 PM0S(P_Channel Metal Oxide Semiconductor)晶体管MPl的漏源电压,一般大于0.1V ;Vdsn2为NMOS晶体管丽2的漏源电压,一般大于
0.1V ;VGSP2为PMOS晶体管MP2的栅源电压,一般大于0.8V。所以,该振荡器的最低工作电压将大于1.6V。如果能进 一步降低振荡器的最低工作电压,显然是非常有利的。
[0004]因此,有必要提供一种改进的技术方案来克服上述问题。
【实用新型内容】
[0005]本实用新型的目的在于提供一种低压振荡器,其具有较低的最低工作电压,且电路结构简单。
[0006]为了解决上述问题,本实用新型提供一种低压振荡器,其包括:参考电压产生电路,其包括依次串联的第一电流源、电阻和第一晶体管,所述第一电流源提供第一电流使得所述第一电流流过所述电阻和第一晶体管,以在第一电流源和电阻之间的节点产生参考电压;依次串联的第二电流源、第二晶体管和电容,所述第二晶体管的栅极与第一电流源和电阻之间的节点相连,所述第二晶体管和第二电流源之间的节点输出控制信号,所述第二电流源提供第二电流使得在第二晶体管导通时所述第二电流经由所述第二晶体管给所述电容充电以得到充电电压;放电控制电路,其基于所述控制信号对电容进行放电控制。
[0007]进一步的,当所述参考电压和所述充电电压之间的差值大于所述第二晶体管的阈值电压时,第二晶体管和第二电流源之间的节点输出有效的控制信号;当所述参考电压和所述充电电压之间的差值小于所述第二晶体管的阈值电压时,第二晶体管和第二电流源之间的节点输出无效的控制信号,所述放电控制电路在所述控制信号有效时对所述电容进行放电,在所述控制信号无效时禁止对电容进行放电。
[0008]进一步的,所述第一晶体管和所述第二晶体管为NMOS晶体管,所述第一晶体管的漏极接所述电阻,其栅极和漏极相连,其源极接地;所述第二晶体管的源极与所述电容的一端相连,漏极与所述第二电流源相连,电容的另一端接地。
[0009]进一步的,所述第一晶体管和所述第二晶体管为PMOS晶体管,所述第一晶体管的漏极接所述电阻,其栅极和漏极相连,其源极接电源;所述第二晶体管的源极与所述电容的一端相连,漏极与所述第二电流源相连,电容的另一端接电源。
[0010]进一步的,所述放电控制电路包括第三晶体管或者第三三极管,所述第三晶体管的栅极为所述放电控制电路的控制信号接收端,所述第三晶体管的源极和漏极分别于所述电容的两端相连。
[0011]进一步的,所述第二晶体管的衬底与其源极相连。
[0012]进一步的,所述第一晶体管的阈值电压和第二晶体管的阈值电压相同,且两个晶体管的沟道的宽度和长度也相同。
[0013]进一步的,所述低压振荡器还包括延时电路,所述延时电路位于第二晶体管和第二电流源之间的节点与所述放电控制电路的控制信号接收端之间,所述延时电路将所述控制信号延时输出给所述放电控制电路。
[0014]更进一步的,所述延时电路包括互相串联的两个或者两个以上的反相器,所述反相器的个数为偶数个。
[0015]更进一步的,所述第二晶体管和电容之间的节点与所述振荡器的输出端相连。
[0016]与现有技术相比,本实用新型提供一种低压振荡器,其具有较低的最低工作电压,且电路结构简单。
【【专利附图】

【附图说明】】
[0017]为了更清楚地说明本实用新型实施例的技术方案,下面将对实施例描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本实用新型的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动性的前提下,还可以根据这些附图获得其它的附图。其中:
[0018]图1为现有技术中的一种振荡器的电路不意图;
[0019]图2为本实用新型在一个实施例中的振荡器的电路示意图;
[0020]图3为图2中的振荡器输出的锯齿波RAMP以及对应的CLK信号的示意图;
[0021]图4为本实用新型在另一个实施例中的振荡器的电路示意图;
[0022]图5为本实用新型中采用PMOS晶体管的振荡器的电路示意图;
[0023]图6为图5中的振荡器输出的锯齿波RAMP以及对应的CLK信号的示意图。
【【具体实施方式】】
[0024]为使本实用新型的上述目的、特征和优点能够更加明显易懂,下面结合附图和【具体实施方式】对本实用新型作进一步详细的说明。
[0025]此处所称的“一个实施例”或“实施例”是指可包含于本实用新型至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例,也不是单独的或选择性的与其他实施例互相排斥的实施例。除非特别说明,本文中的连接、相连、相接的表示电性连接的词均表示直接或间接电性相连。
[0026]请参考图2所示,其为本实用新型在一个实施例中的振荡器的电路示意图。所述振荡器包括参考电压产生电路210,依次串联的第二电流源12、第二 NMOS晶体管MN2和电容Cl,延时电路220和放电控制电路230。
[0027]所述参考电压产生电路210包括依次串联于电源VDD和地节点之间的第一电流源
11、电阻Rl和第一 NMOS晶体管丽I,其中,所述第一 NMOS晶体管丽I的漏极接所述电阻Rl,其栅极和漏极相连,其源极接地。所述第一电流源Il提供第一电流使得所述第一电流流过所述电阻Rl和第一 NMOS晶体管丽1,以在第一电流源Il和电阻Rl之间的节点产生参考电压VR,所述参考电压VR=Il.R1+VGSN10
[0028]依次串联于电源VDD和地节点之间的第二电流源12、第二 NMOS晶体管丽2和电容Cl,其中,所述第二 NMOS晶体管丽2的源极与所述电容Cl的一端相连,其漏极与所述第二电流源12相连,电容Cl的另一端接地。所述第二 NMOS晶体管丽2的栅极与第一电流源Il和电阻Rl之间的节点VR相连,即参考电压VR为第二 NMOS晶体管丽2的栅极偏置电压;所述第二 NMOS晶体管丽2的漏极和第二电流源12之间的节点A输出控制信号;第二 NMOS晶体管丽2的源极和电容Cl之间的连接节点VC与所述振荡器的输出端RAMP相连;所述第二电流源12提供第二电流使得在第二 NMOS晶体管MN2导通时所述第二电流经由所述第二NMOS晶体管丽2给所述电容Cl充电以得到充电电压VC (即节点VC的电压)。
[0029]所述第二 NMOS晶体管MN2通过比较栅极电压(其等于参考电压VR)和其源极电压(其等于充电电压VC)来控制是否由电流源12对电容Cl充电,并以所述第二 NMOS晶体管丽2漏极和第二电流源12之间的节点A的电平信号作为控制信号(或者说由节点A输出控制信号)。具体为:当所述参考电压VR和所述充电电压VC之间的差值大于或等于所述第二NMOS晶体管丽2的阈值电压(B卩丽2的开启电压Vesth)时,所述第二 NMOS晶体管丽2导通,使第二电流源12对电容Cl充电,节点A输出低电平(即输出无效的控制信号);当所述参考电压VR和所述充电电压VC之间的差值小于所述第二 NMOS晶体管丽2的阈值电压时,第二NMOS晶体管截止,禁止第二电流源12对电容Cl充电,节点A输出高电平信号(即输出有效的控制信号)。
[0030]所述延时电路220用于将节点A输出的控制信号延时输出给所述放电控制电路230,其目的是延长电容Cl的放电时间,进而提闻振荡器的频率精度。在图2所不的实施例中,所述延时电路230包括互相串联的第一反相器INVl和第二反相器INV2,其中,第一反相器INVl的输入端与所述节点A相连,第二反相器INV2的输出端与所述放电控制电路230的控制信号接收端相连,所述第二反相器INV2输出延迟后的控制信号CLK。在另一个实施例中,所述延时电路220还可以包括相互串联的两个以上的反相器,并且所述反相器的个数为偶数个,其原因在于延时电路220只具有延时功能,不能改变控制信号的翻转方向。
[0031]所述放电控制电路230基于所述控制信号对电容Cl进行放电控制。所述放电控制电路230在所述控制信号有效时对所述电容Cl进行放电,在所述控制信号无效时禁止对电容Cl进行放电。在图2所示的实施例中,所述放电控制电路230包括第三NMOS晶体管MN3,所述第三NMOS晶体管MN3的栅极为所述放电控制电路230的控制信号接收端,所述第三NMOS晶体管MN3的源极和漏极分别连接于所述电容Cl的两端。所述第三NMOS晶体管MN3也可以替换为其他等效电子开关器件,比如,NPN (Negative-Positive-Negative)三极管。
[0032]以下详细阐述图2所示的振荡器的工作过程。[0033]在图2所示的实施例中,设置所述第一 NMOS晶体管丽I的阈值电压和第二 NMOS晶体管MN2阈值电压相同,且两者的沟道的宽度和长度也完全相同。
[0034]初始状态时,所述电容Cl的电压为零,由于所述电容Cl的一端接地,且电容Cl的电压等于输出端RAMP的电压,因此,初始状态时输出端RAMP的电压也为零。又由于此时所述参考电压VR和所述充电电压VC之间的差值(即所述第二 NMOS晶体管丽2的栅极和源极的电压差值)等于I1.Rl+VesN1,其大于第二 NMOS晶体管丽2的阈值电压,因此,所述第二NMOS晶体管丽2导通,所述第二电流源12经过第二 NMOS晶体管丽2对电容Cl进行充电,并且节点A输出低电平信号,该低电平信号经所述延时电路220延时后输出延时后的控制信号CLK (其也为低电平信号),所述CLK信号传输给所述第三NMOS晶体管丽3的栅极,使第三NMOS晶体管丽3截止。也就是说,在所述第一电容Cl的电压为零时,第三NMOS晶体管丽3截止,第二电流源12开始对电容Cl充电。
[0035]根据公式Q=CV可知,在电容一定的情况下,充电量与电压成正比,其中,Q为充电电量,C为电容的电容值,V为电容两端的电压。也就是说,从初始状态起,随着第二电流12对电容Cl逐渐充电,输出端RAMP电位逐渐升高,直到所述参考电压VR和所述充电电压VC(即输出端RAMP的电压)之间的差值小于第二 NMOS晶体管丽2的阈值电压,即所述输出端RAMP的电压超过I1.Rl时,所述二 NMOS晶体管丽2截止,使所述第二电流源12禁止对电容Cl充电,并且节点A由低电平翻转为高电平,该高电平经所述延时电路220延时后输出延时后的控制信号CLK (其也为高电平),所述CLK信号提供给所述第三NMOS晶体管丽3的栅极,第三NMOS晶体管丽3导通,由所述第三NMOS晶体管丽3对所述第一电容Cl迅速放电。
[0036]由于MOS管对电容放电速度非常快,因此,电容Cl的放电时间远远小于充电时间。并且由于延时电路220的存在,可以将电容Cl的电压放电至零。当所述第一电容Cl的电压放电至零时,如上所述,第 三NMOS晶体管丽3截止,第二电流源12再次对电容CI充电……,周而复始,第一电容Cl反复被充电和放电,致使该振荡器的输出端RAMP的电压逐渐升高再迅速降低,进而在RAMP端形成锯齿波的振荡波形。
[0037]请参考图3所示,其为图2中的振荡器输出的锯齿波RAMP以及对应的CLK信号的示意图。该图横坐标表示时间,纵坐标表示电压,其中,锯齿波RAMP的上升阶段为第一电容Cl的充电时间,下降阶段为第一电容Cl的放电时间。并且由上述分析容易得知所述锯齿波RAMP的峰值为第一电流Il与所述电阻Rl的乘积,峰谷为零,则该振荡器的充电时间为T= (I1.R1)C1/I2,其中,Cl为所述电容Cl的电容值,Il为第一电流源Il的电流值,12为第二电流源12的电流值,Rl为电阻Rl的电阻值。
[0038]综上所述,图2所示的振荡器也可以实现输出锯齿波RAMP信号。但是,其需要的最低工作电压为VesN1+Il.R1+VDS—n,其中,Vds i!为第一电流源Il的电压降,一般为一个处于饱和区PMOS管的源漏电压,可以设计Vds n为0.1V,Vgsni为第一 NMOS晶体管丽I的栅源电压,对于一般5V的CMOS工艺中,VesNl为0.7V,,如果设计I1.Rl=0.1V,则图2所示的振荡器的最低工作电源电压为0.7V+0.1V+0.1V=0.9V。比图1中现有技术的振荡器的最低工作电源电压1.6V要低很多,这样在很多低压的应用中即可采用此种振荡器。此外,本图2所示的振荡器比图1所示的现有技术中的振荡器的电路结构更简单,其占用的芯片面积更小,从而降低芯片成本。[0039]需要说明的是,第一电流源Il的电流值和第二电流源12的电流值成预定比例,即可以设计第一电流源的电流值Il等于第二电流源的电流值12,也可以设计第一电流源的电流值11等于N.12,N为自然数。为了减小电容Cl的充电时间对第一电流源11和第二电流源12的影响,可以对第一电流源Il和第二电流源12采取集成电路中常用的匹配技术,这样,所述第一电流源Il的电流值和第二电流源12的电流值的比例可以被设计为一个不受温度,电源电压和工艺变化影响的常数,从而提高振荡器的振荡周期精度。
[0040]为了提高图2所示的振荡器的振荡周期精度,还可以进行如下改进。请参考图4所示,其为本实用新型在另一个实施例中的振荡器的电路示意图。其与图2所示的振荡器的区别在于,将所述第二 NMOS晶体管MN2的衬体改为与其源极相连。这样能消除衬偏效应对第二 NMOS晶体管丽2阈值电压的影响,使得第二 NMOS晶体管丽2的栅源电压VesN2与第一 NMOS晶体管MNl的栅源电压Vesm更匹配,从而使非理想因素对振荡器的振荡周期精度的影响更小。
[0041]请参考图5所示,其为本实用新型中采用PMOS晶体管的振荡器的电路示意图;请参考图6所示,其为图5中的振荡器输出的锯齿波RAMP以及对应的CLK信号的示意图。由于其实质内容与上述采用NMOS晶体管的振荡器相同,因此,不再累述介绍。
[0042]在本实用新型中,“连接”、相连、“连”、“接”等表示电性相连的词语,如无特别说明,则表示直接或间接的电性连接。
[0043]需要指出的是,熟悉该领域的技术人员对本实用新型的【具体实施方式】所做的任何改动均不脱离本实用新型的权利要求书的范围。相应地,本实用新型的权利要求的范围也并不仅仅局限于前述【具体实施方式】。
【权利要求】
1.一种低压振荡器,其特征在于,其包括: 参考电压产生电路,其包括依次串联的第一电流源、电阻和第一晶体管,所述第一电流源提供第一电流使得所述第一电流流过所述电阻和第一晶体管,以在第一电流源和电阻之间的节点产生参考电压; 依次串联的第二电流源、第二晶体管和电容,所述第二晶体管的栅极与第一电流源和电阻之间的节点相连,所述第二晶体管和第二电流源之间的节点输出控制信号,所述第二电流源提供第二电流使得在第二晶体管导通时所述第二电流经由所述第二晶体管给所述电容充电以得到充电电压; 放电控制电路,其基于所述控制信号对电容进行放电控制。
2.根据权利要求1所述的低压振荡器,其特征在于, 当所述参考 电压和所述充电电压之间的差值大于所述第二晶体管的阈值电压时,第二晶体管和第二电流源之间的节点输出有效的控制信号;当所述参考电压和所述充电电压之间的差值小于所述第二晶体管的阈值电压时,第二晶体管和第二电流源之间的节点输出无效的控制信号, 所述放电控制电路在所述控制信号有效时对所述电容进行放电,在所述控制信号无效时禁止对电容进行放电。
3.根据权利要求2所述的低压振荡器,其特征在于, 所述第一晶体管和所述第二晶体管为NMOS晶体管, 所述第一晶体管的漏极接所述电阻,其栅极和漏极相连,其源极接地; 所述第二晶体管的源极与所述电容的一端相连,漏极与所述第二电流源相连,电容的另一端接地。
4.根据权利要求2所述的低压振荡器,其特征在于, 所述第一晶体管和所述第二晶体管为PMOS晶体管, 所述第一晶体管的漏极接所述电阻,其栅极和漏极相连,其源极接电源; 所述第二晶体管的源极与所述电容的一端相连,漏极与所述第二电流源相连,电容的另一端接电源。
5.根据权利要求3或者4所述的低压振荡器,其特征在于, 所述放电控制电路包括第三晶体管或者第三三极管, 所述第三晶体管的栅极为所述放电控制电路的控制信号接收端,所述第三晶体管的源极和漏极分别于所述电容的两端相连。
6.根据权利要求5所述的低压振荡器,其特征在于,所述第二晶体管的衬底与其源极相连。
7.根据权利要求6所述的低压振荡器,其特征在于,所述第一晶体管的阈值电压和第二晶体管的阈值电压相同,且两个晶体管的沟道的宽度和长度也相同。
8.根据权利要求7所述的低压振荡器,其特征在于,其还包括延时电路,所述延时电路位于第二晶体管和第二电流源之间的节点与所述放电控制电路的控制信号接收端之间,所述延时电路将所述控制信号延时输出给所述放电控制电路。
9.根据权利要求8所述的低压振荡器,其特征在于,所述延时电路包括互相串联的两个或者两个以上的反相器,所述反相器的个数为偶数个。
10.根据权利要求1所述的低压振荡器,其特征在于,所述第二晶体管和电容之间的节点与所述振荡器的输出端 相连。
【文档编号】H03B5/04GK203491975SQ201320595937
【公开日】2014年3月19日 申请日期:2013年9月25日 优先权日:2013年9月25日
【发明者】王钊 申请人:无锡中星微电子有限公司

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