宽频带低相噪高分辨率频率综合组件的制作方法

xiaoxiao2020-9-10  2

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宽频带低相噪高分辨率频率综合组件的制作方法
【专利摘要】本实用新型公开了一种宽频带低相噪高分辨率频率综合组件,包括直接数字式频率合成器DDS、锁相环PLL、主线圈数字驱动电路、FM模拟驱动电路、钇铁石榴石调谐振荡器YTO和控制电路;所述YTO包括两个调谐端,分别是主线圈和FM线圈,所述主线圈由所述主线圈数字驱动电路驱动,所述FM线圈由所述FM模拟驱动电路驱动,所述DDS的输出用于激励所述PLL,所述PLL的输出连接至所述FM驱动电路的输入,所述控制电路的输出连接至所述主线圈驱动电路,本实用新型在选材上采用高性能的钇铁石榴石调谐振荡器YTO,在激励方式上采用DDS激励PLL,在对YTO的控制方式上混合应用数字和模拟的方式,因此可以在分辨率、相位噪声和频带三个方面同时取得好的指标。
【专利说明】宽频带低相噪高分辨率频率综合组件
【技术领域】
[0001]本实用新型涉及一种宽频带低相噪高分辨率频率综合组件。
【背景技术】
[0002]频率综合器(又称为“频综”),由于其分辨率、相位噪声和频带三个指标相互矛盾,因此通常在对某一指标进行提高时,会相应的降低其它的指标,因此如何能够使频率综合器同时具有宽频带、低相噪和高分辨率的性能就显得特别重要。
实用新型内容
[0003]有鉴于此,本实用新型提供了一种宽频带低相噪高分辨率频率综合组件,能够同时在分辨率、相位噪声和频带三个方面取得好的指标。
[0004]本实用新型提供了一种宽频带低相噪高分辨率频率综合组件,包括直接数字式频率合成器DDS、锁相环PLL、主线圈数字驱动电路、FM模拟驱动电路、钇铁石榴石调谐振荡器YTO和控制电路;
[0005]所述YTO包括两个调谐端,分别是主线圈和FM线圈,所述主线圈由所述主线圈数字驱动电路驱动,所述FM线圈由所述FM模拟驱动电路驱动,所述DDS的输出用于激励所述PLL,所述PLL的输出连接至所述FM驱动电路的输入,所述控制电路的输出连接至所述主线圈驱动电路。
[0006]进一步,所述DDS采用型号为AD9912的芯片实现。
[0007]进一步,所述PLL采用型号为HMC700LP4的芯片实现。
[0008]进一步,所述主线圈数字驱动电路采用12位数字驱动结构,且所述主线圈数字驱动电路与所述YTO为一体结构。
[0009]进一步,所述PLL的输出经过环路滤波器LF连接至所述FM模拟驱动电路的输入。
[0010]进一步,还包括:参考频率源、10倍倍频器和第一带通滤波器,所述参考频率源用于生成IOOMHz的参考频率,然后经10倍倍频器得到IGHz的信号频率,再经过所述第一带通滤波器滤波后作为所述DDS的时钟。
[0011]进一步,所述参考频率源包括恒温控制式晶体振荡器0CX0。
[0012]进一步,所述PLL包括鉴相器H)、前置固定分频器和可编程分频器,所述H)包括第一输入和第二输入,所述第一输入连接所述DDS的输出,所述YTO的输出经所述前置固定分频器和可编程分频器分频后连接至所述第二输入。
[0013]进一步,所述前置固定分频器为2分频前置固定分频器,所述可编程分频器为32或64可编程分频器。
[0014]进一步,所述DDS的输出经过第二带通滤波器连接至所述ro的第一输入。
[0015]本实用新型的有益效果:
[0016]本实用新型,在选材上采用高性能的钇铁石榴石调谐振荡器ΥΤ0,在激励方式上采用DDS激励PLL,在对YTO的控制方式上混合应用数字和模拟的方式,因此可以在分辨率、相 位噪声和频带三个方面同时取得好的指标。
【专利附图】

【附图说明】
[0017]下面结合附图和实施例对本实用新型作进一步描述:
[0018]图1是本实用新型提供的频率综合组件的实施例的结构示意图。
【具体实施方式】
[0019]请参考图1,是本实用新型提供的频率综合组件的实施例的结构示意图。其包括:参考频率源1、10倍倍频器2、第一 BPF3、DDS4、第二 BPF5、PD6、LF7、FM模拟驱动电路8、YT09、控制电路10、前置固定分频器11和可编程分频器12。
[0020]其中,BPF即 “Band-Pass Filter”,中文简称“带通滤波器”。DDS 即 “DirectDigital Synthesizer”,中文简称“直接数字式频率合成器”。PD即“phasedetector”,中文简称“鉴相器”。LF即“loop filter,中文简称“环路滤波器”。YTO即“YIG-tunedoscillator,中文简称“钇铁石榴石调谐振荡器”。其中,PD6和可编程分频器12是PLL的主要组成部分,PLL即“Phase Locked Loop”,中文简称“锁相环”。
[0021]其中,YT09有两个调谐端,分别是主线圈和FM (frequency modulation调频)线圈,其中主线圈调谐范围宽,调谐速度快,一般作为粗调(频率预置);FM线圈调谐范围窄,调谐速度慢,一般作为细调(锁相)。YTO作为电流调谐部件,主线圈和FM线圈皆为电流调谐,而通常控制为电压控制,因此两线圈都需要驱动(电压控制电流源),一般YTO自带主线圈的驱动,即自带主线圈数字驱动电路,其可以为12位数字驱动结构,而FM模拟驱动电路则外接。
[0022]其中,参考频率源1,用于生成100MHz的频率,该频率经过10倍倍频器2倍频为IGHz的信号频率,然后再经过第一 BPF3进行滤波后作为DDS4的系统时钟。DDS4的输出经第二 BPF5滤波后,输入Η)6的第一输入。PD6的第二输入连接可编程分频器12的输出。PD6的输出经过LF7进行环路滤波后,作为FM模拟驱动电路8的输入信号,FM模拟驱动电路8的输出连接ΥΤ09的FM调谐端,ΥΤ09自带的主线圈数字驱动电路与控制电路10的输出连接,ΥΤ09的输出经过前置固定分频器11后连接至可编程分频器12。
[0023]其中,参考频率源I可以采用图示的0CX0 (恒温控制式晶体振荡器)实现。
[0024]其中,DDS可以采用ADI公司的型号为ADI9912的芯片实现,其采用48位频率控制字,频率分辨率可达4Χ 10_6Ηζ。
[0025]其中,PLL可以采用HMC公司的型号为HMC700LP4的芯片实现,其最高可实现8GHz输入,本底相位噪声性能可达-230dBc/Hz。
[0026]其中,前置固定分频器11主要实现2分频,可编程分频器12主要实现32或64分频。
[0027]本实用新型,由0XC0产生100MHz参考频率,倍频后得到的IGHz信号选频后作为DDS系统时钟,DDS输出频率62.5?125MHz,带通滤除杂波后作为参考信号送入锁相环的鉴相器。YTO的主线圈的驱动电路由控制电路产生的电压控制预置,FM线圈的驱动电路由鉴相器输出经环路滤波后控制。YTO输出的反馈回路由射频开关选通进行预分频,在YTO输出4?8GHz时锁相环分频倍数取32以得到62.5?125MHz同参考进行鉴相;在YTO输出8?16GHz时锁相环分频倍数取64同样得到62.5?125MHz同参考进行鉴相。
[0028]本实施例,采用DDS输出激励PLL的总体合成方式,DDS在满足频率分辨率的同时提供优秀的参考相噪。其次,采用YTO取代传统的VCO作为谐振器件,在提供足够的输出频率带宽的同时具备良好的相位噪声。然后,PLL在兼顾参考和反馈的条件下尽量提高鉴相频率,可以带来优秀的噪声性能。最后,科学、合理的安排各处的滤波器以提高杂波抑制性倉泛。
[0029]最后说明的是,以上实施例仅用以说明本实用新型的技术方案而非限制,尽管参照较佳实施例对本实用新型进行了详细说明,本领域的普通技术人员应当理解,可以对本实用新型的技术方案进行修改或者等同替换,而不脱离本实用新型技术方案的宗旨和范围,其均应涵盖在本实用新型的权利要求范围当中。
【权利要求】
1.一种宽频带低相噪高分辨率频率综合组件,其特征在于:包括直接数字式频率合成器DDS、锁相环PLL、主线圈数字驱动电路、FM模拟驱动电路、钇铁石榴石调谐振荡器YTO和控制电路; 所述YTO包括两个调谐端,分别是主线圈和FM线圈,所述主线圈由所述主线圈数字驱动电路驱动,所述FM线圈由所述FM模拟驱动电路驱动,所述DDS的输出用于激励所述PLL,所述PLL的输出连接至所述FM驱动电路的输入,所述控制电路的输出连接至所述主线圈驱动电路。
2.如权利要求1所述的宽频带低相噪高分辨率频率综合组件,其特征在于:所述DDS采用型号为AD9912的芯片实现。
3.如权利要求1所述的宽频带低相噪高分辨率频率综合组件,其特征在于:所述PLL采用型号为HMC700LP4的芯片实现。
4.如权利要求1所述的宽频带低相噪高分辨率频率综合组件,其特征在于:所述主线圈数字驱动电路采用12位数字驱动结构,且所述主线圈数字驱动电路与所述YTO为一体结构。
5.如权利要求1-4中任一项所述的宽频带低相噪高分辨率频率综合组件,其特征在于:所述PLL的输出经过环路滤波器LF连接至所述FM模拟驱动电路的输入。
6.如权利要求1-4中任一项所述的宽频带低相噪高分辨率频率综合组件,其特征在于:还包括: 参考频率源、10倍倍频器和第一带通滤波器,所述参考频率源用于生成IOOMHz的参考频率,然后经10倍倍频器得到IGHz的信号频率,再经过所述第一带通滤波器滤波后作为所述DDS的时钟。
7.如权利要求6所述的宽频带低相噪高分辨率频率综合组件,其特征在于:所述参考频率源包括恒温控制式晶体振荡器0CX0。
8.如权利要求1-4中任一项所述的宽频带低相噪高分辨率频率综合组件,其特征在于:所述PLL包括鉴相器PD、前置固定分频器和可编程分频器,所述H)包括第一输入和第二输入,所述第一输入连接所述DDS的输出,所述YTO的输出经所述前置固定分频器和可编程分频器分频后连接至所述第二输入。
9.如权利要求8所述的宽频带低相噪高分辨率频率综合组件,其特征在于:所述前置固定分频器为2分频前置固定分频器,所述可编程分频器为32或64可编程分频器。
10.如权利要求8所述的宽频带低相噪高分辨率频率综合组件,其特征在于:所述DDS的输出经过第二带通滤波器连接至所述ro的第一输入。
【文档编号】H03L7/18GK203434966SQ201320614530
【公开日】2014年2月12日 申请日期:2013年9月29日 优先权日:2013年9月29日
【发明者】徐亮, 王淋正, 陈元靖, 龙智勇, 刘洋 申请人:重庆华伟工业(集团)有限责任公司

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