用于生成具有相位角配置的信号的装置制造方法

xiaoxiao2020-9-10  2

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用于生成具有相位角配置的信号的装置制造方法
【专利摘要】本文描述了一种用于生成具有相位角配置的信号的装置和系统。所述装置包括开关-电阻器的阵列,每一开关-电阻器用于接收控制信号,其中所述开关-电阻器的阵列用于生成输出信号;以及用于配置输出信号的相位角的电路。所述装置可以用于不同的封装与电感器配置。所述装置通过调整相位角提供了用于减轻开关噪声的灵活性,并且提供了在不生成纹波的情况下快速启用和禁用开关-电阻器的能力。所述装置还通过在禁用一些相时选择性地关闭开关-电阻器而节省功耗。所述装置的输出信号具有用于改善使用输出信号生成的电源的质量的平滑的三角波形。总之,所述装置与传统信号发生器相比,表现出用于处理变化的减小的灵敏度。
【专利说明】用于生成具有相位角配置的信号的装置
[0001] 本申请是2012年12月21日提交的、发明创造名称为"用于生成具有相位角配置 的信号的装置与系统"、申请号为201220716515. 8的实用新型专利申请的分案申请。

【技术领域】
[0002] 本发明的实施例总体上涉及信号发生器领域。更具体而言,本发明的实施例涉及 一种用于生成具有相位角配置的信号的装置与系统。

【背景技术】
[0003] 用于处理器的诸如直流(DC)到DC (DC-DC)功率变换器之类的功率变换器可以向 处理器提供供电电压。功率变换器可以由信号发生器电路来驱动。用于功率变换器的信号 发生器具有针对每一相的固定相位角分配。不能快速地安全启用或禁用这些相,即,启用或 禁用这些相导致由信号发生器为功率变换器生成的信号中的纹波。
[0004] 这种纹波损害了功率变换器供应的电压和功率变换器的稳定性。固定相位角分配 还阻碍了将信号发生器重新用于不同封装与电感器结构。 实用新型内容
[0005] 为了解决上述技术问题,即这种纹波损害了功率变换器供应的电压和功率变换器 的稳定性,并且固定相位角分配还阻碍了将信号发生器重新用于不同封装与电感器结构, 本公开内容的一些实施例提供了以下用于生成具有相位角配置的信号的装置。
[0006] 根据本公开内容的实施例的一方面,提供了一种用于生成具有相位角配置的信号 的装置,包括延迟线,具有多个延迟元件,其中每一个延迟元件包括:第一差分延迟单元; 以及第二差分延迟单元,用于从所述第一差分延迟单元接收输出信号,所述第二差分延迟 单元用于生成控制信号。在一个实施例中,所述第一差分延迟单元和所述第二差分延迟单 元具有相同的设计。在一个实施例中,所述第一差分延迟单元和所述第二差分延迟单元具 有耦合到相应的可变电抗器的输出节点。在一个实施例中,每一个可变电抗器包括:第一晶 体管,包括:耦合到具有可调谐信号的节点的栅极端子;耦合到具有来自所述第一差分延 迟单元的所述输出信号的节点的漏极端子;以及耦合到另一晶体管的源极端子。
[0007] 在一个实施例中,所述另一晶体管包括第二晶体管,所述第二晶体管包括:耦合到 具有逻辑低信号的节点的栅极端子;以及漏极端子和源极端子,所述漏极端子和所述源极 端子彼此耦合并且耦合到所述第一晶体管的所述源极端子。在一个实施例中,所述第一差 分单元包括:第一P-型晶体管,用于根据施加在所述第一P-型晶体管的栅极端子上的第一 偏压来提供电流;以及P-差分共源共栅对,包括:用于接收输入信号的第二p-型晶体管; 以及与所述第二P-型晶体管共源共栅的第三P-型晶体管,所述第三P-晶体管用于在所述 第三P-晶体管的栅极端子上接收所述第一偏压。
[0008] 在一个实施例中,所述第三p-晶体管具有耦合到承载所述输出信号的第一输出 节点的漏极/源极端子。在一个实施例中,所述P-差分共源共栅对包括:第四P-型晶体 管,用于接收互补信号,所述互补信号与所述输入信号互补;以及第五P-型晶体管,与所述 第四P-型晶体管共源共栅,所述第五P-晶体管用于在所述第五P-晶体管的栅极端子上接 收所述第一偏压。在一个实施例中,所述第五P-晶体管具有耦合到第二输出节点的漏极/ 源极端子,所述第二输出节点承载与所述输出信号互补的互补信号。
[0009] 在一个实施例中,所述装置还包括:第二η-型晶体管,与所述第一 p-型晶体管的 所述漏极/源极端子耦合;以及第三η-型晶体管,与所述第二η-型晶体管串联耦合。在一 个实施例中,所述第二η-型晶体管和所述第三η-型晶体管在其各自的栅极端子上接收输 入信号。在一个实施例中,所述第三η-型晶体管具有耦合到所述第一差分延迟单元的第一 输出节点的漏极/源极端子。在一个实施例中,所述装置还包括:第四η-型晶体管,与所述 第一 Ρ-型晶体管的所述漏极/源极端子耦合;以及第五η-型晶体管,与所述第四η-型晶 体管串联耦合。其中所述第四η-型晶体管和所述第五η-型晶体管在其各自的栅极端子上 接收互补输入信号。
[0010] 在一个实施例中,所述第四η-型晶体管具有耦合到所述第一差分延迟单元的第 二输出节点的源极/漏极端子。在一个实施例中,所述第一差分单元包括:第一 η-型晶体 管,用于根据施加在所述第一 η-型晶体管的栅极端子上的第二偏压来提供电流。在一个实 施例中,所述第一差分单元包括:η-差分共源共栅对,包括:第七η-型晶体管,用于接收输 入信号;以及第六η-型晶体管,与所述第七ρ-型晶体管共源共栅,所述第六ρ-晶体管用于 在所述第六Ρ-晶体管的栅极端子上接收所述第二偏压。在一个实施例中,所述η-差分共 源共栅对包括:第九η-型晶体管,用于接收互补信号,所述互补信号与所述输入信号互补; 以及第八η-型晶体管,与所述第九ρ-型晶体管共源共栅,所述第八ρ-晶体管用于在所述 第八Ρ-晶体管的栅极端子上接收所述第二偏压。
[0011] 在一个实施例中,所述装置还包括:第七Ρ-型晶体管,与所述第二η-型晶体管的 所述漏极/源极端子耦合;以及第六Ρ-型晶体管,与所述第七η-型晶体管串联耦合。在一 个实施例中,所述第七Ρ-型晶体管和所述第六Ρ-型晶体管在其各自的栅极端子上接收输 入信号。在一个实施例中,所述第六Ρ-型晶体管具有耦合到所述第一差分延迟单元的第二 输出节点的源极/漏极端子。在一个实施例中,所述装置还包括:第九Ρ-型晶体管,与所述 第二η-型晶体管的所述漏极/源极端子耦合;以及第八ρ-型晶体管,与所述第九ρ-型晶 体管串联耦合。在一个实施例中,所述第九ρ-型晶体管和所述第八ρ-型晶体管在其各自 的栅极端子上接收互补输入信号。
[0012] 根据本公开内容的实施例的另一方面,提供一种用于生成具有相位角配置的信号 的装置,包括:开关-电阻器的阵列,所述阵列中的每一个开关-电阻器用于接收来自延迟 线的控制信号,其中所述开关-电阻器的阵列用于生成输出信号,并且其中所述开关-电阻 器的阵列用于调节所述输出信号的相位角。
[0013] 在一个实施例中,每一个开关-电阻器包括:第一开关,耦合到第一电源;第二开 关,耦合到第二电源并且与所述第一开关串联耦合;以及电阻器,耦合到所述第一开关和所 述第二开关以及承载所述输出信号的节点。在一个实施例中,所述第一开关和所述第二开 关是用于在其各自的栅极端子上接收所述控制信号的晶体管。在一个实施例中,每一个开 关-电阻器包括:第一电阻器-开关,耦合到第一电源;以及第二电阻器-开关,耦合到第 二电源并且与所述第一电阻器-开关串联耦合,其中所述第一电阻器-开关和所述第二电 阻器-开关耦合到承载所述输出信号的节点。
[0014] 在一个实施例中,所述装置还包括:电阻器,耦合到所述第一电阻器-开关和所述 第二电阻器-开关以及承载所述输出信号的节点。在一个实施例中,所述第一电阻器-开 关和所述第二电阻器-开关中的每一个均包括:用于在其栅极端子上接收所述控制信号的 晶体管。在一个实施例中,所述第一电阻器-开关和所述第二电阻器-开关中的每一个均 包括:与所述晶体管串联耦合的电阻器。在一个实施例中,每一个所述电阻器是如下之一: 包括彼此并联耦合的Π -型晶体管和P-型晶体管的传输门;仅Π -型晶体管;以及仅P-型晶 体管。在一个实施例中,所述电阻器包括传输门和耦合到所述传输门的晶体管。
[0015] 根据上述技术方案,本公开内容的一些实施例具有以下有益效果。例如,本文所述 的信号发生器可以用于不同处理器封装和电感器结构。本文所述的信号发生器通过调整相 位角提供了用以减轻输出信号上的开关噪声的灵活性,并提供了在输出信号上不生成纹波 的情况下快速启用和禁用开关-电阻器的能力。本文所述的信号发生器还通过在禁用相时 选择性地关闭开关-电阻器而节省功耗。

【专利附图】

【附图说明】
[0016] 依据以下给出的详细说明和本发明多个实施例的附图将更充分地理解本发明的 实施例,但不应将本发明限于特定实施例,而仅是用于解释与理解。
[0017] 图1是根据本发明一个实施例的信号发生器的框图级架构。
[0018] 图2是根据本发明一个实施例的信号发生器中的延迟元件的框图级架构。
[0019] 图3是根据本发明一个实施例的延迟元件的示意图。
[0020] 图4Α是根据本发明一个实施例的延迟元件的延迟单元中的可变电抗器的示意 图。
[0021] 图4Β是根据本发明另一实施例的延迟元件的延迟单元中的可变电抗器的示意 图。
[0022] 图5Α是根据本发明一个实施例的信号发生器中的开关-电阻器的阵列的高级架 构。
[0023] 图5B-C是根据本发明一个实施例的开关-电阻器的高级架构。
[0024] 图6是根据本发明一个实施例的开关-电阻器芯的示意图。
[0025] 图7是根据本发明一个实施例的具有开关-电阻器芯的开关-电阻器单元的示意 图。
[0026] 图8是根据本发明一个实施例的具有相位角控制逻辑块的开关-电阻器单元的高 级架构。
[0027] 图9是根据本发明一个实施例的相位角控制逻辑块的示意图。
[0028] 图10是根据本发明一个实施例的相位角同步时序图。
[0029] 图11是根据本发明一个实施例的具有信号发生器的处理器。
[0030] 图12是根据本发明一个实施例的智能设备的系统级图,所述智能设备包括具有 信号发生器的处理器与DC-DC变换器。

【具体实施方式】
[0031] 本发明的实施例涉及一种用于生成具有相位角配置的信号的装置和系统。在一个 实施例中,所述装置包括:开关-电阻器的阵列,每一个开关-电阻器用于接收控制信号,其 中,所述开关-电阻器的阵列用于生成输出信号。在一个实施例中,所述装置还包括用于配 置输出信号的相位角的电路。在一个实施例中,所述装置还包括相用于调整由开关-电阻 器的阵列生成的任何波形的相位角的相位角调整电路。在一个实施例中,所述输出信号是 脉宽调制(PWM)信号,它是平滑的,即没有阶梯状波形。
[0032] 在一个实施例中,所述相位角调整电路根据设置的相位角来生成同步信号。在一 个实施例中,同步信号可以在电压调节器(VR)转换期间的25%/75%处具有上升沿/下降 沿。在另一实施例中,同步信号可以在VR转换期间的75% /25%处具有上升沿/下降沿。 在一个实施例中,所述装置还包括用于生成信号的电路,所述信号用于在根据设置的相位 角的时间启用或禁用开关VR相。
[0033] 在一个实施例中,开关-电阻器的阵列包括开关-电阻器的行与列,其经由通 过电路生成的信号来可操作地启用或禁用。这个实施例中,禁用了生成未使用的相的开 关-电阻器,以节省装置的功耗。在一个实施例中,相同的信号可以用于使装置的比较器断 电。在一个实施例中,根据设置的相位角来生成用于启用/禁用开关-电阻器阵列(或矩 阵)的行或列的信号,并且可以从同步信号中导出所述信号。
[0034] 在一个实施例中,开关-电阻器的每一行或列都可操作地通过环形振荡器(R0)生 成的互补信号来驱动。在一个实施例中,R0包括彼此串联连接的延迟元件,以使得R0以特 定频率振荡。在一个实施例中,R0的每一个延迟元件包括两个延迟单元,一个用于生成用 来驱动R0中另一延迟元件的信号,而另一延迟单元用于生成用来驱动开关-电阻器阵列的 列的互补控制信号。在一个实施例中,互补控制信号的转换速率分别随增大和减小R0频率 而加速和减速。
[0035] 本文的术语"转换速率"指的是在信号的上升沿或下降沿的10%或20%与90%或 80%处测量的信号的上升和/或下降时间。作为实例提供了 10^^20^^80%与90%的测 量标记。其他测量标记也可以用于测量转换速率。
[0036] 在一个实施例中,开关-电阻器的阵列中的每一个开关-电阻器单元都构成从承 载高电压电源(VH)的节点或者承载低电压电源(VL)的节点到承载输出信号的节点的电阻 性连接。
[0037] 本文论述的实施例有多个技术效果。例如,本文所述的信号发生器可以用于不同 处理器封装和电感器结构。本文所述的信号发生器通过调整相位角提供了用以减轻输出 信号上的开关噪声的灵活性,并提供了在输出信号上不生成纹波的情况下快速启用和禁用 开关-电阻器的能力。本文所述的信号发生器还通过在禁用相时选择性地关闭开关-电阻 器而节省功耗。本文所述的信号发生器的输出信号具有平滑的三角形波形(即,无阶梯效 果),用于改进使用输出信号生成的电源的质量。总体上,本文所述的信号发生器与传统信 号发生器相比,展现了用以处理变化的减小的灵敏度。以上技术效果无论如何都不是限制 性的。可以由本文所述的实施例来设想其他技术效果。
[0038] 在以下说明中,论述了多个细节以提供对本发明的实施例的更为透彻的解释。然 而,对于本领域技术人员来说,可以在无需这些特定细节的情况下实践本发明的实施例是 显而易见的。在其他实例中,以方框图形式而不是详细地显示了公知的结构和设备,以便避 免混淆本发明的实施例。
[0039] 注意,在实施例的相应附图中,以线来代表信号。一些线可能较粗,用以指示更多 的组成信号通道,和/或在一个或多个端具有箭头,用以指示主要的信息流方向。这种指示 并非旨在是限制性的。相反,这些线用于结合一个或多个示例性实施例,以便更易于理解电 路或逻辑单元。按设计需要或偏好所指定的任何所示信号可以实际包括一个或多个信号, 其可以在任一方向上传播,并可以以信号方案的任何适合的形式来实现。
[0040] 在以下的说明书和权利要求书中,可以使用术语"耦合"及其派生词。术语"耦合" 在本文中指的是直接接触的两个或多个元件(物理地、电气地、磁性地、光学地等)。术语 "耦合"在本文中还指彼此不直接接触但仍彼此协作或相互作用的两个或多个元件。
[0041] 除非另有说明,否则本文所用的用以描述公共对象的序数形容词"第一"、"第二" 和"第三"等仅仅表明参考了相似对象的不同实例,并非旨在暗示如此描述的对象必须在时 间上、空间上、排序上或者以任何其它方式处于给定的顺序中。
[0042] 图1是根据本发明一个实施例的信号发生器100的框图级架构。在一个实施例中, 信号发生器包括耦合到开关-电阻器的阵列102的R0 101,其中,R0 101被配置为提供控 制信号C1、C1#、C2、C2#、......〇队0爾,其中^是整数,其中,"#"指示信号的互补形式,例 如,C1#是C1信号的互补(反相)形式。
[0043] 在一个实施例中,R0 101包括彼此连接的延迟元件104^,以形成闭合环,S卩,延迟 元件10+的输出输入到延迟元件1042,诸如此类,直到延迟元件的链路中的最后一个 延迟元件1〇\将其输出105 n驱动到第一延迟元件1〇1。在一个实施例中,在延迟元件104n 与第一延迟元件1〇1之间设置反相缓冲器。R0 101以本文称为R0频率的频率进行振荡。 在一个实施例中,将具有可调延迟的延迟锁相环(DLL)用作R0 101。
[0044] 为了不混淆本发明的实施例,在此描述控制信号C1与Cl#107。相同的说明适用于 来自R0 101的其他控制信号。
[0045] 在本文所述的实施例中,控制信号107包括互补信号一C1是C1#的补信号。这 些互补信号具有平滑的斜度(上升沿和下降沿),其部分使得开关-电阻器阵列102生成具 有平滑斜度的输出信号VxTri,即平滑的上升沿与下降沿,且没有(即不依赖于)阶梯型上 升沿与下降沿。
[0046] 在一个实施例中,通过在延迟元件1〇1中具有至少两个差分延迟单元,使得第一 差分延迟单元接收输入例如105 N,并生成输出lOSi (所述输出lOSi还用作生成输出信号107 的第二差分延迟单元的输入),来生成控制信号107的平滑斜度。本文参考图2-4来讨论延 迟元件的实施例。
[0047] 回来参考图1,如本文所述的,每一个延迟元件(10U都向开关-电阻器阵列102 中的一列开关-电阻器提供单独的控制信号。例如,延迟元件1〇1可以向开关-电阻器阵 列102的列内的开关-电阻器的系数电路(未示出)提供控制信号107,所述系数电路又向 开关-电阻器阵列内的该列的加法器电路(未示出)提供信号。
[0048] 在一个实施例中,列的加法器电路将从系数电路接收的信号与偏移电压Voff (或 者偏移电压信号)相加,并且向开关-电阻器阵列102中随后列的开关-电阻器的随后 的加法器电路提供信号。随后的加法器电路将从加法器电路接收的信号与从另一个系数 电路接收的信号相加,并且向下一列的下一加法器电路提供信号,并且提供输出模拟信号 VxTri (或输出波形)。输出模拟信号VxTri因此基于偏移电压Voff与来自开关-电阻器 阵列102中的每一列开关-电阻器中的加法器电路的输出总和。
[0049] 在本文所述的实施例中,输出模拟信号VxTri是周期性波形。在一个实施例中,输 出模拟信号VxTri是周期正弦信号。在另一实施例中,输出模拟信号VxTri是周期三角波 信号。在本文所述的实施例中,输出模拟信号VxTri是具有平滑上升沿与下降沿的平滑信 号,S卩,VxTri不是阶梯信号。
[0050] 在一个实施例中,开关-电阻器阵列102可操作地接收VH与VL电压供应。在一 个实施例中,VH与VL电压供应由高电压电平移位器HVLS (未示出)提供。
[0051] 在一个实施例中,信号发生器100包括比较器103,其用于在正输入端接收阈值电 压Vth (或者阈值电压信号),并在比较器103的负输入端接收来自开关-电阻器阵列102 的输出模拟信号VxTri。符号"Vth"在本文中称为"Vfb"。在不改变本发明的实施例的本 质的情况下,在一个实施例中,Vth与VxTri信号可以分别耦合到比较器103的负输入端与 正输入端。在一个实施例中,比较器电路103基于对比较器电路103的输入信号的比较,提 供PWM信号106。在一个实施例中,PWM信号106可以施加到功率变换器。功率变换器可以 使用PWM信号,例如来控制开关晶体管。
[0052] 在一个实施例中,PWM信号106的占空比可以取决于输出模拟信号VxTri与阈值电 压Vth的形状与振幅。本文的术语"占空比"指的是周期信号的高阶段与低阶段的比。例 如,50%的占空比指的是信号周期中的低阶段与高阶段具有相同的持续时间。25%的占空 比指的是低阶段具有信号周期的25%,而信号周期的75%是高阶段。
[0053] 在一个实施例中,当系数电路的系数导致输出模拟信号VxTri为具有峰峰振幅A 的周期三角波信号时,结果得到的PWM信号106的占空比D可以是D = (Vth-Voffs)/A。 在一个实施例中,还可以通过增大或减小偏移电压Voffs的电平来改变PWM信号106的占 空比。
[0054] 在一个实施例中,开关-电阻器阵列102从相位角调整电路(见图8-9)接收相位 改变信号(Phase_ Chg),以用于调整由开关-电阻器阵列102生成的任何波形的相位角。在 一个实施例中,相位角调整电路根据设置的相位角生成同步信号。在一个实施例中,同步信 号可以在VR转换期间的25%/75%处具有上升沿/下降沿。在另一实施例中,同步信号可 以在VR转换期间的75% /25 %处具有上升沿/下降沿。在一个实施例中,信号发生器100 还包括用于生成用以在根据设置的相位角的时间启用或禁用开关VR相的信号的电路。
[0055] 如本文所述的,开关-电阻器阵列102包括开关-电阻器的行与列。在一个实施 例中,可操作地经由通过电路生成的信号(Pwr_en)启用或禁用开关-电阻器阵列102的行 和/或列。在这个实施例中,禁用了阵列内生成不使用的相的开关-电阻器,以节省信号发 生器100的功耗。在一个实施例中,相同的信号可以用于使比较器103断电。在一个实施 例中,根据设置的相位角生成用于启用/禁用开关-电阻器阵列(或矩阵)102的行和/或 列的信号,并且所述信号可以从同步信号导出。
[0056] 图2是根据本发明一个实施例的信号发生器100的R0 101中延迟元件1〇4的框 图级架构200。参考图1来说明图2。尽管图2是针对延迟元件1〇1来说明的,但相同的 架构可适用于R0 101中的其他延迟元件。在一个实施例中,通过使延迟元件1〇1中具有 两个延迟单元来使控制信号107具有平滑的上升沿与下降沿。在一个实施例中,第一延迟 单元201从RO 101中的另一延迟元件接收输入信号105N。在一个实施例中,第一延迟单元 201的输出lOSi被接收作为第二延迟单元202的输入,其中,第二延迟单元202具有与第一 延迟单元201的电路设计相同的电路设计。第一延迟单元201的输出lOSi由R0 101中的 另一延迟元件(例如,1〇42)来接收。
[0057] 在一个实施例中,第二延迟单元202生成由开关-电阻器阵列102的一列开关-电 阻器接收的控制信号107。控制信号107具有在R0 101的频率增大时增大的转换速率。在 一个实施例中,控制信号107的转换速率在增大vtune (本文也称为"调谐(参考图3加 以论述)时,和/或在增大Vbn且减小Vbp时增大。在这个实施例中,Vbp是由电流镜的一 部分的晶体管MN1/MP1提供的偏置电流间接控制的。随着y与y#的转换速率增大,即控制 信号107的转换速率增大,减小了从信号d/d#到y/y#的延迟,这导致更高的频率。
[0058] 回来参考图2,在一个实施例中,信号lOSplOSi与107是差分信号。在这个实施 例中,第一与第二延迟单元201与202分别是本文参考图3讨论的差分延迟单元。
[0059] 图3是根据本发明一个实施例的延迟单元300/201/202的示意图。参考图1-2来 说明图3。为了不混淆本发明的实施例,针对延迟元件105 1来说明延迟单元300。相同的 架构适用于本文所述的其他延迟单元。对本文所述的实施例来说,晶体管是金属氧化物半 导体(M0S)晶体管,其包括漏极端子、源极端子与栅极端子。然而,本领域技术人员应该意 识到,在不脱离本发明的范围的情况下,也可以使用其他晶体管。
[0060] 本文所述的实施例是差分延迟单元300。延迟单元300的输入是信号d与d#,而 输出信号是y与y#。术语"信号y"与"信号y#"可互换地用于指代节点y与y#,其承载信 号y与y#。在一个实施例中,信号d与d#是由第一延迟单元201接收的互补信号,在此信 号d与d#对应于延迟元件输入信号lOSi。在一个实施例中,信号d与d#是由第二延迟单 元202接收的互补信号,即彼此的互补信号,其中信号d与d#与延迟元件输出信号105 2相 同。在一个实施例中,信号y与y#是由第一延迟单元201提供的互补信号。信号y与y# 对应于来自延迟单元1〇4的输出信号,在此输出信号y与y#是具有平滑上升沿与下降沿 的互补信号。在一个实施例中,信号y与y#是提供给生成互补控制信号107的第二延迟单 兀202的互补信号。
[0061] 在一个实施例中,到延迟单元300的其他输入是包括Vbn与Vbp的信号,在此,信 号Vbn是用于η型M0S (NM0S)晶体管的偏压信号,而Vbp是用于p型M0S (PM0S)晶体管的 偏压信号。在一个实施例中,偏压信号Vbn与Vbp由偏压生成器(未不出)生成。在一个 实施例中,偏压生成器包括带隙电路。在其他实施例中,在不改变本发明的实施例的范围的 情况下,可以使用其他形式的偏压生成器。
[0062] 在一个实施例中,可调可变电抗器301耦合到承载信号y与y#的信号输出节点。 在这个实施例中,可变电抗器向信号y与y#提供可变电容,在此,可变电容是电压信号、调 谐的函数。参考图4来说明可变电抗器301的实施例。在一个实施例中,延迟单元300不 具有任何耦合到承载信号号y与y#的输出节点的可变电抗器。
[0063] 在本文所述的实施例中,延迟单元300包括PM0S差分对302与NM0S差分对303。
[0064] 在一个实施例中,延迟单元300包括PM0S差分对302,其包括PM0S晶体管MP2与 MP4,它们分别接收差分信号d与d#。耦合在电源与PM0S差分对302之间的PM0S电流源 MP1由Vbn偏置,其中MP1向PM0S差分对302提供电流。在一个实施例中,电源是独立于 VH和/或VL的电源,其提供在不使用相应的开关-电阻器(生成了用于相应的开关-电阻 器的控制信号y与y#)时使延迟单元300断电的能力。
[0065] PM0S差分对302的PM0S晶体管MP2和MP4分别与PM0S晶体管MP3与MP5共源共 栅(串联)耦合。在一个实施例中,PM0S晶体管MP3与MP5由偏压Vbp进行偏置。在一个 实施例中,PM0S晶体管MP3与MP5的源极端子分别耦合到承载信号y与y#的输出节点。
[0066] 在一个实施例中,NM0S差分对303包括NM0S晶体管MN7与MN9,它们在各自的栅 极端子接收互补信号d与d#。在一个实施例中,借助在其栅极端子由Vbn进行偏置的晶体 管MN1,经由其源极端子为NM0S差分对303提供了拖尾电流源。在一个实施例中,共源共 栅NM0S晶体管MN6与MN8与NM0S差分对303晶体管MN7与MN9分别串联耦合。在一个实 施例中,共源共栅NM0S晶体管MN6与MN8由耦合到它们的栅极端的偏压信号Vbn进行偏置。 在一个实施例中,NM0S共源共栅晶体管MN6与MN8的漏极端子耦合到分别承载信号y与y# 的输出节点。
[0067] 在一个实施例中,串联耦合在一起的一对NM0S晶体管MN2与MN3耦合PM0S电流 源MP1的漏极端子与承载信号y的输出节点,使得丽3的源极端子耦合到承载信号y的输 出节点,丽2的漏极端子耦合到PM0S电流源MP1的漏极端子,其中,NM0S晶体管对丽2与 MN3在其各自的栅极端子接收输入信号d。
[0068] 在一个实施例中,串联耦合在一起的一对NM0S晶体管MN4与MN5耦合PM0S电流 源MP1的漏极端子和承载信号y#的输出节点,使得丽5的源极端子耦合到承载信号y#的 输出节点,丽4的漏极端子耦合到PM0S电流源MP1的漏极端子,其中,NM0S晶体管对MN4与 MN5在其栅极端子接收输入信号d#。
[0069] 在这个实施例中,晶体管MN2、MN3与MN4、MN5用作源极跟随器,以增强信号y与 y#的波形的线性。串联耦合两个晶体管(MN2、丽3与MN4、丽5)模仿了长沟道晶体管器件。 本领域技术人员意识到长沟道晶体管用于模拟设计中的益处。
[0070] 在一个实施例中,串联耦合在一起的一对PM0S晶体管MP6与MP7耦合NM0S拖尾 电流源MN1的漏极端子和承载信号y的输出节点,使得MP6的漏极端子耦合到承载信号y 的输出节点,MP7的漏极端子耦合到NM0S拖尾电流源丽1的漏极端子,其中,PM0S晶体管对 MP6与MP7在其栅极端子接收输入信号d。
[0071] 在一个实施例中,串联耦合在一起的一对PM0S晶体管MP8与MP9耦合NM0S拖尾 电流源MN1的漏极端子和承载信号y#的输出节点,使得MP8的漏极端子耦合到承载信号y# 的输出节点,MP9的漏极端子耦合到NM0S拖尾电流源丽1的漏极端子,其中,PM0S晶体管对 MP8与MP9在其各自的栅极端子接收输入信号d。图3的差分延迟单元300生成差分输出 信号y与y#,其具有相同的平滑上升沿与下降沿,即非阶梯状的。
[0072] 在一个实施例中,晶体管MP6、MP7与MP8、MP9用作源极跟随器,以增强y与y#的 波形的线性。串联耦合两个晶体管(MP6、MP7与MP8、MP9)模仿了长沟道晶体管器件。在一 个实施例中,可以去除晶体管MP6、MP7与MP8、MP9。
[0073] 在一个实施例中,控制信号107的转换速率,即信号y与y#的转换速率,在增大调 谐信号电平时和/或在增大Vbn电压电平且减小Vbp电压电平时增大。在这个实施例中, Vbp由是电流镜一部分的晶体管丽1/MP1提供的偏置电流间接控制的。随着信号y与y#的 转换速率增大,即控制信号107的转换速率增大,减小了从信号d/d#到y/y#的延迟,这导 致更高的频率。
[0074] 在一个实施例中,可以独立于用于延迟元件200的电源来选择VH与VL的值。在 这个实施例中,VH与VL的电力电平大于-Vtn,且小于Vccags+Vtp,以确保可以关闭矩阵中 的开关,其中"Vccags"是延迟元件的电源,其中Vtp与Vtn分别是用于P型晶体管与N型 晶体管的阈值电压。在一个实施例中,Vccags = IV,VH = 0. 8V,VL = 0. 2V。在其他实施 例中,其他电压可以用于Vccags、VH与VL。
[0075] 图4A是根据本发明一个实施例的延迟单元300中可变电抗器400/301的示意图。 为了不混淆本发明的实施例,图4A的实施例示出了耦合到承载信号y或者y#的输出节点 的单个可变电抗器。然而,延迟单元300的每一个输出节点(承载信号y与y#的输出节 点)都耦合到单个的可变电抗器。
[0076] 在一个实施例中,可变电抗器400/301包括两个PM0S晶体管MPV1与MPV2。在一 个实施例中,第一 PM0S晶体管MPV1具有耦合到承载y或y#的输出节点的源极/漏极端子。 在一个实施例中,第二PM0S晶体管MPV2耦合到第一 PM0S晶体管MPV1,使得MPV1的源极 /漏极端子耦合到MPV2的源极与漏极端子,其中MPV2的源极和漏极端子相互短接,以形成 电容器。在一个实施例中,MPV2的栅极端子耦合到地。在另一实施例中,可以将MPV2的栅 极端子偏置到另一电压电平。在一个实施例中,MPV2的主体/体端子连接到高电源,例如 Vcc。在一个实施例中,可变电抗器具有由耦合到MPV1的栅极端子的调谐信号所导致的可 调谐电容。在一个实施例中,改变可变电抗器的电容改变了延迟单元300的斜率。
[0077] 尽管参考PM0S晶体管说明了图4A的可变电抗器,但可以用NM0S晶体管来代替晶 体管MPV1与MPV2,以实现相同的目的。
[0078] 图4B是根据本发明另一实施例的延迟元件的延迟单元中的可变电抗器400/301 的示意图。在这个实施例中,节点y与y#(承载信号y与y#)分别耦合到相应PM0S晶体管 MPV1与MPV2的栅极。在这个实施例中,调谐信号用于改变晶体管MPV1与MPV2的电容。
[0079] 图5A是根据本发明一个实施例的信号发生器100中的开关-电阻器阵列102的 高级架构500。为了不混淆本发明的实施例,仅以简化的开关-电阻器单元501示出了几 列开关-电阻器。底部的控制信号指的是参考图1所述的控制信号Cl、Cl# ;C2、C2# ;CN、 CN#等,其由R0 101生成。如图5A所示,每一个开关-电阻器接收VH与VL信号,每一行开 关-电阻器的输出都类似于VxTri信号并标记为针对每一行的Vx, 0 ;Vx, 1 . . Vx, (n-1)。 在一个实施例中,每一个输出信号一 Vx,0 ;Vx,1 ;...Vx,(n-1) -输出到还接收Vth信号的 单独的比较器(类似于比较器103)。
[0080] 图5B-C是根据本发明一个实施例的开关-电阻器501的高级架构510与520。
[0081] 图5B是具有耦合在节点Vx 516(例如,Vx,0、Vx,1等)与节点517之间的单个电 阻器513的开关-电阻器拓扑的实施例。在这个实施例中,第一开关511 (晶体管)位于节 点517与接收VH的节点514之间。在这个实施例中,第二开关512 (另一晶体管)位于节 点517与接收VL的节点515之间。第一开关511与第二开关512的栅极端子分别由互补 控制信号C1与C1#来控制。
[0082] 在一个实施例中,开关矩阵102的行被设计为具有特定输出阻抗。例如,输出阻抗 被设计为在几百欧姆到约lk欧姆范围中。该输出阻抗由开关矩阵102的所有列的电阻器 513的并联生成。在一个实施例中,电阻器513的值被选择为输出阻抗乘以开关矩阵102的 列数(例如,32或64)。在一个实施例中,通过在电阻器513的任一端和/或在开关511与 512的任一端增加虚设传输晶体管和/或传输门来获得电阻器513的值。在一个实施例中, 电阻器513的值不是准确的,即它可以在容限范围内(例如,在20%内)。
[0083] 根据本发明一个实施例,开关矩阵行的阻抗水平可以选择为较低,以改进速度 (高频操作),或者可以选择为较高,以减小开关矩阵102中的功耗。
[0084] 图5C是具有多个电阻器523a_c的开关-电阻器拓扑的另一实施例。第一电阻器 523a耦合在节点Vx516(例如,Vx,0、Vx,l等)与节点527之间。在这个实施例中,第一开 关521 (晶体管)位于节点527与接收VH的节点514之间。第二电阻器523b耦合在节点 527与第一开关521的源极/漏极端之间。在这个实施例中,第二开关522(另一晶体管) 位于节点527与接收VL的节点515之间。第一开关521与第一电阻器523a的组合形成第 一电阻器-开关。第二开关522与第二电阻器523b的组合形成第二电阻器-开关。第一 开关521与第二开关522的栅极端子分别由互补控制信号C1与C1#来控制。
[0085] 在一个实施例中,第一与第二电阻器-开关包括至少一个:包括彼此并联耦合的η 型和Ρ型晶体管的传输门;仅η型晶体管;以及仅ρ型晶体管。在一个实施例中,第一与第 二电阻器-开关包括两个传输门,一个用作就像由互补控制信号C1与C1#可控制的开关, 另一个用作就像一直导通的电阻器。在一个实施例中,第一与第二电阻器-开关的传输门 耦合到与传输门串联另外的Ρ型晶体管。在一个实施例中,第一与第二电阻器-开关的传 输门耦合到与传输门串联的另外的η型晶体管。在一个实施例中,第一与第二电阻器-开 关的传输门耦合到与传输门串联的另外的η型与ρ型晶体管。
[0086] 在一个实施例中,另外的电阻器-第三电阻器523c-稱合在节点527和第一与第 二电阻器-开关之间。在一个实施例中,电阻器的值的范围从几千欧姆到约l〇k欧姆。 [0087] 图6是根据本发明一个实施例的开关-电阻器芯600的示意图。图6是不具有电 阻器523c的图5B的变形。图6是假定图5B中开关的先断后通操作的图5B的功能等效。
[0088] 开关-电阻器芯600包括类似多路复用的电路拓扑,其具有作为输入的VH与VL 和作为输出信号的VxTri信号(例如,图5A-C的Vx,0、Vx,1),所述VH与VL可由对应于信 号107(例如,C1、C1#)的控制信号C与C#来选择。为了易于说明实施例,以标记"第一"、 "第二"、"第三"等指示本文所述的晶体管。
[0089] 在一个实施例中,接收选择控制信号C作为到第一PM0NS晶体管MPS1与第一NM0S 晶体管丽S1的栅极端子的输入。MPS1的源极/漏极端子接收信号VL,同时它其他的漏极/ 源极端子耦合到第二PM0S晶体管MPS2的漏极/源极端子和承载VxTri信号的输出节点。 第一 NM0S晶体管MNS1的源极/漏极端子接收信号VH,同时它其他的漏极/源极端子耦合 到第二NM0S晶体管丽S2的漏极/源极端子和承载VxTri信号的输出节点。
[0090] 在一个实施例中,接收作为C的互补信号的选择控制信号C#来用作到第二PM0NS 晶体管MPS2与第二NM0S晶体管丽S2的栅极端子的输入。第二PM0NS晶体管MPS2的源极 /漏极端子接收信号VH,同时它其他的漏极/源极端子耦合到第一 PM0S晶体管MPS1的漏 极/源极端子和承载VxTri信号的输出节点。第二NM0S晶体管丽S2的源极/漏极端子接 收信号VL,同时它其他的漏极/源极端子耦合到第一 NM0S晶体管MNS1的漏极/源极端子 和承载VxTri信号的输出节点。
[0091] 尽管图6的实施例示出了单个晶体管,但可以用具有彼此并联耦合的PM0S与NM0S 晶体管的传输门来代替它们。例如,耦合到VH的NMOS晶体管可以是传输门,而接收VL的 PM0S晶体管可以仍然是常规单个晶体管传输门。可以使用传输门与单个晶体管传输门的任 何组合,相应的控制信号可以被重新布线,以实现与图6的实施例相同的真值表。
[0092] 图7是根据本发明一个实施例的具有开关-电阻器芯701的开关-电阻器单元700 的示意图。在一个实施例中,开关-电阻器单元700包括开关-电阻器芯701。开关-电阻 器芯701包括NM0S晶体管丽1-MN4与PM0S晶体管MP1-MP4,它们可操作地由控制信号C与 C#选择而传输作为VxTri信号的VH或VL。开关-电阻器芯701类似于图6的开关-电阻 器600。在一个实施例中,晶体管丽7与MN9 -直导通,以控制由开关-电阻器单元701构 成的RC滤波器的电阻。
[0093] 在一个实施例中,开关-电阻器单元701可操作地在开关-电阻器单元的相不被 使用时禁用。在这个实施例中,VxTri信号是三态的。开关-电阻器单元701的启用和禁用 由块701与704中的晶体管来执行。开关-电阻器单元701中的这个能力实现了开关-电 阻器阵列102中的开关-电阻器单元的选择性启用或禁用,以便在需要时减小功耗。例如, 当由开关-电阻器单元生成的相是不使用时,可以禁用与该相相关的开关-电阻器单元。
[0094] 在一个实施例中,块702与704包括NM0S晶体管MN8与丽10,用以阻塞经由开 关-电阻器单元701的作为VxTri信号的VH与VL的传输。在一个实施例中,通过借助信 号NE禁用NM0S晶体管MN8与丽10来阻塞VH与VL的传输。在这个实施例中,块702与 704还包括PM0S晶体管MP7与MP9,用以通过借助信号PE禁用PM0S晶体管MP7与MP9来 阻塞经由开关-电阻器单元701的作为VxTri的VH与VL的传输。信号PE是信号NE的互 补信号。在一个实施例中,晶体管丽7、MN9、MP8与MP10 -直导通,以控制开关-电阻器单 元701的RC滤波器中的电阻值。在一个实施例中,信号NE与PE由参考图9论述的电路来 生成。在一个实施例中,晶体管MP8位于晶体管MP2与MP4之间,使得晶体管MP2经由它们 各自的源极/漏极端子耦合到晶体管MP6。通过将晶体管MP8设置在晶体管MP2与MP4之 间,由开关-电阻器单元701实现了额外的RC滤波,导致了更为平滑的VxTri信号。在一 个实施例中,晶体管MP10位于晶体管MP2与MP4之间,使得晶体管MP4经由它们各自的源 极/漏极端子耦合到晶体管MP12。通过将晶体管MP12设置在晶体管MP2与MP4之间,由开 关-电阻器单元701实现了额外的RC滤波器,导致了更为平滑的VxTri信号。
[0095] 在一个实施例中,晶体管丽7位于晶体管丽1与丽2之间,使得晶体管丽1经由它 们各自的源极/漏极端子耦合到晶体管丽5。通过将晶体管丽7设置在晶体管丽1与丽2 之间,由开关-电阻器单元701实现了额外的RC滤波,导致了更为平滑的VxTri信号。在 一个实施例中,晶体管MN9位于晶体管丽1与丽2之间,使得晶体管丽1经由它们各自的源 极/漏极端子耦合到晶体管MN9。通过将晶体管MN9设置在晶体管丽1与丽2之间,由开 关-电阻器单元701实现了额外的RC滤波,导致了更为平滑的VxTri信号。
[0096] 在一个实施例中,开关-电阻器芯700进一步包括块703与705,其具有可由信号 P与PB控制的晶体管。信号PB是信号P的互补信号。由信号P控制的晶体管包括NM0S晶 体管丽5与MN6,以及PM0S晶体管MP11与MP12。由信号PB控制的晶体管包括NM0S晶体 管丽11与丽12,以及PM0S晶体管MP5与MP6。在这个实施例中,信号P与PB用于通过功 能性地改变C与C#信号的极性来调整由开关-电阻器单元701生成的相的相位角。这个 实施例实现了快速改变VxTri信号的相位角。
[0097] 在一个实施例中,与功能性地相反地,可以通过实际改变用于开关-电阻器矩阵 102的每一行的C与C#信号的极性来调整由开关-电阻器单元701生成的相的相位角。在 另一实施例中,在每一个开关-电阻器单元或行/列内部改变控制信号C与C#的功能,即 反相。在这个实施例中,信号P与PB改变信号C与C#的功能。在这个实施例中,C与C#的 功能中的变化出现在开关-电阻器矩阵102中,而不是R0 101的延迟元件中。
[0098] 图8是根据本发明一个实施例的具有相位角控制逻辑块801的开关-电阻器单元 501的高级架构800。在一个实施例中,相位角控制逻辑块801生成信号PE与NE以启用或 禁用开关-电阻器芯700,其中禁用开关-电阻器芯7000包括使VxTri信号具有三态。在 一个实施例中,由另一开关-电阻器单兀501经由其输出So提供输入Si。信号So用于生 成启用/禁用信号NE与PE,以控制开关-电阻器单元501的功耗。在一个实施例中,在启 用相前使信号So有效。
[0099] 在一个实施例中,Pi信号被输入到相位角控制逻辑块801,并且所述Pi信号是来 自开关-电阻器阵列102的前一个开关-电阻器单兀501的Po输出。在一个实施例中,当 Pi是逻辑〇时,那么P〇是逻辑〇,除非NAND门901的输出为低,即该列由相位角控制码来 寻址。在一个实施例中,这导致行中用于该列的信号C与C#的功能被反转。在一个实施例 中,当Pi是逻辑1时,那么P〇是逻辑1。由于这适用于所有随后的列(菊花链拓扑中),其 意味着用于这些列的信号C与C#的功能被反转。反转信号C与C#的功能的列的数量确定 了相移的量。
[0100] 在一个实施例中,相位角控制逻辑块801还接收矩阵使能信号enVxTri,其用于启 用或禁用开关-电阻器阵列102中的一行或一列开关-电阻器。在一个实施例中,信号c〈0> 用于生成依据每一时钟相位的同步信号。在这个实施例中,由相位角控制码寻址的列中的 信号c〈0>在三角波形VxTri的峰值处,也就是说在图10中的时间t_H与t_L,立刻改变状 态(从逻辑1到逻辑0或从逻辑0到逻辑1)。
[0101] 图9是根据本发明一个实施例的相位角控制逻辑块800的示意图900。示意图包 括三类逻辑门,包括NAND门901、反相器902与复合门903。复合门在功能上是4输入NAND 门。示意图是组合逻辑,其实现了本文表1所示的真值表。可以在不改变本发明的实施例 的本质的情况下以其他逻辑门来实现900的实施例。
[0102] 表1 :图9的逻辑900的真值表
[0103]

【权利要求】
1. 一种用于生成具有相位角配置的信号的装置,其特征在于,所述装置包括: 延迟线,具有多个延迟元件,其中每一个延迟元件包括: 第一差分延迟单元;以及 第二差分延迟单元,用于从所述第一差分延迟单元接收输出信号,所述第二差分延迟 单元用于生成控制信号。
2. 根据权利要求1所述的装置,其中所述第一差分延迟单元和所述第二差分延迟单元 具有相同的设计。
3. 根据权利要求1所述的装置,其中所述第一差分延迟单元和所述第二差分延迟单元 具有耦合到相应的可变电抗器的输出节点。
4. 根据权利要求3所述的装置,其中每一个可变电抗器包括: 第一晶体管,包括: 栅极端子,耦合到具有可调谐信号的节点; 漏极端子,耦合到具有来自所述第一差分延迟单元的所述输出信号的节点;以及 源极端子,耦合到另一晶体管。
5. 根据权利要求4所述的装置,其中所述另一晶体管包括第二晶体管,所述第二晶体 管包括: 栅极端子,耦合到具有逻辑低信号的节点;以及 漏极端子和源极端子,所述漏极端子和所述源极端子彼此耦合并且耦合到所述第一晶 体管的所述源极端子。
6. 根据权利要求1所述的装置,其中所述第一差分单元包括: 第一 P-型晶体管,用于根据施加在所述第一 P-型晶体管的栅极端子上的第一偏压来 提供电流;以及 P-差分共源共栅对,包括: 第二P-型晶体管,用于接收输入信号;以及 第三P-型晶体管,与所述第二P-型晶体管共源共栅,所述第三P-晶体管用于在所述 第三P-晶体管的栅极端子上接收所述第一偏压。
7. 根据权利要求6所述的装置,其中所述第三p-晶体管具有耦合到承载所述输出信号 的第一输出节点的漏极/源极端子。
8. 根据权利要求6所述的装置,其中所述p-差分共源共栅对包括: 第四P-型晶体管,用于接收互补信号,所述互补信号与所述输入信号互补;以及 第五P-型晶体管,与所述第四P-型晶体管共源共栅,所述第五P-晶体管用于在所述 第五P-晶体管的栅极端子上接收所述第一偏压。
9. 根据权利要求8所述的装置,其中所述第五p-晶体管具有耦合到第二输出节点的漏 极/源极端子,所述第二输出节点承载与所述输出信号互补的互补信号。
10. 根据权利要求6所述的装置,还包括: 第二η-型晶体管,与所述第一 p-型晶体管的所述漏极/源极端子耦合;以及 第三η-型晶体管,与所述第二η-型晶体管串联耦合。
11. 根据权利要求10所述的装置,其中所述第二η-型晶体管和所述第三η-型晶体管 在其各自的栅极端子上接收输入信号。
12. 根据权利要求10所述的装置,其中所述第三η-型晶体管具有耦合到所述第一差分 延迟单元的第一输出节点的漏极/源极端子。
13. 根据权利要求10所述的装置,还包括: 第四η-型晶体管,与所述第一 ρ-型晶体管的所述漏极/源极端子耦合;以及 第五η-型晶体管,与所述第四η-型晶体管串联耦合。
14. 根据权利要求13所述的装置,其中所述第四η-型晶体管和所述第五η-型晶体管 在其各自的栅极端子上接收互补输入信号。
15. 根据权利要求13所述的装置,其中所述第四η-型晶体管具有耦合到所述第一差分 延迟单元的第二输出节点的源极/漏极端子。
16. 根据权利要求1所述的装置,其中所述第一差分单元包括: 第一 η-型晶体管,用于根据施加在所述第一 η-型晶体管的栅极端子上的第二偏压来 提供电流。
17. 根据权利要求13所述的装置,其中所述第一差分单元包括: η-差分共源共栅对,包括: 第七η-型晶体管,用于接收输入信号;以及 第六η-型晶体管,与所述第七ρ-型晶体管共源共栅,所述第六ρ-晶体管用于在所述 第六Ρ-晶体管的栅极端子上接收所述第二偏压。
18. 根据权利要求17所述的装置,其中所述η-差分共源共栅对包括: 第九η-型晶体管,用于接收互补信号,所述互补信号与所述输入信号互补;以及 第八η-型晶体管,与所述第九ρ-型晶体管共源共栅,所述第八ρ-晶体管用于在所述 第八Ρ-晶体管的栅极端子上接收所述第二偏压。
19. 根据权利要求17所述的装置,还包括: 第七Ρ-型晶体管,与所述第二η-型晶体管的所述漏极/源极端子耦合;以及 第六Ρ-型晶体管,与所述第七η-型晶体管串联耦合。
20. 根据权利要求19所述的装置,其中所述第七ρ-型晶体管和所述第六ρ-型晶体管 在其各自的栅极端子上接收输入信号。
21. 根据权利要求19所述的装置,其中所述第六ρ-型晶体管具有耦合到所述第一差分 延迟单元的第二输出节点的源极/漏极端子。
22. 根据权利要求17所述的装置,还包括: 第九Ρ-型晶体管,与所述第二η-型晶体管的所述漏极/源极端子耦合;以及 第八Ρ-型晶体管,与所述第九Ρ-型晶体管串联耦合。
23. 根据权利要求22所述的装置,其中所述第九ρ-型晶体管和所述第八ρ-型晶体管 在其各自的栅极端子上接收互补输入信号。
24. -种用于生成具有相位角配置的信号的装置,其特征在于,所述装置包括: 开关-电阻器的阵列,所述阵列中的每一个开关-电阻器用于接收来自延迟线的控制 信号,其中所述开关-电阻器的阵列用于生成输出信号,并且其中所述开关-电阻器的阵列 用于调节所述输出信号的相位角。
25. 根据权利要求24所述的装置,其中每一个开关-电阻器包括: 第一开关,稱合到第一电源; 第二开关,耦合到第二电源并且与所述第一开关串联耦合;以及 电阻器,耦合到所述第一开关和所述第二开关以及承载所述输出信号的节点。
26. 根据权利要求25所述的装置,其中所述第一开关和所述第二开关是用于在其各自 的栅极端子上接收所述控制信号的晶体管。
27. 根据权利要求24所述的装置,其中每一个开关-电阻器包括: 第一电阻器-开关,耦合到第一电源;以及 第二电阻器-开关,耦合到第二电源并且与所述第一电阻器-开关串联耦合,其中所述 第一电阻器-开关和所述第二电阻器-开关耦合到承载所述输出信号的节点。
28. 根据权利要求27所述的装置,还包括: 电阻器,耦合到所述第一电阻器-开关和所述第二电阻器-开关以及承载所述输出信 号的节点。
29. 根据权利要求28所述的装置,其中所述第一电阻器-开关和所述第二电阻器-开 关中的每一个均包括: 用于在其栅极端子上接收所述控制信号的晶体管。
30. 根据权利要求29所述的装置,其中所述第一电阻器-开关和所述第二电阻器-开 关中的每一个均包括: 与所述晶体管串联耦合的电阻器。
31. 根据权利要求29所述的装置,其中每一个所述电阻器是如下之一: 包括彼此并联耦合的η-型晶体管和p-型晶体管的传输门; 仅η-型晶体管;以及 仅Ρ-型晶体管。
32. 根据权利要求29所述的装置,其中所述电阻器包括传输门和耦合到所述传输门的 晶体管。
【文档编号】H03K5/13GK204103878SQ201320617205
【公开日】2015年1月14日 申请日期:2012年12月21日 优先权日:2011年12月23日
【发明者】G·施罗姆, N·拉古拉曼, F·帕耶 申请人:英特尔公司

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