一种范围可调、步长可调的延迟调整电路的制作方法

xiaoxiao2020-9-10  2

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一种范围可调、步长可调的延迟调整电路的制作方法
【专利摘要】本实用新型公开了一种范围可调、步长可调的延迟调整电路,它包括输入缓冲器,用于调整输入信号的摆幅,输入缓冲器的输入为两路差分信号,输出为适合延迟核工作范围的信号;延迟核根据输入偏置电流产生直流电平,根据直流电平和边沿交点的位置确定延迟的大小;比较器将延迟核输出的信号的边沿和直流电平进行比较,并根据其交点确定输出的翻转位置;输出缓冲器用于将输入的原信号进行延迟,输出延迟后的信号;或非门负责将延迟后的信号与原信号进行交叠处理;RS触发器用于将输入的脉冲信号还原为方波信号。本实用新型线性度特性好,能调整信号的延迟范围;能调整延迟的步长,最小步长可达8p;输出的延迟随电源电压和温度的变化小。
【专利说明】—种范围可调、步长可调的延迟调整电路
【技术领域】
[0001]本实用新型涉及一种延迟调整电路,特别是涉及一种范围可调、步长可调的延迟调整电路。
【背景技术】
[0002]集成电路设计工艺的高速发展,特别是集成电路的设计进入亚微米、深亚微米层次后,集成电路的工作频率、电路面积、布线层次与集成度的不断提高,使电路互连成为影响电路设计的一个重要因素。
[0003]在电路设计中要实现一定的延迟,则需要有相应的延迟电路,传统的延迟调整电路,一般利用反相器级联而成,主要是通过PMOS晶体管的充电能力和NMOS晶体管的放电能力来调整最小延迟的时间,通过反相器级联的数量来确定总的延迟大小。由于反相器本身充放电能力的限制,最小分辨率一般大于30p,并且随着温度和电源电压的变化,其翻转阈值会发生变化,延迟时间也随之而变。
实用新型内容
[0004]本实用新型的目的在于克服现有技术的不足,提供一种最小步长可达8p、线性度特性好的范围可调、步长可调的延迟调整电路,它能调整边沿的时间,进而控制信号的延迟范围,可通过调整直流电平的变化步长来调整延迟的步长,输出的延迟随电源电压和温度的变化小。
[0005]本实用新型的目的是通过以下技术方案来实现的:一种范围可调、步长可调的延迟调整电路,它包括输入缓冲器、延迟核、比较器、输出缓冲器、或非门和RS触发器,输入缓冲器的输入为两路差分信号,输入缓冲器用于调整输入信号的摆幅,并输出适合延迟核的工作范围的信号;延迟核的一个输入端与输入缓冲器相连,另一个输入端连接第一偏置电流,延迟核根据第一偏置电流产生直流电平,根据直流电平和边沿交点的位置确定延迟的大小;比较器的一个输入端与延迟核输出的直流电平相连,另一个输入端连接经过延迟核处理过的输入信号,比较器负责对延迟核输出的信号的边沿与直流电平进行比较,根据边沿和直流电平的交点确定输出的翻转位置;输出缓冲器的输入与比较器的输出相连,用于对输入的原信号进行延迟,并输出延迟后的信号;或非门的一个输入端与输出缓冲器相连,另一个输入端与比较器相连,负责对延迟后的信号与原信号进行交叠处理;RS触发器的信号输入端与或非门的信号输出端相连,用于将输入的脉冲信号还原为方波信号。
[0006]具体的,输入缓冲器的输出信号为两路,输出缓冲器输出的一路信号依次通过延迟核A、比较器A、输出缓冲器A和或非门A与RS触发器相连,输出缓冲器输出的另一路信号依次通过延迟核B、比较器B、输出缓冲器B和或非门B与RS触发器相连。
[0007]具体的,延迟核包括直流电平产生电路和边沿调整电路。
[0008]进一步的,所述的边沿调整电路包括下降沿调整电路,该下降沿调整电路包括三极管Tl、电容C和恒流源,三极管Tl的基极与输入缓冲器输出的信号相连,集电极与外部电压相连,发射极通过恒流源接地,外部电压还通过电容C连接恒流源,从三极管Tl的发射极输出调整后的下降沿。
[0009]本实用新型的有益效果是:
[0010](I)信号的延迟范围可调:可以通过调节下降沿调整电路中的电容C和电流,来调整下降沿的时间,进而控制信号的延迟范围;
[0011](2)在延迟范围确定的情况下,可以通过调整直流电平的变化,来确定最终延迟的步长,实现步长可调,最小步长可达8p ;
[0012](3)在直流电平的变化步长一定的情况下,还可通过调整下降沿的时间来调整输出延迟的步长;
[0013](4)输出的延迟随电源电压和温度的变化小;
[0014](5)线性度可以达到一个ILSB以内。
【专利附图】

【附图说明】
[0015]图1为本实用新型的结构框图;
[0016]图2为本实用新型的实现方式示意图;
[0017]图3为延迟核的电路图;
[0018]图4为图3中下降沿调整电路的等效示意图,其中,图a为下降沿调整电路的等效电路图,图b为下降沿调整电路的实现方式示意图;
[0019]图5为比较器的电路图;
[0020]图6为比较器的等效示意图;其中,图c为比较器的实现方式示意图,图d为比较器的等效电路图;
[0021]图7为与或门输入输出关系及真值表;
[0022]图8为RS触发器输入输出关系时序图。
【具体实施方式】
[0023]下面结合附图进一步详细描述本实用新型的技术方案,但本实用新型的保护范围不局限于以下所述。
[0024]如图1所示,一种范围可调、步长可调的延迟调整电路,它包括输入缓冲器、延迟核A、比较器A、输出缓冲器A、或非门A、延迟核B、比较器B、输出缓冲器B、或非门B、和RS触发器,输入缓冲器的输入为两路信号(INP和INN),INP和INN互为差分信号,输入缓冲器用于调整输入信号INP和INN的摆幅,并输出适合延迟核A的工作范围的信号X1P,输出适合延迟核B的工作范围的信号X1N。输入缓冲器的XlP信号输出端依次通过延迟核A、比较器A、输出缓冲器A和或非门A与RS触发器相连,输入缓冲器的XlN信号输出端依次通过延迟核N、比较器N、输出缓冲器N和或非门N与RS触发器相连。如图2所示为延迟调整电路的实现方式示意图,本延迟调整电路的延迟范围,由下降沿的时间来确定,其数值为图2所示的T2-T1,下降沿的时间可以通过图4所示的电容C和恒流源(电流I)来调整。
[0025]延迟核A的一个输入端与输入缓冲器的XlP信号输出端相连,另一个输入端连接第一偏置电流IBIAS1,延迟核B的一个输入端与输入缓冲器的XlN信号输出端相连,另一个输入端连接第一偏置电流IBIASl,延迟核A和延迟核B的电路结构相同。延迟核A和延迟核B均包括直流电平产生电路和下降沿调整电路,如图3所示。
[0026]对于直流电平产生电路,延迟核A和延迟核B根据第一偏置电流IBIASl产生直流电平VCOMP,VC0MP=VREF-IBIAS1*R,图中的VREF为基准电压,且不随电源电压和支路电流发生变化,因此,VCOMP随着IBIASl的增加而减小,其中IBIASl通过外部的控制码code控制,当Code=O时,直流电平VCOMP最小,当code=max时,直流电平VCOMP最大,code的取值范围以使直流电平VCOMP的变化范围不超过X1P_D的高低电平为准,并且,code码控制的第一偏置电流IBIASl最小分辨率决定了最后输出延迟的最小分辨率。在延迟范围确定的情况下,可以通过调整图2所示的控制码code控制的IBIASl的变化步长来确定最终延迟的步长。
[0027]如图3和图4所示,对于延迟核A内部的下降沿调整电路,它包括三极管Tl、电容C和恒流源,三极管Tl的基极与输入缓冲器输出的XlP信号相连,集电极与外部电压VDD相连,发射极通过恒流源接地,外部电压VDD还通过电容C连接恒流源,从三极管Tl的发射极输出调整后的下降沿X1P_D,电容C由多个电容并联组成。在XlP为高或低固定CML电平的时候,X1P_D跟随XlP电平,此时电容C起稳压作用。当XlP上升沿来的时候,由于三极管Tl的直流工作点Q始终处于线性区,X1P_D能够快速跟随XlP的上升沿,此时电容C充电,对X1P_D的上升沿响应略有阻碍。而在XlP下降沿来的时候,X1P_D马上关断,电路进入SR状态,此时电容进入放电状态,X1P_D电平以斜率I/C线性下降,直到X1P_D电平下降到一定值Q才恢复导通完成下降沿的变化,如图4中的b图所示。很显然,假定输入时钟的周期为T,则对它进行延迟的最大值为T/2。直流电平VCOMP与下降沿X1P_D交点的位置决定了最终延迟的大小。
[0028]比较器A的一个输入端与延迟核A输出的直流电平相连,另一个输入端连接经过延迟核A处理过的输入信号,比较器B的一个输入端与延迟核B输出的直流电平相连,另一个输入端连接经过延迟核B处理过的输入信号。比较器A对延迟核A输出的信号X1P_D的下降沿和直流电平VCOMP进行比较,根据信号X1P_D的下降沿和直流电平VCOMP的交点确定其输出的翻转位置。比较器B对延迟核B输出的信号X1N_D的下降沿和直流电平VCOMP进行比较,根据X1N_D的下降沿和直流电平VCOMP的交点确定其输出的翻转位置。
[0029]比较器A和比较器B电路结构相同,如图5所示,其中NPN管T2和NPN管T3为比较器的输入对管,NMOS管MUNMOS管M2和NMOS管M3为尾电流管,电阻Rl和电阻R2为输入负载,NPN管T4和NPN管T5为射随器管。图6中的d图为比较器A的等效示意图,c图为比较器A的实现方式示意图,直流电平VCOMP与信号X1P_D的下降沿的交点决定了比较器A输出的翻转点。
[0030]输出缓冲器A的输入与比较器A的输出相连,用于将输入的原信号X2P和X2N进行延迟,并输出延迟后的信号X2P_D和X2N_D。输出缓冲器B的输入与比较器B的输出相连,用于将输入的原信号X3P和X3N进行延迟,并输出延迟后的信号X3P_D和X3N_D。输出缓冲器A和输出缓冲器B的结构相同。
[0031]比较器A的输出经过输出缓冲器A,会有一个固定延迟U,其中输出缓冲器A的输入为X2P,X2N,输出为X2P_D,X2N_D,其输入输出关系如图7所示。信号流向如图I所示,X2P,X2N, X2P_D, X2N_D经过或非门后,在或非门中进行交叠处理,输出信号为X4P,X4N,其相对关系如图7所示,真值表如图7所示。输出脉冲的宽度与固定延迟u相同,起始位置记录VCOMP与X1P_D的交点。比较器B的输出依次经过输出缓冲器B和或非门B后输出X5P,X5N,处理过程类似。
[0032] 信号X4P,X4N, X5P,X5N分别送入RS触发器,X5P,X5N的信号流向与X4P,X4N完全相同,相位相差180°。X4P,X4N,X5P,X5N通过RS触发器还原为方波信号。由于脉冲位置记录了直流电平VCOMP与信号XlP及XlN的交点,因此输出方波也记录了该交点,因此调整交点位置,即可以调整延迟时间,RS触发器输入与输出的关系如图8所示。
【权利要求】
1.一种范围可调、步长可调的延迟调整电路,其特征在于:它包括输入缓冲器、延迟核、比较器、输出缓冲器、或非门和RS触发器,输入缓冲器的输入为两路差分信号;延迟核的一个输入端与输入缓冲器相连,另一个输入端连接第一偏置电流;比较器的一个输入端与延迟核输出的直流电平相连,另一个输入端连接经过延迟核处理过的输入信号;输出缓冲器的输入与比较器的输出相连;或非门的一个输入端与输出缓冲器相连,另一个输入端与比较器相连;RS触发器的信号输入端与或非门的信号输出端相连。
2.根据权利要求1所述的一种范围可调、步长可调的延迟调整电路,其特征在于:所述输入缓冲器的输出信号为两路,输出缓冲器输出的一路信号依次通过延迟核A、比较器A、输出缓冲器A和或非门A与RS触发器相连,输出缓冲器输出的另一路信号依次通过延迟核B、比较器B、输出缓冲器B和或非门B与RS触发器相连。
3.根据权利要求1所述的一种范围可调、步长可调的延迟调整电路,其特征在于:所述的延迟核包括直流电平产生电路和边沿调整电路。
4.根据权利要求3所述的一种范围可调、步长可调的延迟调整电路,其特征在于:所述的边沿调整电路包括下降沿调整电路,该下降沿调整电路包括三极管Tl、电容C和恒流源,三极管Tl的基极与输入缓冲器输出的信号相连,集电极与外部电压相连,发射极通过恒流源接地,外部电压还通过电容C连接恒流源,从三极管Tl的发射极输出调整后的下降沿。
【文档编号】H03K5/14GK203491994SQ201320623007
【公开日】2014年3月19日 申请日期:2013年10月10日 优先权日:2013年10月10日
【发明者】蒲佳 申请人:成都国腾电子技术股份有限公司

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